JP2016038921A - 半導体装置 - Google Patents

Abstract

【課題】カラムトランジスタの接続不良を容易に検出可能な半導体装置を提供する。【解決手段】メモリセルＭＣと、メモリセルＭＣに接続されるビット線ＢＬと、ビット線ＢＬに接続されるセンスアンプＳＡと、ビット線ＢＬにソースコンタクト及びドレインコンタクトの一方を接続されるカラムトランジスタＹＳＷと、カラムトランジスタＹＳＷのソースコンタクト及びドレインコンタクトの他方と接続されるデータ線ＬＩＯと、カラムトランジスタＹＳＷのゲートコンタクトＣ０，Ｃ２，Ｃ４，Ｃ８と接続される信号線と、データ線及び信号線の一方が、第一モード時に第一電源電圧を供給されて第二モード時に第二電源電圧を供給されるように構成される電源電圧生成回路を備える。カラムトランジスタＹＳＷの接続不良を容易に検出が可能となる。【選択図】図６

Description

本発明は半導体装置に関し、特に、カラムトランジスタの接続不良を検出可能な半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、メモリセルに接続されたビット線と、リードライトアンプに接続されたデータ線とが、カラムトランジスタを介して接続される（特許文献１参照）。カラムトランジスタのソース／ドレイン領域やゲート電極は、それぞれコンタクト導体を介して所定の配線に接続される。このため、コンタクト導体に不良が存在するとカラムトランジスタが接続不良となり、正しくリードライト動作を行うことができない。

特開２０１３−４５４９２号公報

しかしながら、カラムトランジスタの接続不良を検出することは必ずしも容易でない。このため、カラムトランジスタの接続不良を容易に検出可能な技術が望まれている。

本発明の一側面による半導体装置は、メモリセルと、前記メモリセルに接続されるビット線と、前記ビット線に接続されるセンスアンプと、前記ビット線にソースコンタクト及びドレインコンタクトの一方を接続されるカラムトランジスタと、前記カラムトランジスタの前記ソースコンタクト及び前記ドレインコンタクトの他方と接続されるデータ線と、前記カラムトランジスタのゲートコンタクトと接続される信号線と、前記データ線または前記信号線の一方が、第一モード時に第一電源電圧を供給されて第二モード時に第二電源電圧を供給されるように構成される電源電圧生成回路と、を備えることを特徴とする。

本発明の他の側面による半導体装置は、それぞれ複数のメモリセルに接続される第１及び第２のビット線と、前記第１及び第２のビット線に現れる電位差を増幅するセンスアンプと、それぞれ第１及び第２のカラムトランジスタを介して前記第１及び第２のビット線に接続される第１及び第２のデータ線と、アドレス信号に応答して前記第１及び第２のカラムトランジスタのゲート電極にカラム選択信号を供給する信号線と、通常動作モードにおいては前記信号線に第一電源電圧が供給され、テスト動作モードにおいては前記信号線に前記第一電源電圧よりも低い第二電源電圧が供給されるよう制御するコントローラと、を備えることを特徴とする。

本発明のさらに他の側面による半導体装置は、それぞれ複数のメモリセルに接続される第１及び第２のビット線と、前記第１及び第２のビット線に現れる電位差を増幅するセンスアンプと、それぞれ第１及び第２のカラムトランジスタを介して前記第１及び第２のビット線に接続される第１及び第２のデータ線と、通常動作モードにおいては前記第１及び第２のデータ線が第一電源電圧にプリチャージされ、テスト動作モードにおいては前記第１及び第２のデータ線が前記第一電源電圧とは異なる電源電圧にプリチャージされるよう制御するコントローラと、を備えることを特徴とする。

本発明によれば、カラムトランジスタの接続不良を容易に検出することが可能となる。

本発明の第１の実施形態による半導体装置１０Ａの全体構成を示すブロック図である。 メモリセルＭＣの回路図である。 センスアンプＳＡの回路図である。 カラム系制御回路２３Ａの主要部を示す回路図である。 データコントローラ１８Ａの主要部を示す回路図である。 ビット線ＢＬ，／ＢＬとローカルデータ線ＬＩＯ，／ＬＩＯとの接続関係を説明するための第１の回路図である。 第１の実施形態による半導体装置１０Ａの通常動作時におけるライト動作を説明するためのタイミング図である。 第１の実施形態による半導体装置１０Ａの通常動作時におけるリード動作を説明するためのタイミング図である。 第１の実施形態による半導体装置１０Ａのテスト動作時におけるライト動作を説明するためのタイミング図である。 第１の実施形態による半導体装置１０Ａのテスト動作時におけるリード動作を説明するためのタイミング図である。 本発明の第２の実施形態による半導体装置１０Ｂの全体構成を示すブロック図である。 カラム系制御回路２３Ｂの主要部を示す回路図である。 データコントローラ１８Ｂの主要部を示す回路図である。 ビット線ＢＬ，／ＢＬとローカルデータ線ＬＩＯ，／ＬＩＯとの接続関係を説明するための第２の回路図である。 ビット線ＢＬ，／ＢＬとローカルデータ線ＬＩＯ，／ＬＩＯとの接続関係を説明するための第３の回路図である。 第２の実施形態による半導体装置１０Ｂの通常動作時におけるライト動作を説明するためのタイミング図である。 第２の実施形態による半導体装置１０Ｂの通常動作時におけるリード動作を説明するためのタイミング図である。 第２の実施形態による半導体装置１０Ｂのテスト動作時におけるライト動作を説明するためのタイミング図である。 第２の実施形態による半導体装置１０Ｂのテスト動作時におけるリード動作を説明するためのタイミング図である。

以下、添付図面を参照しながら、本発明のいくつかの実施形態について詳細に説明する。

図１は、本発明の第１の実施形態による半導体装置１０Ａの全体構成を示すブロック図である。

図１に示すように、半導体装置１０Ａは、クロックジェネレータ１１と、コマンドデコーダ１２と、モードレジスタ１３と、コントローラ１４Ａと、ロウアドレスバッファ１５と、カラムアドレスバッファ１６と、メモリ部１７と、データコントローラ１８Ａと、データラッチ１９と、入出力バッファ２０と、を含む。

クロックジェネレータ１１は、半導体装置１０Ａの外部から、クロック信号ＣＫ、反転クロック信号／ＣＫ、及び、クロックイネーブル信号ＣＫＥを受ける。クロックイネーブル信号ＣＫＥは、クロック信号ＣＫ及び反転クロック信号／ＣＫがそれぞれ有効であるか否かを示す。クロックジェネレータ１１は、これらの信号に基づき、クロック信号ＣＫ及び反転クロック信号／ＣＫに同期した内部クロック信号ＣＬＫを生成する。内部クロック信号ＣＬＫは、コントローラ１４Ａ、データラッチ１９、入出力バッファ２０等に供給される。

コマンドデコーダ１２は、半導体装置１０Ａの外部から、外部コマンドＣＭＤを受ける。外部コマンドＣＭＤは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、及び、ライトイネーブル信号／ＷＥからなる。外部コマンドＣＭＤは、これらの信号の組み合わせによって、アクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンド、テストコマンドなどを表現する。コマンドデコーダ１２は、外部コマンドＣＭＤをデコードすることによって、これらコマンドに対応する内部コマンドＩＣＭＤを生成する。内部コマンドＩＣＭＤは、コントローラ１４Ａに供給される。

さらに、コマンドデコーダ１２は、半導体装置１０Ａの外部からアドレス信号ＡＤＤを受ける。アドレス信号ＡＤＤは、メモリ部１７に含まれるメモリセルＭＣを特定する信号であるが、アドレス信号ＡＤＤの一部は、コマンド情報として用いられることがある。メモリ部１７は、メモリセルアレイ２１と、ロウ系制御回路２２と、カラム系制御回路２３Ａと、を含む。

モードレジスタ１３は、半導体装置１０Ａの外部から、アドレス信号ＡＤＤを受ける。これらのアドレス信号ＡＤＤの組み合わせは、半導体装置１０Ａの動作モードを示すコマンドモード情報ＭＯＤＥ（バースト長、ラップタイムなど）を構成している。モードレジスタ１３は、コマンドモード情報ＭＯＤＥを保持し、保持されるコマンドモード情報ＭＯＤＥをコントローラ１４Ａに供給する。

コントローラ１４Ａは、コマンドデコーダ１２から供給される内部コマンドＩＣＭＤ、及び、モードレジスタ１３から供給されるコマンドモード情報ＭＯＤＥに基づき、内部コマンドＩＣＭＤを実行するための制御信号Ｖｃ、制御信号ＲＣＮＴ、制御信号ＣＷＡＥ、テスト信号ＴＥＳＴなど生成する。制御信号Ｖｃは、ロウアドレスバッファ１５及びカラムアドレスバッファ１６に供給される。制御信号ＲＣＮＴ及びテスト信号ＴＥＳＴは、メモリ部１７に供給される。制御信号ＣＷＡＥは、データコントローラ１８Ａ及びデータラッチ１９に供給される。

具体的には、アクティブコマンドが発行されると、コントローラ１４Ａは制御信号Ｖｃによってロウアドレスバッファ１５を制御する。これにより、ロウアドレスバッファ１５は、アドレス信号ＡＤＤに含まれるロウアドレス信号ＸＡＤＤをロウ系制御回路２２に供給する。さらに、コントローラ１４Ａは、アクティブコマンドが発行されると、制御信号ＲＣＮＴによってロウ系制御回路２２を制御する。ロウ系制御回路２２は、制御信号ＲＣＮＴおよびロウアドレス信号ＸＡＤＤを受けると、ロウアドレス信号ＸＡＤＤをデコードすることによって、いずれかのサブワード線ＳＷＬを活性化させる。サブワード線ＳＷＬは、ビット線ＢＬ又は／ＢＬとメモリセルＭＣとの電気的接続を制御するための信号線である。ロウアドレスバッファ１５は、リフレッシュカウンタ２４を含む。リフレッシュカウンタ２４は、メモリセルアレイ２１に含まれる複数のメモリセルＭＣのうち、信号レベルを回復させるリフレッシュ動作の対象となるメモリセルＭＣを特定するためのロウアドレス信号ＸＡＤＤを保持する。

また、リードコマンドまたはライトコマンドが発行されると、コントローラ１４Ａは制御信号Ｖｃによってカラムアドレスバッファ１６を制御する。これにより、カラムアドレスバッファ１６は、アドレス信号ＡＤＤに含まれるカラムアドレス信号ＹＡＤＤをカラム系制御回路２３Ａに供給する。カラム系制御回路２３Ａは、カラムアドレス信号ＹＡＤＤを受けると、カラムアドレス信号ＹＡＤＤをデコードすることによって、いずれかのビット線ＢＬ又は／ＢＬを選択する。

そして、プリチャージコマンドが発行されると、コントローラ１４Ａは制御信号ＲＣＮＴによってロウ系制御回路２２を制御することにより、サブワード線ＳＷＬをリセットする。これにより、アクティブコマンドが発行されてからプリチャージコマンドが発行されるまでの期間において、当該サブワード線ＳＷＬの活性状態が維持される。したがって、この期間にリードコマンドまたはライトコマンドを発行すれば、メモリセルＭＣに対するデータの読み出しまたは書き込みを実行することができる。

また、コントローラ１４Ａは、アクティブコマンド、リードコマンド、ライトコマンド、及び、プリチャージコマンドが発行されると、制御信号ＲＣＮＴを用いてロウ系制御回路２２の動作を制御する。ロウ系制御回路２２は、上述したサブワード線ＳＷＬの制御動作の他、イコライズ信号ＢＬＥＱ、及び、制御信号ＳＡＮ、ＳＡＰの生成を行う。イコライズ信号ＢＬＥＱは、一対のビット線ＢＬ及び／ＢＬをイコライズする際に活性化する信号である。制御信号ＳＡＮ、ＳＡＰは、センスアンプＳＡを活性化させる信号である。

メモリセルＭＣは、図２に示すように、選択スイッチＴ及び容量Ｃを備える。本実施形態では、選択スイッチＴはＮチャンネル型のＭＯＳトランジスタからなり、ソース／ドレインの一方がビット線ＢＬまたは／ＢＬに接続され、ソース／ドレインの他方が容量Ｃに接続されている。

また、メモリセルアレイ２１は、複数のセンスアンプＳＡを備える。一対のビット線ＢＬ及び／ＢＬは、１つのセンスアンプＳＡに接続される。センスアンプＳＡは、リード動作時において、一対のビット線ＢＬ及び／ＢＬに現れる電位差を増幅する。また、センスアンプＳＡは、ライト動作時において、データコントローラ１８Ａからビット線ＢＬ及び／ＢＬに供給されるライトデータを増幅し、ライトデータをメモリセルＭＣに書き込む。

データコントローラ１８Ａは、リードライトアンプ部２５を含む。リードライトアンプ部２５は、リード動作時において、メモリ部１７から供給されるリードデータを増幅し、リードデータをデータラッチ１９に供給する。また、リードライトアンプ部２５は、ライト動作時において、データラッチ１９から供給されるライトデータを増幅し、ライトデータをメモリ部１７に供給する。

データラッチ１９は、リード動作時において、データコントローラ１８Ａからパラレルに供給される複数のリードデータをシリアルに変換し、且つ、リードデータをデータストローブ信号ＤＱＳと同期させてラッチし、入出力バッファ２０に供給する。また、データラッチ１９は、ライト動作時において、入出力バッファ２０からシリアルに供給される複数のライトデータをパラレルに変換し、且つ、ライトデータをデータストローブ信号ＤＱＳと同期させてラッチし、データコントローラ１８Ａに供給する。

入出力バッファ２０は、リードデータＤＱを外部に出力し、ライトデータＤＱを外部から受信する。つまり、入出力バッファ２０は、半導体装置１０Ａの内部データと外部データとを相互に変換するインターフェイスとして機能する。

さらに、半導体装置１０Ａは、電源電圧生成回路２９Ａを含む。電源電圧生成回路２９Ａは、第一電源電圧Ｖｃｃ１及び第二電源電圧Ｖｃｃ２を生成する。第一電源電圧Ｖｃｃ１と第二電源電圧Ｖｃｃ２の関係は、
Ｖｃｃ１＞Ｖｃｃ２
である。

図３は、センスアンプＳＡの回路図である。

センスアンプＳＡは、Ｎチャンネル型のトランジスタＱ１０及びＰチャンネル型のトランジスタＱ１１によって構成されるインバータと、Ｎチャンネル型のトランジスタＱ１２及びＰチャンネル型のトランジスタＱ１３によって構成されるインバータとを有し、これらが循環接続された構成を有している。トランジスタＱ１０，Ｑ１２のソースには、Ｎチャンネル型のトランジスタＱ１４を介して接地電圧ＶＳＳが供給される。接地電圧ＶＳＳは、メモリセルＭＣに保持されるローレベルのデータに対応する。トランジスタＱ１１，Ｑ１３のソースには、Ｐチャンネル型のトランジスタＱ１５を介してアレイ電圧ＶＡＲＹが供給される。アレイ電圧ＶＡＲＹは、メモリセルＭＣに保持されるハイレベルのデータに対応する。トランジスタＱ１４は制御信号ＳＡＮによって制御され、トランジスタＱ１５は制御信号ＳＡＰによって制御される。かかる構成により、制御信号ＳＡＮ，ＳＡＰが活性化すると、対を成すビット線ＢＬ，／ＢＬに生じている電位差がセンスアンプＳＡによって増幅される。

さらに、対を成すビット線ＢＬ，／ＢＬにはイコライズ回路ＥＱが接続されている。イコライズ回路ＥＱは、Ｎチャンネル型のトランジスタＱ１６〜Ｑ１８を有する。トランジスタＱ１６〜Ｑ１８は、イコライズ信号ＢＬＥＱによってそれぞれ導通し、対を成すビット線ＢＬ，／ＢＬをプリチャージ電圧ＶＢＬＰにプリチャージする。プリチャージ電圧ＶＢＬＰは、接地電圧ＶＳＳとアレイ電圧ＶＡＲＹの中間レベルである。

図４は、カラム系制御回路２３Ａの主要部を示す回路図である。図４に示すカラム系制御回路２３Ａは、第１の実施形態において使用される。後述する第２の実施形態において使用されるカラム系制御回路２３Ｂの回路構成については別途説明する。

図４に示すように、カラム系制御回路２３Ａはカラムデコーダ２６を含む。カラムデコーダ２６は、カラムアドレスバッファ１６から供給されるカラムアドレス信号ＹＡＤＤをデコードし、これに基づいてカラム選択信号ＹＳを生成する。カラム選択信号ＹＳは、信号線を介して後述するカラムトランジスタに供給される。

カラム選択信号ＹＳの活性レベルは、テスト信号ＴＥＳＴによって切り替えられる。テスト信号ＴＥＳＴは、コントローラ１４Ａによって生成される信号であり、通常動作モードにおいてはローレベル、テスト動作モードにおいてはハイレベルとなる。テスト信号ＴＥＳＴがローレベルである場合には、Ｐチャンネル型のトランジスタＱ２１がオンするため、カラム選択信号ＹＳの活性レベルは第一電源電圧Ｖｃｃ１となる。一方、テスト信号ＴＥＳＴがハイレベルである場合には、Ｐチャンネル型のトランジスタＱ２２がオンするため、カラム選択信号ＹＳの活性レベルは第二電源電圧Ｖｃｃ２となる。

図５は、データコントローラ１８Ａの主要部を示す回路図である。図５に示すデータコントローラ１８Ａは、第１の実施形態において使用される。後述する第２の実施形態において使用されるデータコントローラ１８Ｂの回路構成については別途説明する。

図５に示すように、データコントローラ１８Ａは、複数のリードライトアンプ２７を含む。リードライトアンプ２７は、図１に示したリードライトアンプ部２５に含まれる。複数のリードライトアンプ２７は、コントローラ１４Ａから供給される制御信号ＣＷＡＥにより活性化する。

各リードライトアンプ２７は、リード動作時において、対を成すメインデータ線ＭＩＯ，／ＭＩＯに現れる電位差を増幅する。メインデータ線ＭＩＯ，／ＭＩＯは、後述するローカルデータ線ＬＩＯ，／ＬＩＯを介してビット線ＢＬ，／ＢＬに接続される。これにより、リード動作によってメモリセルＭＣから読み出されたリードデータは、リードライトアンプ２７によって増幅され、データラッチ１９に供給される。

また、各リードライトアンプ２７は、ライト動作時において、データラッチ１９から供給されるライトデータを増幅し、対を成すメインデータ線ＭＩＯ，／ＭＩＯの一方をハイレベル、他方をローレベルとする。これにより、外部から入力されたライトデータは、所定のメモリセルＭＣに書き込まれる。

リードライトアンプ部２５には、動作電圧として第一電源電圧Ｖｃｃ１が供給される。そして、リードライト動作が行われる前の期間においては、メインデータ線ＭＩＯ，／ＭＩＯがいずれも第一電源電圧Ｖｃｃ１にプリチャージされる。これにより、後述するローカルデータ線ＬＩＯ，／ＬＩＯも第一電源電圧Ｖｃｃ１にプリチャージされる。

図６は、ビット線ＢＬ，／ＢＬとローカルデータ線ＬＩＯ，／ＬＩＯとの接続関係を説明するための第１の回路図である。

図６には、８対のビット線ＢＬｉ，／ＢＬｉ及び８対のローカルデータ線ＬＩＯｉ，／ＬＩＯｉ（ｉ＝０〜７）が図示されている。各ビット線ＢＬｉ，／ＢＬｉにはそれぞれ複数のメモリセルＭＣが接続されている。一例として、図６には、ビット線ＢＬ０〜ＢＬ７にそれぞれ接続されたメモリセルＭＣ０〜ＭＣ７が示されている。

対を成すビット線ＢＬｉ，／ＢＬｉは、それぞれ対応するセンスアンプＳＡｉに接続されており、これにより対を成すビット線ＢＬｉ，／ＢＬｉに生じている電位差は、対応するセンスアンプＳＡｉによって増幅される。さらに、各ビット線ＢＬｉ，／ＢＬｉは、それぞれ対応するカラムトランジスタＹＳＷｉを介し、ローカルデータ線ＬＩＯｉ，／ＬＩＯｉに接続される。カラムトランジスタＹＳＷｉはＮチャンネル型のＭＯＳトランジスタからなり、そのゲート電極にはカラム選択信号ＹＳが共通に入力される。

本例では、カラム選択信号ＹＳが４つのゲートコンタクトＣ０，Ｃ２，Ｃ４，Ｃ６を経由して、それぞれ対応するカラムトランジスタＹＳＷｉのゲート電極に入力される。具体的には、ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１とローカルデータ線ＬＩＯ０，／ＬＩＯ０，ＬＩＯ１，／ＬＩＯ１を接続するカラムトランジスタＹＳＷ０，ＹＳＷ１のゲート電極には、ゲートコンタクトＣ０を介してカラム選択信号ＹＳが入力される。また、ビット線ＢＬ２，／ＢＬ２，ＢＬ３，／ＢＬ３とローカルデータ線ＬＩＯ２，／ＬＩＯ２，ＬＩＯ３，／ＬＩＯ３を接続するカラムトランジスタＹＳＷ２，ＹＳＷ３のゲート電極には、ゲートコンタクトＣ２を介してカラム選択信号ＹＳが入力される。さらに、ビット線ＢＬ４，／ＢＬ４，ＢＬ５，／ＢＬ５とローカルデータ線ＬＩＯ４，／ＬＩＯ４，ＬＩＯ５，／ＬＩＯ５を接続するカラムトランジスタＹＳＷ４，ＹＳＷ５のゲート電極には、ゲートコンタクトＣ４を介してカラム選択信号ＹＳが入力される。そして、ビット線ＢＬ６，／ＢＬ６，ＢＬ７，／ＢＬ７とローカルデータ線ＬＩＯ６，／ＬＩＯ６，ＬＩＯ７，／ＬＩＯ７を接続するカラムトランジスタＹＳＷ６，ＹＳＷ７のゲート電極には、ゲートコンタクトＣ６を介してカラム選択信号ＹＳが入力される。

尚、カラムトランジスタＹＳＷｉのソース／ドレイン領域についても、それぞれソースコンタクト及びドレインコンタクトを介して、ビット線ＢＬ，／ＢＬ又はローカルデータ線ＬＩＯ，／ＬＩＯに接続されるが、この点については第２の実施形態に関連して説明する。

そして、図６に示す例では、ゲートコンタクトＣ２に不良があり、ゲートコンタクトＣ２のコンタクト抵抗が設計値よりも高抵抗化している。他のゲートコンタクトＣ０，Ｃ４，Ｃ６は正常であり、ほぼ設計値通りのコンタクト抵抗を有している。このような場合であっても、ゲートコンタクトＣ２に対応するビット線ＢＬ２，／ＢＬ２，ＢＬ３，／ＢＬ３を介したリードライト動作を行うことは可能であるが、製品の信頼性を確保するためには、これらのビット線ＢＬ２，／ＢＬ２，ＢＬ３，／ＢＬ３を冗長ビット線に置換することが望ましい。したがって、製造段階においてゲートコンタクトＣ２の高抵抗化を検出する必要がある。

図７は、第１の実施形態による半導体装置１０Ａの通常動作時におけるライト動作を説明するためのタイミング図である。図７には、ハイレベルであるビット線ＢＬ０〜ＢＬ３をローレベルに反転させ、ローレベルであるビット線／ＢＬ０〜／ＢＬ３をハイレベルに反転させる場合の動作が示されている。

まず、アクティブコマンドＡＣＴが発行される前の期間においては、イコライズ信号ＢＬＥＱはハイレベルであり、したがって、各ビット線対ＢＬ，／ＢＬはプリチャージ電圧ＶＢＬＰにプリチャージされている。また、ローカルデータ線ＬＩＯ０〜ＬＩＯ３，／ＬＩＯ０〜／ＬＩＯ３は第一電源電圧Ｖｃｃ１にプリチャージされている。この状態でアクティブコマンドＡＣＴが発行されると、イコライズ信号ＢＬＥＱがローレベルに変化し、ビット線のプリチャージが解除される。そして、アクティブコマンドＡＣＴに同期して入力されたロウアドレスＸＡＤＤに従い、所定のサブワード線ＳＷＬ０がハイレベルに変化する。

サブワード線ＳＷＬ０が選択されると、サブワード線ＳＷＬ０に接続された複数のメモリセルＭＣの情報がそれぞれ対応するビット線ＢＬに供給される。図７に示す例では、ビット線ＢＬ０〜ＢＬ３のレベルがプリチャージ電圧ＶＢＬＰから僅かに上昇している。その後、所定のタイミングで制御信号ＳＡＮ，ＳＡＰがそれぞれハイレベル及びローレベルに変化し、センスアンプＳＡが活性化される。その結果、ビット線対の電位差が増幅される。この場合、ビット線ＢＬ０〜ＢＬ３がハイレベル（ＶＡＲＹ）に駆動され、ビット線／ＢＬ０〜／ＢＬ３がローレベル（ＶＳＳ）に駆動される。以上により、ロウアクセスが完了する。

次に、ライトコマンドＷＲＴが発行されると、ライトコマンドＷＲＴに同期して入力されたカラムアドレスＹＡＤＤに従い、所定のカラム選択信号ＹＳがハイレベルに変化する。図７に示す動作は、通常動作時におけるライト動作であることから（ＴＥＳＴ＝Ｌ）、カラム選択信号ＹＳの活性レベルは第一電源電圧Ｖｃｃ１である。また、ライトコマンドＷＲＴに応答して入力されたライトデータに従い、ローカルデータ線ＬＩＯ０〜ＬＩＯ３がローレベル、ローカルデータ線／ＬＩＯ０〜／ＬＩＯ３がハイレベル（プリチャージレベル）に変化している。

カラム選択信号ＹＳが活性化すると、ローカルデータ線ＬＩＯ，／ＬＩＯ上のデータによってビット線ＢＬ，／ＢＬ上のデータが上書きされる。図７に示す例では、ハイレベルであったビット線ＢＬ０〜ＢＬ３がローレベルに反転し、ローレベルであったビット線／ＢＬ０〜／ＢＬ３がハイレベルに反転する。

但し、本例では、ゲートコンタクトＣ２が高抵抗化していることから、カラムトランジスタＹＳＷ２，ＹＳＷ３のゲート電圧が設計値よりも低く、十分なオン電流を得ることができない。このため、図７に示すように、ゲートコンタクトＣ２に対応するビット線ＢＬ２，／ＢＬ２，ＢＬ３，／ＢＬ３の変化は、他のビット線、例えばビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の変化よりも遅くなる。しかしながら、図７に示す例では、ビット線ＢＬ２，／ＢＬ２，ＢＬ３，／ＢＬ３のデータが正しく反転しているため、対応するメモリセルＭＣ２，ＭＣ３にはライトデータが正しく上書きされる。

その後、プリチャージコマンドＰＲＥが発行されると、アクティブコマンドＡＣＴが発行される前の状態に戻る。

このように、ゲートコンタクトＣ２が高抵抗化している場合であっても、正しくライト動作を行うことができるため、通常のライト動作ではこれを検出することができない。

図８は、第１の実施形態による半導体装置１０Ａの通常動作時におけるリード動作を説明するためのタイミング図である。図８には、図７を用いて説明したライト動作を行った後、ビット線ＢＬ０〜ＢＬ３を介してデータを読み出す場合の動作が示されている。

アクティブコマンドＡＣＴが発行される前の動作は、図７を用いて説明したとおりである。この状態でアクティブコマンドＡＣＴが発行されると、イコライズ信号ＢＬＥＱがローレベルに変化し、ビット線のプリチャージが解除される。そして、アクティブコマンドＡＣＴに同期して入力されたロウアドレスＸＡＤＤに従い、所定のサブワード線ＳＷＬ０がハイレベルに変化する。

サブワード線ＳＷＬ０が選択されると、サブワード線ＳＷＬ０に接続された複数のメモリセルＭＣの情報がそれぞれ対応するビット線ＢＬに供給される。図８に示す例では、ビット線ＢＬ０〜ＢＬ３のレベルがプリチャージ電圧ＶＢＬＰから僅かに低下している。これは、図７を用いて説明したライト動作により、メモリセルＭＣ０〜ＭＣ３にローレベルのデータが書き込まれているからである。その後、所定のタイミングで制御信号ＳＡＮ，ＳＡＰがそれぞれハイレベル及びローレベルに変化し、センスアンプＳＡが活性化される。その結果、ビット線対の電位差が増幅される。この場合、ビット線ＢＬ０〜ＢＬ３がローレベル（ＶＳＳ）に駆動され、ビット線／ＢＬ０〜／ＢＬ３がハイレベル（ＶＡＲＹ）に駆動される。以上により、ロウアクセスが完了する。

次に、リードコマンドＲＥＡＤが発行されると、リードコマンドＲＥＡＤに同期して入力されたカラムアドレスＹＡＤＤに従い、所定のカラム選択信号ＹＳがハイレベルに変化する。図８に示す動作は、通常動作時におけるリード動作であることから（ＴＥＳＴ＝Ｌ）、カラム選択信号ＹＳの活性レベルは第一電源電圧Ｖｃｃ１である。カラム選択信号ＹＳが活性化する前の時点では、ローカルデータ線ＬＩＯ，／ＬＩＯは第一電源電圧Ｖｃｃ１にプリチャージされている。

カラム選択信号ＹＳが活性化すると、カラムトランジスタＹＳＷがオンするため、ビット線ＢＬ，／ＢＬが対応するローカルデータ線ＬＩＯ，／ＬＩＯに接続される。その結果、ローカルデータ線ＬＩＯ０〜ＬＩＯ３についてはプリチャージレベル（Ｖｃｃ１）からローレベルに低下し、ローカルデータ線／ＬＩＯ０〜／ＬＩＯ３についてはプリチャージレベル（Ｖｃｃ１）に維持される。

但し、本例では、ゲートコンタクトＣ２が高抵抗化していることから、カラムトランジスタＹＳＷ２，ＹＳＷ３のゲート電圧が設計値よりも低く、十分なオン電流を得ることができない。このため、図８に示すように、ゲートコンタクトＣ２に対応するローカルデータ線ＬＩＯ２，ＬＩＯ３の変化は、他のローカルデータ線、例えばローカルデータ線ＬＩＯ０，ＬＩＯ１の変化よりも遅くなる。しかしながら、図８に示す例では、ローカルデータ線ＬＩＯ２，ＬＩＯ３のデータが正しく反転しているため、対応するメモリセルＭＣ２，ＭＣ３から読み出されたデータが正しく出力される。

その後、プリチャージコマンドＰＲＥが発行されると、アクティブコマンドＡＣＴが発行される前の状態に戻る。

このように、ゲートコンタクトＣ２が高抵抗化している場合であっても、正しくリード動作を行うことができるため、通常のリード動作ではこれを検出することができない。

図９は、第１の実施形態による半導体装置１０Ａのテスト動作時におけるライト動作を説明するためのタイミング図である。図９には、図７と同様、ハイレベルであるビット線ＢＬ０〜ＢＬ３をローレベルに反転させ、ローレベルであるビット線／ＢＬ０〜／ＢＬ３をハイレベルに反転させる場合の動作が示されている。

アクティブコマンドＡＣＴが発行される前の動作、並びに、アクティブコマンドＡＣＴに応答した動作は、図７を用いて説明した通りである。つまり、ビット線ＢＬ０〜ＢＬ３がハイレベル（ＶＡＲＹ）に駆動され、ビット線／ＢＬ０〜／ＢＬ３がローレベル（ＶＳＳ）に駆動される。以上により、ロウアクセスが完了する。

次に、ライトコマンドＷＲＴが発行されると、ライトコマンドＷＲＴに同期して入力されたカラムアドレスＹＡＤＤに従い、所定のカラム選択信号ＹＳがハイレベルに変化する。図９に示す動作は、テスト動作時におけるライト動作であることから（ＴＥＳＴ＝Ｈ）、カラム選択信号ＹＳの活性レベルは第一電源電圧Ｖｃｃ１よりも低い第二電源電圧Ｖｃｃ２である。また、ライトコマンドＷＲＴに応答して入力されたライトデータに従い、ローカルデータ線ＬＩＯ０〜ＬＩＯ３がローレベル、ローカルデータ線／ＬＩＯ０〜／ＬＩＯ３がハイレベル（プリチャージレベル）に変化している。

カラム選択信号ＹＳが活性化すると、ローカルデータ線ＬＩＯ，／ＬＩＯ上のデータによってビット線ＢＬ，／ＢＬ上のデータが上書きされる。図９に示す例では、ハイレベルであったビット線ＢＬ０〜ＢＬ３がローレベルに向かって変化し、ローレベルであったビット線／ＢＬ０〜／ＢＬ３がハイレベルに向かって変化する。

但し、本例では、ゲートコンタクトＣ２が高抵抗化していることから、カラムトランジスタＹＳＷ２，ＹＳＷ３のゲート電圧が設計値よりも低く、十分なオン電流を得ることができない。しかも、カラム選択信号ＹＳのレベルが第二電源電圧Ｖｃｃ２に抑えられていることから、通常動作時よりもオン電流はさらに小さい。このため、図９に示すように、ゲートコンタクトＣ２に対応するビット線ＢＬ２，／ＢＬ２，ＢＬ３，／ＢＬ３の変化速度は、通常動作時よりもさらに遅くなる。その結果、ビット線ＢＬ２，／ＢＬ２，ＢＬ３，／ＢＬ３の反転に失敗し、カラム選択信号ＹＳがローレベルに戻ると、ビット線ＢＬ２，／ＢＬ２，ＢＬ３，／ＢＬ３のレベルは元のレベルに戻ってしまう。つまり、対応するメモリセルＭＣ２，ＭＣ３へのライト動作は失敗する。

これに対し、ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の反転には成功するため、対応するメモリセルＭＣ０，ＭＣ１にはライトデータが正しく上書きされる。

その後、プリチャージコマンドＰＲＥが発行されると、アクティブコマンドＡＣＴが発行される前の状態に戻る。

このように、本実施形態では、テスト動作時においてライト動作を行う場合、カラム選択信号ＹＳの活性レベルが通常動作時よりも低い第二電源電圧Ｖｃｃ２に設定されることから、ゲートコンタクトの高抵抗化によって書き込みスピードが低下しているビット線を介したライト動作をフェイルさせることが可能となる。

図１０は、第１の実施形態による半導体装置１０Ａのテスト動作時におけるリード動作を説明するためのタイミング図である。図１０には、図７を用いて説明したライト動作を行った後、ビット線ＢＬ０〜ＢＬ３を介してデータを読み出す場合の動作が示されている。

アクティブコマンドＡＣＴが発行される前の動作、並びに、アクティブコマンドＡＣＴに応答した動作は、図８を用いて説明した通りである。つまり、ビット線ＢＬ０〜ＢＬ３がローレベル（ＶＳＳ）に駆動され、ビット線／ＢＬ０〜／ＢＬ３がハイレベル（ＶＡＲＹ）に駆動される。以上により、ロウアクセスが完了する。

次に、リードコマンドＲＥＡＤが発行されると、リードコマンドＲＥＡＤに同期して入力されたカラムアドレスＹＡＤＤに従い、所定のカラム選択信号ＹＳがハイレベルに変化する。図１０に示す動作は、テスト動作時におけるリード動作であることから（ＴＥＳＴ＝Ｈ）、カラム選択信号ＹＳの活性レベルは第一電源電圧Ｖｃｃ１よりも低い第二電源電圧Ｖｃｃ２である。カラム選択信号ＹＳが活性化する前の時点では、ローカルデータ線ＬＩＯ，／ＬＩＯは第一電源電圧Ｖｃｃ１にプリチャージされている。

カラム選択信号ＹＳが活性化すると、カラムトランジスタＹＳＷがオンするため、ビット線ＢＬ，／ＢＬが対応するローカルデータ線ＬＩＯ，／ＬＩＯに接続される。その結果、ローカルデータ線ＬＩＯ０〜ＬＩＯ３についてはプリチャージレベル（Ｖｃｃ１）からローレベルに低下し、ローカルデータ線／ＬＩＯ０〜／ＬＩＯ３についてはプリチャージレベル（Ｖｃｃ１）に維持される。

但し、本例では、ゲートコンタクトＣ２が高抵抗化していることから、カラムトランジスタＹＳＷ２，ＹＳＷ３のゲート電圧が設計値よりも低く、十分なオン電流を得ることができない。しかも、カラム選択信号ＹＳのレベルが第二電源電圧Ｖｃｃ２に抑えられていることから、通常動作時よりもオン電流はさらに小さい。このため、図１０に示すように、ゲートコンタクトＣ２に対応するローカルデータ線ＬＩＯ２，ＬＩＯ３の変化速度は通常動作時よりもさらに遅くなる。その結果、ローカルデータ線ＬＩＯ２，ＬＩＯ３の反転に失敗する。つまり、対応するメモリセルＭＣ２，ＭＣ３からのリード動作は失敗する。

これに対し、ローカルデータ線ＬＩＯ０，ＬＩＯ１の反転には成功するため、対応するメモリセルＭＣ０，ＭＣ１からはリードデータが正しく読み出される。

尚、本例では、対を成すローカルデータ線ＬＩＯ２，／ＬＩＯ２や、対を成すローカルデータ線ＬＩＯ３，／ＬＩＯ３がいずれもハイレベルとなり、本来の相補データとは異なる状態が生じてしまう。この場合、リードライトアンプ２７は、エラー信号を出力しても構わないし、ハイレベル又はローレベルのデータを出力しても構わない。

その後、プリチャージコマンドＰＲＥが発行されると、アクティブコマンドＡＣＴが発行される前の状態に戻る。

このように、本実施形態では、テスト動作時においてリード動作を行う場合、カラム選択信号ＹＳの活性レベルが通常動作時よりも低い第二電源電圧Ｖｃｃ２に設定されることから、ゲートコンタクトの高抵抗化によって読み出しスピードが低下しているビット線を介したリード動作をフェイルさせることが可能となる。

次に、第２の実施形態について説明する。

図１１は、本発明の第２の実施形態による半導体装置１０Ｂの全体構成を示すブロック図である。

図１１に示すように、第２の実施形態による半導体装置１０Ｂは、図１に示した半導体装置１０Ａに含まれるコントローラ１４Ａ、データコントローラ１８Ａ、カラム系制御回路２３Ａ及び電源電圧生成回路２９Ａが、それぞれコントローラ１４Ｂ、データコントローラ１８Ｂ、カラム系制御回路２３Ｂ及び電源電圧生成回路２９Ｂに置き換えられている点において、図１に示した半導体装置１０Ａと相違する。その他の点については、図１に示した半導体装置１０Ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

コントローラ１４Ｂは、ライト動作時に活性化するライト信号ＷＣと、リード動作時に活性化するリード信号ＲＣをさらに生成する。ライト信号ＷＣ及びリード信号ＲＣは、テスト信号ＴＥＳＴとともにデータコントローラ１８Ｂに供給される。電源電圧生成回路２９Ｂは、第一電源電圧Ｖｃｃ１、第二電源電圧Ｖｃｃ２及び第三電源電圧Ｖｃｃ３を生成する。第一電源電圧Ｖｃｃ１、第二電源電圧Ｖｃｃ２及び第三電源電圧Ｖｃｃ３の関係は、
Ｖｃｃ３＞Ｖｃｃ１＞Ｖｃｃ２
である。

図１２は、カラム系制御回路２３Ｂの主要部を示す回路図である。

図１２に示すカラム系制御回路２３Ｂは、第２の実施形態において使用される。図１２に示すように、カラム系制御回路２３Ｂはカラムデコーダ２６を含む。本実施形態において使用するカラムデコーダ２６には、動作電圧として第一電源電圧Ｖｃｃ１が供給される。このため、カラム選択信号ＹＳの活性レベルは、第一電源電圧Ｖｃｃ１である。

図１３は、データコントローラ１８Ｂの主要部を示す回路図である。

図１３に示すデータコントローラ１８Ｂは、第２の実施形態において使用される。図１３に示すように、データコントローラ１８ＢはＰチャンネル型のトランジスタＱ３１〜Ｑ３３を含む。トランジスタＱ３１〜Ｑ３３はテスト信号ＴＥＳＴ、ライト信号ＷＣ及びリード信号ＲＣに基づいて排他的にオンし、その出力電圧はリードライトアンプ部２５のプリチャージ電圧として用いられる。

具体的には、通常動作時においてはテスト信号ＴＥＳＴがローレベルとなることから、トランジスタＱ３１がオンする。このため、通常動作時においてはメインデータ線ＭＩＯ，／ＭＩＯが第一電源電圧Ｖｃｃ１にプリチャージされる。一方、テスト動作時においてはテスト信号ＴＥＳＴがハイレベルとなる。このため、ライト動作時にはトランジスタＱ３２がオンし、メインデータ線ＭＩＯ，／ＭＩＯが第二電源電圧Ｖｃｃ２にプリチャージされる。また、リード動作時にはトランジスタＱ３３がオンし、メインデータ線ＭＩＯ，／ＭＩＯが第三電源電圧Ｖｃｃ３にプリチャージされる。

図１４は、ビット線ＢＬ，／ＢＬとローカルデータ線ＬＩＯ，／ＬＩＯとの接続関係を説明するための第２の回路図である。また、図１５は、ビット線ＢＬ，／ＢＬとローカルデータ線ＬＩＯ，／ＬＩＯとの接続関係を説明するための第３の回路図である。

図１４及び図１５に示す回路構成は図６と同じであるが、ゲートコンタクトＣ０，Ｃ２，Ｃ４，Ｃ６の図示が省略されている。その代わりに、図１４においては、カラムトランジスタＹＳＷのソース又はドレインとローカルデータ線ＬＩＯ又は／ＬＩＯとを接続するソースコンタクト又はドレインコンタクトＣ１０〜Ｃ１７，Ｃ２０〜Ｃ２７が示されている。一方、図１５においては、カラムトランジスタＹＳＷのソース又はドレインとビット線ＢＬ又は／ＢＬとを接続するソースコンタクト又はドレインコンタクトＣ３０〜Ｃ３７，Ｃ４０〜Ｃ４７が示されている。

そして、図１４に示す例では、ソースコンタクト又はドレインコンタクトＣ１１に不良があり、コンタクト抵抗が設計値よりも高抵抗化している。また、図１５に示す例では、ソースコンタクト又はドレインコンタクトＣ３１に不良があり、コンタクト抵抗が設計値よりも高抵抗化している。このような場合であっても、ソースコンタクト又はドレインコンタクトＣ１１及びＣ３１に対応するビット線ＢＬ１を介したリードライト動作を行うことは可能であるが、製品の信頼性を確保するためには、このビット線ＢＬ１を冗長ビット線に置換することが望ましい。したがって、製造段階においてソースコンタクト又はドレインコンタクトＣ１１及びＣ３１の高抵抗化を検出する必要がある。

図１６は、第２の実施形態による半導体装置１０Ｂの通常動作時におけるライト動作を説明するためのタイミング図である。図１６には、ローレベルであるビット線ＢＬ０，ＢＬ１をハイレベルに反転させ、ハイレベルであるビット線／ＢＬ０，／ＢＬ１をローレベルに反転させる場合の動作が示されている。

アクティブコマンドＡＣＴが発行される前の動作は、第１の実施形態と同様である。この状態でアクティブコマンドＡＣＴが発行されると、イコライズ信号ＢＬＥＱがローレベルに変化し、ビット線のプリチャージが解除される。そして、アクティブコマンドＡＣＴに同期して入力されたロウアドレスＸＡＤＤに従い、所定のサブワード線ＳＷＬ０がハイレベルに変化する。

サブワード線ＳＷＬ０が選択されると、サブワード線ＳＷＬ０に接続された複数のメモリセルＭＣの情報がそれぞれ対応するビット線ＢＬに供給される。図１６に示す例では、ビット線ＢＬ０，ＢＬ１のレベルがプリチャージ電圧ＶＢＬＰから僅かに低下している。その後、所定のタイミングで制御信号ＳＡＮ，ＳＡＰがそれぞれハイレベル及びローレベルに変化し、センスアンプＳＡが活性化される。その結果、ビット線対の電位差が増幅される。この場合、ビット線ＢＬ０，ＢＬ１がローレベル（ＶＳＳ）に駆動され、ビット線／ＢＬ０，／ＢＬ１がハイレベル（ＶＡＲＹ）に駆動される。以上により、ロウアクセスが完了する。

次に、ライトコマンドＷＲＴが発行されると、ライトコマンドＷＲＴに同期して入力されたカラムアドレスＹＡＤＤに従い、所定のカラム選択信号ＹＳがハイレベルに変化する。また、ライトコマンドＷＲＴに応答して入力されたライトデータに従い、ローカルデータ線ＬＩＯ０，ＬＩＯ１がハイレベル（プリチャージレベル）、ローカルデータ線／ＬＩＯ０，／ＬＩＯ１がローレベルに変化している。図１６に示す動作は、通常動作時におけるライト動作であることから（ＴＥＳＴ＝Ｌ）、ローカルデータ線ＬＩＯ，／ＬＩＯのプリチャージレベルは、第一電源電圧Ｖｃｃ１である。

カラム選択信号ＹＳが活性化すると、ローカルデータ線ＬＩＯ，／ＬＩＯ上のデータによってビット線ＢＬ，／ＢＬのデータが上書きされる。図１６に示す例では、ローレベルであったビット線ＢＬ０，ＢＬ１がハイレベルに反転し、ハイレベルであったビット線／ＢＬ０，／ＢＬ１がローレベルに反転する。

但し、本例では、ソースコンタクト又はドレインコンタクトＣ１１又はＣ３１が高抵抗化していることから、ローカルデータ線ＬＩＯ１とビット線ＢＬ１との間が高抵抗となっており、十分なオン電流を得ることができない。このため、図１６に示すように、ソースコンタクト又はドレインコンタクトＣ１１又はＣ３１に対応するビット線ＢＬ１の変化は、他のビット線、例えばビット線ＢＬ０，／ＢＬ０，／ＢＬ１の変化よりも遅くなる。しかしながら、図１６に示す例では、ビット線ＢＬ１のデータが正しく反転しているため、対応するメモリセルＭＣ１にはライトデータが正しく上書きされる。

その後、プリチャージコマンドＰＲＥが発行されると、アクティブコマンドＡＣＴが発行される前の状態に戻る。

このように、ソースコンタクト又はドレインコンタクトＣ１１又はＣ３１が高抵抗化している場合であっても、正しくライト動作を行うことができるため、通常のライト動作ではこれを検出することができない。

図１７は、第２の実施形態による半導体装置１０Ｂの通常動作時におけるリード動作を説明するためのタイミング図である。図１７には、メモリセルＭＣ０，ＭＣ１にローレベルのデータが保持されている場合の動作が示されている。

アクティブコマンドＡＣＴが発行される前の動作は、第１の実施形態と同様である。この状態でアクティブコマンドＡＣＴが発行されると、イコライズ信号ＢＬＥＱがローレベルに変化し、ビット線のプリチャージが解除される。そして、アクティブコマンドＡＣＴに同期して入力されたロウアドレスＸＡＤＤに従い、所定のサブワード線ＳＷＬ０がハイレベルに変化する。

サブワード線ＳＷＬ０が選択されると、サブワード線ＳＷＬ０に接続された複数のメモリセルＭＣの情報がそれぞれ対応するビット線ＢＬに供給される。図１７に示す例では、メモリセルＭＣ０，ＭＣ１にローレベルのデータが保持されていることから、ビット線ＢＬ０，ＢＬ１のレベルがプリチャージ電圧ＶＢＬＰから僅かに低下している。その後、所定のタイミングで制御信号ＳＡＮ，ＳＡＰがそれぞれハイレベル及びローレベルに変化し、センスアンプＳＡが活性化される。その結果、ビット線対の電位差が増幅される。この場合、ビット線ＢＬ０，ＢＬ１がローレベル（ＶＳＳ）に駆動され、ビット線／ＢＬ０，／ＢＬ１がハイレベル（ＶＡＲＹ）に駆動される。以上により、ロウアクセスが完了する。

次に、リードコマンドＲＥＡＤが発行されると、リードコマンドＲＥＡＤに同期して入力されたカラムアドレスＹＡＤＤに従い、所定のカラム選択信号ＹＳがハイレベルに変化する。カラム選択信号ＹＳが活性化する前の時点では、ローカルデータ線ＬＩＯ，／ＬＩＯは第一電源電圧Ｖｃｃ１にプリチャージされている。図１７に示す動作は、通常動作時におけるリード動作であることから（ＴＥＳＴ＝Ｌ）、ローカルデータ線ＬＩＯ，／ＬＩＯのプリチャージレベルは第一電源電圧Ｖｃｃ１である。

カラム選択信号ＹＳが活性化すると、カラムトランジスタＹＳＷがオンするため、ビット線ＢＬ，／ＢＬが対応するローカルデータ線ＬＩＯ，／ＬＩＯに接続される。その結果、ローカルデータ線ＬＩＯ０，ＬＩＯ１についてはプリチャージレベル（Ｖｃｃ１）からローレベルに低下し、ローカルデータ線／ＬＩＯ０，／ＬＩＯ１についてはプリチャージレベル（Ｖｃｃ１）に維持される。

但し、本例では、ソースコンタクト又はドレインコンタクトＣ１１又はＣ３１が高抵抗化していることから、ローカルデータ線ＬＩＯ１とビット線ＢＬ１との間が高抵抗となっており、十分なオン電流を得ることができない。このため、図１７に示すように、ローカルデータ線ＬＩＯ１の変化は、他のローカルデータ線、例えばローカルデータ線ＬＩＯ０の変化よりも遅くなる。しかしながら、図１７に示す例では、ローカルデータ線ＬＩＯ１のデータが正しく反転しているため、対応するメモリセルＭＣ１から読み出されたデータが正しく出力される。

その後、プリチャージコマンドＰＲＥが発行されると、アクティブコマンドＡＣＴが発行される前の状態に戻る。

このように、ソースコンタクト又はドレインコンタクトＣ１１又はＣ３１が高抵抗化している場合であっても、正しくリード動作を行うことができるため、通常のリード動作ではこれを検出することができない。

図１８は、第２の実施形態による半導体装置１０Ｂのテスト動作時におけるライト動作を説明するためのタイミング図である。図１８には、図１６と同様、ローレベルであるビット線ＢＬ０，ＢＬ１をハイレベルに反転させ、ハイレベルであるビット線／ＢＬ０，／ＢＬ１をローレベルに反転させる場合の動作が示されている。

アクティブコマンドＡＣＴが発行される前の動作、並びに、アクティブコマンドＡＣＴに応答した動作は、図１６を用いて説明した通りである。つまり、ビット線ＢＬ０，ＢＬ１がローレベル（ＶＳＳ）に駆動され、ビット線／ＢＬ０，／ＢＬ１がハイレベル（ＶＡＲＹ）に駆動される。以上により、ロウアクセスが完了する。

次に、ライトコマンドＷＲＴが発行されると、ライトコマンドＷＲＴに同期して入力されたカラムアドレスＹＡＤＤに従い、所定のカラム選択信号ＹＳがハイレベルに変化する。また、ライトコマンドＷＲＴに応答して入力されたライトデータに従い、ローカルデータ線ＬＩＯ０，ＬＩＯ１がハイレベル、ローカルデータ線／ＬＩＯ０，／ＬＩＯ１がローレベルに変化している。図１８に示す動作は、テスト動作時におけるライト動作であることから（ＴＥＳＴ＝Ｈ，ＷＣ＝Ｈ）、ローカルデータ線ＬＩＯ，／ＬＩＯのプリチャージレベルは、第一電源電圧Ｖｃｃ１よりも低い第二電源電圧Ｖｃｃ２である。

カラム選択信号ＹＳが活性化すると、ローカルデータ線ＬＩＯ，／ＬＩＯ上のデータによってビット線ＢＬ，／ＢＬのデータが上書きされる。図１８に示す例では、ローレベルであったビット線ＢＬ０，ＢＬ１がハイレベルに向かって変化し、ハイレベルであったビット線／ＢＬ０，／ＢＬ１がローレベルに向かって変化する。

但し、本例では、ソースコンタクト又はドレインコンタクトＣ１１又はＣ３１が高抵抗化していることから、ローカルデータ線ＬＩＯ１とビット線ＢＬ１との間が高抵抗となっており、十分なオン電流を得ることができない。しかも、ローカルデータ線ＬＩＯ１のプリチャージレベルが第二電源電圧Ｖｃｃ２に抑えられていることから、通常動作時よりもオン電流はさらに小さい。このため、図１８に示すように、ビット線ＢＬ１の変化速度はより遅くなる。また、この時点ではセンスアンプＳＡが活性化していることから、ビット線ＢＬ１と対を成すビット線／ＢＬ１の変化速度も遅くなる。その結果、ビット線ＢＬ１，／ＢＬ１の反転に失敗し、カラム選択信号ＹＳがローレベルに戻ると、ビット線ＢＬ１，／ＢＬ１のレベルは元のレベルに戻ってしまう。つまり、対応するメモリセルＭＣ１へのライト動作は失敗する。

これに対し、ビット線ＢＬ０，／ＢＬ０の反転には成功するため、対応するメモリセルＭＣ０にはライトデータが正しく上書きされる。

その後、プリチャージコマンドＰＲＥが発行されると、アクティブコマンドＡＣＴが発行される前の状態に戻る。

このように、本実施形態では、テスト動作時においてライト動作を行う場合、ローカルデータ線ＬＩＯのプリチャージレベルが通常動作時よりも低い第二電源電圧Ｖｃｃ２に設定されることから、ソースコンタクト又はドレインコンタクトの高抵抗化によって書き込みスピードが低下しているビット線を介したライト動作をフェイルさせることが可能となる。

図１９は、第２の実施形態による半導体装置１０Ｂのテスト動作時におけるリード動作を説明するためのタイミング図である。図１９には、メモリセルＭＣ０，ＭＣ１にローレベルのデータが記憶されている場合の動作が示されている。

アクティブコマンドＡＣＴが発行される前の動作、並びに、アクティブコマンドＡＣＴに応答した動作は、図１７と同様である。つまり、ビット線ＢＬ０，ＢＬ１がローレベル（ＶＳＳ）に駆動され、ビット線／ＢＬ０，／ＢＬ１がハイレベル（ＶＡＲＹ）に駆動される。以上により、ロウアクセスが完了する。

次に、リードコマンドＲＥＡＤが発行されると、リードコマンドＲＥＡＤに同期して入力されたカラムアドレスＹＡＤＤに従い、所定のカラム選択信号ＹＳがハイレベルに変化する。図１９に示す動作は、テスト動作時におけるリード動作であることから（ＴＥＳＴ＝Ｈ，ＲＣ＝Ｈ）、ローカルデータ線ＬＩＯ，／ＬＩＯのプリチャージレベルは第一電源電圧Ｖｃｃ１よりも高い第三電源電圧Ｖｃｃ３である。

カラム選択信号ＹＳが活性化すると、カラムトランジスタＹＳＷがオンするため、ビット線ＢＬ，／ＢＬが対応するローカルデータ線ＬＩＯ，／ＬＩＯに接続される。その結果、ローカルデータ線ＬＩＯ０，ＬＩＯ１についてはプリチャージレベル（Ｖｃｃ３）からローレベルに低下し、ローカルデータ線／ＬＩＯ０，／ＬＩＯ１についてはプリチャージレベル（Ｖｃｃ３）に維持される。

但し、本例では、ソースコンタクト又はドレインコンタクトＣ１１又はＣ３１が高抵抗化していることから、ローカルデータ線ＬＩＯ１とビット線ＢＬ１との間が高抵抗となっており、十分なオン電流を得ることができない。しかも、ローカルデータ線ＬＩＯ１のプリチャージレベルが第三電源電圧Ｖｃｃ３に高められていることから、通常動作時よりもローカルデータ線ＬＩＯ１の反転が困難となる。このため、図１９に示すように、ローカルデータ線ＬＩＯ１の変化速度は通常動作時よりもさらに遅くなり、その結果、ローカルデータ線ＬＩＯ１の反転に失敗する。つまり、対応するメモリセルＭＣ１からのリード動作は失敗する。

これに対し、ローカルデータ線ＬＩＯ０の反転には成功するため、対応するメモリセルＭＣ０からはリードデータが正しく読み出される。

尚、本例では、対を成すローカルデータ線ＬＩＯ１，／ＬＩＯ１がいずれもハイレベルとなり、本来の相補データとは異なる状態が生じてしまう。この場合、リードライトアンプ２７は、エラー信号を出力しても構わないし、ハイレベル又はローレベルのデータを出力しても構わない。

その後、プリチャージコマンドＰＲＥが発行されると、アクティブコマンドＡＣＴが発行される前の状態に戻る。

このように、本実施形態では、テスト動作時においてリード動作を行う場合、ローカルデータ線ＬＩＯ，／ＬＩＯのプリチャージレベルが通常動作時よりも高い第三電源電圧Ｖｃｃ３に設定されることから、ソースコンタクト又はドレインコンタクトの高抵抗化によって読み出しスピードが低下しているビット線を介したリード動作をフェイルさせることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記第１及び第２の実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がＤＲＡＭに限定されるものではない。また、第１の実施形態と第２の実施形態を同時に適用することも可能である。

１０Ａ，１０Ｂ 半導体装置
１１ クロックジェネレータ
１２ コマンドデコーダ
１３ モードレジスタ
１４Ａ，１４Ｂ コントローラ
１５ ロウアドレスバッファ
１６ カラムアドレスバッファ
１７ メモリ部
１８Ａ，１８Ｂ データコントローラ
１９ データラッチ
２０ 入出力バッファ
２１ メモリセルアレイ
２２ ロウ系制御回路
２３Ａ，２３Ｂ カラム系制御回路
２４ リフレッシュカウンタ
２５ リードライトアンプ部
２６ カラムデコーダ
２７ リードライトアンプ
２９Ａ，２９Ｂ 電源電圧生成回路
ＢＬ，／ＢＬ ビット線
ＬＩＯ，／ＬＩＯ ローカルデータ線
Ｃ 容量
Ｃ０，Ｃ２，Ｃ４，Ｃ６ ゲートコンタクト
Ｃ１０〜Ｃ１７，Ｃ２０〜Ｃ２７，Ｃ３０〜Ｃ３７，Ｃ４０〜Ｃ４７ ソースコンタクト／ドレインコンタクト
ＥＱ イコライズ回路
ＭＣ メモリセル
ＭＩＯ，／ＭＩＯ メインデータ線
Ｑ１０〜Ｑ１８，Ｑ２１〜Ｑ２２，Ｑ３１〜Ｑ３３ トランジスタ
ＳＡ センスアンプ
ＳＷＬ サブワード線
Ｔ 選択スイッチ
Ｖｃｃ１ 第一電源電圧
Ｖｃｃ２ 第二電源電圧
Ｖｃｃ３ 第三電源電圧
ＹＳ カラム選択信号
ＹＳＷ カラムトランジスタ

Claims (12)

1. メモリセルと、
   前記メモリセルに接続されるビット線と、
   前記ビット線に接続されるセンスアンプと、
   前記ビット線にソースコンタクト及びドレインコンタクトの一方を接続されるカラムトランジスタと、
   前記カラムトランジスタの前記ソースコンタクト及び前記ドレインコンタクトの他方と接続されるデータ線と、
   前記カラムトランジスタのゲートコンタクトと接続される信号線と、
   前記データ線または前記信号線の一方が、第一モード時に第一電源電圧を供給されて第二モード時に第二電源電圧を供給されるように構成される電源電圧生成回路と、を備えることを特徴とする半導体装置。
2. 前記第一モードは通常動作モードであり、前記第二モードはテスト動作モードであることを特徴とする請求項１に記載の半導体装置。
3. 前記第一モード時には前記信号線に前記第一電源電圧が供給され、前記第二モード時には前記信号線に前記第一電源電圧よりも低い前記第二電源電圧が供給されることを特徴とする請求項２に記載の半導体装置。
4. 前記第一モード時には前記データ線に前記第一電源電圧が供給され、前記第二モード時には前記信号線に前記第一電源電圧よりも低い前記第二電源電圧又は前記第一電源電圧よりも高い前記第三電源電圧が供給されることを特徴とする請求項２に記載の半導体装置。
5. 前記第二モード時において、ライト動作を行う場合には前記データ線に前記第二電源電圧が供給され、リード動作を行う場合には前記データ線に前記第三電源電圧が供給されることを特徴とする請求項４に記載の半導体装置。
6. それぞれ複数のメモリセルに接続される第１及び第２のビット線と、
   前記第１及び第２のビット線に現れる電位差を増幅するセンスアンプと、
   それぞれ第１及び第２のカラムトランジスタを介して前記第１及び第２のビット線に接続される第１及び第２のデータ線と、
   アドレス信号に応答して前記第１及び第２のカラムトランジスタのゲート電極にカラム選択信号を供給する信号線と、
   通常動作モードにおいては前記信号線に第一電源電圧が供給され、テスト動作モードにおいては前記信号線に前記第一電源電圧よりも低い第二電源電圧が供給されるよう制御するコントローラと、を備えることを特徴とする半導体装置。
7. 前記第１及び第２のデータ線は、前記第一電源電圧にプリチャージされることを特徴とする請求項６に記載の半導体装置。
8. 前記第１及び第２のデータ線に現れる電位差を増幅するリードライトアンプをさらに備えることを特徴とする請求項７に記載の半導体装置。
9. それぞれ複数のメモリセルに接続される第１及び第２のビット線と、
   前記第１及び第２のビット線に現れる電位差を増幅するセンスアンプと、
   それぞれ第１及び第２のカラムトランジスタを介して前記第１及び第２のビット線に接続される第１及び第２のデータ線と、
   通常動作モードにおいては前記第１及び第２のデータ線が第一電源電圧にプリチャージされ、テスト動作モードにおいては前記第１及び第２のデータ線が前記第一電源電圧とは異なる電源電圧にプリチャージされるよう制御するコントローラと、を備えることを特徴とする半導体装置。
10. 前記コントローラは、前記テスト動作モードにおいてライト動作を行う場合、前記第１及び第２のデータ線が前記第一電源電圧よりも低い第二電源電圧にプリチャージされるよう制御することを特徴とする請求項９に記載の半導体装置。
11. 前記コントローラは、前記テスト動作モードにおいてリード動作を行う場合、前記第１及び第２のデータ線が前記第一電源電圧よりも高い第三電源電圧にプリチャージされるよう制御することを特徴とする請求項１０に記載の半導体装置。
12. 前記第１及び第２のデータ線に現れる電位差を増幅するリードライトアンプをさらに備えることを特徴とする請求項９乃至１１のいずれか一項に記載の半導体装置。

Images