KR20170047447A - 반도체 메모리 장치 - Google Patents

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박가람
박준철
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에스케이하이닉스 주식회사
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Abstract

리페어 동작을 위한 회로의 면적을 감소시킬 수 있는 반도체 메모리 장치에 관한 것으로, 노멀 셀들 및 상기 노멀 셀들 중 리페어 대상 셀들과 대체된 리던던시셀들이 구비된 메모리 어레이 영역; 상기 리페어 대상 셀들의 리페어 어드레스를 리페어 정보로 프로그램하는 다수의 퓨즈셋을 구비하고, 부트업 신호에 응답하여 상기 다수의 퓨즈셋에 프로그램된 리페어 정보를 출력하는 리페어 퓨즈부; 상기 리페어 퓨즈부로부터 출력되는 상기 리페어 정보를 저장하기 위한 다수의 메모리셀들을 포함하고, 상기 다수의 메모리셀들은 상기 메모리 어레이 영역의 노멀 셀들 및 리던던시셀들과 동시에 리프레쉬되는 퓨즈 정보 저장부; 및 상기 퓨즈 정보 저장부에 저장된 리페어 정보와 외부에서 입력되는 어드레스를 비교하여, 상기 리페어 대상 셀들과 상기 리던던시셀들 간의 리던던트 경로를 선택적으로 활성화하기 위한 리페어 제어신호를 생성하는 리페어 제어부를 포함하는 반도체 메모리 장치가 제공된다.

Description

반도체 메모리 장치 {SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 좀 더 구체적으로는 리페어 동작을 수행하는 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 수많은 메모리 셀을 포함하며, 공정 기술이 발달함에 따라 집적도가 증가하여 그 개수가 더욱 증가하고 있다. 이러한 메모리 셀 들 중 어느 하나에라도 결함이 발생하면 해당 반도체 메모리 장치가 오동작하게 된다. 따라서, 불량 셀을 포함하는 반도체 메모리 장치는 원하는 동작을 수행하지 못하기 때문에 폐기 처분되어야 한다.
하지만, 요즈음 반도체 메모리 장치의 공정 기술이 발달함에 따라 확률적으로 소량의 메모리 셀에만 결함이 발생하며, 이러한 소량의 불량으로 인하여 반도체 메모리 장치 전체를 불량품으로 폐기 처분하기에는 제품의 수율(yield)을 고려해 볼 때 매우 비효율적이다. 따라서, 이를 보완하기 위하여 반도체 메모리 장치 내에는 노말 메모리 셀(normal memory cell)과 더불어 리던던시 메모리 셀(redundancy memory cell)을 추가적으로 구비한다.
즉, 셀에 결함이 발생한 경우 테스트를 통해 이를 미리 인지하고 있다가 해당 셀에 대한 접근 요청이 발생하면 결함이 발생한 셀 대신 리던던시 회로에 포함된 셀로 접속을 전환하기 위한 리던던시 제어 회로가 이용되고 있다. 여기에서, 리던던시 회로란 메모리 셀 내에 별도로 구비해 둔 여분의 메모리 셀 집합으로서, 결함이 발생한 셀의 대체 셀로 사용된다.
리던던시 메모리 셀은 노말 메모리 셀에 불량이 발생하는 경우 이 불량이 발생한 메모리 셀(이하, '리페어 대상 메모리 셀'이라 칭함)을 리페어하기 위해 구비되는 회로이다.
보다 자세히 설명하면, 예컨대 읽기 및 쓰기 동작 시 리페어 대상 메모리 셀이 액세스 되는 경우 내부적으로 리페어 대상 메모리 셀이 아닌 정상적인 메모리 셀을 액세스한다. 이때, 액세스되는 메모리 셀이 리던던시 메모리 셀이다.
따라서, 반도체 메모리 장치는 리페어 대상 메모리 셀에 대응하는 어드레스가 입력되는 경우 리페어 대상 메모리 셀이 아닌 리던던시 메모리 셀을 액세스하기 위한 동작(이하, '리페어 동작'이라 칭함)을 수행한다. 이러한 리페어 동작을 통해 반도체 메모리 장치는 정상적인 동작을 보장받는다.
반도체 메모리 장치는 리페어 동작을 수행하기 위하여 리던던시 메모리 셀 뿐만 아니라 이외에 다른 회로 구성을 필요로 하며, 그 중 하나가 로우 어드레스 혹은 컬럼 어드레스의 리페어 정보를 담고 있는 리페어 퓨즈 회로 및 리페어 퓨즈 정보를 저장하기 위한 퓨즈 정보 저장 회로이다. 상기 리페어 퓨즈 회로는 리페어 대상 메모리 셀에 대응하는 어드레스(이하, '리페어 대상 어드레스'라 칭함)를 저장하기 위한 것이다. 리페어 퓨즈 회로는 퓨즈에 리페어 대상 어드레스를 프로그래밍한다. 반도체 메모리 장치는 이렇게 프로그래밍 된 리페어 대상 어드레스를 이용하여 리페어 동작을 수행한다.
한편, 반도체 메모리 장치의 용량이 증가하면서 상기 리페어 퓨즈 회로 및 퓨즈 정보 저장부의 개수도 함께 증가하고 있다. 특히, 신뢰성 보장을 위해 다이스 셀(dice cell) 구조를 적용하면서 전체 반도체 메모리 장치에서 퓨즈 정보 저장 회로 내에 구비된 단위 퓨즈 셋 래치가 차지하는 면적 또한 증가하고 있다.
본 발명의 실시 예들은, 리페어 동작을 위한 회로의 면적을 감소할 수 있는 반도체 메모리 장치를 제공하고자 한다.
또한, 최소한의 구성 변경으로 리페어 동작을 위해 저장되는 리페어 정보의 신뢰성을 보장할 수 있는 반도체 메모리 장치를 제공하고자 한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 노멀 셀들 및 상기 노멀 셀들 중 리페어 대상 셀들과 대체된 리던던시셀들이 구비된 메모리 어레이 영역; 상기 리페어 대상 셀들의 리페어 어드레스를 리페어 정보로 프로그램하는 다수의 퓨즈셋을 구비하고, 부트업 신호에 응답하여 상기 다수의 퓨즈셋에 프로그램된 리페어 정보를 출력하는 리페어 퓨즈부; 상기 리페어 퓨즈부로부터 출력되는 상기 리페어 정보를 저장하기 위한 다수의 메모리셀들을 포함하고, 상기 다수의 메모리셀들은 상기 메모리 어레이 영역의 노멀 셀들 및 리던던시셀들과 동시에 리프레쉬되는 퓨즈 정보 저장부; 및 상기 퓨즈 정보 저장부에 저장된 리페어 정보와 외부에서 입력되는 어드레스를 비교하여, 상기 리페어 대상 셀들과 상기 리던던시셀들 간의 리던던트 경로를 선택적으로 활성화하기 위한 리페어 제어신호를 생성하는 리페어 제어부를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 노멀 셀들 및 상기 노멀 셀들 중 리페어 대상 셀들과 대체된 리던던시셀들이 구비된 메모리 어레이 영역; 상기 리페어 대상 셀들의 리페어 어드레스를 리페어 정보로 프로그램하는 다수의 퓨즈셋을 구비하고, 부트업 신호에 응답하여 상기 다수의 퓨즈셋에 프로그램된 리페어 정보를 출력하는 리페어 퓨즈부; 상기 리프레쉬 신호를 카운팅하여 생성된 리프레쉬 어드레스, 외부에서 입력된 로우 어드레스 및 상기 부트업 신호를 카운팅하여 생성된 부트업 어드레스 중 하나를 선택하여 타겟 로우 어드레스로 출력하는 동작 제어부; 워드 라인 액티브 신호, 상기 부트업 신호 및 상기 타겟 로우 어드레스에 응답하여, 상기 리페어 퓨즈부로부터 출력되는 상기 리페어 정보를 저장하고, 저장된 리페어 정보를 출력하고, 리프레쉬 되는 다수의 메모리셀들을 포함하는 퓨즈 정보 저장부; 상기 퓨즈 정보 저장부에 저장된 리페어 정보와 상기 타겟 로우 어드레스를 비교하여, 상기 리페어 대상 셀들과 상기 리던던시셀들 간의 리던던트 경로를 선택적으로 활성화하기 위한 리페어 제어신호를 생성하는 리페어 제어부; 상기 타겟 로우 어드레스 의해 선택된 워드 라인을 활성화시키며, 상기 리페어 제어신호에 응답하여 상기 리던던트 경로를 선택적으로 활성화시키는 로우 회로; 및 리드 혹은 라이트 동작 시에 컬럼 어드레스에 의해 선택된 비트 라인의 데이터를 억세스하는 컬럼 회로를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 리페어 동작을 위한 퓨즈 정보를 저장하는 퓨즈 정보 저장부를 메모리 어레이 내부의 셀 캐패시터로 구현함으로써 리페어 데이터 량이 증가하더라도 기존에 비해 회로 면적을 감소시키는 것이 가능하다.
또한, 본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 어레이 내부의 셀 캐패시터와 퓨즈 정보 저장부 내의 셀 캐패시터를 동시에 리프레쉬함으로써 퓨즈 정보 저장부에 저장된 리페어 정보의 신뢰성을 보장할 수 있다.
도 1 은 반도체 메모리 장치에서의 리페어 동작을 설명하기 위한 블록도이다.
도 2 는 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 3 은 도 2 의 동작 제어부(130)를 설명하기 위한 상세 블록도이다.
도 4 는 도 3 의 리프레쉬 제어부(310)를 설명하기 위한 상세 블록도이다.
도 5 는 도 3 의 부트업 제어부(320)를 설명하기 위한 상세 블록도이다.
도 6 은 도 2 의 퓨즈 정보 저장부(150)를 설명하기 위한 상세 블록도이다.
도 7 은 도 6 의 어레이 저장부(610) 내의 메모리셀(612)을 설명하기 위한 회로도이다.
도 8a 는 도 6 의 퓨즈 제어부(630)를 설명하기 위한 상세 블록도이다.
도 8b 는 도 8a 의 퓨즈 제어부(630)의 동작을 설명하기 위한 타이밍도이다.
도 9a 는 도 6 의 센스앰프부(640)를 설명하기 위한 상세 블록도이다.
도 9b 는 도 9a 의 센스앰프 래치부(930)를 설명하기 위한 회로도이다.
도 10 은 도 6 의 CL 회로(650)를 설명하기 위한 상세 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
반도체 메모리 장치는 휘발성 메모리 소자로 DRAM을 예로 들어 설명하기로 한다. 또한, 반도체 메모리 장치 내부에서 하나의 메모리 뱅크에 대응하는 구성을 도시했다.
도 1 은 반도체 메모리 장치에서의 리페어 동작을 설명하기 위한 블록도이다.
도 1 을 참조하면, 반도체 메모리 장치는 커맨드 디코더(10) 및 어드레스 버퍼(20), 리프레쉬 제어부(30), 리페어 퓨즈부(40), 퓨즈 정보 저장부(50), 리페어 제어부(60), 메모리 어레이 영역(70), 로우 회로(80), 센스앰프부(92) 및 컬럼 회로(94)를 포함한다.
상기 커맨드 디코더(10)는 클럭 신호(CLK)에 응답하여 외부로부터 입력되는 명령어(RST, /CS, /RAS, /CAS, /WE)를 디코딩하여 리프레쉬 신호(REF), 센스앰프 제어신호(SAEN), 워드 라인 액티브 커맨드(RACT), 부트업 신호(BOOTUP), 라이트 커맨드(WT), 리드 커맨드(RD)를 생성한다.
상기 어드레스 버퍼(20)는 입력되는 외부 어드레스(ADD)를 버퍼링하여 로우 어드레스(R_ADD) 및 컬럼 어드레스(C_ADD)를 출력한다.
상기 리프레쉬 제어부(30)는 상기 리프레쉬 신호(REF)를 카운팅하여 생성된 리프레쉬 어드레스(REF_ADD) 혹은 상기 로우 어드레스(R_ADD)를 선택하여 타겟 로우 어드레스(ATROW<0:12>)를 출력한다. 리프레쉬 동작 시에, 상기 리프레쉬 제어부(30)는 상기 리프레쉬 신호(REF)를 카운팅하여 생성된 리프레쉬 어드레스(REF_ADD)를 선택하여 이를 타겟 로우 어드레스(ATROW)로 출력하고, 상기 로우 회로(80)는 워드 라인 액티브 커맨드(RACT)에 응답하여 상기 타겟 로우 어드레스(ATROW)를 입력 받아 메모리 어레이 영역(70) 내의 모든 워드 라인을 순차적으로 억세스하여 리프레쉬 동작을 수행할 수 있다.
상기 리페어 퓨즈부(40)는 리페어 대상 워드 라인에 대응하는 어드레스, 즉 리페어 대상 어드레스를 프로그래밍하기 위한 다수의 퓨즈들(미도시)를 포함한다. 상기 리페어 퓨즈부(40)는 부트업 신호(BOOTUP)에 응답하여 프로그래밍된 리페어 대상 어드레스를 퓨즈 정보 저장부(50)에 출력한다. 퓨즈 정보 저장부(50)는 리페어 퓨즈부(40)로부터 제공되는 리페어 대상 어드레스를 리페어 정보(INF_R)로 저장하고, 이를 리페어 제어부(60)로 출력한다.
상기 리페어 제어부(60)는 상기 퓨즈 정보 저장부(50)로부터 제공되는 리페어 정보(INF_R)와 상기 리프레쉬 제어부(30)로부터 출력되는 타겟 로우 어드레스(ATROW)를 비교하여 리페어 제어신호(HITSUM)를 출력한다. 만약, 리페어 정보(INF_R)와 타겟 로우 어드레스(ATROW)가 일치하면, 리페어 제어부(60)는 리페어 제어신호(HITSUM)를 활성화시켜 출력한다.
상기 메모리 어레이 영역(70)에는 노멀 셀 영역(미도시) 및 리던던시 셀 영역(미도시)이 포함된다. 상기 노말 셀 영역에 결함 셀, 즉, 리페어 대상 메모리 셀이 발견되면 리페어 대상 메모리 셀이 위치한 노말 워드 라인은 리던던시 셀 영역의 리던던시 워드 라인과 대체된다.
상기 로우 회로(80)는 상기 워드 라인 액티브 커맨드(RACT)에 응답하여, 상기 타겟 로우 어드레스(ATROW)에 의해 선택된 워드 라인을 활성화시키며, 상기 리페어 제어신호(HITSUM)가 활성화된 경우, 상기 타겟 로우 어드레스(ATROW)에 의해 지정되는 워드 라인을 대신해 리던던시(redundancy) 워드 라인을 활성화시킨다. 이에 따라, 퓨즈 정보 저장부(50)에 저장된 리페어 정보(INF_R)에 대응하는 리페어 대상 워드 라인은 리던던시 워드 라인으로 대체된다.
상기 센스앰프부(92)는 상기 센스앰프 제어신호(SAEN)에 응답하여 상기 메모리 어레이 영역(70)로부터 비트 라인(bit line)을 통해서 전송되는 메모리 셀의 데이터를 감지하여 증폭하는 동작을 수행한다.
상기 컬럼 회로(94)는 상기 컬럼 어드레스(C_ADD)에 의해 선택된 비트 라인의 데이터를 억세스한다. 예를 들어, 리드 동작 시에, 상기 컬럼 회로(80)는 리드 커맨드(RD)에 응답하여 컬럼 어드레스(C_ADD)에 의해 선택된 비트 라인(bit line)으로부터 전달되는 데이터를 DQ 패드로 출력한다. 또한, 라이트 동작 시에, 상기 컬럼 회로(80)는 라이트 커맨드(WT)에 응답하여 컬럼 어드레스(C_ADD) 대응되는 비트 라인(bit line)에 DQ 패드를 통해 입력되는 데이터를 전달하여 저장한다.
한편, 종래의 반도체 메모리 장치에서는, 리페어 퓨즈부(40) 내부에 리페어 대상 어드레스에 대응하는 리페어 정보(INF_R)를 프로그램하고, 부트업 신호(BOOTUP)에 응답하여 퓨즈 정보 저장부(50)에 상기 리페어 정보(INF_R)를 저장한다. 참고로, 리페어 퓨즈부(40)에 저장된 리페어 정보(INF_R)를 바로 이용하지 않고, 리페어 정보(INF_R)를 퓨즈 정보 저장부(50)에 옮겨 저장한 후 이용하는 이유는 다음과 같다. 리페어 퓨즈부(40)는 어레이 형태로 구성되므로, 내부에 저장된 데이터를 호출하기 위해서는 일정 시간이 소요된다. 즉각적인 데이터의 호출이 불가능하기 때문에, 리페어 퓨즈부(40)에 저장된 데이터를 바로 이용하여 리페어 동작을 수행하는 것은 불가능하다. 따라서, 리페어 퓨즈부(40)에 저장된 리페어 정보가 퓨즈 정보 저장부(50)로 전송되어 저장되는 부트업 동작이 수행되고, 부트업 동작의 수행 이후에 퓨즈 정보 저장부(50)에 저장된 데이터를 이용해 리페어 동작이 수행된다.
한편, 반도체 메모리 장치의 용량이 증가하면서 로우 어드레스 혹은 컬럼 어드레스의 리페어 정보를 담고 있는 리페어 퓨즈부(40) 및 퓨즈 정보 저장부(50)의 개수도 함께 증가하고 있다. 뿐만 아니라 신뢰성 보장을 위해 다이스 셀(dice cell) 구조를 적용하면서 전체 반도체 메모리 장치에서 퓨즈 정보 저장부(50) 내에 구비된 단위 퓨즈 셋 래치가 차지하는 면적 또한 증가하고 있다.
이하, 본 발명의 실시예에서는, 퓨즈 정보 저장부를 메모리 어레이의 셀 구조와 동일 구조로 구현하는 것을 특징으로 한다. 따라서, 기존 구성의 변경 없이도 회로 면적을 감소시킬 수 있다. 또한, 본 발명의 실시예에서는, 리프레쉬 동작 시에 메모리 어레이 내부의 셀 캐패시터와 퓨즈 정보 저장부의 셀 캐패시터를 동시에 리프레쉬함으로써 리페어 정보의 신뢰성을 보장할 수 있다.
도 2 는 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2 를 참조하면, 반도체 메모리 장치는 커맨드 디코더(110) 및 어드레스 버퍼(120), 동작 제어부(130), 리페어 퓨즈부(140), 퓨즈 정보 저장부(150), 리페어 제어부(160), 메모리 어레이 영역(170), 로우 회로(180), 센스앰프부(192) 및 컬럼 회로(194)를 포함한다.
상기 커맨드 디코더(110)는 클럭 신호(CLK)에 응답하여 외부로부터 입력되는 명령어(RST, /CS, /RAS, /CAS, /WE)를 디코딩하여 리프레쉬 신호(REF), 센스앰프 제어신호(SAEN), 워드 라인 액티브 커맨드(RACT), 부트업 신호(BOOTUP), 라이트 커맨드(WT), 리드 커맨드(RD)를 생성한다. 참고로, 상기 'RST'는 리셋 신호, '/CS'는 칩 선택 신호, '/RAS'는 로우 어드레스 스트로브 신호, '/CAS'는 컬럼 어드레스 스트로브 신호, '/WE'는 라이트 인에이블 신호이다. 참고로, 워드 라인 액티브 커맨드(RACT)는 메모리 어레이 영역(170) 내부의 워드 라인을 활성화시키는 액티브 커맨드(미도시, ACT)에 응답해서 활성화되고, 워드 라인을 비활성시키는 프리차지 커맨드(미도시, PCG)에 응답해서 비활성화된다.
상기 어드레스 버퍼(120)는 입력되는 외부 어드레스(ADD)를 버퍼링하여 로우 어드레스(R_ADD) 및 컬럼 어드레스(C_ADD)를 출력한다.
상기 동작 제어부(130)는 상기 부트업 신호(BOOTUP), 상기 리프레쉬 신호(REF) 및 상기 로우 어드레스(R_ADD)를 입력받아 타겟 로우 어드레스(ATROW<0:12>)를 생성한다. 상기 동작 제어부(130)는 리프레쉬 모드 시에는 상기 리프레쉬 신호(REF)를 카운팅하여 상기 타겟 로우 어드레스(ATROW<0:12>)를 생성하고, 리드 및 라이트 동작 등을 수행 하기 위한 노멀 모드 시에는 상기 로우 어드레스(R_ADD)를 이용하여 상기 타겟 로우 어드레스(ATROW<0:12>)를 생성하고, 부트업 모드 시에는 상기 부트업 신호(BOOTUP)를 토대로 상기 타겟 로우 어드레스(ATROW<0:12>)를 생성할 수 있다.
상기 메모리 어레이 영역(170)에는 노멀 셀들 및 상기 노멀 셀들 중 리페어 대상 셀들과 대체된 리던던시셀들이 구비된다. 상기 리페어 대상 셀이 발견되면 리페어 대상 셀이 위치한 노말 워드 라인은 리던던시 셀들의 리던던시 워드 라인과 대체된다. 즉, 상기 리페어 대상 셀들과 상기 리던던시셀들 간의 리던던트 경로가 형성된다.
상기 리페어 퓨즈부(140)는 상기 리페어 대상 셀들의 어드레스, 즉, 리페어 대상 어드레스를 프로그래밍하기 위한 다수의 퓨즈셋(미도시)을 구비한다. 상기 리페어 퓨즈부(140)는 상기 부트업 신호(BOOTUP)에 응답하여 상기 다수의 퓨즈셋에 프로그래밍된 리페어 대상 어드레스를 퓨즈 정보 저장부(150)에 출력한다. 출력한다.
상기 퓨즈 정보 저장부(150)는 상기 워드 라인 액티브 신호(RACT), 상기 부트업 신호(BOOTUP) 및 상기 타겟 로우 어드레스(ATROW<0:12>)에 응답하여, 상기 리페어 퓨즈부(140)로부터 제공되는 리페어 대상 어드레스를 리페어 정보(INF_R)로 저장하고, 저장된 리페어 정보(INF_R)를 리페어 제어부(160)로 출력한다. 본 발명의 일실시예에서, 상기 퓨즈 정보 저장부(150)는 상기 메모리 어레이 영역(170)의 노멀 셀들 및 리던던시 셀들의 셀 캐패시터들과 동일한 구성을 가지는 셀 캐패시터를 포함하는 다수의 메모리셀들로 구성될 수 있다. 상기 퓨즈 정보 저장부(150)는 상기 부트업 신호(BOOTUP)에 응답하여 상기 타겟 로우 어드레스(ATROW<0:12>)에 대응하는 메모리셀에 상기 리페어 퓨즈부(140)로부터 제공되는 리페어 대상 어드레스를 리페어 정보(INF_R)로 저장하고, 상기 워드 라인 액티브 신호(RACT)에 응답하여 상기 타겟 로우 어드레스(ATROW<0:12>)에 대응하는 메모리셀에 저장된 리페어 정보(INF_R)를 출력한다. 특히, 상기 퓨즈 정보 저장부(150)는 상기 워드 라인 액티브 신호(RACT)에 응답하여 상기 타겟 로우 어드레스(ATROW<0:12>)에 대응하는 메모리셀을 순차적으로 리프레쉬 시키되, 상기 메모리셀들이 상기 메모리 어레이 영역(170)의 노멀 셀들 및 리던던시 셀들과 동시에 리프레쉬될 수 있도록 하여 저장된 리페어 정보의 신뢰성을 보장할 수 있다.
상기 리페어 제어부(160)는 상기 퓨즈 정보 저장부(150)로부터 제공되는 리페어 정보(INF_R)와 상기 동작 제어부(30)로부터 출력되는 타겟 로우 어드레스(ATROW<0:12>)를 비교하여 리페어 제어신호(HITSUM)를 출력한다. 만약, 리페어 정보(INF_R)와 타겟 로우 어드레스(ATROW<0:12>)가 일치하면, 리페어 제어부(160)는 리페어 제어신호(HITSUM)를 활성화시켜 출력한다.
상기 로우 회로(180)는 상기 워드 라인 액티브 커맨드(RACT)에 응답하여, 상기 타겟 로우 어드레스(ATROW<0:12>)에 의해 선택된 워드 라인을 활성화시키며, 상기 리페어 제어신호(HITSUM)가 활성화된 경우, 상기 타겟 로우 어드레스(ATROW<0:12>)에 의해 지정되는 워드 라인을 대신해 리던던시(redundancy) 워드 라인을 활성화시킨다. 이에 따라, 퓨즈 정보 저장부(150)에 저장된 리페어 정보(INF_R)에 대응하는 리페어 대상 워드 라인은 리던던시 워드 라인으로 대체된다. 또한, 상기 로우 회로(180)는 리프레쉬 모드 시에 상기 워드 라인 액티브 커맨드(RACT)에 응답하여 상기 타겟 로우 어드레스(ATROW<0:12>)를 입력 받아 메모리 어레이 영역(170) 내의 모든 워드 라인을 순차적으로 억세스하여 리프레쉬 동작을 수행할 수 있다. 이 때, 상기 퓨즈 정보 저장부(150)의 메모리셀들과 상기 메모리 어레이 영역(170)의 셀들은 동일 타겟 로우 어드레스(ATROW<0:12>)에 의해 리프레쉬되므로 동시에 리프레쉬 될 수 있다.
상기 센스앰프부(192)는 상기 센스앰프 제어신호(SAEN)에 응답하여 상기 메모리 어레이 영역(170)로부터 비트 라인(bit line)을 통해서 전송되는 메모리 셀의 데이터를 감지하여 증폭하는 동작을 수행한다.
상기 컬럼 회로(194)는 상기 컬럼 어드레스(C_ADD)에 의해 선택된 비트 라인의 데이터를 억세스한다. 예를 들어, 리드 동작 시에, 상기 컬럼 회로(80)는 리드 커맨드(RD)에 응답하여 컬럼 어드레스(C_ADD)에 의해 선택된 비트 라인(bit line)으로부터 전달되는 데이터를 DQ 패드로 출력한다. 또한, 라이트 동작 시에, 상기 컬럼 회로(80)는 라이트 커맨드(WT)에 응답하여 컬럼 어드레스(C_ADD) 대응되는 비트 라인(bit line)에 DQ 패드를 통해 입력되는 데이터를 전달하여 저장한다.
한편, 종래의 리페어 퓨즈부(140)는 주로 레이저 퓨즈(laser fuse)가 사용된다. 레이저 퓨즈는 퓨즈의 컷팅 여부에 따라 '하이' 또는 '로우'의 데이터를 저장한다. 레이저 퓨즈의 프로그래밍은 웨이퍼 상태에서는 가능하지만, 웨이퍼가 패키지 내부에 실장된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다. 또한, 레이저 퓨즈는 피치(pitch)의 한계로 인해 작은 면적으로 설계하는 것이 불가능하다. 이러한 단점을 극복하기 위하여, 리페어 퓨즈부(140)는 어레이 이-퓨즈 (ARE) 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, MRAM(Magnetic Random Access Memory), STT-MRAM(Spin Transfer magnetic Random Access Memory), ReRAM(Resistive Random Access Memory) 및 PC RAM(Phase Change Random Access Memory)과 같은 비휘발성 메모리(Non Volatile Memory) 중 하나로 구성될 수 있다.
본 발명의 실시예예 따른 반도체 메모리 장치는, 퓨즈 정보를 저장하는 퓨즈 정보 저장부(150)를 종래의 래치 구조가 아닌 메모리 셀 구조로 형성하고, 동일 로우 어드레스에 의해 상기 퓨즈 정보 저장부(150)의 메모리 셀들과 메모리 어레이 영역(170) 내에 구비된 노멀 셀과 리던던시셀들을 리프레쉬 한다. 따라서, 퓨즈 정보 저장부(150)에 저장된 리페어 정보의 신뢰성을 보장할 수 있다. 또한, 본 발명의 실시예예 따른 반도체 메모리 장치는, 상기 퓨즈 정보 저장부(150)를 메모리 어레이 영역(170) 내부의 셀 캐패시터로 구현함으로써 리페어 데이터 량이 증가하더라도 기존에 비해 회로 면적을 감소시키는 것이 가능하다.
도 3 은 도 2 의 동작 제어부(130)를 설명하기 위한 상세 블록도이다. 도 4 는 도 3 의 리프레쉬 제어부(310)를 설명하기 위한 상세 블록도이다. 도 5 는 도 3 의 부트업 제어부(320)를 설명하기 위한 상세 블록도이다.
도 3 을 참조하면, 동작 제어부(130)는 리프레쉬 제어부(310), 부트업 제어부(320) 및 어드레스 선택부(330)을 포함한다.
상기 리프레쉬 제어부(310)는 리프레쉬 신호(REF)를 카운팅하여 생성된 리프레쉬 어드레스(REF_ADD) 및 로우 어드레스(R_ADD) 중 하나를 선택 어드레스(R_ADD_REF<0:12>)로 출력한다. 상기 부트업 제어부(320)는 부트업 신호(BOOTUP)를 카운팅하여 부트업 어드레스(R_ADD_BU<0:12>)를 생성한다. 상기 어드레스 선택부(330)는 상기 부트업 신호(BOOTUP)에 응답하여 상기 선택 어드레스(R_ADD_REF<0:12>) 및 상기 부트업 어드레스(R_ADD_BU<0:12>) 중 하나를 선택하여 타겟 로우 어드레스(ATROW<0:12>)로 출력한다.
도 4 를 참조하면, 리프레쉬 제어부(310)는 리프레쉬 카운터(410) 및 리프레쉬 어드레스 선택부(420)를 포함한다.
상기 리프레쉬 카운터(410)는 일정 주기로 토글링하는 리프레쉬 신호(REF)를 카운팅하여 리프레쉬 어드레스(REF_ADD)를 생성한다. 상기 리프레쉬 어드레스 선택부(420)는 상기 리프레쉬 신호(REF)에 응답하여 상기 리프레쉬 어드레스(REF_ADD) 혹은 어드레스 버퍼(도 2 의 120)로부터 입력되는 로우 어드레스(R_ADD) 중 하나를 선택 어드레스(R_ADD_REF<0:12>)로 출력한다. 상기 리프레쉬 어드레스 선택부(420)는 리프레쉬 모드 시에는 상기 리프레쉬 어드레스(REF_ADD)를 선택하고, 노멀 모드 시에는 상기 로우 어드레스(R_ADD)를 선택하여 출력할 수 있다.
도 5 를 참조하면, 부트업 제어부(320)는 클럭 생성부(510) 및 부트업 어드레스 카운터(520)를 포함한다.
상기 클럭 생성부(510)는 부트업 신호(BOOTUP)를 입력받아 부트업 클럭(BOOTUP_CLK)을 생성한다. 상기 부트업 어드레스 카운터(520)는 상기 부트업 클럭(BOOTUP_CLK)을 카운팅하여 상기 부트업 어드레스(R_ADD_BU<0:12>)를 생성한다.
상기 클럭 생성부(510) 및 부트업 어드레스 카운터(520)의 상세 구조는 공지된 기술이므로 상세한 설명은 생략한다.
도 6 은 도 2 의 퓨즈 정보 저장부(150)를 설명하기 위한 상세 블록도이다. 도 7 은 도 6 의 어레이 저장부(610) 내의 메모리셀(612)을 설명하기 위한 회로도이다.
도 6 을 참조하면, 퓨즈 정보 저장부(150)는 어레이 저장부(610), 퓨즈 정보 디코더(620), 퓨즈 제어부(630), 퓨즈 센스앰프부(640), 컬럼 라인 (CL) 회로(650) 및 로우 라인 (RL) 회로(660)을 포함한다.
상기 어레이 저장부(610)는 로우 라인 및 컬럼 라인에 의해 연결된 다수의 메모리셀들(612)을 포함한다. 도 7 을 참조하면, 상기 다수의 메모리셀(612) 각각은, 일단이 컬럼 라인(CL)과 연결되어 게이트로 로우 라인(RL)의 데이터를 입력받는 셀 트랜지스터(CT) 및 상기 셀 트랜지스터(CT)의 타단과 접지전압단 사이에 연결된 셀 캐패시터(CC)를 포함한다. 상기 셀 캐패시터(CC)는 메모리 어레이 영역(도 2)의 노멀 셀들 및 리던던시 셀들의 셀 캐패시터들과 동일한 구성을 가질 수 있다.
상기 퓨즈 정보 디코더(620)는 타겟 로우 어드레스(ATROW<0:12>)를 디코딩하여 컬럼 라인 어드레스(CL_ADD<8:12>) 및 로우 라인 어드레스(RL_ADD<0:7>)를 생성한다.
상기 퓨즈 제어부(630)는 워드 라인 액티브 신호(RACT) 및 부트업 신호(BOOTUP)에 응답하여 퓨즈 센스앰프 인에이블 신호(FUSE_EN), 퓨즈 라이트 신호(FUSE_WT) 및 퓨즈 리드 신호(FUSE_RD)를 생성한다. 상기 퓨즈 라이트 신호(FUSE_WT)는 상기 CL 회로(650)의 라이트 동작, 즉, 부트업 모드 시에 리페어 퓨즈부(도 2 의 140)에 프로그램된 리페어 대상 어드레스를 리페어 정보(INF_R)로 저장하기 위한 동작을 수행하기 위한 신호이다. 상기 퓨즈 리드 신호(FUSE_RD)는 상기 CL 회로(650)의 리드 동작, 즉, 노멀 모드 시에 상기 저장된 리페어 정보(INF_R)를 출력하기 위한 동작을 수행하기 위한 신호이다. 상기 퓨즈 센스앰프 인에이블 신호(FUSE_EN)는 퓨즈 정보 저장부(150)의 퓨즈 센스앰프부(640)를 제어하기 위해 생성되는 신호로, 상기 퓨즈 라이트 신호(FUSE_WT) 혹은 상기 퓨즈 리드 신호(FUSE_RD)가 활성화 되었을 때 활성화되는 신호이다.
상기 퓨즈 센스앰프부(640)는 상기 퓨즈 센스앰프 인에이블 신호(FUSE_EN)에 응답하여 상기 어레이 저장부(610)의 컬럼 라인쌍(CL, CLB)의 데이터를 감지 증폭하고, 퓨즈 컬럼 선택 신호(FUSE_YI)에 응답하여 컬럼 라인쌍(CL, CLB)의 데이터를 입출력한다.
상기 CL 회로(650)는 상기 퓨즈 리드 신호(FUSE_RD)에 응답하여 상기 컬럼 라인쌍(CL, CLB)의 데이터를 상기 리페어 정보(INF_R)로 출력하고, 상기 퓨즈 라이트 신호(FUSE_WT)에 응답하여 상기 리페어 정보(INF_R)를 상기 컬럼 라인쌍(CL, CLB)에 저장한다. 또한, 상기 CL 회로(650)는 상기 컬럼 라인 어드레스(CL_ADD<8:12>)를 디코딩하여 상기 퓨즈 컬럼 선택 신호(FUSE_YI)를 생성한다.
상기 RL 회로(660)는 상기 워드 라인 액티브 신호(RACT) 및 상기 로우 라인 어드레스(RL_ADD<0:7>)에 응답하여 상기 어레이 저장부(610)의 로우 라인을 활성화시킨다.
도 8a 는 도 6 의 퓨즈 제어부(630)를 설명하기 위한 상세 블록도이다. 도 8b 는 도 8a 의 퓨즈 제어부(630)의 동작을 설명하기 위한 타이밍도이다.
도 8a 및 8b 를 참조하면, 퓨즈 제어부(630)는 라이트 신호 생성부(810), 리드 신호 생성부(820) 및 인에이블 신호 생성부(830)를 포함한다.
상기 라이트 신호 생성부(810)는 부트업 신호(BOOTUP)를 입력받아 상기 부트업 신호(BOOTUP)의 인에이블 구간의 초기 구간 동안 활성화되는 퓨즈 라이트 신호(FUSE_WT)를 생성한다. 상기 리드 신호 생성부(820)는 워드 라인 액티브 신호(RACT)를 입력받아 상기 워드 라인 액티브 신호(RACT)의 인에이블 구간의 초기 구간 동안 활성화되는 퓨즈 리드 신호(FUSE_RD)를 생성한다. 상기 인에이블 신호 생성부(830)는 상기 퓨즈 라이트 신호(FUSE_WT) 혹은 상기 퓨즈 리드 신호(FUSE_RD)가 활성화 되었을 때 활성화되는 퓨즈 센스앰프 인에이블 신호(FUSE_EN)를 생성한다.
도 9a 는 도 6 의 퓨즈 센스앰프부(640)를 설명하기 위한 상세 블록도이다. 도 9b 는 도 9a 의 센스앰프 래치부(930)를 설명하기 위한 회로도이다.
도 9a 를 참조하면, 퓨즈 센스앰프부(640)는 센스앰프 제어 신호 생성부(910), 센스앰프 구동부(920) 및 센스앰프 래치부(930)를 포함한다.
상기 센스앰프 제어 신호 생성부(910)는 퓨즈 센스앰프 인에이블 신호(FUSE_EN)에 응답하여 센스앰프 제어 신호(SAP, SAN)을 생성한다. 센스앰프 제어 신호(SAP, SAN)는 각각 예정된 구간 동안 활성화 되는 풀업 전원 구동신호(SAP) 및 풀다운 전원 구동신호(SAN)를 포함할 수 있다.
상기 센스앰프 구동부(920)는 상기 센스앰프 제어 신호(SAP, SAN)에 응답하여, 풀업 전원 라인(PU_V) 및 풀다운 전원 라인(PD_V)을 통해 구동 전압을 제공한다.
상기 센스앰프 래치부(930)는 상기 풀업 전원 라인(PU_V) 및 풀다운 전원 라인(PD_V)을 통해서 공급되는 구동 전압을 이용하여 컬럼 라인쌍(CL, CLB)의 데이터를 감지 증폭한다. 또한, 상기 센스앰프 래치부(930)는 퓨즈 컬럼 선택 신호(FUSE_YI)에 응답하여 감지 증폭된 컬럼 라인쌍(CL, CLB)의 데이터를 세그먼트 라인 쌍(SL, SLB)으로 출력하거나, 세그먼트 라인 쌍(SL, SLB)의 데이터를 컬럼 라인쌍(CL, CLB)으로 입력시킨다. 이를 위해, 도 9b 를 참조하면, 센스앰프 래치부(930)는 상기 풀업 전원 라인(PU_V) 및 풀다운 전원 라인(PD_V)을 통해서 공급되는 구동 전압을 이용하여 컬럼 라인쌍(CL, CLB)의 데이터를 감지 증폭하는 컬럼 라인 센스앰프(922) 및 상기 퓨즈 컬럼 선택 신호(FUSE_YI)에 응답하여 컬럼 라인쌍(CL, CLB)과 세그먼트 라인 쌍(SL, SLB)을 연결하는 데이터 입출력부(924)를 포함한다.
이상에서 설명한 퓨즈 센스앰프부(640)의 구성은 메모리 어레이 영역(170)의 비트 라인 쌍(BL, BLB)의 데이터를 감지 증폭하기 위한 메모리 어레이 영역(170)의 센스앰프부(도 2 의 192)와 동일한 구성으로 구현될 수 있다. 다른 실시예에서는, 초기 센싱 감도를 향상시키기 위한 오버 드라이빙을 위한 구성이 추가 될 수도 있다.
도 10 은 도 6 의 CL 회로(650)를 설명하기 위한 상세 블록도이다.
도 10 을 참조하면, CL 회로(650)는 컬럼 라인(CL) 드라이버(1010) 및 컬럼 라인(CL) 디코더(1020)를 포함한다.
상기 CL 드라이버(1010)는 퓨즈 리드 신호(FUSE_RD)에 응답하여 세그먼트 라인 쌍(SL, SLB)으로 전달된 데이터를 상기 리페어 정보(INF_R)로 출력하고, 상기 퓨즈 라이트 신호(FUSE_WT)에 응답하여 상기 리페어 정보(INF_R)를 상기 세그먼트 라인 쌍(SL, SLB)으로 전달한다. 상기 CL 드라이버(1010)는 상기 퓨즈 리드 신호(FUSE_RD)에 응답하여 상기 세그먼트 라인 쌍(SL, SLB)으로 전달된 데이터를 출력하고, 상기 퓨즈 라이트 신호(FUSE_WT)에 응답하여 리페어 정보(INF_R)를 입력받기 위한 입출력 드라이버(1012) 및 상기 입출력 드라이버(1012)를 통해 차동으로 입력되는 데이터를 단일 신호인 리페어 정보(INF_R)로 변환하고, 단일 신호인 리페어 정보(INF_R)를 차동 데이터로 변환하는 신호 변환부(914)를 포함할 수 있다.
상기 CL 디코더(1020)는 컬럼 라인 어드레스(CL_ADD<8:12>)를 디코딩하여 퓨즈 컬럼 선택 신호(FUSE_YI)를 생성한다.
이와 같은 본 발명의 실시 예에 따르면, 리페어 동작을 위한 퓨즈 정보를 저장하는 퓨즈 정보 저장부를 메모리 어레이 내부의 셀 캐패시터로 구현함으로써 리페어 데이터 량이 증가하더라도 기존에 비해 회로 면적을 감소시키는 것이 가능하다. 또한, 본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 어레이 내부의 셀 캐패시터와 퓨즈 정보 저장부 내의 셀 캐패시터를 동시에 리프레쉬함으로써 퓨즈 정보 저장부에 저장된 리페어 정보의 신뢰성을 보장할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
130: 동작 제어부 140: 리페어 퓨즈부
150: 퓨즈 정보 저장부 160: 리페어 제어부
170: 메모리 어레이 영역 180: 로우 회로
192: 센스앰프부 194: 컬럼 회로

Claims (19)

  1. 노멀 셀들 및 상기 노멀 셀들 중 리페어 대상 셀들과 대체된 리던던시셀들이 구비된 메모리 어레이 영역;
    상기 리페어 대상 셀들의 리페어 어드레스를 리페어 정보로 프로그램하는 다수의 퓨즈셋을 구비하고, 부트업 신호에 응답하여 상기 다수의 퓨즈셋에 프로그램된 리페어 정보를 출력하는 리페어 퓨즈부;
    상기 리페어 퓨즈부로부터 출력되는 상기 리페어 정보를 저장하기 위한 다수의 메모리셀들을 포함하고, 상기 다수의 메모리셀들은 상기 메모리 어레이 영역의 노멀 셀들 및 리던던시셀들과 동시에 리프레쉬되는 퓨즈 정보 저장부; 및
    상기 퓨즈 정보 저장부에 저장된 리페어 정보와 외부에서 입력되는 어드레스를 비교하여, 상기 리페어 대상 셀들과 상기 리던던시셀들 간의 리던던트 경로를 선택적으로 활성화하기 위한 리페어 제어신호를 생성하는 리페어 제어부
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 퓨즈 정보 저장부의 상기 다수의 메모리셀들 각각은,
    일단이 컬럼 라인과 연결되어 게이트로 로우 라인의 데이터를 입력받는 셀 트랜지스터; 및
    상기 셀 트랜지스터의 타단과 접지전압단 사이에 연결된 셀 캐패시터
    를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 셀 캐패시터는,
    상기 메모리 어레이 영역의 노멀 셀들 및 리던던시 셀들에 구비된 셀 캐패시터들과 동일한 구성을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 퓨즈 정보 저장부는,
    상기 부트업 신호에 응답하여 상기 다수의 메모리셀들에 상기 리페어 퓨즈부로부터 출력되는 상기 리페어 정보를 저장하고, 워드 라인 액티브 신호에 응답하여 상기 다수의 메모리셀들에 저장된 리페어 정보를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 리페어 퓨즈부는,
    어레이 이-퓨즈 (ARE) 혹은 비휘발성 메모리 장치인 것을 특징으로 하는 반도체 메모리 장치.
  6. 노멀 셀들 및 상기 노멀 셀들 중 리페어 대상 셀들과 대체된 리던던시셀들이 구비된 메모리 어레이 영역;
    상기 리페어 대상 셀들의 리페어 어드레스를 리페어 정보로 프로그램하는 다수의 퓨즈셋을 구비하고, 부트업 신호에 응답하여 상기 다수의 퓨즈셋에 프로그램된 리페어 정보를 출력하는 리페어 퓨즈부;
    상기 리프레쉬 신호를 카운팅하여 생성된 리프레쉬 어드레스, 외부에서 입력된 로우 어드레스 및 상기 부트업 신호를 카운팅하여 생성된 부트업 어드레스 중 하나를 선택하여 타겟 로우 어드레스로 출력하는 동작 제어부;
    워드 라인 액티브 신호, 상기 부트업 신호 및 상기 타겟 로우 어드레스에 응답하여, 상기 리페어 퓨즈부로부터 출력되는 상기 리페어 정보를 저장하고, 저장된 리페어 정보를 출력하고, 리프레쉬 되는 다수의 메모리셀들을 포함하는 퓨즈 정보 저장부;
    상기 퓨즈 정보 저장부에 저장된 리페어 정보와 상기 타겟 로우 어드레스를 비교하여, 상기 리페어 대상 셀들과 상기 리던던시셀들 간의 리던던트 경로를 선택적으로 활성화하기 위한 리페어 제어신호를 생성하는 리페어 제어부;
    상기 타겟 로우 어드레스 의해 선택된 워드 라인을 활성화시키며, 상기 리페어 제어신호에 응답하여 상기 리던던트 경로를 선택적으로 활성화시키는 로우 회로; 및
    리드 혹은 라이트 동작 시에 컬럼 어드레스에 의해 선택된 비트 라인의 데이터를 억세스하는 컬럼 회로
    를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 메모리 어레이 영역의 노멀 셀들 및 리던던시셀들과 상기 퓨즈 정보 저장부의 메모리셀들은 상기 타겟 로우 어드레스에 응답하여 동시에 리프레쉬 되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 퓨즈 정보 저장부는,
    상기 부트업 신호에 응답하여 상기 타겟 로우 어드레스에 대응하는 메모리셀에 상기 리페어 정보를 저장하고, 상기 워드 라인 액티브 신호에 응답하여 상기 타겟 로우 어드레스에 대응하는 메모리셀로부터 저장된 리페어 정보를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 6 항에 있어서,
    센스앰프 제어 신호에 응답하여, 상기 메모리 어레이 영역으로부터 상기 비트 라인(bit line)을 통해서 전송되는 메모리 셀의 데이터를 감지하여 증폭하는 센스앰프부
    를 더 포함하는 반도체 메모리 장치.
  10. 제 6 항에 있어서,
    상기 동작 제어부는,
    상기 리프레쉬 신호를 카운팅하여 상기 리프레쉬 어드레스를 생성하고, 상기 리프레쉬 어드레스 및 상기 로우 어드레스 중 하나를 선택 어드레스로 출력하는 리프레쉬 제어부;
    상기 부트업 신호를 카운팅하여 상기 부트업 어드레스를 생성하는 부트업 제어부;
    상기 부트업 신호에 응답하여 상기 선택 어드레스 및 상기 부트업 어드레스 중 하나를 선택하여 상기 타겟 로우 어드레스로 출력하는 어드레스 선택부
    를 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 리프레쉬 제어부는,
    상기 리프레쉬 신호를 카운팅하여 리프레쉬 어드레스를 생성하는 리프레쉬 카운터; 및
    상기 리프레쉬 신호에 응답하여 상기 리프레쉬 어드레스 및 상기 로우 어드레스 중 하나를 선택 어드레스로 출력하는 어드레스 선택부
    를 포함하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 부트업 제어부는,
    상기 부트업 신호를 입력받아 부트업 클럭을 생성하는 클럭 생성부; 및
    상기 부트업 클럭을 카운팅하여 상기 부트업 어드레스를 생성하는 부트업 어드레스 카운터
    를 포함하는 반도체 메모리 장치.
  13. 제 6 항에 있어서,
    상기 퓨즈 정보 저장부는,
    로우 라인 및 컬럼 라인에 의해 연결된 다수의 메모리셀들을 포함하는 어레이 저장부;
    상기 타겟 로우 어드레스를 디코딩하여 컬럼 라인 어드레스 및 로우 라인 어드레스를 생성하는 퓨즈 정보 디코더;
    워드 라인 액티브 신호 및 상기 부트업 신호에 응답하여 퓨즈 센스앰프 인에이블 신호, 퓨즈 라이트 신호 및 퓨즈 리드 신호를 생성하는 퓨즈 제어부;
    상기 퓨즈 센스앰프 인에이블 신호에 응답하여 상기 어레이 저장부의 컬럼 라인의 데이터를 감지 증폭하고, 퓨즈 컬럼 선택 신호에 응답하여 감지 증폭된 데이터를 입출력하는 퓨즈 센스앰프부;
    상기 퓨즈 리드 신호에 응답하여 상기 컬럼 라인의 데이터를 상기 리페어 정보로 출력하고, 상기 퓨즈 라이트 신호에 응답하여 상기 리페어 정보를 상기 컬럼 라인의 데이터로 저장하고, 상기 컬럼 라인 어드레스를 디코딩하여 상기 퓨즈 컬럼 선택 신호를 생성하는 컬럼 회로; 및
    상기 워드 라인 액티브 신호 및 상기 로우 라인 어드레스에 응답하여 상기 어레이 저장부의 로우 라인을 활성화시키는 로우 회로
    를 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 다수의 메모리셀 각각은,
    일단이 컬럼 라인과 연결되어 게이트로 로우 라인의 데이터를 입력받는 셀 트랜지스터; 및
    상기 셀 트랜지스터의 타단과 접지전압단 사이에 연결된 셀 캐패시터
    를 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 셀 캐패시터는,
    상기 메모리 어레이 영역의 노멀 셀들 및 리던던시 셀들의 셀 캐패시터들과 동일한 구성을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 13 항에 있어서,
    상기 퓨즈 제어부는,
    상기 부트업 신호를 입력받아 상기 부트업 신호의 인에이블 구간의 초기 구간 동안 활성화되는 상기 퓨즈 라이트 신호를 생성하는 라이트 신호 생성부;
    상기 워드 라인 액티브 신호를 입력받아 상기 워드 라인 액티브 신호의 인에이블 구간의 초기 구간 동안 활성화되는 상기 퓨즈 리드 신호를 생성하는 리드 신호 생성부; 및
    상기 퓨즈 라이트 신호 혹은 상기 퓨즈 리드 신호가 활성화 되었을 때 활성화되는 상기 퓨즈 센스앰프 인에이블 신호를 생성하는 인에이블 신호 생성부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 13 항에 있어서,
    상기 퓨즈 센스앰프부는,
    상기 퓨즈 센스앰프 인에이블 신호에 응답하여 센스앰프 제어신호를 생성하는 센스앰프 제어신호 생성부;
    상기 센스앰프 제어신호에 응답하여, 풀업 전원 라인 및 풀다운 전원 라인을 통해 구동 전압을 제공하는 센스앰프 구동부; 및
    상기 풀업 전원 라인 및 풀다운 전원 라인을 통해서 공급되는 구동 전압을 이용하여 컬럼 라인의 데이터를 감지 증폭하고, 상기 퓨즈 컬럼 선택 신호에 응답하여 컬럼 라인의 데이터를 입출력하는 센스앰프 래치부
    를 포함하는 반도체 메모리 장치.
  18. 제 13 항에 있어서,
    상기 컬럼 회로는,
    상기 퓨즈 리드 신호에 응답하여 상기 컬럼 라인의 데이터를 상기 리페어 정보로 출력하고, 상기 퓨즈 라이트 신호에 응답하여 상기 리페어 정보를 상기 컬럼 라인의 데이터로 저장하는 컬럼 라인 드라이버; 및
    상기 컬럼 라인 어드레스를 디코딩하여 상기 퓨즈 컬럼 선택 신호를 생성하는 컬럼 라인 디코더
    를 포함하는 반도체 메모리 장치.
  19. 제 6 항에 있어서,
    상기 리페어 퓨즈부는,
    어레이 이-퓨즈 (ARE) 혹은 비휘발성 메모리 장치인 것을 특징으로 하는 반도체 메모리 장치.
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