KR20230133157A - 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 - Google Patents

반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 로우 디코더, 컬럼 디코더 및 타이밍/전압 제어 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 뱅크 어레이들을 포함하고, 상기 복수의 뱅크 어레이들 각각은 워드라인들과 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 포함하고, 로우 어드레스의 일부 비트들인 로우 블록 식별 비트들에 의하여 복수의 로우 블록들로 구분되고, 상기 복수의 로우 블록들 각각은 제1 방향으로 배열된 복수의 서브 어레이 블록들을 포함한다. 상기 로우 디코더는 상기 로우 어드레스에 응답하여 상기 복수의 휘발성 메모리 셀들 중 제1 메모리 셀이 연결된 제1 워드라인을 활성화시키고, 제2 메모리 셀이 연결된 제2 워드라인을 활성화시키고, 상기 복수의 로우 블록들 중 상기 제1 메모리 셀을 포함하는 제1 로우 블록 및 상기 제2 메모리 셀을 포함하는 제2 로우 블록을 나타내는 로우 블록 정보 신호를 출력한다. 상기 컬럼 디코더는 컬럼 어드레스에 기초하여 제1 비트라인을 통하여 상기 제1 메모리 셀과 상기 제2 메모리 셀을 액세스한다. 상기 타이밍/전압 제어 회로는 상기 컬럼 어드레스 및 상기 로우 블록 정보 신호를 수신하고, 상기 로우 블록 정보에 기초하여 상기 컬럼 디코더로부터 상기 제1 로우 블록 및 상기 제2 로우 블록으로의 상기 제1 방향과 교차하는 제2 방향으로의 거리에 따라 상기 제1 메모리 셀과 상기 제2 메모리 셀에 대한 메모리 동작의 동작 구간 및 동작 전압 중 적어도 하나를 다르게 조절하도록 상기 컬럼 디코더를 제어한다.

Description

반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법{A semiconductor memory device and a method of operating the same}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 코어 동작을 제어하는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 비휘발성 메모리 장치(Nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치 중 동적 랜덤 엑세스 메모리(DRAM; dynamic random access memory)는 모바일 시스템, 서버, 그래픽 장치 등 다양한 분야에서 사용되고 있다.
디램 등의 휘발성 메모리 장치의 메모리 셀 어레이의 크기가 증가함에 따라 메모리 셀의 위치에 따라 컬럼 선택 라인 및 글로벌 입출력 라인의 RC 로딩이 증가하고, 이로 인하여 글로벌 입출력 라인 쌍의 디벨럽 특성의 차이가 발생한다.
본 발명의 일 목적은 메모리 셀 어레이에서의 타겟 메모리 셀의 물리적 위치에 따라 코어 동작 타이밍을 다르게 제어할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 메모리 셀 어레이에서의 타겟 메모리 셀의 물리적 위치에 따라 코어 동작 타이밍을 다르게 제어할 수 있는 반도체 메모리 장치의 동작 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 로우 디코더, 컬럼 디코더 및 타이밍/전압 제어 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 뱅크 어레이들을 포함하고, 상기 복수의 뱅크 어레이들 각각은 워드라인들과 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 포함하고, 로우 어드레스의 일부 비트들인 로우 블록 식별 비트들에 의하여 복수의 로우 블록들로 구분되고, 상기 복수의 로우 블록들 각각은 제1 방향으로 배열된 복수의 서브 어레이 블록들을 포함한다. 상기 로우 디코더는 상기 로우 어드레스에 응답하여 상기 복수의 휘발성 메모리 셀들 중 제1 메모리 셀이 연결된 제1 워드라인을 활성화시키고, 제2 메모리 셀이 연결된 제2 워드라인을 활성화시키고, 상기 복수의 로우 블록들 중 상기 제1 메모리 셀을 포함하는 제1 로우 블록 및 상기 제2 메모리 셀을 포함하는 제2 로우 블록을 나타내는 로우 블록 정보 신호를 출력한다. 상기 컬럼 디코더는 컬럼 어드레스에 기초하여 제1 비트라인을 통하여 상기 제1 메모리 셀과 상기 제2 메모리 셀을 액세스한다. 상기 타이밍/전압 제어 회로는 상기 컬럼 어드레스 및 상기 로우 블록 정보 신호를 수신하고, 상기 로우 블록 정보에 기초하여 상기 컬럼 디코더로부터 상기 제1 로우 블록 및 상기 제2 로우 블록으로의 상기 제1 방향과 교차하는 제2 방향으로의 거리에 따라 상기 제1 메모리 셀과 상기 제2 메모리 셀에 대한 메모리 동작의 동작 구간 및 동작 전압 중 적어도 하나를 다르게 조절하도록 상기 컬럼 디코더를 제어한다.
상기 일 목적을 달성하기 위한 복수의 뱅크 어레이들을 포함하고, 상기 복수의 뱅크 어레이들 각각은 워드라인들과 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 포함하고, 로우 어드레스의 일부 비트들인 로우 블록 식별 비트들에 의하여 복수의 로우 블록들로 구분되고, 상기 복수의 로우 블록들 각각은 제1 방향으로 배열된 복수의 서브 어레이 블록들을 포함하는 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 동작 방법에서는 외부의 메모리 컨트롤러로부터 액티브 커맨드와 액세스 어드레스를 수신하고, 상기 메모리 셀 어레이에 상기 워드라인들을 통하여 연결되는 로우 디코더에서 상기 액세스 어드레스에 기초하여 타겟 메모리 셀을 포함하는 타겟 로우 블록을 나타내는 로우 블록 정보 신호를 생성하고, 타이밍/전압 제어 회로에서 상기 타겟 로우 블록의 상기 제1 방향과 교차하는 제2 방향으로의 컬럼 디코더로부터의 거리를 나타내는 상기 로우 블록 정보 신호에 기초하여 상기 타겟 메모리 셀에 대한 메모리 동작의 동작 구간 및 동작 전압 중 적어도 하나를 다르게 조절한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 로우 디코더, 컬럼 디코더 및 타이밍/전압 제어 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 뱅크 어레이들을 포함하고, 상기 복수의 뱅크 어레이들 각각은 워드라인들과 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 포함하고, 로우 어드레스의 일부 비트들인 로우 블록 식별 비트들에 의하여 복수의 로우 블록들로 구분되고, 상기 복수의 로우 블록들 각각은 제1 방향으로 배열된 복수의 서브 어레이 블록들을 포함한다. 상기 로우 디코더는 상기 로우 어드레스에 응답하여 상기 복수의 휘발성 메모리 셀들 중 제1 메모리 셀이 연결된 제1 워드라인을 활성화시키고, 제2 메모리 셀이 연결된 제2 워드라인을 활성화시키고, 상기 복수의 로우 블록들 중 상기 제1 메모리 셀을 포함하는 제1 로우 블록 및 상기 제2 메모리 셀을 포함하는 제2 로우 블록을 나타내는 로우 블록 정보 신호를 출력한다. 상기 컬럼 디코더는 컬럼 어드레스에 기초하여 제1 비트라인을 통하여 상기 제1 메모리 셀과 상기 제2 메모리 셀을 액세스한다. 상기 타이밍/전압 제어 회로는 상기 컬럼 어드레스 및 상기 로우 블록 정보 신호를 수신하고, 상기 로우 블록 정보에 기초하여 상기 컬럼 디코더로부터 상기 제1 로우 블록 및 상기 제2 로우 블록으로의 상기 제1 방향과 교차하는 제2 방향으로의 거리에 따라 상기 제1 메모리 셀과 상기 제2 메모리 셀에 대한 메모리 동작의 동작 구간 및 동작 전압 중 적어도 하나를 다르게 조절하도록 상기 컬럼 디코더를 제어한다. 상기 제1 메모리 셀은 상기 제2 방향으로 거리가 상대적으로 가깝고, 상기 제2 메모리 셀은 상기 제2 방향으로의 거리가 상대적으로 멀다. 상기 타이밍 전압 제어 회로는 상기 제2 메모리 셀을 선택하는 컬럼 선택 라인의 전압 레벨이 상기 제1 메모리 셀을 선택하는 상기 컬럼 선택 라인의 전압 레벨보다 커지도록 상기 컬럼 선택 라인을 구동하는 컬럼 선택 라인 드라이버를 제어하고, 상기 제1 메모리 셀의 액세스와 관련된 로컬 감지 인에이블 신호의 제1 활성화 구간이 상기 제2 메모리 셀의 액세스와 관련된 상기 로컬 감지 인에이블 신호의 제2 활성화 구간보다 작아지도록 상기 로컬 감지 인에이블 신호를 제어하고, 상기 제1 메모리 셀의 액세스와 관련된 입출력 감지 인에이블 신호의 제1 활성화 구간이 상기 제2 메모리 셀의 액세스와 관련된 상기 입출력 감지 인에이블 신호의 제2 활성화 구간보다 작아지도록 상기 입출력 감지 인에이블 신호를 제어한다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 타겟 로우 블록의 제1 방향과 교차하는 제2 방향으로의 컬럼 디코더로부터의 거리를 나타내는 로우 블록 정보 신호에 기초하여 상기 타겟 메모리 셀에 대한 메모리 동작의 동작 구간 및 동작 전압 중 적어도 하나를 다르게 조절하여 소비 전류를 감소시킬 수 있고, 상기 제2 방향으로의 거리가 다른 메모리 셀들에 대하여 유사한 독출 동작 특성을 얻을 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 예를 나타내는 블록도이다.
도 6은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 메모리 블록을 나타내는 블록도이다.
도 7은 본 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 리프레쉬 제어 회로의 구성을 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 타이밍/전압 제어 회로의 구성을 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 도 8의 타이밍/전압 제어 회로에서 동작 제어 신호 생성기의 구성을 나타내는 블록도이다.
도 10a는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이, 제1 로우 디코더, 제1 감지 증폭부, 제1 컬럼 디코더 및 타이밍/전압 제어 회로를 나타낸다.
도 10b와 도 10c는 각각 도 10a의 뱅크 어레이의 서브 어레이 블록들이 로우 식별 비트에 의하여 로우 블록들로 구분되는 것을 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 10a의 제1 뱅크 어레이의 부분을 보다 상세히 나타내는 예이다.
도 12는 본 발명의 도 11의 비트라인 감지 증폭기를 나타내는 회로도이다.
도 13은 본 발명의 실시예들에 따른 도 11에서 로컬 감지 증폭기 회로를 나타낸다.
도 14는 본 발명의 실시예들에 따른 도 10a의 로우 블록 퓨즈 회로들 중 제1 로우 블록 퓨즈 회로의 구성을 나타낸다.
도 15는 도 14에서 로우 어드레스의 구성을 나타낸다.
도 16은 본 발명의 실시예들에 따른 도 10a의 리페어 회로들 중 제1 리페어 회로의 구성을 나타낸다.
도 17은 본 발명의 실시예들에 따른 도 10a의 서브 컬럼 디코더들 중 제1 서브 컬럼 디코더의 구성을 나타낸다.
도 18과 도 19는 각각 본 발명의 실시예들에 따른 도 17의 컬럼 선택 라인 드라이버의 구성을 나타내는 회로도이다.
도 20은 본 발명의 실시예들에 따른 도 9의 제1 신호 생성기를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 도 16의 제2 신호 생성기를 나타내는 블록도이다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부를 나타낸다.
도 23은 본 발명의 실시예들에 따른 타이밍/전압 제어 회로가 컬럼 선택 라인을 구동하는 전압의 레벨을 조절하는 것을 나타낸다.
도 24는 본 발명의 실시예들에 따른 타이밍/전압 제어 회로가 컬럼 선택 라인의 구동과 관련된 구동 능력을 조절하는 것을 나타낸다.
도 25는 본 발명의 실시예들에 따른 타이밍/전압 제어 회로가 로컬 감지 증폭 신호의 활성화 구간과 입출력 감지 증포기 신호의 활성화 구간을 조절하는 것을 나타낸다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 장치에서 타겟 로우 블록의 제2 방향으로의 거리에 따른 여러가지 파라미터들을 나타낸다.
도 27은 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 ECC 엔진의 구성을 나타내는 블록도이다.
도 28은 본 발명의 실시예들에 따른 도 1의 메모리 시스템의 커맨드들을 나타낸다.
도 29는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 30은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 31은 본 발명의 실시예들에 따른 스택형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(30) 및 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 30)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나 데이터를 독출한다.
또한, 메모리 컨트롤러(30)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다. 실시예에 따라, 반도체 메모리 장치(200)는 휘발성 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR5(double data rate 5) SDRAM(synchronous DRAM) 또는 DDR6 SDRAM일 수 있다.
메모리 컨트롤러(30)는 반도체 메모리 장치(200)에 클럭 신호(CK, 또는, 커맨드 클럭 신호)와 커맨드(CMD) 및 어드레스(ADDR)를 전송할 수 있다. 메모리 컨트롤러(30)는 반도체 메모리 장치(200)로 데이터 신호(DQ)를 전송하거나 반도체 메모리 장치(200)로부터 데이터 신호(DQ)를 독출할 때, 데이터 스트로브 신호(DQS)를 반도체 메모리 장치(200)와 교환할 수 있다. 어드레스(ADDR)는 커맨드(CMD)에 수반될 수 있고, 본 명세서에서 어드레스(ADDR)는 액세스 어드레스라 호칭될 수 있다.
메모리 컨트롤러(30)는 메모리 컨트롤러(30)의 전반적인 동작을 제어하는 중앙 처리 장치(central processing unit, 'CPU')(35)를 포함할 수 있다.
반도체 메모리 장치(200)는 데이터 신호(DQ)가 저장되는 메모리 셀 어레이(300), 제어 로직 회로(210) 및 타이밍/전압 제어 회로(500)를 포함할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 메모리 셀 어레이(300)는 복수의 뱅크 어레이들을 포함할 수 있고, 뱅크 어레이들 각각은 복수의 휘발성 메모리 셀들을 구비하는 복수의 메모리 셀 로우들을 포함할 수 있다. 또한 뱅크 어레이들 각각은 로우 어드레스의 일부 비트들인 로우 블록 식별 비트들에 의하여 복수의 로우 블록들로 구분되고, 상기 복수의 로우 블록들 각각은 제1 방향으로 배열된 복수의 서브 어레이 블록들을 포함할 수 있다.
타이밍/전압 제어 회로(500)는 메모리 컨트롤러(30)로부터의 액세스 어드레스(ADDR)에 포함되는 컬럼 어드레스 및 복수의 로우 블록들 중 상기 제1 메모리 셀을 포함하는 제1 로우 블록 및 상기 제2 메모리 셀을 포함하는 제2 로우 블록을 나타내는 로우 블록 정보 신호를 수신하고, 상기 로우 블록 정보에 기초하여 상기 컬럼 디코더로부터 상기 제1 로우 블록 및 상기 제2 로우 블록으로의 상기 제1 방향과 교차하는 제2 방향으로의 거리에 따라 상기 제1 메모리 셀과 상기 제2 메모리 셀에 대한 메모리 동작의 동작 구간 및 동작 전압 중 적어도 하나를 다르게 조절할 수 있다.
반도체 메모리 장치(200)는 데이터를 저장하는 메모리 셀의 전하 누설(charge leakage) 때문에 주기적으로 리프레쉬를 해야 한다. 디램의 공정 미세화에 따라서 메모리 셀의 저장 커패시턴스가 작아지고 리프레쉬 주기가 짧아지고 있다. 또한 반도체 메모리 장치(200)의 전체 메모리 용량이 증가함에 따라서 반도체 메모리 장치(200) 전체를 리프레쉬하기 위해 소요되는 시간이 길어지므로 리프레쉬 주기가 더욱 짧아지고 있다.
특정 메모리 셀 로우에 대한 집중적인 액세스에 의한 인접 셀의 열화(degradation)을 보상하기 위해 종래에는 TRR(Target Row Refresh) 방식을 채용하였고, 그 이후 시스템의 부담(burden)을 줄이기 위해 인-메모리 리프레쉬(In-memory refresh) 방식이 개발되어 사용되고 있다. TRR 방식은 집중적으로 액세스되는 해머 어드레스에 관한 해머 리프레쉬 동작에 관한 부담을 전적으로 메모리 컨트롤러가 책임지는 것이고, 인-메모리 리프레쉬 방식은 상기 부담을 전적으로 반도체 메모리 장치가 책임지는 것이다.
장래에 반도체 메모리 장치가 더욱 고용량화, 저전력화가 되면서 인-메모리 리프레쉬를 위한 칩 사이즈 오버헤드(chip size overhead) 그리고 특정 메모리 셀 로우가 집중되지 않은 상황임에도 이를 고려(care)하기 위한 전력 소모 증가의 문제가 발생할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 2를 참조하면, 메모리 컨트롤러(30)는 버스(31)를 통하여 서로 연결되는 CPU(35), 리프레쉬 로직(40), 호스트 인터페이스(50), 스케쥴러(55) 및 메모리 인터페이스(60)를 포함할 수 있다.
CPU(35)는 메모리 컨트롤러(30)의 제반 동작을 제어한다. CPU(35)는 리프레쉬 로직(40), 호스트 인터페이스(50), 스케쥴러(55) 및 메모리 인터페이스(60)를 제어할 수 있다.
리프레쉬 로직(40)은 복수의 메모리 셀 로우들을 순차적으로 리프레쉬하기 위한 오토 리프레쉬 커맨드를 리프레쉬 주기에 따라 생성할 수 있다.
호스트 인터페이스(50)는 호스트와 인터페이싱을 수행할 수 있다. 메모리 인터페이스(60)는 반도체 메모리 장치(200)와 인터페이싱을 수행할 수 있다.
스케쥴러(55)는 메모리 컨트롤러(30) 내에서 생성된 커맨드들의 시퀀스들의 스케쥴링 및 전송을 관리할 수 있다. 특히 스케쥴러(55)는 액티브 커맨드와 후속 커맨드를 메모리 인터페이스(60)를 통하여 반도체 메모리 장치(200)에 제공하고, 반도체 메모리 장치(200)는 후속 커맨드에 응답하여 타겟 메모리 셀에 대한 메모리 동작을 수행할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 제어 회로(400), 로우 어드레스 멀티플렉서(240), 칼럼 어드레스 래치(250), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(300), 감지 증폭부(285), 입출력 게이팅 회로(290), ECC 엔진(350), 클럭 버퍼(225), 스트로브 신호 생성기(235), 로우 해머 관리 회로(330), 타이밍/전압 제어 회로(500) 및 데이터 입출력 버퍼(320)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제16 뱅크 어레이들(310a~310s)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제16 뱅크 어레이들(310a~310s)에 각각 연결된 제1 내지 제16 로우 디코더들(260a~260s)을 포함하고, 상기 칼럼 디코더(270)는 제1 내지 제16 뱅크 어레이들(310a~310s)에 각각 연결된 제1 내지 제16 칼럼 디코더들(270a~270s)을 포함하며, 상기 감지 증폭부(285)는 제1 내지 제16 뱅크 어레이들(310a~310s)에 각각 연결된 제1 내지 제16 센스 앰프들(285a~285s)을 포함할 수 있다.
제1 내지 제16 뱅크 어레이들(310a~310s), 제1 내지 제16 센스 앰프들(285a~285s), 제1 내지 제16 칼럼 디코더들(270a~270s) 및 제1 내지 제16 로우 디코더들(260a~260s)은 제1 내지 제16 뱅크들을 각각 구성할 수 있다. 제1 내지 제16 뱅크 어레이들(310a~310s) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(30)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(250)에 제공할 수 있다. 또한, 어드레스 레지스터(220)는 뱅크 어드레스(BANK_ADDR) 및 로우 어드레스(ROW_ADDR)를 로우 해머 관리 회로(330)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제16 로우 디코더들(260a~260s) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 로우 디코더가 활성화되고, 제1 내지 제16 칼럼 디코더들(270a~270s) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 칼럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 제어 회로(400)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(SRA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(SRA)는 제1 내지 제16 로우 디코더들(260a~260s)에 각각 인가될 수 있다.
리프레쉬 제어 회로(400)는 제어 로직 회로(210)로부터의 리프레쉬 신호들(IREF1, IREF2)에 응답하여 노멀 리프레쉬 모드에서는 리프레쉬 로우 어드레스(REF_ADDR)를 순차적으로 증가시키거나 감소시킬 수 있다. 리프레쉬 제어 회로(400)는 해머 리프레쉬 모드에서는 해머 어드레스(HADDR)와 해머 이벤트 검출 신호(HED)를 수신하고, 해머 어드레스(HADDR)에 해당하는 메모리 셀 로우에 물리적으로 인접하는 메모리 셀 로우들의 어드레스들인 해머 리프레쉬 로우 어드레스를 리프레쉬 로우 어드레스(REF_ADDR)로 출력할 수 있다.
제1 내지 제16 로우 디코더들(260a~260s) 중 뱅크 제어 로직(230)에 의해 활성화된 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(SRA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다. 또한 상기 활성화된 로우 디코더는 로우 어드레스(SRA)의 일부 비트들에 의하여 식별되는 로우 블록을 나타내는 로우 블록 정보 신호(RBIN)를 타이밍/전압 제어 회로(500)에 제공할 수 있다.
칼럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR')를 제1 내지 제16 칼럼 디코더들(270a~270s)에 각각 인가할 수 있다.
제1 내지 제16 칼럼 디코더들(270a~270s) 중 뱅크 제어 로직(230)에 의해 활성화된 칼럼 디코더는 상응하는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제16 뱅크 어레이들(310a~310s)로부터 출력된 코드워드를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제16 뱅크 어레이들(310a~310s)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제16 뱅크 어레이들(310a~310s) 중 하나의 뱅크 어레이에서 독출된 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 ECC 엔진(350)에 의하여 ECC 디코딩이 수행되어 데이터(DTA)로서 데이터 입출력 버퍼(320)에 제공되고, 데이터 입출력 버퍼(320)는 데이터(DTA)를 기초하여 데이터 신호(DQ)로 변환하고 데이터 신호(DQ)를 스트로브 신호(DQS)와 함께 메모리 컨트롤러(100)로 제공할 수 있다.
제1 내지 제16 뱅크 어레이들(310a~310s) 중 하나의 뱅크 어레이에 기입될 데이터 신호(DQ)는 스트로브 신호(DQS)와 함께 데이터 입출력 버퍼(320)에 의하여 수신된다. 데이터 입출력 버퍼(320)는 데이터 신호(DQ)를 데이터 데이터(DTA)로 변환하여 ECC 엔진(390)에 제공하고, ECC 엔진(350)은 데이터(DTA)에 기초하여 패리티 비트들(또는 패리티 데이터)을 생성하고, 상기 데이터(DTA)와 상기 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공할 수 있다. 입출력 게이팅 회로(290)는 상기 기입 드라이버들을 통하여 상기 코드워드(CW)를 상기 하나의 뱅크 어레이의 타겟 페이지에 기입할 수 있다.
데이터 입출력 버퍼(320)는 기입 동작에서는 데이터 신호(DQ)를 데이터(DTA)로 변환하여 ECC 엔진(350)에 제공하고, 독출 동작에서는 ECC 엔진(350)으로부터 제공되는 데이터(DTA)를 데이터 신호(DQ)로 변환하고, 데이터 신호(DQ)와 스트로브 신호(DQS)를 메모리 컨트롤러(30)에 제공할 수 있다.
ECC 엔진(350)은 제어 로직 회로(210)로부터의 제2 제어 신호(CTL2)에 기초하여 데이터(DTA)에 대한 ECC 인코딩과 코드워드(CW)에 대한 ECC 디코딩을 수행할 수 있다.
클럭 버퍼(225)는 클럭 신호(CK)를 수신하고, 클럭 신호(CK)를 버퍼링하여 내부 클럭 신호(ICK)를 생성하고, 내부 클럭 신호(ICK)는 커맨드(CMD)와 어드레스(ADDR)를 처리하는 구성 요소들에 제공할 수 있다.
스트로브 신호 생성기(235)는 클럭 신호(CK)를 수신하고, 클럭 신호(CK)에 기초하여 스트로브 신호(DQS)를 생성할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작, 독출 동작, 노멀 리프레쉬 동작 및 해머 리프레쉬 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터 세트(MRS, 212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 칩 선택 신호 및 커맨드/어드레스 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 특히 제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 입출력 게이팅 회로(290)를 제어하는 제1 제어 신호(CTL1), ECC 엔진(350)을 제어하는 제2 제어 신호(CTL2)를 또한 커맨드 디코더(211)는 커맨드(CMD)를 디코딩하여 제1 리프레쉬 신호(IREF1), 제2 리프레쉬 신호(IREF2), 액티브 신호(IACT), 프리차지 신호(IPRE), 독출 신호(IRD), 기입 신호(IWR) 등과 같은 내부 커맨드 신호들을 생성할 수 있다.
타이밍/전압 제어 회로(500)는 액티브 신호(IACT), 프리차지 신호(IPRE), 독출 신호(IRD), 기입 신호(IWR) 및 로우 블록 정보 신호(RBIN)를 수신하고, 워드라인을 제어하는 워드라인 제어 신호(WCTL), 비트라인을 제어하는 비트라인 제어 신호(BCTL) 및 타겟 메모리 셀에 대한 메모리 동작의 동작 구간 및 동작 전압의 제어와 관련되는 동작 제어 신호(OCTL)를 생성할 수 있다. 타이밍/전압 제어 회로(500)는 워드라인 제어 신호(WCTL)와 비트라인 제어 신호(BCTL)을 메모리 셀 어레이(300)에 제공하고, 동작 제어 신호(OCTL)를 컬럼 디코더(270)와 감지 증폭부(285)에 제공할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 4를 참조하면, 제1 뱅크 어레이(310a)는 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL0~WLm-1, m은 2이상의 짝수인 정수), 복수개의 비트라인들(BL0~BLn-1, n은 2이상의 짝수인 정수), 그리고 워드라인들(WL0~WLm-1)과 비트라인들(BL0~BLn-1) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 또한, 짝수 워드라인(WL0) 각각과 홀수 워드라인(WL1)에 연결되는 메모리 셀들(MCs)의 배치가 서로 다름을 알 수 있다. 메모리 셀들(MCs) 각각은 워드라인들 워드라인들(WL0~WLm-1) 각각과 비트라인들(BL0~BLn-1) 각각에 연결되는 셀 트랜지스터 및 상기 셀 트랜지스터에 연결되는 셀 커패시터를 포함할 수 있다.
메모리 셀들(MCs)이 연결되는 제1 방향(D1)으로 연장된 워드라인들(WL0~WLm-1)을 제1 뱅크 어레이(310a)의 로우들(rows)이라고 정의하고, 메모리 셀들(MCs)이 연결되는 제2 방향(D2)으로 연장된 비트라인들(BL0~BLn-1)을 제1 뱅크 어레이(310a)의 칼럼들(columns)이라고 정할 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 예를 나타내는 블록도이다.
도 5를 참조하면, 반도체 메모리 장치(200a)는 메모리 셀 어레이(300a) 및 컬럼 디코더(271)를 포함할 수 있다.
메모리 셀 어레이(300a)는 복수의 메모리 블록들(MB1~MBk, k는 2 이상의 자연수)을 포함할 수 있고, 메모리 블록들(MB1~MBk) 각각은 워드라인들(WLs) 및 복수의 비트라인들(BLs)에 연결되는 메모리 셀들 및 워드라인들(WLs) 및 적어도 하나의 스페어 비트라인(SBL)에 연결되는 스페어 셀들을 포함할 수 있다. 메모리 블록들(MB1~MBk)은 워드라인들(WLs)은 공유하나, 비트라인들(BLs) 및 스페어 비트라인(SBL)은 공유하지 않는다. 메모리 블록들(MB1~MBk) 각각에 대한 데이터는 대응하는 입출력 패드를 통해 수행될 수 있다.
도면의 간략화를 위하여 도 5에서는 제1 메모리 블록(MB1)만이 상세하게 도시되었고, 메모리 블록들(MB2~MBk) 각각은 제1 메모리 블록(MB1)과 동일하게 구현될 수 있고, 워드라인(WL)은 하나만 도시되었다.
칼럼 디코더(271)는 기입 커맨드 또는 독출 커맨드에 응답하여 메모리 블록들(MB1~MBk) 각각에서 칼럼 선택 라인(CSL)을 선택할 수 있다. 칼럼 선택 라인(CSL)은 스위치(SW1)를 통하여 복수의 비트라인들(BLs)과 연결될 수 있다. 칼럼 디코더(271)는 기입 커맨드 또는 독출 커맨드에 응답하여 메모리 블록들(MB1~MBk) 각각에서 선택적으로 칼럼 선택 라인(CSL) 대신에 스페어 칼럼 선택 라인(SCSL)을 선택할 수 있다. 칼럼 선택 라인(SCSL)은 스위치(SW2)를 통하여 복수의 스페어 비트라인들(SBLs)와 연결될 수 있다.
제1 메모리 블록(MB1)은 노멀 셀 영역(NCR) 및 스페어 셀 영역(SCR)을 포함할 수 있다.
도 6은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 메모리 블록을 나타내는 블록도이다.
도 6을 참조하면, 제1 메모리 블록(MB1)은 노멀 셀 영역(NCR) 및 스페어 셀 영역(SCR)을 포함할 수 있다. 노멀 셀 영역(NCR)은 워드라인들(WL1~WLp, 9은 3 이상의 자연수) 및 비트라인들(BTL1~BTLq, q는 3 이상의 자연수)에 연결되는 메모리 셀(MC)들을 포함할 수 있다. 스페어 셀 영역(SCR)은 워드라인들(WL1~WLp) 및 스페어 비트라인들(SBTL1~SBTLy, y는 q보다 작은 자연수)에 연결되는 스페어 셀(SMC)들을 포함할 수 있다. 만약, 메모리 셀(MC)들에 결함이 있는 경우, 결함이 있는 메모리 셀(MC)은 스페어 셀들(SMC)을 통하여 리페어될 수 있다.
도 7은 본 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 리프레쉬 제어 회로의 구성을 나타내는 블록도이다.
도 7을 참조하면, 리프레쉬 제어 회로(400)는 리프레쉬 제어 로직(410), 리프레쉬 클럭 생성기(420), 리프레쉬 카운터(430) 및 해머 리프레쉬 어드레스 생성기(440)를 포함할 수 있다.
리프레쉬 제어 로직(410)은 해머 이벤트 검출 신호(HED)에 응답하여 모드 신호(MS)를 리프레쉬 클럭 생성기(420)에 제공할 수 있다. 리프레쉬 제어 로직(410)은 제1 리프레쉬 신호(IREF1)와 제2 리프레쉬 신호(IREF) 중 하나에 기초하여 해머 어드레스의 출력 타이밍을 제어하는 해머 리프레쉬 신호(HREF)를 해머 리프레쉬 어드레스 생성기(440)에 제공할 수 있다.
리프레쉬 클럭 생성기(420)는 제1 리프레쉬 제어 신호(IREF1), 제2 리프레쉬 제어 신호(IREF2) 및 모드 신호(MS)에 기초하여 노멀 리프레쉬 동작의 타이밍을 나타내는 리프레쉬 클럭 신호(RCK)를 생성할 수 있다. 리프레쉬 클럭 생성기(420)는 제1 리프레쉬 제어 신호(IREF1)가 인가될 때마다 또는 제2 리프레쉬 제어 신호(IREF2)가 활성화되는 동안에 리프레쉬 클럭 신호(RCK)를 생성할 수 있다.
도 3의 제어 로직 회로(210)는 메모리 컨트롤러(30)로부터의 커맨드(CMD)가 오토 리프레쉬 커맨드인 경우에, 오토 리프레쉬 커맨드가 인가될 때마다 제1 리프레쉬 제어 신호(IREF1)를 리프레쉬 제어 회로(400)에 인가할 수 있다. 제어 로직 회로(210)는 메모리 컨트롤러(100)로부터의 커맨드(CMD)가 셀프 리프레쉬 진입 커맨드인 경우에, 셀프 리프레쉬 진입 커맨드의 수신 후 셀프 리프레쉬 탈출 커맨드가 인가될 때까지 활성화되는 제2 리프레쉬 제어 신호(IREF2)를 리프레쉬 제어 회로(400)에 인가할 수 있다.
리프레쉬 카운터(420)는 리프레쉬 클럭 신호(RCK)의 주기마다 카운팅 동작을 수행하여 메모리 셀 로우들 각각을 지정하는 카운터 리프레쉬 어드레스(CREF_ADDR)를 생성하고, 카운터 리프레쉬 어드레스(CREF_ADDR)를 리프레쉬 로우 어드레스(REF_ADDR)로서 도 3의 로우 어드레스 멀티플렉서(240)에 제공할 수 있다.
해머 리프레쉬 어드레스 생성기(440)는 해머 어드레스 스토리지(450) 및 맵퍼(460)를 포함할 수 있다.
해머 어드레스 스토리지(450)는 해머 어드레스(HADDR)을 저장하고, 해머 리프레쉬 신호(HREF)에 기초하여 저장된 해머 어드레스(HADDR)를 맵퍼(460)에 출력할 수 있다. 맵퍼(460)는 해머 어드레스(HADDR)에 상응하는 메모리 셀 로우에 물리적으로 인접한 빅팀 메모리 셀 로우들의 어드레스들을 나타내는 해머 리프레쉬 어드레스들(HREF_ADDR)을 생성할 수 있다.
예를 들어, 맵퍼(460)는 해머 어드레스(HADDR)에 상응하는 메모리 셀 로우에 물리적으로 인접한 적어도 빅팀 메모리 셀 로우들의 어드레스들을 나타내는 해머 리프레쉬 어드레스들(HREF_ADDR)을 생성할 수 있다.
해머 리프레쉬 어드레스 생성기(440)는 해머 리프레쉬 어드레스들(HREF_ADDR)을 리프레쉬 로우 어드레스(REF_ADDR)로서 도 3의 로우 어드레스 멀티플렉서(240)에 제공할 수 있다.
도 8은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 타이밍/전압 제어 회로의 구성을 나타내는 블록도이다.
도 8을 참조하면, 타이밍/전압 제어 회로(400)는 워드라인 제어 신호 생성기(410), 비트라인 제어 신호 생성기(420) 및 동작 제어 신호 생성기(430)를 포함할 수 있다.
워드라인 제어 신호 생성기(410)는 커맨드(CMD)들에 상응하는 내부 커맨드 신호들(IACT, IWR, IRD) 및 디코딩된 로우 어드레스(DRA)에 기초하여 워드라인을 제어하는 제1 및 제2 워드라인 제어 신호들(PXi, PXiB)를 포함하는 워드라인 제어 신호(WCTL)을 생성하고, 제1 및 제2 워드라인 제어 신호들(PXi, PXiB)을 메모리 셀 어레이(300)에 제공할 수 있다.
비트라인 제어 신호 생성기(420)는 내부 커맨드 신호들(IACT, IPRE) 및 디코딩된 컬럼 어드레스(DCA)에 응답하여 선택된 메모리 셀의 비트라인 쌍의 전압 레벨을 제어하는 제2 제어 신호들(LANG, LAPG)을 포함하는 비트라인 제어 신호(BCTL)을 생성하고, 제2 제어 신호들(LANG, LAPG)을 메모리 셀 어레이(300)에 제공할 수 있다.
동작 제어 신호 생성기(430)는 디코딩된 컬럼 어드레스(DCA) 및 로우 블록 정보 신호(RBIN)에 기초하여 컬럼 선택 라인 드라이버와 관련된 제1 구동 제어 신호(CRDC), 로컬 감지 증폭기와 관련된 제2 구동 제어 신호(LDC) 및 입출력 감지 증폭기와 관련된 입출력 감지 인에이블 신호(IOSA_EN2)를 포함하는 동작 제어 신호(OCTL)을 생성하고, 제1 구동 제어 신호(CRDC)와 제2 구동 제어 신호(LDC)는 컬럼 디코더(270)에 제공하고, 입출력 감지 인에이블 신호(IOSA_EN2)는 감지 증폭부(285)에 제공할 수 있다.
도 9는 본 발명의 실시예들에 따른 도 8의 타이밍/전압 제어 회로에서 동작 제어 신호 생성기의 구성을 나타내는 블록도이다.
도 9를 참조하면, 동작 제어 신호 생성기(430)는 로우 블록 정보 디코더(435), 컬럼 선택 라인 판단 로직(440), 제1 판단 로직(450), 제2 판단 로직(460) 및 제1 신호 생성기(470)를 포함할 수 있다.
로우 블록 정보 디코더(435)는 로우 블록 정보 신호(RBIN)를 디코딩하여, 디코딩된 로우 블록 신호(DRB)를 출력할 수 있다.
컬럼 선택 라인 판단 로직(440)은 디코딩된 로우 블록 신호(DRB)에 기초하여 컬럼 선택 라인 드라이버를 제어하는 제1 구동 제어 신호(CRDC)를 생성할 수 있다.
제1 판단 로직(450)은 디코딩된 로우 블록 신호(DRB)에 기초하여 로컬 감지 증폭기를 활성화시키는 로컬 감지 인에이블 신호의 활성화 구간을 결정하는 제2 구동 제어 신호(LDC)를 생성하고, 제2 구동 제어 신호(LDC)를 도 16의 제2 신호 생성기(830)에 제공할 수 있다.
제2 판단 로직(460)은 디코딩된 로우 블록 신호(DRB)에 기초하여 입출력 감지 증폭기를 활성화시키는 입출력 감지 인에이블 신호의 활성화 구간을 결정하는 제3 구동 제어 신호(IDC)를 생성하고, 제3 구동 제어 신호(IDC)를 제1 신호 생성기(470)에 제공할 수 있다. 제1 신호 생성기(470)는 제3 구동 제어 신호(IDC)에 기초하여 입출력 감지 인에이블 신호(IOSA_EN2)를 생성할 수 있다.
도 10a는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이, 제1 로우 디코더, 제1 감지 증폭부(285a), 제1 컬럼 디코더(270a) 및 타이밍/전압 제어 회로(500)를 나타낸다.
도 10a를 참조하면, 제1 뱅크 어레이(310a)에는 제1 방향(D1)으로 I개, 제2 방향(D2)으로 J개의 서브 어레이 블록(SCB)들이 배치될 수 있다.
적어도 하나의 로우에서 제1 방향(D1)으로 배치되는 I개의 서브 어레이 블록(SCB)의 집합을 로우 블록이라 부를 수 있다. 서브 어레이 블록(SCB)들 각각에는 복수의 비트라인들과, 복수의 워드라인들과, 비트라인들과 워드라인들이 교차하는 지점에 위치하는 메모리 셀들이 배치될 수 있다.
제1 방향(D1)으로 상기 서브 어레이 블록(SCB)들 사이에 I+1개의 서브 워드라인 드라이버 영역(SWB)들이 배치될 수 있다. 서브 워드라인 드라이버 영역(SWB)에는, 서브 워드라인 드라이버들이 배치될 수 있다. 제2 방향(D2)으로 상기 서브 어레이 블록(SCB)들 사이에 J+1개의 비트라인 감지 증폭기 영역(BLSAB)들이 배치될 수 있다. 상기 비트라인 감지 증폭기 영역(BLSAB)에는 복수의 비트라인 감지 증폭기들이 배치될 수 있다.
서브 워드라인 드라이버 영역(SWB)들 각각에는 복수의 서브 워드라인 드라이버들이 배치된다. 하나의 서브 워드라인 드라이버 영역(SWB)은 제2 방향(D2)으로 두 개의 서브 어레이 블록(SCB)을 담당할 수 있다.
서브 워드라인 드라이버 영역(SWB)들과 비트라인 감지 증폭기 영역(BLSAB)들에 인접하여 복수의 컨졍션 영역(CONJ)들이 배치될 수 있다. 상기 컨졍션 영역(CONJ)들 각각에는 전압 생성기가 배치될 수 있다.
제1 감지 증폭부(285a)는 제1 방향의 서브 어레이 블록(SCB)에 대응되며 제1 방향(D1)으로 배치되는 I개의 입출력 감지 증폭기(IOSA)들(286a, 286b, …, 286i) 및 I개의 드라이버(DRV)들(287a, 287b, …, 287i)을 포함할 수 있다. I개의 입출력 감지 증폭기들(286a, 286b, …, 286i) 각각과 I개의 드라이버들(287a, 287b, …, 287i) 각각은 대응되는 컬럼과 글로벌 입출력 라인들(GIO, GIOB)을 통하여 연결될 수 있다.
타이밍/전압 제어 회로(500)는 I개의 입출력 감지 증폭기들(286a, 286b, …, 286i)과 I개의 드라이버들(287a, 287b, …, 287i)을 제어할 수 있다. 타이밍/전압 제어 회로(500)독출 동작에서 I개의 입출력 감지 증폭기들(286a, 286b, …, 286i)에 감지 증폭 인에이블 신호(IOSA_EN2)을 제공하고, 기입 동작에서 I개의 드라이버들(287a, 287b, …, 287i)에 구동 신호(PDT)를 제공하여 I개의 입출력 감지 증폭기들(286a, 286b, …, 286i)과 I개의 드라이버들(287a, 287b, …, 287i)을 제어할 수 있다.
제1 로우 디코더(260a)는 로우 블록 정보 회로(700)를 포함하고, 로우 블록 정보 회로(700)는 제2 방향(D2)으로 복수의 로우 블록들에 대응되는 복수의 로우 블록 퓨즈 회로들(501~50J)를 포함할 수 있다. 로우 블록 퓨즈 회로들(501~50J)은 로우 어드레스(SRA)의 로우 블록 식별 비트들에 응답하여 로우 블록 정보 신호(RBIN)를 타이밍/전압 제어 회로(500)에 출력할 수 있다.
타이밍/전압 제어 회로(500)는 로우 블록 정보 신호(RBIN)에 기초하여 제1 구동 제어 신호(CRDC)와 제2 구동 제어 신호(LDC)를 제1 컬럼 디코더(270a)에 제공하고, 서브 어레이 블록(SCB)들 각각에 포함되는 결함 메모리 셀과 관련된 리페어 정보(RPIN)을 제1 컬럼 디코더(270a)에 제공할 수 있다.
제1 컬럼 디코더(270a)는 복수의 메모리 블록들 각각에 연결되는복수의 서브 컬럼 디코더들(851~85I) 및 서브 컬럼 디코더들(851~85I)에 대응되는 복수의 리페어 회로들(801~80I)를 포함할 수 있다. 리페어 회로들(801~80I) 각각은 컬럼 어드레스(COL_ADDR) 및 리페어 정보(RPIN)에 응답하여 리페어 신호(CREN)를 선택적으로 활성화시켜 대응되는 서브 컬럼 디코더들(851~85I) 각각에 인가할 수 있다. 서브 컬럼 디코더들(851~85I) 각각은 리페어 신호(CREN)에 응답하여 컬럼 선택 라인(CSL)을 선택하거나 스페어 컬럼 선택 라인(SCSL)을 선택할 수 있다. 서브 컬럼 디코더들(851~85I) 각각은 리페어 신호(CREN)가 비활성화되면, 컬럼 선택 라인(CSL)을 선택하고, 리페어 신호(CREN)가 활성화되면, 스페어 컬럼 선택 라인(SCSL)을 선택할 수 있다. 서브 컬럼 디코더들(851~85I) 각각은 로컬 감지 인에이블 신호(PLSAEN2)를 상응하는 서브 어레이 블록에 제공할 수 있다.
제1 뱅크 어레이(310a)의 부분(390)은 도 11을 참조하여 상세히 설명한다.
도 10b와 도 10c는 각각 도 10a의 뱅크 어레이의 서브 어레이 블록들이 로우 식별 비트에 의하여 로우 블록들로 구분되는 것을 나타낸다.
도 10b와 도 10c에서는 도 10a와 J와 I가 모두 8인 것으로 가정한다.
도 10b를 참조하면, 서브 어레이 블록(SCB)들은 로우 어드레스(SRA)의 상위 1 비트의 로우 블록 식별 비트에 의하여 제2 방향(D2)으로 제1 로우 블록(RBLK11)과 제2 로우 블록(RBLK12)으로 구분될 수 있다.
도 10c를 참조하면, 서브 어레이 블록(SCB)들은 로우 어드레스(SRA)의 상위 2 비트의 로우 블록 식별 비트들에 의하여 제2 방향(D2)으로 제1 로우 블록(RBLK21), 제2 로우 블록(RBLK22), 제3 로우 블록(RBLK23), 제4 로우 블록(RBLK24)으로 구분될 수 있다.
예를 들어, 로우 어드레스(SRA)의 상위 3 비트를 로우 식별 비트들로 사용하면, 서브 어레이 블록(SCB)들은 제2 방향으로 제1 내지 제8 로우 블록들로 구분될 수 있다.
제1 로우 디코더(260a)는 타겟 메모리 셀을 포함하는 로우 블록에 대한 정보를 로우 블록 정보 신호(RBIN)을 이용하여 타이밍/전압 제어 회로(500)에 제공할 수 있다.
도 11은 본 발명의 실시예들에 따른 도 10a의 제1 뱅크 어레이의 부분을 보다 상세히 나타내는 예이다.
도 10a 및 도 11을 참조하면, 제1 뱅크 어레이(310a)의 부분(390)에는 서브 어레이 블록들(SCBa, SCBb), 비트라인 감지 증폭기 영역들(BLSA) 서브 워드라인 드라이버 영역들(SWB) 및 컨졍션(conjunction) 영역들(CONJ)이 배치될 수 있다.
서브 어레이 블록(SCBa)은 제1 방향(D1)으로 연장되는 복수의 워드라인들(WL0~WL3) 및 제2 방향(D2)으로 연장되는 복수의 비트라인들(BTL0~BTL3)을 포함하고, 워드라인들(WL0~WL3) 및 비트라인들(BTL0~BTL3)이 교차하는 지점에 배치되는 메모리 셀들(MC)을 포함한다. 서브 어레이 블록(SCBb)은 제1 방향(D1)으로 연장되는 복수의 워드라인들(WL4~WL7) 및 제2 방향(D2)으로 연장되는 복수의 비트라인들(BTL0~BTL3)을 포함하고, 워드라인들(WL4~WL7) 및 비트라인들(BTL0~BTL3)이 교차하는 지점에 배치되는 메모리 셀들(MC)을 포함한다.
서브 워드라인 드라이버 영역들(SWBa1, SWBa2)은 워드라인들(WL0~WL3)을 각각 구동하기 위한 서브 워드라인 드라이버들(531, 532, 533, 534)을 포함한다. 서브 워드라인 드라이버 영역들(SWBb1, SWBb2)은 워드라인들(WL4~WL7)을 각각 구동하기 위한 서브 워드라인 드라이버들(541, 542, 543, 544)을 포함한다. 서브 워드라인 드라이버(531)에는 제1 및 제2 워드라인 제어 신호들(PXi, PXiB) 및 워드라인 인에이블 신호(NEWiB)에 응답하여 워드라인(WL0)의 전압 레벨을 제어할 수 있다. 서브 워드라인 드라이버들(532, 533, 534, 541, 542, 543, 544) 각각도 제1 및 제2 워드라인 제어 신호들 PXiB) 및 워드라인 인에이블 신호에 응답하여 상응하는 워드라인의 전압 레벨을 제어할 수 있다.
비트라인 감지 증폭기 영역(BLSAB)은 서브 어레이 블록(SCBa)의 비트라인(BTL0)과 서브 어레이 블록(SCBb)의 비트라인(BTL1)에 오픈 비트라인 구조로 연결되는 비트라인 감지 증폭기들(650) 및 로컬 감지 증폭기 회로(680)을 포함한다. 비트라인 감지 증폭기(650)는 비트라인들(BTL0, BTL1)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬입출력 라인 쌍(LIO1, LIOB1)에 제공할 수 있다.
도 11에 도시된 바와 같이, 비트라인 감지 증폭기 영역(BLSAB)들, 서브 워드라인 드라이버 영역(SWB)들 및 서브 어레이 블록(SCB)에 인접하여 컨졍션 영역(CONJ)들이 배치된다. 컨졍션 영역(CONJ)들에는 전압 생성기들(510, 520)이 배치될 수 있다.
도 12는 본 발명의 도 11의 비트라인 감지 증폭기를 나타내는 회로도이다.
도 12를 참조하면, 제1 뱅크 어레이(310a)에 포함되는 메모리 셀들(660, 670) 각각의 비트라인(BL, BLB)에는 비트라인 감지 증폭기(650)가 연결된다. 비트라인 감지 증폭기(650)는 N 감지 증폭기(651), P 감지 증폭기(652), 프리차지 회로(653), 컬럼 선택 스위치(654a, 654b), NSA 드라이버(655) 및 PSA 드라이버(656)를 포함한다.
N 감지 증폭기(651)는 센싱 동작시 비트라인들(BL, BLB) 중에서 저전위 비트라인을 방전시킨다. N 감지 증폭기(651)는 엔모스 트랜지스터들(NM1, NM2)을 포함할 수 있다. 엔모스 트랜지스터(NM1)의 게이트는 비트라인(BLB)에 연결되고, 엔모스 트랜지스터(NM1)의 드레인은 비트라인(BL)에, 그리고 엔모스 트랜지스터(NM1)의 소스는 센스 인에이블 라인(LAB)에 연결된다. 엔모스 트랜지스터(NM2)의 게이트는 비트라인(BL)에 연결되고, 엔모스 트랜지스터(NM2)의 드레인은 비트라인(BLB)에, 그리고 엔모스 트랜지스터(NM2)의 소스는 센스 인에이블 라인(LAB)에 연결된다.
N 감지 증폭기(651)는 센스 인에이블 라인(LAB)으로 제공되는 접지 전압(VSS)으로 저전위 비트라인을 방전시킨다.
P 감지 증폭기(652)는 센싱 동작시 비트라인들(BL, BLB) 중에서 고전위 비트라인을 전원 전압(VDD) 레벨로 충전시킨다. P 감지 증폭기(652)는 피모스 트랜지스터들(PM1, PM2)을 포함할 수 있다. 피모스 트랜지스터(PM1)의 게이트는 비트라인(BLB)에 연결되고, 피모스 트랜지스터(PM1)의 소스는 비트라인(BTL)에, 그리고 피모스 트랜지스터(PM1)의 드레인은 센스 인에이블 라인(LA)에 연결된다. 피모스 트랜지스터(PM2)의 게이트는 비트라인(BTL)에 연결되고, 피모스 트랜지스터(PM2)의 소스는 비트라인(BTLB)에, 그리고 피모스 트랜지스터(PM2)의 드레인은 센스 인에이블 라인(LA)에 연결된다.
P 감지 증폭기(652)는 센스 인에이블 라인(LA)으로 제공되는 전원 전압(VDD)으로 비트라인들(BL, BLB) 중에서 고전위 비트라인을 충전시킨다.
이때, 센스 인에이블 라인(LA)으로 PSA 드라이버(656)에서 제공되는 충전 전압(VDD)이 제공된다. 그러면, 전하 셰어링에 의해서 전압이 상승하는 비트라인(BL)에 게이트가 연결된 트랜지스터(PM2)는 턴오프된다.
프리차지 회로(653)는 센싱 동작시에 제어 신호(PEQ)에 응답하여 비트라인들(BL, BLB)의 레벨을 하프 전압(VDD/2) 레벨로 프리차지한다. 제어 신호(PEQ)가 활성화되면, 센싱 동작을 위해서 프리차지 회로(653)는 비트라인 프리차지 전압(VBL)을 비트라인들(BL, BLB)에 공급한다. 프리차지 회로(653)는 엔모스 트랜지스터들(N3, N4, N5)을 포함할 수 있다.
컬럼 선택 스위치들(654a, 654b)는 N 감지 증폭기(651)와 P 감지 증폭기(652)에 의해서 센싱된 데이터를 로컬 입출력 라인 쌍(LIO1, LIOB1)에 연결한다. 예를 들면, 독출 동작시 N 감지 증폭기(651)와 P 감지 증폭기(652)의 센싱 레벨이 안정화되면, 컬럼 선택 라인(CSL)이 활성화된다. 그러면, 컬럼 선택 스위치들(654a, 654b)이 턴온되고, 센싱된 데이터는 로컬 입출력 라인들(LIO, LOIB)로 전달된다. 이때, 로컬 입출력 라인 쌍(LIO1, LOIB1)과 전하가 셰어링되는 시간에 따라 비트라인들(BTL, BTLB)의 전압이 변동될 수 있다. 컬럼 선택 스위치들(654a, 654b)은 엔모스 트랜지스터들(N6, N7)을 포함할 수 있다.
NSA 드라이버(655)는 N 감지 증폭기(651)의 센스 인에이블 라인(LAB)으로 구동 신호를 제공한다. NSA 드라이버(655)는 주변 회로(201)로부터 제어 신호(LANG)를 제공받는다. NSA 드라이버(655)는 제어 신호(LANG)에 응답하여 센스 인에이블 라인(LAB)을 접지시킨다. NSA 드라이버(655)는 센스 인에이블 라인(LAB)의 전압을 제어하기 위하여 접지 트랜지스터(N1)를 포함한다. PSA 드라이버(656)는 P 감지 증폭기(652)의 센스 인에이블 라인(LA)으로 충전 전압(VDD)을 제공한다. PSA 드라이버(656)는 피모스 트랜지스터(P1)를 포함할 수 있다. PSA 드라이버(656)는 제어 로직 회로(210)로부터의 제어 신호(LAPG)에 의해서 제어된다. 제어 신호(LAPG)와 제어 신호(LANG)는 상보적인 논리 레벨을 가질 수 있다.
도 13은 본 발명의 실시예들에 따른 도 11에서 로컬 감지 증폭기 회로를 나타낸다.
도 13을 참조하면, 로컬 감지 증폭기 회로(680)는 로컬 감지 증폭기(685)및 로컬 입출력 라인 제어기(690)을 포함할 수 있다.
로컬 감지 증폭기(685)는 로컬 감지 인에이블 신호(PLSAEN2)에 응답하여 로컬 입출력 라인쌍(LIO1, LIOB1)의 전압 차이를 증폭하여 글로벌 입출력 라인쌍(GIO1, GIOB1)에 전송한다.
로컬 입출력 라인 제어기(690)는 제1 내지 제4 엔모스 트랜지스터들(6911, 692, 693, 694)을 포함하고, 제1 연결 제어 신호(PMUXON1) 및 제2 연결 제어 신호(PMUXON2)에 응답하여 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 제어한다.
예를 들어, 로컬 감지 인에이블 신호(PLSAEN), 제1 연결 제어 신호(PMUXON1) 및 제2 연결 제어 신호(PMUXON2)는 각각 로우 레벨이면, 로컬 감지 증폭기(685)는 비활성화되고, 로컬 입출력 라인 제어기(690)는 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 차단한다.
예를 들어, 로컬 감지 인에이블 신호(PLSAEN2), 제1 연결 제어 신호(PMUXON2) 및 제2 연결 제어 신호(PMUXON2)는 각각 하이 레벨이면, 로컬 감지 증폭기(685)는 활성화되고, 로컬 입출력 라인 제어기(690)는 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 제공한다.
도 14는 본 발명의 실시예들에 따른 도 10a의 로우 블록 퓨즈 회로들 중 제1 로우 블록 퓨즈 회로의 구성을 나타낸다.
로우 블록 퓨즈 회로들(702~40J) 각각의 구성은 제1 로우 블록 퓨즈 회로(701)와 동일할 수 있다.
도 14를 참조하면, 제1 로우 블록 퓨즈 회로(701)는 프리-디코더(705), 로우 블록 정보 저장 테이블(710), 로우 블록 어드레스 비교기(725) 및 신호 생성기(730)를 포함할 수 있다.
프리-디코더(705)는 로우 어드레스(SRA)를 디코딩하여 디코딩된 로우 어드레스(DRA)를 상응하는 서브 워드라인 드라이버에 제공할 수 있다. 상기 상응하는 서브 워드라인 드라이버는 상기 디코딩된 로우 어드레스(DRA)에 응답하여 상기 디코딩된 로우 어드레스(DRA)에 상응하는 워드라인을 활성화시킬 수 있다.
로우 블록 정보 저장 테이블(710)은 결함 셀들을 포함하는 로우 블록의 결함 로우 블록 어드레스(FBRB)를 저장할 수 있다.
로우 블록 정보 저장 테이블(710)은 결함 로우 블록 어드레스(FBRB)를 로우 블록 비교기(725)에 제공하고, 로우 블록 어드레스 비교기(725)는 로우 어드레스(RADDR)의 일부 상위 비트들인 로우 블록 식별 비트들(BRB)와 결함 로우 블록 어드레스(FBRB)를 비교하고, 그 비교의 결과를 나타내는 로우 블록 매치 신호(RBMTH)를 신호 생성기(730)에 제공한다. 예를 들어, 로우 어드레스(RADDR)가 t 비트를 포함하는 경우에, 로우 어드레스(RADDR)의 상위 r 비트가 로우 블록 식별 비트들(BRB)에 해당할 수 있다.
신호 생성기(730)는 로우 블록 매치 신호(RBMTH)에 응답하여 해당 로우 블록이 결함 셀을 포함함을 나타내는 리페어 정보와 해당 로우 블록의 제2 방향으로의 거리 정보를 포함하는 로우 블록 정보 신호(RBIN)를 타이밍/전압 제어 회로(500)에 제공할 수 있다.
도 15는 도 14에서 로우 어드레스의 구성을 나타낸다.
도 15에서는 로우 어드레스(SRA)가 16-비트(A0~A15)로 구성되는 경우를 가정한다.
도 15를 참조하면, 로우 어드레스(SRA)의 상위 3비트들(A15~A13)이 로우 블록 식별 비트들(BRB)로 지정될 수 있다. 이 경우에, 도 9a의 서브 어레이 블록들(SCB)은 제2 방향(D2)으로 배치되는 8 개의 로우 블록들로 구분될 수 있다.
도 16은 본 발명의 실시예들에 따른 도 10a의 리페어 회로들 중 제1 리페어 회로의 구성을 나타낸다.
리페어 회로들(802~80I) 각각의 구성은 제1 리페어 회로(801)와 동일할 수 있다.
도 16을 참조하면, 제1 리페어 회로(801)는 결함 어드레스 저장 테이블(810), 컬럼 어드레스 비교기(818), 퓨즈 회로(820), 제2 신호 생성기(830) 및 리페어 신호 생성기(840)를 포함할 수 있다.
결함 어드레스 저장 테이블(810)은 해당 로우 블록의 결함 셀들의 컬럼 어드레스 정보인 결함 컬럼 어드레스 정보(FCAI)를 저장한다. 컬럼 어드레스 비교기(818)는 컬럼 어드레스(COL_ADDR)와 결함 컬럼 어드레스 정보(FCAI)를 비교하여 그 비교의 결과를 나타내는 컬럼 매치 신호(CMTH)를 퓨즈 회로(820)와 리페어 신호 생성기(840)에 출력한다.
퓨즈 회로(820)는 복수의 퓨즈 세트들(821, 822, 823)을 포함할 수 있다. 복수의 퓨즈 세트들(821, 822, 823)은 해당 메모리 블록을 구성하는 서브 어레이 블록들에 해당될 수 있다. 복수의 퓨즈 세트들(821, 822, 823) 각각은 해당 로우 블록의 복수의 서브 어레이 블록들 각각에서 결함셀을 리페어할 스페어 비트라인의 스페어 비트라인 정보(SBI)를 저장하는 제1 영역(821a) 및 해당 세그먼트의 스페어 비트라인 가용성 여부(즉, 다른 세그먼트의 스페어 비트라인의 이용 여부)를 나타내는 마스터 퓨즈 비트(MFB)를 저장하는 제2 영역(821b)를 포함하고, 컬럼 매치 신호(CMTH)에 응답하여 스페어 비트라인 정보(SBI)와 마스터 퓨즈 비트(MFB)를 제2 신호 생성기(830)에 제공하고, 마스터 퓨즈 비트(MFB)를 리페어 신호 생성기(840)에 제공할 수 있다.
제2 신호 생성기(830)는 제2 구동 제어 신호(LDC), 스페어 비트라인 정보(SBI), 마스터 퓨즈 비트(MFB)에 응답하여 상응하는 로컬 감지 증폭기를 활성화시키는 로컬 감지 인에이블 신호(PLSAEN2)을 생성할 수 있다.
리페어 신호 생성기(840)는 컬럼 매치 신호(CMTH), 마스터 퓨즈 비트(MFB) 및 리페어 정보(RPIN)에 응답하여 리페어 신호(CREN)의 논리 레벨을 결정할 수 있다. 예를 들어, 컬럼 매치 신호(CMTH)가 컬럼 어드레스(CADDR)와 결함 컬럼 어드레스 정보(FCAI)가 일치하지 않음을 나타내는 경우, 리페어 신호 생성기(840)는 리페어 신호(CREN)를 로우 레벨로 비활성화시킬 수 있다. 리페어 신호(CREN)가 비활성화되는 경우, 도 9a의 제1 서브 컬럼 디코더(881)는 컬럼 선택 라인(CSL)을 활성화시킬 수 있다.
예를 들어, 컬럼 매치 신호(CMTH)가 컬럼 어드레스(CADDR)와 결함 컬럼 어드레스 정보(FCAI)가 일치함을 나타내고, 마스터 퓨즈 비트(MFB)가 로우 레벨로서 해당 세그먼트의 스페어 비트라인의 이용가능함을 나타내는 경우, 리페어 신호 생성기(840)는 리페어 신호(CREN)를 하이 레벨로 활성화시킬 수 있다. 이 경우에, 도 9a의 제1 서브 컬럼 디코더(851)는 스페어 컬럼 선택 라인(SCSL)을 선택하고 상기 스페어 컬럼 선택 라인(SCSL)에 의하여 해당 로우 블록의 스페어 비트라인이 선택될 수 있다.
도 17은 본 발명의 실시예들에 따른 도 10a의 서브 컬럼 디코더들 중 제1 서브 컬럼 디코더의 구성을 나타낸다.
서브 컬럼 디코더들(852~85I) 각각의 구성은 제1 서브 컬럼 디코더(851)의 구성과 동일할 수 있다.
도 17을 참조하면, 서브 컬럼 디코더(851)는 컬럼 선택 라인 드라이버(860) 및 스페어 컬럼 선택 라인 드라이버(890)를 포함할 수 있다.
컬럼 선택 라인 드라이버(860)는 디코딩된 컬럼 어드레스(DCA)와 제1구동 제어 신호(CRDC)에 응답하여 컬럼 선택 라인들(CSL) 중 하나를 선택할 수 있다. 컬럼 선택 라인 드라이버(860)는 제1 구동 제어 신호(CRDC)의 비트들에 기초하여 선택되는 컬럼 선택 라인을 구동하는 전압 레벨을 제2 방향의 거리에 따라 조절하거나 상기 컬럼 선택 라인의 구동과 관련되는 전류 구동 능력을 조절할 수 있다.
스페어 컬럼 선택 라인 드라이버(890)는 리페어 신호(CREN) 및 제1구동 제어 신호(CRDC)에 응답하여 스페어 컬럼 선택 라인(SCSL)을 선택하고, 제1 구동 제어 신호(CRDC)의 비트들에 기초하여 선택되는 스페어 컬럼 선택 라인을 구동하는 전압 레벨을 제2 방향의 거리에 따라 조절하거나 상기 스페어 컬럼 선택 라인의 구동과 관련되는 전류 구동 능력을 조절할 수 있다.
도 18과 도 19는 각각 본 발명의 실시예들에 따른 도 17의 컬럼 선택 라인 드라이버의 구성을 나타내는 회로도이다.
도 18과 도 19에서는 제1 뱅크 어레이(310a)의 서브 어레이 블록들이 도 10c와 같이 제1 내지 제4 로우 블록들(RBLK21~RLBK24)로 구분되고, 제1 로우 블록(RBLK1)에 제1 메모리 셀이 위치하고, 제2 로우 블록(RBLK2)에 제1 메모리 셀이 위치하고, 제3 로우 블록(RBLK3)과 제4 로우 블록(RBLK4) 중 하나에 제3 메모리 셀이 위치하고, 제1 내지 제3 메모리 셀들은 제1 비트라인에 연결되는 것으로 가정한다. 즉 제1 메모리 셀의 제2 방향으로의 거리는 상대적으로 가깝고, 제2 메모리 셀의 제2 방향으로의 거리는 상대적으로 멀고, 제3 메모리 셀의 제2 방향으로의 거리는 제2 메모리 셀의 제2 방향으로의 거리보다 멀 수 있다.
도 18을 참조하면, 컬럼 선택 라인 드라이버(860a)는 제1 파워 스위치(PS1), 제2 파워 스위치(PS2), 피모스 트랜지스터(861) 및 엔모스 트랜지스터(862)를 포함할 수 있다.
제1 파워 스위치(PS1)는 제1 전원 전압(VDD1)에 연결되는 소스, 제1 구동 제어 신호(CRDC)의 제1 비트(CRB1)를 수신하는 게이트 및 제1 노드(N11)에 연결되는 드레인을 구비할 수 있다. 제1 파워 스위치(PS1)는 제1 전원 전압(VDD1)보다 높은 레벨을 가지는 제2 전원 전압(ㅍㅇㅇ2)에 연결되는 소스, 제1 구동 제어 신호(CRDC)의 제2 비트(CRB2)를 수신하는 게이트 및 제1 노드(N11)에 연결되는 드레인을 구비할 수 있다.
피모스 트랜지스터(861)는 제1 노드(N11)에 연결되는 소스, 상기 컬럼 어드레스(COL_ADDR)를 기초로 생성된 디코딩된 컬럼 어드레스(DCA)를 수신하는 게이트 및 제2 노드(N12)에 연결되는 드레인을 구비할 수 있다. 엔모스 트랜지스터(863)는 제2 노드(N12)에 연결되는 드레인, 디코딩된 컬럼 어드레스(DCA)를 수신하는 게이트 및 접지 전압(VSS)에 연결되는 소스를 구비할 수 있다. 피모스 트랜지스터(861)와 엔모스 트랜지스터(862)를 인버터를 구성하고, 컬럼 선택 라인 드라이버(860a)는 제2 노드(N12)의 전압으로 컬럼 선택 라인(CSL)을 구동할 수 있다.
디코딩된 컬럼 어드레스(DCA)와 로우 어드레스(SRA)가 제1 메모리 셀을 액세스하는 경우, 타이밍/전압 제어 회로(500)는 제1 구동 제어 신호(CRDC)를 이용하여 제1 파워 스위치(PS1)를 턴-온시키고, 제2 파워 스위치(PS2)를 턴-오프시켜 제1 전원 전압(VDD1)의 레벨에 기초하여 컬럼 선택 라인(CSL)을 구동할 수 있다. 디코딩된 컬럼 어드레스(DCA)와 로우 어드레스(SRA)가 제2 메모리 셀을 액세스하는 경우, 타이밍/전압 제어 회로(500)는 제1 구동 제어 신호(CRDC)를 이용하여 제1 파워 스위치(PS1)를 턴-오프시키고, 제2 파워 스위치(PS2)를 턴-온시켜 제2 전원 전압(VDD2)의 레벨에 기초하여 컬럼 선택 라인(CSL)을 구동할 수 있다.
디코딩된 컬럼 어드레스(DCA)와 로우 어드레스(SRA)가 제3 메모리 셀을 액세스하는 경우, 타이밍/전압 제어 회로(500)는 제1 구동 제어 신호(CRDC)를 이용하여 제1 파워 스위치(PS1)를 턴-온시키고, 제2 파워 스위치(PS2)를 턴-온시켜 제1 전원 전압(VDD1)의 레벨과 제2 전원 전압(VDD2)의 레벨에 기초하여 컬럼 선택 라인(CSL)을 구동할 수 있다.
도 19를 참조하면, 컬럼 선택 라인 드라이버(860b)는 제1 앤드 게이트(871), 제2 앤드 게이트(872), 제3 앤드 게이트(873), 제1 피모스 트랜지스터(874), 제2 피모스 트랜지스터(875), 제3 피모스 트랜지스터(876) 및 엔모스 트랜지스터(877)를 포함할 수 있다.
제1 앤드 게이트(871)는 제1 구동 제어 신호(CRDC)의 제1 비트(CRB1)와 디코딩된 컬럼 어드레스(DCA)에 대하여 앤드 연산을 수행할 수 있다. 제2 앤드 게이트(872)는 제1 구동 제어 신호(CRDC)의 제1 비트(CRB2)와 디코딩된 컬럼 어드레스(DCA)에 대하여 앤드 연산을 수행할 수 있다. 제3 앤드 게이트(873)는 제1 구동 제어 신호(CRDC)의 제3 비트(CRB3)와 디코딩된 컬럼 어드레스(DCA)에 대하여 앤드 연산을 수행할 수 있다.
제1 내지 제3 피모스 트랜지스터들(874, 875, 876)은 전원 전압(VDD)과 제1 노드(N21) 사이에 병렬로 연결될 수 있다. 제1 엔모스 트랜지스터(874)는 전원 전압(VDD)에 연결되는 소스, 제1 앤드 게이트(871)의 출력을 수신하는 게이트 및 제1 노드(N21)에 연결되는 드레인을 구비할 수 있다. 제2 엔모스 트랜지스터(875)는 전원 전압(VDD)에 연결되는 소스, 제2 앤드 게이트(872)의 출력을 수신하는 게이트 및 제1 노드(N21)에 연결되는 드레인을 구비할 수 있다. 제3 엔모스 트랜지스터(876)는 전원 전압(VDD)에 연결되는 소스, 제3 앤드 게이트(873)의 출력을 수신하는 게이트 및 제1 노드(N21)에 연결되는 드레인을 구비할 수 있다.
제1 내지 제3 피모스 트랜지스터들(874, 875, 876) 각각의 크기는 동일하고 동일한 전류 구동 능력을 가질 수 있다.
엔모스 트랜지스터(877)는 제1 노드(N21)에 연결되는 드레인, 디코딩된 컬럼 어드레스(DCA)를 수신하는 게이트 및 접지 전압(VSS)에 연결되는 드레인을 구비할 수 있다. 컬럼 선택 라인 드라이버(860c)는 제2 노드(N12)의 전압으로 컬럼 선택 라인(CSL)을 구동할 수 있다.
디코딩된 컬럼 어드레스(DCA)와 로우 어드레스(SRA)가 제1 메모리 셀을 액세스하는 경우, 타이밍/전압 제어 회로(500)는 제1 구동 제어 신호(CRDC)를 이용하여 제1 피모스 트랜지스터(874)를 턴-온시키고, 제2 피모스 트랜지스터(875)와 제3 피모스 트랜지스터(876)를 턴-오프시켜 상기 제1 피모스 트랜지스터(874)의 전류 구동 능력으로 컬럼 선택 라인(CSL)을 구동할 수 있다. 디코딩된 컬럼 어드레스(DCA)와 로우 어드레스(SRA)가 제2 메모리 셀을 액세스하는 경우, 타이밍/전압 제어 회로(500)는 제1 구동 제어 신호(CRDC)를 이용하여 제1 피모스 트랜지스터(874)와 제2 피모스 트랜지스터(875)를 턴-온시키고, 제3 피모스 트랜지스터(876)를 턴-오프시켜 제1 피모스 트랜지스터(874)의 전류 구동 능력과 제2 피모스 트랜지스터(875)의 전류 구동 능력으로 컬럼 선택 라인(CSL)을 구동할 수 있다.
디코딩된 컬럼 어드레스(DCA)와 로우 어드레스(SRA)가 제3 메모리 셀을 액세스하는 경우, 타이밍/전압 제어 회로(500)는 제1 구동 제어 신호(CRDC)를 이용하여 제1 내지 제3 피모스 트랜지스터들(874, 875, 876) 을 턴-온시켜 제1 내지 제3 피모스 트랜지스터들(874, 875, 876)의 전류 구동 능력으로 컬럼 선택 라인(CSL)을 구동할 수 있다.
도 20은 본 발명의 실시예들에 따른 도 9의 제1 신호 생성기를 나타내는 블록도이다.
도 20을 참조하면, 제1 신호 생성기(470)는 비활성화 구간 조절 로직(471) 및 앤드 게이트(473)를 포함할 수 있다.
비활성화 구간 조절 로직(471)은 제3 구동 제어 신호(IDC)에 기초하여 입출력 감지 인에이블 신호의 비활성화 구간을 조절하는 비활성화 구간 신호(IOSA_DIS)를 생성할 수 있다. 앤드 게이트(473)는 일정한 활성화 구간을 가지는 제1 입출력 감지 인에이블 신호(IOSA_EN1)와 비활성화 구간 신호(IOSA_DIS)에 앤드 연산을 수행하여 입출력 감지 인에이블 신호(IOSA_EN2)를 출력할 수 있다.
도 20에서 비활성화 구간 조절 로직(471)은 제1 입출력 감지 인에이블 신호(IOSA_EN1)의 활성화 구간과 입출력 감지 인에이블 신호(IOSA_EN2)의 활성화 구간의 차이(DINT1)를 제3 구동 제어 신호(IDC)에 기초하여 조절할 수 있고, 제2 방향으로의 거리의 증가에 따라 활성화 구간의 차이(DINT1)을 감소시킬 수 있다. 즉, 도 9의 제2 판단 로직(460)은 제1 메모리 셀을 액세스하는 경우의 입출력 감지 인에이블 신호(IOSA_EN2)의 제1 활성화 구간이 제2 메모리 셀을 액세스하는 경우의 입출력 감지 인에이블 신호(IOSA_EN2)의 제2 활성화 구간보다 작아지도록 제3 구동 제어 신호(IDC)를 생성할 수 있다. 제1 입출력 감지 인에이블 신호(IOSA_EN1)의 활성화 구간은 제2 방향으로의 거리가 가장 먼 로우 블록에 관련되는 입출력 감지 증폭기의 동작에 기초하여 설정될 수 있다.
도 21은 본 발명의 실시예들에 따른 도 16의 제2 신호 생성기를 나타내는 블록도이다.
도 21을 참조하면, 제2 신호 생성기(830)는 비활성화 구간 조절 로직(831) 및 앤드 게이트(833)를 포함할 수 있다.
비활성화 구간 조절 로직(831)은 제2 구동 제어 신호(LDC)에 기초하여 로컬 감지 인에이블 신호의 비활성화 구간을 조절하는 비활성화 구간 신호(PLSADIS)를 생성할 수 있다. 앤드 게이트(833)는 일정한 활성화 구간을 가지는 제1 로컬 감지 인에이블 신호(PLSAEN1)와 비활성화 구간 신호(PLSADIS)에 앤드 연산을 수행하여 로컬 감지 인에이블 신호(PLSAEN2)를 출력할 수 있다.
도 21에서 비활성화 구간 조절 로직(831)은 제1 로컬 감지 인에이블 신호(PLSAEN1)의 활성화 구간과 로컬 감지 인에이블 신호(PLSAEN2)의 활성화 구간의 차이(DINT2)를 제2 구동 제어 신호(LDC)에 기초하여 조절할 수 있고, 제2 방향으로의 거리의 증가에 따라 활성화 구간의 차이(DINT2)을 감소시킬 수 있다. 즉, 도 9의 제1 판단 로직(450)은 제1 메모리 셀을 액세스하는 경우의 로컬 감지 인에이블 신호(PLSAEN2)의 제1 활성화 구간이 제2 메모리 셀을 액세스하는 경우의 로컬 감지 인에이블 신호(PLSAEN2)의 제2 활성화 구간보다 작아지도록 제2 구동 제어 신호(LDC)를 생성할 수 있다. 제1 로컬 감지 인에이블 신호(PLSAEN1)의 활성화 구간은 제2 방향으로의 거리가 가장 먼 로우 블록에 관련되는 로컬 감지 증폭기의 동작에 기초하여 설정될 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부를 나타낸다.
도 22를 참조하면, 반도체 메모리 장치(200b)는 메모리 셀들(610), 트랜지스터(611), 로컬 감지 증폭기(685) 및 입출력 감지 증폭기(286a)를 포함할 수 있다.
메모리 셀들(610)의 비트라인들(BLs)은 트랜지스터(611)와 로컬 입출력 라인 쌍(LIO)을 통하여 로컬 감지 증폭기(685)에 연결되고, 로컬 감지 증폭기(685)는 글로벌 입출력 라인 쌍(GIO)를 통하여 입출력 감지 증폭기(286a)에 연결된다. 트랜지스터(611)는 도 12의 엔모스 트랜지스터(N6)에 해당할 수 있다.
도 10a의 타이밍/전압 제어 회로(500)는 도 18 내지 도 21을 참조하여 설명한 바와 같이, 로우 블록 정보 신호(RBIN)에 기초하여 메모리 셀들(610)이 속하는 로우 블록의 제2 방향(D2)으로의 거리에 기초하여 컬럼 선택 라인(CSL0)을 구동하는 전압, 로컬 감지 증폭기(685)를 활성화시키는 로컬 감지 인에이블 신호(PLSAEN2)의 활성화 구간 및 입출력 감지 증폭기(685)를 활성화시키는 입출력 감지 인에이블 신호(IOSA_EN2)의 활성화 구간을 조절할 수 있다.
입출력 감지 증폭기(286a)는 글로벌 입출력 라인 쌍(GIO)의 전압 차이를 감지하여 데이터 비트(DB1)를 출력할 수 있다.
도 23은 본 발명의 실시예들에 따른 타이밍/전압 제어 회로가 컬럼 선택 라인을 구동하는 전압의 레벨을 조절하는 것을 나타낸다.
도 23에서, 참조 번호(741)는 제1 메모리 셀의 컬럼 선택 라인(CSL)의 구동 전압의 레벨을 나타내고, 참조 번호(742)는 제2 메모리 셀의 컬럼 선택 라인의 구동 전압의 레벨이 조절되지 않은 것을 나타내고, 참조 번호(743)은 제2 메모리 셀의 컬럼 선택 라인의 구동 전압의 레벨이 조절된 것을 나타낸다.
도 23을 참조하면, 도 18을 참조하여 설명한 바와 같이, 제2 방향으로의 거리에 따라 제2 메모리의 컬럼 선택 라인(CSL)의 구동 전압의 레벨을 제1 메모리 셀의 컬럼 선택 라인(CSL)의 구동 전압의 레벨보다 증가시키면, 제2 메모리 셀에 대한 독출 동작에서 RC 로딩을 감소시켜 독출 동작에서 소비되는 전류를 감소시킬 수 있다.
도 24는 본 발명의 실시예들에 따른 타이밍/전압 제어 회로가 컬럼 선택 라인의 구동과 관련된 구동 능력을 조절하는 것을 나타낸다.
도 24에서, 참조 번호(751)는 제1 메모리 셀의 컬럼 선택 라인(CSL)의 구동 전압을 나타내고, 참조 번호(752)는 제2 메모리 셀의 컬럼 선택 라인의 구동 전압의 구동 능력이 조절되지 않은 것을 나타내고, 참조 번호(753)은 제2 메모리 셀의 컬럼 선택 라인의 구동 전압의 구동 능력이 조절된 것을 나타낸다.
도 24을 참조하면, 도 19을 참조하여 설명한 바와 같이, 제2 방향으로의 거리에 따라 제2 메모리의 컬럼 선택 라인(CSL)의 구동 전압의 구동 능력을 제1 메모리 셀의 컬럼 선택 라인(CSL)의 구동 전압의 구동 능력보다 증가시키면, 제1 메모리 셀에 대한 독출 동작에서 소비 전류를 감소시킬 수 있다.
도 25는 본 발명의 실시예들에 따른 타이밍/전압 제어 회로가 로컬 감지 증폭 신호의 활성화 구간과 입출력 감지 증포기 신호의 활성화 구간을 조절하는 것을 나타낸다.
도 25에서 참조 번호(761)는 제2 메모리 셀을 액세스할 때의 로컬 감지 증폭 신호(PLSAEN)를 나타내고, 참조 번호(762)는 제1 메모리 셀을 액세스할 때의 로컬 감지 증폭 신호(PLSAEN)를 나타내고, 참조 번호(771)는 제2 메모리 셀을 액세스할 때의 글로벌 입출력 라인 쌍(GIO/GIOB)의 전압 차이를 나타내고, 참조 번호(772)는 제1 메모리 셀을 액세스할 때의 글로벌 입출력 라인 쌍(GIO/GIOB)의 전압 차이를 나타내고, 참조 번호(781)는 제2 메모리 셀을 액세스할 때의 입출력 감지 증폭 신호(IOSA_EN)를 나타내고, 참조 번호(782)는 제1 메모리 셀을 액세스할 때의 입출력 감지 증폭 신호(IOSA_EN)를 나타낸다.
도 25를 참조하면, 도 20과 도 21을 참조하여 설명한 바와 같이, 타이밍/전압 제어 회로(500)가 제1 메모리 셀을 액세스할 때의 로컬 감지 증폭 신호(PLSAEN)와 입출력 감지 증폭 신호(IOSA_EN) 각각의 활성화 구간을 제2 메모리 셀을 액세스할 때의 로컬 감지 증폭 신호(PLSAEN)와 입출력 감지 증폭 신호(IOSA_EN) 각각의 활성화 구간보다 작아지도록 제어하면, 제1 메모리 셀을 액세스할 때의 글로벌 입출력 라인 쌍(GIO/GIOB)의 전압 차이가 제2 메모리 셀을 액세스할 때의 글로벌 입출력 라인 쌍(GIO/GIOB)의 전압 차이보다 작아진다. 따라서, 제1 메모리 셀을 액세스할 때의 로컬 감지 증폭기와 입출력 감지 증폭기의 동작 시간이 감소하여 로컬 감지 증폭기와 입출력 감지 증폭기의 구동 전류와 누설 전류로 인한 소비 전류를 감소시킬 수 있다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 장치에서 타겟 로우 블록의 제2 방향으로의 거리에 따른 여러가지 파라미터들을 나타낸다.
도 26에서 타겟 로우 블록의 제2 방향으로의 거리에 따라 입출력 감지 증폭 신호(IOSA_EN2)의 활성화 구간과 글로벌 입출력 라인 쌍의 전압 차이가 동일하다고 가정한다.
도 26을 참조하면, 타겟 로우 블록의 제2 방향으로의 거리에 따라 컬럼 선택 라인(CSL)의 구동 전압과 로컬 감지 인에이블 신호(PLSAEN2)의 활성화 구간을 서로 다른 기울기로 증가시키면, 제1 메모리 셀을 액세스하는 경우의 소비 전류(791)과 제3 메모리 셀을 액세스하는 경우의 소비 전류(792)보다 감소시킬 수 있다.
도 27은 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 ECC 엔진의 구성을 나타내는 블록도이다.
도 27을 참조하면, ECC 엔진(350)는 ECC 인코더(360), ECC 디코더(380) 및 메모리(365)를 포함할 수 있다. 메모리(365)는 ECC(370)를 저장할 수 있다. ECC(370)은 SEC(single error correction) 코드 또는 SECDED(single error correction and double error detection) 코드일 수 있으니 이에 한정되지 않는다.
ECC 인코더(360)는 ECC(370)를 이용하여 제1 뱅크 어레이(310a)의 노멀 셀 영역(NCA)에 저장될 데이터(DTA)와 관련된 패리티 데이터(PRT)를 생성할 수 있다. 패리티 데이터(PRT)는 제1 뱅크 어레이(310a)의 리던던시 셀 영역(RCA)에 저장될 수 있다.
ECC 디코더(380)는 ECC(370)를 이용하여 제1 뱅크 어레이(310a)로부터 독출된 패리티 데이터(PRT)에 기초하여 제1 뱅크 어레이(310)로부터 독출된 데이터(DTA)에 대하여 ECC 디코딩을 수행할 수 있다. ECC 디코딩의 수행 결과, 독출된 데이터(DTA)가 하나의 에러 비트를 포함하는 경우, ECC 디코더(380)는 하나의 에러 비트를 정정하고, 정정된 데이터(C_DTA)를 데이터 입출력 버퍼(320)에 제공할 수 있다.
도 28은 본 발명의 실시예들에 따른 도 1의 메모리 시스템의 커맨드들을 나타낸다.
도 28에는 액티브 커맨드(ACT), 기입 커맨드(WR) 및 독출 커맨드(RD)를 나타내는 나타내는 칩 선택 신호(CS_n) 및 제1 내지 제14 커맨드/어드레스 신호들(CA0~CA13)의 조합이 도시되어 있다.
도 28에서, H는 논리 하이 레벨을 나타내고, L은 논리 로우 레벨을 나타내고, V는 논리 하이 레벨이나 논리 로우 레벨 중 하나인 유효한 논리 레벨을 나타내고, R0~R17은 로우 어드레스의 비트들을 나타내고, BA0 및 BA1은 뱅크 어드레스의 비트들을 나타내고, BG0~BA2는 뱅크 그룹 어드레스의 비트들을 나타내고, CID0~CID3는 도 1의 반도체 메모리 장치(200)가 적층형 메모리 장치로 구성되는 경우의 메모리 다이의 칩 식별자를 나타낸다. 또한 도 28에서 C2~C10은 컬럼 어드레스의 비트들을 나타내고, 도 16에서 BL은 버스트 길이 플래그를 나타낸다.
도 28을 참조하면, 액티브 커맨드(ACT), 기입 커맨드(WR) 및 독출 커맨드(RD)는 칩 선택 신호(CS_n)의 하이 레벨과 로우 레벨에서 전송되는 두 개의 사이클 커맨드이고, 액티브 커맨드(ACT)는 뱅크 어드레스(BA0, BA1) 및 로우 어드레스(R0~R17)을 포함할 수 있다.
도 29는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 3 내지 도 26 및 도 29를 참조하면, 복수의 뱅크 어레이들을 포함하고, 상기 복수의 뱅크 어레이들 각각은 워드라인들과 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 포함하고, 로우 어드레스의 일부 비트들인 로우 블록 식별 비트들에 의하여 복수의 로우 블록들로 구분되고, 상기 복수의 로우 블록들 각각은 제1 방향으로 배열된 복수의 서브 어레이 블록들을 포함하는 메모리 셀 어레이(300)를 구비하는 반도체 메모리 장치(200)의 동작 방법에서는 반도체 메모리 장치(200)는 메모리 컨트롤러(30)로부터 액티브 커맨드와 액티브 커맨드에 수반된 액세스 어드레스를 수신한다(S100).
메모리 셀 어레이(300)에 워드라인들을 통하여 연결되는 로우 디코더(260)에서 액세스 어드레스에 기초하여 타겟 메모리 셀을 포함하는 타겟 로우 블록을 나타내는 로우 블록 정보 신호(RBIN)를 생성한다(S200).
타이밍/전압 제어 회로(500)에서 타겟 로우 블록의 상기 제1 방향과 교차하는 제2 방향으로의 컬럼 디코더(270)로부터의 거리를 나타내는 상기 로우 블록 정보 신호에 기초하여 상기 타겟 메모리 셀에 대한 메모리 동작의 동작 구간 및 동작 전압 중 적어도 하나를 다르게 조절한다(S300).
로우 디코더(260)는 로우 어드레스에 응답하여 상기 복수의 휘발성 메모리 셀들 중 제1 메모리 셀이 연결된 제1 워드라인을 활성화시키고, 상기 복수의 휘발성 메모리 셀들 중 제2 메모리 셀이 연결된 제2 워드라인을 활성화시키고, 컬럼 디코더가 상기 컬럼 어드레스에 기초하여 제1 비트라인을 통하여 상기 제1 메모리 셀과 제2 메모리 셀을 액세스한다. 타이밍/전압 제어 회로(500)는 동작 전압의 레벨 또는 상기 동작 전압의 구동 능력이 상기 제2 방향으로의 거리의 증가에 기초하여 증가하고, 상기 동작 구간이 상기 제2 방향으로의 거리의 증가에 기초하여 감소하도록 상기 컬럼 디코더(270)를 제어할 수 있다.
도 30은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 30을 참조하면, 반도체 메모리 장치(900)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 적어도 하나의 버퍼 다이(910) 및 복수의 메모리 다이들(920-1,920-2,...,920-s, s는 3 이상의 자연수)을 포함할 수 있다.
복수의 메모리 다이들(920-1,920-2,...,920-s)은 버퍼 다이(910) 사상부에 순차적으로 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신할 수 있다.
상기 복수의 메모리 다이들(920-1,920-2,...,920-2) 각각은 데이터를 저장하는 셀 코어(921), 버퍼 다이(910)로 전송되는 전송 데이터를 이용하여 전송 패리티 비트들을 생성하는 셀 코어 ECC 엔진(923) 및 타이밍/전압 제어 회로(TCC, 925)를 포함할 수 있다. 셀 코어(921)는 DRAM 셀 구조를 가지는 복수의 메모리 셀들을 포함할 수 있다. 셀 코어(921)는 또한 로우 어드레스의 일부 비트들인 로우 블록 식별 비트들에 의하여 복수의 로우 블록들로 구분되고, 상기 복수의 로우 블록들 각각은 제1 방향으로 배열된 복수의 서브 어레이 블록들을 포함할 수 있다.
타이밍/전압 제어 회로(925)는 도 9의 동작 제어 신호 생성기(430)를포함할 수 있다. 따라서, 타이밍/전압 제어 회로(925)는 상기 타겟 로우 블록의 상기 제1 방향과 교차하는 제2 방향으로의 컬럼 디코더로부터의 거리를 나타내는 상기 로우 블록 정보 신호에 기초하여 상기 타겟 메모리 셀에 대한 메모리 동작의 동작 구간 및 동작 전압 중 적어도 하나를 다르게 조절하여 소비 전류를 감소시킬 수 있고, 상기 제2 방향으로의 거리가 다른 메모리 셀들에 대하여 유사한 독출 동작 특성을 얻을 수 있다.
버퍼 다이(910)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 비아 ECC 엔진(912)을 포함할 수 있다.
버퍼 다이(910)는 데이터 입출력 버퍼(916)를 포함할 수 있다. 데이터 입출력 버퍼(916)는 비아 ECC 엔진(912)으로부터 제공되는 데이터(DTA)를 샘플링하여 데이터 신호(DQ)를 생성하고 데이터 신호(DQ)를 외부로 출력할 수 있다.
반도체 메모리 장치(900)는 상기 TSV 라인들을 통해 상기 데이터 및 제어 신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
셀 코어 ECC 엔진(923)은 전송 데이터가 전송되기 이전에 메모리 다이(920-p)로부터 출력되는 데이터에 대한 에러 정정도 수행할 수 있다.
하나의 메모리 다이(920-s)에 형성되는 데이터 TSV 라인 그룹(932)은 TSV 라인들(L1~Lv)로 구성될 수 있고, 패리티 TSV 라인 그룹(934)은 TSV 라인들(L10~Lw)로 구성될 수 있다. 데이터 TSV 라인 그룹(932)의 TSV 라인들라인들(L1~Lv)과 패리티 TSV 라인 그룹(934)의 TSV 라인들(L10~Lw)은 복수의 메모리 다이들(920-1~920-s)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
반도체 메모리 장치(900)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(910)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러에 연결될 수 있다.
본 발명의 실시예들에서는 도 30에서와 같이 메모리 다이에는 셀 코어 ECC 엔진을 설치하고, 버퍼 다이에는 비아 ECC 엔진을 설치함으로써 소프트 데이터 페일의 검출 및 정정을 검증할 수 있다. 소프트 데이터 페일은 쓰루 실리콘 비아 라인들을 통해 데이터가 전송될 시에 노이즈에 기인하여 발생된 전송 에러를 포함할 수 있다.
도 31은 본 발명의 실시예들에 따른 스택형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 31을 참조하면, 반도체 패키지(1000)는 하나 이상의 스택형 메모리 장치(1010)와 그래픽 프로세싱 유닛(graphic processing unit, GPU)(1020)를 포함할 수 있다. 상기 스택형 메모리 장치(1010)와 GPU(1020)는 인터포저(Interposer, 1030) 상에 장착되고, 스택형 메모리 장치(1010)와 GPU(1020)가 장착된 인터포저(1030)는 패키지 기판(1040) 상에 장착될 수 있다. 패키지 기판(1040)은 솔더 볼(1050) 상에 장착될 수 있다. GPU(1020)는 메모리 컨트롤러 기능을 수행할 수 있는 반도체 장치에 해당할 수 있으며, 일 예로서 GPU(1020)는 어플리케이션 프로세서로 구현될 수 있다. GPU(1020)는 또한 상술한 스케쥴러를 구비하는 메모리 컨트롤러를 포함할 수 있다.
스택형 메모리 장치(1010)는 다양한 형태로 구현이 가능하며, 일 실시예에 따라 스택형 메모리 장치(1010)는 다수 개의 레이어들이 적층된 HBM(High Bandwidth Memory) 형태의 메모리 장치일 수 있다. 이에 따라, 스택형 메모리 장치(1010)는 버퍼 다이 및 복수의 메모리 다이들을 포함하고, 복수의 메모리 다이들 각각은 상술한 셀 코어와 타이밍/전압 제어 회로를 포함할 수 있다.
인터포저(1030) 상에는 다수개의 스택형 메모리 장치(1010)들이 장착될 수 있으며, GPU (1020)는 다수개의 스택형 메모리 장치(1010)들과 통신할 수 있다. 일 예로서, 스택형 메모리 장치(1010)들 각각과 GPU(1020)는 물리(PHY) 영역을 포함할 수 있으며, 물리(PHY) 영역을 통해 스택형 메모리 장치(1010)들과 GPU(1020) 사이에서 통신이 수행될 수 있다. 한편, 스택형 메모리 장치(1010)가 직접 액세스 영역을 포함하는 경우, 패키지 기판(1040)의 하부에 장착되는 도전 수단(예컨대, 솔더볼(1050)) 및 직접 액세스 영역을 통해 테스트 신호가 스택형 메모리 장치(1010) 내부로 제공될 수 있다.
본 발명은 복수의 휘발성 메모리 셀들을 포함하는 반도체 메모리 장치를 사용하는 다양한 시스템에 적용될 수 있다. 즉 본 발명은 스마트 폰, 내비게이션 시스템, 노트북 컴퓨터, 데스크 탑 컴퓨터, 게임 콘솔 등과 같은 반도체 메모리 장치를 동작 메모리로 사용하는 다양한 시스템에 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 복수의 뱅크 어레이들을 포함하고, 상기 복수의 뱅크 어레이들 각각은 워드라인들과 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 포함하고, 로우 어드레스의 일부 비트들인 로우 블록 식별 비트들에 의하여 복수의 로우 블록들로 구분되고, 상기 복수의 로우 블록들 각각은 제1 방향으로 배열된 복수의 서브 어레이 블록들을 포함하는 메모리 셀 어레이;
    상기 로우 어드레스에 응답하여 상기 복수의 휘발성 메모리 셀들 중 제1 메모리 셀이 연결된 제1 워드라인을 활성화시키고, 제2 메모리 셀이 연결된 제2 워드라인을 활성화시키고, 상기 복수의 로우 블록들 중 상기 제1 메모리 셀을 포함하는 제1 로우 블록 및 상기 제2 메모리 셀을 포함하는 제2 로우 블록을 나타내는 로우 블록 정보 신호를 출력하는 로우 디코더;
    컬럼 어드레스에 기초하여 제1 비트라인을 통하여 상기 제1 메모리 셀과 상기 제2 메모리 셀을 액세스하는 컬럼 디코더; 및
    상기 컬럼 어드레스 및 상기 로우 블록 정보 신호를 수신하고, 상기 로우 블록 정보에 기초하여 상기 컬럼 디코더로부터 상기 제1 로우 블록 및 상기 제2 로우 블록으로의 상기 제1 방향과 교차하는 제2 방향으로의 거리에 따라 상기 제1 메모리 셀과 상기 제2 메모리 셀에 대한 메모리 동작의 동작 구간 및 동작 전압 중 적어도 하나를 다르게 조절하도록 상기 컬럼 디코더를 제어하는 타이밍/전압 제어 회로를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 타이밍/전압 제어 회로는
    상기 동작 전압의 레벨 또는 상기 동작 전압의 구동 능력이 상기 제2 방향으로의 거리의 증가에 기초하여 증가하고, 상기 동작 구간이 상기 제2 방향으로의 거리의 증가에 기초하여 감소하도록 상기 컬럼 디코더를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 메모리 셀에 연결되는 제1 비트라인 감지 증폭기;
    상기 제2 메모리 셀에 연결되는 제2 비트라인 감지 증폭기;
    상기 제1 비트라인 감지 증폭기와 제1 로컬 입출력 라인 쌍을 통하여 연결되는 제1 로컬 감지 증폭기;
    상기 제2 비트라인 감지 증폭기와 제2 로컬 입출력 라인 쌍을 통하여 연결되는 제2 로컬 감지 증폭기;
    상기 제1 로컬 감지 증폭기와 상기 제2 로컬 감지 증폭기에 글로벌 입출력 라인 쌍을 통하여 연결되는 입출력 감지 증폭기를 더 포함하고,
    상기 제1 메모리 셀은 상기 제2 방향으로 거리가 상대적으로 가깝고,
    상기 제2 메모리 셀은 상기 제2 방향으로의 거리가 상대적으로 먼 것을 특징으로 하는 반도체 메모리 장치
  4. 제3항에 있어서,
    상기 컬럼 디코더는 상기 제1 비트라인 감지 증폭기와 상기 제2 비트라인 감지 증폭기에 연결되는 컬럼 선택 라인을 구동하는 컬럼 선택 라인 드라이버를 포함하고,
    상기 타이밍/전압 제어 회로는
    상기 제2 메모리 셀을 선택하는 상기 컬럼 선택 라인의 전압 레벨이 상기 제1 메모리 셀을 선택하는 상기 컬럼 선택 라인 신호의 전압 레벨보다 커지도록 상기 컬럼 선택 라인 드라이버를 제어하고,
    상기 컬럼 선택 라인 드라이버는
    제1 전원 전압에 연결되는 소스, 구동 제어 신호의 제1 비트를 수신하는 게이트 및 제1 노드에 연결되는 드레인을 구비하는 제1 파워 스위치;
    상기 제1 전원 전압보다 높은 레벨을 가지는 제2 전원 전압에 연결되는 소스, 상기 구동 제어 신호의 제2 비트를 수신하는 게이트 및 상기 제1 노드에 연결되는 드레인을 구비하는 제2 파워 스위치;
    상기 제1 노드에 연결되는 소스, 상기 컬럼 어드레스를 기초로 생성된 디코딩된 컬럼 어드레스를 수신하는 게이트 및 제2 노드에 연결되는 드레인을 구비하는 피모스 트랜지스터; 및
    상기 제2 노드에 연결되는 드레인, 상기 디코딩된 컬럼 어드레스를 수신하는 게이트 및 접지 전압에 연결되는 소스를 구비하는 엔모스 트랜지스터를 포함하고,
    상기 제2 노드의 전압으로 상기 컬럼 선택 라인을 구동하고,
    상기 타이밍/전압 제어 회로는
    상기 제1 메모리 셀을 액세스하는 경우에는, 상기 구동 제어 신호를 이용하여 상기 제1 파워 스위치를 턴-온시키고, 상기 제2 파워 스위치를 턴-오프시켜 상기 제1 전원 전압의 레벨에 기초하여 상기 컬럼 선택 라인을 구동하고,
    상기 제2 메모리 셀을 액세스하는 경우에는, 상기 구동 제어 신호를 이용하여 상기 제1 파워 스위치를 턴-오프시키고, 상기 제2 파워 스위치를 턴-온시켜 상기 제2 전원 전압의 레벨에 기초하여 상기 컬럼 선택 라인을 구동하고,
    상기 제2 메모리 셀 보다 상기 제2 방향으로의 거리가 더 먼 제3 메모리 셀을 액세스하는 경우에는 상기 구동 제어 신호를 이용하여 상기 제1 파원 스위치와 상기 제2 파워 스위치를 턴-온시키는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서,
    상기 컬럼 디코더는 상기 제1 비트라인 감지 증폭기와 상기 제2 비트라인 감지 증폭기에 연결되는 컬럼 선택 라인을 구동하는 컬럼 선택 라인 드라이버를 포함하고,
    상기 타이밍/전압 제어 회로는
    상기 컬럼 선택 라인의 구동과 관련되는 전류 구동 능력이 상기 제1 메모리 셀 보다 상기 제2 메모리 셀을 선택할 때 더 커지도록 상기 컬럼 선택 라인 드라이버를 제어하고,
    상기 컬럼 선택 라인 드라이버는
    구동 제어 신호의 제1 비트와 상기 컬럼 어드레스를 기초로 생성된 디코딩된 컬럼 어드레스에 대하여 앤드 연산을 수행하는 제1 앤드 게이트;
    상기 구동 제어 신호의 제2 비트와 상기 디코딩된 컬럼 어드레스에 대하여 앤드 연산을 수행하는 제2 앤드 게이트;
    상기 구동 제어 신호의 제3 비트와 상기 디코딩된 컬럼 어드레스에 대하여 앤드 연산을 수행하는 제3 앤드 게이트;
    전원 전압에 연결되는 소스, 상기 제1 앤드 게이트의 출력을 수신하는 게이트 및 제1 노드에 연결되는 드레인을 구비하는 제1 피모스 트랜지스터;
    상기 전원 전압에 연결되는 소스, 상기 제2 앤드 게이트의 출력을 수신하는 게이트 및 상기 제1 노드에 연결되는 드레인을 구비하는 제2 피모스 트랜지스터;
    상기 전원 전압에 연결되는 소스, 상기 제3 앤드 게이트의 출력을 수신하는 게이트 및 상기 제1 노드에 연결되는 드레인을 구비하는 제3 피모스 트랜지스터;
    상기 제1 노드에 연결되는 드레인, 상기 디코딩된 컬럼 어드레스를 수신하는 게이트 및 접지 전압에 연결되는 드레인을 구비하는 엔모스 트랜지스터를 포함하고,
    상기 제1 노드의 전압으로 상기 컬럼 선택 라인을 구동하고,
    상기 타이밍/전압 제어 회로는
    상기 제1 메모리 셀을 액세스하는 경우에는, 상기 구동 제어 신호를 이용하여 상기 제1 피모스 트랜지스터를 턴-온시키고, 상기 제2 피모스 트랜지스터를 턴-오프시켜 상기 제1 피모스 트랜지스터의 전류 구동 능력으로 상기 컬럼 선택 라인을 구동하고,
    상기 제2 메모리 셀을 액세스하는 경우에는, 상기 구동 제어 신호를 이용하여 상기 제1 피모스 트랜지스터와 상기 제2 피모스 트랜지스터를 턴-온시켜, 상기 제1 피모스 트랜지스터와 상기 제2 피모스 트랜지스터의 전류 구동 능력으로 상기 컬럼 선택 라인을 구동하고,
    상기 제2 메모리 셀보다 상기 제2 방향으로 거리가 더 먼 제3 메모리 셀을 액세스하는 경우에는, 상기 구동 제어 신호를 이용하여 상기 제1 피모스 트랜지스터, 상기 제2 피모스 트랜지스터 및 상기 제3 피모스 트랜지스터를 턴-온시키는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서,
    상기 컬럼 디코더는 상기 제1 비트라인 감지 증폭기와 상기 제2 비트라인 감지 증폭기에 연결되는 컬럼 선택 라인을 구동하는 컬럼 선택 라인 드라이버를 포함하고,
    상기 타이밍/전압 제어 회로는
    상기 로우 블록 정보 신호를 디코딩하여, 디코딩된 로우 블록 신호를 출력하는 로우 블록 정보 디코더;
    상기 디코딩된 로우 블록 신호에 기초하여 상기 컬럼 선택 라인 드라이버를 제어하는 제1 구동 제어 신호를 생성하는 컬럼 선택 라인 판단 로직;
    상기 디코딩된 로우 블록 신호에 기초하여 상기 제1 로컬 감지 증폭기와 상기 제2 로컬 감지 증폭기를 활성화시키는 로컬 감지 인에이블 신호의 활성화 구간을 결정하는 제2 구동 제어 신호를 생성하는 제1 판단 로직;
    상기 디코딩된 로우 블록 신호에 기초하여 상기 입출력 감지 증폭기를 활성화시키는 입출력 감지 인에이블 신호의 활성화 구간을 결정하는 제3 구동 제어 신호를 생성하는 제2 판단 로직; 및
    상기 제3 구동 제어 신호에 기초하여 상기 입출력 감지 인에이블 신호를 생성하는 제1 신호 생성기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 컬럼 선택 라인 판단 로직은 상기 제2 메모리 셀을 선택하는 상기 컬럼 선택 라인 신호의 전압 레벨이 상기 제1 메모리 셀을 선택하는 상기 컬럼 선택 라인 신호의 전압 레벨보다 커지도록 상기 제1 구동 제어 신호를 생성하거나, 상기 컬럼 선택 라인 신호의 구동과 관련되는 전류 구동 능력이 상기 제1 메모리 셀 보다 상기 제2 메모리 셀을 선택할 때 더 커지도록 상기 제1 구동 제어 신호를 생성하고,
    상기 제1 판단 로직은 상기 제1 로컬 감지 증폭기에 인가되는 상기 로컬 감지 인에이블 신호의 제1 활성화 구간이 상기 제2 로컬 감지 증폭기에 인가되는 상기 로컬 감지 인에이블 신호의 제2 활성화 구간보다 작아지도록 상기 제2 구동 제어 신호를 생성하고,
    상기 컬럼 디코더는 상기 제2 구동 제어 신호에 기초하여 상기 로컬 감지 인에이블 신호를 생성하는 제2 신호 생성기를 포함하고,
    상기 제2 신호 생성기는
    상기 제2 구동 제어 신호에 기초하여 상기 로컬 감지 인에이블 신호의 비활성화 구간을 조절하는 비활성화 구간 신호를 생성하는 비활성 구간 조절 로직; 및
    일정한 활성화 구간을 가지는 제1 로컬 감지 인에이블 신호와 상기 비활성화 구간 신호에 앤드 연산을 수행하여 상기 로컬 감지 인에이블 신호를 출력하는 앤드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 제2 판단 로직은 상기 제1 메모리 셀을 액세스하는 경우의 상기 입출력 감지 인에이블 신호의 제1 활성화 구간이 상기 제2 메모리 셀을 액세스하는 경우의 상기 입출력 감지 인에이블 신호의 제2 활성화 구간보다 작아지도록 상기 제3 구동 제어 신호를 생성하고,
    상기 제1 신호 생성기는
    상기 제3 구동 제어 신호에 기초하여 상기 입출력 감지 인에이블 신호의 비활성화 구간을 조절하는 비활성화 구간 신호를 생성하는 비활성 구간 조절 로직; 및
    일정한 활성화 구간을 가지는 제1 입출력 감지 인에이블 신호와 상기 비활성화 구간 신호에 앤드 연산을 수행하여 상기 입출력 감지 인에이블 신호를 출력하는 앤드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제6항에 있어서,
    상기 컬럼 선택 라인 판단 로직은 상기 제2 메모리 셀을 선택하는 상기 컬럼 선택 라인의 전압 레벨이 상기 제1 메모리 셀을 선택하는 상기 컬럼 선택 라인의 전압 레벨보다 커지도록 상기 제1 구동 제어 신호를 생성하거나, 상기 컬럼 선택 라인의 구동과 관련되는 전류 구동 능력이 상기 제1 메모리 셀 보다 상기 제2 메모리 셀을 선택할 때 더 커지도록 상기 제1 구동 제어 신호를 생성하고,
    상기 제1 판단 로직은 상기 제1 로컬 감지 증폭기에 인가되는 상기 로컬 감지 인에이블 신호의 제1 활성화 구간이 상기 제2 로컬 감지 증폭기에 인가되는 상기 로컬 감지 인에이블 신호의 제2 활성화 구간보다 작아지도록 상기 제2 구동 제어 신호를 생성하고,
    상기 제2 판단 로직은 상기 제1 메모리 셀을 액세스하는 경우의 상기 입출력 감지 인에이블 신호의 제1 활성화 구간이 상기 제2 메모리 셀을 액세스하는 경우의 상기 입출력 감지 인에이블 신호의 제2 활성화 구간보다 작아지도록 상기 제3 구동 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 복수의 뱅크 어레이들을 포함하고, 상기 복수의 뱅크 어레이들 각각은 워드라인들과 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 포함하고, 로우 어드레스의 일부 비트들인 로우 블록 식별 비트들에 의하여 복수의 로우 블록들로 구분되고, 상기 복수의 로우 블록들 각각은 제1 방향으로 배열된 복수의 서브 어레이 블록들을 포함하는 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 동작 방법으로서,
    외부의 메모리 컨트롤러로부터 액티브 커맨드와 액세스 어드레스를 수신하는 단계;
    상기 메모리 셀 어레이에 상기 워드라인들을 통하여 연결되는 로우 디코더에서 상기 액세스 어드레스에 기초하여 타겟 메모리 셀을 포함하는 타겟 로우 블록을 나타내는 로우 블록 정보 신호를 생성하는 단계; 및
    타이밍/전압 제어 회로에서 상기 타겟 로우 블록의 상기 제1 방향과 교차하는 제2 방향으로의 컬럼 디코더로부터의 거리를 나타내는 상기 로우 블록 정보 신호에 기초하여 상기 타겟 메모리 셀에 대한 메모리 동작의 동작 구간 및 동작 전압 중 적어도 하나를 다르게 조절하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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