CN117316231A - 半导体存储器件和包括该半导体存储器件的存储器系统 - Google Patents

半导体存储器件和包括该半导体存储器件的存储器系统 Download PDF

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CN117316231A CN202310721706.6A CN202310721706A CN117316231A CN 117316231 A CN117316231 A CN 117316231A CN 202310721706 A CN202310721706 A CN 202310721706A CN 117316231 A CN117316231 A CN 117316231A
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Abstract

本申请提供了一种半导体存储器件和包括该半导体存储器件的存储器系统。该半导体存储器件包括：存储单元阵列；行锤击管理电路，该行锤击管理电路被配置成：基于激活命令来对访问次数进行计数，以及基于激活命令之后施加的第一命令，执行内部读取‑更新‑写入操作，以从目标存储单元行的计数单元中读取计数数据、以及以将所更新的计数数据写入目标存储单元行的计数单元中；以及列译码器，该列译码器被配置成：使用第一位线访问第一存储单元；以及，使用第一电压将数据存储在第一存储单元中，或者在小于参考写入时间间隔的内部写入时间间隔期间使用大于第一电压的第二电压执行内部写入操作，以将计数数据存储在第一存储单元中。

Description

半导体存储器件和包括该半导体存储器件的存储器系统
相关申请的交叉引用
本申请要求在韩国知识产权局于2022年6月28日提交的韩国专利申请No.10-2022-0078650以及于2022年9月28日提交的韩国专利申请No.10-2022-0123005的优先权，其内容以引用整体的方式并入本文。
技术领域
本公开内容涉及存储器，并且更具体地涉及防御行锤击攻击的半导体存储器件以及包括该半导体存储器件的存储器系统。
背景技术
半导体存储器件可以被分为易失性存储器件或非易失性存储器件。易失性存储器件可以指在断电时丢失存储在其中的数据的存储器件。作为易失性存储器件的示例，动态随机存取存储器(DRAM)可以用于诸如移动系统、服务器或图形装置等的各种装置中。
在诸如动态随机存取存储器(DRAM)器件等的易失性存储器件中，存储在存储单元中的单元电荷可能因泄漏电流而丢失。此外，当字线在激活状态与预充电状态之间频繁转变时(例如，当字线被密集或频繁访问时)，连接到与被频繁访问的字线相邻的字线的受影响的存储单元可能会丢失存储的电荷。存储在存储单元中的电荷可以在数据因单元电荷的泄漏而丢失之前通过再充电来维持。这种对单元电荷的再充电被称为刷新操作，并且刷新操作可以在丢失的单元电荷变得显著之前被重复地执行。
发明内容
提供一种能够缩短内部写入时间间隔的半导体存储器件。
还提供一种能够缩短写入时间间隔的半导体存储器件。
还提供一种能够缩短内部写入时间间隔的存储器系统。
附加方面将部分地在随后的描述中阐述，并且部分地将从描述中是清楚的，或者可以通过所呈现的实施例的实践而习得。
根据本公开内容的方面，一种半导体存储器件包括：存储单元阵列，所述存储单元阵列包括多个存储单元行，其中所述多个存储单元行中的每个存储单元行包括多个存储单元；行锤击管理电路，所述行锤击管理电路被配置成：基于从外部存储器控制器接收到的激活命令来对所述每个存储单元行的访问次数进行计数，以将所计数的次数作为计数数据存储在所述每个存储单元行中的至少一个计数单元中，并且基于在所述激活命令之后施加的第一命令，执行内部读取-更新-写入操作，以从所述多个存储单元行之中的目标存储单元行中的所述计数单元读取所述计数数据、对所述计数数据进行更新、以及将所更新的计数数据存储在所述目标存储单元行中的所述至少一个计数单元中；以及列译码器，所述列译码器被配置成：基于列地址，使用第一位线对所述多个存储单元之中的第一存储单元进行访问；以及使用第一电源电压将数据存储在所述第一存储单元中，或在小于参考写入时间间隔的内部写入时间间隔期间使用第二电源电压执行内部写入操作，以将所述计数数据存储在所述第一存储单元中，其中，所述第二电源电压的电压电平大于所述第一电源电压的电压电平。
根据本公开内容的方面，一种半导体存储器件包括：存储单元阵列，所述存储单元阵列包括多个存储单元行，其中所述多个存储单元行中的每个存储单元行包括多个存储单元；行译码器，所述行译码器被配置成：基于伴随有从外部存储器控制器接收到的写入命令的行地址，启用连接到所述多个存储单元行之中的目标存储单元行的第一字线；以及列译码器，所述列译码器被配置成：基于列地址，使用第一位线对所述目标存储单元行中的第一存储单元进行访问；使用第一电源电压执行第一写入操作，以将数据存储在所述第一存储单元中，直到预充电命令被施加到半导体存储器件；以及从所述预充电命令被施加到所述半导体存储器件的第一时间点直到所述第一字线被禁用的第二时间点，使用第二电源电压执行第二写入操作以将数据存储在所述第一存储单元中，其中，所述第二电源电压的电压电平大于所述第一电源电压的电压电平。
根据本公开内容的方面，一种存储器系统包括：半导体存储器件；以及存储器控制器，所述存储器控制器被配置成控制所述半导体存储器件，其中，所述半导体存储器件包括：存储单元阵列，所述存储单元阵列包括多个存储单元行，其中所述多个存储单元行中的每个存储单元行包括多个存储单元；行锤击管理电路，所述行锤击管理电路被配置成：基于从外部存储器控制器接收到的激活命令来对所述每个存储单元行的访问次数进行计数，以将所计数的次数作为计数数据存储在所述每个存储单元行中的至少一个计数单元中，以及基于在所述激活命令之后施加的第一命令，执行内部读取-更新-写入操作，以从所述多个存储单元行之中的目标存储单元行中的所述计数单元读取所述计数数据、对所述计数数据进行更新、以及将所更新的计数数据存储在所述目标存储单元行的所述计数单元中；以及列译码器，所述列译码器被配置成：基于列地址，使用第一位线对所述多个存储单元之中的第一存储单元进行访问；以及使用第一电源电压将数据存储在所述第一存储单元中，或在小于参考写入时间间隔的内部写入时间间隔期间使用第二电源电压执行内部写入操作，以将所述计数数据存储在所述第一存储单元中，其中，所述第二电源电压的电压电平大于所述第一电源电压的电压电平。
附图说明
从结合附图的以下描述中，本公开内容的某些实施例的上述方面和其他方面、特征和优点将更清楚，其中：
图1是图示根据实施例的存储器系统的框图；
图2是图示根据实施例的图1的存储器控制器的框图；
图3是图示根据实施例的图1的半导体存储器件的示例的框图；
图4图示了根据实施例的图3的半导体存储器件中的第一存储体阵列的示例；
图5是图示根据实施例的图3的刷新控制电路的示例的框图；
图6是图示根据实施例的图5所示的刷新时钟发生器的示例的电路图；
图7是图示根据实施例的图5的刷新时钟发生器的另一示例的电路图；
图8是图示根据实施例的图3的定时控制电路的示例的框图；
图9是图示根据实施例的图3的半导体存储器件中的行锤击管理电路的示例的框图；
图10图示了根据实施例的图9的行锤击管理电路中的锤击地址队列的示例；
图11是图示根据实施例的图10的锤击地址队列的示例性操作的时序图；
图12图示了根据实施例的图3的半导体存储器件的一部分；
图13图示了根据实施例的图12的第一存储体阵列的一部分；
图14是图示根据实施例的图13的位线读出放大器的电路图；
图15图示了根据实施例的图13的局部读出放大器电路的示例；
图16图示了根据实施例的图12的多个子列译码器中的一个子列译码器；
图17图示了根据实施例的图12的半导体存储器件的一部分；
图18A是图示根据实施例的半导体存储器件的操作的时序图；
图18B是图示根据实施例的随着图17中的列选择信号的电压电平变化的单元电容器的电压电平的曲线图；
图19图示了根据实施例的用于解释写入操作的图3的半导体存储器件的一部分；
图20图示了根据实施例的用于解释读取操作的图3的半导体存储器件的一部分；
图21是图示根据实施例的图19或图20的半导体存储器件中的ECC引擎的示例的框图；
图22是图示根据实施例的图3的第一存储体阵列的示例的框图；
图23至图25图示了根据实施例的可以在图1的存储器系统中使用的示例性命令；
图26和图27分别图示了根据实施例的在存储器系统使用激活计数更新命令时存储器系统的命令协议的示例；
图28图示了根据实施例的在存储器系统基于预充电命令来更新计数数据时存储器系统的命令协议的示例；
图29图示了根据实施例的在存储器系统基于包括自动预充电的读取命令或包括自动预充电的写入命令来更新计数数据时存储器系统的命令协议的示例；
图30是根据实施例的为了描述锤击刷新地址的生成而图示存储单元阵列的一部分的视图；
图31是根据实施例的为了描述响应于第二类型的锤击地址来生成锤击刷新地址而图示存储单元阵列的一部分的视图；
图32A、图32B和图33是图示根据实施例的图5的刷新控制电路的示例性操作的时序图；
图34是图示根据实施例的半导体存储器件的框图；
图35是图示根据实施例的包括堆叠式存储器件的半导体封装体的配置图；
图36是图示根据实施例的具有四存储区块(quad-rank)存储器模块的存储器系统的框图；
图37是图示根据实施例的可以被包括在图3的列译码器中的写入定时控制器的示例的框图；
图38是图示根据实施例的图37的写入定时控制器的操作的时序图。
具体实施方式
在下文中参考附图更全面地描述本公开内容的各种示例性实施例，在附图中示出了示例性实施例。
图1是图示根据示例性实施例的存储器系统的框图。
参考图1，存储器系统20可以包括存储器控制器30和半导体存储器件200。
存储器控制器30可以控制存储器系统20的整体操作。存储器控制器30可以控制外部主机与半导体存储器件200之间的整体数据交换。例如，存储器控制器30可以响应于来自主机的请求而将数据写入半导体存储器件200或从半导体存储器件200读取数据。
此外，存储器控制器30可以向半导体存储器件200发出操作命令以控制半导体存储器件200。在一些示例性实施例中，半导体存储器件200是包括动态存储单元的存储器件，诸如动态随机存取存储器(DRAM)、双倍数据速率5(DDR5)同步DRAM(SDRAM)、DDR6 SDRAM等。
存储器控制器30可以向半导体存储器件200传输可以被称为命令时钟信号的时钟信号CK、命令CMD以及包括地址ADDR的地址信号。本文中，为了描述方便，时钟信号CK、命令CMD以及地址ADDR的术语与多个时钟信号CK、多个命令CMD以及多个地址ADDR的术语可以互换地使用。当存储器控制器30将数据信号DQ写入半导体存储器件200时，存储器控制器30可以向半导体存储器件200传输数据选通信号DQS。当存储器控制器30从半导体存储器件200读取数据信号DQ时，半导体存储器件200可以向存储器控制器30传输数据选通信号DQS。地址ADDR可以伴随有命令CMD并且地址ADDR可以被称为访问地址。
存储器控制器30可以包括控制存储器控制器30的整体操作的中央处理单元(CPU)35以及生成与半导体存储器件200的多个存储单元行的行锤击相关联的刷新管理命令的刷新管理(RFM)控制逻辑100。
半导体存储器件200可以包括存储数据信号DQ的存储单元阵列310、控制逻辑电路210以及行锤击(RH)管理电路500。
控制逻辑电路210可以控制半导体存储器件200的操作。存储单元阵列310可以包括多个存储单元行并且每个存储单元行可以包括多个存储单元，该多个存储单元可以是例如易失性存储单元。存储单元阵列310可以包括位线读出放大器(BLSA)750和局部读出放大器(LSA)785。
存储单元MC可以连接到字线WL和位线BL，并且位线读出放大器750可以通过位线BL和互补位线BLB连接到存储单元MC，以及局部读出放大器785可以通过包括局部输入/输出(I/O)线和互补局部I/O线的局部I/O线对而连接到位线读出放大器750。
响应于来自存储器控制器30的激活命令，行锤击管理电路500可以对与多个存储单元行中的每一个存储单元行相关联的访问次数进行计数，并且将计数值(例如，计数值可以被称为所计数的次数)作为计数数据存储在多个存储单元行的每一个存储单元行的计数单元中。在实施例中，与存储单元行相关联的访问次数可以指的是存储单元行被访问的次数，并且可以被称为对存储单元行的访问次数。行锤击管理电路500可以基于计数值与参考次数的比较而基于先进先出(FIFO)来存储多个存储单元行之中的被密集地访问的一个或更多个候选锤击地址，直到第一数量；可以响应于存储在其中的候选锤击地址的数量达到第一数量而转变或以其他方式改变提供给存储器控制器30的警报信号ALRT的逻辑电平；以及，可以响应于存储在其中的候选锤击地址的数量达到第一数量而将存储在其中的候选锤击地址中的一个候选锤击地址作为锤击地址输出。本文中，术语“密集地访问”可以意味着特定存储单元行被访问的次数等于或大于第一参考次数。
响应于在激活命令之后施加的诸如激活计数更新命令或预充电命令等的后续命令，行锤击管理电路500可以执行内部读取-更新-写入操作，来从多个存储单元行之中的目标存储单元行读取计数数据，以更新所读取的计数数据，并且将所更新的计数数据写入目标存储单元行。
行锤击管理电路500可以响应于后续命令而更新存储在目标存储单元行的计数单元中的计数值。激活计数更新命令可以是用于指定内部读取-更新-写入操作的专用命令，该专用命令在对目标存储单元行的读取命令或写入命令之后并且在对目标存储单元行进行预充电之前被施加到半导体存储器件200。
在示例性实施例中，行锤击管理电路500可以基于在激活命令被施加之后施加的预充电命令的标志来执行内部读取-更新-写入操作，并且控制逻辑电路210可以对目标存储单元行进行预充电。
在示例性实施例中，行锤击管理电路500可以在基于在激活命令被施加之后被选择性地施加的包括自动预充电的读取命令的标志或包括自动预充电的写入命令的标志对目标存储单元行进行预充电之前，执行内部读取-更新-写入操作。
控制逻辑电路210可以控制例如图12中所示的第一列译码器270a，使得：第一列译码器270a执行正常写入操作，以响应于写入命令而使用提供给位线读出放大器750的第一电源电压将数据写入多个存储单元行中的每一个存储单元行中的正常单元中，并且执行内部写入操作，以使用提供给局部读出放大器785的第二电源电压将计数数据写入多个存储单元行中的每一个存储单元行中的计数单元中。第二电源电压的电压电平可以大于第一电源电压的电压电平。因此，列译码器270a可以在小于参考写入时间间隔的内部写入时间间隔期间执行内部写入操作以写入计数数据，从而防止内部写入操作的性能劣化。
半导体存储器件200由于存储数据的存储单元的电荷泄漏而周期性地执行刷新操作。由于半导体存储器件200的制造工艺的按比例减少，存储单元的存储电容可以减小并且刷新周期可以缩短。因为整个刷新时间可以随着半导体存储器件200的存储容量的增加而增加，所以刷新周期可以进一步缩短。
为了补偿由于对特定行或锤击地址的密集访问导致的相邻存储单元的劣化，可以采用目标行刷新(TRR)方案并且可以使用存储器内刷新方案来减轻存储器控制器的负担。存储器控制器可以完全负责TRR方案中的锤击刷新操作，而半导体存储器件可以完全负责存储器内刷新方案中的锤击刷新操作。
随着存储容量的增加和对半导体存储器件的低功耗的需求增加，存储器内刷新的芯片尺寸开销(overhead)可能会很严重。此外，因为即使没有密集访问，半导体存储器件也可能执行锤击刷新操作，所以可能会增加功耗。此外，可以管理从多个存储单元行中选择的一些存储单元行的行锤击。
在根据示例性实施例的存储器系统20中，当行锤击管理电路500对与多个存储单元行相关联的激活次数中的每个激活次数进行计数并且将计数值作为计数数据存储在多个存储单元行中的每一个存储单元行的计数单元中以及可以基于计数值来管理所有存储单元行的行锤击时，半导体存储器件可以通过缩短内部写入时间间隔来防止存储器系统的性能劣化。
图2是图示根据示例性实施例的图1的存储器控制器的框图。
参考图2，存储器控制器30可以包括通过总线31彼此连接的CPU 35、RFM控制逻辑100、刷新逻辑40、主机接口50、调度器55以及存储器接口60。
CPU 35可以控制存储器控制器30的整体操作。CPU 35可以通过总线31控制RFM控制逻辑100、刷新逻辑40、主机接口50、调度器55以及存储器接口60。
刷新逻辑40可以基于半导体存储器件200的刷新间隔来生成用于刷新多个存储单元行的存储单元的自动刷新命令。
主机接口50可以执行与主机的对接。存储器接口60可以执行与半导体存储器件200的对接。
调度器55可以管理存储器控制器30中生成的命令序列的调度和传输。调度器55可以经由存储器接口60向半导体存储器件200传输激活命令和后续命令，并且半导体存储器件200可以更新每个存储单元行的激活计数以管理所有存储单元行的行锤击。
RFM控制逻辑100可以响应于来自半导体存储器件200的警报信号ALRT的转变而通过存储器接口60将刷新管理命令施加到半导体存储器件200，使得半导体存储器件200对一个或更多个受害存储单元行执行锤击刷新操作，该一个或更多个受害存储单元行与对应于锤击地址的存储单元行物理地相邻。
图3是图示根据示例性实施例的图1的半导体存储器件的示例的框图。
参考图3，半导体存储器件200可以包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新控制电路400、行地址多路选择器240、列地址锁存器250、行译码器260、列译码器270、存储单元阵列310、读出放大器单元285、I/O门控电路290、纠错码(ECC)引擎350、时钟缓冲器225、选通信号发生器235、电压发生器385、定时控制电路460、行锤击管理电路500以及数据I/O缓冲器320。
存储单元阵列310可以包括第一存储体阵列310a至第十六存储体阵列310s。行译码器260可以包括分别耦接到第一存储体阵列310a至第十六存储体阵列310s的第一行译码器260a至第十六行译码器260s，列译码器270可以包括分别耦接到第一存储体阵列310a至第十六存储体阵列310s的第一列译码器270a至第十六列译码器270s，以及读出放大器单元285可以包括分别耦接到第一存储体阵列310a至第十六存储体阵列310s的第一读出放大器285a至第十六读出放大器285s。
第一存储体阵列310a至第十六存储体阵列310s、第一行译码器260a至第十六行译码器260s、第一列译码器270a至第十六列译码器270s以及第一读出放大器285a至第十六读出放大器285s可以形成第一存储体至第十六存储体。第一存储体阵列310a至第十六存储体阵列310s中的每一者包括形成在多条字线WL和多条位线BL的交叉处的多个存储单元MC。
地址寄存器220可以从存储器控制器30接收包括存储体地址BANK_ADDR、行地址ROW_ADDR以及列地址COL_ADDR的地址ADDR。地址寄存器220可以将接收到的存储体地址BANK_ADDR提供给存储体控制逻辑230，可以将接收到的行地址ROW_ADDR提供给行地址多路选择器240，以及可以将接收到的列地址COL_ADDR提供给列地址锁存器250。此外，地址寄存器220可以将接收到的存储体地址BANK_ADDR和接收到的行地址ROW_ADDR提供给行锤击管理电路500。
存储体控制逻辑230可以响应于存储体地址BANK_ADDR而生成存储体控制信号。与存储体地址BANK_ADDR相对应的第一行译码器260a至第十六行译码器260s中的一者响应于存储体控制信号而被激活，并且与存储体地址BANK_ADDR相对应的第一列译码器270a至第十六列译码器270s中的一者响应于存储体控制信号而被激活。
行地址多路选择器240可以从地址寄存器220接收行地址ROW_ADDR，并且可以从刷新控制电路400接收刷新行地址REF_ADDR。行地址多路选择器240可以选择性地将行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址SRA输出。从行地址多路选择器240输出的行地址SRA被施加到第一行译码器260a至第十六行译码器260s。
刷新控制电路400可以响应于来自控制逻辑电路210的第一刷新控制信号IREF1和第二刷新控制信号IREF2而在正常刷新模式下依次增大或减小刷新行地址REF_ADDR。刷新控制电路400可以在锤击刷新模式下接收锤击地址HADDR，并且可以将一个或更多个锤击刷新地址作为刷新行地址REF_ADDR输出，该一个或更多个锤击刷新地址指定与对应于锤击地址的存储单元行物理地相邻的一个或更多个受害存储单元行。
第一行译码器260a至第十六行译码器260s之中的由存储体控制逻辑激活的行译码器可以对从行地址多路选择器240输出的行地址SRA进行译码，并且可以激活与行地址SRA相对应的字线。例如，所激活的存储体行译码器向与行地址相对应的字线施加字线驱动电压。
列地址锁存器250可以从地址寄存器220接收列地址COL_ADDR，并且可以暂时存储接收到的列地址COL_ADDR。在一些实施例中，在突发模式中，列地址锁存器250可以生成从接收到的列地址COL_ADDR递增的列地址COL_ADDR'。列地址锁存器250可以将暂时存储或生成的列地址COL_ADDR'施加到第一列译码器270a至第十六列译码器270s。
第一列译码器270a至第十六列译码器270s之中的被激活的列译码器通过I/O门控电路290激活与存储体地址BANK_ADDR和列地址COL_ADDR相对应的读出放大器。
I/O门控电路290可以包括用于对输入/输出数据进行门控的电路，并且还可以包括输入数据屏蔽逻辑、用于存储从第一存储体阵列310a至第十六存储体阵列310s输出的数据的读取数据锁存器、以及用于将数据写入第一存储体阵列310a至第十六存储体阵列310s的写入驱动器。
从第一存储体阵列310a至第十六存储体阵列310s中的选定存储体阵列读取的码字CW(例如，图20的读取码字RCW)由耦接到从中读取数据的选定的一个存储体阵列的读出放大器来读出，并且被存储在读取数据锁存器中。在由ECC引擎350对码字CW执行ECC解码之后，可以将存储在读取数据锁存器中的码字CW作为数据DTA(例如，图20的已纠正数据C_DTA)提供给数据I/O缓冲器320。数据I/O缓冲器320可以将数据DTA转换成数据信号DQ并且可以将数据信号DQ与数据选通信号DQS一起传输到存储器控制器30。
可以从存储器控制器30将要写入第一存储体阵列310a至第十六存储体阵列310s中的选定存储体阵列的数据信号DQ提供给数据I/O缓冲器320。数据I/O缓冲器320可以将数据信号DQ转换为数据DTA，并且可以将数据DTA提供给ECC引擎350。ECC引擎350可以对数据DTA执行ECC编码以生成奇偶校验位，并且ECC引擎350可以将包括数据DTA和奇偶校验位的码字CW提供给I/O门控电路290。I/O门控电路290可以通过写入驱动器将码字CW写入选定的一个存储体阵列中的子页中。
数据I/O缓冲器320可以通过在半导体存储器件200的写入操作中将数据信号DQ转换为数据DTA以将来自存储器控制器30的数据信号DQ提供给ECC引擎350，并且在半导体存储器件200的读取操作中，可以将来自ECC引擎350的数据DTA转换为数据信号DQ，以及可以将数据信号DQ和数据选通信号DQS传输到存储器控制器30。
基于来自控制逻辑电路210的第二控制信号CTL2，ECC引擎350可以对数据DTA执行ECC编码并且可以对码字CW执行ECC解码。ECC引擎350可以基于来自控制逻辑电路210的第二控制信号CTL2而对从行锤击管理电路500提供的计数数据CNTD执行ECC编码和ECC解码。
时钟缓冲器225可以接收时钟信号CK，可以通过对时钟信号CK进行缓冲来生成内部时钟信号ICK，以及可以将内部时钟信号ICK提供给对命令CMD和地址ADDR进行处理的电路部件。
选通信号发生器235可以接收时钟信号CK，可以基于时钟信号CK来生成数据选通信号DQS，以及可以将数据选通信号DQS提供给数据I/O缓冲器320。
电压发生器385可以基于从外部装置接收的电源电压VDD来生成第一电源电压VINTA和第二电源电压VLSA，并且可以将第一电源电压VINTA和第二电源电压VLSA提供给存储单元阵列310。电压发生器385可以基于从控制逻辑电路210提供的第四控制信号CTL4来调整第一电源电压VINTA的电压电平和第二电源电压VLSA的电压电平。
行锤击管理电路500可以响应于来自存储器控制器30的激活命令，对与多个存储单元行中的每一个存储单元行相关联的访问次数(例如，多个存储单元行中的每一个存储单元行被访问的次数)进行计数，以将计数值作为计数数据CNTD存储在多个存储单元行的每一个存储单元行的计数单元中。行锤击管理电路500可以基于将计数值与参考次数进行比较而基于先进先出(FIFO)方案来存储多个存储单元行之中的被密集地访问的一个或更多个候选锤击地址，直到第一数量；可以响应于存储在其中的候选锤击地址的数量达到第一数量而转变通过警报引脚201提供给存储器控制器30的警报信号ALRT的逻辑电平；以及，可以将存储在其中的候选锤击地址之一作为锤击地址HADDR提供给刷新控制电路400。
控制逻辑电路210可以控制半导体存储器件200的操作。例如，控制逻辑电路210可以生成用于半导体存储器件200的控制信号，以便执行写入操作、读取操作、正常刷新操作以及锤击刷新操作。控制逻辑电路210可以包括对从存储器控制器30接收的命令CMD进行译码的命令译码器211和设置半导体存储器件200的操作模式的模式寄存器212。
例如，命令译码器211可以通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行译码来生成与命令CMD相对应的控制信号。控制逻辑电路210可以向I/O门控电路提供第一控制信号CTL1，向ECC引擎350提供第二控制信号CTL2，向行锤击管理电路500提供第三控制信号CTL3，以及向电压发生器385提供第四控制信号CTL4。此外，命令译码器211可以通过对命令CMD进行译码来生成内部命令信号，这些内部命令信号包括第一刷新控制信号IREF1、第二刷新控制信号IREF2、激活信号IACT、预充电信号IPRE、读取信号IRD以及写入信号IWR。
定时控制电路460可以接收激活信号IACT、预充电信号IPRE、读取信号IRD、写入信号IWR、译码后的行地址DRA以及译码后的列地址DCA，并且可以生成用于控制字线的字线控制信号WCTL和用于控制位线的位线控制信号BCTL，以及可以将字线控制信号WCTL和位线控制信号BCTL提供给存储单元阵列310。
图4图示了图3的半导体存储器件中的第一存储体阵列的示例。
参考图4，第一存储体阵列310a包括：多条字线WL0至WLm-1，其中m为大于2的自然数；多条位线BL0至BLn-1，其中n为大于2的自然数；以及多个存储单元MC，该多个存储单元MC设置在字线WL0至WLm-1与位线BL0至BLn-1之间的交叉处。每个存储单元MC包括耦接到字线WL0至WLm-1中的每一者和位线BL0至BLn-1中的每一者的单元晶体管以及耦接到单元晶体管的单元电容器。每个存储单元MC可以具有DRAM单元结构。字线WL0至WLm-1中的每一者沿第一方向D1延伸，并且位线BL1至BLn-1的每一者沿与第一方向D1交叉的第二方向D2延伸。
耦接到多个存储单元MC的字线WL0至WLm-1可以被称为第一存储体阵列310a的行，并且耦接到多个存储单元MC的位线BL0至BLn-1可以被称为第一存储体阵列310a的列。
图5是图示根据示例性实施例的图3的刷新控制电路的示例的框图。
参考图5，刷新控制电路400可以包括刷新控制逻辑410、刷新时钟发生器420、刷新计数器430以及锤击刷新地址发生器440。
刷新控制逻辑410可以响应于刷新管理信号RFMS而提供模式信号MS。此外，刷新控制逻辑410可以响应于第一刷新控制信号IREF1和第二刷新控制信号IREF2之一而向锤击刷新地址发生器440提供锤击刷新信号HREF以控制锤击地址的输出定时。
图3的控制逻辑电路210可以基于来自存储器控制器30的刷新管理命令而向刷新控制电路400提供刷新管理信号RFMS。
刷新时钟发生器420可以基于第一刷新控制信号IREF1、第二刷新控制信号IREF2以及模式信号MS而生成指示正常刷新操作的定时的刷新时钟信号RCK。刷新时钟发生器420可以响应于接收到第一刷新控制信号IREF1或者在第二刷新控制信号IREF2被激活期间生成刷新时钟信号RCK。
当来自存储器控制器30的命令CMD对应于自动刷新命令时，每当图3的控制逻辑电路210接收到自动刷新命令时，控制逻辑电路210可以将第一刷新控制信号IREF1施加到刷新控制电路400。当来自存储器控制器30的命令CMD对应于自刷新进入命令时，控制逻辑电路210可以将第二刷新控制信号IREF2施加到刷新控制电路400，并且第二刷新控制信号IREF2在从控制逻辑电路210接收到自刷新进入命令的时间点到控制逻辑电路210接收到自刷新退出命令的时间点被激活。
刷新计数器430可以通过在刷新时钟信号RCK的周期中执行计数操作来生成依次指定存储单元行的计数器刷新地址CREF_ADDR，并且可以将计数器刷新地址CREF_ADDR作为刷新行地址REF_ADDR提供给图3的行地址多路选择器240。
锤击刷新地址发生器440可以包括锤击地址存储装置445和映射器450。
锤击地址存储装置445可以存储锤击地址HADDR并且可以响应于锤击刷新信号HREF而将锤击地址HADDR输出到映射器450。映射器450可以生成锤击刷新地址HREF_ADDR，该锤击刷新地址HREF_ADDR指定与对应于锤击地址HADDR的存储单元行物理地相邻的一个或更多个受害存储单元行。
锤击刷新地址发生器440可以将锤击刷新地址HREF_ADDR作为刷新行地址REF_ADDR提供给图3的行地址多路选择器240。
图6是图示根据示例性实施例的图5所示的刷新时钟发生器的示例的电路图。
参考图6，刷新时钟发生器420a可以包括多个振荡器421、422和423、多路选择器424以及译码器425a。译码器425a可以对第一刷新控制信号IREF1、第二刷新控制信号IREF2以及模式信号MS进行译码以输出时钟控制信号RCS1。振荡器421、422和423生成具有不同周期的刷新时钟信号RCK1、RCK2和RCK3。多路选择器424响应于时钟控制信号RCS1而选择刷新时钟信号RCK1、RCK2和RCK3之一以提供刷新时钟信号RCK。
因为模式信号MS指示行锤击事件发生，所以刷新时钟发生器420a可以通过选择刷新时钟信号RCK1、RCK2和RCK3之一来调整刷新周期。
图7是图示根据示例性实施例的图5的刷新时钟发生器的另一示例的电路图。
参考图7，刷新时钟发生器420b可以包括译码器425b、偏置单元426以及振荡器427。振荡器427可以包括串联连接的多个延迟单元。多个延迟单元中的每一个延迟单元可以连接在电源电压Vcc与接地电压之间，并且多个延迟单元中的每一个延迟单元可以包括串联连接在电源电压Vcc与接地电压之间的p沟道金属氧化物半导体(PMOS)晶体管、缓冲器以及n沟道金属氧化物半导体(NMOS)晶体管。
译码器425b可以对第一刷新控制信号IREF1、第二刷新控制信号IREF2以及模式信号MS进行译码以输出时钟控制信号RCS2。偏置单元426响应于时钟控制信号RCS2而生成控制电压VCON。振荡器427根据施加到PMOS晶体管的栅极和NMOS晶体管的栅极的控制电压VCON而生成具有可变周期的刷新时钟信号RCK。
因为模式信号MS(例如，基于行锤击事件的发生)指示已经接收到刷新管理信号RFMS，所以刷新时钟发生器420b可以通过基于时钟控制信号RCS2来改变刷新时钟信号RCK的周期而调整刷新周期。
图8是图示根据示例性实施例的图3的定时控制电路的示例的框图。
参考图8，定时控制电路460可以包括字线控制信号发生器465和位线控制信号发生器470。
字线控制信号发生器465可以基于与命令CMD相对应的内部命令信号IACT、IWR和IRD及译码后的行地址DRA来生成包括第一字线控制信号PXi和第二字线控制信号PXiB的字线控制信号WCTL，以控制字线。此外，字线控制信号发生器465可以向存储单元阵列310提供第一字线控制信号PXi和第二字线控制信号PXiB。
位线控制信号发生器470可以响应于内部命令信号IACT和IPRE以及译码后的列地址DCA而生成包括第二控制信号LANG和LAPG的位线控制信号BCTL，以控制选定的存储单元的位线对的电压电平，并且位线控制信号发生器470可以向存储单元阵列310提供第二控制信号LANG和LAPG。
图9是图示根据示例性实施例的图3的半导体存储器件中的行锤击管理电路的示例的框图。
参考图9，行锤击管理电路500可以包括加法器510、比较器520、寄存器530以及锤击地址队列600。
加法器510可以更新从目标存储单元行的计数单元读取的计数数据CNTD，以通过将从目标存储单元行的计数单元读取的并且对其执行了ECC解码操作的计数数据CNTD增大一来提供更新的计数数据UCNTD。加法器510可以更新读取的计数数据CNTD。加法器510可以用向上计数器(up-counter)来实现。
更新的计数数据UCNTD被提供给ECC引擎350并且ECC引擎350对更新的计数数据UCNTD执行ECC编码操作。
寄存器530可以存储参考次数NTH1。比较器520可以将读取的计数数据CNTD与参考次数NTH1进行比较，以输出指示比较结果的第一比较信号CS1。
参考次数NTH1可以包括默认参考次数和默认参考次数的倍数，因此，第一比较信号CS1可以包括多个位。
响应于第一比较信号CS1指示读取的计数数据CNTD等于或大于参考次数NTH1，锤击地址队列600可以存储指定目标存储单元行的目标访问地址T_ROW_ADDR作为候选锤击地址并且可以向图3的刷新控制电路400提供存储在其中的候选锤击地址之一作为锤击地址HADDR。锤击地址队列600可以存储访问次数等于或大于参考次数NTH1的目标访问地址T_ROW_ADDR作为候选锤击地址，并且可以基于存储在其中的候选锤击地址的数量而将锤击地址队列600的状态指示为警报信号ALRT的逻辑电平。
图10图示了根据示例性实施例的图9的行锤击管理电路中的锤击地址队列的示例。
参考图10，锤击地址队列600可以包括多个FIFO寄存器610a、610b、……、610h以及监控逻辑650。多个FIFO寄存器610a、610b、……、610h的数量可以对应于第一数量。
多个FIFO寄存器610a、610b、……、610h可以从输入端子IN到输出端子OUT基于FIFO方案来存储多个候选锤击地址CHADDRa、CHADDRb、……、CHADDRh，直到第一数量。
监控逻辑650可以连接到多个FIFO寄存器610a、610b、……、610h，可以管理多个FIFO寄存器610a、610b、……、610h，以及可以监控多个FIFO寄存器610a、610b、……、610h中的每一者是否存储了候选锤击地址。响应于存储在多个FIFO寄存器610a、610b、……、610h中的候选锤击地址的数量达到第一数量(例如，响应于多个FIFO寄存器已满)，监控逻辑650可以将候选锤击地址之中的首先输入的候选锤击地址作为锤击地址HADDR输出，并且可以通过响应于输出锤击地址HADDR而将警报信号ALRT的逻辑电平从第一逻辑电平转变为不同于第一逻辑电平的第二逻辑电平来向存储器控制器30通知锤击地址队列600的状态。
响应于警报信号ALRT的转变，图2的存储器控制器30将刷新管理命令施加到半导体存储器件200，并且监控逻辑650可以响应于基于锤击地址HADDR的锤击刷新操作完成而将警报信号ALRT转变为第一逻辑电平。例如，在从监控逻辑650输出锤击地址HADDR的时间点过去预定时间间隔之后，监控逻辑650可以响应于锤击刷新操作而将警报信号ALRT转变为第一逻辑电平。
图11是图示根据示例性实施例的图10的锤击地址队列的示例性操作的时序图。
在图11图示的示例中，图10的多个FIFO寄存器610a、610b、……、610h包括三个FIFO寄存器610a、610b和610c，对由行地址RA＝j、行地址RA＝k以及行地址RA＝l指定的存储单元行进行重复访问，并且参考次数NTH1对应于1024。
在图11中，ACT-j表示伴随行地址RA＝j的激活命令，PRE-j表示对由行地址RA＝j指定的存储单元行的预充电命令，ACT-k表示伴随行地址RA＝k的激活命令，PRE-k表示对由行地址RA＝k指定的存储单元行的预充电命令，ACT-l表示伴随行地址RA＝l的激活命令，以及PRE-l表示对由行地址RA＝l指定的存储单元行的预充电命令。
参考图10和图11，响应于与由行地址RA＝j指定的存储单元行相关联的计数值(例如，计数数据CNTD)达到1024，将行地址RA＝j作为候选锤击地址存储在FIFO寄存器610a中，响应于与由行地址RA＝k指定的存储单元行相关联的计数值(例如，计数数据CNTD)达到1024，将行地址RA＝k作为候选锤击地址存储在FIFO寄存器610b中，以及响应于与由行地址RA＝l指定的存储单元行相关联的计数值(例如，计数数据CNTD)达到1024，将行地址RA＝l作为候选锤击地址存储在FIFO寄存器610a中。
因为所有FIFO寄存器610a、610b和610c都存储了候选锤击地址，所以监控逻辑650通过将警报信号ALRT转变为第二逻辑电平来向存储器控制器30通知锤击地址队列600已满(或者例如在锤击地址队列600中没有可用空间)。响应于警报信号ALRT的转变，存储器控制器30可以停止将激活命令施加到半导体存储器件200，并且可以将刷新管理命令RFM施加到半导体存储器件200。监控逻辑650可以响应于存储在FIFO寄存器610a中的行地址RA＝j作为锤击地址被输出而将警报信号ALRT从第一逻辑电平(例如，逻辑高电平)转变为第二逻辑电平(例如，逻辑低电平)。
图5的刷新控制电路400可以对与对应于锤击地址的存储单元行物理地相邻的一个或更多个受害存储单元行执行锤击刷新操作，并且监控逻辑650可以在锤击刷新操作被完成之后将警报信号ALRT转变为第一逻辑电平。锤击刷新操作在图11中由“立即R/H缓解”表示。
图12图示了根据示例性实施例的图3的半导体存储器件的一部分。
在图12中，图示了第一存储体阵列310a、第一行译码器260a、第一读出放大器285a、第一列译码器270a以及定时控制电路460。
参考图12，在第一存储体阵列310a中，I个子阵列块SCB可以设置在第一方向D1上，并且J个子阵列块SCB可以设置在与第一方向D1垂直的第二方向D2上。I和J分别表示子阵列块SCB在第一方向D1和第二方向D2上的数量，并且为大于2的自然数。
在第一方向D1上设置在一行中的I个子阵列块SCB可以被称为行块。多条位线、多条字线以及连接到位线和字线的多个存储单元设置在每个子阵列块SCB中。
I+1个子字线驱动器区域SWB可以设置在第一方向D1上的子阵列块SCB之间以及第一方向D1上的每个子阵列块SCB的每一侧上。子字线驱动器可以设置在子字线驱动器区域SWB中。例如，J+1个位线读出放大器区域BLSAB可以设置在第二方向D2上的子阵列块SCB之间、以及在第二方向D2上的每个子阵列块SCB的之上和之下。用于读出存储在存储单元中的数据的位线读出放大器可以设置在位线读出放大器区域BLSAB中。
多个子字线驱动器可以设置在每个子字线驱动器区域SWB中。一个子字线驱动器区域SWB可以与在第一方向D1上与该子字线驱动器区域SWB相邻的两个子阵列块SCB相关联。
多个结合区域CONJ可以被设置成与子字线驱动器区域SWB和位线读出放大器区域BLSAB相邻。电压发生器可以设置在每个结合区域CONJ中。
第一读出放大器285a可以相对于第一存储体阵列310a设置在第一方向D1上，并且第一读出放大器285a可以包括I个I/O读出放大器IOSA286a、IOSA286b、……、IOSA286i以及I个驱动器DRV 287a、DRV 287b、……、DRV 287i。I个I/O读出放大器IOSA286a、IOSA286b、……、IOSA286i中的每一者以及I个驱动器DRV 287a、DRV 287b、……、DRV 287i中的每一者都可以连接到全局I/O线GIO和GIOB。
定时控制电路460可以基于译码后的行地址DRA和译码后的列地址DCA来控制I个I/O读出放大器IOSA286a、IOSA286b、……、IOSA 286i以及I个驱动器DRV 287a、DRV287b、……、DRV 287i。定时控制电路460可以在读取操作中向I/O读出放大器IOSA286a、IOSA286b、……、IOSA286i提供I/O读出使能信号IOSA_EN，并且可以向I个驱动器DRV 287a、DRV 287b、……、DRV 287i提供驱动信号PDT。定时控制电路460可以向第一列译码器270提供与每个子阵列块SCB中的有缺陷存储单元相关联的修复信息RPIN。
第一行译码器260a可以基于行地址SRA来选择字线之一。
第一列译码器270a可以包括多个子列译码器SCD1 851、SCD2852、……、SCDI 85I以及多个修复电路801、802、……、80I。子列译码器SCD1 851、SCD2 852、……、SCDI 85I中的每一者可以连接到子阵列块中的对应子阵列块，并且多个修复电路801、802、……、80I可以对应于多个子列译码器SCD1 851、SCD2 852、……、SCDI 85I。修复电路801、802、……、80I中的每一者可以响应于列地址COL_ADDR和修复信息RPIN来选择性地激活修复信号CREN，以将修复信号CREN提供给子列译码器SCD1 851、SCD2 852、……、SCDI 85I中的对应子列译码器。子列译码器SCD1 851、SCD2 852、……、SCDI 85I中的每一者可以响应于修复信号CREN而选择性地激活列选择信号CSL或备用列选择信号SCSL。当修复信号CREN被去激活时，子列译码器SCD1 851、SCD2 852、……、SCDI 85I中的每一者可以激活(或选择)列选择信号CSL。当修复信号CREN被激活时，子列译码器SCD1 851、SCD2 852、……、SCDI 85I中的每一者可以激活备用列选择信号SCSL。每个子修复电路801、802、……、80I可以基于第一标志信号ACU_FG向对应的子阵列块SCB提供局部读出使能信号PCLSAE和隔离信号ISO。响应于接收到指定更新计数数据的第一命令，控制逻辑电路210可以向第一列译码器270a提供在第一时间间隔期间被激活的第一标志信号ACU_FG。
下面参考图13描述第一存储体阵列310a中的一部分390的示例。
图13图示了根据示例性实施例的图12的第一存储体阵列的一部分。
参考图12和图13，在第一存储体阵列310a的部分390中，设置有子阵列块SCBa和SCBb、位线读出放大器区域BLSAB、四个子字线驱动器区域SWBa1、SWBa2、SWBb1和SWBb2、以及两个结合区域CONJ。
子阵列块SCBa可以包括在第二方向D2上延伸的多条字线WL0至WL3和在第一方向D1上延伸的多条位线BL0至BL3。子阵列块SCBa可以包括设置在字线WL0至WL3和位线BL0至BL3的交叉处的多个存储单元MC。子阵列块SCBb可以包括在第二方向D2上延伸的多条字线WL4至WL7和在第一方向D1上延伸的多条位线BL0至BL3。子阵列块SCBb可以包括设置在字线WL4至WL7和位线BL0至BL3的交叉处的多个存储单元MC。
参考图13，子字线驱动器区域SWBa1和SWBa2可以包括分别驱动字线WL0至WL3的多个子字线驱动器731、732、733和734。子字线驱动器区域SWBb1和SWBb2可以包括分别驱动字线WL4至WL7的多个子字线驱动器741、742、743和744。
位线读出放大器区域BLSAB可以包括耦接到子阵列块SCBb中的位线BL0和子阵列块SCBa中的位线BL1的位线读出放大器BLSA750、以及局部读出放大器LSA电路780。位线读出放大器750可以对位线BL0和BL1之间的电压差进行读出并放大以将放大的电压差提供给局部I/O线对LIO1和LIOB1。
局部读出放大器电路780可以控制局部I/O线对LIO1和LIOB1与全局I/O线对GIO1和GIOB1之间的电连接。
如图13所图示的，结合区域CONJ可以被设置成与位线读出放大器区域BLSAB及子字线驱动器区域SWBa1、SWBb1、SWBa2和SWBb2相邻。电压发生器710和720可以设置在结合区域CONJ中。
图14是图示根据示例性实施例的图13的位线读出放大器的电路图。
参考图14，位线读出放大器750通过隔离晶体管761和771耦接到存储单元阵列310中的存储单元760和770中的每一者的位线BL和BLB。隔离晶体管761和771可以响应于隔离信号ISO而将位线BL和BLB连接到位线读出放大器750。存储单元760可以连接到位线BL1和字线WL1，并且存储单元770可以连接到位线BLB和字线WL2。位线读出放大器750可以包括N型读出放大器(NSA)751、P型读出放大器(PSA)752、预充电电路753、列选择开关754a和754b、NSA驱动器755、以及PSA驱动器756。
NSA751在读出操作期间将可以是位线对的位线BL1和BLB1中的低电平位线放电到低电平。NSA751包括两个NMOS晶体管NM1和NM2。NMOS晶体管NM1的栅极连接到可以是第二位线的位线BLB1，并且NMOS晶体管NM1的漏极连接到可以是第一位线的位线BL1，以及NMOS晶体管NM1的源极连接到读出使能线LAB。NMOS晶体管NM2具有与位线BL1连接的栅极、与读出使能线LAB连接的漏极、以及与位线BLB1连接的源极。NSA 751将低电平位线连接到读出使能线LAB。读出使能线LAB连接到接地电压VSS。
PSA752在读出操作中用第一电源电压VINTA电平对位线BL1和BLB1中的高电压位线进行充电。PSA752包括两个PMOS晶体管PM1和PM2。PMOS晶体管PM1具有与位线BLB1连接的栅极、与位线BL1连接的源极、以及与读出使能线LA连接的漏极。PMOS晶体管PM2具有与位线BL1连接的栅极、与读出使能线LA连接的源极、与位线BLB1连接的漏极。
PSA752用提供给读出使能线LA的第一电源电压VINTA对位线BL1和BLB1中的高电压位线进行充电。
PSA驱动器756向读出使能线LA提供充电电压VINTA。因此，因为晶体管PM2的栅极以通过电荷共享增大的电压耦接到位线BL1，所以晶体管PM2可以被关断。
预充电电路753在读出操作中响应于控制信号PEQ而以半电压VINTA/2对位线BL1和BLB1进行预充电。当控制信号PEQ被激活时，预充电电路753向位线BL1和BLB1供应位线预充电电压VBL。位线预充电电压VBL可以是半电压VDD/2。位线BL1和BLB1被连接，使得它们的电压相等。如果位线BL1和BLB1被预充电电压VBL充电，则控制信号PEQ被去激活或失活。预充电电路753包括NMOS晶体管N3、N4和N5。
列选择开关754a和754b响应于列选择信号CSL而将由NSA751和PSA 752读出的数据提供给局部I/O线LIO1和LIOB1。列选择开关754a和754b被导通，使得读出的数据被传送到局部I/O线LIO1和LIOB1。例如，在NSA 751的读出电平和PSA752的读出电平稳定时的读取操作中，列选择信号CSL被激活。然后列选择开关754a和754b被导通，使得读出的数据被传送到局部I/O线对LIO1和LIOB1。当位线BL1和BLB1的电荷与局部I/O线LIO1和LIOB1共享时，位线BL1和BLB1的电压发生变化。列选择开关754a包括NMOS晶体管N6，并且列选择开关754b包括NMOS晶体管N7。
NSA驱动器755向NSA 751的读出使能线LAB提供驱动信号。基于控制信号LANG，NSA驱动器755将读出使能线LAB接地。NSA驱动器755包括接地晶体管N1以控制读出使能线LAB的电压。PSA驱动器756向PSA 752的读出使能线LA提供充电电压VINTA。PSA驱动器756包括PMOS晶体管P1以控制读出使能线LA的电压。控制信号LAPG和LANG是彼此互补的。
图15图示了根据示例性实施例的图13的局部读出放大器电路的示例。
参考图15，局部读出放大器电路780包括局部读出放大器785和局部I/O线控制器790。
局部读出放大器785响应于局部读出使能信号PCLSAE对局部I/O线对LIO1和LIOB1之间的电压差进行放大，以将放大的电压差提供给全局I/O线对GIO1和GIOB1。
局部读出放大器785可以包括第一PMOS晶体管至第三PMOS晶体管786、787和788。第一PMOS晶体管786可以耦接在第二电源电压VLSA与第一节点N11之间，并且可以具有用于接收局部读出放大器信号PCLSAE的栅极。第二PMOS晶体管787可以耦接在第一节点N11与局部I/O线LIO1之间，并且可以具有耦接到互补局部I/O线LIOB1的栅极。第三PMOS晶体管788可以耦接在第一节点N11与互补局部I/O线LIOB1之间，并且可以具有耦接到局部I/O线LIO1的栅极。
局部I/O线控制器790包括第一NMOS晶体管至第四NMOS晶体管791、792、793和794，并且响应于第一连接控制信号PMUXON1和第二连接控制信号PMUXON2而控制局部I/O线对LIO1和LIOB1与全局I/O线对GIO1和GIOB1之间的连接。
例如，当局部读出使能信号PCLSAE、第一连接控制信号PMUXON1以及第二连接控制信号PMUXON2中的每一者为低电平时，局部读出放大器785被禁用并且局部I/O线控制器790切断局部I/O线对LIO1和LIOB1与全局I/O线对GIO1和GIOB1之间的连接。
例如，当第一局部读出使能信号PCLSAE、第一连接控制信号PMUXON1以及第二连接控制信号PMUXON2中的每一者具有逻辑高电平时，局部读出放大器785被使能并且局部I/O线控制器790提供局部I/O线对LIO1和LIOB1与全局I/O线对GIO1和GIOB1之间的连接。
图16图示了根据示例性实施例的图12的多个子列译码器中的一个子列译码器。
具体地，图16图示了第一子列译码器SDC1 851的配置。在实施例中，子列译码器SCD2 852至SCDI 85I中的每一者的配置可以与第一子列译码器SCD1 851的图示的配置基本上相同。
参考图16，第一子列译码器SCD1 851可以包括列选择线(CSL)驱动器861、LSA驱动器863、第一信号发生器870以及第二信号发生器880。
CSL驱动器861可以生成与存储数据相关联的第一列选择信号CSL_NOR。LSA 863可以生成与存储数据和启用第一局部读出放大器相关联的第一局部读出使能信号PCLSAE_NOR。
第一信号发生器870可以基于第一列选择信号CSL_NOR和第一标志信号ACU_FG来生成与存储计数数据相关联的第二列选择信号CSL_ACU，并且可以提供第一列选择信号CSL_NOR和第二列选择信号CSL_ACU之一作为列选择信号CSL。
第二信号发生器880可以基于第一局部读出使能信号PCLSAE_NOR和第一标志信号ACU_FG来生成与存储计数数据和启用第一局部读出放大器相关联的第二局部读出使能信号PCLSAE_ACU，并且可以提供第一局部读出使能信号PCLSAE_NOR和第二局部读出使能信号PCLSAE_ACU之一作为局部读出使能信号PCLSAE。
第一信号发生器870可以包括第一锁存器871和第一多路选择器873。
第一锁存器871可以具有接收第一标志信号ACU_FG的输入端子D、输出第二列选择信号CSL_ACU的输出端子Q以及接收第一列选择信号CSL_NOR的时钟端子。第一锁存器871可以响应于第一列选择信号CSL_NOR的上升转变而对第一标志信号ACU_FG进行锁存以提供第二列选择信号CSL_ACU。第一多路选择器873可以基于第一标志信号ACU_FG来提供第一列选择信号CSL_NOR和第二列选择信号CSL_ACU之一作为列选择信号CSL。第一锁存器871可以响应于字线的禁用WL_DIS而被禁用。
第一多路选择器873可以响应于具有第二逻辑电平(例如，逻辑低电平)的标志信号ACU_FG而选择第一列选择信号CSL_NOR作为列选择信号CSL，并且可以响应于具有第一逻辑电平(例如，逻辑高电平)的标志信号ACU_FG而选择第二列选择信号CSL_ACU作为列选择信号CSL。
第二信号发生器880可以包括第二锁存器881和第二多路选择器883。
第二锁存器881可以具有用于接收第一标志信号ACU_FG的输入端子D、用于输出第二局部读出使能信号PCLSAE_ACU的输出端子Q以及用于接收第一局部读出使能信号PCLSAE_NOR的反相时钟端子。第二锁存器881可以响应于第一局部读出使能信号PCLSAE_NOR的下降转变而对第一标志信号ACU_FG进行锁存以提供第二局部读出使能信号PCLSAE_ACU。第二多路选择器883可以基于第一标志信号ACU_FG来提供第一局部读出使能信号PCLSAE_NOR和第二局部读出使能信号PCLSAE_ACU之一作为局部读出使能信号PCLSAE。第二锁存器881可以响应于字线的禁用WL_DIS而被禁用。
第二多路选择器883可以响应于具有第二逻辑电平(例如，逻辑低电平)的标志信号ACU_FG而选择第一局部读出使能信号PCLSAE_NOR作为局部读出使能信号PCLSAE，并且可以响应于具有第一逻辑电平(例如，逻辑高电平)的标志信号ACU_FG而选择第二局部读出使能信号PCLSAE_ACU作为局部读出使能信号PCLSAE。
图17图示了根据示例性实施例的图12的半导体存储器件的一部分。
在图17中，图示了存储单元MC、位线读出放大器750、图15的局部读出放大器785以及局部I/O线控制器790中的NMOS晶体管791和792。
位线读出放大器750可以分别通过PMOS晶体管P1和NMOS晶体管N1耦接在第一电源电压VINTA与接地电压VSS之间，控制信号LAPG被施加到PMOS晶体管P1的栅极并且控制信号LANG被施加到NMOS晶体管N1的栅极。
位线读出放大器750可以通过隔离晶体管761和771耦接到位线BL和互补位线BLB，并且隔离晶体管761和771可以响应于隔离信号ISO而被选择性地导通、或以其他方式激活。
局部读出放大器785可以通过列选择开关N6和N7耦接到位线BL和互补位线BLB，并且列选择开关N6和N7可以响应于列选择信号CSL而被选择性地导通或激活。
存储单元MC可以耦接到位线BL和字线WL。存储单元MC可以包括耦接到位线BL和字线WL的单元晶体管CT以及耦接在单元晶体管CT与板极电压VP之间的单元电容器CC。存储在单元电容器CC中的数据位的逻辑电平可以基于电荷是否被存储在单元电容器CC中来确定。
局部读出放大器785响应于局部读出使能信号PCLSAE而对局部I/O线对LIO1和LIOB1之间的电压差进行放大，以将放大的电压差提供给全局I/O线对GIO1和GIOB1。
局部读出放大器785可以包括第一PMOS晶体管至第三PMOS晶体管786、787和788。第一PMOS晶体管786可以耦接在第二电源电压VLSA与第一节点N11之间，并且可以具有用于接收局部读出放大器信号PCLSAE的栅极。第二PMOS晶体管787可以耦接在第一节点N11与局部I/O线LIO1之间，并且可以具有耦接到互补局部I/O线LIOB1的栅极。第三PMOS晶体管788可以耦接在第一节点N11与互补局部I/O线LIOB1之间，并且可以具有耦接到局部I/O线LIO1的栅极。
当存储单元MC被选择为正常存储单元以存储具有逻辑高电平的数据时，图12的子列译码器851可以通过使用控制信号LAPG使PMOS晶体管P1导通并且通过使用隔离信号ISO使隔离晶体管761导通，来执行正常写入操作以经由第一路径PTH1将基于第一电源电压VINTA的电荷存储在单元晶体管CC中。
当存储单元MC被选择为计数单元以存储具有逻辑高电平的计数数据时，图12的子列译码器851可以通过使用列选择信号CSL使列选择开关N6导通并且通过以逻辑低电平激活局部读出使能信号PCLASE以使第一PMOS晶体管786导通，来执行内部写入操作以经由第二路径PTH2将基于第二电源电压VLSA的电荷存储在单元晶体管CC中。
因为第二电源电压VLSA的电压电平大于第一电源电压VINTA的电压电平，所以基于第二电源电压VLSA的电荷量大于基于第一电源电压VINTA的电荷量，因此可以在比执行正常写入操作的第一写入时间间隔小的第二写入时间间隔期间执行内部写入操作。
此外，当存储单元MC被选择为计数单元以存储具有逻辑高电平的计数数据时，图12的子列译码器851可以增大列选择信号CSL的电压电平，因此，可以缩短与内部写入操作相关联的第二写入时间间隔。
图18A是图示根据示例性实施例的半导体存储器件的操作的时序图。
参考图3和图16至图18A，当耦接到存储单元MC的字线WL被使能并且存储单元MC被选择为计数单元时，第一标志信号ACU_FG在第一时间间隔期间被激活。当具有逻辑低电平的数据通过互补全局I/O线GIOB1被输入(并且具有逻辑高电平的数据通过全局I/O线GIO1被输入)时，第一连接控制信号PMUXON1以逻辑高电平被激活，并且NMOS晶体管791和792被导通或激活。相应地，全局I/O线GIO1连接到局部I/O线LIO1并且互补全局I/O线GIO1B连接到互补局部I/O线LIO1B。此外，当列选择开关N6和N7响应于列选择信号CSL而被导通或激活时，局部I/O线LIO1连接到位线BL并且互补局部I/O线LIO1B连接到互补位线BLB。当被选择为局部读出使能信号PCLSAE的第二局部读出使能信号PCLSAE_ACU以逻辑高电平被激活时，基于第二电源电压VLSA的电荷经由第二路径PTH2被存储在单元电容器CC中，因此，在第二写入时间间隔期间，计数数据可以被存储在被选择为计数单元的存储单元MC中。相应地，单元电容器CC的电压电平可以增大，如附图标记895所指示的。附图标记891表示在使用第二电源电压VLSA时位线BL的电压电平。
当存储单元MC被选择为正常存储单元时，被选择为列选择信号CSL的第一列选择信号CSL_NOR被激活并且列选择晶体管N6和N7被导通或激活。相应地，局部I/O线LIO1连接到位线BL并且互补局部I/O线LIO1B连接到互补位线BLB。当被选择为局部读出使能信号PCLSAE的第一局部读出使能信号PCLSAE_NOR以逻辑低电平被激活时，基于第一电源电压VINTA的电荷经由第一路径PTH1被存储在单元电容器CC中，因此，在第一写入时间间隔期间，数据可以被存储在被选择为正常存储单元的存储单元MC中。相应地，单元电容器CC的电压电平可以增大，如附图标记897所指示的。附图标记893表示在使用第一电源电压VINTA时位线BL的电压电平。
如图18A所示，第二列选择信号CSL_ACU的激活间隔可以大于第一列选择信号CSL_NOR的激活间隔，并且第二局部读出使能信号PCLSAE_ACU的激活间隔可以大于第一局部读出使能信号PCLSAE_NOR的激活间隔。
图18B是图示随着图17中的列选择信号的电压电平变化的单元电容器的电压电平的曲线图。
在图18B中，附图标记DFT表示当列选择信号CSL的电压电平被保持时单元电容器CC的电压电平Vcell，附图标记899a、899b和899c分别表示当列选择信号CSL的电压电平逐渐增大时单元电容器CC的电压电平Vcell，以及内部tWR表示从列选择开关N6被导通或激活的时间点到电荷被存储在存储单元MC中的单元电容器CC中直到单元电容器CC的预定容量(例如，单元电容器CC的95％的容量)的时间点的时间间隔。内部tWR可以指示内部写入时间间隔并且可以被表示为tRDL。
参考图17和图18B，随着列选择信号CSL的电压电平增大，内部写入时间间隔可以缩短。在由附图标记898指示的时间间隔中，单元电容器CC的电压电平Vcell随着列选择信号CSL的电压电平增大而快速增大。
图19图示了用于解释写入操作的图3的半导体存储器件的一部分。
具体地，图19图示了控制逻辑电路210、第一存储体阵列310a、I/O门控电路290、ECC引擎350以及行锤击管理电路500的示例。
参考图19，第一存储体阵列310a包括正常单元阵列NCA和冗余单元阵列RCA。
正常单元阵列NCA包括多个第一存储块MB0 311、MB1 312、……、MB15 313，并且冗余单元阵列RCA至少包括第二存储块314。第一存储块MB0 311、MB1 312、……、MB15 313是确定或用于确定半导体存储器件200的存储容量的存储块。第二存储块314用于ECC和/或冗余修复。因为第二存储块314用于ECC、数据线修复和块修复，用以修复在第一存储块MB0311、MB1 312、……、MB15 313中生成的“故障”单元，所以第二存储块314也被称为作为EDB块。第一存储块MB0 311、MB1 312、……、MB15 313中的每一者包括耦接到字线WL和位线BL的存储单元，并且第二存储块EDB 314包括耦接到字线WL和冗余位线RBL的存储单元。第一存储块MB0 311、MB1 312、……、MB15 313和第二存储块314可以各自对应于图12的子阵列块SCB。
I/O门控电路290包括分别连接到第一存储块MB0 311、MB1 312、……、MB15 313和第二存储块314的多个开关电路291a至291d。
ECC引擎350可以通过第一数据线GIO和第二数据线EDBIO连接到开关电路291a至291d。控制逻辑电路210可以接收命令CMD和地址ADDR，并且可以对命令CMD进行译码以生成用于控制开关电路291a至291d的第一控制信号CTL1、用于控制ECC引擎350的第二控制信号CTL2以及用于控制行锤击管理电路500的第三控制信号CTL3。
当命令CMD是写入命令时，控制逻辑电路210将第二控制信号CTL2提供给ECC引擎350。ECC引擎350对数据DTA执行ECC编码以生成与数据DTA相关联的奇偶校验数据，并且向I/O门控电路290提供包括数据DTA和奇偶校验数据的码字CW。控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得码字CW被存储在第一存储体阵列310a中的目标页的子页中。
当在写入命令之后接收到的命令CMD对应于激活计数更新命令时，控制逻辑电路210向I/O门控电路290提供第一控制信号CTL1，使得I/O门控电路290从第一存储体阵列310a的目标页读取计数数据CNTD和与计数数据CNTD相关联的计数奇偶校验数据，并且将计数数据CNTD和计数奇偶校验数据提供给ECC引擎350。基于第二控制信号CTL2，ECC引擎350对计数数据CNTD和计数奇偶校验数据执行ECC解码操作、纠正计数数据CNTD中的错误位、以及将计数数据CNTD作为已纠正的计数数据提供给行锤击管理电路500。
行锤击管理电路500更新计数数据CNTD以将更新的计数数据UCNTD提供给ECC引擎350。ECC引擎350对更新的计数数据UCNTD执行ECC编码以生成更新的计数奇偶校验数据，并且通过I/O门控电路290将更新的计数数据UCNTD和更新的计数奇偶校验数据存储在目标页中。
在实施例中，ECC引擎350和行锤击管理电路500可以执行内部读取-更新-写入操作以响应于激活计数更新命令来读取计数数据CNTD、更新所读取的计数数据以及写入更新的计数数据，并且图12的列译码器270a可以使用第二电源电压VLSA缩短内部写入时间间隔。另外，响应于所有FIFO寄存器存储了访问次数等于或大于参考次数的候选锤击地址，行锤击管理电路500可以通过将警报信号ALRT的逻辑电平从第一逻辑电平转变为第二逻辑电平来将FIFO寄存器的状态通知给存储器控制器30。
图20图示了用于解释读取操作的图3的半导体存储器件的一部分。可以省略参考图19重复的描述。
参考图20，当命令CMD是指定读取操作的读取命令时，控制逻辑电路210向I/O门控电路290提供第一控制信号CTL1，使得存储在第一存储体阵列310a中的目标页的子页中的(读取)码字RCW被提供给ECC引擎350。
当在写入命令之后接收到的命令CMD对应于激活计数更新命令时，控制逻辑电路210向I/O门控电路290提供第一控制信号CTL1，使得I/O门控电路290从第一存储体阵列310a的目标页读取计数数据CNTD和与计数数据CNTD相关联的计数奇偶校验数据，并且将计数数据CNTD和计数奇偶校验数据提供给ECC引擎350。基于第二控制信号CTL2，ECC引擎350对计数数据CNTD和计数奇偶校验数据执行ECC解码操作、纠正计数数据CNTD中的错误位、以及将计数数据CNTD作为已纠正的计数数据提供给行锤击管理电路500。
行锤击管理电路500更新计数数据CNTD以将更新的计数数据UCNTD提供给ECC引擎350。ECC引擎350对更新的计数数据UCNTD执行ECC编码以生成更新的计数奇偶校验数据，并且通过I/O门控电路290将更新的计数数据UCNTD和更新的计数奇偶校验数据存储在目标页中。
例如，ECC引擎350和行锤击管理电路500可以执行内部读取-更新-写入操作以响应于激活计数更新命令来读取计数数据CNTD、更新所读取的计数数据以及写入更新的计数数据，并且图12的列译码器270a可以使用第二电源电压VLSA缩短内部写入时间间隔。另外，响应于所有FIFO寄存器存储了每个已被访问的次数等于或大于参考次数的候选锤击地址，行锤击管理电路500可以通过将警报信号ALRT的逻辑电平从第一逻辑电平转变为第二逻辑电平来将FIFO寄存器的状态通知给存储器控制器30。
图21是图示根据示例性实施例的图19或图20的半导体存储器件中的ECC引擎的示例的框图。
参考图21，ECC引擎350可以包括ECC编码器360、ECC解码器380以及ECC存储器365。ECC存储器365可以存储ECC 370。ECC 370可以是单纠错(SEC)码或者单纠错/双纠错(SECDED)码。
ECC编码器360可以从数据I/O缓冲器320接收数据DTA并且使用ECC 370生成奇偶校验数据PRT，该奇偶校验数据PRT与要被存储在第一存储体阵列310a的正常单元阵列NCA中的数据DTA相关联。奇偶校验数据PRT可以被存储在第一存储体阵列310a的冗余单元阵列RCA中。此外，ECC编码器360可以从行锤击管理电路500接收计数数据CNTD作为更新的计数数据UCNTD，并且使用ECC 370生成计数奇偶校验数据CPRT，该计数奇偶校验数据CPRT与要被存储在第一存储体阵列310a的正常单元阵列NCA中的计数数据CNTD(例如，更新的计数数据UCNTD)相关联。计数奇偶校验数据CPRT可以被存储在第一存储体阵列310a的冗余单元阵列RCA中。
ECC解码器380可以使用ECC 370基于从第一存储体阵列310a读取的读取数据DTA和奇偶校验数据PRT来对读取数据DTA执行ECC解码操作。当读取数据DTA包括作为ECC解码的结果的错误位时，ECC解码器380可以纠正读取数据DTA中的错误位并且可以将已纠正的数据C_DTA提供给数据I/O缓冲器320。
此外，ECC解码器380可以使用ECC 370基于从第一存储体阵列310a读取的计数数据CNTD和计数奇偶校验数据CPRT来对计数数据CNTD执行ECC解码操作。当计数数据CNTD包括作为ECC解码的结果的错误位时，ECC解码器380可以纠正计数数据CNTD中的错误位并且可以将已纠正的计数数据C_CNTD提供给行锤击管理电路500。
图22是图示根据示例性实施例的图3的第一存储体阵列的示例的框图。
参考图22，第一存储体阵列310a可以包括第一子阵列块SCA11 311a和312a、第二子阵列块SCA12 313a和314a、第三子阵列块SCA2 315a、I/O读出放大器331、332、333、334和336以及驱动器341、342、343、344和346。
用于第一子阵列块SCA11 311a和312a以及第二子阵列块SCA12 313a和314a中的每一者的数据I/O可以通过第一全局I/O线GIO1<1:a>和第一局部I/O线LIO1<1:a>来执行。这里，a可以是等于或大于8的自然数。根据读取命令或写入命令，设置在第一方向D1上的第一子阵列块SCA11 311a和312a以及第二子阵列块SCA12 313a和314a中的每一者的位线的数量a可以由通过列选择线CSL之一传输的列选择信号来选择。在其他实施例中，第一子阵列块SCA11 311a和312a以及第二子阵列块SCA12 313a和314a的数量可以不同，例如，可以根据半导体存储器件200能够处理的数据的位的数量来确定。
用于第三子阵列块SCA2 315a的数据I/O可以通过第二全局I/O线G102<1:b>和第二局部I/O线LIO2<1:b>来执行。这里，b可以是小于a的自然数。根据读取命令或写入命令，第三子阵列块SCA2 315a的位线的数量b可以由通过列选择线CSL之一传输的列选择信号来选择。在其他实施例中，第三子阵列块SCA2 315a的数量可以不同。
在示例性实施例中，第一存储体阵列310a还可以包括设置在第二方向D2上的第一子阵列块、第二子阵列块以及第三子阵列块。
在示例性实施例中，第一子阵列块SCA11 311a和312a可以存储正常数据和计数数据，第二子阵列块SCA12 313a和314a可以存储正常数据，以及第三子阵列块SCA2 315a可以存储奇偶校验数据和计数奇偶校验数据。正常数据可以是例如半导体存储器件200从外部装置接收的数据或者半导体存储器件200将提供给外部装置的数据。
I/O读出放大器331可以对第一全局I/O线GIO1<1:a>的电压进行读出并放大，这些电压是根据通过第一全局I/O线GIO1<1:a>输出的位被确定的。I/O读出放大器332、333、334和336中的每一者可以以类似于I/O读出放大器331的方式操作。I/O读出放大器336可以对第二全局I/O线GIO2<1:b>的电压进行读出并放大，这些电压是根据通过第二全局I/O线GIO2<1:b>输出的位被确定的。
驱动器341可以通过第一全局I/O线GIO1<1:a>、第一局部I/O线LIO1<1:a>向第二子阵列块SCA12 313a的存储单元提供数据，并且位线的数量a可以通过基于写入命令通过列选择线CSL之一传输的列选择信号被选择。数据可以包括通过一个数据I/O引脚接收的位，或者可以包括与数据选通信号的上升沿或下降沿对齐地通过多个数据I/O引脚接收的位。
驱动器342、343、344和346可以以与驱动器341基本上相似的方式操作。驱动器346可以通过第二全局I/O线GIO2<1:b>、第二局部I/O线LIO2<1:b>将奇偶校验数据或计数奇偶校验数据传输到第三子阵列块315a的存储单元，并且位线的数量b可以通过经由列选择线CSL之一传输的列选择信号被选择。
图23至图25图示了可以在图1的存储器系统中使用的示例性命令。
图23图示了芯片选择信号CS_n以及第一命令-地址信号CA0至第十四命令-地址信号CA13的组合，其表示激活命令ACT、写入命令WR和读取命令RD。图24图示了芯片选择信号CS_n以及第一命令-地址信号CA0至第十四命令-地址信号CA13的组合，其表示包括自动预充电的写入命令WRA和包括自动预充电的读取命令RDA；并且图25图示了芯片选择信号CS_n和第一命令-地址信号CA0至第十四命令-地址信号CA13的组合，其表示预充电命令PREab、PREsb和PREpb。
在图23至图25中，H指示逻辑高电平，L指示逻辑低电平，V指示与逻辑高电平H和逻辑低电平L之一相对应的有效逻辑电平，R0至R17指示行地址的位，BA0至BA2指示存储体地址的位，BG0至BG2指示存储体组地址的位，CID0至CID3指示在半导体存储器件200用堆叠式存储器件(包括多个存储器裸芯片)实现时存储器裸芯片(或存储器芯片)的裸芯片标识符。此外，在图23和图24中，C2至C10指示列地址的位，并且BLT指示突发长度标志，以及在图24中，AP指示自动预充电标志。
参考图23，激活命令ACT、写入命令WR和读取命令RD可以在两个周期期间(例如，在芯片选择信号CS_n的逻辑高电平H和逻辑低电平L期间)被传送。激活命令ACT可以包括存储体地址位BA0和BA1以及行地址位R0至R17。
参考图24，包括自动预充电的写入命令WRA和包括自动预充电的读取命令RDA可以在两个周期期间(例如，在芯片选择信号CS_n的逻辑高电平H和逻辑低电平L期间)被传送，并且可以包括存储体地址位BA0和BA1以及列地址位C3至C10或C2至C10。包括自动预充电的写入命令WRA和包括自动预充电的读取命令RDA的第十命令-地址信号CA9或第十一命令-地址信号CA10可以被用作激活计数更新标志。
在图25中，PREpb是用于对特定存储体组中的特定存储体进行预充电的预充电命令，PREab是对所有存储体组中的所有存储体进行预充电的所有存储体预充电命令，以及PREsb是对所有存储体组中的相同存储体进行预充电的相同存储体预充电命令。
参考图25，预充电命令PREab和PREsb中的每一者的第九命令-地址信号CA8或第十命令-地址信号CA9可以被用作指定内部读取-更新-写入操作的激活计数更新标志。
图26和图27分别图示了在存储器系统使用激活计数更新命令时存储器系统的命令协议的示例。
在图26和图27中，图示了差分时钟信号对CK_t和CK_c。
参考图1、图2、图3和图26，调度器55同步于时钟信号CK_t的边沿来将伴随有指定第一目标存储单元行的第一目标行地址的第一激活命令ACT1施加到半导体存储器件200。在实施例中，取消选择(deselct)命令DES可以指示当前没有选择半导体存储器件200，或者当前没有接收到或施加针对半导体存储器件200的命令。
响应于第一激活命令ACT1，控制逻辑电路210通过启用第一激活信号IACT1来启用连接到第一目标存储单元行的第一目标字线。
在施加第一激活命令ACT1之后，调度器55同步于时钟信号CK_t的边沿来将指定对第一目标存储单元行的读取操作的读取命令RD施加到半导体存储器件200。响应于读取命令RD，控制逻辑电路210通过启用第一读取信号IRD1来对存储在第一目标存储单元行中的数据执行读取操作。
在与从施加读取命令RD到同一存储体组tCCD_L的连续读取命令的延迟时间相对应的时间间隔之后，调度器55同步于时钟信号CK_t的边沿来将激活计数更新命令ACU施加到半导体存储器件200，并且控制逻辑电路210通过响应于激活计数更新命令ACU依次使能第二读取信号IRD2和写入信号IWR来从第一目标存储单元行读取计数数据CNTD、更新读取的计数数据CNTD、以及将更新的计数数据存储在第一目标存储单元行中。因此，存储在由第一目标行地址(例如，RA＝u)指定的第一目标存储单元行中的位值从s到s+1增加1。
在与从施加激活计数更新命令ACU起执行内部读取-更新-写入操作的时间tACU相对应的时间间隔之后，调度器55将预充电命令PRE施加到半导体存储器件200，并且控制逻辑电路210响应于预充电命令PRE通过启用预充电信号IPRE来对第一目标字线进行预充电。
在对应于预充电时间tRP的时间间隔之后，调度器55将与第二目标存储单元行相关联的第二激活命令ACT2施加到半导体存储器件200，并且控制逻辑电路210响应于第二激活命令ACT2通过启用第二激活信号IACT2来启用连接到第二目标存储单元行的第二目标字线。
参考图1、图2、图3和图27，调度器55同步于时钟信号CK_t的边沿来将伴随有指定第一目标存储单元行的第一目标行地址的第一激活命令ACT1施加到半导体存储器件200。
响应于第一激活命令ACT1，控制逻辑电路210通过启用第一激活信号IACT1来启用连接到第一目标存储单元行的第一目标字线。
在施加第一激活命令ACT1之后，调度器55同步于时钟信号CK_t的边沿来将指定对第一目标存储单元行的写入操作的写入命令WR施加到半导体存储器件200。响应于写入命令WR，控制逻辑电路210通过启用第一写入信号IWR1来执行写入操作以将数据存储在第一目标存储单元行中。
在与从施加写入命令WR到同一存储体组tCCD_L_WR的连续写入命令的延迟时间相对应的时间间隔之后，调度器55同步于时钟信号CK_t的边沿来将激活计数更新命令ACU施加到半导体存储器件200，并且控制逻辑电路210通过响应于激活计数更新命令ACU依次使能读取信号IRD和第二写入信号IWR2来从第一目标存储单元行读取计数数据CNTD、更新读取的计数数据CNTD、以及将更新的计数数据存储在第一目标存储单元行中。因此，存储在由第一目标行地址(例如，RA＝u)指定的第一目标存储单元行中的位值从s到s+1增加1。
在与从施加激活计数更新命令ACU起执行内部读取-更新-写入操作的时间tACU相对应的时间间隔之后，调度器55将预充电命令PRE施加到半导体存储器件200，并且控制逻辑电路210响应于预充电命令PRE通过启用预充电信号IPRE来对第一目标字线进行预充电。
在对应于预充电时间tRP的时间间隔之后，调度器55将与第二目标存储单元行相关联的第二激活命令ACT2施加到半导体存储器件200，并且控制逻辑电路210响应于第二激活命令ACT2通过启用第二激活信号IACT2来启用连接到第二目标存储单元行的第二目标字线。
图28图示了在存储器系统基于预充电命令来更新计数数据时存储器系统的命令协议的示例。
参考图1、图2、图25和图28，调度器55同步于时钟信号CK_t的边沿来将第一激活命令ACT1施加到半导体存储器件200，并且在对应于激活到预充电时间的tRAS过去之后，将预充电命令PRE施加到半导体存储器件200，该预充电命令PRE指定对存储在由伴随有第一激活命令ACT1的目标行地址指定的目标存储单元中的计数数据的内部读取-更新-写入操作。在这种情况下，调度器55可以将预充电命令PRE的第十命令-地址信号CA9设置为逻辑低电平L。
在对应于预充电时间tRP的时间间隔之后，调度器55同步于时钟信号CK_t的边沿来将第二激活命令ACT2施加到半导体存储器件200并且将刷新管理命令RFM施加到半导体存储器件200。半导体存储器件200响应于刷新管理命令RFM而对与对应于锤击地址的存储单元行物理地相邻的两个受害存储单元行执行锤击刷新操作。
图29图示了在存储器系统基于包括自动预充电的读取命令或包括自动预充电的写入命令来更新计数数据时存储器系统的命令协议的示例。
参考图1、图2、图24和图29，调度器55同步于时钟信号CK_t的边沿来将第一激活命令ACT1施加到半导体存储器件200，并且将包括自动预充电的读取命令RDA或包括自动预充电的写入命令WRA施加到半导体存储器件200，该包括自动预充电的读取命令RDA或包括自动预充电的写入命令WRA指定对存储在由伴随有第一激活命令ACT1的目标行地址指定的目标存储单元中的计数数据的内部读取-更新-写入操作。在这种情况下，调度器55可以将包括自动预充电的读取命令RDA或包括自动预充电的写入命令WRA的第十命令-地址信号CA9设置为逻辑低电平L。行锤击管理电路500可以响应于第十命令-地址信号CA9的逻辑低电平L而执行内部读取-更新-写入操作。
在从施加第一激活命令ACT1开始对应于激活时间tRC的时间间隔之后，调度器55将第二激活命令ACT2施加到半导体存储器件200并且将刷新管理命令RFM施加到半导体存储器件200。半导体存储器件200响应于刷新管理命令RFM而对与对应于锤击地址的存储单元行物理地相邻的两个受害存储单元行执行锤击刷新操作。
在图29中，调度器55可以选择性地将包括自动预充电的读取命令RDA或包括自动预充电的写入命令WRA施加到半导体存储器件200。
图30是为了描述锤击刷新地址的生成而图示存储单元阵列的一部分的视图。
图30图示了存储单元阵列中的三条字线WLt-1、WLt和WLt+1、三条位线BLg-1、BLg和BLg+1、以及耦接到字线WLt-1、WLt和WLt+1以及位线BLg-1、BLg和BLg+1的存储单元MC。三条字线WLt-1、WLt、WLt+1在第一方向D1上延伸，并且沿第二方向D2依次布置。三条位线BLg-1、BLg和BLg+1在第二方向D2上延伸，并且沿第一方向D1依次布置。在实施例中，字线WLt-1和WLt可以彼此物理地直接相邻，这可以意味着在字线WLt-1和WLt之间没有居间的字线。
例如，中间字线WLt可以对应于已经被密集地访问的锤击地址HADDR。在实施例中，“密集地访问的字线”可以指具有相对较高激活次数和/或具有相对较高激活频率的字线。每当访问锤击字线(例如，中间字线WLt)时，锤击字线WLt被使能并且预充电，并且锤击字线WLt的电压电平被升高和降低。字线耦接会导致相邻字线WLt-1和WLt+1的电压电平随着锤击字线WLt的电压电平变化而波动，以及因此，耦接到相邻的字线WLt-1和WLt+1的存储单元MC的单元电荷可能受到影响。随着锤击字线WLt被更频繁地访问，耦接到相邻的字线WLt-1和WLt+1的存储单元MC的单元电荷可能丢失得更快。
图5的锤击刷新地址发生器440可以提供锤击刷新地址HREF_ADDR，其表示与锤击地址HADDR(例如，锤击字线WLt)的行物理地相邻的行(例如，字线WLt-1和WLt+1)的地址HREF_ADDRa和HREF_ADDRb，并且可以基于(例如，响应于)锤击刷新地址HREF_ADDR来额外地执行针对相邻的字线WLt-1和WLt+1的刷新操作，以减少或可能防止存储在存储单元MC中的数据的丢失。
图31是图示用于描述响应于第二类型的锤击地址而生成锤击刷新地址的存储单元阵列的一部分的视图。
图31图示了存储单元阵列中的五条字线WLt-2、WLt-1、WLt、WLt+1和WLt+2、三条位线BLg-1、BLg和BLg+1、以及耦接到字线WLt-2、WLt-1、WLt、WLt+1和WLt+2以及位线BLg-1、BLg和BLg+1的存储单元MC。五条字线WLt-2、WLt-1、WLt、WLt+1和WLt+2在第一方向D1上延伸，并且沿第二方向D2依次布置。在实施例中，字线WLt-2、WLt-1、WLt、WLt+1和WLt+2可以彼此物理地直接相邻，这可以意味着在字线WLt-2、WLt-1、WLt、WLt+1和WLt+2之间没有居间的字线。
图5的锤击刷新地址发生器440可以提供锤击刷新地址HREF_ADDR，其表示与锤击地址HADDR(例如，中间字线WLt)的行物理地相邻的行(例如，字线WLt-1、WLt+1、WLt-2和WLt+2)的地址HREF_ADDRa、HREF_ADDRb、HREF_ADDRc和HREF_ADDRd，并且可以基于(例如，响应于)锤击刷新地址HREF_ADDR来额外地执行针对相邻的字线WLt-1、WLt+1、WLt-2和WLt+2的刷新操作，以减少或可能防止存储在存储单元MC中的数据的丢失。
图32A、图32B和图33是图示根据示例性实施例的图5的刷新控制电路的示例性操作的时序图。
图32A和图32B图示了关于在激活时间点t1至t15处或在激活时间点t1至t10处以脉冲形状激活的刷新控制信号IREF而生成刷新时钟信号RCK、锤击刷新信号HREF、计数器刷新地址CREF_ADDR以及锤击刷新地址HREF_ADDR。刷新控制信号IREF的激活时间点t1至t15或激活时间点t1至t10之间的间隔可以是规则的或不规则的。
参考图5和图32A，刷新控制逻辑410可以同步于刷新控制信号IREF的激活时间点t1至t15之中的一些时间点t1至t4、t6至t10和t12至t15来激活刷新时钟信号RCK，并且可以同步于其他时间点t5和t11来激活锤击刷新信号HREF。
刷新计数器430可以同步于刷新时钟信号RCK的激活时间点t1至t4、t6至t10和t12至t14来生成代表依次改变的地址X+1至X+12的计数器刷新地址CREF_ADDR。锤击刷新地址发生器440可以同步于锤击刷新信号HREF的激活时间点来生成锤击刷新地址HREF_ADDR，该锤击刷新地址HREF_ADDR表示与锤击地址的行物理地相邻的行的地址。例如，锤击刷新地址发生器440可以同步于锤击刷新信号HREF的激活时间点t5来生成表示地址Ha1的锤击刷新地址HREF_ADDR，并且同步于锤击刷新信号HREF的激活时间点t11来生成表示地址Ha2的锤击刷新地址HREF_ADDR。
参考图5和图32B，刷新控制逻辑410可以同步于刷新控制信号IREF的激活时间点t1至t10之中的一些时间点t1至t4和t7至t10来激活刷新时钟信号RCK，并且可以同步于其他时间点t5和t6来激活锤击刷新信号HREF。
刷新计数器430可以同步于刷新时钟信号RCK的激活时间点t1至t4和t7至t9来生成代表依次改变的地址X+1至X+7的计数器刷新地址CREF_ADDR。锤击刷新地址发生器440可以同步于锤击刷新信号HREF的激活时间点t5和t6来生成表示与锤击地址的行物理地相邻的行的地址Ha1和Ha2的锤击刷新地址HREF_ADDR。
参考图5和图33，锤击刷新地址发生器440可以同步于锤击刷新信号HREF的激活时间点t5、t6、t7和t8来生成表示与锤击地址的行物理地相邻的行的地址Ha1、Ha2、Ha3和Ha4的锤击刷新地址HREF_ADDR。
图34是图示根据示例性实施例的半导体存储器件的框图。
参考图34，半导体存储器件900可以包括至少一个缓冲器裸芯片910和多个存储器裸芯片920-1至920-p，其中p是等于或大于3的自然数，提供堆叠式芯片结构中的软错误分析和校正功能。
多个存储器裸芯片920-1至920-p被堆叠在缓冲器裸芯片810上并且通过多个穿硅通路(TSV)线传送数据。
多个存储器裸芯片920-1至920-p中的每一者可以包括存储数据的单元核921、单元核ECC引擎923、刷新控制电路(RCC)925以及行锤击管理电路(RHMC)927，该单元核ECC引擎923基于要被发送到至少一个缓冲器裸芯片910的传输数据来生成传输奇偶校验位(例如，传输奇偶校验数据)。单元核921可以包括具有DRAM单元结构的多个存储单元。
RCC 925可以采用图5的刷新控制电路400，并且行锤击管理电路927可以采用图8的行锤击管理电路500。行锤击管理电路927可以自动地将随机计数数据存储在多个存储单元行的每个存储单元行中的计数单元中，可以将多个存储单元行的每个存储单元行的激活计数作为计数数据存储在多个存储单元行中的每个存储单元行的计数单元中，可以基于在激活命令之后施加的后续命令来更新计数数据，以及因此可以管理所有存储单元行的行锤击。行锤击管理电路927可以包括锤击地址队列。锤击地址队列可以响应于候选锤击地址被存储在锤击地址队列中的所有FIFO寄存器中而将提供给存储器控制器的警报信号的逻辑电平从第一逻辑电平转变为第二逻辑电平，并且可以输出候选锤击地址中的一个候选锤击地址作为锤击地址。刷新控制电路925可以从行锤击管理电路927接收锤击地址并且可以对与对应于锤击地址的存储单元行物理地相邻的一个或更多个受害存储单元行执行锤击刷新操作。
缓冲器裸芯片910可以包括通路ECC引擎912，该通路ECC引擎912在从通过TSV线接收的传输数据中检测到传输错误时使用传输奇偶校验位来纠正传输错误并生成经错误纠正的数据。
缓冲器裸芯片810还可以包括数据I/O缓冲器914。数据I/O缓冲器914可以通过对来自通路ECC引擎812的数据DTA进行采样来生成数据信号DQ，以及可以将数据信号DQ输出到外部。
半导体存储器件900可以是堆叠芯片型存储器件或通过TSV线传送数据和控制信号的堆叠式存储器件。TSV线也可以被称为“贯通电极”。
单元核ECC引擎823可以在传输数据被发送之前对从存储器裸芯片820-p输出的数据执行纠错。
在一个存储器裸芯片920-p处形成的数据TSV线组932可以包括TSV线L1、L2、……、Lp，并且奇偶校验TSV线组934可以包括TSV线L10至Lq。数据TSV线组932的TSV线L1、L2、……、Lp以及奇偶校验TSV线组834的奇偶校验TSV线L10至Lq可以连接到对应地形成在存储器裸芯片920-1至920-p之间的微凸块MCB。
半导体存储器件900可以具有三维(3D)芯片结构或2.5D芯片结构以通过数据总线B10与主机进行通信。缓冲器裸芯片910可以通过数据总线B10与存储器控制器连接。
根据示例性实施例，如图34所图示的，单元核ECC引擎923可以被包括在存储器裸芯片中，通路ECC引擎912可以被包括在缓冲器裸芯片中。相应地，可以对软数据故障检测并纠正。软数据故障可以包括在通过TSV线传输数据时由于噪声而生成的传输错误。
图35是图示根据示例性实施例的包括堆叠式存储器件的半导体封装体的配置图。
参考图35，半导体封装体1000可以包括一个或更多个堆叠式存储器件1010和图形处理单元(GPU)1020。
堆叠式存储器件1010和GPU 1020可以被安装在内插器1030上，并且其上安装有堆叠式存储器件1010和GPU 1020的内插器可以被安装在封装基板940上，该封装基板940被安装在焊球1050上。GPU 1020可以对应于可以执行存储器控制功能的半导体器件，并且例如，GPU 1020可以被实现为应用程序处理器(AP)。GPU 1020可以包括具有调度器的存储器控制器。
堆叠式存储器件1010可以以多种形式实现，并且堆叠式存储器件1010可以是多个层被堆叠的高带宽存储器(HBM)形式的存储器件。相应地，堆叠式存储器件1010可以包括缓冲器裸芯片和多个存储器裸芯片，并且多个存储器裸芯片中的每一者包括刷新控制电路和行锤击管理电路。
多个堆叠式存储器件1010可以被安装在内插器1030上，并且GPU 1020可以与多个堆叠式存储器件1010进行通信。例如，堆叠式存储器件1010和GPU 1020中的每一者可以包括物理区域，并且可以通过物理区域在堆叠式存储器件1010与GPU 1020之间执行通信。另一方面，当堆叠式存储器件1010包括直接存取区域时，可以通过安装在封装基板1040和直接存取区域下方的导电元件(例如，焊球1050)将测试信号提供到堆叠式存储器件1010中。
图36是图示根据示例性实施例的具有四存储区块存储器模块的存储器系统的框图。
参考图36，存储器系统1100可以包括存储器控制器1110和/或存储器模块1120和1130。虽然图36中描绘了两个存储器模块，但是根据一些示例性实施例，存储器系统1100中可以包括更多或更少的存储器模块。
存储器控制器1110可以控制存储器模块1120和/或1130以便执行从处理器和/或主机供应的命令。存储器控制器1110可以使用处理电路系统(例如，处理器)来实现以及/或者可以用主机、应用程序处理器或片上系统(SoC)来实现。为了信号完整性，可以用存储器控制器1110的总线1140上的电阻器RTT来实现源端接。电阻器RTT可以耦接到电源电压VDDQ。存储器控制器1110可以包括发送器1111和接收器1113，发送器1111可以向存储器模块1120和/或1130中的至少一者传输信号，接收器1113可以从存储器模块1120和/或1130中的至少一者接收信号。存储器控制器1110可以包括CPU 1115。
存储器模块1120和1130可以被称为第一存储器模块1120和第二存储器模块1130。第一存储器模块1120和第二存储器模块1130可以通过总线1140耦接到存储器控制器1110。第一存储器模块1120和第二存储器模块1130中的每一者可以包括多个半导体存储器件和/或寄存时钟驱动器。第一存储器模块1120可以包括存储器存储区块RK1和RK2，并且第二存储器模块1130可以包括存储器存储区块RK3和RK4。
存储器存储区块RK1可以包括半导体存储器件1121和1122，并且存储器存储区块RK2可以包括半导体存储器件1123和1124。虽然未示出，但是存储器存储区块RK3和RK4中的每一者可以包括半导体存储器件。半导体存储器件1121、1122、1123和1124中的每一者都可以采用或以其他方式对应于图3的半导体存储器件200。
半导体存储器件1121、1122、1123和1124中的每一者可以通过警报引脚1125和总线1140连接到存储器控制器1110。每个半导体存储器件1121、1122、1123和1124可以通过警报引脚1125改变警报信号的逻辑电平来向存储器控制器1110通知错误状态。
半导体存储器件1121、1122、1123和1124中的每一者的警报引脚1125可以共同地连接到总线1140。当半导体存储器件1121、1122、1123和1124中的至少一者改变警报信号的逻辑电平时，电阻器RTT上的电压被改变，以及因此，CPU 1115可以识别出在半导体存储器件1121、1122、1123和1124的至少一者中出现锤击地址队列已满的情况。
图37是图示根据示例性实施例的可以被包括在图3的列译码器中的写入定时控制器的示例的框图。
为了便于解释，将写入定时控制器271的示例与图17一起进行解释。
参考图37，写入定时控制器271可以包括写入标志锁存器272、定时发生器273、列地址锁存器274、数据锁存器275、列选择线(CSL)驱动器276以及全局I/O(GIO)驱动器277。
当在第一列译码器270a中包括写入定时控制器271时，第一列译码器270a可以基于列地址COL_ADDR来通过第一位线访问目标存储单元行中的第一存储单元，执行第一写入操作以使用第一电源电压VINTA将数据写入第一存储单元直到预充电命令被施加到半导体存储器件200，以及从预充电命令被施加到半导体存储器件200的第一时间点直到第一字线被禁用的第二时间点，可以执行第二写入操作以使用第二电源电压VLSA将数据写入第一存储单元。列译码器270a可以缩短写入时间间隔以将数据存储在第一存储单元中。第二电源电压VLSA的电压电平可以大于第一电源电压VINTA的电压电平。
写入标志锁存器272可以基于来自控制逻辑电路210的写入信号WR来存储写入标志信号WR_FG。写入标志锁存器272可以接收来自控制逻辑电路210的读取信号IRD。
基于存储在写入标志锁存器272中的写入标志信号WR_FG和与预充电命令相对应的预充电信号IPRE，定时发生器273可以生成列选择脉冲PCSLE、启用局部读出放大器785的局部读出使能信号PCLSAE、以及驱动信号PDT。定时发生器273可以响应于字线的禁用WL_DIS而被重置。
列地址锁存器274可以存储与第一写入操作相关联的列地址CA。数据锁存器275可以存储与第一写入操作相关联的数据并且提供所锁存的数据LDTA。
基于列选择脉冲PCSLE和所锁存的列地址CA，列选择线驱动器276可以生成被施加到列选择开关N6和N7的列选择信号CSL，这些列选择开关N6和N7连接包括位线BL和互补位线BLB的位线对以及包括局部I/O线LIO1和互补局部I/O线LIOB1的局部I/O线对。
全局I/O驱动器277可以通过包括全局I/O线GIO1和互补全局I/O线GIOB1的全局I/O线对连接到局部读出放大器785，并且可以基于驱动信号PDT和所锁存的数据LDTA来驱动全局I/O对GIO1和GIOB1。
图38是图示根据示例性实施例的图37的写入定时控制器的操作的时序图。
参考图3、图17、图37和图38，耦接到存储单元MC的字线WL响应于激活命令而被使能，并且写入命令WR和预充电命令PRE被依次施加到半导体存储器件200。
当伴随有写入命令WR的具有逻辑低电平的数据通过互补全局I/O线GIOB1被输入并且伴随有写入命令WR的具有逻辑高电平的数据通过全局I/O线GIO1被输入时，第一连接控制信号PMUXON1以逻辑高电平被激活，并且NMOS晶体管791和792被导通或激活。相应地，全局I/O线GIO1连接到局部I/O线LIO1并且互补全局I/O线GIO1B连接到互补局部I/O线LIO1B。此外，当列选择开关N6和N7响应于列选择信号CSL而被导通或激活时，局部I/O线LIO1连接到位线BL并且互补局部I/O线LIO1B连接到互补位线BLB。相应地，当基于第一电源电压VINTA的电荷通过第一路径PTH1被存储在单元电容器CC中时，执行第一写入操作。当执行第一写入操作时，写入标志信号WR_FG被锁存在写入标志锁存器272中，列地址CA被锁存在列地址锁存器274中，以及写入数据被锁存在数据锁存器275中。
从预充电命令PRE被施加到半导体存储器件200的第一时间点直到字线WL被禁用的第二时间点，基于写入标志信号WR_FG和预充电信号IPRE，定时发生器273可以生成列选择脉冲PCSLE，可以激活局部读出使能信号PCLSAE，以及可以激活驱动信号PDT。
从预充电命令PRE被施加到半导体存储器件200的第一时间点直到字线WL被禁用的第二时间点，在通过全局I/O线对GIO1和GIOB1输入被锁存在数据锁存器275中的数据LDTA的情况下，第一连接控制信号PMUXON1以逻辑高电平被激活，并且NMOS晶体管791和792被导通或激活。相应地，全局I/O线GIO1连接到局部I/O线LIO1并且互补全局I/O线GIO1B连接到互补局部I/O线LIO1B。此外，当列选择开关N6和N7响应于列选择信号CSL而被导通或激活时，局部I/O线LIO1连接到位线BL并且互补局部I/O线LIO1B连接到互补位线BLB。相应地，当基于第二电源电压VLSA的电荷通过第二路径PTH2被存储在单元电容器CC中时，执行第二写入操作。
位线BL的电压电平可以在第一写入操作期间增大到第一电源电压VINTA的电压电平并且可以在第二写入操作期间增大到第二电源电压VLSA的电压电平。单元电容器CC的电压电平可以在第一写入操作期间如附图标记894所示地增大，并且单元电容器CC的电压电平可以在第二写入操作期间如附图标记896所示地增大。
列选择线驱动器276可以在执行第一写入操作时在第一时间间隔期间激活列选择信号CSL，并且可以在执行第二写入操作时在大于第一时间间隔的第二时间间隔期间激活列选择信号CSL。定时发生器273可以在第二写入操作期间以逻辑低电平激活局部读出使能信号PCLSAE。
因此，根据示例性实施例的半导体存储器件可以从施加预充电命令的第一时间点直到字线被禁用的第二时间点，使用第二电源电压另外地执行第二写入操作以将数据存储在目标存储单元中，因此可以缩短与将数据存储在目标存储单元中相关联的写入时间间隔。
本公开的方面可以被应用于使用采用易失性存储单元的半导体存储器件的系统。例如，本发明构思的方面可以被应用于使用半导体存储器件作为工作存储器的系统，诸如智能电话、导航系统、笔记本电脑、台式电脑以及游戏机。
上述附图中由框表示的部件、元件、模块以及单元(在本段中统称为“部件”)中的至少一者可以使用直接电路结构，诸如存储器、处理器、逻辑电路、查找表等，该直接电路结构可以通过一个或更多个微处理器或者其他控制装置的控制来执行相应的功能。同样，这些部件中的至少一者可以被具体地体现为模块、程序或代码的一部分，其包含用于执行特定逻辑功能的一个或更多个可执行指令，并且由一个或更多个微处理器或其他控制装置执行。此外，这些部件中的至少一者可以包括或可以由执行相应功能的处理器(诸如中央处理单元(CPU)、微处理器等)实现。
前述是示例性实施例的说明并且不应被解释为对其进行限制。尽管已经描述了几个示例性实施例，但是本领域技术人员将容易地理解，在实质上不脱离本公开内容的新颖教导和优点的情况下，可以对示例性实施例进行许多修改。相应地，所有这类修改旨在包括在如权利要求所限定的本公开内容的范围内。

Claims (20)

1.一种半导体存储器件，所述半导体存储器件包括：
存储单元阵列，所述存储单元阵列包括多个存储单元行，其中，所述多个存储单元行中的每个存储单元行包括多个存储单元；
行锤击管理电路，所述行锤击管理电路被配置成：
基于从外部存储器控制器接收到的激活命令来对所述每个存储单元行的访问次数进行计数，并且将所计数的次数作为计数数据存储在所述每个存储单元行中的至少一个计数单元中，以及
基于在所述激活命令之后接收到的第一命令，执行内部读取-更新-写入操作，以从所述多个存储单元行之中的目标存储单元行中的所述至少一个计数单元读取所述计数数据、以对所读取的计数数据进行更新、以及以将所更新的计数数据写入所述目标存储单元行中的所述至少一个计数单元；以及
列译码器，所述列译码器被配置成：
基于列地址，使用第一位线对所述目标存储单元行之中的第一存储单元进行访问；以及
使用第一电源电压将数据存储在所述第一存储单元中，或在小于参考写入时间间隔的内部写入时间间隔期间使用第二电源电压执行内部写入操作，以将所述计数数据存储在所述第一存储单元中，其中，所述第二电源电压的电压电平大于所述第一电源电压的电压电平。
2.根据权利要求1所述的半导体存储器件，其中，所述列译码器进一步被配置成：
在等于或大于所述参考写入时间间隔的写入时间间隔期间，使用所述第一电源电压执行正常写入操作以将所述数据写入所述第一存储单元中；以及
在小于所述参考写入时间间隔的所述内部写入时间间隔期间，使用所述第二电源电压执行所述内部写入操作，
其中，所述第一电源电压被提供给连接到所述第一存储单元的位线读出放大器，并且
其中，所述第二电源电压被提供给连接到所述第一存储单元的局部读出放大器。
3.根据权利要求2所述的半导体存储器件，其中，所述列译码器还被配置成：将在所述内部写入操作期间基于所述第二电源电压提供给所述第一存储单元的电荷量增加到大于在所述正常写入操作期间提供给所述第一存储单元的电荷量。
4.根据权利要求2所述的半导体存储器件，其中，所述列译码器还被配置成：通过增大列选择信号的激活间隔和所述列选择信号的电压电平中的至少一者来增加提供给所述第一存储单元的电荷量，并且
其中，在所述内部写入操作期间，将所述列选择信号提供给列选择开关，所述列选择开关将所述局部读出放大器与所述第一位线连接。
5.根据权利要求2所述的半导体存储器件，其中，所述列译码器还被配置成：通过增大启用所述局部读出放大器的局部读出使能信号的激活间隔来增加提供给所述第一存储单元的电荷量。
6.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：
控制逻辑电路，所述控制逻辑电路被配置成：接收所述第一命令并且在第一时间间隔期间激活第一标志信号；
第一位线读出放大器，所述第一位线读出放大器连接到所述第一存储单元；以及
第一局部读出放大器电路，所述第一局部读出放大器电路通过第一局部输入/输出线对连接到所述第一位线读出放大器，所述第一局部读出放大器电路包括第一局部读出放大器，
其中，所述列译码器包括子列译码器，所述子列译码器被配置成：基于所述第一标志信号和所述列地址来控制所述第一位线读出放大器和所述第一局部读出放大器电路。
7.根据权利要求6所述的半导体存储器件，其中，所述子列译码器包括：
列选择线驱动器，所述列选择线驱动器被配置成生成与存储所述数据相关联的第一列选择信号；
局部读出放大器驱动器，所述局部读出放大器驱动器被配置成：生成与存储所述数据和启用所述第一局部读出放大器相关联的第一局部读出使能信号；
第一信号发生器，所述第一信号发生器被配置成：基于所述第一列选择信号和所述第一标志信号来生成与存储所述计数数据相关联的第二列选择信号，并且提供所述第一列选择信号和所述第二列选择信号之一作为列选择信号；以及
第二信号发生器，所述第二信号发生器被配置成：基于所述第一局部读出使能信号和所述第一标志信号来生成与存储所述计数数据和启用所述第一局部读出放大器相关联的第二局部读出使能信号，并且提供所述第一局部读出使能信号和所述第二局部读出使能信号之一作为局部读出使能信号。
8.根据权利要求7所述的半导体存储器件，
其中，所述第一信号发生器包括：
第一锁存器，所述第一锁存器被配置成：基于所述第一列选择信号的上升转变对所述第一标志信号进行锁存以提供所述第二列选择信号；以及
第一多路选择器，所述第一多路选择器被配置成：基于所述第一标志信号来提供所述第一列选择信号和所述第二列选择信号之一作为所述列选择信号，并且
其中，所述第二信号发生器包括：
第二锁存器，所述第二锁存器被配置成：基于所述第一局部读出使能信号的下降转变对所述第一标志信号进行锁存以提供所述第二局部读出使能信号；以及
第二多路选择器，所述第二多路选择器被配置成：基于所述第一标志信号来提供所述第一局部读出使能信号和所述第二局部读出使能信号之一作为所述局部读出使能信号。
9.根据权利要求8所述的半导体存储器件，其中，所述第一多路选择器进一步被配置成：基于具有第一逻辑电平的所述第一标志信号来选择所述第二列选择信号作为所述列选择信号，并且
其中，所述第二多路选择器进一步被配置成：基于具有所述第一逻辑电平的所述第一标志信号来选择所述第二局部读出使能信号作为所述局部读出使能信号。
10.根据权利要求7所述的半导体存储器件，其中，所述第一局部读出放大器包括：
第一PMOS晶体管，所述PMOS即p沟道金属氧化物半导体，所述第一PMOS晶体管连接在所述第二电源电压与第一节点之间，其中，所述第一PMOS晶体管的栅极被配置成接收局部读出放大器信号；
第二PMOS晶体管，所述第二PMOS晶体管连接在所述第一节点与所述第一局部输入/输出线对中的局部输入/输出线之间，其中，所述第二PMOS晶体管的栅极连接到所述第一局部输入/输出线对中的互补局部输入/输出线；以及
第三PMOS晶体管，所述第三PMOS晶体管连接在所述第一节点与所述互补局部输入/输出线之间，其中，所述第三PMOS晶体管的栅极连接到所述局部输入/输出线，
其中，所述第一位线通过列选择开关连接到所述局部输入/输出线，
其中，所述列选择开关包括连接在所述第一位线与所述局部输入/输出线之间的NMOS晶体管，所述NMOS即n沟道金属氧化物半导体，并且
其中，所述NMOS晶体管的栅极被配置成接收所述列选择信号。
11.根据权利要求1所述的半导体存储器件，其中，所述行锤击管理电路包括：
锤击地址队列，所述锤击地址队列被配置成：
基于所计数的次数与参考次数之间的比较，存储所述多个存储单元行之中的被密集地访问的一个或更多个候选锤击地址；
将所述一个或更多个候选锤击地址之中的一个候选锤击地址作为锤击地址输出，以及
基于存储在所述锤击地址队列中的所述一个或更多个候选锤击地址的数量达到第一数量，改变提供给所述外部存储器控制器的警报信号的逻辑电平；以及
刷新控制电路，所述刷新控制电路被配置成：
接收所述锤击地址，以及
对一个或更多个受害存储单元行执行锤击刷新操作，所述一个或更多个受害存储单元行与对应于所述锤击地址的存储单元行物理地相邻。
12.根据权利要求11所述的半导体存储器件，其中，所述行锤击管理电路还包括：
加法器，所述加法器被配置成：对从所述目标存储单元行中的所述至少一个计数单元读取的计数数据进行更新，以输出所更新的计数数据；以及
比较器，所述比较器被配置成：将所读取的计数数据与所述参考次数进行比较以输出第一比较信号，并且
其中，所述锤击地址队列还被配置成：基于所述第一比较信号指示所读取的计数数据等于或大于所述参考次数，来存储指定所述目标存储单元行的目标访问地址。
13.根据权利要求12所述的半导体存储器件，其中，所述锤击地址队列包括：
多个FIFO寄存器，所述FIFO即先进先出，所述多个FIFO寄存器被配置成存储所述一个或更多个候选锤击地址，其中，所述多个FIFO寄存器的数量对应于所述第一数量；以及
监控逻辑，所述监控逻辑与所述多个FIFO寄存器连接并且被配置成：
对所述多个FIFO寄存器进行管理；
监控所述多个FIFO寄存器中的每个FIFO寄存器是否存储了所述一个或更多个候选锤击地址中的相应候选锤击地址；
基于存储在所述多个FIFO寄存器中的所述一个或更多个候选锤击地址的数量等于第一数量，将所述一个或更多个候选锤击地址之中的最先输入的候选锤击地址作为所述锤击地址输出；以及
基于所述锤击地址被输出，将所述警报信号的所述逻辑电平从第一逻辑电平改变为不同于所述第一逻辑电平的第二逻辑电平，并且
其中，所述刷新控制电路进一步被配置成：基于刷新管理信号来对所述一个或更多个受害存储单元行执行所述锤击刷新操作，所述刷新管理信号与由所述外部存储器控制器基于所述警报信号的所述逻辑电平的改变而施加的刷新管理命令相对应。
14.根据权利要求12所述的半导体存储器件，其中，所述刷新控制电路包括：
刷新控制逻辑，所述刷新控制逻辑被配置成：基于刷新管理信号生成锤击刷新信号，所述刷新管理信号与所述外部存储器控制器基于所述警报信号的转变而提供的刷新管理命令相对应；
刷新时钟发生器，所述刷新时钟发生器被配置成基于刷新信号来生成刷新时钟信号；
刷新计数器，所述刷新计数器被配置成：基于所述刷新时钟信号生成与对所述多个存储单元行的正常刷新操作相关联的计数器刷新地址；
锤击地址存储装置，所述锤击地址存储装置被配置成：存储所述锤击地址，并且基于所述锤击刷新信号来输出所述锤击地址；以及
映射器，所述映射器被配置成：基于从所述锤击地址存储装置输出的所述锤击地址来生成锤击刷新地址，所述锤击刷新地址指定所述一个或更多个受害存储单元行的地址。
15.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：
ECC引擎，所述ECC即纠错码，所述ECC引擎被配置成：
对要存储在所述每个存储单元行中的至少一个正常单元中的数据执行第一ECC编码操作，以生成奇偶校验数据；以及
对所述计数数据执行第二ECC编码操作，以生成计数奇偶校验数据；以及
控制逻辑电路，所述逻辑控制电路被配置成控制所述行锤击管理电路和所述ECC引擎。
16.根据权利要求15所述的半导体存储器件，其中，所述存储单元阵列包括：
正常单元区域，所述正常单元区域包括所述至少一个正常单元和所述至少一个计数单元，所述至少一个正常单元被配置成存储所述数据，所述至少一个计数单元被配置成存储所述计数数据；以及
奇偶校验单元区域，所述奇偶校验单元区域被配置成存储所述奇偶校验数据和所述计数奇偶校验数据，
其中，所述正常单元区域包括多个子阵列块，所述多个子阵列块被布置在第一方向和与所述第一方向交叉的第二方向上，其中，所述多个子阵列块中的每个子阵列块包括易失性存储单元，并且
其中，所述多个子阵列块中的一部分包括所述至少一个计数单元。
17.一种半导体存储器件，所述半导体存储器件包括：
存储单元阵列，所述存储单元阵列包括多个存储单元行，其中，所述多个存储单元行中的每个存储单元行包括多个存储单元；
行译码器，所述行译码器被配置成：基于伴随有从外部存储器控制器接收到的写入命令的行地址，启用连接到所述多个存储单元行之中的目标存储单元行的第一字线；以及
列译码器，所述列译码器被配置成：
基于列地址，使用第一位线对所述目标存储单元行中的第一存储单元进行访问；
使用第一电源电压执行第一写入操作，以将与所述第一写入操作相关联的数据存储在所述第一存储单元中，直到预充电命令被施加到所述半导体存储器件；以及
从所述预充电命令被施加到所述半导体存储器件的第一时间点直到所述第一字线被禁用的第二时间点，使用第二电源电压执行第二写入操作以将与所述第二写入操作相关联的数据存储在所述第一存储单元中，
其中，所述第二电源电压的电压电平大于所述第一电源电压的电压电平。
18.根据权利要求17所述的半导体存储器件，所述半导体存储器件还包括：
控制逻辑电路，所述控制逻辑电路被配置成：接收所述写入命令，并且基于所述写入命令来生成写入信号；
第一位线读出放大器，所述第一位线读出放大器连接到所述第一存储单元；以及
第一局部读出放大器，所述第一局部读出放大器通过第一局部输入/输出线连接到所述第一位线读出放大器，
其中，所述列译码器包括：
写入标志锁存器，所述写入标志锁存器被配置成基于所述写入信号来对写入标志信号进行锁存；
定时发生器，所述定时发生器被配置成：基于存储在所述写入标志锁存器中的所述写入标志信号和与所述预充电命令相对应的预充电信号，生成列选择脉冲、启用所述第一局部读出放大器的局部读出使能信号、以及驱动信号；
列地址锁存器，所述列地址锁存器被配置成：对与所述第一写入操作相关联的所述列地址进行锁存；
数据锁存器，所述数据锁存器被配置成：对与所述第一写入操作相关联的数据进行锁存；
列选择线驱动器，所述列选择线驱动器被配置成：基于所述列选择脉冲和所锁存的列地址，生成被施加到列选择开关的列选择信号，所述列选择开关连接所述第一位线和所述第一局部输入/输出线；以及
全局输入/输出驱动器，所述全局输入/输出驱动器使用第一全局输入/输出线连接到所述第一局部读出放大器，并且所述全局输入/输出驱动器被配置成基于所述驱动信号和所锁存的数据来驱动所述第一全局输入/输出线。
19.根据权利要求18所述的半导体存储器件，其中，所述列选择线驱动器进一步被配置成：在执行所述第一写入操作的第一时间间隔期间激活所述列选择信号，并且在执行所述第二写入操作的第二时间间隔期间激活所述列选择信号，其中，所述第二时间间隔比所述第一时间间隔长，并且
其中，所述定时发生器进一步被配置成：在所述第二写入操作被执行时，以逻辑低电平激活所述局部读出使能信号。
20.一种存储器系统，所述存储器系统包括：
半导体存储器件；以及
存储器控制器，所述存储器控制器被配置成控制所述半导体存储器件，
其中，所述半导体存储器件包括：
存储单元阵列，所述存储单元阵列包括多个存储单元行，其中，所述多个存储单元行中的每个存储单元行包括多个存储单元；
行锤击管理电路，所述行锤击管理电路被配置成：
基于从所述存储器控制器接收到的激活命令来对所述每个存储单元行的访问次数进行计数，并且将所计数的次数作为计数数据存储在所述每个存储单元行中的至少一个计数单元中，以及
基于在所述激活命令之后施加的第一命令，执行内部读取-更新-写入操作，以从所述多个存储单元行之中的目标存储单元行中的所述至少一个计数单元读取所述计数数据、对所读取的计数数据进行更新、以及将所更新的计数数据存储在所述目标存储单元行中的所述至少一个计数单元中；以及
列译码器，所述列译码器被配置成：
基于列地址，使用第一位线对所述目标存储单元行之中的第一存储单元进行访问；以及
使用第一电源电压将数据存储在所述第一存储单元中，或在小于参考写入时间间隔的内部写入时间间隔期间使用第二电源电压执行内部写入操作，以将所述计数数据存储在所述第一存储单元中，
其中，所述第二电源电压的电压电平大于所述第一电源电压的电压电平。
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* Cited by examiner, † Cited by third party
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