CN117457047A - 半导体存储器装置和包括半导体存储器装置的存储器系统 - Google Patents

Abstract

提供半导体存储器装置和包括半导体存储器装置的存储器系统。所述半导体存储器装置包括：存储器单元阵列，包括多个存储器单元行；以及行锤击管理电路。行锤击管理电路将计数值作为计数数据存储在所述多个存储器单元行中的每个的计数单元中，并且执行内部读取‑更新‑写入操作，以从多个存储器单元行之中的目标存储器单元行的计数单元读取计数数据，更新读取的计数数据以获得更新后的计数数据，并且将更新后的计数数据写入目标存储器单元行的计数单元中。行锤击管理电路包括锤击地址队列。行锤击管理电路基于指示锤击地址队列的状态改变的事件信号，随机地改变更新后的计数数据。

Description

半导体存储器装置和包括半导体存储器装置的存储器系统

本申请要求于2022年7月25日在韩国知识产权局提交的第10-2022-0091696号韩国专利申请和于2022年10月13日在韩国知识产权局提交的第10-2022-0131154号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用全部包含于此。

技术领域

本公开涉及存储器，并且更具体地，涉及用于防御行锤击攻击的半导体存储器装置和包括半导体存储器装置的存储器系统。

背景技术

半导体存储器装置可被分类为易失性存储器装置或非易失性存储器装置。易失性存储器装置表示在断电时丢失存储在其中的数据的存储器装置。作为易失性存储器装置的一个示例，动态随机存取存储器(DRAM)可用在各种装置(诸如，移动系统、服务器或图形装置)中。

在易失性存储器装置(诸如，动态随机存取存储器(DRAM)装置)中，存储在存储器单元中的单元电荷可能由于泄漏电流而被丢失。此外，当字线在激活状态与预充电状态之间频繁地被转变时(即，当字线已经集中地或频繁地被访问时)，连接到与频繁地被访问的字线邻近的字线的受影响的存储器单元可丢失存储的电荷。存储在存储器单元中的电荷可在数据由于单元电荷的泄漏而被丢失之前通过再充电来被维持。这样的单元电荷的再充电被称为刷新操作，并且刷新操作可在单元电荷显著被丢失之前重复地被执行。

发明内容

示例实施例可提供能够防御行锤击攻击的半导体存储器装置。

示例实施例可提供能够防御行锤击攻击的存储器系统。

根据示例实施例，一种半导体存储器装置包括存储器单元阵列和行锤击管理电路。存储器单元阵列包括多个存储器单元行，每个存储器单元行包括相应的多个存储器单元。行锤击管理电路被配置为执行包括以下各项的操作：响应于来自外部存储器控制器的激活命令，通过对所述多个存储器单元行中的每个被访问的次数进行计数来确定计数数据；将计数值存储在与所述多个存储器单元行中的相应的存储器单元行相关联的计数单元中；并且响应于在激活命令被施加之后施加的第一命令，执行内部读取-更新-写入操作，以从所述多个存储器单元行之中的目标存储器单元行的计数单元读取计数数据，更新读取的计数数据以获得更新后的计数数据，并且将更新后的计数数据写入目标存储器单元行的计数单元中的相应的计数单元中。行锤击管理电路包括锤击地址队列。锤击地址队列被配置为执行包括以下各项的操作：基于计数值中的与所述多个存储器单元行中的相应的存储器单元行相关联的相应的计数值与第一参考访问次数的比较，存储所述多个存储器单元行中的集中地被访问的一个或多个候选锤击地址；以及提供存储在锤击地址队列中的候选锤击地址中的一个候选锤击地址作为锤击地址。行锤击管理电路可基于指示锤击地址队列的状态改变的事件信号而随机地改变更新后的计数数据。

根据示例实施例，一种半导体存储器装置包括存储器单元阵列、行锤击管理电路和刷新控制电路。存储器单元阵列包括多个存储器单元行，每个存储器单元行包括相应的多个存储器单元。行锤击管理电路执行包括以下各项的操作：响应于来自外部存储器控制器的激活命令，通过对所述多个存储器单元行中的每个被访问的次数进行计数来确定计数数据，将计数数据作为计数值存储在与所述多个存储器单元行中的相应的存储器单元行相关联的计数单元中，以及响应于在激活命令被施加之后施加的第一命令，执行内部读取-更新-写入操作，以从所述多个存储器单元行之中的目标存储器单元行的计数单元读取计数数据，更新读取的计数数据以获得更新后的计数数据，并且将更新后的计数数据写入目标存储器单元行的计数单元中的相应的计数单元中。行锤击管理电路包括锤击地址队列。锤击地址队列执行包括以下各项的操作：基于计数值中的与所述多个存储器单元行中的相应的存储器单元行相关联的相应的计数值与第一参考访问次数的比较，将所述多个存储器单元行中的集中地被访问的一个或多个候选锤击地址存储在锤击地址队列中达候选锤击地址的最大数量；以及提供存储在锤击地址队列中的候选锤击地址中的一个候选锤击地址作为锤击地址。行锤击管理电路被配置为：基于随机使能信号，在第一时间间隔期间随机地改变更新后的计数数据。刷新控制电路接收锤击地址，并且对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。

根据示例实施例，一种存储器系统包括：半导体存储器装置；以及存储器控制器，用于控制半导体存储器装置。半导体存储器装置包括存储器单元阵列、行锤击管理电路和刷新控制电路。存储器单元阵列包括多个存储器单元行，每个存储器单元行包括多个存储器单元。行锤击管理电路包括以下各项的操作：响应于来自外部存储器控制器的激活命令，通过对所述多个存储器单元行中的每个被访问的次数进行计数来确定计数数据，以将计数值作为计数数据存储在所述多个存储器单元行中的每个的计数单元中；以及响应于在激活命令被施加之后施加的第一命令，执行内部读取-更新-写入操作，以从所述多个存储器单元行之中的目标存储器单元行的计数单元读取计数数据，更新读取的计数数据以获得更新后的计数数据，并且将更新后的计数数据写入目标存储器单元行的计数单元中的相应的计数单元中。行锤击管理电路包括锤击地址队列。锤击地址队列被配置为执行包括以下各项的操作：基于计数值中的与所述多个存储器单元行中的相应的存储器单元行相关联的相应的计数值与第一参考访问次数的比较，将所述多个存储器单元行中的集中地被访问的一个或多个候选锤击地址存储在锤击地址队列中达候选锤击地址的最大数量；以及提供存储在锤击地址队列中的候选锤击地址中的一个候选锤击地址作为锤击地址。行锤击管理电路被配置为：基于指示锤击地址队列的状态改变的事件信号，随机地改变更新后的计数数据。刷新控制电路接收锤击地址，并且对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。

因此，在根据示例实施例的半导体存储器装置中，在行锤击管理电路对与多个存储器单元行相关联的激活数中的每个进行计数以将计数值作为计数数据存储在多个存储器单元行中的每个的计数单元中时，行锤击管理电路响应于锤击地址队列的事件而使多个存储器单元行中的每个的计数单元中的计数数据随机化，或者周期性地使多个存储器单元行中的每个的计数单元中的计数数据随机化，并且因此防止锤击地址队列的溢出以及存储器系统的性能由于黑客的故意访问而被劣化。

附图说明

以下将参照附图更详细地描述本公开的示例实施例。

图1是示出根据示例实施例的存储器系统的框图。

图2是示出根据示例实施例的图1中的存储器控制器的框图。

图3是示出根据示例实施例的图1中的半导体存储器装置的示例的框图。

图4示出图3的半导体存储器装置中的第一存储体阵列的示例。

图5是示出根据示例实施例的图3中的刷新控制电路的示例的框图。

图6是示出根据示例实施例的图5中示出的刷新时钟生成器的示例的电路图。

图7是示出根据示例实施例的图5中的刷新时钟生成器的另一示例的电路图。

图8是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。

图9是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。

图10是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。

图11是示出根据示例实施例的图10的行锤击管理电路中的随机种子生成器的示例的框图。

图12示出根据示例实施例的图8至图10的行锤击管理电路中的锤击地址队列的示例。

图13是示出根据示例实施例的图12的锤击地址队列的示例操作的时序图。

图14是示出根据示例实施例的图12的锤击地址队列的示例操作的时序图。

图15示出根据示例实施例的图8至图10的行锤击管理电路中的锤击地址队列的示例。

图16示出图3的半导体存储器装置的一部分，以解释写入操作。

图17示出图3的半导体存储器装置的一部分，以解释读取操作。与图16重复的描述将被省略。

图18是示出根据示例实施例的图16或图17的半导体存储器装置中的ECC引擎的示例的框图。

图19是示出根据示例实施例的图3中的第一存储体阵列的示例的框图。

图20至图22示出可在图1的存储器系统中使用的示例命令。

图23和图24分别示出当存储器系统使用激活计数更新命令时的存储器系统的命令协议的示例。

图25示出当存储器系统基于预充电命令更新计数数据时的存储器系统的命令协议的示例。

图26示出根据示例实施例的图8至图10的行锤击管理电路的操作。

图27示出根据示例实施例的图8至图10的行锤击管理电路的操作。

图28示出根据示例实施例的图8至图10的行锤击管理电路的操作。

图29示出根据示例实施例的图8至图10的行锤击管理电路的操作。

图30示出根据示例实施例的图8至图10的行锤击管理电路的操作。

图31示出根据示例实施例的图8至图10的行锤击管理电路的操作。

图32是示出存储器单元阵列的一部分的示图，以描述锤击刷新地址的生成。

图33是示出存储器单元阵列的一部分的示图，以描述响应于第二类型的锤击地址的锤击刷新地址的生成。

图34A、图34B和图35是示出根据示例实施例的图5的刷新控制电路的示例操作的时序图。

图36是示出根据示例实施例的半导体存储器装置的框图。

图37是示出根据示例实施例的包括堆叠式存储器装置的半导体封装件的配置图。

图38是示出根据示例实施例的具有四存储列存储器模块的存储器系统的框图。

具体实施方式

在下文中将参照其中示出示例实施例的附图更全面地描述本公开的各种示例实施例。

图1是示出根据示例实施例的存储器系统的框图。

参照图1，存储器系统20可包括存储器控制器30和半导体存储器装置200。

存储器控制器30可控制存储器系统20的整体操作。存储器控制器30可控制外部主机与半导体存储器装置200之间的整体数据交换。例如，存储器控制器30可响应于来自主机的请求，将数据写入半导体存储器装置200中或从半导体存储器装置200读取数据。

此外，存储器控制器30可向半导体存储器装置200发出操作命令以控制半导体存储器装置200。在一些示例实施例中，半导体存储器装置200是包括动态存储器单元的存储器装置(诸如，动态随机存取存储器(DRAM)、双倍数据速率5(DDR5)同步DRAM(SDRAM)、DDR6SDRAM等)。

存储器控制器30可将时钟信号CK(时钟信号CK可被称为命令时钟信号)、命令CMD和地址(信号)ADDR发送到半导体存储器装置200。在此，为了便于描述，一个时钟信号CK、一个命令CMD和一个地址ADDR的术语与多个时钟信号CK、多个命令CMD和多个地址ADDR的术语可分别可互换地被使用。当存储器控制器30将数据信号DQ写入半导体存储器装置200中时，存储器控制器30可将数据选通信号DQS发送到半导体存储器装置200。当存储器控制器30从半导体存储器装置200读取数据信号DQ时，半导体存储器装置200可将数据选通信号DQS发送到存储器控制器30。地址ADDR可伴随有命令CMD，并且地址ADDR可被称为访问地址。

存储器控制器30可包括中央处理器(CPU)35和刷新管理(RFM)控制逻辑100，中央处理器(CPU)35控制存储器控制器30的整体操作，刷新管理(RFM)控制逻辑100生成与半导体存储器装置200的多个存储器单元行的行锤击(row hammer)相关联的刷新管理命令。

半导体存储器装置200可包括控制逻辑电路210、行锤击(RH)管理电路500和存储数据信号DQ的存储器单元阵列310。

控制逻辑电路210可控制半导体存储器装置200的操作。存储器单元阵列310可包括多个存储器单元行，并且每个存储器单元行可包括多个(易失性)存储器单元。存储器单元MC可连接到字线WL和位线BL。

响应于来自存储器控制器30的激活命令，行锤击管理电路500可对与多个存储器单元行中的每个相关联的访问的次数进行计数，以将计数值作为计数数据存储在多个存储器单元行中的每个的计数单元中。行锤击管理电路500可包括锤击地址(HADDR)队列600。锤击地址队列600可基于计数值与第一参考次数的比较而基于先进先出(FIFO)存储多个存储器单元行之中的集中地被访问的一个或多个候选锤击地址达第一数量(例如，候选锤击地址的最大数量)，可响应于存储在其中的候选锤击地址的数量达到第一数量而转变提供给存储器控制器30的警报信号ALRT的逻辑电平，并且可响应于存储在其中的候选锤击地址的数量达到第一数量而输出存储在其中的候选锤击地址中的一个作为锤击地址。在此，术语“集中地被访问”可表示特定存储器单元行被访问等于或大于第一参考次数。

响应于在激活命令之后施加的第一命令(诸如，预充电命令)，行锤击管理电路500可执行内部读取-更新-写入操作，以从多个存储器单元行之中的目标存储器单元行读取计数数据，更新读取的计数数据，并且将更新后的计数数据写入目标存储器单元行中。

行锤击管理电路500可基于在激活命令被施加之后施加的预充电命令的标志(flag)来执行内部读取-更新-写入操作，并且控制逻辑电路210可对目标存储器单元行进行预充电。

在示例实施例中，行锤击管理电路500可基于指示锤击地址队列600的状态改变的事件信号，随机地改变更新后的计数数据以生成随机化的计数数据，并且可将随机化的计数数据存储在计数单元中。

控制逻辑电路210可控制对存储器单元阵列310的访问，并且可控制行锤击管理电路500。

半导体存储器装置200由于存储数据的存储器单元的电荷泄漏而周期性地执行刷新操作。由于半导体存储器装置200的制造工序的缩减，所以存储器单元的存储电容被减小，并且刷新周期被缩短。因为随着半导体存储器装置200的存储器容量被增大，整个刷新时间被增加，所以刷新周期进一步被缩短。

为了补偿由于对特定行或锤击地址的集中访问而导致的邻近的存储器单元的劣化，目标行刷新(TRR)方案被采用，并且存储器内刷新方案被开发以减少存储器控制器的负担。存储器控制器负责TRR方案中的锤击刷新操作，并且半导体存储器装置负责存储器内刷新方案中的锤击刷新操作。

随着存储器容量被增大并且对半导体存储器装置的低功耗的需求被增大，用于存储器内刷新的芯片大小开销可能是显著的。此外，因为即使不存在集中访问，半导体存储器装置也必须考虑锤击刷新操作的发生，所以功耗可被增大。此外，从多个存储器单元行选择的存储器单元行中的一些的行锤击被管理。

在根据示例实施例的存储器系统20中，在行锤击管理电路500对与多个存储器单元行相关联的激活数中的每个进行计数以将计数值作为计数数据存储在多个存储器单元行中的每个的计数单元中，并且可基于计数值管理全部存储器单元行的行锤击时，半导体存储器装置200响应于锤击地址队列600的事件而使多个存储器单元行中的每个的计数单元中的计数数据随机化，或者周期性地使多个存储器单元行中的每个的计数单元中的计数数据随机化，并且因此防止锤击地址队列600的溢出以及存储器系统的性能由于黑客的故意访问而被劣化。

图2是示出根据示例实施例的图1中的存储器控制器的框图。

参照图2，存储器控制器30可包括通过总线31彼此连接的CPU 35、RFM控制逻辑100、刷新逻辑40、主机接口50、调度器55和存储器接口60。

CPU 35可控制存储器控制器30的整体操作。CPU 35可通过总线31控制RFM控制逻辑100、刷新逻辑40、主机接口50、调度器55和存储器接口60。

刷新逻辑40可基于半导体存储器装置200的刷新间隔生成用于刷新多个存储器单元行的存储器单元的自动刷新命令。

主机接口50可执行与主机的接口连接(interfacing)。存储器接口60可执行与半导体存储器装置200的接口连接。

调度器55可管理在存储器控制器30中生成的命令序列的调度和发送。调度器55可经由存储器接口60将激活命令和预充电命令发送到半导体存储器装置200，并且半导体存储器装置200可更新每个存储器单元行的激活计数以管理全部存储器单元行的行锤击。

RFM控制逻辑100可响应于来自半导体存储器装置200的警报信号ALRT的转变，通过存储器接口60将刷新管理命令施加到半导体存储器装置200，使得半导体存储器装置200对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行(victimmemory cell row)执行锤击刷新操作。

图3是示出根据示例实施例的图1中的半导体存储器装置的示例的框图。

参照图3，半导体存储器装置200可包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新控制电路400、行地址复用器(RA MUX)240、列地址(CA)锁存器250、行解码器260、列解码器270、存储器单元阵列310、感测放大器单元285、输入/输出(I/O)门控电路290、纠错码(ECC)引擎350、时钟缓冲器225、选通信号生成器235、电压生成器385、行锤击管理电路500和数据I/O缓冲器320。

存储器单元阵列310可包括第一存储体阵列310a至第十六存储体阵列310s。行解码器260可包括分别结合到第一存储体阵列310a至第十六存储体阵列310s的第一行解码器260a至第十六行解码器260s，列解码器270可包括分别结合到第一存储体阵列310a至第十六存储体阵列310s的第一列解码器270a至第十六列解码器270s，并且感测放大器单元285可包括分别结合到第一存储体阵列310a至第十六存储体阵列310s的第一感测放大器285a至第十六感测放大器285s。

第一存储体阵列310a至第十六存储体阵列310s、第一行解码器260a至第十六行解码器260s、第一列解码器270a至第十六列解码器270s、以及第一感测放大器285a至第十六感测放大器285s可形成第一存储体至第十六存储体。第一存储体阵列310a至第十六存储体阵列310s中的每个包括形成在多条字线WL和多条位线BL的相应交叉点处的多个存储器单元MC。

地址寄存器220可从存储器控制器30接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可将接收的存储体地址BANK_ADDR提供给存储体控制逻辑230，可将接收的行地址ROW_ADDR提供给行地址复用器240，并且可将接收的列地址COL_ADDR提供给列地址锁存器250。此外，地址寄存器220可将接收的存储体地址BANK_ADDR和接收的行地址ROW_ADDR提供给行锤击管理电路500。

存储体控制逻辑230可响应于存储体地址BANK_ADDR而生成存储体控制信号。第一行解码器260a至第十六行解码器260s中的与存储体地址BANK_ADDR对应的一个响应于存储体控制信号而被激活，并且第一列解码器270a至第十六列解码器270s中的与存储体地址BANK_ADDR对应的一个响应于存储体控制信号而被激活。

行地址复用器240可从地址寄存器220接收行地址ROW_ADDR，并且可从刷新控制电路400接收刷新行地址REF_ADDR。行地址复用器240可选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址SRA。从行地址复用器240输出的行地址SRA被施加到第一行解码器260a至第十六行解码器260s。

刷新控制电路400可响应于来自控制逻辑电路210的第一刷新控制信号IREF1和第二刷新控制信号IREF2，在正常刷新模式下顺序地增大或减小刷新行地址REF_ADDR。刷新控制电路400可在锤击刷新模式下接收锤击地址HADDR，并且可输出指定物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行的一个或多个锤击刷新地址作为刷新行地址REF_ADDR。

第一行解码器260a至第十六行解码器260s中的由存储体控制逻辑230激活的一个可对从行地址复用器240输出的行地址SRA进行解码，并且可激活与行地址SRA对应的字线。例如，激活的行解码器将字线驱动电压施加到与行地址SRA对应的字线。

列地址锁存器250可从地址寄存器220接收列地址COL_ADDR，并且可暂时地存储接收的列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器250可生成从接收的列地址COL_ADDR递增的列地址COL_ADDR'。列地址锁存器250可将暂时地存储或生成的列地址COL_ADDR'施加到第一列解码器270a至第十六列解码器270s。

第一列解码器270a至第十六列解码器270s中的激活的一个通过I/O门控电路290激活与存储体地址BANK_ADDR和列地址COL_ADDR对应的感测放大器。

I/O门控电路290可包括用于对输入/输出数据进行门控的电路系统，并且还可包括输入数据掩码逻辑、用于存储从第一存储体阵列310a至第十六存储体阵列310s输出的数据的读取数据锁存器、以及用于将数据写入第一存储体阵列310a至第十六存储体阵列310s的写入驱动器。

从第一存储体阵列310a至第十六存储体阵列310s中的选择的一个存储体阵列读取的码字CW(例如，图20中的读取码字RCW)由结合到数据将从其被读取的选择的一个存储体阵列的感测放大器感测，并且被存储在读取数据锁存器中。在由ECC引擎350对码字CW执行ECC解码之后，存储在读取数据锁存器中的码字CW可作为数据DTA(例如，图20中的校正后的数据C_DTA)被提供给数据I/O缓冲器320。数据I/O缓冲器320可将数据DTA转换为数据信号DQ，并且可将数据信号DQ与数据选通信号DQS一起发送到存储器控制器30。

待写入第一存储体阵列310a至第十六存储体阵列310s中的选择的一个存储体阵列中的数据信号DQ可从存储器控制器30被提供给数据I/O缓冲器320。数据I/O缓冲器320可将数据信号DQ转换为数据DTA，并且可将数据DTA提供给ECC引擎350。ECC引擎350可对数据DTA执行ECC编码以生成奇偶校验位，并且ECC引擎350可将包括数据DTA和奇偶校验位的码字CW提供给I/O门控电路290。I/O门控电路290可通过写入驱动器将码字CW写入选择的一个存储体阵列中的子页中。

数据I/O缓冲器320可在半导体存储器装置200的写入操作中通过将数据信号DQ转换为数据DTA来将数据信号DQ从存储器控制器30提供给ECC引擎350，并且可在半导体存储器装置200的读取操作中将来自ECC引擎350的数据DTA转换为数据信号DQ并且可将数据信号DQ和数据选通信号DQS发送到存储器控制器30。

基于来自控制逻辑电路210的第二控制信号CTL2，ECC引擎350可对数据DTA执行ECC编码，并且可对码字CW执行ECC解码。ECC引擎350可基于来自控制逻辑电路210的第二控制信号CTL2，对从行锤击管理电路500提供的计数数据CNTD执行ECC编码和ECC解码。

时钟缓冲器225可接收时钟信号CK，可通过对时钟信号CK进行缓冲而生成内部时钟信号ICK，并且可将内部时钟信号ICK提供给处理命令CMD和地址ADDR的电路组件。

选通信号生成器235可接收时钟信号CK，可基于时钟信号CK生成数据选通信号DQS，并且可将数据选通信号DQS提供给数据I/O缓冲器320。

电压生成器385可基于从外部装置接收的电源电压VDD生成操作电压VDD1，可生成指示操作电压VDD1已经达到参考电压电平的功率稳定信号PVCCH，可将操作电压VDD1提供给存储器单元阵列310，并且可将功率稳定信号PVCCH提供给行锤击管理电路500。

行锤击管理电路500可响应于来自存储器控制器30的激活命令对与多个存储器单元行中的每个相关联的访问的次数进行计数，以将计数值作为计数数据CNTD存储在多个存储器单元行中的每个的计数单元中。行锤击管理电路500可基于计数值与参考次数的比较而基于先进先出(FIFO)方案存储多个存储器单元行之中的集中地被访问的一个或多个候选锤击地址达第一数量，可响应于存储在其中的候选锤击地址的数量达到第一数量而转变通过警报引脚201提供给存储器控制器30的警报信号ALRT的逻辑电平，并且可将存储在其中的候选锤击地址中的一个作为锤击地址HADDR提供给刷新控制电路400。

行锤击管理电路500可基于指示锤击地址队列600的状态改变的事件信号，随机地改变更新后的计数数据以生成随机化的计数数据，并且可将随机化的计数数据存储在计数单元中。

控制逻辑电路210可控制半导体存储器装置200的操作。例如，为了执行写入操作、读取操作、正常刷新操作和锤击刷新操作，控制逻辑电路210可生成用于半导体存储器装置200的控制信号。控制逻辑电路210可包括对从存储器控制器30接收的命令CMD进行解码的命令解码器211和设置半导体存储器装置200的操作模式的模式寄存器212。

例如，命令解码器211可通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码，来生成与命令CMD对应的控制信号。控制逻辑电路210可将第一控制信号CTL1提供给I/O门控电路，将第二控制信号CTL2提供给ECC引擎350，并且将第三控制信号CTL3提供给行锤击管理电路500。此外，命令解码器211可通过对命令CMD进行解码来生成包括第一刷新控制信号IREF1、第二刷新控制信号IREF2、激活信号IACT、预充电信号IPRE、读取信号IRD和写入信号IWR的内部命令信号。

图4示出图3的半导体存储器装置中的第一存储体阵列的示例。

参照图4，第一存储体阵列310a包括多条字线WL0至WLm-1(m是大于二的自然数)、多条位线BL0至BLn-1(n是大于二的自然数)、以及设置在字线WL0至WLm-1与位线BL0至BLn-1之间的交叉点处的多个存储器单元MC。每个存储器单元MC包括结合到字线WL0至WLm-1中的每条和位线BL0至BLn-1中的每条的单元晶体管以及结合到单元晶体管的单元电容器。每个存储器单元MC可具有DRAM单元结构。字线WL0至WLm-1中的每条在第一方向D1上延伸，并且位线BL1至BLn-1中的每条在与第一方向D1交叉的第二方向D2上延伸。

结合到多个存储器单元MC的字线WL0至WLm-1可被称为第一存储体阵列310a的行，并且结合到多个存储器单元MC的位线BL0至BLn-1可被称为第一存储体阵列310a的列。

图5是示出根据示例实施例的图3中的刷新控制电路的示例的框图。

参照图5，刷新控制电路400可包括刷新控制逻辑410、刷新时钟生成器420、刷新计数器430和锤击刷新地址生成器440。

刷新控制逻辑410可响应于刷新管理信号RFMS而提供模式信号MS。此外，刷新控制逻辑410可响应于第一刷新控制信号IREF1和第二刷新控制信号IREF2中的一个，将锤击刷新信号HREF提供给锤击刷新地址生成器440以控制锤击地址的输出时序。

图3中的控制逻辑电路210可基于来自存储器控制器30的刷新管理命令，将刷新管理信号RFMS提供给刷新控制电路400。

刷新时钟生成器420可基于第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS，生成指示正常刷新操作的时序的刷新时钟信号RCK。刷新时钟生成器420可响应于接收到第一刷新控制信号IREF1或在第二刷新控制信号IREF2被激活时，生成刷新时钟信号RCK。

当来自存储器控制器30的命令CMD与自动刷新命令对应时，每当控制逻辑电路210接收到自动刷新命令，图3中的控制逻辑电路210可将第一刷新控制信号IREF1施加到刷新控制电路400。当来自存储器控制器30的命令CMD与自刷新进入命令对应时，控制逻辑电路210可将第二刷新控制信号IREF2施加到刷新控制电路400，并且从当控制逻辑电路210接收到自刷新进入命令时的时间点到当控制逻辑电路210接收到自刷新退出命令时的时间点，第二刷新控制信号IREF2被激活。

刷新计数器430可在刷新时钟信号RCK的周期通过执行计数操作来生成顺序地指定存储器单元行的计数器刷新地址CREF_ADDR，并且可将计数器刷新地址CREF_ADDR作为刷新行地址REF_ADDR提供给图3中的行地址复用器240。

锤击刷新地址生成器440可包括锤击地址存储设备445和映射器450。

锤击地址存储设备445可存储锤击地址HADDR，并且可响应于锤击刷新信号HREF而将锤击地址HADDR输出到映射器450。映射器450可生成指定物理邻近于与锤击地址HADDR对应的存储器单元行的一个或多个牺牲存储器单元行的锤击刷新地址HREF_ADDR。

锤击刷新地址生成器440可将锤击刷新地址HREF_ADDR作为刷新行地址REF_ADDR提供给图3中的行地址复用器240。

图6是示出根据示例实施例的图5中示出的刷新时钟生成器的示例的电路图。

参照图6，刷新时钟生成器420a可包括多个振荡器421、422和423(例如，振荡器A、振荡器B和振荡器C)、复用器424、以及解码器425a。解码器425a可对第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS进行解码以输出时钟控制信号RCS1。振荡器421、422和423生成具有不同周期的刷新时钟信号RCK1、RCK2和RCK3。具有不同周期的刷新时钟信号RCK1、RCK2和RCK3可基于相应的振荡器421、422和423内的不同延迟而被生成。复用器424响应于时钟控制信号RCS1，选择刷新时钟信号RCK1、RCK2和RCK3中的一个以提供刷新时钟信号RCK。

因为模式信号MS指示行锤击事件发生，所以刷新时钟生成器420a可通过选择刷新时钟信号RCK1、RCK2和RCK3中的一个来调整刷新周期。

图7是示出根据示例实施例的图5中的刷新时钟生成器的另一示例的电路图。

参照图7，刷新时钟生成器420b可包括解码器425b、偏置单元426和振荡器427。振荡器427可包括串联连接的多个延迟单元。多个延迟单元中的每个可连接在电源电压Vcc与地电压之间，并且多个延迟单元中的每个可包括串联连接在电源电压Vcc与地电压之间的p沟道金属氧化物半导体(PMOS)晶体管、缓冲器和n沟道金属氧化物半导体(NMOS)晶体管。

解码器425b可对第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS进行解码，以输出时钟控制信号RCS2。偏置单元426响应于时钟控制信号RCS2而生成控制电压VCON。振荡器427根据施加到PMOS晶体管和NMOS晶体管的栅极的控制电压VCON而生成具有可变的周期的刷新时钟信号RCK。

因为模式信号MS指示刷新管理信号RFMS已经被接收(也就是说，行锤击事件发生)，所以刷新时钟生成器420b可通过基于时钟控制信号RCS2改变刷新时钟信号RCK的周期来调整刷新周期。

图8是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。

参照图8，行锤击管理电路500a可包括加法器510、比较器520、寄存器530、随机值生成器540a、互补值生成器(CG)550、复用器560和锤击地址队列600。

加法器510可通过将从目标存储器单元行的计数单元读取的计数数据CNTD增加一来更新计数数据CNTD，以提供更新后的计数数据UCNTD。计数数据CNTD从目标存储器单元行的计数单元被读取。对计数数据CNTD执行ECC解码操作。加法器510可更新读取的计数数据CNTD。加法器510可用递增计数器来实现。

更新后的计数数据UCNTD被提供给ECC引擎350，并且ECC引擎350对更新后的计数数据UCNTD执行ECC编码操作。

寄存器530可存储第一参考次数NTH1。比较器520可将读取的计数数据CNTD与第一参考次数NTH1进行比较，以输出指示比较的结果的存储信号STR。比较器520可响应于读取的计数数据CNTD等于或大于第一参考次数NTH1而激活存储信号STR。

第一参考次数NTH1可包括默认参考次数和默认参考次数的倍数，并且因此，存储信号STR可包括多个位。

响应于指示读取的计数数据CNTD或更新后的计数数据UCNTD等于或大于第一参考次数NTH1的存储信号STR，锤击地址队列600可存储指定目标存储器单元行的目标访问地址T_ROW_ADDR作为候选锤击地址，并且可将存储在其中的候选锤击地址中的一个作为锤击地址HADDR提供给图3中的刷新控制电路400。锤击地址队列600可将其访问的次数等于或大于第一参考次数NTH1的目标访问地址T_ROW_ADDR存储为候选锤击地址，并且可基于存储在其中的候选锤击地址的数量将锤击地址队列600的状态指示为警报信号ALRT的逻辑电平。警报信号ALRT可与事件信号对应。

随机值生成器540a可响应于警报信号ALRT被激活而生成随机值RV。互补值生成器550可通过反转随机值RV来生成随机值RV的互补值CRV。互补值CRV可与随机值RV的二进制补码对应。复用器560可响应于选择信号SS1而将随机值RV和互补值CRV中的一个提供给加法器510。

因此，在警报信号ALRT被激活期间，加法器510可通过将随机值RV和/或互补值CRV中的一个与其中读取的计数数据CNTD被增加一的值相加来随机地改变更新后的计数数据UCNTD。也就是说，当警报信号ALRT被激活时，加法器510可通过将随机值RV与其中读取的计数数据CNTD被增加一的值相加或者从其中读取的计数数据CNTD被增加一的值减去随机值RV，来随机地改变更新后的计数数据UCNTD。

随机值生成器540a可包括计时器(或计数器)545，计时器545响应于警报信号ALRT被激活而在第一时间间隔期间被启用。随机值生成器540a可在警报信号ALRT被激活之后的第一时间间隔期间生成随机值RV，并且加法器510可在警报信号ALRT被激活之后通过将随机值RV与其中读取的计数数据CNTD被增加一的值相加或者从其中读取计数数据CNTD被增加一的值减去随机值RV，来随机地改变更新后的计数数据UCNTD。

图9是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。

参照图9，行锤击管理电路500b可包括加法器510、比较器520、寄存器530、随机值生成器540b、互补值生成器550、复用器560和锤击地址队列600。

在图9中，与图8重复的描述将被省略。

随机值生成器540b可响应于存储信号STR被激活而生成随机值RV。互补值生成器550可通过反转随机值RV来生成随机值RV的互补值CRV。互补值CRV可与随机值RV的二进制补码对应。复用器560可响应于选择信号SS1而将随机值RV和互补值CRV中的一个提供给加法器510。

因此，在存储信号STR被激活期间，加法器510可通过将随机值RV和互补值CRV中的一个与其中读取的计数数据CNTD被增加一的值相加来随机地改变更新后的计数数据UCNTD。也就是说，当存储信号STR被激活时，加法器510可通过将随机值RV与其中读取的计数数据CNTD被增加一的值相加或者从其中读取的计数数据CNTD被增加一的值减去随机值RV，来随机地改变更新后的计数数据UCNTD。存储信号STR可与事件信号对应。

随机值生成器540b可包括计时器545，计时器545响应于存储信号STR被激活而在第一时间间隔期间被启用。随机值生成器540b可在存储信号STR被激活之后的第一时间间隔期间生成随机值RV，并且加法器510可在存储信号STR被激活之后通过将随机值RV与其中读取的计数数据CNTD被增加一的值相加或者从其中读取的计数数据CNTD被增加一的值减去随机值RV，来随机地改变更新后的计数数据UCNTD。

图10是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。

参照图10，行锤击管理电路500c可包括加法器510、比较器520、寄存器530、随机值生成器540c、互补值生成器550、复用器560、随机种子生成器570和锤击地址队列600。

在图10中，与图8重复的描述将被省略。

随机种子生成器570可基于功率稳定信号PVCCH向随机值生成器540c生成随机使能信号REN。在一个示例实施例中，随机种子生成器570可基于周期信号来生成随机使能信号REN。

随机值生成器540c可响应于随机使能信号REN被激活而生成随机值RV。互补值生成器550可通过反转随机值RV来生成随机值RV的互补值CRV。互补值CRV可与随机值RV的二进制补码对应。复用器560可响应于选择信号SS1而将随机值RV和互补值CRV中的一个提供给加法器510。

因此，响应于随机使能信号REN被激活，加法器510可通过将随机值RV和互补值CRV中的一个与其中读取的计数数据CNTD被增加一的值相加来随机地改变更新后的计数数据UCNTD。也就是说，响应于随机使能信号REN被激活，加法器510可通过将随机值RV与其中读取的计数数据CNTD被增加一的值相加或者从其中读取的计数数据CNTD被增加一的值减去随机值RV，来随机地改变更新后的计数数据UCNTD。

随机值生成器540c可包括计时器545，计时器545响应于随机使能信号REN被激活而在第一时间间隔期间被启用。随机值生成器540b可在随机使能信号REN被激活之后的第一时间间隔期间生成随机值RV，并且加法器510可在随机使能信号REN被激活之后通过将随机值RV与其中读取的计数数据CNTD被增加一的值相加或者从其中读取的计数数据CNTD被增加一的值减去随机值RV，来随机地改变更新后的计数数据UCNTD。

例如，随机种子生成器570可将重置信号RST提供给随机值生成器540c，以重置随机值生成器540c。

例如，随机种子生成器570可基于伪随机二进制序列(PRBS)或使用线性反馈移位寄存器(LFSR)来实现。

图11是示出根据示例实施例的图10的行锤击管理电路中的随机种子生成器的示例的框图。

参照图11，随机种子生成器570可包括振荡器575和计数器580。

振荡器575可响应于功率稳定信号PVCCH而在上电序列中进行操作，以生成以第一频率进行切换的时钟信号CLK。计数器580可在时钟信号CLK的切换被计数到预定次数时激活随机使能信号REN，并且可在随机使能信号REN被激活之后经过第二时间间隔时激活复位信号RST。

图12示出根据示例实施例的图8至图10的行锤击管理电路中的锤击地址队列的示例。

参照图12，锤击地址队列600a可包括多个FIFO寄存器610a、610b、……、610h、以及监测器逻辑650a。多个FIFO寄存器610a、610b、……、610h的数量可与第一数量对应。

多个FIFO寄存器610a、610b、……、610h可基于从输入端子IN到输出端子OUT的FIFO方案存储多个候选锤击地址CHADDRa、CHADDRb、……、CHADDRh达第一数量。

监测器逻辑650a可连接到多个FIFO寄存器610a、610b、……、610h，可管理多个FIFO寄存器610a、610b、…、610h，并且可监测多个FIFO寄存器610a、610b、……、610h中的每个是否存储候选锤击地址。响应于存储在多个FIFO寄存器610a、610b、……、610h中的候选锤击地址的数量达到第一数量(也就是说，响应于多个FIFO寄存器已满)，监测器逻辑650a可输出候选锤击地址之中的首先被输入的候选锤击地址作为锤击地址HADDR，并且可响应于输出锤击地址HADDR，通过将警报信号ALRT的逻辑电平从第一逻辑电平转变为与第一逻辑电平不同的第二逻辑电平来将锤击地址队列600a的状态通知给存储器控制器30。

响应于警报信号ALRT的转变，图2的存储器控制器30将刷新管理命令施加到半导体存储器装置200，并且监测器逻辑650a可响应于基于锤击地址HADDR的锤击刷新操作完成而将警报信号ALRT转变为第一逻辑电平。也就是说，监测器逻辑650a可在从监测器逻辑650a输出锤击地址HADDR的时间点经过预定时间间隔之后，响应于锤击刷新操作完成而将警报信号ALRT转变为第一逻辑电平。

图13是示出根据示例实施例的图12的锤击地址队列的示例操作的时序图。

在图13中，假设图12中的多个FIFO寄存器610a、610b、……、610h包括三个FIFO寄存器610a、610b和610c，并且对由行地址RA＝j、行地址RA＝k和行地址RA＝l指定的存储器单元行的访问被重复。此外，假设第一参考次数NTH1与1024对应。

在图13中，ACT-j表示伴随行地址RA＝j的激活命令，PRE-j表示对由行地址RA＝j指定的存储器单元行的预充电命令，ACT-k表示伴随行地址RA＝k的激活命令，PRE-k表示对由行地址RA＝k指定的存储器单元行的预充电命令，ACT-l表示伴随行地址RA＝l的激活命令，并且PRE-l表示对由行地址RA＝l指定的存储器单元行的预充电命令。

参照图12和图13，响应于与由行地址RA＝j指定的存储器单元行相关联的计数值(即，计数数据CNTD)达到1024，行地址RA＝j被存储在FIFO寄存器610a中作为候选锤击地址，响应于与由行地址RA＝k指定的存储器单元行相关联的计数值(即，计数数据CNTD)达到1024，行地址RA＝k被存储在FIFO寄存器610b中作为候选锤击地址，并且响应于与由行地址RA＝l指定的存储器单元行相关联的计数值(即，计数数据CNTD)达到1024，行地址RA＝l被存储在FIFO寄存器610a中作为候选锤击地址。

因为全部FIFO寄存器610a、610b和610c存储候选锤击地址，所以监测器逻辑650a通过将警报信号ALRT转变为第二逻辑电平来将锤击地址队列600a已满(也就是说，锤击地址队列600a中不存在可用空间)通知给存储器控制器30。响应于警报信号ALRT的转变，存储器控制器30可停止将激活命令施加到半导体存储器装置200，并且可将刷新管理命令RFM施加到半导体存储器装置200。监测器逻辑650a可响应于存储在FIFO寄存器610a中的行地址RA＝j被输出作为锤击地址，将警报信号ALRT从第一逻辑电平(即，逻辑高电平)转变为第二逻辑电平(即，逻辑低电平)。

图5中的刷新控制电路400可对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作，并且监测器逻辑650a可在完成锤击刷新操作之后将警报信号ALRT转变为第一逻辑电平。锤击刷新操作由图13中的“立即R/H缓解”表示。

当对行地址RA＝j、RA＝k和RA＝l的访问由恶意黑客导致时，溢出发生在锤击地址队列600a中，并且半导体存储器装置200的性能可被劣化。

图14是示出根据示例实施例的图12的锤击地址队列的示例操作的时序图。

在图14中，假设图10中的多个FIFO寄存器610a、610b、……、610h包括三个FIFO寄存器610a、610b和610c，并且对由行地址RA＝j、行地址RA＝k和行地址RA＝l指定的存储器单元行的访问被重复。此外，假设第一参考次数NTH1与1024对应。此外，假设在半导体存储器装置200的上电序列期间，随机计数数据被存储在由行地址RA＝j、RA＝k和RA＝l指定的存储器单元行的计数单元中。

参照图12和图14，当存储在由行地址RA＝j、RA＝k和RA＝l指定的存储器单元行的计数单元中的随机计数数据通过将随机值RV与计数数据CNTD相加而随机地被改变时，与由行地址RA＝j指定的存储器单元行相关联的计数值(即，计数数据CNTD)与958对应，与由行地址RA＝k指定的存储器单元行相关联的计数值(即，计数数据CNTD)与876对应，并且与由行地址RA＝l指定的存储器单元行相关联的计数值(即，计数数据CNTD)与537对应。因此，溢出不发生在锤击地址队列600a中，并且警报信号ALRT可使用第一逻辑电平被维持。

图15示出根据示例实施例的图8至图10的行锤击管理电路中的锤击地址队列的示例。

参照图15，锤击地址队列600b可包括多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h、监测器逻辑650b、复用器(MUX)660b、比较器675、以及寄存器680。多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h的数量可与第一数量对应。

多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h中的每个可存储多个候选锤击地址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg和CHADDRh中的其访问的次数中的每个等于或大于第一参考次数NTH1的相应的一个，并且可在候选锤击地址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRd、CHADDRg和CHADDRh被存储在多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h中之后，基于FIFO方案存储与候选锤击地址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRd、CHADDRg和CHADDRh中的每个相关联的额外的访问的次数中的相应的一个作为计数数据CNTDa、CNTDb、CNTDc、CNTDd、CNTDe、CNTDf、CNTDg和CNTDh中的相应的一个。

监测器逻辑650b可连接到多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h，可管理多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h，并且可监测多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h中的每个是否存储候选锤击地址。

寄存器680可存储大于第一参考次数NTH1的第二参考次数NTH2和大于第二参考次数NTH2的第三参考次数NTH3，并且可将第二参考次数NTH2和第三参考次数NTH3提供给比较器675。

比较器675可将作为计数数据CNTD存储在多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h中的计数数据CNTDa、CNTDb、CNTDc、CNTDd、CNTDe、CNTDf、CNTDg和CNTDh中的每个与第二参考次数NTH2和第三参考次数NTH3进行比较以生成(即，输出)第二比较信号CS2，并且可将第二比较信号CS2提供给监测器逻辑650c。第二比较信号CS2可包括多个位，并且可指示计数数据CNTD相对于第二参考次数NTH2和第三参考次数NTH3是大还是小。

监测器逻辑650b可基于第二比较信号CS2生成与从候选锤击地址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg和CHADDRh之中选择对应于超过第二参考次数NTH2的计数数据的第一候选锤击地址相关联的选择信号SS2，并且可将选择信号SS2提供给复用器660b。监测器逻辑650b可基于第二比较信号CS2生成与从候选锤击地址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg和CHADDRh之中选择对应于超过第三参考次数NTH3的计数数据的第二候选锤击地址相关联的选择信号SS2，可将选择信号SEL2提供给复用器660b，并且可将警报信号ALRT的逻辑电平从第一逻辑电平转变为第二逻辑电平。

复用器660b可接收候选锤击地址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg和CHADDRh，并且基于选择信号SS2，可输出与超过第二参考次数NTH2的计数数据对应的第一候选锤击地址作为锤击地址HADDR或者可输出与超过第三参考次数NTH3的计数数据对应的第二候选锤击地址作为锤击地址HADDR。

当锤击地址队列600b输出第一候选锤击地址作为锤击地址HADDR时，图3中的刷新控制电路400可在对多个存储器单元行的正常刷新时序对物理邻近于与第一候选锤击地址对应的第一存储器单元行的两个牺牲存储器单元行执行锤击刷新操作。

当锤击地址队列600b输出第二候选锤击地址作为锤击地址HADDR时，响应于警报信号ALRT的转变，存储器控制器30可停止将激活命令施加到半导体存储器装置200，并且可将刷新管理RFM命令施加到半导体存储器装置200。图3中的刷新控制电路400可响应于刷新管理信号RFMS，对物理邻近于与第二候选锤击地址对应的第二存储器单元行的四个牺牲存储器单元行执行锤击刷新操作。

监测器逻辑650b可响应于基于锤击地址HADDR的锤击刷新操作完成而将警报信号ALRT转变为第一逻辑电平。也就是说，监测器逻辑650b可在从监测器逻辑650b输出锤击地址HADDR的时间点经过预定时间间隔之后，响应于锤击刷新操作而将警报信号ALRT转变为第一逻辑电平。

多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h中的每个可包括用于存储候选锤击地址(诸如，候选锤击地址CHADDRa)的第一区域612和用于存储计数数据(诸如，附加的计数数据CNTDa)的第二区域614。

尽管参照图8至图10、图12和图15将其描述为锤击地址队列600被包括在行锤击管理电路500中，但是锤击地址队列600的数量可与存储体阵列310a至310s的数量对应，并且一个锤击地址队列可与一个存储体阵列相关联。因此，当多个锤击地址队列中的第一锤击地址队列已满时，第一锤击地址队列将相应的警报信号转变为第二逻辑电平，存储器控制器30将RFM命令施加到与第一锤击地址队列相关联的存储体阵列，并且其他存储体阵列执行正常操作。

图16示出图3的半导体存储器装置的一部分，以解释写入操作。

在图16中，控制逻辑电路210、第一存储体阵列310a、I/O门控电路290、ECC引擎350和行锤击管理电路500被示出。

参照图16，第一存储体阵列310a包括正常单元阵列(或被称为正常单元区域)NCA和冗余单元阵列(或被称为奇偶校验单元区域)RCA。

正常单元阵列NCA包括多个第一存储器块MB0至MB15(即，311至313)，并且冗余单元阵列RCA至少包括第二存储器块314。第一存储器块311至313是确定或用于确定半导体存储器装置200的存储器容量的存储器块。第二存储器块314用于ECC和/或冗余修复。由于用于ECC和/或冗余修复的第二存储器块314用于ECC、数据线修复和块修复以修复在第一存储器块311至313中生成的“故障”单元，所以第二存储器块314也被称为EDB块。第一存储器块311至313中的每个包括结合到字线WL和位线BL的存储器单元，并且第二存储器块314包括结合到字线WL和冗余位线RBL的存储器单元。第一存储器块311至313和第二存储器块314可各自表示图12中的子阵列块SCB。

I/O门控电路290包括分别连接到第一存储器块311至313和第二存储器块314的多个切换电路(或开关电路)291a至291d。在一个示例中，多个切换电路291a至291d中的每个切换电路可用复用器(MUX)来实现，然而，示例不限于此，并且每个切换电路可用具有切换功能的其他组件或其组合来实现。

ECC引擎350可通过第一数据线GIO和第二数据线EDBIO连接到切换电路291a至291d。控制逻辑电路210可接收命令CMD和地址ADDR，并且可对命令CMD进行解码以生成用于控制切换电路291a至291d的第一控制信号CTL1、用于控制ECC引擎350的第二控制信号CTL2、以及用于控制行锤击管理电路500的第三控制信号CTL3。

当命令CMD是写入命令时，控制逻辑电路210将第二控制信号CTL2提供给ECC引擎350。ECC引擎350对数据DTA执行ECC编码以生成与数据DTA相关联的奇偶校验数据，并且将包括数据DTA和奇偶校验数据的码字CW提供给I/O门控电路290。控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得码字CW将被存储在第一存储体阵列310a中的目标页的子页中。

当在写入命令之后接收的命令CMD与预充电命令对应时，控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得I/O门控电路290从第一存储体阵列310a的目标页读取计数数据CNTD和与计数数据CNTD相关联的计数奇偶校验数据，并且将计数数据CNTD和计数奇偶校验数据提供给ECC引擎350。ECC引擎350基于第二控制信号CTL2对计数数据CNTD和计数奇偶校验数据执行ECC解码操作，校正计数数据CNTD中的错误位，并且将校正后的计数数据提供给行锤击管理电路500。

行锤击管理电路500更新计数数据CNTD，以将更新后的计数数据UCNTD提供给ECC引擎350。ECC引擎350对更新后的计数数据UCNTD执行ECC编码以生成更新后的计数奇偶校验数据，并且通过I/O门控电路290将更新后的计数数据UCNTD和更新后的计数奇偶校验数据存储在目标页中。当行锤击管理电路500更新计数数据CNTD时，行锤击管理电路500通过将随机值与计数数据CNTD相加或通过从计数数据CNTD减去随机值来随机地改变计数数据CNTD，并且将更新后的计数数据UCNTD提供给ECC引擎350。

也就是说，ECC引擎350和行锤击管理电路500可响应于预充电命令而执行内部读取-更新-写入操作，以读取计数数据CNTD、更新读取的计数数据并且写入更新后的计数数据。此外，响应于全部FIFO寄存器存储候选锤击地址(全部FIFO寄存器的访问的次数中的每个等于或大于第一参考次数NTH1)，行锤击管理电路500可通过将警报信号ALRT的逻辑电平从第一逻辑电平转变为第二逻辑电平来将FIFO寄存器的状态通知给存储器控制器30。

图17示出图3的半导体存储器装置的一部分，以解释读取操作。与图16重复的描述将被省略。

参照图17，当命令CMD是用于指定读取操作的读取命令时，控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得存储在第一存储体阵列310a中的目标页的子页中的(读取)码字RCW被提供给ECC引擎350。

当在读取命令之后接收的命令CMD与预充电命令对应时，控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得I/O门控电路290从第一存储体阵列310a的目标页读取计数数据CNTD和与计数数据CNTD相关联的计数奇偶校验数据，并且将计数数据CNTD和计数奇偶校验数据提供给ECC引擎350。ECC引擎350基于第二控制信号CTL2对计数数据CNTD和计数奇偶校验数据执行ECC解码操作，校正计数数据CNTD中的错误位，并且将校正后的计数数据提供给行锤击管理电路500。

行锤击管理电路500更新计数数据CNTD，以将更新后的计数数据UCNTD提供给ECC引擎350。ECC引擎350对更新后的计数数据UCNTD执行ECC编码以生成更新后的计数奇偶校验数据，并且通过I/O门控电路290将更新后的计数数据UCNTD和更新后的计数奇偶校验数据存储在目标页中。当行锤击管理电路500更新计数数据CNTD时，行锤击管理电路500通过将随机值与计数数据CNTD相加或者通过从计数数据CNTD减去随机值来随机地改变计数数据CNTD，并且将更新后的计数数据UCNTD提供给ECC引擎350。

也就是说，ECC引擎350和行锤击管理电路500可响应于预充电命令而执行内部读取-更新-写入操作，以读取计数数据CNTD、更新读取的计数数据并且写入更新后的计数数据。此外，响应于全部FIFO寄存器存储候选锤击地址(全部FIFO寄存器的访问的次数中的每个等于或大于第一参考次数NTH1)，行锤击管理电路500可通过将警报信号ALRT的逻辑电平从第一逻辑电平转变为第二逻辑电平来将FIFO寄存器的状态通知给存储器控制器30。

图18是示出根据示例实施例的图16或图17的半导体存储器装置中的ECC引擎的示例的框图。

参照图18，ECC引擎350可包括ECC编码器360、ECC解码器380和ECC存储器365。ECC存储器365可存储ECC 370。ECC 370可以是单错误纠正(SEC)码或单错误纠正/双错误检测(SECDED)码。

ECC编码器360可从数据I/O缓冲器320接收待存储在第一存储体阵列310a的正常单元阵列NCA中的数据DTA，并且使用ECC 370生成与数据DTA相关联的奇偶校验数据PRT。奇偶校验数据PRT可被存储在第一存储体阵列310a的冗余单元阵列RCA中。此外，ECC编码器360可从行锤击管理电路500接收待存储在第一存储体阵列310a的正常单元阵列NCA中的计数数据CNTD(即，更新后的计数数据UCNTD)作为更新后的计数数据UCNTD，并且使用ECC 370生成与计数数据CNTD相关联的计数奇偶校验数据CPRT。计数奇偶校验数据CPRT可被存储在第一存储体阵列310a的冗余单元阵列RCA中。数据DTA可被存储在第一存储体阵列310a的正常单元阵列NCA的正常单元中，并且计数数据CNTD可被存储在第一存储体阵列310a的正常单元阵列NCA的计数单元中。

ECC解码器380可使用ECC 370，基于从第一存储体阵列310a读取的读取数据DTA和奇偶校验数据PRT对读取数据DTA执行ECC解码操作。当读取数据DTA包括作为ECC解码的结果的错误位时，ECC解码器380可校正读取数据DTA中的错误位，并且可将校正后的数据C_DTA提供给数据I/O缓冲器320。

此外，ECC解码器380可使用ECC 370，基于从第一存储体阵列310a读取的计数数据CNTD和计数奇偶校验数据CPRT对计数数据CNTD执行ECC解码操作。当计数数据CNTD包括作为ECC解码的结果的错误位时，ECC解码器380可校正计数数据CNTD中的错误位，并且可将校正后的计数数据C_CNTD提供给行锤击管理电路500。

图19是示出根据示例实施例的图3中的第一存储体阵列的示例的框图。

参照图19，第一存储体阵列310aa可包括第一子阵列块SCA11 311a和312a、第二子阵列块SCA12 313a和314a、第三子阵列块SCA2 315a、I/O感测放大器(IOSA)331、332、333、334和336、以及驱动器(DRV)341、342、343、344和346。

第一子阵列块311a和312a以及第二子阵列块313a和314a中的每个的数据I/O可通过第一全局I/O线GIO1<1:a>和第一本地I/O线LIO1<1:a>被执行。这里，a可以是等于或大于8的自然数。根据读取命令或写入命令，在第一方向D1上设置的第一子阵列块311a和312a以及第二子阵列块313a和314a中的每个的“a”条位线可由通过列选择线CSL中的一条发送的列选择信号而被选择。在其他实施例中，第一子阵列块311a和312a以及第二子阵列块313a和314a的数量可不同，并且例如可根据半导体存储器装置200能够处理的数据的位数而被确定。

第三子阵列块315a的数据I/O可通过第二全局I/O线GIO2<1:b>和第二本地I/O线LIO2<1:b>被执行。这里，b可以是小于a的正整数。根据读取命令或写入命令，第三子阵列块315a的“b”条位线可由通过列选择线CSL中的一条发送的列选择信号而被选择。在其他实施例中，第三子阵列块315a的数量可不同。

在示例实施例中，第一存储体阵列310aa还可包括在第二方向D2上布置的第一子阵列块、第二子阵列块和第三子阵列块。

在示例实施例中，第一子阵列块311a和312a可存储正常数据和计数数据，第二子阵列块313a和314a可存储正常数据，并且第三子阵列块315a可存储奇偶校验数据和计数奇偶校验数据。正常数据例如可以是半导体存储器装置200从外部装置接收的数据或半导体存储器装置200将提供给外部装置的数据。在一个示例实施例中，正常单元阵列(或正常单元区域)NCA可包括第一子阵列块311a和312a。

I/O感测放大器331可对根据通过第一全局I/O线GIO1<1:a>输出的位而被确定的第一全局I/O线GIO1<1:a>的电压进行感测和放大。I/O感测放大器332、333、334和336中的每个可以以类似于I/O感测放大器331的方式进行操作。I/O感测放大器336可对根据通过第二全局I/O线GIO2<1:b>输出的位而被确定的第二全局I/O线GIO2<1:b>的电压进行感测和放大。

驱动器341可基于写入命令通过第一全局I/O线GIO1<1:a>、第一本地I/O线LIO1<1:a>和由通过列选择线CSL中的一条发送的列选择信号选择的“a”条位线，将数据提供给第二子阵列块313a的存储器单元。数据可包括通过一个数据I/O引脚接收的位，或者可包括通过多个数据I/O引脚接收的在数据选通信号的上升沿或下降沿对齐的位。

驱动器342、343、344和346可以以基本上类似于驱动器341的方式进行操作。驱动器346可通过第二全局I/O线GIO2<1:b>、第二本地I/O线LIO2<1:b>和由通过列选择线CSL中的一条发送的列选择信号选择的“b”条位线，将奇偶校验数据或计数奇偶校验数据发送到第三子阵列块315a的存储器单元。

图20至图22示出可在图1的存储器系统中使用的示例命令。

图20示出表示激活命令ACT、写入命令WR和读取命令RD的芯片选择信号CS_n和第一命令地址信号CA0至第十四命令地址信号CA13的组合，图21示出表示包括自动预充电的写入命令WRA和包括自动预充电的读取命令RDA的芯片选择信号CS_n和第一命令地址信号CA0至第十四命令地址信号CA13的组合，并且图22示出表示预充电命令PREab、PREsb和PREpb的芯片选择信号CS_n和第一命令地址信号CA0至第十四命令地址信号CA13的组合。

在图20至图22中，当半导体存储器装置200用包括多个存储器裸片的堆叠式存储器装置实现时，H指示逻辑高电平，L指示逻辑低电平，V指示与逻辑高电平H和逻辑低电平L中的一个对应的有效逻辑电平，R0至R17指示行地址的位，BA0至BA1指示存储体地址的位，BG0至BG2指示存储体组地址的位，并且CID0至CID3指示存储器裸片(或存储器芯片)的裸片标识符。此外，在图20和图21中，C2至C10指示列地址的位，在图20和图21中，BLT指示突发长度标志，并且在图21中，AP指示自动预充电标志。

参照图20，激活命令ACT、写入命令WR和读取命令RD可在两个周期期间(例如，在芯片选择信号CS_n的逻辑高电平H和逻辑低电平L期间)被传送。激活命令ACT可包括存储体地址位BA0和BA1、以及行地址位R0至R17。

参照图21，包括自动预充电的写入命令WRA和包括自动预充电的读取命令RDA可在两个周期期间(例如，在芯片选择信号CS_n的逻辑高电平H和逻辑低电平L期间)被传送，并且可包括存储体地址位BA0和BA1、以及列地址位C3至C10或C2至C10。包括自动预充电的写入命令WRA和包括自动预充电的读取命令RDA的第十命令地址信号CA9或第十三命令地址信号CA12可用作激活计数更新标志AC。

在图22中，PREpb是用于对特定存储体组中的特定存储体进行预充电的预充电命令，PREab是用于对全部存储体组中的全部存储体进行预充电的全部存储体预充电命令，并且PREsb是用于对全部存储体组中的同一存储体进行预充电的同一存储体预充电命令。

参照图22，预充电命令PREab和PREsb中的每个的第九命令地址信号CA8或第十命令地址信号CA9可用作指定内部读取-更新-写入操作的激活计数更新标志AC。

图23和图24分别示出当存储器系统使用激活计数更新命令时的存储器系统的命令协议的示例。

在图23和图24中，差分时钟信号对CK_t和CK_c被示出，CA表示命令地址信号，并且VALID指示相应的CA有效。

参照图1、图2、图3和图23，调度器55与时钟信号CK_t的边沿同步地将伴随有指定第一目标存储器单元行的第一目标行地址的第一激活命令ACT1施加到半导体存储器装置200。在一个实施例中，调度器55可在空闲时施加其他命令(例如，装置取消选择命令DES)。

响应于第一激活命令ACT1，控制逻辑电路210通过启用第一激活信号IACT1来启用连接到第一目标存储器单元行的第一目标字线。

在施加第一激活命令ACT1之后，调度器55与时钟信号CK_t的边沿同步地将指定对第一目标存储器单元行的读取操作的读取命令RD施加到半导体存储器装置200。响应于读取命令RD，控制逻辑电路210通过启用第一读取信号IRD1来对存储在第一目标存储器单元行中的数据执行读取操作。

在与从施加读取命令RD起的对同一存储体组的连续读取命令的延迟时间tCCD_L对应的时间间隔之后，调度器55与时钟信号CK_t的边沿同步地将预充电命令PRE施加到半导体存储器装置200，并且控制逻辑电路210响应于预充电命令PRE，通过顺序地启用第二读取信号IRD2和写入信号IWR来从第一目标存储器单元行读取计数数据CNTD，更新读取的计数数据CNTD，并且将更新后的计数数据存储在第一目标存储器单元行中。因此，存储在由第一目标行地址(例如，RA＝u)指定的第一目标存储器单元行中的位值从w增加一到w+1。

在与从施加预充电命令PRE起的执行内部读取-更新-写入操作的时间tACU对应的时间间隔之后，控制逻辑电路210通过启用预充电信号IPRE来对第一目标字线进行预充电。

在与预充电时间tRP对应的时间间隔之后，调度器55将与第二目标存储器单元行相关联的第二激活命令ACT2施加到半导体存储器装置200，并且控制逻辑电路210响应于第二激活命令ACT2，通过启用第二激活信号IACT2来启用连接到第二目标存储器单元行的第二目标字线。

在图23中，tRAS与从激活到预充电的时间间隔对应。

参照图1、图2、图3和图24，调度器55与时钟信号CK_t的边沿同步地将伴随有指定第一目标存储器单元行的第一目标行地址的第一激活命令ACT1施加到半导体存储器装置200。

响应于第一激活命令ACT1，控制逻辑电路210通过启用第一激活信号IACT1来启用连接到第一目标存储器单元行的第一目标字线。

在施加第一激活命令ACT1之后，调度器55与时钟信号CK_t的边沿同步地将指定对第一目标存储器单元行的写入操作的写入命令WR施加到半导体存储器装置200。控制逻辑电路210响应于写入命令WR，通过启用第一写入信号IWR1来执行写入操作以将数据存储在第一目标存储器单元行中。

在与从施加写入命令WR起的对同一存储体组的连续写入命令的延迟时间tCCD_L_WR对应的时间间隔之后，调度器55与时钟信号CK_t的边沿同步地将预充电命令PRE施加到半导体存储器装置200，并且控制逻辑电路210响应于预充电命令PRE，通过顺序地启用读取信号IRD和第二写入信号IWR2来从第一目标存储器单元行读取计数数据CNTD，更新读取的计数数据CNTD，并且将更新后的计数数据存储在第一目标存储器单元行中。因此，存储在由第一目标行地址(例如，RA＝u)指定的第一目标存储器单元行中的位值从w增加一到w+1。

在与从施加预充电命令PRE起的执行内部读取-更新-写入操作的时间tACU对应的时间间隔之后，控制逻辑电路210通过启用预充电信号IPRE来对第一目标字线进行预充电。

在与预充电时间tRP对应的时间间隔之后，调度器55将与第二目标存储器单元行相关联的第二激活命令ACT2施加到半导体存储器装置200，并且控制逻辑电路210响应于第二激活命令ACT2，通过启用第二激活信号IACT2来启用连接到第二目标存储器单元行的第二目标字线。

图25示出当存储器系统基于预充电命令更新计数数据时的存储器系统的命令协议的示例。

参照图1、图2、图22和图25，调度器55与时钟信号CK_t的边沿同步地将第一激活命令ACT1施加到半导体存储器装置200，并且在与激活到预充电时间对应的时间tRAS过去之后，将预充电命令PRE施加到半导体存储器装置200，预充电命令PRE指定对存储在由伴随有第一激活命令ACT1的目标行地址指定的目标存储器单元中的计数数据的内部读取-更新-写入操作。在这种情况下，调度器55可将预充电命令PRE的第十命令地址信号CA9设置为逻辑低电平L。

在与预充电时间tRP对应的时间间隔之后，调度器55与时钟信号CK_t的边沿同步地将第二激活命令ACT2施加到半导体存储器装置200，并且将刷新管理命令RFM施加到半导体存储器装置200。半导体存储器装置200响应于刷新管理命令RFM，对物理邻近于与锤击地址对应的存储器单元行的两个牺牲存储器单元行执行锤击刷新操作。

图26示出根据示例实施例的图8至图10的行锤击管理电路的操作。

参照图1至图10和图26，半导体存储器装置200从存储器控制器接收行操作命令(操作S110)。行操作命令与预充电命令对应，并且可在激活命令之后被施加到半导体存储器装置200。

行锤击管理电路500确定与预充电命令相关联的存储器单元行的计数值是否达到阈值(即，第一阈值NTH1)(操作S120)。

当计数值没有达到阈值(操作S120中的否)时，或者当计数值达到阈值(操作S120中的是)并且行锤击管理电路500将与预充电命令相关联的存储器单元行的行地址放入锤击地址队列600中(操作S130)时，行锤击管理电路500确定是否激活警报信号ALRT(操作S140)。

当警报信号ALRT没有被激活时(操作S140中的否)，行锤击管理电路500将计数数据CNTD增加一(操作S170)。当警报信号ALRT被激活时(操作S140中的是)，行锤击管理电路500将随机值RV与增加一后的计数数据CNTD相加(操作S180)，并且因此，行锤击管理电路500随机地改变计数数据CNTD。

图27示出根据示例实施例的图8至图10的行锤击管理电路的操作。

参照图1至图10和图27，半导体存储器装置200从存储器控制器接收行操作命令(操作S110)。行操作命令与预充电命令对应，并且可在激活命令之后被施加到半导体存储器装置200。

行锤击管理电路500确定与预充电命令相关联的存储器单元行的计数值是否达到阈值(即，第一阈值NTH1)(操作S120)。

当计数值达到阈值时(操作S120中的是)，行锤击管理电路500将与预充电命令相关联的存储器单元行的行地址放入锤击地址队列600中(操作S130)。

当计数值没有达到阈值(操作S120中的否)时或者在行锤击管理电路500将与预充电命令相关联的存储器单元行的行地址放入锤击地址队列600中之后，行锤击管理电路500确定是否激活警报信号ALRT(操作S140)。

当警报信号ALRT没有被激活时(操作S140中的否)，行锤击管理电路500将计数数据CNTD增加一(操作S170)。当警报信号ALRT被激活时(操作S140中的是)，行锤击管理电路500确定禁用随机化的条件是否被满足(操作S150)。

禁用随机化的条件可包括禁用计时器545、激活复位信号RST和/或使警报信号ALRT去激活。当禁用计时器545、激活复位信号RST和使警报信号ALRT去激活中的一个被满足时，行锤击管理电路500确定禁用随机化的条件被满足。

当禁用随机化的条件被满足时(操作S150中的是)，行锤击管理电路500将计数数据CNTD增加一(操作S170)。

当禁用随机化的条件没有被满足时(操作S150中的否”，行锤击管理电路500将随机值RV与增加一后的计数数据CNTD相加(操作S180)，并且因此，行锤击管理电路500随机地改变计数数据CNTD。

图28示出根据示例实施例的图8至图10的行锤击管理电路的操作。

参照图1至图10和图28，半导体存储器装置200从存储器控制器接收行操作命令(操作S110)。行操作命令与预充电命令对应，并且可在激活命令之后被施加到半导体存储器装置200。

行锤击管理电路500确定与预充电命令相关联的存储器单元行的计数值是否达到阈值(即，第一阈值NTH1)(操作S120)。

当计数值达到阈值时(操作S120中的是)，行锤击管理电路500将与预充电命令相关联的存储器单元行的行地址放入锤击地址队列600中(操作S130)。

当计数值没有达到阈值(操作S120中的否)时或者在行锤击管理电路500将与预充电命令相关联的存储器单元行的行地址放入锤击地址队列600中(操作S130)之后，行锤击管理电路500确定是否激活警报信号ALRT(操作S140)。

当警报信号ALRT没有被激活时(操作S140中的否)，行锤击管理电路500将计数数据CNTD增加一(操作S170)。当警报信号ALRT被激活时(操作S140中的是)，行锤击管理电路500确定禁用随机化的条件是否被满足(操作S150)。

禁用随机化的条件可包括禁用计时器545、激活复位信号RST和使警报信号ALRT去激活，并且当禁用计时器545、激活复位信号RST和使警报信号ALRT去激活中的一个被满足时，行锤击管理电路500确定禁用随机化的条件被满足。

当禁用随机化的条件被满足时(操作S150中的是)，行锤击管理电路500将计数数据CNTD增加一(操作S170)。

当禁用随机化的条件没有被满足时(操作S150中的否)，行锤击管理电路500确定随机使能信号是否被激活(操作S160)。当随机使能信号没有被激活时(操作S160中的否)，行锤击管理电路500将计数数据CNTD增加一(操作S170)。

当随机使能信号被激活时(操作S160中的是)，行锤击管理电路500将随机值RV与增加一后的计数数据CNTD相加(操作S180)，并且因此，行锤击管理电路500随机地改变计数数据CNTD。

图29示出根据示例实施例的图8至图10的行锤击管理电路的操作。

参照图1至图10和图29，半导体存储器装置200从存储器控制器接收行操作命令(操作S210)。行操作命令与预充电命令对应，并且可在激活命令之后被施加到半导体存储器装置200。

行锤击管理电路500确定随机使能信号是否被激活(操作S220)。当随机使能信号没有被激活时(操作S220中的否)，行锤击管理电路500将计数数据CNTD增加一(操作S270)。

当随机使能信号被激活时(操作S220中的是)，行锤击管理电路500将随机值RV与增加一后的计数数据CNTD相加(操作S280)，并且因此，行锤击管理电路500随机地改变计数数据CNTD。

图30示出根据示例实施例的图8至图10的行锤击管理电路的操作。

参照图1至图10和图30，半导体存储器装置200从存储器控制器接收行操作命令(操作S210)。行操作命令与预充电命令对应，并且可在激活命令之后被施加到半导体存储器装置200。

行锤击管理电路500确定与预充电命令相关联的存储器单元行的计数值是否达到阈值(即，第一阈值NTH1)(操作S225)。

当计数值达到阈值(操作S225中的是)时，行锤击管理电路500将与预充电命令相关联的存储器单元行的行地址放入锤击地址队列600中(操作S235)。

当计数值没有达到阈值(操作S225中的否)时或者在行锤击管理电路500将与预充电命令相关联的存储器单元行的行地址放入锤击地址队列600中(操作S235)之后，行锤击管理电路500确定随机使能信号是否被激活(操作S245)。当随机使能信号没有被激活时(操作S245中的否)，行锤击管理电路500将计数数据CNTD增加一(操作S270)。

当随机使能信号被激活时(操作S245中的是)，行锤击管理电路500将随机值RV与增加一后的计数数据CNTD相加(操作S280)，并且因此，行锤击管理电路500随机地改变计数数据CNTD。

图31示出根据示例实施例的图8至图10的行锤击管理电路的操作。

参照图1至图10和图31，半导体存储器装置200从存储器控制器接收行操作命令(操作S210)。行操作命令与预充电命令对应，并且可在激活命令之后被施加到半导体存储器装置200。

行锤击管理电路500将计数数据CNTD增加一(操作S215)。

行锤击管理电路500确定与预充电命令相关联的存储器单元行的计数值是否达到阈值(即，第一阈值NTH1)(操作S225)。

当计数值达到阈值(操作S225中的是)时，行锤击管理电路500将与预充电命令相关联的存储器单元行的行地址放入锤击地址队列600中(操作S235)。

行锤击管理电路500确定随机使能信号是否被激活(操作S245)。当随机使能信号没有被激活时(操作S245中的否)，操作完成。

当随机使能信号被激活时(操作S245中的是)，行锤击管理电路500将随机值RV与增加一后的计数数据CNTD相加(操作S255)，并且因此，行锤击管理电路500随机地改变计数数据CNTD。

图32是示出存储器单元阵列的一部分的示图，以描述锤击刷新地址的生成。

图32示出存储器单元阵列中的三条字线WLt-1、WLt和WLt+1、三条位线BLg-1、BLg和BLg+1、以及结合到字线WLt-1、WLt和WLt+1以及位线BLg-1、BLg和BLg+1的存储器单元MC。三条字线WLt-1、WLt和WLt+1在第一方向D1上延伸并且沿第二方向D2顺序地布置。三条位线BLg-1、BLg和BLg+1在第二方向D2上延伸并且沿第一方向D1顺序地布置。将理解，因为在字线WLt-1与WLt之间没有中间字线，所以字线WLt-1和WLt直接彼此物理邻近。

例如，中间字线WLt可与已经集中地被访问的锤击地址HADDR对应。将理解，“集中地被访问的字线”表示具有相对较高的激活数和/或具有相对较高的激活频率的字线。每当锤击字线(例如，中间字线WLt)被访问时，锤击字线WLt被启用和预充电，并且锤击字线WLt的电压电平被增大和减小。字线耦合可导致邻近的字线WLt-1和WLt+1的电压电平随着锤击字线WLt的电压电平变化而波动，并且因此结合到邻近的字线WLt-1和WLt+1的存储器单元MC的单元电荷可被影响。随着锤击字线WLt更频繁地被访问，结合到邻近的字线WLt-1和WLt+1的存储器单元MC的单元电荷可更快速地被丢失。

图5中的锤击刷新地址生成器440可提供表示与锤击地址HADDR的行(例如，锤击字线WLt)物理邻近的行(例如，字线WLt-1和WLt+1)的地址HREF_ADDRa和HREF_ADDRb的锤击刷新地址HREF_ADDR，并且针对邻近的字线WLt-1和WLt+1的刷新操作可基于(例如，响应于)锤击刷新地址HREF_ADDR而附加地被执行，以减少或可防止存储在存储器单元MC中的数据的丢失。

图33是示出存储器单元阵列的一部分的示图，以描述响应于第二类型的锤击地址的锤击刷新地址的生成。

图33示出存储器单元阵列中的五条字线WLt-2、WLt-1、WLt、WLt+1和WLt+2、三条位线BLg-1、BLg和BLg+1、以及结合到字线WLt-2、WLt-1、WLt、WLt+1和WLt+2以及位线BLg-1、BLg和BLg+1的存储器单元MC。五条字线WLt-2、WLt-1、WLt、WLt+1和WLt+2在第一方向D1上延伸并且沿第二方向D2顺序地布置。

图5中的锤击刷新地址生成器440可提供表示与锤击地址HADDR的行(例如，中间字线WLt)物理邻近的行(例如，字线WLt-1、WLt+1、WLt-2和WLt+2)的地址HREF_ADDRa、HREF_ADDRb、HREF_ADDRc和HREF_ADDRd的锤击刷新地址HREF_ADDR，并且针对邻近的字线WLt-1、WLt+1、WLt-2和WLt+2的刷新操作可基于(例如，响应于)锤击刷新地址HREF_ADDR而附加地被执行，以减少或可防止存储在存储器单元MC中的数据的丢失。

图34A、图34B和图35是示出根据示例实施例的图5的刷新控制电路的示例操作的时序图。

图34A和图34B示出关于在激活时间点t1至t15或在激活时间点t1至t10以脉冲形状被激活的刷新控制信号IREF生成刷新时钟信号RCK、锤击刷新信号HREF、计数器刷新地址CREF_ADDR和锤击刷新地址HREF_ADDR。刷新控制信号IREF的激活时间点t1至t15或激活时间点t1至t10之间的间隔可以是规则的或不规则的。

参照图5和图34A，刷新时钟生成器420可与刷新控制信号IREF的激活时间点t1至t15之中的一些时间点t1至t4、t6至t10、以及t12至t14同步地激活刷新时钟信号RCK，并且刷新控制逻辑410可与其他时间点t5和t11同步地激活锤击刷新信号HREF。

刷新计数器430可与刷新时钟信号RCK的激活时间点t1至t4、t6至t10、以及t12至t14同步地生成表示顺序地改变的地址X+1至X+12的计数器刷新地址CREF_ADDR。锤击刷新地址生成器440可与锤击刷新信号HREF的激活时间点t5和t11同步地生成表示与锤击地址的行物理邻近的行的地址Ha1和Ha2的锤击刷新地址HREF_ADDR。

参照图5和图34B，刷新时钟生成器420可与刷新控制信号IREF的激活时间点t1至t10之中的一些时间点t1至t4、以及t7至t9同步地激活刷新时钟信号RCK，并且刷新控制逻辑410可与其他时间点t5和t6同步地激活锤击刷新信号HREF。

刷新计数器430可与刷新时钟信号RCK的激活时间点t1至t4、以及t7至t9同步地生成表示顺序地改变的地址X+1至X+7的计数器刷新地址CREF_ADDR。锤击刷新地址生成器440可与锤击刷新信号HREF的激活时间点t5和t6同步地生成表示与锤击地址的行物理邻近的行的地址Ha1和Ha2的锤击刷新地址HREF_ADDR。

参照图5和图35，锤击刷新地址生成器440可与锤击刷新信号HREF的激活时间点t5、t6、t7、t8同步地生成表示与锤击地址的行物理邻近的行的地址Ha1、Ha2、Ha3和Ha4的锤击刷新地址HREF_ADDR。

图36是示出根据示例实施例的半导体存储器装置的框图。

参照图36，半导体存储器装置900可包括在堆叠式芯片结构中提供软错误分析和校正功能的至少一个缓冲器裸片910和多个存储器裸片920-1(第一裸片)至920-p(第p裸片)(p是等于或大于三的自然数)。

多个存储器裸片920-1至920-p被堆叠在缓冲器裸片810上，并且通过多个硅通孔(TSV)线传送数据。

多个存储器裸片920-1至920-p中的每个可包括用于存储数据的单元核921、基于待发送到至少一个缓冲器裸片910的传输数据生成传输奇偶校验位(即，传输奇偶校验数据)的单元核ECC引擎923、刷新控制电路(RCC)925、以及行锤击管理电路(RHMC)927。单元核921可包括具有DRAM单元结构的多个存储器单元。

刷新控制电路925可采用图5的刷新控制电路400，并且行锤击管理电路927可采用图9的行锤击管理电路500。行锤击管理电路927可将多个存储器单元行中的每个的激活计数作为计数数据存储在多个存储器单元行中的每个的计数单元中，可基于在激活命令之后施加的预充电命令来更新计数数据，并且可基于包括在行锤击管理电路927中的锤击地址队列的状态改变来随机地改变计数数据。锤击地址队列可响应于候选锤击地址被存储在锤击地址队列中的全部的FIFO寄存器中而将提供给存储器控制器的警报信号的逻辑电平从第一逻辑电平转变为第二逻辑电平，并且可输出候选锤击地址中的一个作为锤击地址。刷新控制电路925可从行锤击管理电路927接收锤击地址，并且可对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。

缓冲器裸片910可包括过孔ECC引擎(via ECC engine)912，过孔ECC引擎912在从通过TSV线接收的传输数据检测到传输错误时使用传输奇偶校验位校正传输错误，并且生成纠错后的数据。

缓冲器裸片910还可包括数据I/O缓冲器916。数据I/O缓冲器916可通过对来自过孔ECC引擎912的数据DTA进行采样来生成数据信号DQ，并且可将数据信号DQ输出到外部。

半导体存储器装置900可以是通过TSV线传送数据和控制信号的堆叠芯片型存储器装置或堆叠式存储器装置。TSV线也可称为“贯穿电极”。

单元核ECC引擎923可在从存储器裸片920-p输出的传输数据被发送之前对传输数据执行纠错。

形成在一个存储器裸片920-p处的数据TSV线组932可包括TSV线L1、L2、……、Lp(p可以是大于2的正整数)，并且奇偶校验TSV线组934可包括TSV线L10至L1q(q可以是正整数)。数据TSV线组932的TSV线L1、L2、…、Lp和奇偶校验TSV线组934的奇偶校验TSV线L10至L1q可连接到相应地形成在存储器裸片920-1至920-p之间的微凸块MCB。

半导体存储器装置900可具有三维(3D)芯片结构或2.5D芯片结构，以通过数据总线B10与主机通信。缓冲器裸片910可通过数据总线B10与存储器控制器连接。

根据示例实施例，如图36中所示，单元核ECC引擎923可被包括在存储器裸片中，过孔ECC引擎912可被包括在缓冲器裸片中。因此，检测并校正软数据故障是可行的。软数据故障可包括在通过TSV线发送数据时由于噪声而生成的传输错误。

图37是示出根据示例实施例的包括堆叠式存储器装置的半导体封装件的配置图。

参照图37，半导体封装件1000可包括一个或多个堆叠式存储器装置1010和图形处理器(GPU)1020。

堆叠式存储器装置1010和GPU 1020可安装在中介层1030上，并且堆叠式存储器装置1010和GPU 1020安装在其上的中介层可安装在封装基底1040上，封装基底1040安装在焊球1050上。GPU 1020可与可执行存储器控制功能的半导体装置对应，并且例如，GPU 1020可被实现为应用处理器(AP)。GPU 1020可包括具有调度器的存储器控制器。

堆叠式存储器装置1010可以以各种形式实现，并且堆叠式存储器装置1010可以是多个层被堆叠在其中的高带宽存储器(HBM)形式的存储器装置。因此，堆叠式存储器装置1010可包括缓冲器裸片和多个存储器裸片，并且多个存储器裸片中的每个包括刷新控制电路和行锤击管理电路。

多个堆叠式存储器装置1010可安装在中介层1030上，并且GPU 1020可与多个堆叠式存储器装置1010通信。例如，堆叠式存储器装置1010和GPU 1020中的每个可包括物理区域，并且通信可通过物理区域在堆叠式存储器装置1010与GPU 1020之间被执行。同时，当堆叠式存储器装置1010包括直接访问区域时，测试信号可通过安装在封装基底1040下方的导电装置(例如，焊球1050)和直接访问区域被提供给堆叠式存储器装置1010中。

图38是示出根据示例实施例的具有四存储列(quad-rank)存储器模块的存储器系统的框图。

参照图38，存储器系统1100可包括存储器控制器1110和/或存储器模块1120和1130。虽然两个存储器模块在图38中被描绘，但是根据一些示例实施例，更多或更少的存储器模块可被包括在存储器系统1100中。

存储器控制器1110可控制存储器模块1120和/或1130，以便执行从处理器和/或主机供应的命令。存储器控制器1010可使用处理电路系统(例如，处理器)来实现和/或可用主机、应用处理器或片上系统(SoC)来实现。为了信号完整性，源极端接可用存储器控制器1110的总线1140上的电阻器RTT来实现。电阻器RTT可结合到电源电压VDDQ。存储器控制器1110可包括发送器1111和接收器1113，发送器1111可将信号发送给存储器模块1120和1130中的至少一个，接收器1113可从存储器模块1120和1130中的至少一个接收信号。存储器控制器1110可包括CPU 1115。

存储器模块1120和1130可被称为第一存储器模块1120和第二存储器模块1130。第一存储器模块1120和第二存储器模块1130可通过总线1140结合到存储器控制器1110。第一存储器模块1120和第二存储器模块1130中的每个可包括多个半导体存储器装置和/或寄存器时钟驱动器。第一存储器模块1120可包括存储器存储列RK1和RK2，并且第二存储器模块1130可包括存储器存储列RK3和RK4。

存储器存储列RK1可包括半导体存储器装置1121和1122，并且存储器存储列RK2可包括半导体存储器装置1123和1124。尽管未示出，但是存储器存储列RK3和RK4中的每个可包括半导体存储器装置。半导体存储器装置1121、1122、1123和1124中的每个可采用图3的半导体存储器装置200。

半导体存储器装置1121、1122、1123和1124中的每个可通过警报引脚1125和总线1140连接到存储器控制器1110。半导体存储器装置1121、1122、1123和1124中的每个可通过改变警报信号的逻辑电平经由警报引脚1125，将错误状态通知给存储器控制器1110。

半导体存储器装置1121、1122、1123和1124中的每个的警报引脚1125可共同连接到总线1140。当半导体存储器装置1121、1122、1123和1124中的至少一个警报信号的逻辑电平时，跨电阻器RTT的电压被改变，并且因此，CPU 1115可识别锤击地址队列已满的情况发生在半导体存储器装置1121、1122、1123和1124中的至少一个中。

因此，在根据示例实施例的半导体存储器装置中，在行锤击管理电路对与多个存储器单元行相关联的激活数中的每个进行计数以将计数值作为计数数据存储在多个存储器单元行中的每个的计数单元中时，半导体存储器装置响应于锤击地址队列的事件而使多个存储器单元行中的每个的计数单元中的计数数据随机化，或者周期性地使多个存储器单元行中的每个的计数单元中的计数数据随机化，并且因此防止锤击地址队列的溢出以及存储器系统的性能由于黑客的故意访问而被劣化。

本公开的方面可被应用于使用采用易失性存储器单元的半导体存储器装置的系统。例如，本发明构思的方面可被应用于使用半导体存储器装置作为工作存储器的系统(诸如，智能电话、导航系统、笔记本计算机、台式计算机和游戏控制台)。

前述内容是示例实施例的说明，而不应被解释为对其进行限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解，在实质上不脱离本公开的新颖教导和优点的情况下，在示例实施例中进行许多修改是可行的。因此，全部这样的修改旨在包括在如权利要求中限定的本公开的范围内。

Claims (20)

1.一种半导体存储器装置，包括：

存储器单元阵列，包括多个存储器单元行，其中，所述多个存储器单元行中的每个包括相应的多个存储器单元；以及

行锤击管理电路，被配置为执行包括以下各项的操作：

响应于来自外部存储器控制器的激活命令，通过对所述多个存储器单元行中的每个的被访问的次数进行计数来确定计数值，

将计数值作为计数数据存储在与所述多个存储器单元行中的相应的存储器单元行相关联的计数单元中，以及

响应于在激活命令被施加之后施加的第一命令，执行内部读取-更新-写入操作，其中，内部读取-更新-写入操作包括：从所述多个存储器单元行之中的目标存储器单元行的计数单元读取计数数据，更新读取的计数数据以获得更新后的计数数据，以及将更新后的计数数据写入目标存储器单元行的计数单元中的相应的计数单元中，

其中，行锤击管理电路包括锤击地址队列，

其中，行锤击管理电路被配置为执行包括以下各项的操作：

基于计数值中的与所述多个存储器单元行中的相应的存储器单元行相关联的相应的计数值与第一参考访问次数的比较，存储所述多个存储器单元行中的集中地被访问的一个或多个候选锤击地址，以及

提供存储在锤击地址队列中的所述一个或多个候选锤击地址中的一个候选锤击地址作为锤击地址，并且

其中，行锤击管理电路被配置为：基于指示锤击地址队列的状态改变的事件信号，随机地改变更新后的计数数据。

2.根据权利要求1所述的半导体存储器装置，其中，事件信号与警报信号对应，警报信号指示存储在锤击地址队列中的候选锤击地址的数量达到候选锤击地址的最大数量。

3.根据权利要求2所述的半导体存储器装置，其中，行锤击管理电路被配置为：当警报信号被激活时，通过将随机值与更新后的计数数据相加或通过从更新后的计数数据减去随机值来随机地改变更新后的计数数据。

4.根据权利要求2所述的半导体存储器装置，其中，行锤击管理电路被配置为：在警报信号被激活之后的第一时间间隔期间，通过将随机值与更新后的计数数据相加或通过从更新后的计数数据减去随机值来随机地改变更新后的计数数据。

5.根据权利要求1所述的半导体存储器装置，其中，事件信号与存储信号对应，存储信号指示具有等于或大于第一参考数量的计数值中的相应的计数值的存储器单元行被存储在锤击地址队列中。

6.根据权利要求5所述的半导体存储器装置，其中，行锤击管理电路被配置为：当存储信号被激活时，通过将随机值与更新后的计数数据相加或通过从更新后的计数数据减去随机值来随机地改变更新后的计数数据。

7.根据权利要求5所述的半导体存储器装置，其中，行锤击管理电路被配置为：在存储信号已经被激活之后的第一时间间隔期间，通过将随机值与更新后的计数数据相加或通过从更新后的计数数据减去随机值来随机地改变更新后的计数数据。

8.根据权利要求1所述的半导体存储器装置，其中，行锤击管理电路被配置为：当存储在锤击地址队列中的候选锤击地址的数量达到候选锤击地址的最大数量时，激活警报信号，并且

其中，行锤击管理电路还包括：

加法器，被配置为更新计数数据，并且生成更新后的计数数据，

比较器，被配置为将计数数据与第一参考访问次数进行比较，以生成存储信号，

随机值生成器，被配置为响应于警报信号处于激活而生成随机值，以及

互补值生成器，被配置为通过反转随机值来生成随机值的互补值，并且

其中，加法器被配置为：通过将随机值和互补值中的一个与更新后的计数数据相加来随机地改变更新后的计数数据。

9.根据权利要求8所述的半导体存储器装置，其中，随机值生成器包括：计数器，响应于警报信号处于激活，在第一时间间隔期间被启用，并且

其中，随机值生成器被配置为：在第一时间间隔期间生成随机值。

10.根据权利要求1所述的半导体存储器装置，其中，行锤击管理电路还包括：

加法器，被配置为更新计数数据，并且生成更新后的计数数据；

比较器，被配置为将计数数据与第一参考访问次数进行比较以生成存储信号；

随机值生成器，被配置为响应于存储信号处于激活而生成随机值；以及

互补值，被配置为通过反转随机值来生成随机值的互补值，并且

其中，加法器被配置为：通过将随机值和互补值中的一个与更新后的计数数据相加来随机地改变更新后的计数数据。

11.根据权利要求10所述的半导体存储器装置，其中，随机值生成器包括：计数器，响应于警报信号处于激活，在第一时间间隔期间被启用，并且

其中，随机值生成器被配置为：在第一时间间隔期间生成随机值。

12.根据权利要求11所述的半导体存储器装置，

其中，随机值生成器还被配置为：响应于来自锤击地址队列的存储信号和警报信号中的一个，生成随机值，

其中，加法器还被配置为：通过将随机值与更新后的计数数据相加或通过从更新后的计数数据减去随机值，随机地改变更新后的计数数据，并且

其中，锤击地址队列还被配置为：响应于存储信号指示计数数据等于或大于第一参考访问次数，存储指定目标存储器单元行的目标访问地址。

13.根据权利要求12所述的半导体存储器装置，其中，锤击地址队列包括：

多个先进先出寄存器，被配置为存储候选锤击地址，其中，所述多个先进先出寄存器的数量与锤击地址队列中的候选锤击地址的最大数量对应；以及

监测器逻辑，连接到所述多个先进先出寄存器，并且被配置为执行包括以下各项的操作：

管理所述多个先进先出寄存器，

监测所述多个先进先出寄存器中的哪些先进先出寄存器存储候选锤击地址中的相应的候选锤击地址，

响应于存储在所述多个先进先出寄存器中的候选锤击地址的数量等于候选锤击地址的最大数量，输出候选锤击地址之中首先被输入到所述多个先进先出寄存器中的候选锤击地址作为锤击地址，并且

响应于输出锤击地址，将警报信号的逻辑电平从第一逻辑电平转变为第二逻辑电平，第二逻辑电平与第一逻辑电平不同。

14.根据权利要求1所述的半导体存储器装置，还包括：

刷新控制电路，被配置为接收锤击地址，并且对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作，并且

其中，刷新控制电路包括：

刷新控制逻辑，被配置为响应于刷新管理信号而生成锤击刷新信号，刷新管理信号基于响应于警报信号的转变而从外部存储器控制器提供的刷新管理命令，警报信号指示存储在锤击地址队列中的候选锤击地址的数量达到候选锤击地址的最大数量，

刷新时钟生成器，被配置为响应于刷新信号而生成刷新时钟信号，

刷新计数器，被配置为生成与对所述多个存储器单元行的正常刷新操作相关联的计数刷新地址，

锤击地址存储设备，被配置为存储锤击地址，并且被配置为响应于锤击刷新信号而输出锤击地址，以及

映射器，被配置为基于从锤击地址存储设备输出的锤击地址，生成指定所述一个或多个牺牲存储器单元行的地址的一个或多个锤击刷新地址。

15.根据权利要求1所述的半导体存储器装置，还包括：

纠错码ECC引擎，被配置为执行包括以下各项的操作：

对待存储在所述多个存储器单元行中的每个中的正常单元中的数据执行第一ECC编码操作，以生成奇偶校验数据，并且

对计数数据执行第二ECC编码操作，以生成计数奇偶校验数据；以及

控制逻辑电路，被配置为控制行锤击管理电路和ECC引擎。

16.根据权利要求15所述的半导体存储器装置，其中，存储器单元阵列包括：

正常单元区域，包括用于存储所述数据的正常单元和用于存储计数数据的计数单元；以及

奇偶校验单元区域，用于存储奇偶校验数据和计数奇偶校验数据，

其中，正常单元区域包括在第一方向和第二方向上布置的多个子阵列块，所述多个子阵列块中的每个包括易失性存储器单元，第二方向与第一方向交叉，并且

其中，所述多个子阵列块的一部分包括计数单元。

17.根据权利要求1所述的半导体存储器装置，其中，第一命令与对目标存储器单元行的预充电命令对应。

18.一种半导体存储器装置，包括：

存储器单元阵列，包括多个存储器单元行，每个存储器单元行包括相应的多个存储器单元；

行锤击管理电路，被配置为执行包括以下各项的操作：

响应于来自外部存储器控制器的激活命令，通过对所述多个存储器单元行中的每个被访问的次数进行计数来确定计数值，

将计数值作为计数数据存储在与所述多个存储器单元行中的相应的存储器单元行相关联的计数单元中，以及

响应于在激活命令被施加之后施加的第一命令，执行内部读取-更新-写入操作，其中，内部读取-更新-写入操作包括：从所述多个存储器单元行之中的目标存储器单元行的计数单元读取计数数据，更新读取的计数数据以获得更新后的计数数据，以及将更新后的计数数据写入目标存储器单元行的计数单元中的相应的计数单元中，

其中，行锤击管理电路包括锤击地址队列，

其中，行锤击管理电路被配置为执行包括以下各项的操作：

基于计数值中的与所述多个存储器单元行中的相应的存储器单元行相关联的相应的计数值与第一参考访问次数的比较，将所述多个存储器单元行中的集中地被访问的一个或多个候选锤击地址存储在锤击地址队列中达候选锤击地址的最大数量，以及

提供存储在锤击地址队列中的所述一个或多个候选锤击地址中的一个候选锤击地址作为锤击地址，

其中，行锤击管理电路被配置为：基于随机使能信号，在第一时间间隔期间随机地改变更新后的计数数据；以及

刷新控制电路，被配置为接收锤击地址，并且对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。

19.根据权利要求18所述的半导体存储器装置，

其中，第一命令与对目标存储器单元行的预充电命令对应，并且

其中，行锤击管理电路还包括：

加法器，被配置为更新计数数据，并且生成更新后的计数数据；

比较器，被配置为将计数数据与第一参考访问次数进行比较，以生成存储信号；

随机值生成器，被配置为响应于随机使能信号而生成随机值；以及

随机种子生成器，被配置为基于在所述半导体存储器装置中生成的周期信号来生成随机使能信号，并且

其中，加法器被配置为：通过将随机值与更新后的计数数据相加或通过从更新后的计数数据减去随机值来随机地改变更新后的计数数据。

20.一种存储器系统，包括：

半导体存储器装置；以及

存储器控制器，被配置为控制半导体存储器装置，

其中，半导体存储器装置包括：

存储器单元阵列，包括多个存储器单元行，每个存储器单元行包括多个存储器单元；

行锤击管理电路，被配置为执行包括以下各项的操作：

响应于来自外部存储器控制器的激活命令，通过对所述多个存储器单元行中的每个被访问的次数进行计数来确定计数值，以将计数值作为计数数据存储在所述多个存储器单元行中的每个的计数单元中，以及

响应于在激活命令被施加之后施加的第一命令，执行内部读取-更新-写入操作，其中，内部读取-更新-写入操作包括：从所述多个存储器单元行之中的目标存储器单元行的计数单元读取计数数据，更新读取的计数数据以获得更新后的计数数据，以及将更新后的计数数据写入目标存储器单元行的计数单元中的相应的计数单元中，

其中，行锤击管理电路包括锤击地址队列，

其中，行锤击管理电路被配置为执行包括以下各项的操作：

基于计数值中的与所述多个存储器单元行中的相应的存储器单元行相关联的相应的计数值与第一参考访问次数的比较，将所述多个存储器单元行中的集中地被访问的一个或多个候选锤击地址存储在锤击地址队列中达候选锤击地址的最大数量，以及

提供存储在锤击地址队列中的所述一个或多个候选锤击地址中的一个候选锤击地址作为锤击地址，

其中，行锤击管理电路被配置为：基于指示锤击地址队列的状态改变的事件信号，随机地改变更新后的计数数据；以及

刷新控制电路，被配置为接收锤击地址，并且对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。