CN117935875A - 半导体存储器装置和包括其的存储器系统 - Google Patents

半导体存储器装置和包括其的存储器系统 Download PDF

Info

Publication number
CN117935875A
CN117935875A CN202311156643.0A CN202311156643A CN117935875A CN 117935875 A CN117935875 A CN 117935875A CN 202311156643 A CN202311156643 A CN 202311156643A CN 117935875 A CN117935875 A CN 117935875A
Authority
CN
China
Prior art keywords
address
refresh
hammer
signal
row
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311156643.0A
Other languages
English (en)
Inventor
李明奎
李恩爱
赵诚慧
孙教民
李起准
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN117935875A publication Critical patent/CN117935875A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

公开了半导体存储器装置和包括其的存储器系统。所述半导体存储器装置包括：存储器单元阵列，具有在存储器单元阵列中的多个存储器单元行；以及行锤击管理(RHM)电路，包括锤击地址队列。RHM电路被配置为：(i)在参考时间间隔期间从外部的存储器控制器接收第一访问行地址，(ii)将从第一访问行地址随机选择的第一行地址和在选择第一行地址之后从存储器控制器连续接收的第二行地址作为候选锤击地址存储在锤击地址队列中，并且(iii)顺序地输出候选锤击地址作为锤击地址。刷新控制电路被设置以：接收锤击地址，并且对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。

Description

半导体存储器装置和包括其的存储器系统
本申请要求于2022年10月25日提交的第10-2022-0137939号韩国专利申请的优先权，所述韩国专利申请的公开通过引用包括于此。
技术领域
本公开涉及存储器，并且更具体地，涉及防御行锤击攻击(row hammer attack)的半导体存储器装置和包括集成电路存储器装置的存储器系统。
背景技术
半导体存储器装置通常可被分类为易失性存储器装置或非易失性存储器装置。易失性存储器装置表示在断电时丢失存储在其中的数据的存储器装置。一种称为动态随机存取存储器(DRAM)的易失性存储器装置可用在各种装置(诸如，移动系统、服务器或图形装置)中。
在易失性存储器装置(诸如，动态随机存取存储器(DRAM)装置)中，存储在存储器单元中的单元电荷可能响应于泄漏电流而被丢失。另外，当字线在激活状态与预充电状态之间频繁地被转变时(即，当字线已经被集中地或频繁地访问时)，连接到与被频繁地访问的字线邻近的字线的受影响的存储器单元可丢失存储的电荷。如本领域技术人员将理解的那样，存储在存储器单元中的电荷可在数据由于单元电荷的泄漏而被丢失之前通过对单元进行再充电而被维持。这样的单元的再充电通常被称为刷新操作，并且刷新操作可在单元电荷显著被丢失之前重复地被执行。
发明内容
示例实施例可提供能够使用增强的刷新管理命令来管理行锤击事件的集成电路存储器装置和存储器系统。
根据示例实施例，一种存储器装置包括存储器单元阵列、行锤击管理电路和刷新控制电路。存储器单元阵列包括多个存储器单元行，并且所述多个存储器单元行中的每个包括多个存储器单元。行锤击管理电路包括锤击地址队列，在参考时间间隔期间从外部的存储器控制器接收第一访问行地址，将从第一访问行地址随机选择的第一行地址作为第一候选锤击地址存储在锤击地址队列中，响应于从存储器控制器接收到刷新管理命令，将从存储器控制器接收的第二行地址作为第二候选锤击地址存储在锤击地址队列中，并且顺序地输出包括第一候选锤击地址和第二候选锤击地址的候选锤击地址作为锤击地址。刷新控制电路接收锤击地址，并且在基于刷新命令的第一刷新时间的至少一部分以及在基于刷新管理命令的第二刷新时间对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。
根据附加的实施例，一种半导体存储器装置包括存储器单元阵列、行锤击管理电路和刷新控制电路。存储器单元阵列包括多个存储器单元行，并且所述多个存储器单元行中的每个包括多个存储器单元。行锤击管理电路包括锤击地址队列，在参考时间间隔期间从外部的存储器控制器接收第一访问行地址，将从第一访问行地址随机选择的第一行地址和在选择第一行地址之后从存储器控制器连续接收的第二行地址作为候选锤击地址存储在锤击地址队列中，并且顺序地输出候选锤击地址作为锤击地址。刷新控制电路接收锤击地址，并在基于刷新命令的第一刷新时间的至少一部分以及在基于在参考时间间隔之后从存储器控制器接收的刷新管理命令的第二刷新时间对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。
根据另外的实施例，一种存储器系统包括半导体存储器装置和用于控制半导体存储器装置的存储器控制器。半导体存储器装置包括存储器单元阵列、行锤击管理电路和刷新控制电路。存储器单元阵列包括多个存储器单元行，并且所述多个存储器单元行中的每个包括多个存储器单元。行锤击管理电路包括锤击地址队列，在参考时间间隔期间从外部的存储器控制器接收第一访问行地址，将从第一访问行地址随机选择的第一行地址作为第一候选锤击地址存储在锤击地址队列中，响应于从存储器控制器接收到刷新管理命令，将从存储器控制器接收的第二行地址作为第二候选锤击地址存储在锤击地址队列中，并且顺序地输出包括第一候选锤击地址和第二候选锤击地址的候选锤击地址作为锤击地址。刷新控制电路接收锤击地址，并且对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。参考时间间隔对应于半导体存储器装置的刷新周期之间的刷新间隔。行锤击管理电路被配置为：响应于随机二进制码中的第一集合与参考二进制码中的第二集合匹配而选择第一访问行地址中的一个作为第一行地址。
根据示例实施例的半导体存储器装置和存储器系统基于随机拾取执行锤击刷新操作，并且强制捕获在接收到刷新管理命令之后或在接收到刷新管理命令之前立即从存储器控制器接收的行地址，从而将捕获的行地址存储在锤击地址队列中。因此，根据示例实施例的半导体存储器装置和存储器系统可防止锤击地址队列为空且因此可增强防御行锤击攻击的强度。
附图说明
下面将参照附图更详细地描述本公开的示例实施例。
图1是示出根据示例实施例的存储器系统的框图。
图2是示出根据示例实施例的图1中的存储器控制器的框图。
图3是示出根据示例实施例的图1中的半导体存储器装置的示例的框图。
图4示出图3的半导体存储器装置中的第一存储体阵列的示例。
图5是示出根据示例实施例的图3中的刷新控制电路的示例的框图。
图6是示出根据示例实施例的图5中示出的刷新时钟生成器的示例的电路图。
图7是示出根据示例实施例的图5中的刷新时钟生成器的另一示例的电路图。
图8是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。
图9示出根据示例实施例的图8中的锤击地址队列的示例。
图10示出根据示例实施例的图8中的锤击地址队列的示例。
图11A和图11B示出根据示例实施例的图8的行锤击管理电路的操作。
图12示出当不执行强制拾取操作(forced pick operation)时图8的行锤击管理电路的操作。
图13是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。
图14是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。
图15示出根据示例实施例的图14的行锤击管理电路的操作。
图16是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。
图17是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。
图18是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。
图19示出根据示例实施例的图18的行锤击管理电路的操作。
图20是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。
图21示出根据示例实施例的图3的半导体存储器装置中的第一存储体阵列的示例。
图22示出根据示例实施例的图21中的第一存储体阵列的一部分。
图23和图24示出可用在图1的存储器系统中的示例命令。
图25是示出存储器单元阵列的一部分的示图，以描述锤击刷新地址的生成。
图26是示出存储器单元阵列的一部分的示图，以描述锤击刷新地址的生成。
图27A、图27B和图28是示出根据示例实施例的图5的刷新控制电路的示例操作的时序图。
图29是示出根据示例实施例的操作半导体存储器装置的方法的流程图。
图30是示出根据示例实施例的半导体存储器装置的框图。
图31是示出根据示例实施例的包括堆叠式存储器装置的半导体封装件的配置图。
具体实施方式
在下文中，将参照示出示例实施例的附图更全面地描述本公开的各种示例实施例。
现参照图1，根据示例实施例的存储器系统20可包括存储器控制器30和半导体存储器装置200。存储器控制器30可控制存储器系统20的整体操作。存储器控制器30可控制外部主机与半导体存储器装置200之间的整体数据交换。例如，存储器控制器30可响应于来自主机的请求，将数据写入半导体存储器装置200中或从半导体存储器装置200读取数据。
另外，存储器控制器30可向半导体存储器装置200发出操作命令以控制半导体存储器装置200。在一些示例实施例中，半导体存储器装置200是包括动态存储器单元的存储器装置(诸如，动态随机存取存储器(DRAM)、双倍数据速率5(DDR5)同步DRAM(SDRAM)或DDR6SDRAM等)。
存储器控制器30可将时钟信号CK(时钟信号CK可被称为命令时钟信号)、命令CMD和地址(信号)ADDR发送到半导体存储器装置200。在此，为了便于描述，一个时钟信号CK、一个命令CMD和一个地址ADDR的术语与多个时钟信号CK、多个命令CMD和多个地址ADDR的术语可以可互换地被使用。当存储器控制器30将数据DQ写入半导体存储器装置200中时，存储器控制器30可将数据选通信号DQS发送到半导体存储器装置200。当存储器控制器30从半导体存储器装置200读取数据DQ时，半导体存储器装置200也可将数据选通信号DQS发送到存储器控制器30。地址ADDR可伴随有命令CMD，并且地址ADDR可被称为访问地址。
存储器控制器30可包括中央处理器(CPU)35和刷新管理(RFM)控制逻辑100，中央处理器(CPU)35控制存储器控制器30的整体操作，刷新管理(RFM)控制逻辑100生成与半导体存储器装置200的多个存储器单元行的行锤击(row hammer)相关联的刷新管理命令。在一个示例中，存储器控制器30可非周期性地将刷新管理命令施加到半导体存储器装置200。半导体存储器装置200还可包括存储数据DQ的存储器单元阵列310、控制逻辑电路210和行锤击(RH)管理电路500。
控制逻辑电路210可控制半导体存储器装置200的操作。存储器单元阵列310可包括多个存储器单元行，并且每个存储器单元行可包括多个(易失性)存储器单元。每个存储器单元MC可连接到相应的字线WL和相应的位线BL。
行锤击管理电路500可包括锤击地址(HADDR)队列600。行锤击管理电路500可在参考时间间隔期间从存储器控制器30接收第一访问行地址，可将从第一访问行地址随机选择的第一行地址作为第一候选锤击地址存储在锤击地址队列600中，可响应于从存储器控制器30接收到刷新管理命令而将从存储器控制器30接收的第二行地址作为第二候选锤击地址存储在锤击地址队列600中，并且可顺序地输出包括第一候选锤击地址和第二候选锤击地址的候选锤击地址作为锤击地址。
参考时间间隔可对应于半导体存储器装置200的刷新时段之间的刷新间隔，并且半导体存储器装置200(例如，半导体存储器装置200的刷新控制电路(图3中的400))可在刷新时段中的一个期间对多个存储器单元行中的一个执行刷新操作。
在一些实施例中，行锤击管理电路500可在参考时间间隔期间从存储器控制器30接收第一访问行地址，可将从第一访问行地址随机选择的第一行地址以及在选择第一行地址之后从存储器控制器30连续接收的第二行地址作为候选锤击地址存储在锤击地址队列600中，并且可顺序地输出候选锤击地址作为锤击地址。
响应于第一命令(诸如，在激活命令之后施加的预充电命令)，行锤击管理电路500可执行内部读取-更新-写入操作，以从多个存储器单元行之中的目标存储器单元行读取计数数据，然后更新读取的计数数据，然后将更新后的计数数据写入目标存储器单元行中。控制逻辑电路210可控制对存储器单元阵列310的访问并且可控制行锤击管理电路500。
半导体存储器装置200周期性地执行刷新操作，以保护可能受到来自存储数据的存储器单元的电荷泄漏影响的数据。由于半导体存储器装置200的制造工艺的缩减，存储器单元的存储电容被减小，并且刷新周期被缩短(即，刷新频率被提高)。因为随着半导体存储器装置200的存储器容量被增大，整个刷新时间通常被增加，所以刷新周期进一步被缩短。
为了补偿由于对特定行或锤击地址的集中访问而导致的邻近的存储器单元的劣化，目标行刷新(TRR)方案被采用，并且存储器内刷新方案被开发以减小存储器控制器的负担。存储器控制器通常负责TRR方案中的锤击刷新操作，并且半导体存储器装置通常负责存储器内刷新方案中的锤击刷新操作。
随着存储器容量被增大并且对半导体存储器装置的低功耗的需求被增大，用于存储器内刷新的芯片尺寸开销可能是严重的。另外，因为即使不存在集中访问，半导体存储器装置也必须关心锤击刷新操作，所以功耗可被增大。另外，由于不规律的攻击图案可能在存储器单元中发生行锤击。
在根据示例实施例的半导体存储器装置200中，行锤击管理电路500响应于从存储器控制器接收到刷新管理命令而将从存储器控制器30接收的第二行地址作为第二候选锤击地址存储在锤击地址队列600中，并可顺序地输出候选锤击地址作为锤击地址，并且刷新控制电路(图3中的400)可对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。因此，当半导体存储器装置200接收到刷新管理命令时，半导体存储器装置200可防止锤击刷新操作不被执行。
图2是示出根据示例实施例的图1中的存储器控制器的框图。参照图2，存储器控制器30可包括通过总线31彼此连接的CPU 35、RFM控制逻辑100、刷新逻辑40、主机接口50、调度器55和存储器接口60。CPU 35可控制存储器控制器30的整体操作。CPU 35可通过总线31控制RFM控制逻辑100、刷新逻辑40、主机接口50、调度器55和存储器接口60。刷新逻辑40可基于半导体存储器装置200的刷新间隔，生成用于刷新多个存储器单元行的存储器单元的自动刷新命令。主机接口50可执行与主机的接口连接(interfacing)。存储器接口60可执行与半导体存储器装置200的接口连接。调度器55可管理在存储器控制器30中生成的命令的序列的调度和发送。调度器55可经由存储器接口60将自动刷新命令和刷新管理命令发送到半导体存储器装置200。
现参照图3，半导体存储器装置200可包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新控制电路400、行地址复用器(RA MUX)240、列地址(CA)锁存器250、行解码器260、列解码器270、存储器单元阵列310、感测放大器单元285、输入/输出(I/O)门控电路290、纠错码(ECC)引擎350、时钟缓冲器225、选通信号生成器235、电压生成器385、振荡器(OSC)387、行锤击管理电路500和数据I/O缓冲器320。
存储器单元阵列310可包括第一存储体阵列310a至第十六存储体阵列310s。同样地，行解码器260可包括分别结合到第一存储体阵列310a至第十六存储体阵列310s的第一行解码器260a至第十六行解码器260s，列解码器270可包括分别结合到第一存储体阵列310a至第十六存储体阵列310s的第一列解码器270a至第十六列解码器270s，并且感测放大器单元285可包括分别结合到第一存储体阵列310a至第十六存储体阵列310s的第一感测放大器285a至第十六感测放大器285s。
第一存储体阵列310a至第十六存储体阵列310s、第一行解码器260a至第十六行解码器260s、第一列解码器270a至第十六列解码器270s、以及第一感测放大器285a至第十六感测放大器285s可形成第一存储体至第十六存储体。第一存储体阵列310a至第十六存储体阵列310s中的每个包括形成在多条字线WL和多条位线BTL的交叉点处的多个存储器单元MC。
地址寄存器220可从存储器控制器30接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可将接收的存储体地址BANK_ADDR提供给存储体控制逻辑230，可将接收的行地址ROW_ADDR提供给行地址复用器240，并且可将接收的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230可响应于存储体地址BANK_ADDR而生成存储体控制信号。作为回应，第一行解码器260a至第十六行解码器260s中的与存储体地址BANK_ADDR对应的一个响应于存储体控制信号而被激活，并且第一列解码器270a至第十六列解码器270s中的与存储体地址BANK_ADDR对应的一个响应于存储体控制信号而被激活。
行地址复用器240可从地址寄存器220接收行地址ROW_ADDR，并且可从刷新控制电路400接收刷新行地址REF_ADDR。行地址复用器240可选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址SRA。从行地址复用器240输出的行地址SRA被施加到在图3中被共同示出为260的第一行解码器260a至第十六行解码器260s。
当在正常刷新模式下操作时，刷新控制电路400可响应于来自控制逻辑电路210的第三控制信号CTL3，顺序地增大或减小刷新行地址REF_ADDR。刷新控制电路400还可在锤击刷新模式下接收锤击地址HADDR，并且可输出指定物理紧密地邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行的锤击刷新地址作为刷新行地址REF_ADDR。
第一行解码器260a至第十六行解码器260s中的由存储体控制逻辑230激活的一个可对从行地址复用器240输出的行地址SRA进行解码，并且可激活与行地址SRA对应的字线。例如，激活的行解码器将字线驱动电压施加到与行地址SRA对应的字线。列地址锁存器250可从地址寄存器220接收列地址COL_ADDR，并且可暂时地存储接收的列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器250可生成从接收的列地址COL_ADDR递增的列地址COL_ADDR'。列地址锁存器250可将暂时地存储的或生成的列地址COL_ADDR'施加到第一列解码器270a至第十六列解码器270s。
第一列解码器270a至第十六列解码器270s中的激活的一个通过I/O门控电路290，激活与存储体地址BANK_ADDR和列地址COL_ADDR对应的感测放大器。另外，I/O门控电路290可包括用于对输入/输出数据进行门控的电路系统，并且还可包括输入数据掩码逻辑、用于存储从第一存储体阵列310a至第十六存储体阵列310s输出的数据的读取数据锁存器、以及用于将数据写入第一存储体阵列310a至第十六存储体阵列310s的写入驱动器。
从第一存储体阵列310a至第十六存储体阵列310s中的选择的一个存储体阵列读取的码字CW由结合到数据将从其被读取的选择的一个存储体阵列的感测放大器感测，并且被存储在读取数据锁存器中。在由ECC引擎350对存储在读取数据锁存器中的码字CW执行ECC解码之后，码字CW可作为数据DTA被提供给数据I/O缓冲器320。数据I/O缓冲器320可将数据DTA转换为数据DQ，并且可将数据DQ与数据选通信号DQS一起发送到存储器控制器30。
待写入第一存储体阵列310a至第十六存储体阵列310s中的选择的一个存储体阵列中的数据DQ可从存储器控制器30被提供给数据I/O缓冲器320。数据I/O缓冲器320可将数据DQ转换为数据DTA并且可将数据DTA提供给ECC引擎350。ECC引擎350可对数据DTA执行ECC编码以生成奇偶校验位，并且ECC引擎350可将包括数据DTA和奇偶校验位的码字CW提供给I/O门控电路290。I/O门控电路290可通过写入驱动器将码字CW写入选择的一个存储体阵列中的子页中。
在半导体存储器装置200的写入操作中，数据I/O缓冲器320可通过将数据DQ转换为数据DTA来将数据DQ从存储器控制器30提供给ECC引擎350，并且在半导体存储器装置200的读取操作中，可将来自ECC引擎350的数据DTA转换为数据DQ，并且可将数据DQ和数据选通信号DQS发送到存储器控制器30。
基于来自控制逻辑电路210的第二控制信号CTL2，ECC引擎350可对数据DTA执行ECC编码，并且可对码字CW执行ECC解码。时钟缓冲器225可接收时钟信号CK，可通过对时钟信号CK进行缓冲而生成内部时钟信号ICK，并且可将内部时钟信号ICK提供给处理命令CMD和地址ADDR的电路组件。选通信号生成器235可接收时钟信号CK，可基于时钟信号CK生成数据选通信号DQS，并且可将数据选通信号DQS提供给数据I/O缓冲器320。
电压生成器385可基于从外部装置接收的电源电压VDD生成操作电压VDD1，可生成指示操作电压VDD1已经达到参考电压电平的功率稳定信号PVCCH，可将操作电压VDD1提供给存储器单元阵列310，并且可将功率稳定信号PVCCH提供给振荡器387。
振荡器387可基于功率稳定信号PVCCH生成周期性地切换的时钟信号CLK，并且可将时钟信号CLK提供给行锤击管理电路500。
行锤击管理电路500可接收地址ADDR(包括存储体地址BANK_ADDR和行地址ROW_ADDR)。行锤击管理电路500可在参考时间间隔期间从存储器控制器30接收第一访问行地址，可将从第一访问行地址随机选择的第一行地址作为第一候选锤击地址存储在锤击地址队列600中，可响应于从存储器控制器30接收到刷新管理命令而将从存储器控制器30接收的第二行地址作为第二候选锤击地址存储在锤击地址队列600中，并且可将包括第一候选锤击地址和第二候选锤击地址的候选锤击地址作为锤击地址HADDR顺序地输出到刷新控制电路400。另外，行锤击管理电路500可将指示锤击地址HADDR被输出的锤击地址生成信号HAG提供给刷新控制电路400。
控制逻辑电路210可控制半导体存储器装置200的操作。例如，控制逻辑电路210可生成用于半导体存储器装置200的控制信号，以便执行写入操作、读取操作、正常刷新操作和锤击刷新操作。控制逻辑电路210包括对从存储器控制器30接收的命令CMD进行解码的命令解码器211和设置半导体存储器装置200的操作模式的模式寄存器设置(MRS)212。
例如，命令解码器211可通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码，来生成与命令CMD对应的控制信号。控制逻辑电路210可生成用于控制I/O门控电路290的第一控制信号CTL1、用于控制ECC引擎350的第二控制信号CTL2、用于控制刷新控制电路400的第三控制信号CTL3和用于控制行锤击管理电路500的第四控制信号CTL4。
图4示出根据示例实施例的图3的半导体存储器装置中的第一存储体阵列的示例。参照图4，第一存储体阵列310a包括多条字线WL0至WLm-1(m是大于2的自然数)、多条位线BTL0至BTLn-1(n是大于2的自然数)、以及设置在字线WL0至WLm-1与位线BTL0至BTLn-1之间的交叉点处的多个存储器单元MC。每个存储器单元MC包括结合到字线WL0至WLm-1中的每条和位线BTL0至BTLn-1中的每条的单元晶体管以及结合到单元晶体管的单元电容器。每个存储器单元MC可具有DRAM单元结构。字线WL0至WLm-1中的每条在第一方向D1上延伸，并且位线BTL1至BTLn-1中的每条在与第一方向D1交叉的第二方向D2上延伸。结合到多个存储器单元MC的字线WL0至WLm-1可被称为第一存储体阵列310a的行，并且结合到多个存储器单元MC的位线BTL0至BTLn-1可被称为第一存储体阵列310a的列。
图5是示出根据示例实施例的图3中的刷新控制电路的示例的框图。参照图5，刷新控制电路400可包括刷新控制逻辑410、刷新时钟生成器420、刷新计数器430和锤击刷新地址生成器440。该刷新控制逻辑410可基于刷新地址生成信号HAG提供模式信号MS。另外，刷新控制逻辑410可响应于第一刷新信号IREF1和第二刷新信号IREF2中的一个，将锤击刷新信号HREF提供给锤击刷新地址生成器440以控制锤击地址的输出时序。在一个示例中，刷新控制逻辑410可响应于锤击地址生成信号HAG而生成锤击刷新信号HREF。
刷新时钟生成器420可基于第一刷新信号IREF1、第二刷新信号IREF2和模式信号MS，生成指示正常刷新操作的时序的刷新时钟信号RCK。刷新时钟生成器420可响应于接收到第一刷新信号IREF1或在第二刷新信号IREF2被激活期间，生成刷新时钟信号RCK。
当来自存储器控制器30的命令CMD与自动刷新命令对应时，每当控制逻辑电路210接收到自动刷新命令，图3中的控制逻辑电路210可将第一刷新信号IREF1施加到刷新控制电路400。当来自存储器控制器30的命令CMD与自刷新进入命令对应时，控制逻辑电路210可将第二刷新信号IREF2施加到刷新控制电路400，并且从当控制逻辑电路210接收到自刷新进入命令时的时间点到当控制逻辑电路210接收到自刷新退出命令时的时间点，第二刷新信号IREF2被激活。
刷新计数器430可通过在刷新时钟信号RCK的周期执行计数操作来生成顺序地指定存储器单元行的计数器刷新地址CREF_ADDR，并且可将计数器刷新地址CREF_ADDR作为刷新行地址REF_ADDR提供给图3中的行地址复用器240。
锤击刷新地址生成器440可包括锤击地址存储设备450和映射器460。例如，锤击地址存储设备450可存储锤击地址HADDR，并且可响应于锤击刷新信号HREF将锤击地址HADDR输出到映射器460。映射器460可生成指定物理邻近于与锤击地址HADDR对应的存储器单元行的一个或多个牺牲存储器单元行的锤击刷新地址HREF_ADDR。锤击刷新地址生成器440可将锤击刷新地址HREF_ADDR作为刷新行地址REF_ADDR提供给图3中的行地址复用器240。
图6是示出根据示例实施例的图5中示出的刷新时钟生成器的示例的电路图。参照图6，刷新时钟生成器420a可包括多个振荡器421、422和423(例如，振荡器A、振荡器B和振荡器C)、复用器424、以及解码器425a。解码器425a可对第一刷新信号IREF1、第二刷新信号IREF2和模式信号MS进行解码以输出时钟控制信号RCS1。振荡器421、422和423生成具有不同周期的刷新时钟信号RCK1、RCK2和RCK3。复用器424响应于时钟控制信号RCS1，选择刷新时钟信号RCK1、RCK2和RCK3中的一个以提供刷新时钟信号RCK。因为模式信号MS指示锤击地址被生成，所以刷新时钟生成器420a可通过选择刷新时钟信号RCK1、RCK2和RCK3中的一个来调整刷新周期。第一刷新信号IREF1和第二刷新信号IREF2也可被包括在图3的第三控制信号CTL3中。
图7是示出根据示例实施例的图5中的刷新时钟生成器的另一示例的电路图。参照图7，刷新时钟生成器420b可包括解码器425b、偏置单元426和振荡器427。振荡器427可包括串联连接的多个延迟单元。多个延迟单元中的每个可连接在电源电压Vcc与地电压之间，并且多个延迟单元中的每个可包括串联连接在电源电压Vcc与地电压之间的p沟道金属氧化物半导体(PMOS)晶体管、缓冲器和n沟道金属氧化物半导体(NMOS)晶体管。
解码器425b可对第一刷新信号IREF1、第二刷新信号IREF2和模式信号MS进行解码，以输出时钟控制信号RCS2。偏置单元426响应于时钟控制信号RCS2而生成控制电压VCON。振荡器427根据施加到PMOS晶体管和NMOS晶体管的栅极的控制电压VCON，生成具有可变的周期的刷新时钟信号RCK。因为模式信号MS指示锤击地址被生成，所以刷新时钟生成器420b可通过基于时钟控制信号RCS2改变刷新时钟信号RCK的周期来调整刷新周期。
图8是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。参照图8，行锤击管理电路500a可包括随机位生成器510、第一拾取(pick)信号生成器520a、第二拾取信号生成器530a、合并信号生成器540a、地址选择器550a、控制逻辑560a和锤击地址(HADDR)队列600a。随机位生成器510可响应于时钟信号CLK而生成随机变化的随机二进制码RBC，并且可将随机二进制码RBC提供给第一拾取信号生成器520a。随机位生成器510可基于线性反馈移位寄存器(LFSR)或伪随机二进制序列(PRBS)来生成随机二进制码RBC。
第一拾取信号生成器520a可基于将随机二进制码RBC中的第一集合与参考二进制码PBC中的第二集合进行比较，来生成第一拾取信号PCK1。第一拾取信号生成器520a可响应于随机二进制码RBC中的第一集合与参考二进制码PBC中的第二集合匹配而输出具有第一逻辑电平的第一拾取信号PCK1，并且可响应于随机二进制码RBC中的第一集合与参考二进制码PBC中的第二集合不匹配(不同)而输出具有第二逻辑电平的第一拾取信号PCK1。随机二进制码RBC中的第一集合可包括随机二进制码RBC的所有位或低k位，并且参考二进制码PBC中的第二集合可包括参考二进制码PBC的所有位或低k位。这里，k是大于1的自然数。
第二拾取信号生成器530a可基于根据刷新管理命令生成的刷新管理信号RFMS生成第二拾取信号PCK2。第二拾取信号生成器530a可响应于刷新管理信号RFMS被激活以指示刷新管理命令被接收到而输出具有第一逻辑电平的第二拾取信号PCK2，并且可响应于刷新管理信号RFMS被去激活以指示刷新管理命令没有被接收到而输出具有第二逻辑电平的第二拾取信号PCK。当刷新管理命令被接收到时，刷新管理信号RFMS可以是具有预定激活间隔的脉冲信号。
合并信号生成器540a可通过对第一拾取信号PCK1和第二拾取信号PCK2执行或(OR)运算，来生成第三拾取信号PCK3。因此，当第一拾取信号PCK1和第二拾取信号PCK2中的至少一个具有第一逻辑电平时，合并信号生成器540a可输出具有第一逻辑电平的第三拾取信号PCK3，并且当第一拾取信号PCK1和第二拾取信号PCK2中的两者都具有第二逻辑电平时，合并信号生成器540a可输出具有第二逻辑电平的第三拾取信号PCK3。
地址选择器550a可顺序地接收行地址ROW_ADDR，可基于第三拾取信号PCK3选择(或捕获)行地址ROW_ADDR的一部分，并且可将选择的行地址作为候选锤击地址CHADDR存储在锤击地址队列600a中。地址选择器550a可捕获在当第三拾取信号PCK3具有第一逻辑电平时的时间接收的行地址。因此，地址选择器550a可从在参考时间间隔期间接收的第一访问行地址之中选择在当第三拾取信号PCK3具有第一逻辑电平时的时间接收的第一行地址，可将第一行地址作为第一候选锤击地址存储在锤击地址队列600a中，可选择在参考时间间隔之后在接收到刷新管理命令之后立即接收的第二行地址，并且可将第二行地址作为第二候选锤击地址存储在锤击地址队列600a中。在一个示例中，地址选择器550a可基于第三拾取信号PCK3选择第一访问行地址中的一个和第二行地址。在一些实施例中，响应于随机二进制码RBC的所有位或低k位，如果在当第三拾取信号PCK3具有第一逻辑电平时的时间接收到来自第一访问行地址的第一行地址，则第一行地址被随机捕获的概率可对应于1/2k。
控制逻辑560a可基于指示基于来自存储器控制器30的刷新命令的第一刷新时间的第一刷新信号IREF1和刷新管理信号RFMS来将出栈信号(pop signal)POP施加到锤击地址队列600a，并且可将锤击地址生成信号HAG提供给图3中的刷新控制电路400。在一个示例中，控制逻辑560a可基于第一刷新信号IREF1来将出栈信号POP施加到锤击地址队列600a。锤击地址队列600a可响应于出栈信号POP，将存储在其中的候选锤击地址CHADDR作为锤击地址HADDR顺序地提供(或输出)到图3中的刷新控制电路400。
因此，行锤击管理电路500a可响应于随机二进制码RBC中的第一集合与参考二进制码PBC中的第二集合匹配而选择第一访问行地址中的一个作为第一行地址，并且可选择在接收到刷新管理命令之后立即从存储器控制器30接收的行地址作为第二行地址。
图9示出根据示例实施例的图8中的锤击地址队列的示例。参照图9，图8中的锤击地址队列600a可包括先进先出寄存器600aa。如图所示，该先进先出寄存器600aa可包括多个存储段SSG11、SSG12、…、SSG1Q，并且多个存储段SSG11、SSG12、…、SSG1Q可基于先进先出方案存储元素ELM1、ELM2、…、ELMQ，并且可响应于出栈信号POP而输出首先输入的元素ELM1。这里，Q是大于2的自然数。
图10示出根据示例实施例的图8中的锤击地址队列的示例。参照图10，图8中的锤击地址队列600a可包括后进先出堆栈600ab。如图所示，后进先出堆叠600ab可包括多个存储段SSG21、SSG22、…、SSG2Q，并且多个存储段SSG21、SSG22、…、SSG2Q可基于后进先出方案存储元素ELM1、ELM2、…、ELMQ，并且可响应于出栈信号POP而输出最后输入的元素ELMQ。这里，Q是大于2的自然数。
图11A和图11B分别示出根据示例实施例的图8的行锤击管理电路的操作，图12示出当不执行强制拾取操作时图8的行锤击管理电路的操作。在图11A、图11B和图12中，示出正常刷新操作NREF1、NREF2和NREF3以及锤击刷新操作FREF1、FREF2和FREF3，正常刷新操作NREF1与锤击刷新操作FREF1之间的间隔、锤击刷新操作FREF1与正常刷新操作NREF2之间的间隔、正常刷新操作NREF2与锤击刷新操作FREF2之间的间隔、锤击刷新操作FREF2与正常刷新操作NREF3之间的间隔、和正常刷新操作NREF3与锤击刷新操作FREF3之间的间隔中的每个对应于半导体存储器装置200的刷新间隔tREFI，并且刷新间隔tREFI可对应于参考时间间隔。另外，在图11A、图11B和图12中，E表示锤击地址队列600a的相应的存储元件为空。
参照图11A，在执行正常刷新操作NREF1之前，已将行地址RA1作为候选锤击地址存储在锤击地址队列600a中，并且当将行地址RA1输出为锤击地址时，对物理邻近于由行地址RA1指定的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作FREF1。
在锤击刷新操作FREF1的时间与正常刷新操作NREF2的时间之间的参考时间间隔期间，行锤击管理电路500a通过随机拾取操作RP1从第一访问行地址之中捕获行地址RA2以将行地址RA2作为候选锤击地址存储在锤击地址队列600a中，在正常刷新操作NREF2被执行之后，刷新管理RFM命令从存储器控制器30被接收，并且响应于接收到刷新管理RFM命令，物理邻近(例如，紧邻)于由行地址RA2指定的存储器单元行的一个或多个牺牲存储器单元行被执行锤击刷新操作FREF2。
行锤击管理电路500a通过对在接收到刷新管理RFM命令之后(例如，在接收刷新管理RFM命令之后立即)接收的行地址RA4执行强制拾取FP操作，来将行地址RA4作为候选锤击地址存储在锤击地址队列600a中。当将行地址RA4输出为锤击地址时，对物理邻近于由行地址RA4指定的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作FREF2。
在正常刷新操作NREF3的时间与锤击刷新操作FREF3的时间之间的参考时间间隔期间，行锤击管理电路500a通过执行随机拾取操作RP2从第一访问行地址之中捕获行地址RA3，从而将行地址RA3作为候选锤击地址存储在锤击地址队列600a中。当将行地址RA3输出为锤击地址时，对物理邻近于由行地址RA3指定的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作FREF3。
在图11B中，将省略与图11A重复的描述。参照图11B，在执行正常刷新操作NREF1之前，已将行地址RA1、RA2和RA3作为候选锤击地址存储在锤击地址队列600a中，并且当根据先进先出方案将行地址RA1输出为锤击地址时，对物理邻近于由行地址RA1指定的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作FREF1。
在锤击刷新操作FREF1的时间与正常刷新操作NREF2的时间之间的参考时间间隔期间，行锤击管理电路500a通过随机拾取操作RP1从第一访问行地址之中捕获行地址RA4以将行地址RA4作为候选锤击地址存储在锤击地址队列600a中，在正常刷新操作NREF2被执行之后，刷新管理RFM命令从存储器控制器30被接收，并且响应于接收到刷新管理RFM命令，物理邻近于由行地址RA2指定的存储器单元行的一个或多个牺牲存储器单元行被执行锤击刷新操作FREF2。
行锤击管理电路500a通过对在接收到刷新管理RFM命令之后立即接收的行地址RA5执行强制拾取FP操作，来将行地址RA5作为候选锤击地址存储在锤击地址队列600a中。当将行地址RA5输出为锤击地址时，对物理邻近于由行地址RA5指定的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。
在正常刷新操作NREF3的时间与锤击刷新操作FREF3的时间之间的参考时间间隔期间，行锤击管理电路500a通过执行随机拾取操作RP2从第一访问行地址之中捕获行地址RA6，从而将行地址RA6作为候选锤击地址存储在锤击地址队列600a中。当将行地址RA6输出为锤击地址时，对物理邻近于由行地址RA6指定的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。
在图12中，将省略与图11A重复的描述。参照图12，在执行正常刷新操作NREF2之后，从存储器控制器30接收刷新管理RFM命令，响应于接收到刷新管理RFM命令且锤击地址队列600a的所有存储元件为空，对物理邻近于由行地址RA2指定的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作FREF2。当行锤击管理电路500a在接收到刷新管理RFM命令之后不执行强制拾取FP操作时，因为不存在将被执行锤击刷新操作的目标存储器单元行，所以锤击刷新操作FREF2不被执行。因此，采用刷新管理命令的存储器系统可能没有增强防御行锤击攻击的强度。
图13是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。参照图13，行锤击管理电路500b可包括随机位生成器510、第一拾取信号生成器520a、第二拾取信号生成器530a、合并信号生成器540b、控制逻辑560b和锤击地址(HADDR)队列600b。在图13中，将省略与图8重复的描述。另外，随机位生成器510、第一拾取信号生成器520a和第二拾取信号生成器530a中的每个的操作与图8中的相应的一个的操作基本相同。
合并信号生成器540b可通过对第一拾取信号PCK1和第二拾取信号PCK2执行OR运算，来生成第三拾取信号PCK3。因此，当第一拾取信号PCK1和第二拾取信号PCK2中的至少一个具有第一逻辑电平时，合并信号生成器540b可输出具有第一逻辑电平的第三拾取信号PCK3，并且当第一拾取信号PCK1和第二拾取信号PCK2中的两者具有第二逻辑电平时，合并信号生成器540b可输出具有第二逻辑电平的第三拾取信号PCK3。合并信号生成器540b可将第三拾取信号PCK3施加到锤击地址队列600b的入栈端子601。
锤击地址队列600b可顺序地接收行地址ROW_ADDR，并且可将行地址ROW_ADDR的在当第三拾取信号PCK3具有第一逻辑电平时的时间接收的一部分作为候选锤击地址存储在锤击地址队列600b中。因此，锤击地址队列600b可将来自在参考时间间隔期间接收的第一访问行地址之中的在当第三拾取信号PCK3具有第一逻辑电平时的时间接收的第一行地址作为第一候选锤击地址存储在锤击地址队列600b中，并且可将在参考时间间隔之后在接收到刷新管理命令之后(例如，紧接在接收到刷新管理命令之后)接收的第二行地址作为第二候选锤击地址存储在锤击地址队列600b中。
控制逻辑560b可基于指示基于来自存储器控制器30的刷新命令的第一刷新时间的第一刷新信号IREF1和刷新管理信号RFMS来将出栈信号POP施加到锤击地址队列600b，并且可将锤击地址生成信号HAG提供给图3中的刷新控制电路400。在一个示例中，控制逻辑560b可基于第一刷新信号IREF1来将出栈信号POP施加到锤击地址队列600b。锤击地址队列600b可响应于出栈信号POP，将存储在其中的候选锤击地址作为锤击地址HADDR顺序地提供(或输出)到图3中的刷新控制电路400。
图14是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。参照图14，行锤击管理电路500c可包括随机位生成器510、第一拾取信号生成器520a、第二拾取信号生成器530a、合并信号生成器540b、锁存器565、控制逻辑560b和锤击地址(HADDR)队列600c。在图14中，将省略与图8重复的描述。随机位生成器510、第一拾取信号生成器520a和第二拾取信号生成器530a中的每个的操作与图8中的相应的一个的操作基本相同。
合并信号生成器540b可通过对第一拾取信号PCK1和第二拾取信号PCK2执行OR运算，来生成第三拾取信号PCK3。因此，当第一拾取信号PCK1和第二拾取信号PCK2中的至少一个具有第一逻辑电平时，合并信号生成器540b可输出具有第一逻辑电平的第三拾取信号PCK3，并且当第一拾取信号PCK1和第二拾取信号PCK2中的两者具有第二逻辑电平时，合并信号生成器540b可输出具有第二逻辑电平的第三拾取信号PCK3。合并信号生成器540b可将第三拾取信号PCK3施加到锤击地址队列600b的入栈端子601。
锁存器565可顺序地接收行地址ROW_ADDR以存储行地址ROW_ADDR，并且可将存储的行地址ROW_ADDR顺序地提供给锤击地址队列600c。锤击地址队列600c可顺序地接收从锁存器565提供的行地址ROW_ADDR，并且可将行地址ROW_ADDR的在当第三拾取信号PCK3具有第一逻辑电平时的时间接收的一部分存储为候选锤击地址CHADDR。因此，锤击地址队列600c可将来自在参考时间间隔期间接收的第一访问行地址之中的在当第三拾取信号PCK3具有第一逻辑电平时的时间接收的第一行地址作为第一候选锤击地址存储在锤击地址队列600c中，并且可将在参考时间间隔之后在接收到刷新管理命令之前接收的第二行地址作为第二候选锤击地址存储在锤击地址队列600c中。
控制逻辑560b可基于指示基于来自存储器控制器30的刷新命令的第一刷新时间的第一刷新信号IREF1和刷新管理信号RFMS来将出栈信号POP施加到锤击地址队列600c，并且可将锤击地址生成信号HAG提供给图3中的刷新控制电路400。在一个示例中，控制逻辑560b可基于第一刷新信号IREF1将出栈信号POP施加到锤击地址队列600c。锤击地址队列600c可响应于出栈信号POP，将存储在其中的候选锤击地址作为锤击地址HADDR顺序地提供(或输出)到图3中的刷新控制电路400。
图15示出根据示例实施例的图14的行锤击管理电路的操作。在图15中，示出正常刷新操作NREF1、NREF2和NREF3以及锤击刷新操作FREF1、FREF2和FREF3，正常刷新操作NREF1与锤击刷新操作FREF1之间的间隔、锤击刷新操作FREF1与正常刷新操作NREF2之间的间隔、正常刷新操作NREF2与锤击刷新操作FREF2之间的间隔、锤击刷新操作FREF2与正常刷新操作NREF3之间的间隔、和正常刷新操作NREF3与锤击刷新操作FREF3之间的间隔中的每个对应于半导体存储器装置200的刷新间隔tREFI，并且刷新间隔tREFI可对应于参考时间间隔。另外，在图15中，“E”表示锤击地址队列600c的相应的存储元件为空。
参照图15，在执行正常刷新操作NREF1之前，已将行地址RA1和RA2作为候选锤击地址存储在锤击地址队列600c中，并且当根据先进先出方案输出行地址RA1作为锤击地址时，对物理邻近于由行地址RA1指定的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作FREF1。
在锤击刷新操作FREF1的时间与正常刷新操作NREF2的时间之间的参考时间间隔期间，行锤击管理电路500c通过随机拾取操作RP1从第一访问行地址之中捕获行地址RA3以将行地址RA3作为候选锤击地址存储在锤击地址队列600c中，在正常刷新操作NREF2被执行之后，行地址RA4被锁存LTC在锁存器565中，在锁存操作之后，刷新管理RFM命令从存储器控制器30被接收，行地址RA2被输出为锤击地址，并且响应于接收到刷新管理RFM命令，物理邻近于由行地址RA2指定的存储器单元行的一个或多个牺牲存储器单元行被执行锤击刷新操作FREF2。
当将行地址RA3输出为锤击地址时，对物理邻近于由行地址RA3指定的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作FREF2。在正常刷新操作NREF3的时间与锤击刷新操作FREF3的时间之间的参考时间间隔期间，行锤击管理电路500c通过随机拾取操作RP2从第一访问行地址之中捕获行地址RA5以将行地址RA5作为候选锤击地址存储在锤击地址队列600c中。当将行地址RA5输出为锤击地址时，对物理邻近于由行地址RA5指定的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。
图16是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。参照图16，行锤击管理电路500d可包括随机位生成器510、RFM命令状态估计器535、拾取信号生成器570、地址选择器550d、控制逻辑560a和锤击地址队列600a。随机位生成器510可响应于时钟信号CLK而生成随机变化的随机二进制码RBC，并且可将随机二进制码RBC提供给拾取信号生成器570。
拾取信号生成器570可响应于将随机二进制码RBC中的第一集合与参考二进制码PBC中的第二集合进行比较，生成拾取信号PCK4。然后，拾取信号生成器570可响应于随机二进制码RBC中的第一集合与参考二进制码PBC中的第二集合匹配而输出具有第一逻辑电平的拾取信号PCK4，并且可响应于随机二进制码RBC中的第一集合与参考二进制码PBC中的第二集合不匹配(即，不同)而输出具有第二逻辑电平(不同于第一逻辑电平)的拾取信号PCK4。随机二进制码RBC中的第一集合可包括随机二进制码RBC的所有位或低k位，并且参考二进制码PBC中的第二集合可包括参考二进制码PBC的所有位或低k位。这里，k是大于1的自然数。
RFM命令状态估计器535可基于根据刷新管理命令生成的刷新管理信号RFMS，来将用于调整第一集合中的位的数量的拾取比率控制信号PRC提供给拾取信号生成器570。RFM命令状态估计器535可生成拾取比率控制信号PRC，使得：(i)响应于刷新管理信号RFMS被激活，第一集合中的位的数量减少，并且(ii)响应于刷新管理信号RFMS被去激活，第一集合中的位的数量增加。
地址选择器550b可选择(或捕获)在参考时间间隔期间顺序地接收的行地址ROW_ADDR中的基于拾取信号PCK4的一个以及在接收到刷新管理命令之后接收的第二行地址，并且可将选择的行地址作为候选锤击地址CHADDR存储在锤击地址队列600a中。在一个示例中，地址选择器550b可基于拾取信号PCK4选择第一访问行地址中的一个和第二行地址。控制逻辑560a可基于指示基于来自存储器控制器30的刷新命令的第一刷新时间的第一刷新信号IREF1和刷新管理信号RFMS来将出栈信号POP施加到锤击地址队列600a，并且可将锤击地址生成信号HAG提供给图3中的刷新控制电路400。
控制逻辑560a可基于指示基于来自存储器控制器30的刷新命令的第一刷新时间的第一刷新信号IREF1和刷新管理信号RFMS来将出栈信号POP施加到锤击地址队列600a，并且可将锤击地址生成信号HAG提供给图3中的刷新控制电路400。在一个示例中，控制逻辑560a可基于第一刷新信号IREF1将出栈信号POP施加到锤击地址队列600a。因此，行锤击管理电路500d可基于刷新管理命令的状态来调整随机二进制码RBC中的第一集合中的位的数量。
图17是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。参照图17，行锤击管理电路500e可包括随机位生成器510、RFM命令状态估计器535、拾取信号生成器570、控制逻辑560b和锤击地址队列600b。在图17中，将省略与图16重复的描述。因此，随机位生成器510、RFM命令状态估计器535和拾取信号生成器570的每个的操作与图16中的相应的一个的操作基本相同。
锤击地址队列600b可顺序地接收行地址ROW_ADDR，并且可将行地址ROW_ADDR的在当拾取信号PCK4具有第一逻辑电平时的时间接收的一部分作为候选锤击地址存储在锤击地址队列600b中。因此，锤击地址队列600b可将来自在参考时间间隔期间接收的第一访问行地址之中的在当拾取信号PCK4具有第一逻辑电平时的时间接收的第一行地址作为第一候选锤击地址存储在锤击地址队列600b中，并且可将在参考时间间隔之后在接收到刷新管理命令之前接收的第二行地址作为第二候选锤击地址存储在锤击地址队列600b中。
控制逻辑560b可基于指示基于来自存储器控制器30的刷新命令的第一刷新时间的第一刷新信号IREF1和刷新管理信号RFMS来将出栈信号POP施加到锤击地址队列600b，并且可将锤击地址生成信号HAG提供给图3中的刷新控制电路400。在一个示例中，控制逻辑560b可基于第一刷新信号IREF1将出栈信号POP施加到锤击地址队列600b。锤击地址队列600b可响应于出栈信号POP，将存储在其中的候选锤击地址作为锤击地址HADDR顺序地提供(或输出)到图3中的刷新控制电路400。
图18是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。参照图18，行锤击管理电路500f可包括随机位生成器510、拾取信号生成器575、地址选择器557、入栈计数器580、控制逻辑560c和锤击地址队列600d。
随机位生成器510可响应于时钟信号CLK而生成随机变化的随机二进制码RBC，并且可将随机二进制码RBC提供给拾取信号生成器575。另外，拾取信号生成器575可基于将随机二进制码RBC中的第一集合与参考二进制码PBC中的第二集合进行比较，生成第一拾取信号PCK1。拾取信号生成器575可响应于随机二进制码RBC中的第一集合与参考二进制码PBC中的第二集合匹配而输出具有第一逻辑电平的第一拾取信号PCK1，并且可响应于随机二进制码RBC中的第一集合与参考二进制码PBC中的第二集合不匹配(即，不同)而输出具有第二逻辑电平的第一拾取信号PCK1。随机二进制码RBC中的第一集合可包括随机二进制码RBC的所有位或低k位，并且参考二进制码PBC中的第二集合可包括参考二进制码PBC的所有位或低k位。
入栈计数器580可响应于第一拾取信号PCK1的上升沿而执行计数操作以生成计数值，可响应于接收到第一行地址和第二行地址中的任意一个而增加计数值，并且可基于计数值生成第二拾取信号PCK5。可在参考时间间隔期间从来自存储器控制器30的第一访问行地址之中随机地选择第一行地址，并且在选择第一行地址之后连续地接收第二行地址。当第一行地址被施加时以及每当第二行地址被施加时，入栈计数器580可增加计数值。
入栈计数器580可响应于计数值达到最大值，停止计数操作以将计数值重置为零。因此，当计数值对应于零或与最大值+1对应的值时，入栈计数器580可输出具有第二逻辑电平的第二拾取信号PCK5，并且当计数值的范围为从1到最大值时，入栈计数器580可输出具有第一逻辑电平的第二拾取信号PCK5。
地址选择器557可响应于第二拾取信号PCK5具有第一逻辑电平而选择第一行地址和第二行地址，并且可将选择的行地址作为候选锤击地址CHADDR存储在锤击地址队列600d中。第一行地址和第二行地址的数量可对应于锤击地址队列600d的大小。
锤击地址队列600d可响应于施加到锤击地址队列600d的重置端子602的第一拾取信号PCK1而重置预先存储在锤击地址队列600d中的先前候选锤击地址，并且可存储候选锤击地址CHADDR。
控制逻辑560c可基于指示基于来自存储器控制器30的刷新命令的第一刷新时间的第一刷新信号IREF1和刷新管理信号RFMS来将出栈信号POP施加到锤击地址队列600d，并且可将锤击地址生成信号HAG提供给图3中的刷新控制电路400。在一个示例中，控制逻辑560c可基于第一刷新信号IREF1来将出栈信号POP施加到锤击地址队列600d。
锤击地址队列600d可响应于出栈信号POP而将存储在其中的候选锤击地址CHADDR作为锤击地址HADDR顺序地提供或输出到图3中的刷新控制电路400。因此，图18的行锤击管理电路500f可将从在参考时间间隔期间从存储器控制器30接收的第一访问行地址之中随机选择的第一行地址以及在选择第一行地址之后连续接收的第二行地址作为候选锤击地址CHADDR存储在锤击地址队列600d中，并且可顺序地输出候选锤击地址CHADDR作为锤击地址HADDR。
图19示出根据示例实施例的图18的行锤击管理电路的操作。在图19中，示出正常刷新操作NREF1、NREF2和NREF3以及锤击刷新操作FREF1、FREF2和FREF3，正常刷新操作NREF1与锤击刷新操作FREF1之间的间隔、锤击刷新操作FREF1与正常刷新操作NREF2之间的间隔、正常刷新操作NREF2与锤击刷新操作FREF2之间的间隔、锤击刷新操作FREF2与正常刷新操作NREF3之间的间隔、和正常刷新操作NREF3与锤击刷新操作FREF3之间的间隔中的每个对应于半导体存储器装置200的刷新间隔tREFI，并且刷新间隔tREFI可对应于参考时间间隔。另外，在图19中，“E”表示锤击地址队列600d的相应的存储元件为空。
参照图19，在执行正常刷新操作NREF1之前，已将行地址RA1、RA2、RA3和RA4作为候选锤击地址存储在锤击地址队列600d中，并且当根据先进先出方案将行地址RA1输出为锤击地址时，对物理邻近于由行地址RA1指定的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作FREF1。
在锤击刷新操作FREF1的时间与正常刷新操作NREF2的时间之间的参考时间间隔期间，锤击地址队列600d响应于第一拾取信号PCK1具有第一逻辑电平而重置存储在其中的行地址RA2、RA3和RA4，并且行锤击管理电路500f通过执行随机拾取操作RP11来捕获连续接收的行地址RA5、RA6、RA7和RA8，以将捕获的行地址RA5、RA6、RA7和RA8作为候选锤击地址存储在锤击地址队列600d中。在执行正常刷新操作NREF2之后，从存储器控制器30接收刷新管理RFM命令，并且响应于接收到刷新管理RFM命令，对物理邻近于由行地址RA5(其被输出为锤击地址)指定的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。
当将行地址RA6输出为锤击地址时，对物理邻近于由行地址RA6指定的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作FREF2。并且，在正常刷新操作NREF3的时间与锤击刷新操作FREF3的时间之间的参考时间间隔期间，锤击地址队列600d响应于第一拾取信号PCK1具有第一逻辑电平而重置存储在其中的行地址RA7和RA8，并且行锤击管理电路500f通过执行随机拾取操作RP12来捕获连续接收的行地址RA9、RA10、RA11和RA12，以将捕获的行地址RA9、RA10、RA11和RA12作为候选锤击地址存储在锤击地址队列600d中。另外，当将行地址RA9输出为锤击地址时，对物理邻近于由行地址RA9指定的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作FREF3。
图20是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。参照图20，行锤击管理电路500g可包括随机位生成器510、拾取信号生成器575、地址选择器557、移位寄存器590、控制逻辑560c和锤击地址队列600d。
在一些实施例中，随机位生成器510可响应于时钟信号CLK而生成随机变化的随机二进制码RBC，并且可将随机二进制码RBC提供给拾取信号生成器575。拾取信号生成器575可基于将随机二进制码RBC中的第一集合与参考二进制码PBC中的第二集合进行比较，生成第一拾取信号PCK1。拾取信号生成器575可响应于随机二进制码RBC中的第一集合与参考二进制码PBC中的第二集合匹配而输出具有第一逻辑电平的第一拾取信号PCK1，并且可响应于随机二进制码RBC中的第一集合与参考二进制码PBC中的第二集合不匹配(不同)而输出具有第二逻辑电平的第一拾取信号PCK1。随机二进制码RBC中的第一集合可包括随机二进制码RBC的所有位或低k位，并且参考二进制码PBC中的第二集合可包括参考二进制码PBC的所有位或低k位。
移位寄存器590可响应于接收到第一行地址和第二行地址中的任意一个而使第一拾取信号PCK1移位，并且可基于第一拾取信号PCK1和移位值生成第二拾取信号PCK6。可在参考时间间隔期间从来自存储器控制器30的第一访问行地址之中随机地选择第一行地址，并且在选择第一行地址之后连续地接收第二行地址。当第一行地址被施加时以及每当第二行地址被施加时，移位寄存器590可使第一拾取信号PCK1移位。
移位寄存器590可包括D触发器(D-FF)591、592和593以及合并信号生成器(MSG)595。D触发器591、592和593可被级联连接，并且可响应于行地址ROW_ADDR的上升沿顺序地使第一拾取信号PCK1移位。合并信号生成器595可通过对第一拾取信号PCK1以及D触发器591、592和593的输出执行逻辑OR运算，来生成第二拾取信号PCK6。
地址选择器557可响应于第二拾取信号PCK6具有第一逻辑电平而选择第一行地址和第二行地址，并且可将选择的行地址作为候选锤击地址CHADDR存储在锤击地址队列600d中。第一行地址和第二行地址的数量可对应于锤击地址队列600d的大小。锤击地址队列600d可响应于施加到锤击地址队列600d的重置端子602的第一拾取信号PCK1而重置预先存储在锤击地址队列600d中的先前候选锤击地址，并且可存储候选锤击地址CHADDR。
控制逻辑560c可基于指示基于来自存储器控制器30的刷新命令的第一刷新时间的第一刷新信号IREF1和刷新管理信号RFMS来将出栈信号POP施加到锤击地址队列600d，并且可将锤击地址生成信号HAG提供给图3中的刷新控制电路400。锤击地址队列600b可响应于出栈信号POP，将存储在其中的候选锤击地址CHADDR作为锤击地址HADDR顺序地提供(或输出)到图3中的刷新控制电路400。
因此，图20的行锤击管理电路500g可将从在参考时间间隔期间从存储器控制器30接收的第一访问行地址之中随机选择的第一行地址以及在选择第一行地址之后连续接收的第二行地址作为候选锤击地址CHADDR存储在锤击地址队列600d中，并且可顺序地输出候选锤击地址CHADDR作为锤击地址HADDR。
图21示出根据示例实施例的图3的半导体存储器装置中的第一存储体阵列的示例。参照图21，在第一存储体阵列310a中，I个子阵列块SCB可被设置在第一方向D1上，并且J个子阵列块SCB可被设置在基本垂直于第一方向D1的第二方向D2上。I和J分别表示在第一方向D1和第二方向D2上的子阵列块SCB的数量，并且是大于2的自然数。
多条位线、多条字线和连接到位线和字线的多个存储器单元被设置在每个子阵列块SCB中。I+1个子字线驱动器区域SWB可在第一方向D1上被设置在子阵列块SCB之间，并且在第一方向D1上被设置在每个子阵列块SCB的每侧上。子字线驱动器可被设置在子字线驱动器区域SWB中。J+1个位线感测放大器区域BLSAB可例如在第二方向D2上被设置在子阵列块SCB之间，并且在第二方向D2上设置在每个子阵列块SCB的上方和下方。用于感测存储在存储器单元中的数据的位线感测放大器可被设置在位线感测放大器区域BLSAB中。
多个子字线驱动器可被设置在每个子字线驱动器区域SWB中。一个子字线驱动器区域SWB可与在第一方向D1上与子字线驱动器区域SWB相邻的两个子阵列块SCB相关联。多个接合区域CONJ可被设置为邻近子字线驱动器区域SWB和位线感测放大器区域BLSAB。电压生成器可被设置在每个接合区域CONJ中。下面可参照图22描述第一存储体阵列310a中的部分390。
图22示出根据示例实施例的图21中的第一存储体阵列的一部分。参照图21和图22，在第一存储体阵列310a的部分390中，子阵列块SCB、两个位线感测放大器区域BLSAB1和BLSAB2、子字线驱动器区域SWB中的两个和接合区域CONJ中的四个被设置。如图22所示，子阵列块SCB包括在第一方向D1上延伸的多条字线WL1至WL4以及在第二方向D2上延伸的多个位线对BTL1和BTLB1以及BTL2和BTLB2。子阵列块SCB包括设置在字线WL1至WL4与位线对BTL1和BTLB1以及BTL2和BTLB2的交叉点处的多个存储器单元MC。
再次参照图22，子字线驱动器区域SWB包括分别驱动字线WL1至WL4的多个子字线驱动器SWD 751、752、753和754。子字线驱动器751和752可被设置在相对于子阵列块SCB的左侧的子字线驱动器区域SWB(在这个示例中)中。另外，子字线驱动器753和754可被设置在相对于子阵列块SCB的右侧的子字线驱动器区域SWB(在这个示例中)中。
位线感测放大器区域BLSAB1和BLSAB2包括结合到位线对BTL1和BTLB1的位线感测放大器BLSA 760、结合到位线对BTL2和BTLB2的位线感测放大器770、局部感测放大器(LSA)电路780和局部感测放大器电路790。位线感测放大器760可感测并放大位线对BTL1与BTLB1之间的电压差以将放大后的电压差提供给局部I/O线对LIO1和LIOB1。局部感测放大器电路780可控制局部I/O线对LIO1和LIOB1与全局I/O线对GIO1和GIOB1之间的连接。局部感测放大器电路790可控制局部I/O线对LIO2和LIOB2与全局I/O线对GIO2和GIOB2之间的连接。
仍然参照图22，位线感测放大器760和位线感测放大器770可被交替地设置在子阵列块SCB的上部和下部。接合区域CONJ被设置为与位线感测放大器区域BLSAB和子字线驱动器区域SWB相邻。在图22中，接合区域CONJ也被设置在子阵列块SCB的每个角处。多个电压生成器(VG)710、720、730和740可被设置在接合区域CONJ中。
图23和图24示出可用在图1的存储器系统中的示例命令。图23示出表示激活命令ACT、写入命令WR和读取命令RD的芯片选择信号CS_n和第一命令地址信号至第十四命令地址信号CA0至CA13的组合，而图24示出表示预充电命令PREab、PREsb和PREpb的芯片选择信号CS_n和第一命令地址信号至第十四命令地址信号CA0至CA13的组合。
在图23和图24中，当半导体存储器装置200用包括多个存储器裸片的堆叠式存储器装置实现时，H指示逻辑高电平，L指示逻辑低电平，V指示与逻辑高电平和逻辑低电平中的一个对应的有效逻辑电平，R0至R17指示行地址的位，BA0至BA1指示存储体地址的位，BG0至BG2指示存储体组地址的位，并且CID0至CID3指示存储器裸片的裸片标识符。另外，在图23中，C2至C10指示列地址的位，BL指示突发长度标志。
参照图23，激活命令ACT、写入命令WR和读取命令RD可在两个周期期间(例如，在芯片选择信号CS_n的高电平和低电平期间)被传送。激活命令ACT可包括存储体地址的位BA0和BA1、以及行地址的位R0至R17。并且，在图24中，PREpb是用于对特定存储体组中的特定存储体进行预充电的预充电命令，PREab是用于对全部存储体组中的全部存储体进行预充电的全部存储体预充电命令，并且PREsb是用于对全部存储体组中的同一存储体进行预充电的同一存储体预充电命令。
图25是示出存储器单元阵列的一部分的示图，以描述锤击刷新地址的生成。图25示出存储器单元阵列中的三条字线WLt-1、WLt和WLt+1、三条位线BTLg-1、BTLg和BTLg+1、以及结合到字线WLt-1、WLt和WLt+1以及位线BTLg-1、BTLg和BTLg+1的存储器单元MC。三条字线WLt-1、WLt和WLt+1在第一方向D1上延伸并且沿第二方向D2顺序地布置。三条位线BTLg-1、BTLg和BTLg+1在第二方向D2上延伸并且沿第一方向D1顺序地布置。将理解，因为在字线WLt-1与WLt之间没有中间字线，所以字线WLt-1和WLt直接彼此物理相邻。例如，中间字线WLt可与已经被集中访问的锤击地址HADDR对应。将理解，“集中访问的字线”表示(例如，相对于阈值频率)具有相对较高的激活数和/或具有相对较高的激活频率的字线。每当锤击字线(例如，中间字线WLt)被访问，锤击字线WLt被使能和预充电，并且锤击字线WLt的电压电平被增大和减小。字线耦合可导致邻近的字线WLt-1和WLt+1的电压电平随着锤击字线WLt的电压电平变化而波动，并且因此结合到邻近的字线WLt-1和WLt+1的存储器单元MC的单元电荷可能被影响。随着锤击字线WLt更频繁地被访问，结合到邻近的字线WLt-1和WLt+1的存储器单元MC的单元电荷可更快速地被丢失。
图5中的锤击刷新地址生成器440可提供表示与锤击地址HADDR的行(例如，锤击字线WLt)物理邻近的行(例如，字线WLt-1和WLt+1)的地址HREF_ADDRa和HREF_ADDRb的锤击刷新地址HREF_ADDR，并且针对邻近的字线WLt-1和WLt+1的刷新操作可基于(例如，响应于)锤击刷新地址HREF_ADDR附加地被执行，以减少或可能防止存储在存储器单元MC中的数据的丢失。
图26是示出存储器单元阵列的一部分的示图，以描述锤击刷新地址的生成。图26示出存储器单元阵列中的五条字线WLt-2、WLt-1、WLt、WLt+1和WLt+2、三条位线BLg-1、BLg和BLg+1、以及结合到字线WLt-2、WLt-1、WLt、WLt+1和WLt+2以及位线BLg-1、BLg和BLg+1的存储器单元MC。五条字线WLt-2、WLt-1、WLt、WLt+1和WLt+2在第一方向D1上延伸并且沿第二方向D2顺序地布置。图5中的锤击刷新地址生成器440可提供表示与锤击地址HADDR的行(例如，中间字线WLt)物理邻近的行(例如，字线WLt-1、WLt+1、WLt-2和WLt+2)的地址HREF_ADDRa、HREF_ADDRb、HREF_ADDRc和HREF_ADDRd的锤击刷新地址HREF_ADDR，并且针对邻近的字线WLt-1、WLt+1、WLt-2和WLt+2的刷新操作可基于(例如，响应于)锤击刷新地址HREF_ADDR附加地被执行，以减少或可能防止存储在存储器单元MC中的数据的丢失。
图27A、图27B和图28是示出根据示例实施例的图5的刷新控制电路的示例操作的时序图。图27A和图27B示出关于在激活时间点t1至t15或在激活时间点t1至t10以脉冲形状被激活的第一刷新信号IREF1生成刷新时钟信号RCK、锤击刷新信号HREF、计数器刷新地址CREF_ADDR和锤击刷新地址HREF_ADDR。刷新信号IREF的激活时间点t1至t15或激活时间点t1至t10之间的间隔可以是规则的或不规则的。
参照图5和图27A，刷新时钟生成器420可与第一刷新信号IREF1的激活时间点t1至t15之中的一些时间点t1至t4、t6至t10、以及t12至t14同步地激活刷新时钟信号RCK，并且刷新控制逻辑410可与其他时间点t5和t11同步地激活锤击刷新信号HREF。
刷新计数器430可与刷新时钟信号RCK的激活时间点t1至t4、t6至t10、以及t12至t14同步地生成表示顺序地改变的地址X+1至X+12的计数器刷新地址CREF_ADDR。锤击刷新地址生成器440可与锤击刷新信号HREF的激活时间点t5和t11同步地生成表示与锤击地址的行物理邻近的行的地址Ha1和Ha2的锤击刷新地址HREF_ADDR。
参照图5和图27B，刷新时钟生成器420可与第一刷新信号IREF1的激活时间点t1至t10之中的一些时间点t1至t4、以及t7至t9同步地激活刷新时钟信号RCK，并且刷新控制逻辑410可与其他时间点t5和t6同步地激活锤击刷新信号HREF。
刷新计数器430可与刷新时钟信号RCK的激活时间点t1至t4、以及t7至t9同步地生成表示顺序地改变的地址X+1至X+7的计数器刷新地址CREF_ADDR。锤击刷新地址生成器440可与锤击刷新信号HREF的激活时间点t5和t6同步地生成表示与锤击地址的行物理邻近的行的地址Ha1和Ha2的锤击刷新地址HREF_ADDR。
参照图5和图28，锤击刷新地址生成器440可与锤击刷新信号HREF的激活时间点t5、t6、t7、t8同步地生成表示与锤击地址的行物理邻近的行的地址Ha1、Ha2、Ha3和Ha4的锤击刷新地址HREF_ADDR。在一个示例中，刷新控制电路400可在基于刷新命令的第一刷新时间(例如，激活时间点)的至少一部分以及在基于刷新管理命令的第二刷新时间对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。
图29是示出根据示例实施例的操作半导体存储器装置的方法的流程图。参照图3至图29，在操作半导体存储器装置的方法中，行锤击管理电路500将从在参考时间间隔期间接收的第一访问行地址选择的第一行地址存储在锤击地址队列600中(操作S110)，半导体存储器装置包括存储器单元阵列310，存储器单元阵列310包括多个存储器单元行并且每个存储器单元行包括多个易失性存储器单元。
行锤击管理电路500将基于接收到刷新管理命令而选择的第二行地址存储在锤击地址队列600中(操作S130)。然后，锤击地址队列600输出包括第一行地址和第二行地址的候选锤击地址中的一个作为锤击地址HADDR(操作S150)。刷新控制电路400接收锤击地址HADDR，并且对物理邻近于与锤击地址HADDR对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。
因此，根据示例实施例的半导体存储器装置和存储器系统基于随机拾取执行锤击刷新操作，并且在接收到刷新管理命令之后或在接收到刷新管理命令之前强制捕获从存储器控制器接收的行地址，以将捕获的行地址存储在锤击地址队列中。因此，根据示例实施例的半导体存储器装置和存储器系统可防止锤击地址队列为空，并且因此可增强防御行锤击攻击的强度。
图30是示出根据示例实施例的多裸片(即，多芯片)半导体存储器装置的框图。参照图30，半导体存储器装置900可包括在堆叠式芯片结构中提供软错误分析和纠正功能的至少一个缓冲器裸片910和多个存储器裸片920-1(第一裸片)至920-p(第p裸片)(p是等于或大于3的自然数)。多个存储器裸片920-1至920-p被堆叠在至少一个缓冲器裸片910上，并且通过多个硅通孔(TSV)线传送数据。
多个存储器裸片920-1至920-p中的每个可包括用于存储数据的单元核921、基于待发送到至少一个缓冲器裸片910的传输数据生成传输奇偶校验位(即，传输奇偶校验数据)的单元核ECC引擎923、刷新控制电路(RCC)925、以及行锤击管理电路(RHMC)927。单元核921可包括具有DRAM单元结构的多个存储器单元。
刷新控制电路925可采用图5的刷新控制电路400，并且行锤击管理电路927可采用行锤击管理电路500a、500b、500c、500d、500e、500f和500g中的一个。行锤击管理电路927可包括锤击地址队列。行锤击管理电路927可在参考时间间隔期间从存储器控制器接收第一访问行地址，可将从第一访问行地址随机选择的第一行地址作为第一候选锤击地址存储在锤击地址队列中，可响应于从存储器控制器接收到刷新管理命令而将从存储器控制器30接收的第二行地址作为第二候选锤击地址存储在锤击地址队列中，并且可顺序地输出包括第一候选锤击地址和第二候选锤击地址的候选锤击地址作为锤击地址。可选地，行锤击管理电路927可在参考时间间隔期间从存储器控制器接收第一访问行地址，可将从第一访问行地址随机选择的第一行地址和在选择第一行地址之后从存储器控制器连续接收的第二行地址作为候选锤击地址存储在锤击地址队列中，并且可顺序地输出候选锤击地址作为锤击地址。
刷新控制电路925可从行锤击管理电路927接收锤击地址，并且可对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。
缓冲器裸片910可包括过孔ECC引擎(via ECC engine)912，过孔ECC引擎(via ECCengine)912在从通过TSV线接收的传输数据检测到传输错误时使用传输奇偶校验位来纠正传输错误，并且生成纠错后的数据。缓冲器裸片910还可包括数据I/O缓冲器914。数据I/O缓冲器914可通过对来自过孔ECC引擎912的数据DTA进行采样来生成数据DQ，并且可将数据DQ输出到外部。
半导体存储器装置900可以是通过TSV线传送数据和控制信号的堆叠芯片型存储器装置或堆叠式存储器装置。TSV线也可被称为“贯穿电极”。
单元核ECC引擎923可在从存储器裸片920-p输出的传输数据被发送之前对传输数据执行纠错。
形成在一个存储器裸片920-p处的数据TSV线组932可包括TSV线L1、L2、…、Lp(p可以是大于2的正整数)，并且奇偶校验TSV线组934可包括TSV线L10至L1q(q可以是正整数)。数据TSV线组932的TSV线L1、L2、…、Lp和奇偶校验TSV线组934的奇偶校验TSV线L10至L1q可连接到相应地形成在存储器裸片920-1至920-p之间的微凸块MCB。
半导体存储器装置900可具有三维(3D)芯片结构或2.5D芯片结构，以通过数据总线B10与主机通信。缓冲器裸片910可通过数据总线B10与存储器控制器连接。根据示例实施例并且如图30中所示，单元核ECC引擎923可被包括在存储器裸片中，并且过孔ECC引擎912可被包括在缓冲器裸片中。因此，检测并纠正软数据故障可以是可行的。软数据故障可包括在通过TSV线发送数据时由于噪声而生成的传输错误。
图31是示出根据示例实施例的包括堆叠式存储器装置的半导体封装件的配置图。参照图31，半导体封装件1000可包括一个或多个堆叠式存储器装置1010和图形处理器(GPU)1020。
堆叠式存储器装置1010和GPU 1020可被安装在插入件1030上，并且在其上安装有堆叠式存储器装置1010和GPU 1020的插入件可被安装在封装基底1040上，封装基底1040被安装在焊球1050上。GPU 1020可与可执行存储器控制功能的半导体装置对应，并且例如，GPU 1020可被实现为应用处理器(AP)。GPU 1020可包括具有调度器的存储器控制器。
堆叠式存储器装置1010可以以各种形式被实现，并且堆叠式存储器装置1010可以是堆叠有多个层的高带宽存储器(HBM)形式的存储器装置。因此，堆叠式存储器装置1010可包括缓冲器裸片和多个存储器裸片，并且多个存储器裸片中的每个可包括刷新控制电路和行锤击管理电路。
多个堆叠式存储器装置1010可被安装在插入件1030上，并且GPU 1020可与多个堆叠式存储器装置1010通信。例如，每个堆叠式存储器装置1010和GPU 1020可包括物理区域，并且通信可通过物理区域在堆叠式存储器装置1010与GPU 1020之间被执行。同时，当堆叠式存储器装置1010包括直接访问区域时，测试信号可通过安装在封装基底1040下方的导电装置(例如，焊球1050)和直接访问区域被提供给堆叠式存储器装置1010。
本公开的方面可被应用于使用采用易失性存储器单元的半导体存储器装置的系统。例如，本发明构思的方面可被应用于使用半导体存储器装置作为工作存储器的系统(诸如，智能电话、导航系统、笔记本计算机、台式计算机和游戏控制台)。
前述内容是示例实施例的说明，而不应被解释为对其进行限制。尽管已经描述了一些实施例，但是本领域技术人员将容易理解，在实质上不脱离本公开的新颖教导和优点的情况下，在示例实施例中进行许多修改是可行的。因此，全部这样的修改旨在包括在如权利要求中限定的本公开的范围内。

Claims (20)

1.一种半导体存储器装置，包括：
存储器单元阵列，在存储器单元阵列中具有多个存储器单元行；以及
行锤击管理电路，在行锤击管理电路中包括锤击地址队列，行锤击管理电路被配置为：
在参考时间间隔期间从外部的存储器控制器接收第一访问行地址，
将从第一访问行地址随机选择的第一行地址作为第一候选锤击地址存储在锤击地址队列中，
响应于从存储器控制器接收到刷新管理命令，将从存储器控制器接收的第二行地址作为第二候选锤击地址存储在锤击地址队列中，并且
顺序地输出包括第一候选锤击地址和第二候选锤击地址的候选锤击地址作为锤击地址；以及
刷新控制电路，被配置为：接收锤击地址，并且在基于刷新命令的第一刷新时间的至少一部分以及在基于刷新管理命令的第二刷新时间对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。
2.根据权利要求1所述的半导体存储器装置，其中，参考时间间隔对应于所述半导体存储器装置的刷新时段之间的刷新间隔；并且其中，刷新控制电路被配置为在刷新时段中的一个期间对所述多个存储器单元行中的一个执行刷新操作。
3.根据权利要求1所述的半导体存储器装置，
其中，行锤击管理电路被配置为：
响应于随机二进制码中的第一集合与参考二进制码中的第二集合匹配而选择第一访问行地址中的一个作为第一行地址；并且
选择在接收到刷新管理命令之后从存储器控制器接收的行地址作为第二行地址。
4.根据权利要求3所述的半导体存储器装置，
其中，行锤击管理电路还包括：
随机位生成器，被配置为响应于时钟信号而生成随机二进制码；
第一拾取信号生成器，被配置为基于将随机二进制码中的所述第一集合与参考二进制码中的所述第二集合进行比较，来生成第一拾取信号；
第二拾取信号生成器，被配置为基于刷新管理信号生成第二拾取信号，刷新管理信号基于刷新管理命令被生成；
合并信号生成器，被配置为通过对第一拾取信号和第二拾取信号执行逻辑或运算来生成第三拾取信号；
地址选择器，被配置为：基于第三拾取信号选择第一访问行地址中的一个和第二行地址，并且将选择的行地址作为候选锤击地址存储在锤击地址队列中；以及
控制逻辑，被配置为基于指示第一刷新时间的第一刷新信号将出栈信号施加到锤击地址队列；并且
其中，锤击地址队列被配置为响应于出栈信号而输出锤击地址。
5.根据权利要求4所述的半导体存储器装置，
其中，第一拾取信号生成器被配置为：响应于随机二进制码中的所述第一集合与参考二进制码中的所述第二集合匹配而输出具有第一逻辑电平的第一拾取信号；
其中，第二拾取信号生成器被配置为：响应于刷新管理信号被激活而输出具有第一逻辑电平的第二拾取信号；并且
其中，地址选择器被配置为：响应于第三拾取信号具有第一逻辑电平而将选择的行地址作为候选锤击地址存储在锤击地址队列中。
6.根据权利要求3所述的半导体存储器装置，
其中，行锤击管理电路还包括：
随机位生成器，被配置为响应于时钟信号而生成随机二进制码；
第一拾取信号生成器，被配置为基于将随机二进制码中的所述第一集合与参考二进制码中的所述第二集合进行比较，来生成第一拾取信号；
第二拾取信号生成器，被配置为基于刷新管理信号生成第二拾取信号，刷新管理信号基于刷新管理命令被生成；
合并信号生成器，被配置为通过对第一拾取信号和第二拾取信号执行逻辑或运算来生成第三拾取信号；以及
控制逻辑，被配置为基于指示第一刷新时间的第一刷新信号将出栈信号施加到锤击地址队列；并且
其中，锤击地址队列被配置为响应于第三拾取信号而将第一访问行地址中的一个和第二行地址作为候选锤击地址存储在锤击地址队列中，并且还被配置为响应于出栈信号而输出锤击地址。
7.根据权利要求1所述的半导体存储器装置，
其中，行锤击管理电路被配置为：
响应于随机二进制码中的第一集合与参考二进制码中的第二集合匹配而选择第一访问行地址中的一个作为第一行地址；并且
在接收到刷新管理命令之前选择从存储器控制器接收的至少一个行地址。
8.根据权利要求7所述的半导体存储器装置，
其中，行锤击管理电路还包括：
随机位生成器，被配置为响应于时钟信号而生成随机二进制码；
第一拾取信号生成器，被配置为基于将随机二进制码中的所述第一集合与参考二进制码中的所述第二集合进行比较，来生成第一拾取信号；
第二拾取信号生成器，被配置为基于刷新管理信号生成第二拾取信号，刷新管理信号基于刷新管理命令被生成；
合并信号生成器，被配置为通过对第一拾取信号和第二拾取信号执行逻辑或运算来生成第三拾取信号；
锁存器，被配置为存储第一访问行地址中的一个和第二行地址，并且还被配置为将存储的行地址提供给锤击地址队列；以及
控制逻辑，被配置为基于指示第一刷新时间的第一刷新信号将出栈信号施加到锤击地址队列；并且
其中，锤击地址队列被配置为：基于第三拾取信号选择性地存储从锁存器提供的行地址作为候选锤击地址，并且响应于出栈信号而输出锤击地址。
9.根据权利要求8所述的半导体存储器装置，
其中，第一拾取信号生成器被配置为：响应于随机二进制码中的所述第一集合与参考二进制码中的所述第二集合匹配而输出具有第一逻辑电平的第一拾取信号；
其中，第二拾取信号生成器被配置为：响应于刷新管理信号被激活而输出具有第一逻辑电平的第二拾取信号；并且
其中，锤击地址队列被配置为：响应于第三拾取信号具有第一逻辑电平而将从锁存器提供的行地址存储为候选锤击地址。
10.根据权利要求1所述的半导体存储器装置，
其中，行锤击管理电路被配置为：
响应于随机二进制码中的第一集合与参考二进制码中的第二集合匹配而选择第一访问行地址中的一个作为第一行地址；并且
基于刷新管理命令的状态来调整随机二进制码中的所述第一集合中的位的数量。
11.根据权利要求10所述的半导体存储器装置，
其中，行锤击管理电路还包括：
随机位生成器，被配置为响应于时钟信号而生成随机二进制码；
拾取信号生成器，被配置为基于将随机二进制码中的所述第一集合与参考二进制码中的所述第二集合进行比较，来生成第一拾取信号；
刷新管理命令状态估计器，被配置为基于刷新管理信号将用于调整所述第一集合中的位的数量的拾取比率控制信号提供给拾取信号生成器，刷新管理信号基于刷新管理命令被生成；
地址选择器，被配置为：基于第一拾取信号选择第一访问行地址中的一个和第二行地址，并且将选择的行地址作为候选锤击地址存储在锤击地址队列中；以及
控制逻辑，被配置为基于指示第一刷新时间的第一刷新信号将出栈信号施加到锤击地址队列；并且
其中，锤击地址队列被配置为响应于出栈信号而输出锤击地址。
12.根据权利要求11所述的半导体存储器装置，其中，刷新命令状态估计器被配置为生成拾取比率控制信号，使得：响应于刷新管理信号被激活，所述第一集合中的位的数量减少，并且响应于刷新管理信号被去激活，所述第一集合中的位的数量增加。
13.根据权利要求10所述的半导体存储器装置，
其中，行锤击管理电路还包括：
随机位生成器，被配置为响应于时钟信号而生成随机二进制码；
拾取信号生成器，被配置为基于将随机二进制码中的所述第一集合与参考二进制码中的所述第二集合进行比较，来生成第一拾取信号；
刷新管理命令状态估计器，被配置为基于刷新管理信号将用于调整所述第一集合中的位的数量的拾取比率控制信号提供给拾取信号生成器，刷新管理信号基于刷新管理命令被生成；
控制逻辑，被配置为基于指示第一刷新时间的第一刷新信号将出栈信号施加到锤击地址队列；并且
其中，锤击地址队列被配置为：响应于第一拾取信号而将第一访问行地址中的一个和第二行地址作为候选锤击地址存储在锤击地址队列中，并且响应于出栈信号而输出锤击地址。
14.根据权利要求1至13中的任一项所述的半导体存储器装置，其中，锤击地址队列包括先进先出寄存器。
15.根据权利要求1至13中的任一项所述的半导体存储器装置，其中，锤击地址队列包括后进先出堆栈。
16.根据权利要求1至13中的任一项所述的半导体存储器装置，
其中，刷新控制电路包括：
刷新控制逻辑，被配置为响应于来自行锤击管理电路的锤击地址生成信号而生成锤击刷新信号；
刷新时钟生成器，被配置为响应于刷新信号而生成刷新时钟信号；
刷新计数器，被配置为生成与对所述多个存储器单元行的正常刷新操作相关联的计数刷新地址；
锤击地址存储设备，被配置为存储锤击地址，并且被配置为响应于锤击刷新信号而输出锤击地址；以及
映射器，被配置为基于从锤击地址存储设备输出的锤击地址，生成指定所述一个或多个牺牲存储器单元行的地址的锤击刷新地址。
17.一种半导体存储器装置，包括：
存储器单元阵列，在存储器单元阵列中包括多个存储器单元行；以及
行锤击管理电路，在行锤击管理电路中包括锤击地址队列，行锤击管理电路被配置为：
在参考时间间隔期间从外部的存储器控制器接收第一访问行地址，
将从第一访问行地址随机选择的第一行地址和在选择第一行地址之后从存储器控制器连续接收的第二行地址作为候选锤击地址存储在锤击地址队列中，并且
顺序地输出候选锤击地址作为锤击地址；以及
刷新控制电路，被配置为：接收锤击地址，并且在基于刷新命令的第一刷新时间的至少一部分以及在基于在参考时间间隔之后从存储器控制器接收的刷新管理命令的第二刷新时间对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。
18.根据权利要求17所述的半导体存储器装置，其中，行锤击管理电路被配置为响应于随机二进制码中的第一集合与参考二进制码中的第二集合匹配而重置预先存储在锤击地址队列中的先前候选锤击地址；并且其中，第一行地址和第二行地址的数量对应于锤击地址队列的大小。
19.根据权利要求18所述的半导体存储器装置，
其中，行锤击管理电路还包括：
随机位生成器，被配置为响应于时钟信号而生成随机二进制码；
拾取信号生成器，被配置为基于将随机二进制码中的所述第一集合与参考二进制码中的所述第二集合进行比较，来生成第一拾取信号；
入栈计数器，被配置为：响应于第一拾取信号的上升沿而执行计数操作以生成计数值，响应于接收到第一行地址和第二行地址中的任意一个而增加所述计数值，并且基于所述计数值生成第二拾取信号；
地址选择器，被配置为基于第二拾取信号选择第一行地址和第二行地址；以及
控制逻辑，被配置为基于指示第一刷新时间的第一刷新信号将出栈信号施加到锤击地址队列；并且
其中，锤击地址队列被配置为响应于第一拾取信号具有第一逻辑电平而重置预先存储在锤击地址队列中的先前候选锤击地址，并且还被配置为响应于出栈信号而输出锤击地址。
20.一种存储器系统，包括：
存储器控制器；以及
半导体存储器装置，包括：
存储器单元阵列，包括多个存储器单元行，每个存储器单元行包括多个存储器单元，
行锤击管理电路，包括锤击地址队列，行锤击管理电路被配置为：
在参考时间间隔期间从外部的存储器控制器接收第一访问行地址，
将从第一访问行地址随机选择的第一行地址作为第一候选锤击地址存储在锤击地址队列中，
响应于从存储器控制器接收到刷新管理命令，将从存储器控制器接收的第二行地址作为第二候选锤击地址存储在锤击地址队列中，并且
顺序地输出包括第一候选锤击地址和第二候选锤击地址的候选锤击地址作为锤击地址，以及
刷新控制电路，被配置为接收锤击地址，并且对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作；其中，存储器控制器被配置为非周期性地将刷新管理命令施加到半导体存储器装置。
CN202311156643.0A 2022-10-25 2023-09-06 半导体存储器装置和包括其的存储器系统 Pending CN117935875A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0137939 2022-10-25
KR1020220137939A KR20240057588A (ko) 2022-10-25 2022-10-25 반도체 메모리 장치 및 이를 포함하는 메모리 시스템

Publications (1)

Publication Number Publication Date
CN117935875A true CN117935875A (zh) 2024-04-26

Family

ID=90760048

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311156643.0A Pending CN117935875A (zh) 2022-10-25 2023-09-06 半导体存储器装置和包括其的存储器系统

Country Status (3)

Country Link
US (1) US20240233798A9 (zh)
KR (1) KR20240057588A (zh)
CN (1) CN117935875A (zh)

Also Published As

Publication number Publication date
US20240135980A1 (en) 2024-04-25
KR20240057588A (ko) 2024-05-03
US20240233798A9 (en) 2024-07-11

Similar Documents

Publication Publication Date Title
US11557332B2 (en) Semiconductor memory devices, memory systems and methods of operating semiconductor memory devices
US11681579B2 (en) Semiconductor memory devices and memory systems including the same
US11487615B2 (en) Semiconductor memory devices and methods of operating semiconductor memory devices
US20230141789A1 (en) Semiconductor memory device and method of operating the same
CN114694698A (zh) 半导体存储器件和操作半导体存储器件的方法
US11955159B2 (en) Semiconductor memory device and memory system including the same
US20230420033A1 (en) Semiconductor memory device and memory system including the same
US20230185460A1 (en) Semiconductor memory device and methods of operation
US11901025B2 (en) Semiconductor memory device and method of operating semiconductor memory device
US20240038292A1 (en) Semiconductor memory device and memory system including the same
CN115579045A (zh) 半导体存储装置及其操作方法以及包括其的存储系统
US12080334B2 (en) Semiconductor memory device and memory system including the same
US20240233798A9 (en) Integrated circuit memory devices having efficient row hammer management and memory systems including the same
US20240028221A1 (en) Semiconductor memory device and memory system including the same
US12118221B2 (en) Semiconductor memory devices and memory systems including the same
EP4312218A1 (en) Semiconductor memory device and memory system including the same
CN117457047A (zh) 半导体存储器装置和包括半导体存储器装置的存储器系统
CN117275540A (zh) 半导体存储器装置和包括半导体存储器装置的存储器系统
CN117457044A (zh) 半导体存储器装置和包括半导体存储器装置的存储器系统
KR20230175081A (ko) 반도체 메모리 장치 및 메모리 시스템

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication