CN117275540A

CN117275540A - 半导体存储器装置和包括半导体存储器装置的存储器系统

Info

Publication number: CN117275540A
Application number: CN202310698826.9A
Authority: CN
Inventors: 金宗哲; 金基兴; 吴台荣; 李京虎
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2022-06-22
Filing date: 2023-06-13
Publication date: 2023-12-22

Abstract

提供半导体存储器装置和包括半导体存储器装置的存储器系统。所述半导体存储器装置包括存储器单元阵列、行锤击管理电路和刷新控制电路。行锤击管理电路在所述半导体存储器装置的上电序列期间自动地将随机计数数据存储在多个存储器单元行中的每个的计数单元中，并且响应于来自外部存储器控制器的激活命令通过对与所述多个存储器单元行中的每个相关联的访问的次数进行计数来确定计数值，并且将计数值作为计数数据存储在所述多个存储器单元行中的每个的计数单元中。刷新控制电路接收锤击地址，并且对所述多个存储器单元行中的物理邻近于与锤击地址对应的存储器单元行的一个或多个存储器单元行执行锤击刷新操作。

Description

半导体存储器装置和包括半导体存储器装置的存储器系统

本申请要求于2022年6月22日在韩国知识产权局提交的第10-2022-0076143号韩国专利申请和于2022年10月5日在韩国知识产权局提交的第10-2022-0126850号韩国专利申请的优先权的权益，所述韩国专利申请的公开通过引用全部包含于此。

技术领域

本公开涉及存储器，并且更具体地，涉及用于防御行锤击攻击(row hammerattack)的半导体存储器装置和包括半导体存储器装置的存储器系统。

背景技术

半导体存储器装置可被分类为易失性存储器装置或非易失性存储器装置。易失性存储器装置表示当电源被关闭时丢失存储在其中的数据的存储器装置。作为易失性存储器装置的一个示例，动态随机存取存储器(DRAM)可用在各种装置(诸如，移动系统、服务器或图形装置)中。

在易失性存储器装置(诸如，动态随机存取存储器(DRAM)装置)中，存储在存储器单元中的单元电荷可能由于泄漏电流而被丢失。此外，当字线在激活状态与预充电状态之间频繁地被转变时(即，当字线已经被集中地或频繁地访问时)，连接到与被频繁地访问的字线邻近的字线的受影响的存储器单元可丢失存储的电荷。存储在存储器单元中的电荷可在数据由于单元电荷的泄漏而被丢失之前通过再充电来被维持。这样的单元电荷的再充电被称为刷新操作，并且刷新操作可在单元电荷显著被丢失之前重复地被执行。

发明内容

示例实施例可提供能够在管理多个存储器单元行中的全部的行锤击的同时防御行锤击攻击的半导体存储器装置。

示例实施例可提供包括能够在管理多个存储器单元行中的全部的行锤击的同时防御行锤击攻击的半导体存储器装置的存储器系统。

根据示例实施例，一种半导体存储器装置包括：存储器单元阵列、行锤击管理电路和刷新控制电路。存储器单元阵列包括由行地址指定的多个存储器单元行，所述多个存储器单元行各自包括多个存储器单元。行锤击管理电路包括锤击地址队列，并且在所述半导体存储器装置的上电序列期间将随机计数数据自动存储在所述多个存储器单元行中的每个的计数单元中，并且响应于来自外部存储器控制器的激活命令通过对与所述多个存储器单元行中的每个相关联的访问的次数进行计数来确定计数值，并且将计数值作为计数数据存储在所述多个存储器单元行中的每个的计数单元中。锤击地址队列基于计数值与参考次数的比较来存储所述行地址中的一个或多个行地址达第一数量，并且输出存储在锤击地址队列中的候选锤击地址中的一个作为锤击地址，所述行地址中的所述一个或多个行地址是候选锤击地址。刷新控制电路接收锤击地址，并且对所述多个存储器单元行中的物理邻近于与锤击地址对应的存储器单元行的一个或多个存储器单元行执行锤击刷新操作。

根据示例实施例，一种存储器系统包括半导体存储器装置和控制半导体存储器装置的存储器控制器。半导体存储器装置包括存储器单元阵列、行锤击管理电路和刷新控制电路。存储器单元阵列包括由行地址指定的多个存储器单元行，所述多个存储器单元行各自包括多个存储器单元。行锤击管理电路包括锤击地址队列，并且在半导体存储器装置的上电序列期间独立于来自存储器控制器的命令自动地将随机计数数据存储在所述多个存储器单元行中的每个的计数单元中，并且响应于来自存储器控制器的激活命令通过对与所述多个存储器单元行中的每个相关联的访问的次数进行计数来确定计数值，并且将计数值作为计数数据存储在所述多个存储器单元行中的每个的计数单元中。锤击地址队列基于计数值与参考次数的比较而存储所述行地址中的一个或多个行地址达第一数量，并且输出存储在锤击地址队列中的候选锤击地址中的一个作为锤击地址，所述行地址中的所述一个或多个行地址是候选锤击地址。刷新控制电路接收锤击地址，并且对所述多个存储器单元行中的物理邻近于与锤击地址对应的存储器单元行的一个或多个存储器单元行执行锤击刷新操作。行锤击管理电路还包括自动初始化控制器，自动初始化控制器在上电序列期间基于功率稳定信号和反熔丝标志信号生成随机计数数据和指定所述多个存储器单元行中的每个的所述行地址。

根据示例实施例，一种半导体存储器装置包括存储器单元阵列、行锤击管理电路、刷新控制电路和控制逻辑电路。存储器单元阵列包括由行地址指定的多个存储器单元行，所述多个存储器单元行各自包括多个存储器单元。行锤击管理电路包括锤击地址队列，并且在所述半导体存储器装置的上电序列期间自动地将随机计数数据存储在所述多个存储器单元行中的每个的计数单元中，并且响应于来自外部存储器控制器的激活命令通过对与所述多个存储器单元行中的每个相关联的访问的次数进行计数来确定计数值，并且将计数值作为计数数据存储在所述多个存储器单元行中的每个的计数单元中。锤击地址队列基于计数值与参考次数的比较而存储所述行地址中的一个或多个行地址达第一数量，并且输出存储在锤击地址队列中的候选锤击地址中的一个作为锤击地址，所述行地址中的所述一个或多个行地址是候选锤击地址。刷新控制电路接收锤击地址，并且对所述多个存储器单元行中的物理邻近于与锤击地址对应的存储器单元行的一个或多个存储器单元行执行锤击刷新操作。控制逻辑电路控制行锤击管理电路和刷新控制电路，并且在随机计数数据被存储在所述多个存储器单元行中的每个的计数单元中之后，对所述多个存储器单元行执行自刷新操作。

因此，在根据示例实施例的半导体存储器装置中，在上电序列期间，行锤击管理电路可在没有从存储器控制器接收命令的情况下，自动地生成随机计数数据并将随机计数数据存储在多个存储器单元行中的每个的计数单元中，并且因此，尽管黑客对存储器单元行的重复访问被生成，行锤击管理电路也可防止溢出发生在锤击地址队列中。

附图说明

以下将参照附图更详细地描述本公开的示例实施例。

图1是示出根据示例实施例的存储器系统的框图。

图2是示出根据示例实施例的图1中的存储器控制器的框图。

图3是示出根据示例实施例的图1中的半导体存储器装置的示例的框图。

图4示出图3的半导体存储器装置中的第一存储体阵列的示例。

图5是示出根据示例实施例的图3中的刷新控制电路的示例的框图。

图6是示出根据示例实施例的图5中示出的刷新时钟生成器的示例的电路图。

图7是示出根据示例实施例的图5中的刷新时钟生成器的另一示例的电路图。

图8是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。

图9示出根据示例实施例的图8的行锤击管理电路中的自动初始化控制器的示例。

图10A是示出根据示例实施例的图9的自动初始化控制器中的随机种子生成器的示例的框图。

图10B是示出根据示例实施例的图9的自动初始化控制器中的随机种子生成器的示例的框图。

图11是示出根据示例实施例的图10A或图10B的随机种子生成器的操作的时序图。

图12A是示出根据示例实施例的图9的自动初始化控制器的操作的时序图。

图12B是示出根据示例实施例的图9的自动初始化控制器的操作的时序图。

图12C示出当图9的自动初始化控制器中的行地址生成器生成简化的行地址时的存储体阵列。

图13示出根据示例实施例的图8的行锤击管理电路中的锤击地址队列的示例。

图14是示出根据示例实施例的图13的锤击地址队列的示例操作的时序图。

图15是示出根据示例实施例的图13的锤击地址队列的示例操作的时序图。

图16示出根据一些示例实施例的图3的半导体存储器装置中的第一存储体阵列和第一感测放大器。

图17示出根据示例实施例的图16中的第一存储体阵列的一部分。

图18示出图3的半导体存储器装置的一部分，以解释写入操作。

图19示出图3的半导体存储器装置的一部分，以解释读取操作。

图20是示出根据示例实施例的图18或图19的半导体存储器装置中的ECC引擎的示例的框图。

图21是示出根据示例实施例的图3中的第一存储体阵列的示例的框图。

图22至图24示出可在图1的存储器系统中使用的示例命令。

图25和图26分别示出当存储器系统使用激活计数更新命令时的存储器系统的命令协议的示例。

图27示出当存储器系统基于预充电命令更新计数数据时的存储器系统的命令协议的示例。

图28示出当存储器系统基于包括自动预充电的读取命令或包括自动预充电的写入命令更新计数数据时的存储器系统的命令协议的示例。

图29是示出存储器单元阵列的一部分的示图，以描述锤击刷新地址的生成。

图30是示出存储器单元阵列的一部分的示图，以描述响应于第二类型的锤击地址的锤击刷新地址的生成。

图31A、图31B和图32是示出根据示例实施例的图5的刷新控制电路的示例操作的时序图。

图33示出当存储器系统使用随机初始化命令时的存储器系统的命令协议的示例。

图34是示出根据示例实施例的上电序列的示例的时序图。

图35是示出根据示例实施例的半导体存储器装置的框图。

图36是示出根据示例实施例的包括堆叠式存储器装置的半导体封装件的配置图。

图37是示出根据示例实施例的具有四存储列存储器模块的存储器系统的框图。

具体实施方式

在下文中将参照示出示例实施例的附图更全面地描述本公开的各种示例实施例。

图1是示出根据示例实施例的存储器系统的框图。

参照图1，存储器系统20可包括存储器控制器30和半导体存储器装置200。

存储器控制器30可控制存储器系统20的整体操作。存储器控制器30可控制外部主机与半导体存储器装置200之间的整体数据交换。例如，存储器控制器30可响应于来自主机的请求，将数据写入半导体存储器装置200中或从半导体存储器装置200读取数据。

此外，存储器控制器30可向半导体存储器装置200发出操作命令以控制半导体存储器装置200。在一些示例实施例中，半导体存储器装置200是包括动态存储器单元的存储器装置(诸如，动态随机存取存储器(DRAM)、双倍数据速率5(DDR5)同步DRAM(SDRAM)或DDR6SDRAM等)。

存储器控制器30可将时钟信号CK(时钟信号CK可被称为命令时钟信号)、命令CMD和地址(信号)ADDR发送到半导体存储器装置200。在此，为了便于描述，一个时钟信号CK、一个命令CMD和一个地址ADDR的术语与多个时钟信号CK、多个命令CMD和多个地址ADDR的术语可以可互换地被使用。当存储器控制器30将数据信号DQ写入半导体存储器装置200中时，存储器控制器30可将数据选通信号DQS发送到半导体存储器装置200。当存储器控制器30从半导体存储器装置200读取数据信号DQ时，半导体存储器装置200可将数据选通信号DQS发送到存储器控制器30。地址ADDR可伴随有命令CMD，并且地址ADDR可被称为访问地址。

存储器控制器30可包括中央处理器(CPU)35和刷新管理(RFM)控制逻辑100，中央处理器(CPU)35控制存储器控制器30的整体操作，刷新管理(RFM)控制逻辑100生成与半导体存储器装置200的多个存储器单元行的行锤击(row hammer)相关联的刷新管理命令。

半导体存储器装置200可包括控制逻辑电路210、行锤击(RH)管理电路500和存储数据信号DQ的存储器单元阵列310。

控制逻辑电路210可控制半导体存储器装置200的操作。存储器单元阵列310可包括多个存储器单元行，并且每个存储器单元行可包括多个(易失性)存储器单元。例如，多个存储器单元行可由行地址指定。

行锤击管理电路500可在半导体存储器装置200的上电序列期间独立于来自存储器控制器30的命令，自动地将随机计数数据存储在多个存储器单元行中的每个的计数单元中。

在上电序列和存储器控制器30与半导体存储器装置200之间的训练完成之后，响应于来自存储器控制器30的激活命令，行锤击管理电路500可对与多个存储器单元行中的每个相关联的访问的次数进行计数，以将计数值作为计数数据存储在多个存储器单元行中的每个的计数单元中。例如，响应于来自存储器控制器30的激活命令，行锤击管理电路500可通过对与多个存储器单元行中的每个相关联的访问的次数进行计数来确定计数值，并且可将计数值作为计数数据存储在多个存储器单元行中的每个的计数单元中。行锤击管理电路500可基于计数值与参考次数的比较而基于先进先出(FIFO)存储多个存储器单元行之中的被集中访问的一个或多个候选锤击地址达第一数量，可响应于存储在其中的候选锤击地址的数量达到第一数量而转变提供给存储器控制器30的警报信号ALRT的逻辑电平，并且可响应于存储在其中的候选锤击地址的数量达到第一数量而输出存储在其中的候选锤击地址中的一个作为锤击地址。例如，行锤击管理电路500可基于计数值与参考次数的比较而存储一个或多个行地址达第一数量，并且一个或多个行地址可以是候选锤击地址。例如，行地址可指定或对应于多个存储器单元行中的每个。在此，术语“被集中访问”可表示特定存储器单元行被访问等于或大于第一参考次数。例如，行地址中的被访问等于或大于第一参考次数的行地址可以是候选锤击地址。

响应于后续命令(诸如，激活计数更新命令或在激活命令之后施加的预充电命令)，行锤击管理电路500可执行内部读取-更新-写入操作，以从多个存储器单元行之中的目标存储器单元行(例如，目标存储器单元行的计数单元)读取计数数据，更新读取的计数数据，并且将更新后的计数数据写入目标存储器单元行(例如，目标存储器单元行的计数单元)中。例如，响应于后续命令(诸如，激活计数更新命令或在激活命令之后施加的预充电命令)，行锤击管理电路500可执行内部读取-更新-写入操作，内部读取-更新-写入操作包括：从多个存储器单元行之中的目标存储器单元行读取计数数据，更新读取的计数数据，以及将更新后的计数数据写入目标存储器单元行中。

行锤击管理电路500可响应于后续命令而更新存储在目标存储器单元行的计数单元中的计数值。激活计数更新命令可以是在对目标存储器单元行的读取命令或写入命令之后且在对目标存储器单元行进行预充电之前施加到半导体存储器装置200的用于指定内部读取-更新-写入操作的专用命令。

在示例实施例中，行锤击管理电路500可基于在激活命令被施加之后施加的预充电命令的标志(flag)来执行内部读取-更新-写入操作，并且控制逻辑电路210可对目标存储器单元行进行预充电。

在示例实施例中，行锤击管理电路500可在基于包括自动预充电的读取命令的标志或在激活命令被施加之后选择性地施加的包括自动预充电的写入命令的标志对目标存储器单元行进行预充电之前，执行内部读取-更新-写入操作。

半导体存储器装置200可由于存储数据的存储器单元的电荷泄漏而周期性地执行刷新操作。由于半导体存储器装置200的制造工艺的缩减，所以存储器单元的存储电容可被减小，并且刷新周期可被缩短。因为随着半导体存储器装置200的存储器容量被增大，整个刷新时间被增加，所以刷新周期可进一步被缩短。

为了补偿由于对特定行或锤击地址的集中访问而导致的邻近的存储器单元的劣化，目标行刷新(TRR)方案被采用，并且存储器内刷新方案被开发以减少存储器控制器的负担。存储器控制器完全负责TRR方案中的锤击刷新操作，并且半导体存储器装置完全负责存储器内刷新方案中的锤击刷新操作。

随着存储器容量被增大并且对半导体存储器装置的低功耗的需求被增大，用于存储器内刷新的芯片尺寸开销可能是严重的。此外，因为即使不存在集中访问，半导体存储器装置也必须关心锤击刷新操作，所以功耗可被增大。此外，从多个存储器单元行选择的存储器单元行中的一些的行锤击被管理。

在根据示例实施例的存储器系统20中，虽然行锤击管理电路500对与多个存储器单元行相关联的激活数中的每个进行计数以将计数值作为计数数据存储在多个存储器单元行中的每个的计数单元中，并且可基于计数值管理全部存储器单元行的行锤击，但是半导体存储器装置200在存储器控制器30不能向半导体存储器装置200发出命令的上电序列期间将随机计数数据存储在多个存储器单元行中的每个的计数单元中，并且因此防止存储器系统20的性能由于黑客的故意访问而被劣化。

图2是示出根据示例实施例的图1中的存储器控制器的框图。

参照图2，存储器控制器30可包括通过总线31彼此连接的CPU 35、RFM控制逻辑100、刷新逻辑40、主机接口50、调度器55和存储器接口60。

CPU 35可控制存储器控制器30的整体操作。CPU 35可通过总线31控制RFM控制逻辑100、刷新逻辑40、主机接口50、调度器55和存储器接口60。

刷新逻辑40可基于半导体存储器装置200的刷新间隔，生成用于刷新多个存储器单元行的存储器单元的自动刷新命令。

主机接口50可执行与主机的接口连接(interfacing)。存储器接口60可执行与半导体存储器装置200的接口连接(interfacing)。

调度器55可管理在存储器控制器30中生成的命令的序列的调度和发送。调度器55可经由存储器接口60将激活命令和后续命令发送到半导体存储器装置200，并且半导体存储器装置200可更新每个存储器单元行的激活计数以管理全部存储器单元行的行锤击。

RFM控制逻辑100可响应于来自半导体存储器装置200的警报信号ALRT(参见图1)的转变，通过存储器接口60将刷新管理命令施加到半导体存储器装置200，使得半导体存储器装置200对物理邻近于与行锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行(victim memory cell row)执行锤击刷新操作。在此，“信号的转变”(或类似的语言)可表示信号的信号边沿从逻辑高转变为逻辑低(例如，下降沿)或从逻辑低转变为逻辑高(例如，上升沿)。锤击刷新操作表示刷新操作，并且可包括对物理邻近于与锤击地址对应的存储器单元行的一个或多个存储器单元行的存储器单元进行再充电。

参照图3，半导体存储器装置200可包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新控制电路400、行地址复用器(RAMUX)240、列地址(CA)锁存器250、行解码器260、列解码器270、存储器单元阵列310、感测放大器单元285、输入/输出(I/O)门控电路290、纠错码(ECC)引擎350、时钟缓冲器225、选通信号生成器235、电压生成器385、行锤击管理电路500和数据I/O缓冲器320。

存储器单元阵列310可包括第一存储体阵列310a至第十六存储体阵列310p。行解码器260可包括分别连接到第一存储体阵列310a至第十六存储体阵列310p的第一行解码器260a至第十六行解码器260p，列解码器270可包括分别连接到第一存储体阵列310a至第十六存储体阵列310p的第一列解码器270a至第十六列解码器270p，并且感测放大器单元285可包括分别连接到第一存储体阵列310a至第十六存储体阵列310p的第一感测放大器285a至第十六感测放大器285p。

第一存储体阵列310a至第十六存储体阵列310p、第一行解码器260a至第十六行解码器260p、第一列解码器270a至第十六列解码器270p、以及第一感测放大器285a至第十六感测放大器285p可形成第一存储体至第十六存储体。第一存储体阵列310a至第十六存储体阵列310p中的每个可包括形成在多条字线WL和多条位线BTL的交叉点处的多个存储器单元MC。

地址寄存器220可从存储器控制器30接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可将接收的存储体地址BANK_ADDR提供给存储体控制逻辑230，可将接收的行地址ROW_ADDR提供给行地址复用器240，并且可将接收的列地址COL_ADDR提供给列地址锁存器250。此外，地址寄存器220可将接收的存储体地址BANK_ADDR和接收的行地址ROW_ADDR提供给行锤击管理电路500。

存储体控制逻辑230可响应于存储体地址BANK_ADDR而生成存储体控制信号。第一行解码器260a至第十六行解码器260p中的与存储体地址BANK_ADDR对应的一个可响应于存储体控制信号而被激活，并且第一列解码器270a至第十六列解码器270p中的与存储体地址BANK_ADDR对应的一个可响应于存储体控制信号而被激活。

行地址复用器240可从地址寄存器220接收行地址ROW_ADDR，并且可从刷新控制电路400接收刷新行地址REF_ADDR。行地址复用器240可选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址SRA。从行地址复用器240输出的行地址SRA被施加到第一行解码器260a至第十六行解码器260p。

刷新控制电路400可响应于来自控制逻辑电路210的第一刷新控制信号IREF1和第二刷新控制信号IREF2，在正常刷新模式下顺序地增大或减小刷新行地址REF_ADDR。刷新控制电路400可在锤击刷新模式下接收锤击地址HADDR，并且可输出指定物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行的一个或多个锤击刷新地址作为刷新行地址REF_ADDR。

第一行解码器260a至第十六行解码器260p中的由存储体控制逻辑230激活的一个可对从行地址复用器240输出的行地址SRA进行解码，并且可激活与行地址SRA对应的字线。例如，激活的行解码器可将字线驱动电压施加到与行地址SRA对应的字线。

列地址锁存器250可从地址寄存器220接收列地址COL_ADDR，并且可暂时地存储接收的列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器250可生成从接收的列地址COL_ADDR递增的列地址COL_ADDR′。列地址锁存器250可将暂时地存储的或生成的列地址COL_ADDR′施加到第一列解码器270a至第十六列解码器270p。

第一列解码器270a至第十六列解码器270p中的激活的一个可通过I/O门控电路290，激活与存储体地址BANK_ADDR和列地址COL_ADDR对应的感测放大器。

I/O门控电路290可包括用于对输入/输出数据进行门控的电路系统，并且还可包括输入数据掩码逻辑、用于存储从第一存储体阵列310a至第十六存储体阵列310p输出的数据的读取数据锁存器、以及用于将数据写入第一存储体阵列310a至第十六存储体阵列310p的写入驱动器。

从第一存储体阵列310a至第十六存储体阵列310p中的选择的一个存储体阵列读取的码字CW(例如，图19中的读取码字RCW)由连接到数据将从其被读取的选择的一个存储体阵列的感测放大器感测，并且被存储在读取数据锁存器中。在由ECC引擎350对码字CW执行ECC解码之后，存储在读取数据锁存器中的码字CW可作为数据DTA(例如，图19中的校正后的数据C_DTA)被提供给数据I/O缓冲器320。数据I/O缓冲器320可将数据DTA转换为数据信号DQ，并且可将数据信号DQ与数据选通信号DQS一起发送到存储器控制器30。

待写入第一存储体阵列310a至第十六存储体阵列310p中的选择的一个存储体阵列中的数据信号DQ可从存储器控制器30被提供给数据I/O缓冲器320。数据I/O缓冲器320可将数据信号DQ转换为数据DTA并且可将数据DTA提供给ECC引擎350。ECC引擎350可对数据DTA执行ECC编码以生成奇偶校验位，并且ECC引擎350可将包括数据DTA和奇偶校验位的码字CW提供给I/O门控电路290。I/O门控电路290可通过写入驱动器将码字CW写入选择的一个存储体阵列中的子页中。

在半导体存储器装置200的写入操作中，数据I/O缓冲器320可通过将数据信号DQ转换为数据DTA来将数据信号DQ从存储器控制器30提供给ECC引擎350，并且在半导体存储器装置200的读取操作中，可将来自ECC引擎350的数据DTA转换为数据信号DQ，并且可将数据信号DQ和数据选通信号DQS发送到存储器控制器30。

基于来自控制逻辑电路210的第二控制信号CTL2，ECC引擎350可对数据DTA执行ECC编码，并且可对码字CW执行ECC解码。ECC引擎350可基于来自控制逻辑电路210的第二控制信号CTL2，对从行锤击管理电路500提供的随机计数数据RCNTD和/或计数数据CNTD执行ECC编码和ECC解码。

时钟缓冲器225可接收时钟信号CK，可通过对时钟信号CK进行缓冲而生成内部时钟信号ICK，并且可将内部时钟信号ICK提供给处理命令CMD和地址ADDR的电路组件。

选通信号生成器235可接收时钟信号CK，可基于时钟信号CK生成数据选通信号DQS，并且可将数据选通信号DQS提供给数据I/O缓冲器320。

电压生成器385可在半导体存储器装置200的上电序列期间基于从外部装置(例如，外部的装置)接收的电源电压VDD生成操作电压VDD1(参见图11)，可生成指示操作电压VDD1已经达到参考电压电平的功率稳定信号PVCCH，并且可将功率稳定信号PVCCH提供给行锤击管理电路500。

行锤击管理电路500可在半导体存储器装置200的上电序列期间基于功率稳定信号PVCCH和反熔丝(anti-fuse)标志信号ATFG，自动地将随机计数数据RCNTD存储在多个存储器单元行中的每个的计数单元中。反熔丝标志信号ATFG可指示与半导体存储器装置200的反熔丝电路相关联的信息已经被传送。

在上电序列和存储器控制器30与半导体存储器装置200之间的训练完成之后，行锤击管理电路500可响应于来自存储器控制器30的激活命令对与多个存储器单元行中的每个相关联的访问的次数进行计数，以将计数值作为计数数据CNTD存储在多个存储单元行中的每个的计数单元中。行锤击管理电路500可基于计数值与参考次数的比较而基于先进先出(FIFO)方案存储多个存储器单元行之中的被集中访问的一个或多个候选锤击地址达第一数量，可响应于存储在其中的候选锤击地址的数量达到第一数量而转变通过警报引脚201提供给存储器控制器30的警报信号ALRT的逻辑电平，并且可将存储在其中的候选锤击地址中的一个作为锤击地址HADDR提供给刷新控制电路400。

控制逻辑电路210可控制半导体存储器装置200的操作。例如，为了执行写入操作、读取操作、正常刷新操作和锤击刷新操作，控制逻辑电路210可生成用于半导体存储器装置200的控制信号。控制逻辑电路210可包括对从存储器控制器30接收的命令CMD进行解码的命令解码器211和设置半导体存储器装置200的操作模式的模式寄存器212。

例如，命令解码器211可通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码，来生成与命令CMD对应的控制信号。控制逻辑电路210可将第一控制信号CTL1提供给I/O门控电路，将第二控制信号CTL2提供给ECC引擎350，并且将第三控制信号CTL3提供给行锤击管理电路500。此外，命令解码器211可通过对命令CMD进行解码，来生成包括第一刷新控制信号IREF1、第二刷新控制信号IREF2、激活信号IACT1、预充电信号IPRE、读取信号IRD和写入信号IWR的内部命令信号。

参照图4，第一存储体阵列310a包括多条字线WL0至WLm-1(m是大于2的自然数)、多条位线BTL0至BTLn-1(n是大于2的自然数)、以及布置在字线WL0至WLm-1与位线BTL0至BTLn-1之间的交叉点处的多个存储器单元MC。每个存储器单元MC包括连接到字线WL0至WLm-1中的每条和位线BTL0至BTLn-1中的每条的单元晶体管以及连接到单元晶体管的单元电容器。每个存储器单元MC可具有DRAM单元结构。字线WL0至WLm-1中的每条在第一方向D1上延伸，并且位线BTL1至BTLn-1中的每条在与第一方向D1交叉的第二方向D2上延伸。

连接到多个存储器单元MC的字线WL0至WLm-1可被称为第一存储体阵列310a的行，并且连接到多个存储器单元MC的位线BTL0至BTLn-1可被称为第一存储体阵列310a的列。

参照图5，刷新控制电路400可包括刷新控制逻辑410、刷新时钟生成器420、刷新计数器430和锤击刷新地址生成器440。

刷新控制逻辑410可响应于刷新管理信号RFMS而提供模式信号MS。刷新控制逻辑410可响应于刷新管理信号RFMS而生成锤击刷新信号HREF。此外，刷新控制逻辑410可响应于第一刷新控制信号IREF1和第二刷新控制信号IREF2中的一个，将锤击刷新信号HREF提供给锤击刷新地址生成器440以控制锤击地址的输出时序。

图3中的控制逻辑电路210可基于来自存储器控制器30的刷新管理命令，将刷新管理信号RFMS提供给刷新控制电路400。

刷新时钟生成器420可基于第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS，生成指示正常刷新操作的时序的刷新时钟信号RCK。刷新时钟生成器420可响应于接收到第一刷新控制信号IREF1或在第二刷新控制信号IREF2被激活时，生成刷新时钟信号RCK。

当来自存储器控制器30的命令CMD与自动刷新命令对应时，每当控制逻辑电路210接收到自动刷新命令，图3中的控制逻辑电路210可将第一刷新控制信号IREF1施加到刷新控制电路400。当来自存储器控制器30的命令CMD与自刷新进入命令对应时，控制逻辑电路210可将第二刷新控制信号IREF2施加到刷新控制电路400，并且从当控制逻辑电路210接收到自刷新进入命令时的时间点到当控制逻辑电路210接收到自刷新退出命令时的时间点，第二刷新控制信号IREF2被激活。

刷新计数器430可在刷新时钟信号RCK的周期通过执行计数操作来生成顺序地指定存储器单元行的计数器刷新地址CREF_ADDR，并且可将计数器刷新地址CREF_ADDR作为刷新行地址REF_ADDR提供给图3中的行地址复用器240。例如，刷新计数器430可生成计数器刷新地址CREF_ADDR，并且计数器刷新地址CREF_ADDR可(例如，通过作为刷新行地址REF_ADDR被提供给行地址复用器240)与对存储器单元行的正常刷新操作相关联。

锤击刷新地址生成器440可包括锤击地址存储设备450和映射器460。

锤击地址存储设备450可存储锤击地址HADDR，并且可响应于锤击刷新信号HREF将锤击地址HADDR输出到映射器460。映射器460可生成指定物理邻近于与锤击地址HADDR对应的存储器单元行的一个或多个牺牲存储器单元行的锤击刷新地址HREF_ADDR。

锤击刷新地址生成器440可将锤击刷新地址HREF_ADDR作为刷新行地址REF_ADDR提供给图3中的行地址复用器240。

参照图6，刷新时钟生成器420a可包括多个振荡器421、422和423(例如，振荡器A、振荡器B和振荡器C)、复用器424、以及解码器425a。解码器425a可对第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS进行解码以输出时钟控制信号RCS1。振荡器421、422和423可生成具有不同周期的刷新时钟信号RCK1、RCK2和RCK3。复用器424可响应于时钟控制信号RCS1，选择刷新时钟信号RCK1、RCK2和RCK3中的一个以提供刷新时钟信号RCK。

因为模式信号MS指示行锤击事件发生，所以刷新时钟生成器420a可通过选择刷新时钟信号RCK1、RCK2和RCK3中的一个来调整刷新周期。

参照图7，刷新时钟生成器420b可包括解码器425b、偏置单元426和振荡器427。振荡器427可包括串联连接的多个延迟单元。多个延迟单元中的每个可连接在电源电压Vcc与地电压之间，并且多个延迟单元中的每个可包括串联连接在电源电压Vcc与地电压之间的p沟道金属氧化物半导体(PMOS)晶体管、缓冲器和n沟道金属氧化物半导体(NMOS)晶体管。

解码器425b可对第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS进行解码，以输出时钟控制信号RCS2。偏置单元426可响应于时钟控制信号RCS2生成控制电压VCON。振荡器427可根据施加到PMOS晶体管和NMOS晶体管的栅极的控制电压VCON，生成具有可变的周期的刷新时钟信号RCK。

因为模式信号MS指示刷新管理信号RFMS(参见图5)已经被接收(也就是说，行锤击事件发生)，所以刷新时钟生成器420b可通过基于时钟控制信号RCS2改变刷新时钟信号RCK的周期来调整刷新周期。

参照图8，行锤击管理电路500可包括加法器510、比较器520、寄存器530、自动初始化控制器540和锤击地址队列600。

加法器510可通过将从目标存储器单元行的计数单元读取并且被执行ECC解码操作的计数数据CNTD增加一，来更新从目标存储器单元行的计数单元读取的计数数据CNTD，以提供更新后的计数数据UCNTD。加法器510可更新读取的计数数据CNTD。加法器510可用递增计数器来实现。

更新后的计数数据UCNTD被提供给ECC引擎350，并且ECC引擎350可对更新后的计数数据UCNTD执行ECC编码操作。

寄存器530可存储参考次数NTH1。比较器520可将读取的计数数据CNTD与参考次数NTH1进行比较，以输出指示比较的结果的第一比较信号CS1。

参考次数NTH1可包括默认参考次数和默认参考次数的倍数，因此，第一比较信号CS1可包括多个位。

响应于指示读取的计数数据CNTD等于或大于参考次数NTH1的第一比较信号CS1，锤击地址队列600可存储指定目标存储器单元行的目标访问地址T_ROW_ADDR作为候选锤击地址，并且可将存储在其中的候选锤击地址中的一个作为锤击地址HADDR提供给图3中的刷新控制电路400。锤击地址队列600可将其访问的次数等于或大于参考次数NTH1的目标访问地址T_ROW_ADDR存储为候选锤击地址，并且可基于存储在其中的候选锤击地址的数量将锤击地址队列600的状态指示为警报信号ALRT的逻辑电平。

自动初始化控制器540可在半导体存储器装置200的上电序列期间基于功率稳定信号PVCCH和反熔丝标志信号ATFG生成随机计数数据RCNTD和指定每个存储器单元行的行地址RA，可通过ECC引擎350将随机计数数据RCNTD存储在计数单元中，并且可将行地址RA提供给图3中的行解码器260。

参照图9，自动初始化控制器540可包括信号生成器545、间隔信号生成器550、时序生成器555、行地址生成器560、随机种子生成器570和随机计数数据生成器590。

信号生成器545可基于反熔丝标志信号ATFG生成随机初始化信号RAD_INIT。间隔信号生成器550可基于随机初始化信号RAD_INIT，生成在第一时间间隔期间激活的间隔信号PRHT_INIT。间隔信号生成器550可包括用于接收随机初始化信号RAD_INIT的置位端子S和用于接收完成信号DONE的复位端子R。

时序生成器555可基于间隔信号PRHT_INIT，生成激活信号IACT2、激活间隔信号PRD和写入信号IWR2。行地址生成器560可基于激活信号IACT2生成行地址RA，可响应于生成行地址RA完成而生成完成信号DONE，可将行地址RA提供给图3中的行解码器260，并且可将完成信号DONE提供给间隔信号生成器550。例如，行地址生成器560可基于激活信号IACT2生成行地址RA，并且可响应于生成行地址被完成而生成完成信号DONE。

在示例实施例中，行地址生成器560可通过省略行地址RA的至少一个高位来生成简化的行地址RA_AB。当行地址RA的一个高位被省略时，简化的行地址RA_AB可指定不同子阵列块中的两个存储器单元行，并且当行地址RA的两个高位被省略时，简化的行地址RA_AB可指定不同子阵列块中的四个存储器单元行。

随机种子生成器570可基于功率稳定信号PVCCH并且选择性地基于反熔丝标志信号ATFG，来生成随机种子RSD。随机计数数据生成器590可基于随机种子RSD生成随机计数数据RCNTD，可通过ECC引擎350(参见图3)将随机计数数据RCNTD存储在每个存储器单元行中的计数单元中，或者可直接将随机计数数据RCNTD存储在每个存储器单元行的计数单元中。

在示例实施例中，行地址生成器560可顺序地生成行地址RA，并且随机计数数据生成器590可随机地生成随机计数数据RCNTD。也就是说，随机计数数据生成器590可生成随机计数数据RCNTD，使得随机计数数据RCNTD随机地变化。

在示例实施例中，行地址生成器560可随机地生成行地址RA，使得行地址RA相对于彼此不重叠，并且随机计数数据生成器590可顺序地生成随机计数数据RCNTD。在一个示例实施例中，在随机计数数据RCNTD被存储在每个存储器单元行的计数单元中之后，控制逻辑电路210可对每个存储器单元行执行自刷新操作。

参照图10A，随机种子生成器570a可包括振荡器575和计数器580。

振荡器575可响应于功率稳定信号PVCCH而在上电序列中进行操作，以生成以第一频率进行切换的时钟信号CLK。计数器580可通过对时钟信号CLK(例如，时钟信号CLK的脉冲)进行计数来生成包括多个计数位的计数信号CNT，并且可提供计数信号CNT作为随机种子RSD。振荡器575响应于功率稳定信号PVCCH的转变而进行操作。因为功率稳定信号PVCCH的转变点可根据半导体存储器装置200的制造工艺、施加的电压以及操作温度而变化，所以计数信号CNT可具有随机性，并且随机性不能在半导体存储器装置200的外部被识别。

参照图10B，随机种子生成器570b可包括振荡器575、计数器580和锁存电路585。

振荡器575可响应于功率稳定信号PVCCH而在上电序列中进行操作，以生成以第一频率进行切换的时钟信号CLK。计数器580可通过对时钟信号CLK进行计数来生成包括多个计数位的计数信号CNT，并且可将计数信号CNT提供给锁存电路585。锁存电路585可基于反熔丝标志信号ATFG对计数信号CNT进行锁存以提供随机种子RSD。

时钟信号CLK的周期可非常短，并且反熔丝标志信号ATFG可在与可远大于时钟信号CLK的周期的周期相关联的时域中从高电平转变为低电平。

因此，响应于反熔丝标志信号ATFG转变为低电平而锁存的计数信号CNT的计数位的逻辑电平可根据半导体存储器装置200的制造工艺、施加的电压以及操作温度而变化。因此，计数信号CNT可具有随机性，并且随机性不能在半导体存储器装置200的外部被识别。

参照图10A、图10B和图11，外部电压VDD可在半导体存储器装置200的上电序列期间被施加到电压生成器385(参见图3)，并且电压生成器385可基于外部电压VDD生成操作电压VDD1和VDD2。电压生成器385可响应于操作电压VDD1在时间点t1达到参考电压电平，将功率稳定信号PVCCH转换为高电平。

振荡器575可响应于功率稳定信号PVCCH转变为高电平而开始振荡，并且可输出以第一频率进行切换的时钟信号CLK。在时间点t2，与半导体存储器装置200的反熔丝电路相关联的信息可开始被传送到反熔丝电路，并且反熔丝标志信号ATFG可转变为高电平。在时间点t3，将与反熔丝电路相关联的信息传送到反熔丝电路可完成，并且反熔丝标志信号ATFG可转变为低电平。锁存电路585可响应于反熔丝标志信号ATFG转变为低电平而对第一计数信号CNT进行锁存，并且可提供锁存的计数信号CNT作为随机种子RSD。因此，计数信号CNT的计数位可在时间点t3被提供为随机种子RSD。

参照图9和图12A，信号生成器545可响应于反熔丝标志信号ATFG的下降转变(例如，下降沿)而在特定时间间隔期间激活随机初始化信号RAD_INIT，并且可使随机初始化信号RAD_INIT去激活，并且间隔信号生成器550可响应于随机初始化信号RAD_INIT的下降转变而在第一时间间隔INT11期间激活间隔信号PRHT_INIT。间隔信号生成器550可响应于随机初始化信号RAD_INIT的下降转变而激活间隔信号PRHT_INIT，并且可响应于完成信号DONE的激活而使间隔信号PRHT_INIT去激活。

行地址生成器560可基于激活信号IACT2生成行地址RA0、RA1、……、RAm-1(m可以是大于2的自然数)，响应于行地址RA0、RA1、…、RAm-1的生成完成而激活完成信号DONE，将行地址RA0、RA1、……、RAm-1提供给图3中的第一行解码器260a至第十六行解码器260p中的一个，并且将完成信号DONE提供给间隔信号生成器550。

时序生成器555可生成激活信号IACT2，使得行地址RA0、RA1、……、RAm-1顺序地被生成，生成激活间隔信号PRD，使得连接到由行地址RA0、RA1、……、RAm-1指定的存储器单元行的字线在第二时间间隔INT12期间顺序地被使能，并且在激活间隔信号PRD的激活间隔内激活写入信号IWR2。

因此，随机计数数据RCNTD1、RCNTD2、……可在上电序列期间响应于写入信号IWR2而顺序地被存储在由行地址RA0、RA1、……、RAm-1指定的存储器单元行中的每个的计数单元中。

从在将随机计数数据RCNTD1、RCNTD2、……存储在由行地址RA0、RA1、……、RAm-1指定的存储器单元行中的每个的计数单元中完成之后的时间点T11，半导体存储器装置200可从存储器控制器30接收如由“DRAM就绪(DRAM READY)”表示的命令。

参照图9和图12B，信号生成器545可响应于反熔丝标志信号ATFG的下降转变而在特定时间间隔期间激活随机初始化信号RAD_INIT，并且可使随机初始化信号RAD_INIT去激活，并且间隔信号生成器550可响应于随机初始化信号RAD_INIT的下降转变而在第一时间间隔INT11期间激活间隔信号PRHT_INIT。间隔信号生成器550可响应于随机初始化信号RAD_INIT的下降转变而激活间隔信号PRHT_INIT，并且可响应于完成信号DONE的激活而使间隔信号PRHT_INIT去激活。

行地址生成器560可基于激活信号IACT2生成行地址RA0、RA1、……、RAm-1，响应于行地址RA0、RA1、……、RAm-1的生成完成而激活完成信号DONE，将行地址RA0、RA1、……、RAm-1提供给图3中的第一行解码器260a至第十六行解码器260p，并且将完成信号DONE提供给间隔信号生成器550。

因此，在第一存储体阵列310a至第十六存储体阵列310p中的每个中的上电序列期间，随机计数数据RCNTD1、RCNTD2、……可响应于写入信号IWR2顺序地被存储在由行地址RA0、RA1、……、RAm-1指定的存储器单元行中的每个的计数单元中。因此，与写入随机计数数据相关联的时间间隔可被减小。

参照图9和图12C，当行地址生成器560通过省略行地址RA的两个高位来生成简化的行地址RA_AB并将简化的行地址RA_AB提供给图3中的第一行解码器260a时，第一行解码器260a可同时使能属于第一存储体阵列310a中的不同子阵列块并且不共享位线感测放大器的多条字线WLa、WLb、WLc和WLd。当多条字线WLa、WLb、WLc和WLd同时被使能时，随机计数数据RCNTD可被并行地存储在连接到多条字线WLa、WLb、WLc和WLd的存储器单元行中的每个的计数单元中，并且与写入随机计数数据RCNTD相关联的时间间隔可被减小。例如，行锤击管理电路可在半导体存储器装置的上电序列期间，将随机计数数据RCNTD并行地存储在第一存储体阵列310a的存储器单元行中的每个的计数单元中。在另一实施例中，行锤击管理电路可在半导体存储器装置的上电序列期间将随机计数数据RCNTD并行地存储在第一存储体阵列310a的存储器单元行中的两个或更多个的计数单元中，并且该存储器单元行中的两个或更多个中的每个可在第一存储体阵列310a的不同子阵列块中。

参照图13，锤击地址队列600可包括多个FIFO寄存器610a、610b、……、610h、以及监测器逻辑650。多个FIFO寄存器610a、610b、……、610h的数量可与第一数量对应。

多个FIFO寄存器610a、610b、……、610h可基于FIFO方案从输入端子IN到输出端子OUT存储多个候选锤击地址CHADDRa、CHADDRb、……、CHADDRh达第一数量。首先存储在多个FIFO寄存器610a、610b、……、610h中的一个中的多个候选锤击地址CHADDRa、CHADDRb、……、CHADDRh中的一个可以是第一候选锤击地址(例如，CHADDRa)。

监测器逻辑650可连接(例如，电连接)到多个FIFO寄存器610a、610b、……、610h，可管理多个FIFO寄存器610a、610b、……、610h，并且可监测多个FIFO寄存器610a、610b、……、610h中的每个是否存储候选锤击地址。响应于存储在多个FIFO寄存器610a、610b、……、610h中的候选锤击地址的数量达到第一数量(即，响应于多个FIFO寄存器已满)，监测器逻辑650可输出候选锤击地址之中的首先输入的候选锤击地址作为锤击地址HADDR，并且可响应于输出锤击地址HADDR，通过将警报信号ALRT的逻辑电平从第一逻辑电平转变为与第一逻辑电平不同的第二逻辑电平来将锤击地址队列600的状态通知给存储器控制器30。例如，监测器逻辑650可响应于存储在多个FIFO寄存器610a、610b、……、610h中的候选锤击地址CHADDRa、CHADDRb、……、CHADDRh的数量达到第一数量(例如，响应于多个FIFO寄存器已满)，输出第一候选锤击地址(例如，CHADDRa)作为锤击地址HADDR。

响应于警报信号ALRT的转变，图2的存储器控制器30将刷新管理命令施加到半导体存储器装置200，并且监测器逻辑650可响应于基于锤击地址HADDR的锤击刷新操作完成而将警报信号ALRT转变为第一逻辑电平。也就是说，监测器逻辑650可响应于在从监测器逻辑650输出锤击地址HADDR的时间点经过预定时间间隔之后锤击刷新操作完成，将警报信号ALRT转变为第一逻辑电平。

在图14中，假设图13中的多个FIFO寄存器610a、610b、……、610h包括三个FIFO寄存器610a、610b和610c，并且对由行地址RA＝j、行地址RA＝k和行地址RA＝l指定的存储器单元行的访问被重复。此外，假设参考次数NTH1与1024对应。

在图14中，ACT-j表示伴随行地址RA＝j的激活命令，PRE-j表示对由行地址RA＝j指定的存储器单元行的预充电命令，ACT-k表示伴随行地址RA＝k的激活命令，PRE-k表示对由行地址RA＝k指定的存储器单元行的预充电命令，ACT-l表示伴随行地址RA＝l的激活命令，PRE-l表示对由行地址RA＝l指定的存储器单元行的预充电命令。

参照图13和图14，响应于与由行地址RA＝j指定的存储器单元行相关联的计数值(即，计数数据CNTD)达到1024，行地址RA＝j被存储在FIFO寄存器610a中作为候选锤击地址，响应于与由行地址RA＝k指定的存储器单元行相关联的计数值(即，计数数据CNTD)达到1024，行地址RA＝k被存储在FIFO寄存器610b中作为候选锤击地址，并且响应于与由行地址RA＝l指定的存储器单元行相关联的计数值(即，计数数据CNTD)达到1024，行地址RA＝l被存储在FIFO寄存器610c中作为候选锤击地址。

因为全部FIFO寄存器610a、610b和610c存储候选锤击地址，所以监测器逻辑650通过将警报信号ALRT转变为第二逻辑电平来将锤击地址队列600已满(即，锤击地址队列600中不存在可用空间)通知给存储器控制器30。响应于警报信号ALRT的转变，存储器控制器30可停止将激活命令施加到半导体存储器装置200，并且可将刷新管理命令RFM施加到半导体存储器装置200。监测器逻辑650可响应于存储在FIFO寄存器610a中的行地址RA＝j被输出为锤击地址，将警报信号ALRT从第一逻辑电平(即，逻辑高电平)转变为第二逻辑电平(即，逻辑低电平)。

图5中的刷新控制电路400可对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作，并且监测器逻辑650可在锤击刷新操作完成之后将警报信号ALRT转变为第一逻辑电平。锤击刷新操作由图14中的“立即R/H缓解”表示。

当对行地址RA＝j、RA＝k和RA＝l的访问由恶意黑客导致时，溢出发生在锤击地址队列600中，并且半导体存储器装置200的性能可被劣化。

在图15中，假设图13中的多个FIFO寄存器610a、610b、……、610h包括三个FIFO寄存器610a、610b和610c，并且对由行地址RA＝j、行地址RA＝k和行地址RA＝l指定的存储器单元行的访问被重复。此外，假设参考次数NTH1与1024对应。此外，假设在半导体存储器装置200的上电序列期间，随机计数数据被存储在由行地址RA＝j、RA＝k和RA＝l指定的存储器单元行的计数单元中。

参照图13和图15，响应于与由行地址RA＝k指定的存储器单元行相关联的计数值(即，计数数据CNTD)达到1024，行地址RA＝k被存储在FIFO寄存器610a中作为候选锤击地址。然而，因为在半导体存储器装置200的上电序列期间，随机计数数据被存储在由行地址RA＝j、RA＝k和RA＝l指定的存储器单元行的计数单元中，所以与由行地址RA＝j指定的存储器单元行相关联的计数值(即，计数数据CNTD)与514对应，并且与由行地址RA＝l指定的存储器单元行相关联的计数值(即，计数数据CNTD)与764对应。因此，溢出不发生在锤击地址队列600中，并且警报信号ALRT可被维持在第一逻辑电平。

参照图16，在第一存储体阵列310a中，I个子阵列块SCB可设置在第一方向D1上，并且J个子阵列块SCB可设置在垂直于第一方向D1的第二方向D2上。I和J分别表示在第一方向D1和第二方向D2上的子阵列块SCB的数量，并且是大于2的自然数。

在一行中沿第一方向D1设置的I个子阵列块SCB可被称为行块。多条位线、多条字线和连接到位线和字线的多个存储器单元设置在子阵列块SCB中的每个中。

I+1个子字线驱动器区域SWB可在第一方向D1上设置在子阵列块SCB之间，并且在第一方向D1上设置在子阵列块SCB中的每个的每侧上。子字线驱动器可设置在子字线驱动器区域SWB中。J+1个位线感测放大器区域BLSAB可例如在第二方向D2上设置在子阵列块SCB之间，并且在第二方向D2上设置在子阵列块SCB中的每个的上方和下方。用于感测存储在存储器单元中的数据的位线感测放大器可设置在位线感测放大器区域BLSAB中。

多个子字线驱动器可被设置在子字线驱动器区域SWB中的每个中。一个子字线驱动器区域SWB可与在第一方向D1上与子字线驱动器区域SWB相邻的两个子阵列块SCB相关联。

多个接合区域CONJ可被设置为与子字线驱动器区域SWB和位线感测放大器区域BLSAB相邻。电压生成器可设置在接合区域CONJ中的每个中。

第一感测放大器285a可相对于第一存储体阵列310a设置在第二方向D2上，并且第一感测放大器285a可包括I个I/O感测放大器IOSA 286_1、286_2、……、286_i、I个驱动器DRV 287_1、287_2、……、287_i、以及控制器289。控制器289可通过在读取操作中将使能信号IOSA_EN提供给I个I/O感测放大器IOSA 286_1、286_2、……、286_i并且通过在写入操作中将驱动信号PDT提供给I个驱动器DRV 287_1、287_2、……、287_i，来控制I个I/O感测放大器IOSA 286_1、286_2、……、286_i和I个驱动器DRV 287_1、287_2、……、287_i。

以下将参照图17描述第一存储体阵列310a中的部分390。

参照图16和图17，在第一存储体阵列310a的部分390中，子阵列块SCBa和SCBb、位线感测放大器区域BLSAB、四个子字线驱动器区域SWBa1、SWBa2、SWBb1和SWBb2、以及接合区域CONJ中的两个被设置。

子阵列块SCBa可包括在第一方向D1上延伸的多条字线WL0至WL3和在第二方向D2上延伸的多条位线BTL0至BTL3。子阵列块SCBa可包括设置在字线WL0至WL3与位线BTL0至BTL3的交叉点处的多个存储器单元MC。子阵列块SCBb可包括在第一方向D1上延伸的多条字线WL4至WL7和在第二方向D2上延伸的多条位线BTL0至BTL3。子阵列块SCBb可包括设置在字线WL4至WL7与位线BTL0至BTL3的交叉点处的多个存储器单元MC。

参照图17，子字线驱动器区域SWBa1和SWBa2可包括分别驱动字线WL0至WL3的多个子字线驱动器SWD 731、732、733和734。子字线驱动器区域SWBb1和SWBb2可包括分别驱动字线WL4至WL7的多个子字线驱动器SWD 741、742、743和744。

位线感测放大器区域BLSAB可包括连接到子阵列块SCBb中的位线BTL0和子阵列块SCBa中的位线BTL1的位线感测放大器BLSA 750、以及局部感测放大器LSA电路780。位线感测放大器750可对位线BTL0与BTL1之间的电压差进行感测和放大，以将放大后的电压差提供给局部I/O线对LIO1和LIOB1。

局部感测放大器电路780可控制局部I/O线对LIO1和LIOB1与全局I/O线对GIO1和GIOB1之间的电连接。

如图17中所示，接合区域CONJ可被设置为与位线感测放大器区域BLSAB和子字线驱动器区域SWBa1、SWBb1、SWBa2和SWBb2相邻。电压生成器VG 710和720可设置在接合区域CONJ中。

在图18中，控制逻辑电路210、第一存储体阵列310a、I/O门控电路290、ECC引擎350和行锤击管理电路500被示出。

参照图18，第一存储体阵列310a包括正常单元阵列(或被称为正常单元区域)NCA和冗余单元阵列(或被称为奇偶校验单元区域)RCA。

正常单元阵列NCA包括多个第一存储器块MB0至MB15(即，311至313)，并且冗余单元阵列RCA至少包括第二存储器块314。第一存储器块311至313是确定或用于确定半导体存储器装置200的存储器容量的存储器块。第二存储器块314用于ECC和/或冗余修复。由于用于ECC和/或冗余修复的第二存储器块314用于ECC、数据线修复和块修复以修复在第一存储器块311-313中生成的“故障”单元，所以第二存储器块314也被称为EDB块。第一存储器块311至313中的每个包括连接到字线WL和位线BTL的存储器单元，并且第二存储器块314包括连接到字线WL和冗余位线RBTL的存储器单元。第一存储器块311至313和第二存储器块314可各自表示图16中的子阵列块SCB。

I/O门控电路290包括分别连接到第一存储器块311至313和第二存储器块314的多个切换电路291a至291d。在一个示例中，多个切换电路291a至291d中的每个切换电路可用复用器(MUX)来实现，然而，示例不限于此，并且每个切换电路可用其他具有切换功能的组件或其组合来实现。

ECC引擎350可通过第一数据线GIO和第二数据线EDBIO连接到切换电路291a至291d。控制逻辑电路210可接收命令CMD和地址ADDR，并且可对命令CMD进行解码以生成用于控制切换电路291a至291d的第一控制信号CTL1、用于控制ECC引擎350的第二控制信号CTL2、以及用于控制行锤击管理电路500的第三控制信号CTL3。

当命令CMD是写入命令时，控制逻辑电路210将第二控制信号CTL2提供给ECC引擎350。ECC引擎350对数据DTA执行ECC编码以生成与数据DTA相关联的奇偶校验数据，并且将包括数据DTA和奇偶校验数据的码字CW提供给I/O门控电路290。控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得码字CW将被存储在第一存储体阵列310a中的目标页的子页中。

当在写入命令之后接收的命令CMD与激活计数更新命令对应时，控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得I/O门控电路290从第一存储体阵列310a的目标页读取计数数据CNTD和与计数数据CNTD相关联的计数奇偶校验数据，并且将计数数据CNTD和计数奇偶校验数据提供给ECC引擎350。ECC引擎350基于第二控制信号CTL2对计数数据CNTD和计数奇偶校验数据执行ECC解码操作，校正计数数据CNTD中的错误位，并且将校正后的计数数据提供给行锤击管理电路500。

行锤击管理电路500更新计数数据CNTD，以将更新后的计数数据UCNTD提供给ECC引擎350。ECC引擎350对更新后的计数数据UCNTD执行ECC编码以生成更新后的计数奇偶校验数据，并且通过I/O门控电路290将更新后的计数数据UCNTD和更新后的计数奇偶校验数据存储在目标页中。

也就是说，ECC引擎350和行锤击管理电路500可响应于激活计数更新命令而执行内部读取-更新-写入操作，以读取计数数据CNTD、更新读取的计数数据并且写入更新后的计数数据。此外，响应于全部FIFO寄存器存储了候选锤击地址(全部FIFO寄存器的访问的次数中的每个等于或大于参考次数)，行锤击管理电路500可通过将警报信号ALRT的逻辑电平从第一逻辑电平转变为第二逻辑电平来将FIFO寄存器的状态通知给存储器控制器30。

图19示出图3的半导体存储器装置的一部分，以解释读取操作。对图18的重复描述将被省略。

参照图19，当命令CMD是用于指定读取操作的读取命令时，控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得存储在第一存储体阵列310a中的目标页的子页中的(读取)码字RCW被提供给ECC引擎350。

当在读取命令之后接收的命令CMD与激活计数更新命令对应时，控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得I/O门控电路290从第一存储体阵列310a的目标页读取计数数据CNTD和与计数数据CNTD相关联的计数奇偶校验数据，并且将计数数据CNTD和计数奇偶校验数据提供给ECC引擎350。ECC引擎350基于第二控制信号CTL2对计数数据CNTD和计数奇偶校验数据执行ECC解码操作，校正计数数据CNTD中的错误位，并且将校正后的计数数据提供给行锤击管理电路500。

也就是说，ECC引擎350和行锤击管理电路500可响应于激活计数更新命令而执行内部读取-更新-写入操作，以读取计数数据CNTD、更新读取的计数数据并且写入更新后的计数数据。此外，响应于全部FIFO寄存器存储了候选锤击地址(全部FIFO寄存器的访问的次数中的每个等于或大于参考次数)，行锤击管理电路500可通过将警报信号ALRT的逻辑电平从第一逻辑电平转变转变为第二逻辑电平来将FIFO寄存器的状态通知给存储器控制器30。

参照图20，ECC引擎350可包括ECC编码器360、ECC解码器380和ECC存储器365。ECC存储器365可存储ECC 370。ECC 370可以是单错误纠正(SEC)码或单错误纠正/双错误检测(SECDED)码。

ECC编码器360可从数据I/O缓冲器320(参见图3)接收待存储在第一存储体阵列310a的正常单元阵列NCA中的数据DTA，并且使用ECC 370生成与数据DTA相关联的奇偶校验数据PRT。奇偶校验数据PRT可被存储在第一存储体阵列310a的冗余单元阵列RCA中。此外，ECC编码器360可从行锤击管理电路500接收待存储在第一存储体阵列310a的正常单元阵列NCA中的计数数据CNTD(即，更新后的计数数据UCNTD)作为更新后的计数数据UCNTD，并且使用ECC 370生成与计数数据CNTD相关联的计数奇偶校验数据CPRT。计数奇偶校验数据CPRT可被存储在第一存储体阵列310a的冗余单元阵列RCA中。数据DTA可被存储在第一存储体阵列310a的正常单元阵列NCA的正常单元中，并且计数数据CNTD可被存储在第一存储体阵列310a的正常单元阵列NCA的计数单元中。

ECC解码器380可基于从第一存储体阵列310a读取的读取数据DTA和奇偶校验数据PRT使用ECC 370，对读取数据DTA执行ECC解码操作。当读取数据DTA包括作为ECC解码的结果的错误位时，ECC解码器380可校正读取数据DTA中的错误位，并且可将校正后的数据C_DTA提供给数据I/O缓冲器320。

此外，ECC解码器380可基于从第一存储体阵列310a读取的计数数据CNTD和计数奇偶校验数据CPRT使用ECC 370，对计数数据CNTD执行ECC解码操作。当计数数据CNTD包括作为ECC解码的结果的错误位时，ECC解码器380可校正计数数据CNTD中的错误位，并且可将校正后的计数数据C_CNTD提供给行锤击管理电路500。

参照图21，第一存储体阵列310aa可包括第一子阵列块SCA11 311a和312a、第二子阵列块SCA12 313a和314a、第三子阵列块SCA2 315a、I/O感测放大器IOSA 331、332、333、334和336、以及驱动器DRV 341、342、343、344和346。

第一子阵列块311a和312a以及第二子阵列块313a和314a中的每个的数据I/O可通过第一全局I/O线GIO1<1:a>和第一局部I/O线LIO1<1:a>被执行。这里，“a”可以是等于或大于8的自然数。根据读取命令或写入命令，在第二方向D2上设置的第一子阵列块311a和312a以及第二子阵列块313a和314a中的每个的“a”条位线可由通过列选择线CSL中的一条发送的列选择信号而被选择。在其他实施例中，第一子阵列块311a和312a以及第二子阵列块313a和314a的数量可不同，并且例如可根据半导体存储器装置200能够处理的数据的位数而被确定。

第三子阵列块315a的数据I/O可通过第二全局I/O线GIO2<1:b>和第二局部I/O线LIO2<1:b>被执行。这里，“b”可以是小于“a”的正整数。根据读取命令或写入命令，第三子阵列块315a的“b”条位线可由通过列选择线CSL中的一条发送的列选择信号而被选择。在其他实施例中，第三子阵列块315a的数量可不同。

在示例实施例中，第一存储体阵列310aa还可包括在第一方向D1上设置的第一子阵列块、第二子阵列块和第三子阵列块。

在示例实施例中，第一子阵列块311a和312a可存储正常数据和计数数据，第二子阵列块313a和314a可存储正常数据，并且第三子阵列块315a可存储奇偶校验数据和计数奇偶校验数据。正常数据例如可以是半导体存储器装置200从外部装置接收的数据或半导体存储器装置200将提供给外部装置的数据。在一个示例实施例中，上述正常单元区域或正常单元阵列可包括第一子阵列块311a和312a。

I/O感测放大器331可对根据通过第一全局I/O线GIO1<1:a>输出的位而被确定的第一全局I/O线GIO1<1:a>的电压进行感测和放大。I/O感测放大器332、333、334和336中的每个可以以类似于I/O感测放大器331的方式进行操作。I/O感测放大器336可对根据通过第二全局I/O线GIO2<1:b>输出的位而被确定的第二全局I/O线GIO2<1:b>的电压进行感测和放大。

驱动器341可基于写入命令通过第一全局I/O线GIO1<1:a>、第一局部I/O线LIO1<1:a>和由通过列选择线CSL中的一条发送的列选择信号选择的“a”条位线，将数据提供给第二子阵列块313a的存储器单元。数据可包括通过一个数据I/O引脚接收的位，或者可包括通过多个数据I/O引脚接收的在数据选通信号的上升沿或下降沿对齐的位。

驱动器342、343、344和346可以以基本上类似于驱动器341的方式进行操作。驱动器346可通过第二全局I/O线GIO2<1:b>、第二局部I/O线LIO2<1:b>和由通过列选择线CSL中的一条发送的列选择信号选择的“b”条位线，将奇偶校验数据或计数奇偶校验数据发送到第三子阵列块315a的存储器单元。

图22至图24示出可在图1的存储器系统中使用的示例命令。

图22示出表示激活命令ACT、写入命令WR和读取命令RD的芯片选择信号CS_n和第一命令地址信号至第十四命令地址信号CA0至CA13的组合，图23示出表示包括自动预充电的写入命令WRA和包括自动预充电的读取命令RDA的芯片选择信号CS_n和第一命令地址信号至第十四命令地址信号CA0至CA13的组合，并且图24示出表示预充电命令PREab、PREsb和PREpb的芯片选择信号CS_n和第一命令地址信号至第十四命令地址信号CA0至CA13的组合。

在图22至图24中，当半导体存储器装置200用包括多个存储器裸片的堆叠式存储器装置实现时，H指示逻辑高电平，L指示逻辑低电平，V指示与逻辑高电平H和逻辑低电平L中的一个对应的有效逻辑电平，R0至R17指示行地址的位，BA0至BA1指示存储体地址的位，BG0至BG2指示存储体组地址的位，并且CID0至CID3指示存储器裸片(或存储器芯片)的裸片标识符。此外，在图22和图23中，C2至C10指示列地址的位，在图22中，BL指示突发长度标志，在图23中，AP指示自动预充电标志。

参照图22，激活命令ACT、写入命令WR和读取命令RD可在两个周期期间(例如，在芯片选择信号CS_n的逻辑高电平H和逻辑低电平L期间)被传送。激活命令ACT可包括存储体地址位BA0和BA1、以及行地址位R0至R17。

参照图23，包括自动预充电的写入命令WRA和包括自动预充电的读取命令RDA可在两个周期期间(例如，在芯片选择信号CS_n的逻辑高电平H和逻辑低电平L期间)被传送，并且可包括存储体地址位BA0和BA1、以及列地址位C3至C10或C2至C10。包括自动预充电的写入命令WRA和包括自动预充电的读取命令RDA的第十命令地址信号CA9或第十三命令地址信号CA12可用作激活计数更新标志AC。

在图24中，PREpb是用于对特定存储体组中的特定存储体进行预充电的预充电命令，PREab是用于对全部存储体组中的全部存储体进行预充电的全部存储体预充电命令，并且PREsb是用于对全部存储体组中的相同存储体进行预充电的相同存储体预充电命令。

参照图24，预充电命令PREab和PREsb中的每个的第九命令地址信号CA8或第十命令地址信号CA9可用作指定内部读取-更新-写入操作的激活计数更新标志AC。

图25和图26分别示出当存储器系统使用激活计数更新命令时存储器系统的命令协议的示例。

在图25和图26中，差分时钟信号对CK_t和CK_c被示出。

参照图1、图2、图3和图25，调度器55与时钟信号CK_t的边沿同步地将伴随有指定第一目标存储器单元行的第一目标行地址的第一激活命令ACT1施加到半导体存储器装置200。在一个实施例中，调度器55可在空闲时施加其他命令(例如，装置取消选择命令DES)。

响应于第一激活命令ACT1，控制逻辑电路210通过使能第一激活信号IACT11来使能连接到第一目标存储器单元行的第一目标字线。

在施加第一激活命令ACT1之后，调度器55与时钟信号CK_t的边沿同步地将指定对第一目标存储器单元行的读取操作的读取命令RD施加到半导体存储器装置200。响应于读取命令RD，控制逻辑电路210通过使能第一读取信号IRD1来对存储在第一目标存储器单元行中的数据执行读取操作。

在与从施加读取命令RD起的对同一存储体组的连续读取命令的延迟时间tCCD_L对应的时间间隔之后，调度器55与时钟信号CK_t的边沿同步地将激活计数更新命令ACU施加到半导体存储器装置200，并且控制逻辑电路210响应于激活计数更新命令ACU通过顺序地使能第二读取信号IRD2和写入信号IWR1来从第一目标存储器单元行读取计数数据CNTD，更新读取的计数数据CNTD，并且将更新后的计数数据存储在第一目标存储器单元行中。因此，存储在由第一目标行地址(例如，RA＝u)指定的第一目标存储器单元行中的位值从w增加一到w+1。

在与从施加激活计数更新命令ACU起的执行内部读取-更新-写入操作的时间tACU对应的时间间隔之后，调度器55将预充电命令PRE施加到半导体存储器装置200，并且控制逻辑电路210响应于预充电命令PRE通过使能预充电信号IPRE来对第一目标字线进行预充电。

在与预充电时间tRP对应的时间间隔之后，调度器55将与第二目标存储器单元行相关联的第二激活命令ACT2施加到半导体存储器装置200，并且控制逻辑电路210响应于第二激活命令ACT2通过使能第二激活信号IACT12来使能连接到第二目标存储器单元行的第二目标字线。

参照图1、图2、图3和图26，调度器55与时钟信号CK_t的边沿同步地将伴随有指定第一目标存储器单元行的第一目标行地址的第一激活命令ACT1施加到半导体存储器装置200。

在施加第一激活命令ACT1之后，调度器55与时钟信号CK_t的边沿同步地将指定对第一目标存储器单元行的写入操作的写入命令WR施加到半导体存储器装置200。控制逻辑电路210响应于写入命令WR，通过使能第一写入信号IWR11来执行写入操作以将数据存储在第一目标存储器单元行中。

在与从施加写入命令WR起的对同一存储体组的连续写入命令的延迟时间tCCD_L_WR对应的时间间隔之后，调度器55与时钟信号CK_t的边沿同步地将激活计数更新命令ACU施加到半导体存储器装置200，并且控制逻辑电路210响应于激活计数更新命令ACU，通过顺序地使能读取信号IRD和第二写入信号IWR12来从第一目标存储器单元行读取计数数据CNTD，更新读取的计数数据CNTD，并且将更新后的计数数据存储在第一目标存储器单元行中。因此，存储在由第一目标行地址(例如，RA＝u)指定的第一目标存储器单元行中的位值从w增加一到w+1。

参照图1、图2、图24和图27，调度器55与时钟信号CK_t的边沿同步地将第一激活命令ACT1施加到半导体存储器装置200，并且在与激活到预充电时间对应的时间tRAS过去之后，将预充电命令PRE施加到半导体存储器装置200，预充电命令PRE指定对存储在由伴随第一激活命令ACT1的目标行地址指定的目标存储器单元中的计数数据的内部读取-更新-写入操作。在这种情况下，调度器55可将预充电命令PRE的第十命令地址信号CA9设置为逻辑低电平L。

在与预充电时间tRP对应的时间间隔之后，调度器55与时钟信号CK_t的边沿同步地将第二激活命令ACT2施加到半导体存储器装置200，并且将刷新管理命令RFM施加到半导体存储器装置200。半导体存储器装置200响应于刷新管理命令RFM，对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。

参照图1、图2、图23和图28，调度器55与时钟信号CK_t的边沿同步地将第一激活命令ACT1施加到半导体存储器装置200，并且将包括自动预充电的读取命令RDA或包括自动预充电的写入命令WRA施加到半导体存储器装置200，包括自动预充电的读取命令RDA或包括自动预充电的写入命令WRA指定对存储在由伴随第一激活命令ACT1的目标行地址指定的目标存储器单元中的计数数据的内部读取-更新-写入操作。在这种情况下，调度器55可将包括自动预充电的读取命令RDA或包括自动预充电的写入命令WRA的第十命令地址信号CA9设置为逻辑低电平L。行锤击管理电路500可响应于第十命令地址信号CA9的逻辑低电平L而执行内部读取-更新-写入操作。

在与从施加第一激活命令ACT1起的激活时间tRC对应的时间间隔之后，调度器55将第二激活命令ACT2施加到半导体存储器装置200，并且将刷新管理命令RFM施加到半导体存储器装置200。半导体存储器装置200响应于刷新管理命令RFM，对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。

在图28中，调度器55可选择性地将包括自动预充电的读取命令RDA或包括自动预充电的写入命令WRA施加到半导体存储器装置200。

图29示出存储器单元阵列中的三条字线WLt-1、WLt和WLt+1、三条位线BTLg-1、BTLg和BTLg+1、以及连接到字线WLt-1、WLt和WLt+1以及位线BTLg-1、BTLg和BTLg+1的存储器单元MC。三条字线WLt-1、WLt和WLt+1在第一方向D1上延伸并且沿第二方向D2顺序地布置。三条位线BTLg-1、BTLg和BTLg+1在第二方向D2上延伸并且沿第一方向D1顺序地布置。将理解，因为在字线WLt-1与WLt之间没有中间字线，所以字线WLt-1和WLt直接彼此物理相邻。因为WLt是中间字线，所以字线WLt-1和WLt+1可彼此物理邻近，但是不能直接彼此物理相邻。

例如，中间字线WLt可与已经被集中访问的锤击地址HADDR对应。将理解，“集中访问的字线”表示与其他字线相比具有相对较高的激活数和/或具有相对较高的激活频率的字线。每当锤击字线(例如，中间字线WLt)被访问，锤击字线WLt被使能和预充电，并且锤击字线WLt的电压电平被增大和减小。字线耦合可导致邻近的字线WLt-1和WLt+1的电压电平随着锤击字线WLt的电压电平变化而波动，并且因此连接到邻近的字线WLt-1和WLt+1的存储器单元MC的单元电荷可能被影响。随着锤击字线WLt更频繁地被访问，连接到邻近的字线WLt-1和WLt+1的存储器单元MC的单元电荷可更快速地被丢失。

图5中的锤击刷新地址生成器440可提供表示与锤击地址HADDR的行(例如，锤击字线WLt)物理邻近的行(例如，字线WLt-1和WLt+1)的地址HREF_ADDRa和HREF_ADDRb的锤击刷新地址HREF_ADDR，并且针对邻近的字线WLt-1和WLt+1的刷新操作可基于(例如，响应于)锤击刷新地址HREF_ADDR附加地被执行，以减少或可能防止存储在存储器单元MC中的数据的丢失。

图30示出存储器单元阵列中的五条字线WLt-2、WLt-1、WLt、WLt+1和WLt+2、三条位线BTLg-1、BTLg和BTLg+1、以及连接到字线WLt-2、WLt-1、WLt、WLt+1和WLt+2以及位线BTLg-1、BTLg和BTLg+1的存储器单元MC。五条字线WLt-2、WLt-1、WLt、WLt+1和WLt+2在第一方向D1上延伸并且沿第二方向D2顺序地布置。

图5中的锤击刷新地址生成器440可提供表示与锤击地址HADDR的行(例如，中间字线WLt)物理邻近的行(例如，字线WLt-1、WLt+1、WLt-2和WLt+2)的地址HREF_ADDRa、HREF_ADDRb、HREF_ADDRc和HREF_ADDRd的锤击刷新地址HREF_ADDR，并且针对邻近的字线WLt-1、WLt+1、WLt-2和WLt+2的刷新操作可基于(例如，响应于)锤击刷新地址HREF_ADDR附加地被执行，以减少或可能防止存储在存储器单元MC中的数据的丢失。

图31A和图31B示出关于在激活时间点t1至t15或在激活时间点t1至t10以脉冲形状被激活的刷新控制信号IREF生成刷新时钟信号RCK、锤击刷新信号HREF、计数器刷新地址CREF_ADDR和锤击刷新地址HREF_ADDR。刷新控制信号IREF的激活时间点t1至t15或激活时间点t1至t10之间的间隔可以是规则的或不规则的。

参照图5和图31A，刷新时钟生成器420可与刷新控制信号IREF的激活时间点t1至t15之中的一些时间点t1至t4、t6至t10、以及t12至t14同步地激活刷新时钟信号RCK，并且刷新控制逻辑410可与其他时间点t5和t11同步地激活锤击刷新信号HREF。

刷新计数器430可与刷新时钟信号RCK的激活时间点t1至t4、t6至t10、以及t12至t14同步地生成表示顺序地改变的地址X+1至X+12的计数器刷新地址CREF_ADDR。锤击刷新地址生成器440可与锤击刷新信号HREF的激活时间点t5和t11同步地生成表示与锤击地址的行物理邻近的行的地址Ha1和Ha2的锤击刷新地址HREF_ADDR。

参照图5和图31B，刷新时钟生成器420可与刷新控制信号IREF的激活时间点t1至t10之中的一些时间点t1至t4、以及t7至t9同步地激活刷新时钟信号RCK，并且刷新控制逻辑410可与其他时间点t5和t6同步地激活锤击刷新信号HREF。

刷新计数器430可与刷新时钟信号RCK的激活时间点t1至t4、以及t7至t9同步地生成表示顺序地改变的地址X+1至X+7的计数器刷新地址CREF_ADDR。锤击刷新地址生成器440可与锤击刷新信号HREF的激活时间点t5和t6同步地生成表示与锤击地址的行物理邻近的行的地址Ha1和Ha2的锤击刷新地址HREF_ADDR。

参照图5和图32，锤击刷新地址生成器440可与锤击刷新信号HREF的激活时间点t5、t6、t7、t8同步地生成表示与锤击地址的行物理邻近的行的地址Ha1、Ha2、Ha3和Ha4的锤击刷新地址HREF_ADDR。

在图33中，差分时钟信号对CK_t和CK_c以及基于差分时钟信号对CK_t和CK_c的时间点Ta、Tb、Tc、Td、Te、Tf、Tg、Th和Ti被示出。

参照图1、图2、图3和图33，差分时钟信号对CK_t和CK_f以及命令CMD从时间点Tc被施加到半导体存储器装置200，电力PWR和复位信号RST_n从时间点Tb被施加到半导体存储器装置200，并且芯片选择信号CS_n在时间点Tb与Tc之间被施加到半导体存储器装置200。

在时间点Tf，存储器控制器30将模式寄存器写入命令MRW和模式寄存器读取命令MRR施加到半导体存储器装置200，在时间点Tg，半导体存储器装置200中的行锤击管理电路500响应于来自存储器控制器30的激活计数随机初始化命令AC_Rad_Init将随机计数数据写入每个存储器单元行中的计数单元中，并且半导体存储器装置200进入自刷新模式以维持随机计数数据。

在从时间点Tg经过与执行激活计数随机初始化命令AC_Rad_Init的时间段tAC_Rad_Init对应的时间间隔之后的时间点Th，存储器控制器30将自刷新退出命令SRX施加到半导体存储器装置200，并且半导体存储器装置200在时间点Th与Ti之间的时间间隔tSRX期间退出自刷新模式并进入正常模式。在一个实施例中，命令CMD还可包括无操作命令NOP和有效命令VALID等。

图34是示出根据示例实施例的上电序列的示例的时序图。

参照图34，上电序列可包括第一时间间隔INT21、第二时间间隔INT22和第三时间间隔INT23。

第一时间间隔INT21可对应于半导体存储器装置200接收复位信号RST_n的时间点与半导体存储器装置200接收芯片选择信号CS_n的时间点之间的时间间隔，第二时间间隔INT22可对应于半导体存储器装置200接收芯片选择信号CS_n的时间点与半导体存储器装置200能够接收命令的时间点之间的时间间隔，并且第三时间间隔INT23可对应于半导体存储器装置200接收实际命令的时间间隔。

在第一时间间隔INT21期间，半导体存储器装置200中的行锤击管理电路500可自动地生成随机计数数据，并且在不从存储器控制器30接收命令的情况下将随机计数数据存储在多个存储器单元行中的每个的计数单元中。

在第二时间间隔INT22期间，半导体存储器装置200可用存储器控制器30执行训练，并且当第三时间间隔INT23开始时，半导体存储器装置200可基于从存储器控制器30接收的命令执行正常操作。

如果行锤击管理电路500在第一时间间隔INT21期间不自动地生成随机计数数据并且不将随机计数数据存储在多个存储器单元行中的每个的计数单元中，那么恶意黑客可在第三时间间隔INT23开始时生成对存储器单元行的重复访问以导致行锤击管理电路500中的锤击地址队列中的溢出。然而，因为根据示例实施例的半导体存储器装置200中的行锤击管理电路500在第一时间间隔INT21期间在不从存储器控制器30接收命令的情况下自动地生成随机计数数据并且将随机计数数据存储在多个存储器单元行中的每个的计数单元中，所以尽管对存储器单元行的重复访问被生成，行锤击管理电路500也可防止在锤击地址队列中发生的溢出。

图35是示出根据示例实施例的半导体存储器装置的框图。

参照图35，半导体存储器装置800可包括在堆叠式芯片结构中提供软错误分析和校正功能的至少一个缓冲器裸片810和多个存储器裸片820-1(第一裸片)至820-p(第p裸片)(p是等于或大于3的自然数)。

多个存储器裸片820-1至820-p被堆叠在缓冲器裸片810上，并且通过多个硅通孔(TSV)线传送数据。

多个存储器裸片820-1至820-p中的每个可包括用于存储数据的单元核821、基于待发送到至少一个缓冲器裸片810的传输数据生成传输奇偶校验位(即，传输奇偶校验数据)的单元核ECC引擎823、刷新控制电路(RCC)825、以及行锤击管理电路(RHMC)827。单元核821可包括具有DRAM单元结构的多个存储器单元。

刷新控制电路825可采用图5的刷新控制电路400，并且行锤击管理电路827可采用图8的行锤击管理电路500。行锤击管理电路827可自动地将随机计数数据存储在多个存储器单元行中的每个中的计数单元中，可将多个存储器单元行中的每个的激活计数作为计数数据存储在多个存储器单元行中的每个中，可基于在激活命令之后施加的后续命令来更新计数数据，并且因此可管理全部存储器单元行的行锤击。行锤击管理电路827可包括锤击地址队列。锤击地址队列可响应于候选锤击地址被存储在锤击地址队列中的全部FIFO寄存器中而将提供给存储器控制器的警报信号的逻辑电平从第一逻辑电平转变为第二逻辑电平，并且可输出候选锤击地址中的一个作为锤击地址。刷新控制电路825可从行锤击管理电路827接收锤击地址，并且可对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。

缓冲器裸片810可包括过孔ECC引擎(via ECC engine)812，过孔ECC引擎(via ECCengine)812在从通过TSV线接收的传输数据检测到传输错误时使用传输奇偶校验位来校正传输错误，并且生成纠错后的数据。

缓冲器裸片810还可包括数据I/O缓冲器816。数据I/O缓冲器816可通过对来自过孔ECC引擎812的数据DTA进行采样来生成数据信号DQ，并且可将数据信号DQ输出到外部(例如，到外部源)。

半导体存储器装置800可以是通过TSV线传送数据和控制信号的堆叠芯片型存储器装置或堆叠式存储器装置。TSV线也可被称为“贯穿电极”。

单元核ECC引擎823可在从存储器裸片820-p输出的传输数据被发送之前对传输数据执行纠错。

形成在一个存储器裸片820-p处的数据TSV线组832可包括TSV线L1、L2、…、Lp(p可以是大于2的正整数)，并且奇偶校验TSV线组834可包括TSV线L10至L1q(q可以是正整数)。数据TSV线组832的TSV线L1、L2、…、Lp和奇偶校验TSV线组834的奇偶校验TSV线L10至L1q可连接到相应地形成在存储器裸片820-1至820-p之间的微凸块MCB。

半导体存储器装置800可具有三维(3D)芯片结构或2.5D芯片结构，以通过数据总线B10与主机通信。缓冲器裸片810可通过数据总线B10与存储器控制器连接。

根据示例实施例，如图35中所示，单元核ECC引擎823可被包括在存储器裸片中，并且过孔ECC引擎812可被包括在缓冲器裸片中。因此，可以检测并校正软数据故障。软数据故障可包括在通过TSV线发送数据时由于噪声而生成的传输错误。

参照图36，半导体封装件900可包括一个或多个堆叠式存储器装置910和图形处理器(GPU)920。

堆叠式存储器装置910和GPU 920可安装在插入件930上，并且安装有堆叠式存储器装置910和GPU 920的插入件可安装在封装基底940上，封装基底940安装在焊球950上。GPU 920可与可执行存储器控制功能的半导体装置对应，并且例如，GPU 920可被实现为应用处理器(AP)。GPU 920可包括具有调度器的存储器控制器。

堆叠式存储器装置910可以以各种形式实现，并且堆叠式存储器装置910可以是堆叠有多个层的高带宽存储器(HBM)形式的存储器装置。因此，堆叠式存储器装置910可包括缓冲器裸片和多个存储器裸片，并且多个存储器裸片中的每个可包括刷新控制电路和行锤击管理电路。

多个堆叠式存储器装置910可安装在插入件930上，并且GPU 920可与多个堆叠式存储器装置910通信。例如，每个堆叠式存储器装置910和GPU 920可包括物理区域，并且通信可通过物理区域在堆叠式存储器装置910与GPU 920之间被执行。同时，当堆叠式存储器装置910包括直接访问区域时，测试信号可通过安装在封装基底940下方的导电装置(例如，焊球950)和直接访问区域被提供给堆叠式存储器装置910。

图37是示出根据示例实施例的具有四存储列(quad-rank)存储器模块的存储器系统的框图。

参照图37，存储器系统1000可包括存储器控制器1010和/或存储器模块1020和1030。虽然两个存储器模块在图37中被描绘，但是根据一些示例实施例，更多或更少的存储器模块可被包括在存储器系统1000中。

存储器控制器1010可控制存储器模块1020和/或1030，以便执行从处理器和/或主机供应的命令。存储器控制器1010可使用处理电路系统(例如，处理器)来实现和/或可用主机、应用处理器或片上系统(SoC)来实现。为了信号完整性，源极端接可用存储器控制器1010的总线1040上的电阻器RTT来实现。电阻器RTT可连接到电源电压VDDQ。存储器控制器1010可包括发送器1011和接收器1013，发送器1011可将信号发送给存储器模块1020和1030中的至少一个，接收器1013可从存储器模块1020和1030中的至少一个接收信号。存储器控制器1010可包括CPU 1015。

存储器模块1020和1030可被称为第一存储器模块1020和第二存储器模块1030。第一存储器模块1020和第二存储器模块1030可通过总线1040连接到存储器控制器1010。第一存储器模块1020和第二存储器模块1030中的每个可包括多个半导体存储器装置和/或寄存器时钟驱动器。第一存储器模块1020可包括存储器存储列RK1和RK2，并且第二存储器模块1030可包括存储器存储列RK3和RK4。

存储器存储列RK1可包括半导体存储器装置1021和1022，并且存储器存储列RK2可包括半导体存储器装置1023和1024。尽管未示出，但是存储器存储列RK3和RK4中的每个可包括半导体存储器装置。半导体存储器装置1021、1022、1023和1024中的每个可采用图3的半导体存储器装置200。

半导体存储器装置1021、1022、1023和1024中的每个可通过警报引脚1025和总线1040连接到存储器控制器1010。半导体存储器装置1021、1022、1023和1024中的每个可通过改变警报信号的逻辑电平经由警报引脚1025，将错误状态通知给存储器控制器1010。

半导体存储器装置1021、1022、1023和1024中的每个的警报引脚1025可共同连接到总线1040。当半导体存储器装置1021、1022、1023和1024中的至少一个改变警报信号的逻辑电平时，电阻器RTT之间的的电压被改变，并且因此，CPU 1015可识别锤击地址队列已满的情况发生在半导体存储器装置1021、1022、1023和1024中的至少一个中。

本公开的方面可被应用于使用采用易失性存储器单元的半导体存储器装置的系统。例如，本公开的方面可被应用于使用半导体存储器装置作为工作存储器的系统(诸如，智能电话、导航系统、笔记本计算机、台式计算机和游戏控制台)。

如在此所使用的，术语“包括”、“包含”、“具有”及其任何其他变型说明存在陈述的特征、整数、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。

前述内容是示例实施例的说明，而不应被解释为对其进行限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解，在实质上不脱离本公开的情况下，在示例实施例中许多修改是可行的。因此，全部这样的修改旨在包括在如权利要求中限定的本公开的范围内。

Claims

1.一种半导体存储器装置，包括：

存储器单元阵列，包括由多个行地址指定的多个存储器单元行，所述多个存储器单元行中的每个包括多个存储器单元；

行锤击管理电路，包括锤击地址队列，并且被配置为：

在所述半导体存储器装置的上电序列期间，自动地将随机计数数据存储在所述多个存储器单元行中的每个的计数单元中，并且

响应于来自外部存储器控制器的激活命令，通过对与所述多个存储器单元行中的每个相关联的访问的次数进行计数来确定计数值，并且将计数值作为计数数据存储在所述多个存储器单元行中的每个的计数单元中，

其中，锤击地址队列被配置为：

基于计数值与参考次数的比较，存储所述多个行地址中的一个或多个行地址达第一数量，所述多个行地址中的所述一个或多个行地址是候选锤击地址；并且

输出存储在锤击地址队列中的候选锤击地址中的一个作为锤击地址；以及

刷新控制电路，被配置为接收锤击地址，并且对所述多个存储器单元行中的物理邻近于与锤击地址对应的存储器单元行的一个或多个存储器单元行执行锤击刷新操作。

2.根据权利要求1所述的半导体存储器装置，其中，候选锤击地址被访问等于或大于参考次数，并且

其中，行锤击管理电路还包括：

自动初始化控制器，被配置为基于功率稳定信号和反熔丝标志信号，生成随机计数数据和指定所述多个存储器单元行中的每个的所述多个行地址，

其中，功率稳定信号指示基于在所述半导体存储器装置的上电序列期间接收的外部电压生成的操作电压已经达到参考电压电平，并且

其中，反熔丝标志信号指示与所述半导体存储器装置的反熔丝电路相关联的信息已经被传送。

3.根据权利要求2所述的半导体存储器装置，其中，自动初始化控制器包括：

信号生成器，被配置为基于反熔丝标志信号生成随机初始化信号；

间隔信号生成器，被配置为基于随机初始化信号生成在第一时间间隔期间激活的间隔信号；

时序生成器，被配置为基于间隔信号生成激活信号、激活间隔信号和写入信号；

行地址生成器，被配置为基于激活信号生成所述多个行地址，并且被配置为响应于生成所述多个行地址完成而生成完成信号；

随机种子生成器，被配置为基于功率稳定信号生成随机种子；以及

随机计数数据生成器，被配置为基于随机种子生成随机计数数据。

4.根据权利要求3所述的半导体存储器装置，其中，时序生成器被配置为：

生成激活间隔信号，使得连接到所述多个存储器单元行的字线在第二时间间隔期间分别顺序地被使能；并且

在激活间隔信号的激活间隔内激活写入信号。

5.根据权利要求4所述的半导体存储器装置，其中，行锤击管理电路被配置为：响应于写入信号，将随机计数数据写入所述多个存储器单元行中的每个的计数单元中。

6.根据权利要求3所述的半导体存储器装置，其中，行地址生成器被配置为：顺序地生成所述多个行地址，并且

其中，随机计数数据生成器被配置为：随机地生成随机计数数据。

7.根据权利要求3所述的半导体存储器装置，其中，行地址生成器被配置为：随机地生成所述多个行地址，并且

其中，随机计数数据生成器被配置为：顺序地生成随机计数数据。

8.根据权利要求3所述的半导体存储器装置，其中，随机种子生成器包括：

振荡器，被配置为响应于功率稳定信号而在上电序列中进行操作，并且生成具有第一频率的时钟信号；以及

计数器，被配置为通过对时钟信号进行计数来生成计数信号，并且输出计数信号作为随机种子。

9.根据权利要求3所述的半导体存储器装置，其中，随机种子生成器包括：

振荡器，被配置为响应于功率稳定信号而在上电序列中进行操作，并且生成具有第一频率的时钟信号；

计数器，被配置为通过对时钟信号进行计数来生成计数信号；以及

锁存电路，被配置为通过基于反熔丝标志信号对计数信号进行锁存来输出随机种子。

10.根据权利要求3所述的半导体存储器装置，其中，间隔信号生成器被配置为：

响应于随机初始化信号的转变，使间隔信号激活；并且

响应于完成信号被激活，使间隔信号去激活。

11.根据权利要求1所述的半导体存储器装置，其中，在上电序列和存储器控制器与所述半导体存储器装置之间的训练完成之后，所述半导体存储器装置的控制逻辑电路从存储器控制器接收命令，并且

其中，行锤击管理电路被配置为：响应于在激活命令之后施加的第一命令而执行内部读取-更新-写入操作，内部读取-更新-写入操作包括：从来自所述多个存储器单元行的目标存储器单元行的计数单元读取计数数据，更新读取的计数数据，以及将更新后的计数数据写入目标存储器单元行的计数单元中。

12.根据权利要求1所述的半导体存储器装置，其中，存储器单元阵列包括多个存储体阵列，并且所述多个存储体阵列中的每个包括所述多个存储器单元行，并且

其中，行锤击管理电路被配置为：在上电序列期间，将随机计数数据并行地存储在所述多个存储体阵列中的每个的所述多个存储器单元行中的每个的计数单元中。

13.根据权利要求1所述的半导体存储器装置，其中，行锤击管理电路被配置为：在上电序列期间，将随机计数数据并行地存储在所述多个存储器单元行中的两个或更多个存储器单元行的计数单元中，并且

其中，所述多个存储器单元行中的所述两个或更多个存储器单元行中的每个在存储器单元阵列的不同子阵列块中。

14.根据权利要求1所述的半导体存储器装置，其中，行锤击管理电路还包括：

加法器，被配置为更新从来自所述多个存储器单元行的目标存储器单元行的计数单元读取的计数数据，并且输出更新后的计数数据；以及

比较器，被配置为将从目标存储器单元行的计数单元读取的计数数据与参考次数进行比较，并且输出第一比较信号，并且

其中，锤击地址队列被配置为：响应于第一比较信号指示从目标存储器单元行的计数单元读取的计数数据等于或大于参考次数，存储指定目标存储器单元行的目标访问地址。

15.根据权利要求14所述的半导体存储器装置，其中，锤击地址队列包括：

多个先进先出FIFO寄存器，被配置为存储候选锤击地址，其中，所述多个FIFO寄存器的数量与第一数量对应，并且其中，候选锤击地址中的首先存储在所述多个FIFO寄存器中的一个候选锤击地址是第一候选锤击地址；以及

监测器逻辑，电连接到所述多个FIFO寄存器，并且被配置为：

管理所述多个FIFO寄存器，

监测所述多个FIFO寄存器中的每个是否存储候选锤击地址中的相应的一个，

响应于存储在所述多个FIFO寄存器中的候选锤击地址的数量达到第一数量，输出第一候选锤击地址作为锤击地址，并且

响应于输出锤击地址，将提供给存储器控制器的警报信号的逻辑电平从第一逻辑电平转变为第二逻辑电平，第二逻辑电平与第一逻辑电平不同。

16.根据权利要求15所述的半导体存储器装置，其中，刷新控制电路被配置为：响应于基于来自存储器控制器的刷新管理命令的刷新管理信号，对所述多个存储器单元行中的所述一个或多个存储器单元行执行锤击刷新操作，并且

其中，存储器控制器响应于警报信号的转变，发出刷新管理命令。

17.根据权利要求1所述的半导体存储器装置，还包括：

纠错码ECC引擎，被配置为：

通过对来自所述多个存储器单元行中的每个中的正常单元的数据执行第一ECC编码操作来生成奇偶校验数据，并且

对计数数据执行第二ECC编码操作以生成计数奇偶校验数据；以及控制逻辑电路，被配置为控制行锤击管理电路和ECC引擎，

其中，存储器单元阵列包括：

正常单元区域，包括正常单元和计数单元，正常单元被配置为存储所述数据，计数单元被配置为存储计数数据；以及

奇偶校验单元区域，被配置为存储奇偶校验数据和计数奇偶校验数据，

其中，正常单元区域包括在第一方向和第二方向上布置的多个子阵列块，所述多个子阵列块中的每个包括来自所述多个存储器单元的易失性存储器单元，第二方向与第一方向交叉，并且

其中，所述多个子阵列块的一部分包括计数单元。

18.根据权利要求1至17中任一项所述的半导体存储器装置，其中，刷新控制电路包括：

刷新控制逻辑，被配置为响应于基于来自存储器控制器的刷新管理命令的刷新管理信号生成锤击刷新信号，其中，刷新管理命令由存储器控制器响应于警报信号的转变而发出；

刷新时钟生成器，被配置为响应于刷新信号生成刷新时钟信号；

刷新计数器，被配置为生成与对所述多个存储器单元行的正常刷新操作相关联的计数器刷新地址；

锤击地址存储设备，被配置为存储锤击地址，并且被配置为响应于锤击刷新信号而输出锤击地址；以及

映射器，被配置为基于从锤击地址存储设备输出的锤击地址，生成指定所述多个存储器单元行中的所述一个或多个存储器单元行的锤击刷新地址。

19.一种存储器系统，包括：

半导体存储器装置；以及

存储器控制器，被配置为控制半导体存储器装置，

其中，半导体存储器装置包括：

行锤击管理电路，包括锤击地址队列，并且被配置为：

在半导体存储器装置的上电序列期间，独立于来自存储器控制器的命令自动地将随机计数数据存储在所述多个存储器单元行中的每个的计数单元中；并且

响应于来自存储器控制器的激活命令，通过对与所述多个存储器单元行中的每个相关联的访问的次数进行计数来确定计数值，并且将计数值作为计数数据存储在所述多个存储器单元行中的每个的计数单元中，

其中，锤击地址队列被配置为：

20.一种半导体存储器装置，包括：

行锤击管理电路，包括锤击地址队列，并且被配置为：

其中，锤击地址队列被配置为：

基于计数值与参考次数的比较，存储所述多个行地址中的一个或多个行地址达第一数量，所述多个行地址中的一个或多个行地址是候选锤击地址；并且

输出存储在锤击地址队列中的候选锤击地址中的一个作为锤击地址；

刷新控制电路，被配置为接收锤击地址，并且对所述多个存储器单元行中的物理邻近于与锤击地址对应的存储器单元行的一个或多个存储器单元行执行锤击刷新操作；以及

控制逻辑电路，被配置为控制行锤击管理电路和刷新控制电路，并且

其中，控制逻辑电路被配置为：在随机计数数据被存储在所述多个存储器单元行中的每个的计数单元中之后，对所述多个存储器单元行执行自刷新操作。