TWI828094B - 記憶體控制器及包括其的記憶體系統 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 380
- 239000004065 semiconductor Substances 0.000 claims abstract description 148
- 230000004044 response Effects 0.000 claims description 53
- 230000008929 regeneration Effects 0.000 claims description 10
- 238000011069 regeneration method Methods 0.000 claims description 10
- 238000001514 detection method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 35
- 238000012937 correction Methods 0.000 description 14
- 102100021710 Endonuclease III-like protein 1 Human genes 0.000 description 11
- 102100021469 Equilibrative nucleoside transporter 1 Human genes 0.000 description 11
- 101000970385 Homo sapiens Endonuclease III-like protein 1 Proteins 0.000 description 11
- 101000822020 Homo sapiens Equilibrative nucleoside transporter 1 Proteins 0.000 description 11
- 101150040422 NTH2 gene Proteins 0.000 description 11
- 102100031102 C-C motif chemokine 4 Human genes 0.000 description 10
- 102100026620 E3 ubiquitin ligase TRAF3IP2 Human genes 0.000 description 10
- 101710140859 E3 ubiquitin ligase TRAF3IP2 Proteins 0.000 description 10
- 101000777470 Mus musculus C-C motif chemokine 4 Proteins 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 10
- 238000012545 processing Methods 0.000 description 8
- 238000003491 array Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 7
- 102100040428 Chitobiosyldiphosphodolichol beta-mannosyltransferase Human genes 0.000 description 5
- 101000891557 Homo sapiens Chitobiosyldiphosphodolichol beta-mannosyltransferase Proteins 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 102100039497 Choline transporter-like protein 3 Human genes 0.000 description 4
- 101000889279 Homo sapiens Choline transporter-like protein 3 Proteins 0.000 description 4
- 102100031699 Choline transporter-like protein 1 Human genes 0.000 description 3
- 101000940912 Homo sapiens Choline transporter-like protein 1 Proteins 0.000 description 3
- 101001074602 Homo sapiens Protein PIMREG Proteins 0.000 description 3
- 102100036258 Protein PIMREG Human genes 0.000 description 3
- 101000994634 Rattus norvegicus Potassium voltage-gated channel subfamily A member 1 Proteins 0.000 description 3
- 101001026212 Rattus norvegicus Potassium voltage-gated channel subfamily A member 3 Proteins 0.000 description 3
- 101001026190 Rattus norvegicus Potassium voltage-gated channel subfamily A member 6 Proteins 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 238000001994 activation Methods 0.000 description 3
- 230000001413 cellular effect Effects 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 102100035954 Choline transporter-like protein 2 Human genes 0.000 description 2
- 102100021468 Equilibrative nucleoside transporter 2 Human genes 0.000 description 2
- 101000948115 Homo sapiens Choline transporter-like protein 2 Proteins 0.000 description 2
- 101000822017 Homo sapiens Equilibrative nucleoside transporter 2 Proteins 0.000 description 2
- 101000859935 Homo sapiens Protein CREG1 Proteins 0.000 description 2
- 102100027796 Protein CREG1 Human genes 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101100084617 Arabidopsis thaliana PBG1 gene Proteins 0.000 description 1
- 102100021472 Equilibrative nucleoside transporter 3 Human genes 0.000 description 1
- 101000822041 Homo sapiens Equilibrative nucleoside transporter 3 Proteins 0.000 description 1
- 101001005556 Homo sapiens Mitogen-activated protein kinase kinase kinase 19 Proteins 0.000 description 1
- 101000919019 Homo sapiens Probable ATP-dependent RNA helicase DDX6 Proteins 0.000 description 1
- 101000919310 Homo sapiens Protein CREG2 Proteins 0.000 description 1
- 101100237293 Leishmania infantum METK gene Proteins 0.000 description 1
- 101150108651 MAT2 gene Proteins 0.000 description 1
- 102100029369 Protein CREG2 Human genes 0.000 description 1
- 101710186227 S-adenosylmethionine synthase Proteins 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012958 reprocessing Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000012549 training Methods 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- G06F3/0601—Interfaces specially adapted for storage systems
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- G06F3/0601—Interfaces specially adapted for storage systems
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40622—Partial refresh of memory arrays
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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Abstract
一種用於對半導體記憶體裝置進行控制的記憶體控制器
包括列鎚擊管理電路及排程器。所述列鎚擊管理電路對與對半導體記憶體裝置的多個記憶體胞元列的存取相關聯的各存取位址進行計數，以在列鎚擊管理電路中儲存計數值，且基於計數值確定鎚擊位址及鎚擊位址的類型，所述鎚擊位址與所述多個記憶體胞元列之中被密集存取的至少一個記憶體胞元列相關聯，所述鎚擊位址的所述類型與對鎚擊位址的管理的緊急度相關聯。所述排程器基於鎚擊位址的類型而根據不同的命令協定將鎚擊位址傳輸至半導體記憶體裝置。
Description
本揭露是有關於記憶體，且更具體而言是有關於用於對包括記憶體控制器的鎚擊事件(hammer event)記憶體系統進行偵測的記憶體控制器。
本申請案主張在2021年8月30日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0114407號的優先權權益，所述韓國專利申請案的揭露內容全文以引用的方式併入本案。
半導體記憶體裝置可被分類為揮發性記憶體裝置或非揮發性記憶體裝置。揮發性記憶體裝置是指在斷電時會丟失儲存於其中的資料的記憶體裝置。作為揮發性記憶體裝置的實例，動態隨機存取記憶體(dynamic random access memory，DRAM)可用於各種裝置，例如行動系統、伺服器或圖形裝置。
在例如動態隨機存取記憶體(DRAM)裝置等揮發性記
憶體裝置中，儲存於記憶體胞元中的胞元電荷可能會因洩漏電流而丟失。另外，當字元線在現用狀態與預充電狀態之間頻繁變換時(例如，當字元線已被密集存取或頻繁存取時)，與和頻繁存取的字元線相鄰的字元線連接的受影響記憶體胞元可能會丟失所儲存的電荷。可在資料由於胞元電荷的洩漏而丟失之前藉由再充電來維持儲存於記憶體胞元中的電荷。胞元電荷的此種再充電被稱為再新操作，且可在胞元電荷顯著丟失之前重覆實行再新操作。
示例性實施例可提供一種用於對半導體記憶體裝置進行控制、進而能夠更高效地對被密集存取的記憶體胞元列實行鎚擊再新操作(hammer refresh operation)的記憶體控制器。
示例性實施例可提供一種能夠更高效地實行鎚擊再新操作的記憶體系統。
根據示例性實施例，一種用於對半導體記憶體裝置進行控制的記憶體控制器包括列鎚擊管理電路及排程器。所述列鎚擊管理電路對與對所述半導體記憶體裝置的多個記憶體胞元列的存取相關聯的各存取位址進行計數以在所述列鎚擊管理電路中儲存計數值，且基於所述計數值確定鎚擊位址及所述鎚擊位址的類型，所述鎚擊位址與所述多個記憶體胞元列之中被密集存取的至少一個記憶體胞元列相關聯，所述鎚擊位址的所述類型與對所述鎚擊位址的管理的緊急度(urgency)相關聯。所述排程器基於所
述鎚擊位址的所述類型而根據不同的命令協定將所述鎚擊位址傳輸至所述半導體記憶體裝置。
根據示例性實施例，一種記憶體系統包括半導體記憶體裝置及記憶體控制器。所述半導體記憶體裝置包括記憶體胞元陣列，所述記憶體胞元陣列包括多個記憶體胞元列，且各所述多個記憶體胞元列包括多個揮發性記憶體胞元。所述記憶體控制器：對與對所述多個記憶體胞元列的存取相關聯的各存取位址進行計數；基於所述計數確定鎚擊位址及所述鎚擊位址的類型，所述鎚擊位址與所述多個記憶體胞元列之中被密集存取的至少一個記憶體胞元列相關聯，所述鎚擊位址的所述類型與對所述鎚擊位址的管理的緊急度相關聯；以及基於所述鎚擊位址的所述類型而根據不同的命令協定將所述鎚擊位址傳輸至所述半導體記憶體裝置。
根據示例性實施例，一種記憶體系統包括半導體記憶體裝置及記憶體控制器。所述半導體記憶體裝置包括記憶體胞元陣列，所述記憶體胞元陣列包括多個記憶體胞元列，且各所述多個記憶體胞元列包括多個揮發性記憶體胞元。所述記憶體控制器：對與對所述多個記憶體胞元列的存取相關聯的各存取位址進行計數；基於所述計數確定鎚擊位址及所述鎚擊位址的類型，所述鎚擊位址與所述多個記憶體胞元列之中被密集存取的至少一個記憶體胞元列相關聯，所述鎚擊位址的所述類型與對所述鎚擊位址的管理的緊急度相關聯；以及基於所述鎚擊位址的所述類型而根據不同的命令協定將所述鎚擊位址傳輸至所述半導體記憶體裝置。
所述記憶體控制器包括列鎚擊管理電路及排程器。所述列鎚擊管理電路對各所述存取位址進行計數以在所述列鎚擊管理電路中儲存計數值且基於所述計數值確定所述鎚擊位址及所述鎚擊位址的所述類型。所述半導體記憶體裝置更包括再新控制電路。所述再新控制電路基於所述鎚擊位址產生鎚擊再新位址，所述鎚擊再新位址指定在實體上與和所述鎚擊位址對應的記憶體胞元列相鄰的受害記憶體胞元列(victim memory cell row)的位址。
據以，所述記憶體控制器因應於第二類型的鎚擊位址而向半導體記憶體裝置施加直接再新管理命令，使得半導體記憶體裝置立即對受害記憶體胞元列實行鎚擊再新操作，且記憶體控制器因應於第一類型的鎚擊位址而向半導體記憶體裝置施加再新命令而非直接再新管理命令，使得半導體記憶體裝置在再新間隔內對受害記憶體胞元列實行鎚擊再新操作。因此，記憶體系統可不會使效能劣化且可不會違反命令排程。
20:記憶體系統
30:記憶體控制器
31、B10:匯流排
35:中央處理單元(CPU)
40:再新邏輯
45:主機介面
50:直接再新管理(DRFM)控制邏輯
55:排程器
60:記憶體介面
100:列鎚擊(RH)管理電路
120:存取儲存器
120a:SBK_A/儲存區塊
120s:SBK_S/儲存區塊
140:存取儲存器控制器
150:位址比較器
155:計數器
160:監測器邏輯
165:暫存器
170:搜尋電路
180:內容可尋址記憶體(CAM)
190:CAM控制器
200:半導體記憶體裝置/記憶體裝置
210:控制邏輯電路
211:命令解碼器
212:模式暫存器設定(MRS)
220:位址暫存器
225:時脈緩衝器
230:記憶體組控制邏輯
235:資料時脈緩衝器
237:電流模式邏輯(CML)驅動器
239:位準(C2C)轉換器
240:列位址多工器
250:行位址鎖存器
260:列解碼器
260a:第一列解碼器
260s:第十六列解碼器
270:行解碼器
270a:第一行解碼器
270s:第十六行解碼器
285:感測放大器單元
285a:第一感測放大器
285s:第十六感測放大器
290:輸入/輸出(I/O)閘控電路
310:記憶體胞元陣列
310a:第一記憶體組陣列
310s:第十六記憶體組陣列
320:資料I/O緩衝器
390:誤差校正碼(ECC)引擎
400、825:再新控制電路(RCC)
410:再新控制邏輯
420、420a、420b:再新時脈產生器
421、422、423、427:振盪器
424:多工器
425a、425b:解碼器
426:偏置單元
430:再新計數器
440:鎚擊再新位址產生器/鎚擊位址產生器
450:鎚擊位址儲存器
460:映射器
610:時脈校正電路
630:時脈產生電路
800:半導體記憶體裝置
810:緩衝器晶粒
812:通孔ECC引擎
814:時脈管理單元(CMU)
816:資料I/O緩衝器
821:胞元核心
820-1、820-2~820-p-1、820-p:記憶體晶粒
823:胞元核心ECC引擎
900:半導體封裝
910:堆疊記憶體裝置
920:圖形處理單元(GPU)
930:中介層
832:資料TSV線群組
834:同位TSV線群組
940:封裝基板
950:焊料球
ACLKI:第一經調整時脈訊號
ACLKIB:第三經調整時脈訊號
ACLKQ:第二經調整時脈訊號
ACLKQB:第四經調整時脈訊號
ACT1:第一現用命令
ACT2:第二現用命令
ADDR:位址(訊號)
AP:自動預充電資訊
AREG1、AREG2、AREG3~AREGN:位址暫存器
B1:第一位元
B2:第二位元
B3:第三位元
B4:第四位元
BK:最高有效位元/第K位元
BA0、BA1、BA2、BA3:記憶體組位址位元/位元
BANK_ADDR:記憶體組位址
BG:記憶體組群組模式
BG0、BG1、C0、C1、C2、C3、C4、C5:位元
BLS、BTL、BTL1、BTL2~BTL2n-1、BTL2n、BTLg-1、BTLg、BTLg+1:位元線
C11、C12、C13~C1K、C21、C22、C23~C2K、CN1、CN2、CN3~CNK:CAM胞元
CA0:第一命令-位址訊號
CA1:第二命令-位址訊號
CA2:第三命令-位址訊號
CA3:第四命令-位址訊號
CA4:第五命令-位址訊號
CA5:第六命令-位址訊號
CA6:第七命令-位址訊號
CARE RA[i]、HADDR、H-RDRFM:鎚擊位址
CK、CK_t:時脈訊號
CKI、CKIB、CKQ、CKQB、ICK:內部時脈訊號
CLG:控制邏輯
CLKI:第一時脈訊號
CLKIB:第二時脈訊號
CMD:命令
CNT、CV:計數值
COL_ADDR:行位址
CREF_ADDR:計數器再新位址
CREG1、CREG2、CREG3~CREGN:計數暫存器
CS:比較訊號/晶片選擇訊號
CTL1:第一控制訊號
CTL2:第二控制訊號
CTL3:第三控制訊號
CW:碼字
D1、D2:方向
DQ:資料訊號
DQS:選通訊號
DRFM:再新管理命令
DRMS:直接再新管理訊號
DTA:資料
ENT1:表項資料/第一表項資料
ENT2:表項資料/第二表項資料
ENT3~ENTN-1、ENTi:表項資料
ENTN:表項資料/第N表項資料
FE:下降邊緣
H:邏輯高位準
H_DRFM:鎚擊再新
Ha1、Ha2、Ha3、Ha4、HREF_ADDRa、HREF_ADDRb、HREF_ADDRc、HREF_ADDRd、X+1、X+2、X+3、X+4、X+5、X+6、X+7、X+8、X+9、X+10、X+11、X+12:位址
HED:列鎚擊事件偵測訊號
HREF_ADDR:鎚擊再新位址
IREF:再新控制訊號
IREF1:第一再新控制訊號
IREF2:第二再新控制訊號
L:邏輯低位準
L1、L2、Lp:TSV線
L10、Lq:同位TSV線/TSV線
MAT、MAT1、MAT2~MATi~MATN:匹配訊號
MC:記憶體胞元
MCB:微凸塊
ML1:匹配線/第一匹配線
ML2:匹配線/第二匹配線
ML3、ML4、ML5~MLN-1:匹配線
MLN:匹配線/第N匹配線
MS:模式訊號
NTH:參考數目
NTH1:第一參考數目
NTH2:第二參考數目
OCLK:輸出時脈訊號
PRE:預充電命令
R0、R1、R2、R3、R4、R5、R6、R7、R8、R9、R10、R11、R12、R13、R14、R15、R16、R17:位元/列位址位元
RA[i]、T_ROW_ADDR:目標列位址
RCK、RCK1、RCK2、RCK3:再新時脈訊號
RCS1、RCS2:時脈控制訊號
RD、RD16、RD32:讀取命令
RE:上升邊緣
REF:再新命令
REF_ADDR:再新列位址/再新位址
RFM:再新管理
ROW_ADDR、SRA:列位址
RWC:讀取-寫入電路
S110、S120、S130、S140、S150、S155、S160、S165、S170、S175、S180、S210、S220、S230、S240、S250、S260、S270、S310、S330、S350:操作
SA1、SA2~SAN:感測放大器
SDD:搜尋資料驅動器
SL1:搜尋線/第一搜尋線
SL2:搜尋線/第二搜尋線
SL3:搜尋線/第三搜尋線
SL4:搜尋線/第四搜尋線
SL5~SLK-1:搜尋線
SLK:搜尋線/第K搜尋線
SU1、SU2、SU3~SUN:儲存單元
t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11、t12、t13、t14、t15:時間點
TCS:定時控制訊號
TP:預充電電路
tRAS:時段
tRFC:再新循環間隔
tRP:預充電時間
TYS:類型訊號
V:邏輯低位準/邏輯高位準
VCON:控制電壓
VPR:預充電電壓
WCK:資料時脈訊號
WCK_c、WCK_t:差分時脈訊號
WL、WL1、WL2~WL2m-1、WL2m、WLS、WLt-2、WLt-1、WLt+1、WLt+2:字元線
WLt:中間字元線/鎚擊字元線/字元線
WR、WR16、WR32:寫入命令
以下將參照附圖更詳細地闡述示例性實施例。
圖1是示出根據示例性實施例的記憶體系統的方塊圖。
圖2是示出根據示例性實施例的圖1中的記憶體控制器的方塊圖。
圖3是示出圖2中的記憶體控制器中的列鎚擊管理電路的實例的方塊圖。
圖4是示出根據示例性實施例的圖3所示列鎚擊管理電路中所包括的存取儲存器(access storage)的實例的圖。
圖5是示出根據示例性實施例的圖3中的存取儲存器控制器的實例的方塊圖。
圖6是示出根據示例性實施例的可包括於圖3所示列鎚擊管理電路中的搜尋電路的方塊圖。
圖7是示出圖6所示搜尋電路中所包括的內容可尋址記憶體的示意性配置的圖。
圖8是示出根據示例性實施例的圖1中的半導體記憶體裝置的方塊圖。
圖9示出圖8所示半導體記憶體裝置中的第一記憶體組(bank)陣列的實例。
圖10A是示出根據示例性實施例的圖8所示半導體記憶體裝置中的資料時脈緩衝器的實例的方塊圖。
圖10B示出根據示例性實施例的圖8所示半導體記憶體裝置中的時脈校正電路直接接收資料時脈訊號。
圖11是示出根據示例性實施例的圖8中的再新控制電路的實例的方塊圖。
圖12是示出根據示例性實施例的圖11中所示的再新時脈產生器的實例的電路圖。
圖13是示出根據示例性實施例的圖11中的再新時脈產生器的另一實例的電路圖。
圖14至圖17示出可在圖1所示記憶體系統中使用的示例性命令。
圖18示出記憶體控制器因應於第一類型的鎚擊位址而使用的第一命令協定的實例。
圖19示出記憶體控制器因應於第二類型的鎚擊位址而使用的第一命令協定的實例。
圖20是示出記憶體胞元陣列的一部分以用於闡述因應於第一類型的鎚擊位址而產生鎚擊再新位址的圖。
圖21是示出記憶體胞元陣列的一部分以用於闡述因應於第二類型的鎚擊位址而產生鎚擊再新位址的圖。
圖22A及圖22B示出再新控制電路400因應於第一類型的鎚擊位址的示例性操作。
圖23示出再新控制電路400因應於第二類型的鎚擊位址的示例性操作。
圖24是示出根據示例性實施例的圖1中的記憶體控制器對鎚擊位址進行管理的操作的流程圖。
圖25是示出根據示例性實施例的圖1中的半導體記憶體裝置實行鎚擊再新操作的流程圖。
圖26是示出根據示例性實施例的操作記憶體系統的方法的流程圖。
圖27是示出根據示例性實施例的半導體記憶體裝置的方塊圖。
圖28是示出根據示例性實施例的包括堆疊記憶體裝置的半導體封裝的配置圖。
在下文中將參照附圖更全面地闡述各種示例性實施例，在附圖中示出示例性實施例。
圖1是示出根據示例性實施例的記憶體系統的方塊圖。
參照圖1，記憶體系統20可包括記憶體控制器30及/或半導體記憶體裝置200。
記憶體控制器30可對記憶體系統20的整體操作進行控制。記憶體控制器30可對外部主機與半導體記憶體裝置200之間的整體資料交換進行控制。舉例而言，記憶體控制器30可因應於來自主機的請求將資料寫入半導體記憶體裝置200中或者自半導體記憶體裝置200讀取資料。
另外，記憶體控制器30可向半導體記憶體裝置200發出操作命令以對半導體記憶體裝置200進行控制。在一些示例性實施例中，半導體記憶體裝置200是包括動態記憶體胞元的記憶體裝置，例如動態隨機存取記憶體(DRAM)、雙倍資料速率5(double data rate 5，DDR5)同步DRAM(synchronous DRAM，SDRAM)或低功率DDR5(low power DDR5，LPDDR5)SDRAM。
記憶體控制器30向半導體記憶體裝置200傳輸時脈訊號CK(時脈訊號CK可被稱為命令時脈訊號)、命令CMD及/或
位址(訊號)ADDR。當記憶體控制器30將資料訊號DQ寫入半導體記憶體裝置200中或者自半導體記憶體裝置200讀取資料訊號DQ時，記憶體控制器30可向半導體記憶體裝置200傳輸資料時脈訊號WCK。
記憶體控制器30可包括列鎚擊(row hammer，RH)管理電路100，所述列鎚擊(RH)管理電路100對與半導體記憶體裝置200的多個記憶體胞元列之中被密集存取的記憶體胞元列相關聯的鎚擊位址HADDR進行偵測且可將鎚擊位址HADDR傳輸至半導體記憶體裝置200。記憶體控制器30可基於對鎚擊位址的管理的緊急度而根據不同的命令協定將鎚擊位址HADDR傳輸至半導體記憶體裝置200。位址ADDR可伴隨有命令CMD且位址ADDR可被稱為存取位址。
半導體記憶體裝置200包括儲存資料訊號DQ的記憶體胞元陣列310、控制邏輯電路210及/或再新控制電路400。
控制邏輯電路210可對半導體記憶體裝置200的操作進行控制。再新控制電路400可接收鎚擊位址HADDR且可對在實體上與和鎚擊位址HADDR對應的記憶體胞元列相鄰的受害記憶體胞元列實行鎚擊再新操作。再新控制電路400可控制(或實行)記憶體胞元陣列310中的所述多個記憶體胞元列的再新操作。
由於儲存資料的記憶體胞元的電荷洩漏，半導體記憶體裝置200週期性地實行再新操作。由於半導體記憶體裝置200的製造製程的按比例縮小，記憶體胞元的儲存電容可減小及/或再新
週期可縮短。由於整個再新時間隨著半導體記憶體裝置200的記憶體容量增大而增加，因此再新週期可進一步縮短。
為對由於對特定列或鎚擊位址的密集存取而導致的相鄰的記憶體胞元的劣化進行補償，採用目標列再新(target row refresh，TRR)方案且已開發出記憶體內再新方案來減輕記憶體控制器的負擔。在TRR方案中，記憶體控制器完全負責鎚擊再新操作，且在記憶體內再新方案中，半導體記憶體裝置完全負責鎚擊再新操作。
隨著記憶體容量增大及/或對半導體記憶體裝置的較低功耗的需求增加，用於記憶體內再新的晶片大小開銷可能為顯著的。另外，由於即使不存在密集存取，半導體記憶體裝置亦必須考慮鎚擊再新操作，因此功耗可能會增大。
根據示例性實施例的記憶體系統20可在記憶體控制器30及半導體記憶體裝置200中實行鎚擊位址偵測及再新執行，以分散鎚擊再新操作的負擔，進而減小半導體記憶體裝置200的大小且增強記憶體系統20的整體效能。
圖2是示出根據示例性實施例的圖1中的記憶體控制器的方塊圖。
參照圖2，記憶體控制器30可包括經由匯流排31連接至彼此的中央處理單元(central processing unit，CPU)35、列鎚擊管理電路100、再新邏輯40、主機介面45、直接再新管理(direct refresh management，DRFM)控制邏輯50、排程器55及/或記憶
體介面60。
CPU 35可對記憶體控制器30的整體操作進行控制。CPU 35可對列鎚擊管理電路100、再新邏輯40、主機介面45、DRFM控制邏輯50、排程器55及記憶體介面60進行控制。
列鎚擊管理電路100可對與對所述多個記憶體胞元列的存取相關聯的各存取位址進行計數以在列鎚擊管理電路100中儲存計數值，且可基於計數值確定鎚擊位址及鎚擊位址的類型。鎚擊位址可與所述多個記憶體胞元列之中被密集存取的至少一個記憶體胞元列相關聯，且鎚擊位址的類型可與對鎚擊位址的管理的緊急度相關聯。
再新邏輯40可基於半導體記憶體裝置200的再新間隔產生用於對所述多個記憶體胞元列進行再新的自動再新命令。
主機介面45可實行與主機的介接。DRFM控制邏輯50可基於由列鎚擊管理電路100確定的鎚擊位址的類型而產生DRFM命令。
排程器55可對在記憶體控制器30中產生的命令序列的排程及傳輸進行管理。排程器55可基於對鎚擊位址的管理的緊急度而根據不同的命令協定來經由記憶體介面60將鎚擊位址傳輸至半導體記憶體裝置200。
記憶體介面60可實行與半導體記憶體裝置200的介接。
圖3是示出圖2中的記憶體控制器中的列鎚擊管理電路的實例的方塊圖，且圖4是示出根據示例性實施例的圖3所示列
鎚擊管理電路中所包括的存取儲存器的實例的圖。
參照圖3，列鎚擊管理電路100可包括存取儲存器120及/或存取儲存器控制器140。
存取儲存器120可儲存關於被密集存取或頻繁存取的鎚擊位址HADDR的資訊。在示例性實施例中，如圖4中所示，存取儲存器120可包括多個儲存區塊SBK_A 120a至SBK_S 120s，且儲存區塊120a至120s中的每一者可包括多個儲存單元SU1至SUN。此處，s是大於二的整數且N是大於三的整數。儲存區塊120a至120s可具有相同的配置，且因此闡述一個儲存區塊120a。
儲存單元SU1至SUN可包括儲存被存取的列位址的位址暫存器AREG1至AREGN以及儲存與列位址對應的存取計數值的計數暫存器CREG1至CREGN。
存取儲存器控制器140可基於自記憶體控制器30傳送至半導體記憶體裝置200的存取位址ADDR來對存取儲存器120進行控制。存取位址ADDR可包括記憶體組位址BANK_ADDR及列位址ROW_ADDR。存取儲存器控制器140可基於存取計數值在所儲存的存取位址之中確定並提供鎚擊位址HADDR且基於對鎚擊位址HADDR的管理的緊急度確定並提供鎚擊位址HADDR的類型，且可向排程器55提供鎚擊位址HADDR及鎚擊位址HADDR的類型。
圖5是示出根據示例性實施例的圖3中的存取儲存器控制器的實例的方塊圖。
參照圖5，存取儲存器控制器140可包括位址比較器150、計數器155、監測器邏輯160及/或暫存器165。
位址比較器150可將目標存取位址的目標列位址T_ROW_ADDR與儲存於存取儲存器120中的(先前)列位址中的相應一者進行比較，以產生指示目標列位址T_ROW_ADDR是否與先前列位址中的相應一者匹配的匹配訊號MAT。目標存取位址指定所述多個記憶體胞元列之中當前被存取的記憶體胞元列。位址比較器150可將匹配訊號MAT提供至監測器邏輯160及計數器155。匹配訊號MAT可包括多個位元且當目標列位址T_ROW_ADDR與先前列位址中的一者匹配時，所述多個位元中的一者可具有邏輯高位準。
計數器155可因應於匹配訊號MAT中的所述多個位元中的一者具有非零值而使與存取儲存器120中的目標列位址T_ROW_ADDR對應的計數值(例如，存取計數值)CV增大。
暫存器165可儲存第一參考數目NTH1及第二參考數目NTH2且可將第一參考數目NTH1及第二參考數目NTH2提供至監測器邏輯160。第二參考數目NTH2可大於第一參考數目NTH1。第一參考數目NTH1及第二參考數目NTH2可為可變的。
監測器邏輯160可因應於匹配訊號MAT中的所述多個位元中的一者具有非零值而連接至存取儲存器120，可將儲存於存取儲存器120中的目標列位址T_ROW_ADDR的計數值CV與第一參考數目NTH1及第二參考數目NTH2進行比較，可基於所述
比較來判斷目標列位址T_ROW_ADDR是否與鎚擊位址對應，且可因應於目標列位址T_ROW_ADDR與鎚擊位址對應而向排程器55提供鎚擊位址HADDR以及指示鎚擊位址HADDR的類型的比較訊號CS。
當目標列位址T_ROW_ADDR的計數值小於第一參考數目NTH1時，監測器邏輯160可向排程器55提供「00」的比較訊號CS且可不向排程器55提供鎚擊位址HADDR。
因應於目標列位址T_ROW_ADDR的計數值等於或大於第一參考數目NTH1且小於第二參考數目NTH2，監測器邏輯160可向排程器55提供「01」的比較訊號CS且可向排程器55提供鎚擊位址HADDR。排程器55可因應於「01」的比較訊號CS將鎚擊位址HADDR的類型確定為第一類型，且可根據第一命令協定將第一類型的鎚擊位址傳輸至半導體記憶體裝置200。亦即，排程器55可根據第一命令協定向半導體記憶體裝置200通知目標列位址T_ROW_ADDR與第一類型的鎚擊位址對應。
因應於目標列位址T_ROW_ADDR的計數值等於或大於第二參考數目NTH2，監測器邏輯160可向排程器55提供「10」的比較訊號CS且可向排程器55提供鎚擊位址HADDR。排程器55可因應於「10」的比較訊號CS將鎚擊位址HADDR的類型確定為第二類型，且可根據與第一命令協定不同的第二命令協定將第二類型的鎚擊位址傳輸至半導體記憶體裝置200。亦即，排程器55可根據第二命令協定向半導體記憶體裝置200通知目標列位址
T_ROW_ADDR與第二類型的鎚擊位址對應。
監測器邏輯160可因應於匹配訊號MAT中的所述多個位元具有零值而將目標列位址T_ROW_ADDR儲存於存取儲存器120中且將目標列位址T_ROW_ADDR的計數值增大至「一」。
儘管在圖5中示出一個計數器155，然而在存取儲存器控制器140中可包括與記憶體胞元列的數目對應的計數器。
圖6是示出根據示例性實施例的可包括於圖3所示列鎚擊管理電路中的搜尋電路的方塊圖。
參照圖6，搜尋電路170可包括內容可尋址記憶體(content-addressable memory，CAM)180及/或CAM控制器190。搜尋電路170可對應於圖3中的存取儲存器120及圖5中的位址比較器150。
CAM 180可儲存多個表項資料ENT1至ENTN。如將參照圖7闡述，CAM 180可包括被配置成儲存所述多個表項資料ENT1至ENTN的多個CAM胞元，其中每一表項資料包括與最低有效位元對應的第一位元至與最高有效位元對應的第K位元。所述多個表項資料ENT1至ENTN可儲存關於被密集存取或頻繁存取的鎚擊位址HADDR的資訊。
CAM 180可自CAM控制器190接收目標列位址T_ROW_ADDR且可提供多個匹配訊號MAT1至MATN，所述多個匹配訊號MAT1至MATN指示所述多個表項資料ENT1至ENTN中的每一者是否與目標列位址T_ROW_ADDR匹配。
CAM控制器190可基於所述多個匹配訊號MAT1至MATN在所述多個表項資料ENT1至ENTN之中搜尋目標表項資料。CAM控制器190可實行用於搜尋目標表項資料的部分搜尋操作。部分搜尋操作可指示CAM控制器190將與第一位元B1至第K位元BK的一部分對應的比較位元作為目標列位址T_ROW_ADDR施加至CAM 180，且判斷所述多個表項資料ENT1至ENTN的與比較位元對應的位元是否與比較位元匹配。CAM控制器190可輸出搜尋到的目標表項資料作為鎚擊位址HADDR。
CAM控制器190可包括搜尋資料驅動器SDD、讀取-寫入電路RWC及/或控制邏輯CLG。
讀取-寫入電路RWC可經由多條位元線BLS及多條字元線WLS連接至CAM 180，以將表項資料寫入至CAM 180或者讀取儲存於CAM 180中的表項資料。CAM 180中所包括的CAM胞元可具有各種配置，且讀取-寫入電路RWC可具有適合於CAM胞元的配置的各種配置。
控制邏輯CLG可對部分搜尋操作進行控制。控制邏輯CLG可基於欲搜尋的目標表項資料來確定比較位元且將包括比較位元的目標列位址T_ROW_ADDR提供至搜尋資料驅動器SDD。控制邏輯CLG可經由多條匹配線ML1至MLN連接至CAM 180。控制邏輯CLG可基於經由所述多條匹配線ML1至MLN提供的所述多個匹配訊號MAT1至MATN而在所述多個表項資料ENT1至ENTN之中搜尋目標表項資料。
搜尋資料驅動器SDD可經由多條搜尋線SL1至SLK連接至CAM 180。搜尋資料驅動器SDD可對自控制邏輯CLG提供的目標列位址T_ROW_ADDR進行鎖存且經由所述多條搜尋線SL1至SLK將目標列位址T_ROW_ADDR施加至CAM 180。
在使用部分搜尋操作的情況下，可在儲存於CAM 180中的所述多個表項資料ENT1至ENTN之中搜尋滿足各種條件的目標表項資料。CAM控制器190可藉由改變比較位元來重覆進行部分搜尋操作，直至確定出目標表項資料。在本揭露中，「搜尋目標表項資料」可包括「確定其中儲存有目標表項資料的CAM 180的目標位置」。目標位置可由各種形式(例如位址、指針等等)來表示。關於目標位置的資訊可被提供至讀取-寫入電路RWC且讀取-寫入電路RWC可基於目標位置自CAM 180讀出目標表項資料。
在示例性實施例中，CAM控制器190可藉由在自第K位元BK至第一位元B1的方向上逐個增加比較位元的數目來重覆進行部分搜尋操作。
如此一來，根據示例性實施例的搜尋電路可替代例如用於應用各種條件的比較器等各種電路，且可藉由使用CAM搜尋特定條件的資料來減小各種電路的大小。
圖7是示出圖6所示搜尋電路中所包括的內容可尋址記憶體(CAM)的示意性配置的圖。
參照圖7，CAM 180可包括多個CAM胞元C11至CNK、
預充電電路TP及/或多個感測放大器SA1至SAN。
所述多個CAM胞元C11至CNK可以N列及K行的矩陣形式排列，且與一個列對應的K個CAM胞元可儲存一個表項資料，所述一個表項資料包括與最低有效位元對應的第一位元B1至與最高有效位元BK對應的第K位元。換言之，第一列的CAM胞元C11至C1K可儲存包括K個位元的第一表項資料ENT1，第二列的CAM胞元C21至C2K可儲存包括K個位元的第二表項資料ENT2，且如此一來，第N列的CAM胞元CN1至CNK可儲存包括K個位元的第N表項資料ENTN。
同一列的CAM胞元可共同連接至同一匹配線。換言之，第一列的CAM胞元C11至C1K可共同連接至第一匹配線ML1，第二列的CAM胞元C21至C2K可共同連接至第二匹配線ML2，且如此一來，第N列的CAM胞元CN1至CNK可共同連接至第N匹配線MLN。
同一行的CAM胞元可共同連接至同一搜尋線。換言之，第一行的CAM胞元C11至CN1可共同連接至第一搜尋線SL1，第二行的CAM胞元C12至CN2可共同連接至第二搜尋線SL2，且如此一來，第K行的CAM胞元C1K至CNK可共同連接至第K搜尋線SLK。
所述多個感測放大器SA1至SAN可對所述多條匹配線ML1至MLN的電壓進行感測並放大，以提供所述多個匹配訊號MAT1至MATN。根據示例性實施例，感測放大器SA1至SAN可
被省略或者可被包括於圖6中的控制邏輯CLG中。
預充電電路TP可使用預充電電壓VPR對所述多條匹配線ML1至MLN進行預充電。
圖7示出CAM 180的簡化配置。包括第一位元B1至第K位元BK的目標列位址T_ROW_ADDR可經由第一搜尋線SL1至第K搜尋線SLK進行廣播，且所述多個表項資料ENT1至ENTN與搜尋資料之間的比較結果可經由所述多條匹配線ML1至MLN提供至所述多個感測放大器SA1至SAN。功率電晶體TP連接至匹配線MLN，並且功率電晶體TP可具有接收預充電訊號PRCH的閘極及耦合至電源電壓VPR的源極。
作為比較結果，當目標列位址T_ROW_ADDR的比較位元與一個表項資料ENTi(i是1至N中的一者)的對應位元匹配時，每一匹配訊號MATi(i是1至N中的一者)可具有指示匹配情形的第一邏輯位準(例如，邏輯高位準)，且當目標列位址T_ROW_ADDR的比較位元與任一個表項資料ENTi(i是1至N中的一者)的對應位元不匹配時，每一匹配訊號MATi(i是1至N中的一者)可具有指示不匹配情形的第二邏輯位準(例如，邏輯低位準)。在本揭露中，邏輯高位準可等於值1且邏輯低位準可等於值0。
圖6所示搜尋電路170可替代圖4中的位址暫存器AREG1至AREGN及圖5中的位址比較器150。
圖8是示出根據示例性實施例的圖1中的半導體記憶體
裝置的方塊圖。
參照圖8，半導體記憶體裝置200可包括控制邏輯電路210、位址暫存器220、記憶體組控制邏輯230、再新控制電路400、列位址(RA)多工器240、行位址(CA)鎖存器250、列解碼器260、行解碼器270、記憶體胞元陣列310、感測放大器單元285、輸入/輸出(input/output，I/O)閘控電路290、誤差校正碼(error correction code，ECC)引擎390、時脈緩衝器225、資料時脈緩衝器235、時脈校正電路610、時脈產生電路630及/或資料I/O緩衝器320。
記憶體胞元陣列310可包括第一記憶體組陣列310a至第十六記憶體組陣列310s。列解碼器260可包括分別耦合至第一記憶體組陣列310a至第十六記憶體組陣列310s的第一列解碼器260a至第十六列解碼器260s，行解碼器270可包括分別耦合至第一記憶體組陣列310a至第十六記憶體組陣列310s的第一行解碼器270a至第十六行解碼器270s，且感測放大器單元285可包括分別耦合至第一記憶體組陣列310a至第十六記憶體組陣列310s的第一感測放大器285a至第十六感測放大器285s。
第一記憶體組陣列310a至第十六記憶體組陣列310s、第一列解碼器260a至第十六列解碼器260s、第一行解碼器270a至第十六行解碼器270s以及第一感測放大器285a至第十六感測放大器285s可形成第一記憶體組至第十六記憶體組。第一記憶體組陣列310a至第十六記憶體組陣列310s中的每一者包括形成於
多條字元線WL與多條位元線BTL的交叉部分處的多個記憶體胞元MC。
位址暫存器220可自記憶體控制器30接收位址ADDR，所述位址ADDR包括記憶體組位址BANK_ADDR、列位址ROW_ADDR及行位址COL_ADDR。位址暫存器220可將所接收的記憶體組位址BANK_ADDR提供至記憶體組控制邏輯230，可將所接收的列位址ROW_ADDR提供至列位址多工器240，且可將所接收的行位址COL_ADDR提供至行位址鎖存器250。
記憶體組控制邏輯230可因應於記憶體組位址BANK_ADDR產生記憶體組控制訊號。與記憶體組位址BANK_ADDR對應的第一列解碼器260a至第十六列解碼器260s中的一者因應於記憶體組控制訊號而被啟用，且與記憶體組位址BANK_ADDR對應的第一行解碼器270a至第十六行解碼器270s中的一者因應於記憶體組控制訊號而被啟用。
列位址多工器240可自位址暫存器220接收列位址ROW_ADDR，且可自再新控制電路400接收再新列位址REF_ADDR。列位址多工器240可選擇性地輸出列位址ROW_ADDR或再新列位址REF_ADDR作為列位址SRA。自列位址多工器240輸出的列位址SRA被施加至第一列解碼器260a至第十六列解碼器260s。
再新控制電路400可因應於來自控制邏輯電路210的第三控制訊號CTL3而在正常再新模式下依序增大或減小再新列位
址REF_ADDR。再新控制電路400可因應於來自控制邏輯電路210的第三控制訊號CTL3而在鎚擊再新模式下將列位址ROW_ADDR確定為鎚擊位址且可輸出鎚擊再新列位址，所述鎚擊再新列位址將與和鎚擊位址對應的記憶體胞元列相鄰的記憶體胞元列指定為再新列位址REF_ADDR。
第一列解碼器260a至第十六列解碼器260s中的被記憶體組控制邏輯230啟用的一者可對自列位址多工器240輸出的列位址SRA進行解碼，且可啟用與列位址SRA對應的字元線。舉例而言，被啟用的記憶體組列解碼器向與列位址對應的字元線施加字元線驅動電壓。
行位址鎖存器250可自位址暫存器220接收行位址COL_ADDR，且可臨時儲存所接收的行位址COL_ADDR。在一些示例性實施例中，在叢發模式下，行位址鎖存器250可產生自所接收的行位址COL_ADDR遞增的行位址COL_ADDR’。行位址鎖存器250可將臨時儲存的行位址COL_ADDR或產生的行位址COL_ADDR’施加至第一行解碼器270a至第十六行解碼器270s。
第一行解碼器270a至第十六行解碼器270s中的所述被啟用的一者藉由I/O閘控電路290啟用與記憶體組位址BANK_ADDR及行位址COL_ADDR對應的感測放大器。
I/O閘控電路290可包括用於對輸入/輸出資料進行閘控的電路系統，且可更包括輸入資料屏蔽邏輯(mask logic)、用於儲存自第一記憶體組陣列310a至第十六記憶體組陣列310s輸出
的資料的讀取資料鎖存器、以及用於將資料寫入至第一記憶體組陣列310a至第十六記憶體組陣列310s的寫入驅動器。
藉由與第一記憶體組陣列310a至第十六記憶體組陣列310s中的欲被讀取資料的一個記憶體組陣列耦合的感測放大器來對自所述一個記憶體組陣列讀取的碼字CW進行感測，且將碼字CW儲存於讀取資料鎖存器中。在藉由ECC引擎390對碼字CW實行ECC解碼之後，可將儲存於讀取資料鎖存器中的碼字CW作為資料DTA提供至資料I/O緩衝器320。資料I/O緩衝器320可基於輸出時脈訊號OCLK將資料DTA轉換成資料訊號DQ，且可將資料訊號DQ與選通訊號DQS一起傳輸至記憶體控制器30。
可將欲寫入第一記憶體組陣列310a至第十六記憶體組陣列310s中的一個記憶體組陣列中的資料訊號DQ自記憶體控制器30提供至資料I/O緩衝器320。資料I/O緩衝器320可將資料訊號DQ轉換成資料DTA且可將資料DTA提供至ECC引擎390。ECC引擎390可對資料DTA實行ECC編碼以產生同位位元(parity bit)，且ECC引擎390可將包括資料DTA及同位位元的碼字CW提供至I/O閘控電路290。I/O閘控電路290可藉由寫入驅動器將碼字CW寫入一個記憶體組陣列中的子頁面中。
資料I/O緩衝器320可藉由將資料訊號DQ轉換成資料DTA而在半導體記憶體裝置200的寫入操作中將資料訊號DQ自記憶體控制器30提供至ECC引擎390，且可基於來自時脈產生電路630的輸出時脈訊號OCIK將資料DTA轉換成來自ECC引擎
390的資料訊號DQ，並且可在半導體記憶體裝置200的讀取操作中將資料訊號DQ及選通訊號DQS傳輸至記憶體控制器30。資料I/O緩衝器320可在讀取操作中基於輸出時脈訊號OCLK向外部輸出資料訊號DQ。
ECC引擎390可基於來自控制邏輯電路210的第一控制訊號CTL1對資料DTA實行ECC編碼及ECC解碼。
時脈緩衝器225可接收時脈訊號CK，可藉由對時脈訊號CK進行緩衝來產生內部時脈訊號ICK，且可將內部時脈訊號ICK提供至對命令CMD及位址ADDR進行處理的電路組件。
資料時脈緩衝器235可接收包括差分時脈訊號對WCK_t及WCK_c的資料時脈訊號WCK，可基於資料時脈訊號WCK產生相對於彼此具有180度的相位差的第一時脈訊號CLKI與第二時脈訊號CLKIB，且可將第一時脈訊號CLKI及第二時脈訊號CLKIB提供至時脈校正電路610。
時脈校正電路610可基於第一時脈訊號CLKI及第二時脈訊號CLKIB產生相對於彼此具有90度的相位差的第一分頻時脈訊號(divided clock signal)至第四分頻時脈訊號，可藉由對第一分頻時脈訊號至第四分頻時脈訊號中的每一者的偏斜進行調整來產生第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊號ACLKQB，且可將第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊
號ACLKQB提供至時脈產生電路630。
時脈產生電路630可基於第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊號ACLKQB產生輸出時脈訊號OCLK及選通訊號DQS，且可將輸出時脈訊號OCLK及選通訊號DQS提供至資料I/O緩衝器320。
控制邏輯電路210可對半導體記憶體裝置200的操作進行控制。舉例而言，控制邏輯電路210可為半導體記憶體裝置200產生控制訊號，以實行寫入操作、讀取操作或占空比訓練操作(duty training operation)。控制邏輯電路210包括對自記憶體控制器30接收的命令CMD進行解碼的命令解碼器211及對半導體記憶體裝置200的操作模式進行設定的模式暫存器設定(mode register set，MRS)212。
舉例而言，命令解碼器211可藉由對寫入賦能訊號、列位址選通訊號、行位址選通訊號、晶片選擇訊號等進行解碼來產生與命令CMD對應的控制訊號。控制邏輯電路210可產生對ECC引擎390進行控制的第一控制訊號CTL1、對時脈校正電路610進行控制的第二控制訊號CTL2及對再新控制電路400進行控制的第三控制訊號CTL3。
圖9示出圖8所示半導體記憶體裝置中的第一記憶體組陣列的實例。
參照圖9，第一記憶體組陣列310a包括多條字元線WL1
至WL2m(m是大於二的自然數)、多條位元線BTL1至BTL2n(n是大於二的自然數)、以及設置於字元線WL1至WL2m與位元線BTL1至BTL2n之間的交叉部分處的多個記憶體胞元MC。各記憶體胞元MC包括耦合至字元線WL1至WL2m中的對應一者及位元線BTL1至BTL2n中的對應一者的胞元電晶體及耦合至胞元電晶體的胞元電容器。
耦合至所述多個記憶體胞元MC的字元線WL1至WL2m可被稱為第一記憶體組陣列310a的列，且耦合至所述多個記憶體胞元MC的位元線BTL1至BTL2n可被稱為第一記憶體組陣列310a的行。
圖10A是示出根據示例性實施例的圖8所示半導體記憶體裝置中的資料時脈緩衝器的實例的方塊圖。
參照圖10A，資料時脈緩衝器235可包括電流模式邏輯(current mode logic，CML)驅動器237及/或CML至互補金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)位準(CML to CMOS level，C2C)轉換器239。
CML驅動器237可對包括差分時脈訊號對WCK_t及WCK_c的資料時脈訊號WCK進行驅動且具有CML位準以產生相對於彼此具有90度的相位差的內部時脈訊號CKI、CKQ、CKIB及CKQB，且C2C轉換器239可基於內部時脈訊號CKI、CKQ、CKIB及CKQB產生相對於彼此具有180度的相位差的第一時脈訊號CLKI與第二時脈訊號CIKIB且具有CMOS位準。C2C轉換器
239可將第一時脈訊號CLKI及第二時脈訊號CLKIB提供至圖8中的時脈校正電路610。
圖10B示出根據示例性實施例的圖8所示半導體記憶體裝置中的時脈校正電路直接接收資料時脈訊號。
參照圖10B，包括差分時脈訊號對WCK_t及WCK_c的資料時脈訊號WCK可直接被輸入至時脈校正電路610。差分時脈訊號WCK_t可被稱為第一資料時脈訊號，且差分時脈訊號WCK_c可被稱為第二資料時脈訊號。
圖11是示出根據示例性實施例的圖8中的再新控制電路的實例的方塊圖。
參照圖11，再新控制電路400可包括再新控制邏輯410、再新時脈產生器420、再新計數器430及/或鎚擊再新位址產生器440。
因應於列鎚擊事件偵測訊號HED指示列位址ROW_ADDR與鎚擊位址HADDR對應，再新控制邏輯410可接收當前被存取的記憶體胞元列的列位址ROW_ADDR，可臨時儲存列位址ROW_ADDR，可將列位址ROW_ADDR作為鎚擊位址HADDR提供至鎚擊再新位址產生器440且可向再新時脈產生器420提供模式訊號MS。
另外，當再新控制邏輯410在自再新控制邏輯410接收到列鎚擊事件偵測訊號HED的時間點起的參考時間間隔內接收到直接再新管理訊號DRMS時，再新控制邏輯410可向鎚擊再新位
址產生器440提供指示鎚擊位址HADDR與第二類型的鎚擊位址對應的類型訊號TYS。另外，當再新控制邏輯410在自再新控制邏輯410接收到列鎚擊事件偵測訊號HED的時間點起的參考時間間隔內未接收到直接再新管理訊號DRMS時，再新控制邏輯410可向鎚擊再新位址產生器440提供指示鎚擊位址HADDR與第一類型的鎚擊位址對應的類型訊號TYS。另外，再新控制邏輯410可向鎚擊再新位址產生器440提供定時控制訊號TCS，以用於基於列鎚擊事件偵測訊號HED及直接再新管理訊號DRMS來對鎚擊位址的輸出定時進行控制。
再新時脈產生器420可基於第一再新控制訊號IREF1、第二再新控制訊號IREF2及模式訊號MS產生指示正常再新操作的定時的再新時脈訊號RCK。再新時脈產生器420可因應於接收到第一再新控制訊號IREF1或者在第二再新控制訊號IREF2被啟用期間產生再新時脈訊號RCK。
當來自記憶體控制器30的命令CMD與自動再新命令對應時，每當控制邏輯電路210接收到自動再新命令時，圖8中的控制邏輯電路210可將第一再新控制訊號IREF1施加至再新控制電路400。當來自記憶體控制器30的命令CMD與自主再新進入命令對應時，控制邏輯電路210可將第二再新控制訊號IREF2施加至再新控制電路400且第二再新控制訊號IREF2自控制邏輯電路210接收到自主再新進入命令的時間點至控制邏輯電路210接收到自主再新退出命令的時間點被啟用。
再新計數器430可藉由在再新時脈訊號RCK的週期實行計數操作來產生依序對記憶體胞元列進行指定的計數器再新位址CREF_ADDR，且可將計數器再新位址CREF_ADDR作為再新列位址REF_ADDR提供至圖8中的列位址多工器240。
鎚擊再新位址產生器440可包括鎚擊位址儲存器450及/或映射器460。
鎚擊位址儲存器450可儲存鎚擊位址HADDR且可因應於定時控制訊號TCS而將鎚擊位址HADDR輸出至映射器460。映射器460可產生鎚擊再新位址HREF_ADDR，所述鎚擊再新位址HREF_ADDR指定在實體上與和鎚擊位址HADDR對應的記憶體胞元列相鄰的受害記憶體胞元列。
舉例而言，因應於類型訊號TYS指示鎚擊位址HADDR與第一類型的鎚擊位址對應，映射器460可產生第一數目個鎚擊再新位址HREF_ADDR，所述第一數目個鎚擊再新位址HREF_ADDR指定在實體上與和鎚擊位址HADDR對應的記憶體胞元列相鄰的受害記憶體胞元列。第一數目可為二。舉例而言，因應於類型訊號TYS指示鎚擊位址HADDR與第二類型的鎚擊位址對應，映射器460可產生第二數目個鎚擊再新位址HREF_ADDR，所述第二數目個鎚擊再新位址HREF_ADDR指定在實體上與和鎚擊位址HADDR對應的記憶體胞元列相鄰的受害記憶體胞元列。第二數目可為四。
鎚擊再新位址產生器440可將鎚擊再新位址
HREF_ADDR作為再新列位址REF_ADDR提供至圖8中的列位址多工器240。
鎚擊位址儲存器450可具有與圖4中的存取儲存器120的配置相似的配置。再新控制邏輯410可包括臨時儲存列位址ROW_ADDR的緩衝器以及對鎚擊位址HADDR進行計數的計數器。
圖12是示出根據示例性實施例的圖11中所示的再新時脈產生器的實例的電路圖。
參照圖12，再新時脈產生器420a可包括多個振盪器421、422及423、多工器424及/或解碼器425a。解碼器425a可對第一再新控制訊號IREF1、第二再新控制訊號IREF2及模式訊號MS進行解碼，以輸出時脈控制訊號RCS1。振盪器421、422及423產生具有不同週期的再新時脈訊號RCK1、RCK2及RCK3。多工器424因應於時脈控制訊號RCS1選擇再新時脈訊號RCK1、RCK2及RCK3中的一者以提供再新時脈訊號RCK。
圖13是示出根據示例性實施例的圖11中的再新時脈產生器的另一實例的電路圖。
參照圖13，再新時脈產生器420b可包括解碼器425b、偏置單元426及/或振盪器427。振盪器427可包括級聯連接的多個反相器，並且多個反相器中的每一個可耦合在電源電壓Vcc與接地電壓之間。解碼器425b可對第一再新控制訊號IREF1、第二再新控制訊號IREF2及模式訊號MS進行解碼，以輸出時脈控制
訊號RCS2。偏置單元426因應於時脈控制訊號RCS2產生控制電壓VCON。振盪器427根據控制電壓VCON產生具有可變週期的再新時脈訊號RCK。
圖14至圖17示出可在圖1所示記憶體系統中使用的示例性命令。
圖14示出表示第一現用命令ACT1及第二現用命令ACT2的晶片選擇訊號CS與第一命令-位址訊號CA0至第七命令-位址訊號CA6的組合，圖15示出表示預充電命令PRE及再新命令REF的晶片選擇訊號CS與第一命令-位址訊號CA0至第七命令-位址訊號CA6的組合，圖16示出表示16個叢發長度(burst-length，BL)的寫入命令WR16、寫入命令WR及32個BL的寫入命令WR32的晶片選擇訊號CS與第一命令-位址訊號CA0至第七命令-位址訊號CA6的組合，且圖17示出表示16個BL的讀取命令RD16、讀取命令RD及32個BL的讀取命令RD32的晶片選擇訊號CS與第一命令-位址訊號CA0至第七命令-位址訊號CA6的組合。
在圖14至圖17中，H指示邏輯高位準，L指示邏輯低位準，X指示邏輯位準的非定義，R0至R17指示行位址的位元，BG指示記憶體組群組模式，16B指示16個記憶體組的模式，8B指示8個記憶體組的模式，BA0至BA3指示記憶體組位址的位元，BG0及BG1指示記憶體組群組位址的位元，V指示邏輯低位準及邏輯高位準中的任一者，RE指示時脈訊號CK的上升邊緣，且FE
指示時脈訊號CK的下降邊緣。另外，在圖16及圖17中，C0至C5指示行位址的位元。
參照圖14，可在多個時脈循環期間(例如，在所述四個時脈循環期間)傳送第一現用命令ACT1及第二現用命令ACT2。第一現用命令ACT1及第二現用命令ACT2可包括記憶體組位址位元BA0至BA3及列位址位元R0至R17。
參照圖15，記憶體系統20可藉由將預充電命令PRE的第六命令-位址訊號CA5設定成邏輯低位準而使用預充電命令PRE的第六命令-位址訊號CA5作為鎚擊旗標資訊。記憶體控制器30中的排程器55可藉由將預充電命令PRE的第六命令-位址訊號CA5設定成邏輯低位準來向半導體記憶體裝置200通知包括列位址位元R0至R17的列位址與鎚擊位址對應，所述列位址伴隨有第一現用命令ACT1及第二現用命令ACT2。
另外，再新命令REF的第四命令-位址訊號CA3可用作再新管理(RFM)旗標。
在圖15中，AB指示所有記憶體組，且包括SB0及SB1的SB指示同一記憶體組。
參照圖16，寫入命令WR、WR16及WR32中的每一者的第七命令-位址訊號CA6包括自動預充電資訊AP，記憶體控制器30中的排程器55可使用自動預充電資訊AP向半導體記憶體裝置200通知包括列位址位元R0至R17的列位址與鎚擊位址對應，所述列位址伴隨有第一現用命令ACT1及第二現用命令ACT2。
參照圖17，讀取命令RD、RD16及RD32中的每一者的第七命令-位址訊號CA6包括自動預充電資訊AP，記憶體控制器30中的排程器55可使用自動預充電資訊AP向半導體記憶體裝置200通知包括列位址位元R0至R17的列位址與鎚擊位址對應，所述列位址伴隨有第一現用命令ACT1及第二現用命令ACT2。
圖18示出記憶體控制器因應於第一類型的鎚擊位址而使用的第一命令協定的實例。
參照圖2、圖5及圖18，因應於目標列位址T_ROW_ADDR與第一類型的鎚擊位址對應，排程器55以與時脈訊號CK_t的邊緣同步的方式將第一現用命令ACT1與第二現用命令ACT2連續地施加至半導體記憶體裝置200，且在經過與現用時間至預充電時間對應的tRAS之後，將通知目標列位址T_ROW_ADDR與鎚擊位址對應的預充電命令PRE施加至半導體記憶體裝置200。在一些示例性實施例中，排程器55可將預充電命令PRE的第六命令-位址訊號CA5設定成邏輯低位準。
在與預充電時間tRP對應的時間間隔之後，排程器55以與時脈訊號CK_t的邊緣同步的方式將第一現用命令ACT1與第二現用命令ACT2連續地施加至半導體記憶體裝置200，且將再新命令REF施加至半導體記憶體裝置200。根據示例，再新命令REF可以是上述自動再新命令或自主再新命令。因應於再新命令REF，半導體記憶體裝置200對在實體上與和鎚擊位址HADDR對應的記憶體胞元列相鄰的兩個受害記憶體胞元列實行鎚擊再新操
作。
圖19示出記憶體控制器因應於第二類型的鎚擊位址而使用的第二命令協定的實例。
參照圖2、圖5及圖19，因應於目標列位址T_ROW_ADDR與第二類型的鎚擊位址對應，排程器55以與時脈訊號CK_t的邊緣同步的方式將第一現用命令ACT1與第二現用命令ACT2連續地施加至半導體記憶體裝置200，且在經過與現用時間至預充電時間對應的tRAS之後，將通知目標列位址T_ROW_ADDR與鎚擊位址對應的預充電命令PRE施加至半導體記憶體裝置200。在一些示例性實施例中，排程器55可將預充電命令PRE的第六命令-位址訊號CA5設定成邏輯低位準。
在與預充電時間tRP對應的時間間隔之後，排程器55以與時脈訊號CK_t的邊緣同步的方式在不具有任何介入命令的情況下向半導體記憶體裝置200施加直接再新管理命令DRFM。因應於直接再新管理命令DRFM，半導體記憶體裝置200在再新循環間隔tRFC期間對在實體上與和鎚擊位址HADDR對應的記憶體胞元列相鄰的四個受害記憶體胞元列實行鎚擊再新操作。在再新循環間隔tRFC期間，自半導體記憶體裝置200接收到直接再新管理命令DRFM的時間點起禁止產生其他命令。
圖20是示出記憶體胞元陣列的一部分以用於闡述因應於第一類型的鎚擊位址而產生鎚擊再新位址的圖。
圖20示出記憶體胞元陣列中的三條字元線WLt-1、WLt
及WLt+1、三條位元線BTLg-1、BTLg及BTLg+1以及耦合至字元線WLt-1、WLt及WLt+1以及位元線BTLg-1、BTLg及BTLg+1的記憶體胞元MC。所述三條字元線WLt-1、WLt及WLt+1在列方向(例如，D1方向)上延伸且沿著行方向(例如，D2方向)依序排列。所述三條位元線BTLg-1、BTLg及BTLg+1在行方向上延伸且沿著列方向依序排列。應理解，由於在字元線WLt-1與字元線WLt之間不存在介入的字元線，因此字元線WLt-1與字元線WLt在實體上直接相鄰於彼此。
舉例而言，中間字元線WLt可對應於已被密集存取的鎚擊位址HADDR。將理解，「密集存取的字元線」是指具有相對較高的啟用次數及/或具有相對較高的啟用頻率的字元線。每當鎚擊字元線(例如，中間字元線WLt)被存取時，鎚擊字元線WLt被賦能及預充電，且鎚擊字元線WLt的電壓位準被增大及減小。字元線耦合可能會導致相鄰的字元線WLt-1及WLt+1的電壓位準隨著鎚擊字元線WLt的電壓位準變化而波動，且因此耦合至相鄰的字元線WLt-1及WLt+1的記憶體胞元MC的胞元電荷受到影響。隨著鎚擊字元線WLt被更頻繁地存取，耦合至相鄰的字元線WLt-1及WLt+1的記憶體胞元MC的胞元電荷可能會更快地被丟失。
圖11中的鎚擊再新位址產生器440可提供HREF_ADDR，HREF_ADDR表示在實體上與鎚擊位址HADDR的列(例如，中間字元線WLt)相鄰的列(例如，字元線WLt-1及WLt+1)的位址HREF_ADDRa及HREF_ADDRb，並且可基於(例
如，因應於)鎚擊再新位址HREF_ADDR附加地實行相鄰的字元線WLt-1及WLt+1的再新操作，以減少或可能防止儲存於記憶體胞元MC中的資料的丟失。
圖21是示出記憶體胞元陣列的一部分以用於闡述因應於第二類型的鎚擊位址而產生鎚擊再新位址的圖。
圖21示出記憶體胞元陣列中的五條字元線WLt-2、WLt-1、WLt、WLt+1及WLt+2、三條位元線BTLg-1、BTLg及BTLg+1以及耦合至字元線WLt-2、WLt-1、WLt、WLt+1及WLt+2以及位元線BTLg-1、BTLg及BTLg+1的記憶體胞元MC。所述五條字元線WLt-2、WLt-1、WLt、WLt+1及WLt+2在列方向(例如，D1方向)上延伸且沿著行方向(例如，D2方向)依序排列。
圖11中的鎚擊再新位址產生器440可提供HREF_ADDR，HREF_ADDR表示在實體上與鎚擊位址HADDR的列(例如，中間字元線WLt)相鄰的列(例如，字元線WLt-1、WLt+1、WLt-2及WLt+2)的位址HREF_ADDRa、HREF_ADDRb、HREF_ADDRc及HREF_ADDRd，並且可基於(例如，因應於)鎚擊再新位址HREF_ADDR附加地實行相鄰的字元線WLt-1、WLt+1、WLt-2及WLt+2的再新操作，以減少或可能防止儲存於記憶體胞元MC中的資料的丟失。
圖22A、圖22B及圖23是示出根據示例性實施例的圖11所示再新控制電路400的示例性操作的定時圖。
圖22A及圖22B示出再新時脈訊號RCK、直接再新管
理訊號DRMS、計數器再新位址CREF_ADDR及鎚擊再新位址HREF_ADDR針對以脈波形狀啟用的再新控制訊號IREF的產生。再新控制訊號IREF的啟用時間點t1至t15之間的間隔可為規則的或不規則的。
參照圖11及圖22A，再新控制邏輯410可以與再新控制訊號IREF的啟用時間點t1至t15之中的一些時間點t1至t4、t6至t10及t12至t15同步的方式啟用再新時脈訊號RCK，且可在其他時間點t5及t11啟用定時控制訊號TCS。
再新計數器430可以與再新時脈訊號RCK的啟用時間點t1至t4、t6至t10及t12至t15同步的方式產生表示依序發生改變的位址X+1至X+12的計數器再新位址CREF_ADDR。鎚擊再新位址產生器440可以與定時控制訊號TCS的啟用時間點t5及t11同步的方式產生鎚擊再新位址HREF_ADDR，所述鎚擊再新位址HREF_ADDR表示在實體上與鎚擊位址的列相鄰的列的位址Ha1及Ha2。
參照圖11及圖22B，再新控制邏輯410可以與再新控制訊號IREF的啟用時間點t1至t10之中的一些時間點t1至t4及t7至t10同步的方式啟用再新時脈訊號RCK，且可在其他時間點t5及t6啟用定時控制訊號TCS。
再新計數器430可以與再新時脈訊號RCK的啟用時間點t1至t4及t7至t10同步的方式產生表示依序發生改變的位址X+1至X+7的計數器再新位址CREF_ADDR。鎚擊再新位址產生
器440可以與定時控制訊號TCS的啟用時間點t5及t6同步的方式產生鎚擊再新位址HREF_ADDR，所述鎚擊再新位址HREF_ADDR表示在實體上與鎚擊位址的列相鄰的列的位址Ha1及Ha2。
圖22A及圖22B示出再新控制電路400因應於第一類型的鎚擊位址的示例性操作。
參照圖11及圖23，鎚擊再新位址產生器440可以與定時控制訊號TCS的啟用時間點t5、t6、t7、t8同步的方式產生鎚擊再新位址HREF_ADDR，所述鎚擊再新位址HREF_ADDR表示在實體上與鎚擊位址的列相鄰的列的位址Ha1、Ha2、Ha3及Ha4。
圖23示出再新控制電路400因應於第二類型的鎚擊位址的示例性操作。
圖24是示出根據示例性實施例的圖1中的記憶體控制器30對鎚擊位址進行管理的操作的流程圖。
參照圖1至圖5、圖14至圖19及圖24，排程器55啟用指定當前欲被存取的記憶體胞元列的目標列位址RA[i](操作S110)。存取儲存器控制器140判斷目標列位址RA[i]是否與儲存於存取儲存器120中的先前列位址中的一者匹配(操作S120)。
當目標列位址RA[i]與儲存於存取儲存器120中的先前列位址中的任一者不匹配時(操作S120中的否(NO))，存取儲存器控制器140將目標列位址RA[i]儲存於存取儲存器120中作為新的表項(操作S130)且將目標列位址RA[i]的計數值CNT增加
一(操作S140)。
當目標列位址RA[i]與儲存於存取儲存器120中的先前列位址中的一者匹配時(操作S120中的是(YES))，存取儲存器控制器140判斷目標列位址RA[i]的計數值CNT是否等於或大於第二參考數目NTH2(操作S150)。
當目標列位址RA[i]的計數值CNT不等於或大於第二參考數目NTH2時(操作S150中的否)，存取儲存器控制器140判斷目標列位址RA[i]的計數值CNT是否等於或大於第一參考數目NTH1(操作S155)。當目標列位址RA[i]的計數值CNT不等於或大於第一參考數目NTH1時(操作S155中的否)，存取儲存器控制器將目標列位址RA[i]的計數值CNT增加一(操作S140)。
當目標列位址RA[i]的計數值CNT等於或大於第一參考數目NTH1時(操作S155中的是)，排程器55確定是否在再新間隔期間半導體記憶體裝置200被通知(或告知)目標列位址RA[i]與鎚擊位址對應(操作S160)。
當在再新間隔期間半導體記憶體裝置200被通知目標列位址RA[i]與鎚擊位址對應時(操作S160中的是)，存取儲存器控制器將目標列位址RA[i]的計數值CNT增加一(操作S140)。
當在再新間隔期間半導體記憶體裝置200未被通知目標列位址RA[i]與鎚擊位址對應時(操作S160中的否)，排程器55使用例如預充電命令等跟隨命令向半導體記憶體裝置200告知目標列位址RA[i]與鎚擊位址對應(操作S165)，且對與目標列位址
RA[i]相關聯的計數器進行進行設定。排程器55向半導體記憶體裝置200施加再新命令DRFM，使得半導體記憶體裝置200對在實體上與和目標列位址RA[i]對應的記憶體胞元列相鄰的受害記憶體胞元列實行鎚擊再新(H-DRFM)操作(操作S170)。鎚擊再新操作可為對記憶體控制器30的隱藏再新操作。
當目標列位址RA[i]的計數值CNT等於或大於第二參考數目NTH2時(操作S150中的是)，排程器55使用例如預充電命令等跟隨命令向半導體記憶體裝置200告知目標列位址RA[i]與鎚擊位址對應(操作S175)，且對與目標列位址RA[i]相關聯的計數器進行重新設定。排程器55向半導體記憶體裝置200施加直接再新管理命令，使得半導體記憶體裝置200對在實體上與和目標列位址RA[i]對應的記憶體胞元列相鄰的受害記憶體胞元列實行鎚擊再新(H_DRFM)操作(操作S180)。
圖25是示出根據示例性實施例的圖1中的半導體記憶體裝置實行鎚擊再新操作的流程圖。
參照圖1、圖8、圖11、圖14至圖19及圖25，藉由跟隨命令向再新控制電路400通知目標列位址RA[i]與鎚擊位址(CARE RA[i])對應(操作S210)。
再新控制邏輯410判斷目標列位址RA[i]是否與儲存於鎚擊位址儲存器450中的先前鎚擊位址中的一者匹配(操作S220)。
當目標列位址RA[i]與儲存於鎚擊位址儲存器450中的
先前鎚擊位址中的任一者不匹配時(操作S220中的否)，再新控制邏輯410將目標列位址RA[i]儲存於鎚擊位址儲存器450中作為新的表項(操作S230)且將目標列位址RA[i]的計數值CNT增加一(操作S240)。
當目標列位址RA[i]與儲存於鎚擊位址儲存器450中的先前鎚擊位址中的一者匹配時(操作S220中的是)，再新控制邏輯410判斷目標列位址RA[i]的計數值CNT是否等於或大於參考數目NTH(操作S250)。參考數目NTH可為四。
當目標列位址RA[i]的計數值CNT不等於或大於參考數目NTH時(操作S250中的否)，鎚擊再新位址產生器440產生在實體上與和目標列位址RA[i]對應的記憶體胞元列相鄰的兩個受害記憶體胞元列的鎚擊再新位址HREF_ADDR(操作S260)，且再新控制邏輯410將目標列位址RA[i]的計數值CNT增加一(操作S240)。
當目標列位址RA[i]的計數值CNT等於或大於參考數目NTH時(操作S250中的是)，鎚擊再新位址產生器440產生在實體上與和目標列位址RA[i]對應的記憶體胞元列相鄰的四個受害記憶體胞元列的鎚擊再新位址HREF_ADDR(操作S270)，且再新控制邏輯410對與目標列位址RA[i]相關聯的計數器進行重新設定。
如上所述，記憶體控制器30及記憶體系統20分別在記憶體控制器30及半導體記憶體裝置200中實行鎚擊位址偵測及再
新執行以分散鎚擊再新操作的負擔，記憶體控制器30因應於第二類型的鎚擊位址將直接再新管理命令DRFM施加至半導體記憶體裝置200，使得半導體記憶體裝置200立即對受害記憶體胞元列實行鎚擊再新執行操作，且記憶體控制器30因應於第一類型的鎚擊位址將再新命令而非直接再新管理命令DRFM施加至半導體記憶體裝置200，使得半導體記憶體裝置200在再新間隔內對受害記憶體胞元列實行鎚擊再新執行操作。因此，記憶體系統可不會使效能劣化及/或可不會違反命令排程。
圖26是示出根據示例性實施例的操作記憶體系統的方法的流程圖。
參照圖1至圖26，提供一種操作記憶體系統20的方法，所述記憶體系統20包括半導體記憶體裝置200及對半導體記憶體裝置200進行控制的記憶體控制器30，所述半導體記憶體裝置200包括多個記憶體胞元列。各所述多個記憶體胞元列可包括多個揮發性記憶體胞元。
根據所述方法，記憶體控制器30確定所述多個記憶體胞元列之中被密集存取的鎚擊位址及鎚擊位址的類型(操作S310)。記憶體控制器30中的列鎚擊管理電路100可對與對所述多個記憶體胞元列的存取相關聯的各存取位址進行計數且可基於計數值來確定鎚擊位址及與對鎚擊位址的管理的緊急度相關聯的鎚擊位址的類型。
記憶體控制器30中的排程器55基於鎚擊位址的類型而
根據不同的命令協定將鎚擊位址傳輸至半導體記憶體裝置200(操作S330)。
當鎚擊位址與其管理是經推薦而進行的第一類型的鎚擊位址對應時，排程器55可根據第一命令協定將鎚擊位址傳輸至半導體記憶體裝置200。當鎚擊位址與其管理是即時進行的第二類型的鎚擊位址對應時，排程器55可根據第二命令協定將鎚擊位址傳輸至半導體記憶體裝置200。
半導體記憶體裝置200因應於命令協定而對與和鎚擊位址對應的記憶體胞元列相鄰的受害記憶體胞元列實行鎚擊再新操作(操作S350)。
圖27是示出根據示例性實施例的半導體記憶體裝置的方塊圖。
參照圖27，半導體記憶體裝置800可包括在堆疊晶片結構中提供軟誤差分析及校正功能的至少一個緩衝器晶粒810及多個記憶體晶粒820-1至820-p(p是等於或大於三的自然數)。
所述多個記憶體晶粒820-1至820-p堆疊於緩衝器晶粒810上且經由多個矽穿孔(through silicon via，TSV)線遞送資料。
記憶體晶粒820-1至820-p中的至少一者可包括儲存資料的胞元核心821以及胞元核心ECC引擎823，所述胞元核心ECC引擎823基於欲發送至所述至少一個緩衝器晶粒810及再新控制電路(refresh control circuit，RCC)825的傳輸資料產生傳輸同位位元(即，傳輸同位資料)。胞元核心821可包括具有DRAM胞
元結構的多個記憶體胞元。
再新控制電路825可採用圖11所示再新控制電路400。再新控制電路825可自記憶體控制器30接收鎚擊位址且可基於鎚擊位址的類型對不同數目的受害記憶體胞元列實行鎚擊再新操作。
緩衝器晶粒810可包括通孔ECC引擎812，當自經由TSV線接收的傳輸資料偵測到傳輸誤差時，通孔ECC引擎812使用傳輸同位位元來對傳輸誤差進行校正並產生經誤差校正的資料。
緩衝器晶粒810可更包括時脈管理單元(clock management unit，CMU)814及資料I/O緩衝器816。CMU 814可採用圖8中的時脈校正電路610及時脈產生電路630，可產生基於資料時脈訊號WCK對其相位偏斜進行校正的經調整時脈訊號，且可基於經調整時脈訊號產生輸出時脈訊號OCLK。資料I/O緩衝器816可藉由對來自通孔ECC引擎812的資料DTA進行採樣來產生資料訊號DQ且可將資料訊號DQ輸出至外部。
半導體記憶體裝置800可為堆疊晶片型記憶體裝置或經由TSV線遞送資料及控制訊號的堆疊記憶體裝置。TSV線亦可被稱為「貫穿電極」。
胞元核心ECC引擎823可在發送傳輸資料之前對自記憶體晶粒820-p輸出的資料實行誤差校正。
在一個記憶體晶粒820-p處形成的資料TSV線群組832
可包括128條TSV線L1至Lp，且同位TSV線群組834可包括8條TSV線L10至Lq。資料TSV線群組832的TSV線L1至Lp及同位TSV線群組834的同位TSV線L10至Lq可連接至微凸塊MCB，所述微凸塊MCB相應地形成於記憶體晶粒820-1至820-p之間。
半導體記憶體裝置800可具有三維(three-dimensional，3D)晶片結構或2.5D晶片結構，以經由資料匯流排B10與主機進行通訊。緩衝器晶粒810可經由資料匯流排B10與記憶體控制器連接。
根據示例性實施例，如圖27中所示，胞元核心ECC引擎823可包括於記憶體晶粒中，通孔ECC引擎812可包括於緩衝器晶粒中。據以，可有可能偵測到並校正軟資料故障。當經由TSV線傳輸資料時，軟資料故障可包括由於雜訊而產生的傳輸誤差。
圖28是示出根據示例性實施例的包括堆疊記憶體裝置的半導體封裝的配置圖。
參照圖28，半導體封裝900可包括一或多個堆疊記憶體裝置910及/或圖形處理單元(graphic processing unit，GPU)920。
堆疊記憶體裝置910及GPU 920可安裝於中介層930上，且上面安裝有堆疊記憶體裝置910及GPU 920的中介層可安裝於安裝在焊料球950上的封裝基板940上。GPU 920可對應於可實行記憶體控制功能的半導體裝置，且舉例而言，GPU 920可被實施為應用處理器(application processor，AP)。
堆疊記憶體裝置910可以各種形式實施，且堆疊記憶體裝置910可為其中堆疊有多個層的高頻寬記憶體(high bandwidth memory，HBM)形式的記憶體裝置。據以，堆疊記憶體裝置910可包括緩衝器晶粒及多個記憶體晶粒，且各所述多個記憶體晶粒包括再新控制電路。
所述多個堆疊記憶體裝置910可安裝於中介層930上，且GPU 920可與所述多個堆疊記憶體裝置910進行通訊。舉例而言，堆疊記憶體裝置910及GPU 920中的每一者可包括物理區，且可經由物理區在堆疊記憶體裝置910與GPU 920之間實行通訊。同時，當堆疊記憶體裝置910包括直接存取區時，可經由安裝於封裝基板940及直接存取區之下的導電構件(例如，焊料球950)將測試訊號提供至堆疊記憶體裝置910中。
本發明概念的各態樣可應用於使用採用揮發性記憶體胞元及資料時脈訊號的半導體記憶體裝置的系統。舉例而言，本發明概念的各態樣可應用於使用半導體記憶體裝置作為工作記憶體的系統，例如智慧型電話、導航系統、筆記本電腦、桌上型電腦及遊戲控制台。
以上揭露的元件中的一或多者可包括或實施於例如以下一或多個處理電路系統中：硬體，包括邏輯電路；硬體/軟體組合，例如執行軟體的處理器；或其組合。舉例而言，更具體而言，處理電路系統可包括但不限於中央處理單元(CPU)、算術邏輯單元(arithmetic logic unit，ALU)、數位訊號處理器、微型電腦、
現場可程式化閘陣列(field programmable gate array，FPGA)、系統晶片(System-on-Chip，SoC)、可程式化邏輯單元、微處理器、特殊應用積體電路(application-specific integrated circuit，ASIC)等。
前述內容是對示例性實施例的例示且不被視為限制示例性實施例。儘管已闡述幾個示例性實施例，然而熟習此項技術者將容易地理解，在示例性實施例中，在本質上不背離本發明概念的新穎教示及優點的條件下，可進行諸多潤飾。據以，所有此類潤飾皆旨在包括於如申請專利範圍所界定的本發明概念的範圍內。
20:記憶體系統
30:記憶體控制器
100:列鎚擊(RH)管理電路
200:半導體記憶體裝置/記憶體裝置
210:控制邏輯電路
310:記憶體胞元陣列
400:再新控制電路(RCC)
ADDR:位址(訊號)
CK:時脈訊號
CMD:命令
DQ:資料訊號
HADDR:鎚擊位址
WCK:資料時脈訊號
Claims (20)
- 一種被配置成對半導體記憶體裝置進行控制的記憶體控制器，所述記憶體控制器包括：列鎚擊管理電路，被配置成：對與對所述半導體記憶體裝置的多個記憶體胞元列的存取相關聯的各存取位址進行計數，以在所述列鎚擊管理電路中儲存計數值；以及基於所述計數值確定鎚擊位址及所述鎚擊位址的類型，所述鎚擊位址與所述多個記憶體胞元列之中被密集存取的至少一個記憶體胞元列相關聯，所述鎚擊位址的所述類型與對所述鎚擊位址的管理的緊急度相關聯；以及排程器，被配置成基於所述鎚擊位址的所述類型而根據不同的命令協定將所述鎚擊位址傳輸至所述半導體記憶體裝置。
- 如請求項1所述的記憶體控制器，其中所述列鎚擊管理電路被配置成：因應於目標存取位址的第一計數值等於或大於第一參考數目而將所述目標存取位址確定為第一類型的鎚擊位址，所述目標存取位址指定所述多個記憶體胞元列之中當前被存取的記憶體胞元列；以及因應於所述目標存取位址的所述第一計數值等於或大於第二參考數目而將所述目標存取位址確定為第二類型的鎚擊位址，所述第二參考數目大於所述第一參考數目， 其中針對所述第一類型的鎚擊位址對所述鎚擊位址的所述管理是經推薦而進行的，且針對所述第二類型的鎚擊位址對所述鎚擊位址的所述管理是即時進行的。
- 如請求項2所述的記憶體控制器，其中所述排程器被配置成：使用第一現用命令及第二現用命令將所述目標存取位址傳輸至所述半導體記憶體裝置，所述第一現用命令與所述第二現用命令是連續的且用於所述半導體記憶體裝置的存取操作；以及在所述第二現用命令之後使用第一跟隨命令向所述半導體記憶體裝置通知所述目標存取位址與所述鎚擊位址對應。
- 如請求項3所述的記憶體控制器，其中：所述第一跟隨命令與在所述記憶體控制器施加所述第二現用命令之後所述記憶體控制器施加至所述半導體記憶體裝置的預充電命令對應，所述排程器被配置成藉由將所述預充電命令的第一命令/位址訊號至第七命令/位址訊號之中的第六命令/位址訊號設定成邏輯低位準來向所述半導體記憶體裝置通知所述目標存取位址與所述鎚擊位址對應。
- 如請求項3所述的記憶體控制器，其中：所述第一跟隨命令與在所述記憶體控制器施加所述第二現用命令之後所述記憶體控制器施加至所述半導體記憶體裝置的包括自動預充電資訊的寫入命令及包括自動預充電資訊的讀取命令中 的一者對應，所述排程器被配置成使用所述寫入命令或所述讀取命令的第一命令/位址訊號至第七命令/位址訊號之中的所述第七命令/位址訊號的自動預充電資訊來向所述半導體記憶體裝置通知所述目標存取位址與所述鎚擊位址對應。
- 如請求項3所述的記憶體控制器，其中所述排程器被配置成因應於所述鎚擊位址與所述第二類型的鎚擊位址對應而在所述第一跟隨命令之後在不具有任何介入命令的情況下向所述半導體記憶體裝置傳輸直接再新管理命令，使得所述半導體記憶體裝置對與和所述鎚擊位址對應的記憶體胞元列相鄰的受害記憶體胞元列實行鎚擊再新操作。
- 如請求項3所述的記憶體控制器，其中所述排程器被配置成因應於所述鎚擊位址與所述第一類型的鎚擊位址對應而在所述第一跟隨命令之後向所述半導體記憶體裝置傳輸第二跟隨命令，使得所述半導體記憶體裝置因應於自動再新命令或自主再新進入命令而對與和所述鎚擊位址對應的記憶體胞元列相鄰的受害記憶體胞元列實行鎚擊再新操作。
- 如請求項1所述的記憶體控制器，其中所述列鎚擊管理電路包括：存取儲存器，被配置成儲存所述存取位址及與所述存取位址對應的所述計數值；以及存取儲存器控制器，被配置成對所述存取儲存器進行控制且 被配置成基於所述計數值來確定所述鎚擊位址及所述鎚擊位址的所述類型。
- 如請求項8所述的記憶體控制器，其中所述存取儲存器控制器包括：位址比較器，被配置成將目標存取位址的目標列位址與儲存於所述存取儲存器中的列位址中的相應一者進行比較，以產生匹配訊號，所述目標存取位址指定所述多個記憶體胞元列之中當前被存取的記憶體胞元列；計數器，被配置成基於所述匹配訊號產生計數值且被配置成將所述計數值儲存於所述存取儲存器中；以及監測器邏輯，連接至所述存取儲存器，所述監測器邏輯被配置成：基於所述匹配訊號選擇性地將所述目標列位址的計數值儲存於所述存取儲存器中；藉由將所述目標列位址的計數值與第一參考數目及第二參考數目進行比較來產生比較訊號；基於所述比較來確定所述鎚擊位址；以及將所述鎚擊位址及所述比較訊號提供至所述排程器。
- 如請求項9所述的記憶體控制器，其中所述監測器邏輯被配置成因應於所述匹配訊號指示所述目標列位址與儲存於所述存取儲存器中的所述列位址中的任一者不匹配而將所述目標列位址儲存於所述存取儲存器中。
- 如請求項9所述的記憶體控制器，其中所述排程器被配置成因應於所述比較訊號指示與所述目標列位址相關聯的所述計數值等於或大於所述第一參考數目且小於所述第二參考數目而根據第一命令協定向所述半導體記憶體裝置通知所述目標列位址與第一類型的鎚擊位址對應。
- 如請求項9所述的記憶體控制器，其中所述排程器被配置成因應於所述比較訊號指示與所述目標列位址相關聯的所述計數值等於或大於所述第二參考數目而根據與第一命令協定不同的第二命令協定向所述半導體記憶體裝置通知所述目標列位址與第二類型的鎚擊位址對應。
- 一種記憶體系統，包括：半導體記憶體裝置，包括記憶體胞元陣列，所述記憶體胞元陣列包括多個記憶體胞元列，所述多個記憶體胞元列各自包括多個揮發性記憶體胞元；以及記憶體控制器，被配置成：對與對所述多個記憶體胞元列的存取相關聯的各存取位址進行計數；基於所述計數確定鎚擊位址及所述鎚擊位址的類型，所述鎚擊位址與所述多個記憶體胞元列之中被密集存取的至少一個記憶體胞元列相關聯，所述鎚擊位址的所述類型與對所述鎚擊位址的管理的緊急度相關聯；以及基於所述鎚擊位址的所述類型而根據不同的命令協定將 所述鎚擊位址傳輸至所述半導體記憶體裝置。
- 如請求項13所述的記憶體系統，其中所述記憶體控制器包括：列鎚擊管理電路，被配置成對各所述存取位址進行計數以在所述列鎚擊管理電路中儲存計數值且被配置成基於所述計數值確定所述鎚擊位址及所述鎚擊位址的所述類型；以及排程器，被配置成基於所述鎚擊位址的所述類型而根據所述不同的命令協定將所述鎚擊位址傳輸至所述半導體記憶體裝置，其中所述列鎚擊管理電路被配置成：因應於目標存取位址的第一計數值等於或大於第一參考數目而將所述目標存取位址確定為第一類型的鎚擊位址，所述目標存取位址指定所述多個記憶體胞元列之中當前被存取的記憶體胞元列；以及因應於所述目標存取位址的所述第一計數值等於或大於第二參考數目而將所述目標存取位址確定為第二類型的鎚擊位址，所述第二參考數目大於所述第一參考數目，且其中針對所述第一類型的鎚擊位址對所述鎚擊位址的所述管理是經推薦而進行的，且針對所述第二類型的鎚擊位址對所述鎚擊位址的所述管理是即時進行的。
- 如請求項14所述的記憶體系統，其中所述排程器被配置成：使用第一現用命令及第二現用命令將所述目標存取位址提供 至所述半導體記憶體裝置，所述第一現用命令與所述第二現用命令是連續的且用於所述半導體記憶體裝置的存取操作；以及在所述第二現用命令之後使用第一跟隨命令向所述半導體記憶體裝置通知所述目標存取位址與所述鎚擊位址對應。
- 如請求項15所述的記憶體系統，其中所述半導體記憶體裝置被配置成基於所述第一跟隨命令中所包括的鎚擊旗標資訊來判斷是否將所述目標存取位址儲存為所述鎚擊位址，所述目標存取位址伴隨有所述第一現用命令及所述第二現用命令。
- 如請求項14所述的記憶體系統，其中所述排程器被配置成因應於所述鎚擊位址與所述第二類型的鎚擊位址對應而在所述第一跟隨命令之後在不具有任何介入命令的情況下向所述半導體記憶體裝置傳輸直接再新管理命令，且其中所述半導體記憶體裝置被配置成因應於所述直接再新管理命令而對與和所述鎚擊位址對應的記憶體胞元列相鄰的受害記憶體胞元列實行鎚擊再新操作。
- 如請求項14所述的記憶體系統，其中所述排程器被配置成因應於所述鎚擊位址與所述第一類型的鎚擊位址對應而在所述第一跟隨命令之後向所述半導體記憶體裝置傳輸第二跟隨命令，且其中所述半導體記憶體裝置被配置成因應於自動再新命令或自主再新進入命令而對與和所述鎚擊位址對應的記憶體胞元列相鄰的受害記憶體胞元列實行鎚擊再新操作。
- 如請求項13所述的記憶體系統，其中所述半導體記憶體裝置更包括：再新控制電路，被配置成對所述多個記憶體胞元列實行再新操作以及與所述鎚擊位址相關聯的鎚擊再新操作，其中所述再新控制電路包括：再新控制邏輯，被配置成因應於列鎚擊事件偵測訊號而基於所述不同的命令協定及直接再新管理訊號產生定時控制訊號及指示所述鎚擊位址的所述類型的類型訊號；鎚擊位址儲存器，被配置成儲存來自所述記憶體控制器的所述鎚擊位址且被配置成因應於所述定時控制訊號而輸出所述鎚擊位址；以及映射器，被配置成產生鎚擊再新位址，所述鎚擊再新位址指定與和自所述鎚擊位址儲存器輸出的所述鎚擊位址對應的記憶體胞元列相鄰的受害記憶體胞元列的位址，且其中所述映射器被配置成：因應於所述鎚擊位址與第一類型的鎚擊位址對應而產生第一數目個所述鎚擊再新位址；以及因應於所述鎚擊位址與第二類型的鎚擊位址對應而產生第二數目個所述鎚擊再新位址，所述第二數目大於所述第一數目。
- 一種記憶體系統，包括：半導體記憶體裝置，包括記憶體胞元陣列，所述記憶體胞元陣列包括多個記憶體胞元列，所述多個記憶體胞元列各自包括多 個揮發性記憶體胞元；以及記憶體控制器，被配置成：對與對所述多個記憶體胞元列的存取相關聯的各存取位址進行計數；基於所述計數確定鎚擊位址及所述鎚擊位址的類型，所述鎚擊位址與所述多個記憶體胞元列之中被密集存取的至少一個記憶體胞元列相關聯，所述鎚擊位址的所述類型與對所述鎚擊位址的管理的緊急度相關聯；以及基於所述鎚擊位址的所述類型而根據不同的命令協定將所述鎚擊位址傳輸至所述半導體記憶體裝置，其中所述記憶體控制器包括：列鎚擊管理電路，被配置成對各所述存取位址進行計數以在所述列鎚擊管理電路中儲存計數值且被配置成基於所述計數值確定所述鎚擊位址及所述鎚擊位址的所述類型；以及排程器，被配置成基於所述鎚擊位址的所述類型而根據所述不同的命令協定將所述鎚擊位址傳輸至所述半導體記憶體裝置，且其中所述半導體記憶體裝置更包括：再新控制電路，被配置成基於所述鎚擊位址產生鎚擊再新位址，所述鎚擊再新位址指定與和所述鎚擊位址對應的記憶體胞元列相鄰的受害記憶體胞元列的位址。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2021-0114407 | 2021-08-30 | ||
| KR1020210114407A KR20230032052A (ko) | 2021-08-30 | 2021-08-30 | 메모리 컨트롤러 및 메모리 시스템 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202324404A TW202324404A (zh) | 2023-06-16 |
| TWI828094B true TWI828094B (zh) | 2024-01-01 |
Family
ID=81326066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111111084A TWI828094B (zh) | 2021-08-30 | 2022-03-24 | 記憶體控制器及包括其的記憶體系統 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20230067144A1 (zh) |
| EP (1) | EP4141872A1 (zh) |
| KR (1) | KR20230032052A (zh) |
| CN (1) | CN115731983A (zh) |
| TW (1) | TWI828094B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11869567B2 (en) * | 2021-03-15 | 2024-01-09 | Changxin Memory Technologies, Inc. | Refresh control circuit and memory |
| KR20230056339A (ko) * | 2021-10-20 | 2023-04-27 | 에스케이하이닉스 주식회사 | 스마트 리프레쉬 동작을 수행하기 위한 메모리 장치 및 이를 포함하는 메모리 시스템 |
| CN115906087B (zh) * | 2023-03-09 | 2023-07-07 | 长鑫存储技术有限公司 | 行锤攻击保护方法与存储器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102308778B1 (ko) * | 2017-05-24 | 2021-10-05 | 삼성전자주식회사 | 디스터브 로우를 케어하는 메모리 장치 및 그 동작방법 |
| US11152050B2 (en) * | 2018-06-19 | 2021-10-19 | Micron Technology, Inc. | Apparatuses and methods for multiple row hammer refresh address sequences |
| US11264079B1 (en) * | 2020-12-18 | 2022-03-01 | Micron Technology, Inc. | Apparatuses and methods for row hammer based cache lockdown |
-
2021
- 2021-08-30 KR KR1020210114407A patent/KR20230032052A/ko unknown
-
2022
- 2022-03-11 US US17/692,447 patent/US20230067144A1/en active Pending
- 2022-03-24 TW TW111111084A patent/TWI828094B/zh active
- 2022-04-04 EP EP22166491.5A patent/EP4141872A1/en active Pending
- 2022-05-17 CN CN202210541085.9A patent/CN115731983A/zh active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US20230067144A1 (en) | 2023-03-02 |
| TW202324404A (zh) | 2023-06-16 |
| EP4141872A1 (en) | 2023-03-01 |
| CN115731983A (zh) | 2023-03-03 |
| KR20230032052A (ko) | 2023-03-07 |
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