CN110556156A - 半导体存储器件、存储系统及操作半导体存储器件的方法 - Google Patents

半导体存储器件、存储系统及操作半导体存储器件的方法 Download PDF

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Abstract

提供了半导体存储器件、存储系统及操作半导体存储器件的方法。半导体存储器件包括存储单元阵列、纠错码(ECC)引擎、刷新控制电路、擦洗控制电路和控制逻辑电路。刷新控制电路响应于从存储控制器接收到的第一命令，生成用于刷新存储单元行上的存储区域的刷新行地址。擦洗控制电路对刷新行地址进行计数，并且每当擦洗控制电路计数了刷新行地址中的N个刷新行地址时，生成用于对存储单元行中的第一存储单元行执行擦洗操作的擦洗地址。ECC引擎从第一存储单元行中的至少一个子页面中读取对应于第一码字的第一数据，校正第一码字中的至少一个错误位，并将校正后的第一码字写回对应的存储位置中。

Description

半导体存储器件、存储系统及操作半导体存储器件的方法
相关申请的交叉引用
本申请要求于2018年6月1日在韩国知识产权局提交的韩国专利申请No.10-2018-0063278的优先权，其公开内容通过引用整体并入本文。
技术领域
本公开涉及存储器，并且更具体地涉及半导体存储器件、存储系统及操作半导体存储器件的方法。
背景技术
半导体存储器件可以分类为诸如闪存器件的非易失性存储器件和诸如DRAM的易失性存储器件。DRAM的高速操作和成本效率使得DRAM可以用于系统存储器。由于DRAM的制造设计规则的持续缩小，DRAM中的存储单元的位错误(bit error)可能快速增加并且DRAM的良率可能降低。因此，存在对半导体存储器件的可信度的需要。
发明内容
根据示例实施例，一种半导体存储器件包括存储单元阵列、纠错码(ECC)引擎、刷新控制电路、擦洗控制电路和控制逻辑电路。所述存储单元阵列包括多个存储单元行，所述多个存储单元行中的每个存储单元行包括存储单元。所述刷新控制电路被配置为响应于从外部存储控制器接收到的第一命令，生成用于刷新所述多个存储单元行上的存储区域的刷新行地址。所述擦洗控制电路被配置为对所述刷新行地址进行计数，并且每当所述擦洗控制电路计数了所述刷新行地址中的N个刷新行地址时，生成用于对所述多个存储单元行中的第一存储单元行中的至少一个子页面执行擦洗操作的擦洗地址。N是大于1的自然数。所述第一存储单元行是响应于所述擦洗地址而选择的。所述控制逻辑电路被配置为基于从所述存储控制器接收到的访问地址和命令，控制所述ECC引擎和所述擦洗控制电路。所述控制逻辑电路被配置为控制所述ECC引擎，使得所述ECC引擎从所述第一存储单元行中的所述至少一个子页面中读取对应于第一码字的第一数据，校正所述第一码字中的至少一个错误位，并将校正后的第一码字写回存储所述第一数据的存储位置中。
根据示例实施例，一种存储系统包括半导体存储器件和控制所述半导体存储器件的存储控制器。所述半导体存储器件包括存储单元阵列、纠错码(ECC)引擎、刷新控制电路、擦洗控制电路和控制逻辑电路。所述存储单元阵列包括多个存储单元行，所述多个存储单元行中的每个存储单元行包括存储单元。所述刷新控制电路被配置为响应于从所述存储控制器接收到的第一命令，生成用于刷新所述多个存储单元行上的存储区域的刷新行地址。所述擦洗控制电路被配置为对所述刷新行地址进行计数，并且每当所述擦洗控制电路计数了所述刷新行地址中的N个刷新行地址时，生成用于对所述多个存储单元行中的第一存储单元行中的至少一个子页面执行擦洗操作的擦洗地址。N是大于1的自然数。所述第一存储单元行是响应于所述擦洗地址而选择的。所述控制逻辑电路被配置为基于从所述存储控制器接收到的访问地址和命令，控制所述ECC引擎和所述擦洗控制电路。所述控制逻辑电路被配置为控制所述ECC引擎，使得所述ECC引擎从所述第一存储单元行中的所述至少一个子页面中读取对应于第一码字的第一数据，校正所述第一码字中的至少一个错误位，并将校正后的第一码字写回存储所述第一数据的存储位置中。
根据示例实施例，在一种操作半导体存储器件的方法中，所述半导体存储器件包括具有多个存储单元行的存储单元阵列，所述多个存储单元行中的每个存储单元行包括多个存储单元，响应于从外部存储控制器接收到的第一命令顺序地生成第一内部地址，基于所述第一内部地址，顺序地对所述存储单元行执行行操作，以及对所述存储单元行中的第一存储单元行执行M次列操作。每当对所述存储单元行执行N次行操作时，基于在所述半导体存储器件中生成的第二内部地址来选择所选的存储单元行。N是大于1的自然数，M是等于或大于1的自然数。
因此，所述半导体存储器件包括ECC引擎、擦洗控制电路和刷新控制电路。所述ECC引擎和所述擦洗控制电路被配置为每当所述刷新控制电路对所述存储单元行执行了N次刷新操作时，对由从所述擦洗控制电路提供的擦洗地址指定的存储单元行中的一个码字执行擦洗操作。在所述擦洗操作中，所述ECC引擎校正一个码字中的错误位，并将校正后的码字写回对应的存储位置中。因此，所述半导体存储器件可以通过防止错误位累积来增强可信度和性能。
附图说明
以下将参照附图更详细地描述示例实施例。
图1是示出根据示例实施例的存储系统的框图。
图2是示出根据示例实施例的图1中的半导体存储器件的框图。
图3示出图2的半导体存储器件中的第一存储体阵列的示例。
图4是示出根据示例实施例的图2的半导体存储器件中的刷新控制电路的框图。
图5是示出根据示例实施例的图4中所示的刷新时钟发生器的示例的电路图。
图6是示出根据示例实施例的图4中的刷新时钟发生器的另一示例的电路图。
图7是示出半导体存储器件的存储单元之间的干扰的电路图。
图8是示出根据示例实施例的图2的半导体存储器件中的牺牲地址检测器的示例的框图。
图9是示出图8中的牺牲地址检测器中的干扰检测器的框图。
图10是示出根据示例实施例的图2的半导体存储器件中的擦洗控制电路的示例的框图。
图11是示出根据示例实施例的图10的擦洗控制电路中的擦洗地址发生器的框图。
图12示出根据示例实施例的图10的擦洗控制电路中的弱码字地址发生器。
图13示出在写入操作中的图2的半导体存储器件的一部分。
图14示出在读取操作或刷新操作中的图2的半导体存储器件的一部分。
图15是示出根据示例实施例的图2的半导体存储器件中的ECC引擎的示例的框图。
图16示出据示例实施例的图15的ECC引擎中的ECC编码器的示例。
图17示出根据示例实施例的图15的ECC引擎中的ECC解码器的示例。
图18示出根据示例实施例的图17的ECC解码器的操作。
图19示出在图2的半导体存储器件中执行的正常刷新操作和擦洗操作。
图20示出在图2的半导体存储器件中执行的正常刷新操作和擦洗操作。
图21示出图19或图20中的擦洗操作的时序。
图22是示出根据示例实施例的半导体存储器件的框图。
图23是示出根据示例实施例的半导体存储器件的方法的流程图。
图24示出其中主机和HBM直接连接而没有内置层的3D芯片结构。
具体实施方式
以下将参照示出了示例实施例的附图更全面地描述各种示例实施例。
图1是示出根据示例实施例的存储系统的框图。
参照图1，存储系统20可以包括存储控制器100和半导体存储器件200。
存储控制器100可以控制存储系统20的整体操作。存储控制器100可以控制外部主机与半导体存储器件200之间的整体数据交换。例如，存储控制器100可以响应于来自主机的请求而将数据写入半导体存储器件200中或者从半导体存储器件200读取数据。
另外，存储控制器100可以向半导体存储器件200发出操作命令以控制半导体存储器件200。
在一些示例实施例中，半导体存储器件200是包括动态存储单元的存储器件，例如动态随机存取存储器(DRAM)、双倍数据速率4(DDR4)同步DRAM(SDRAM)、低功率DDR4(LPDDR4)SDRAM或LPDDR5 SDRAM。
存储控制器100将时钟信号CLK、命令CMD和地址(信号)ADDR发送到半导体存储器件200，并与半导体存储器件200交换主数据MD。
半导体存储器件200包括存储主数据MD和奇偶校验位的存储单元阵列(MCA)300、纠错码(ECC)引擎400、控制逻辑电路210和擦洗(scrubbing)控制电路500。
在控制逻辑电路210的控制下，ECC引擎400可以对要存储在存储单元阵列300的目标页面中的写入数据执行ECC编码，并且可以对从目标页面读取的码字执行ECC解码或执行解码。
当对包括在存储单元阵列中的多个存储单元行执行刷新操作时，擦洗控制电路500可以生成擦洗地址，使得每当对M个存储单元行执行刷新操作时，对多个存储单元行中的所选的存储单元行执行擦洗操作。在擦洗操作期间，控制逻辑电路210可以控制ECC引擎400，使得ECC引擎400读取与所选的存储单元行中的由擦洗地址指定的至少一个子页面中的第一码字相对应的第一数据，校正第一码字中的至少一个错误位，并将校正后的第一码字写回存储第一数据的存储位置中。
图2是示出根据示例实施例的图1中的半导体存储器件的框图。
参照图2，半导体存储器件200包括控制逻辑电路210、地址寄存器220、存储体(bank)控制逻辑230、刷新控制电路385、行地址多路复用器(RA MUX)240、列地址锁存器250、行译码器260、列译码器270、存储单元阵列300、读出放大器单元285、I/O选通电路290、ECC引擎400、擦洗控制电路500、牺牲地址检测器560和数据I/O缓冲器295。
存储单元阵列300包括第一存储体阵列310至第八存储体阵列380。行译码器260包括分别耦接到第一存储体阵列310至第八存储体阵列380的第一存储体行译码器260a至第八存储体行译码器260h，列译码器270包括分别耦接到第一存储体阵列310至第八存储体阵列380的第一存储体列译码器270a至第八存储体列译码器270h，读出放大器单元285包括分别耦接到第一存储体阵列310至第八存储体阵列380的第一存储体读出放大器285a至第八存储体读出放大器285h。
第一存储体阵列310至第八存储体阵列380、第一存储体行译码器260a至第八存储体行译码器260h、第一存储体列译码器270a至第八存储体列译码器270h以及第一存储体读出放大器285a至第八存储体读出放大器285h可以形成第一存储体至第八存储体。第一存储体阵列310至第八存储体阵列380中的每个存储体阵列包括形成在多条字线WL与多条位线BTL的交叉点处的多个存储单元MC。
地址寄存器220从存储控制器100接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220将所接收的存储体地址BANK_ADDR提供给存储体控制逻辑230，将所接收的行地址ROW_ADDR提供给行地址多路复用器240，并将所接收的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230响应于存储体地址BANK_ADDR生成存储体控制信号。对应于存储体地址BANK_ADDR的第一存储体行译码器260a至第八存储体行译码器260h之一响应于存储体控制信号而被激活，并且对应于存储体地址BANK_ADDR的第一存储体列译码器270a至第八存储体列译码器270h之一响应于存储体控制信号而被激活。
行地址多路复用器240从地址寄存器220接收行地址ROW_ADDR，并从刷新控制电路385接收刷新行地址REF_ADDR。行地址多路复用器240选择性地将行地址ROW_ADDR或刷新行地址REF_ADDR输出作为行地址RA。从行地址多路复用器240输出的行地址RA被施加到第一存储体行译码器260a至第八存储体行译码器260h。
刷新控制电路385可以响应于来自控制逻辑电路210的第一刷新控制信号IREF1或第二刷新控制信号IREF2顺序地输出刷新行地址REF_ADDR。
当来自存储控制器100的命令CMD对应于自动刷新命令时，每当控制逻辑电路210接收到自动刷新命令时，控制逻辑电路210可以将第一刷新控制信号IREF1施加到刷新控制电路385。当来自存储控制器100的命令CMD对应于自刷新进入(SRE)命令时，控制逻辑电路210可以将第二刷新控制信号IREF2施加到刷新控制电路385，并且从控制逻辑电路210接收到自刷新进入命令的时间点到控制逻辑电路210接收到自刷新退出(SRX)命令的时间点，第二刷新控制信号IREF2被激活。刷新控制电路385可以响应于接收到第一刷新控制信号IREF1或者在第二刷新控制信号IREF2被激活期间顺序地增大或减小刷新行地址REF_ADDR。
第一存储体行译码器260a至第八存储体行译码器260h中的被存储体控制逻辑230激活的存储体行译码器，对从行地址多路复用器240输出的行地址RA或者目标擦洗行地址TSRA进行译码，并激活对应于行地址RA或目标擦洗行地址TSRA的字线。例如，被激活的存储体行译码器将字线驱动电压施加到对应于行地址RA或目标擦洗行地址TSRA的字线。
列地址锁存器250从地址寄存器220接收列地址COL_ADDR，并临时存储所接收的列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器250生成从所接收的列地址COL_ADDR递增的列地址COL_ADDR'。列地址锁存器250将临时存储或生成的列地址COL_ADDR'应用于第一存储体列译码器270a至第八存储体列译码器270h。
第一存储体列译码器270a至第八存储体列译码器270h中的被激活的存储体列译码器通过I/O选通电路290激活对应于存储体地址BANK_ADDR和列地址COL_ADDR'或目标擦洗列地址TSCA的读出放大器。
I/O选通电路290包括用于选通输入/输出数据的电路，并且还包括输入数据屏蔽逻辑、用于存储从第一存储体阵列310至第八存储体阵列380输出的数据的读取数据锁存器、以及用于将数据写入第一存储体阵列310至第八存储体阵列380的写入驱动器。作为示例，I/O选通电路290可以具有分别耦接到第一存储体阵列310至第八存储体阵列380的第一存储体I/O选通电路290a至第八存储体I/O选通电路290h。
从第一存储体阵列310至第八存储体阵列380中的一个存储体阵列读取的码字CW由耦接到要从其读取数据的所述一个存储体阵列的读出放大器感测，并且被存储在读取数据锁存器中。存储在读取数据锁存器中的码字CW可以在ECC引擎400对码字CW执行ECC解码之后经由数据I/O缓冲器295被提供给存储控制器100。
要写入第一存储体阵列310至第八存储体阵列380中的一个存储体阵列中的主数据MD可以从存储控制器100提供给数据I/O缓冲器295，可以从数据I/O缓冲器295提供给ECC引擎400，ECC引擎400可以对主数据MD执行ECC编码以生成奇偶校验位，ECC引擎400可以将主数据MD和奇偶校验位提供给I/O选通电路290，I/O选通电路290可以通过写入驱动器将主数据MD和奇偶校验位写入一个存储体阵列中的目标页面的子页面中。
数据I/O缓冲器295可以基于时钟信号CLK在半导体存储器件200的写入操作中，将来自存储控制器100的主数据MD提供给ECC引擎400，并且在半导体存储器件200的读取操作中，可以将来自ECC引擎400的主数据MD提供给存储控制器100。
ECC引擎400对从目标页面的子页面读取的码字执行ECC解码，并且当在码字中的主数据MD中检测到至少一个错误位时，可以将错误生成信号EGS提供给控制逻辑电路210，同时校正该至少一个错误位。控制逻辑电路210可以将包括至少一个错误位的码字的行地址和列地址作为错误地址EADDR存储在擦洗控制电路500中的地址存储列表中。
在示例实施例中，ECC引擎400而不是控制逻辑电路210可以将错误地址EADDR直接存储在地址存储列表中。
擦洗控制电路500可以对顺序改变的刷新行地址REF_ADDR进行计数，并且每当擦洗控制电路500的计数为N个刷新行地址时，可以输出正常擦洗地址SCADDR。这里，N是大于1的自然数。正常擦洗地址SCADDR可以包括擦洗行地址SRA和擦洗列地址SCA。在示例实施例中，可以预先确定与正常擦洗地址SCADDR相对应的存储区域。与正常擦洗地址SCADDR相对应的存储区域可以被指定为已经出现的错误位的数目大于参考数目或者操作温度大于参考温度值的存储位置。作为示例，可以执行半导体存储器件200的测试操作以确定错误位的数目超过特定数量的存储位置。擦洗控制电路500可以在第一擦洗模式下将擦洗行地址SRA和擦洗列地址SCA分别提供给行译码器260和列译码器270。
牺牲地址检测器560可以对访问存储单元阵列300中的第一存储区域的次数进行计数，以当在参考间隔期间所计的访问的次数达到参考次数时，生成指定与第一存储区域相邻的至少一个相邻存储区域的至少一个牺牲地址VCT_ADDR。牺牲地址VCT_ADDR可以被存储在擦洗控制电路500的地址存储列表中。
在第二擦洗模式下，擦洗控制电路500可以将与存储在地址存储列表中的错误地址EADDR或牺牲地址VCT_ADDR相关联的码字的地址输出作为弱码字地址WCADDR。弱码字地址WCADDR可以包括弱码字行地址WCRA和弱码字列地址WCCA。擦洗控制电路500可以在第二擦洗模式下将弱码字行地址WCRA和弱码字列地址WCCA分别提供给行译码器260和列译码器270。
目标擦洗行地址TSRA可以包括擦洗行地址SRA和弱码字行地址WCRA，目标擦洗列地址TSCA可以包括擦洗列地址SCA和弱码字列地址WCCA。
控制逻辑电路210可以控制半导体存储器件200的操作。例如，控制逻辑电路210可以生成用于半导体存储器件200的控制信号，以便执行写入操作或读取操作。控制逻辑电路210包括对从存储控制器100接收的命令CMD进行译码的命令译码器211以及设置半导体存储器件200的操作模式的模式寄存器212。
例如，命令译码器211可以通过对写入使能信号、行地址选通信号、列地址选通信号、片选信号等进行译码来生成与命令CMD相对应的控制信号。控制逻辑电路210可以生成用于控制I/O选通电路290的第一控制信号CTL1、用于控制ECC引擎400的第二控制信号CTL2、用于控制擦洗控制电路500的第三控制信号CTL3和用于控制牺牲地址检测器560的第四控制信号CTL4。此外，控制逻辑电路210可以向刷新控制电路385提供与刷新周期相关联的模式信号。控制逻辑电路210可以基于表示半导体存储器件200的操作温度的温度信号来生成模式信号MS。
图3示出图2的半导体存储器件中的第一存储体阵列的示例。
参照图3，第一存储体阵列310包括多条字线WL1～WLm(m是等于或大于2的自然数)、多条位线BTL1～BTLn(n是等于或大于2的自然数)以及设置在字线WL1～WLm与位线BTL1～BTLn之间的交叉点处的多个存储单元MC。每个存储单元MC包括耦接到字线WL1～WLm中的相应一条字线和位线BTL1～BTLn中的相应一条位线的单元晶体管以及耦接到单元晶体管的单元电容器。
图4是示出根据示例实施例的图2的半导体存储器件中的刷新控制电路的框图。
参照图4，刷新控制电路385可以包括刷新时钟发生器390和刷新计数器397。
刷新时钟发生器390可以响应于第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS而生成刷新时钟信号RCK。模式信号MS可以确定刷新操作的刷新周期。如上所述，每当刷新时钟发生器390接收到第一刷新控制信号IREF1时或者在第二刷新控制信号IREF2被激活期间，刷新时钟发生器390可以生成刷新时钟信号RCK。
刷新计数器397可以通过以刷新时钟信号RCK的周期执行计数操作来生成顺序地指定存储单元行的刷新行地址REF_ADDR。
图5是示出根据示例实施例的图4中所示的刷新时钟发生器的示例的电路图。
参照图5，刷新时钟发生器390a可以包括多个振荡器391、392和393、多路复用器394和译码器395a。译码器395a可以对第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS进行译码，以输出时钟控制信号RCS1。振荡器391、392和393生成具有不同周期的刷新时钟信号RCK1、RCK2和RCK3。多路复用器394响应于时钟控制信号RCS1选择刷新时钟信号RCK1、RCK2和RCK3之一以提供刷新时钟信号RCK。
图6是示出根据示例实施例的图4中的刷新时钟发生器的另一示例的电路图。
参照图6，刷新时钟发生器390b可以包括译码器395b、偏置单元396a和振荡器396b。译码器395b可以对第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS进行译码，以输出时钟控制信号RCS2。偏置单元396a响应于时钟控制信号RCS2生成控制电压VCON。振荡器396b从控制电压VCON生成具有可变周期的刷新脉冲信号RCK。
图7是示出半导体存储器件的存储单元之间的干扰的电路图。
参照图7，半导体存储器件200的一部分包括存储单元51、52和53以及位线读出放大器60。
假设存储单元51、52和53中的每一个连接到同一条位线BTL。另外，存储单元51连接到字线WL＜q-1>，存储单元52连接到字线WL<q>，存储单元53连接到字线WL＜q+1>。如图7所示，字线WL＜q-1>和WL＜q+1>位于与字线WL<q>相邻。存储单元51包括存取晶体管CT1和单元电容器CC1。存取晶体管CT1的栅极端子连接到字线WL＜q-1>，并且其一个端子连接到位线BTL。存储单元52包括存取晶体管CT2和单元电容器CC2。存取晶体管CT2的栅极端子连接到字线WL<q>，并且其一个端子连接到位线BTL。此外，存储单元53包括存取晶体管CT3和单元电容器CC3。存取晶体管ST3的栅极端子连接到字线WL＜q+1>，并且其一个端子连接到位线BTL。
位线读出放大器60可以包括对位线BTL和BTLB中的低电平位线进行放电的N读出放大器，以及对位线BTL和BTLB中的高电平位线进行充电的P读出放大器。
在刷新操作期间，位线读出放大器60将通过N读出放大器或P读出放大器存储的数据重新写入所选的存储单元中。在读取操作或写入操作期间，将选择电压(例如，Vpp)提供给字线WL＜q>。然后，由于电容耦合效应，即使选择电压未施加到相邻的字线WL＜q-1>和WL＜q+1>，相邻的字线WL＜q-1>和WL＜q+1>的电压也上升。用寄生电容Ccl1和Ccl2表示这种电容耦合。
在无刷新操作期间，当重复访问字线WL<q>时，存储在连接到字线WL＜q-1>和WL＜q+1>的存储单元51和53的单元电容器CC1和CC3中的电荷可能逐渐泄漏。在这种情况下，可能无法保证存储在单元电容器CC1中的逻辑“0”和存储在单元电容器CC3中的逻辑“1”的可靠性。因此，需要在适当的时间对存储单元进行擦洗操作。
图8是示出根据示例实施例的图2的半导体存储器件中的牺牲地址检测器的示例的框图。
参照图8，牺牲地址检测器560可以包括干扰检测器570和牺牲地址发生器577。
干扰检测器570可以对基于行地址ROW_ADDR访问第一存储区域(即，至少一个存储单元行)的次数进行计数，并且当在参考(或预定)间隔期间所计的访问的次数达到参考次数时生成第一检测信号DET1。
牺牲地址发生器577可以响应于第一检测信号DET1生成第一牺牲地址VCT_ADDR1和第二牺牲地址VCT_ADDR2中的至少一个。第一牺牲地址VCT_ADDR1和第二牺牲地址VCT_ADDR2中的至少一个可以是指定了位置与第一存储区域相邻的第二存储区域或第三存储区域的行地址。牺牲地址发生器577可以将第一牺牲地址VCT_ADDR1和第二牺牲地址VCT_ADDR2中的至少一个提供给擦洗控制电路500中的地址存储列表。
图9是示出了图8的牺牲地址检测器中的干扰检测器的框图。
参照图9，干扰检测器570可以包括访问计数器571、阈值寄存器573和比较器575。
访问计数器571可以在预定时段中对基于行地址ROW_ADDR访问指定地址(或指定存储区域)的次数进行计数。例如，访问计数器571可以在预定时段内对访问指定字线的次数进行计数。可以对访问特定字线或包括至少两条字线的字线组的次数进行计数。此外，可以以存储单位(例如，以特定块为单位、以存储体为单位或以芯片为单位)对访问次数执行计数。
阈值寄存器573可以存储保证特定字线或存储单元中的数据的可靠性的最大干扰发生计数。例如，关于一条字线的阈值(或参考次数)可以被存储在阈值寄存器573中。或者，关于一个字线组、一个块、一个存储体单位或一个芯片单位的阈值可以被存储在阈值寄存器573中。
比较器575可以将存储在阈值寄存器573中的参考次数与由访问计数器571所计的对特定存储区域的访问次数进行比较。如果存在所计的访问次数达到参考次数的存储区域，则比较器575生成第一检测信号DET1。比较器575将第一检测信号DET1提供给牺牲地址发生器577。
牺牲地址发生器577接收行地址ROW_ADDR，并响应于第一检测信号DET1生成第一牺牲地址VCT_ADDR1和第二牺牲地址VCT_ADDR2中的至少一个。
图10是示出根据示例实施例的图2的半导体存储器件中的擦洗控制电路500的示例的框图。
参照图10，擦洗控制电路500可以包括计数器505、擦洗地址发生器510和弱码字地址发生器520。
计数器505对刷新行地址REF_ADDR进行计数，并且当计数器505所计的刷新行地址REF_ADDR的数目达到由计数控制信号CCS(未示出)指定的数目时，计数器505生成在第一间隔期间被激活的内部擦洗信号ISRB。第一间隔可以对应于刷新一个存储单元行的时间间隔。
擦洗地址发生器510响应于内部擦除洗信号ISRB和擦洗模式信号SMS，在第一擦洗模式下生成与用于每个存储单元行中的码字的正常擦洗操作相关联的逐渐改变的正常擦洗地址SCADDR。
正常擦洗地址SCADDR包括擦洗行地址SRA和擦洗列地址SCA。擦洗行地址SRA指定了一个存储体阵列中的一个页面，擦洗列地址SCA指定了所述一个页面中的一个码字。擦洗地址发生器510将擦洗行地址SRA提供给对应的行译码器，并将擦洗列地址SCA提供给对应的列译码器。
基于正常擦洗地址SCADDR执行的擦洗操作可以被称为正常擦洗操作，因为基于正常擦洗地址SCADDR执行的擦洗操作是对包括在存储单元阵列300中的所有码字执行的。
弱码字地址发生器520响应于内部擦洗信号ISRB和擦洗模式信号SMS，在第二擦洗模式下生成与弱擦洗操作相关联的弱码字地址WCADDR，弱擦洗操作是与弱码字相关联的。弱码字地址WCADDR包括弱码字行地址WCRA和弱码字列地址WCCA。当擦洗模式信号SMS具有第一逻辑电平时，擦洗模式信号SMS指示第一擦洗模式，当擦洗模式信号SMS具有不同于第一逻辑电平的第二逻辑电平时，擦洗模式信号SMS指示第二擦洗模式。擦洗模式信号SMS可以包括在第三控制信号CTL3中。弱码字地址发生器520将弱码字行地址WCRA提供给对应的行译码器，并将弱码字列地址WCCA提供给对应的列译码器。
弱码字地址发生器520中可以包括地址存储列表，地址存储列表可以存储与牺牲地址VCT_ADDR和错误地址EADDR相关联的码字的地址。
基于弱码字地址WCADDR执行的擦洗操作可以被称为弱擦洗操作，因为基于弱码字地址WCADDR执行的擦洗操作是对包括在存储单元阵列300中的弱码字执行的。
图11是示出根据示例实施例的图10的擦洗控制电路中的擦洗地址发生器的框图。
参照图11，擦洗地址发生器510可以包括页面段计数器511和行计数器513。
页面段计数器511响应于内部擦洗信号ISRB和擦洗模式信号SMS，在内部擦洗信号ISRB在第一擦洗模式下被激活时使擦洗列地址SCA加1，并且每当擦洗列地址SCA达到其最大值时，激活最大地址检测信号MADT同时被复位。页面段计数器511将最大地址检测信号MADT提供给行计数器513。
行计数器513响应于内部擦洗信号ISRB和擦洗模式信号SMS，通过最初接收到内部擦洗信号ISRB开始计数操作，并且每当接收到激活的最大地址检测信号MADT时，行计数器513使擦洗行地址SRA加1。由于在不对一个存储单元行执行刷新操作的同时，在第一间隔期间激活内部擦洗信号ISRB，因此页面段计数器511可以在第一间隔期间生成与一个页面中的码字相关联的擦洗列地址SCA。
图12示出了根据示例实施例的图10的擦洗控制电路中的弱码字地址发生器。
参照图12，弱码字地址发生器520可以包括列表指针521、地址存储列表530和感测单元540。
地址存储列表530存储包括在存储单元阵列300中的弱码字的地址信息WCRA1～WCRAq(q是大于1的自然数)和WCCA1～WCCAt(t是大于1的自然数)。地址信息WCRA1～WCRAs被指定为弱码字行地址，地址信息WCCA1～WCCAt被指定为弱码字列地址。弱码字可以是第一存储体阵列310中的页面当中的错误位的数目大于参考值的弱页面中的全部或一些。此外，弱码字可以是与密集访问的存储区域邻近的相邻页面的码字。
在第二擦洗模式下，列表指针521可以在第一间隔期间响应于内部擦洗信号ISRB和擦洗模式信号SMS，生成为地址存储列表530提供位置信息的指针信号TPS，并向地址存储列表530提供指针信号TPS。地址存储列表530可以包括非易失性存储器。从图8中的牺牲地址发生器577提供的第一牺牲地址VCT_ADDR1和第二牺牲地址VCT_ADDR2中的至少一个可以被存储在地址存储列表530中。
指针信号TPS在第一间隔期间逐渐增加预定的时间段，并且每当施加指针信号TPS时，地址存储列表530可以通过感测单元540将存储在位置(由指针信号TPS指示)中的弱码字地址作为弱码字行地址WCRA和弱码字列地址WCCA输出。感测单元540将弱码字行地址WCRA作为目标擦洗行地址TSRA提供给对应的行译码器，并将弱码字列地址WCCA作为目标擦洗列地址TSCA提供给对应的列译码器。
如上所述，控制逻辑电路210可以将错误地址EADDR提供给擦洗控制电路500。当擦洗控制电路500对特定存储单元行执行K次擦洗操作(K是等于或大于2的自然数)并且ECC引擎400在读取特定存储单元行时检测到错误位时，确定出特定存储单元行具有永久性故障。当未替换具有永久性故障的特定存储单元行时，错误位会累积。因此，控制逻辑电路210或存储控制器100可以通过冗余修复操作用冗余存储单元行替换具有永久性故障的特定存储单元行。
另外，控制逻辑电路210可以基于通过擦洗操作检测到的每个存储单元行的错误位的数目，将不同的刷新周期应用于一些存储单元行。
图13示出了在写入操作中的图2的半导体存储器件的一部分。
在图13中，示出了控制逻辑电路210、第一存储体阵列310、第一I/O选通电路290a和ECC引擎400。
参照图13，第一存储体阵列310包括正常单元阵列NCA和冗余单元阵列RCA。
正常单元阵列NCA包括多个第一存储块MB0～MB15，即311～313，冗余单元阵列RCA至少包括第二存储块314。第一存储块311～313是决定半导体存储器件200的存储容量的存储块。第二存储块314用于ECC和/或冗余修复。由于用于ECC和/或冗余修复的第二存储块314用于ECC、数据线修复和块修复以修复在第一存储块311～313中生成的“故障”单元，所以第二存储块314也被称为EDB块。在第一存储块311～313中的每个中，多个第一存储单元按行和列布置。在第二存储块314中，多个第二存储单元按行和列布置。连接到字线WL和位线BTL的交叉点的第一存储单元可以是动态存储单元。连接到字线WL和位线RBTL的交叉点的第二存储单元可以是动态存储单元。
第一I/O选通电路290a包括分别连接到第一存储块311～313和第二存储块314的多个开关电路291a～291d。在半导体存储器件200中，与突发长度(BL)的数据相对应的位线可以被同时访问，以支持指示了可访问的列位置的最大数目的BL。例如，BL可以被设置为8。
第一I/O选通电路290a可以基于列地址通过多个开关电路291a～291d选择位线BTL。作为示例，在写入操作中，第一I/O选通电路290a为第一存储块311～313中的每个存储块和第二存储块314分别选择8条第一数据线GIO和8条第二数据线EDBIO。
尽管图13示出了读出放大器未被公开的示例，但是第一存储体读出放大器285a可以耦接在第一存储体阵列310与第一I/O选通电路290a之间。
ECC引擎400可以通过第一数据线GIO[0:127]和第二数据线EDBIO[0:15]连接到开关电路291a～291d。控制逻辑电路210可以接收命令CMD和地址ADDR，并且可以对命令CMD进行译码，以生成用于控制开关电路291a-291d的第一控制信号CTL1和用于控制ECC引擎400的第二控制信号CTL2。
当命令CMD是写入命令时，控制逻辑电路210将第二控制信号CTL2提供给ECC引擎400，并且ECC引擎400对主数据MD执行ECC编码以生成与主数据MD相关联的奇偶校验位，并向第一I/O选通电路290a提供包括主数据MD和奇偶校验位的码字CW。控制逻辑电路210将第一控制信号CTL1提供给第一I/O选通电路290a，使得码字CW将被存储在第一存储体阵列310中的目标页面的子页面中。
图14示出了在读取操作或刷新操作中的图2的半导体存储器件的一部分。
在图14中，示出了控制逻辑电路210、第一存储体阵列310、第一I/O选通电路290a、ECC引擎400和擦洗控制电路500。
参照图14，当命令CMD是指定刷新操作的刷新命令(第一命令)或指定读取操作的读取命令(第二命令)时，控制逻辑电路210将第一控制信号CTL1提供给第一I/O选通电路290a，使得存储在第一存储体阵列310中的目标页面的子页面中的第一(读取)码字RCW提供给ECC引擎400。尽管图14示出了读出放大器未被公开的示例，但是第一存储体读出放大器285a可以耦接在第一存储体阵列310与第一I/O选通电路290a之间。
在读取操作中，ECC引擎400对码字RCW执行ECC解码，并将错误生成信号EGS提供给控制逻辑电路210。当码字RCW包括至少一个错误位时，控制逻辑电路210可以将地址存储列表530中的码字RCW的地址(即，行地址和列地址)存储为错误地址EADDR。在对由弱地址WEAK_ADDR指定的弱页面的刷新操作中，ECC引擎400对码字RCW执行ECC解码。当码字RCW包括至少一个错误位时，ECC引擎400可以执行擦洗操作以校正至少一个错误位，并将校正后的主数据写回子页面中。当在擦洗操作期间检测到错误位时，每当检测到错误位时，ECC引擎400可以将错误生成信号EGS提供给控制逻辑电路210。ECC引擎400对关于一个页面的错误生成信号EGS的数目进行计数，并且当计数值超过阈值时，将该页面的地址作为错误地址EADDR存储在地址存储列表530中。每当通过计数N个刷新行地址对存储单元行执行N次刷新操作时，可以对所选的存储单元行中的一些码字执行擦洗操作。
当命令CMD是读取命令时，ECC引擎400可以将校正后的主数据C_MD提供给数据I/O缓冲器295。
第一I/O选通电路290a基于列地址从第一存储块311～313和第二存储块314中的每个存储块中选择位线BTL。作为示例，在擦洗操作中，基于擦洗行地址激活一条字线，并且基于擦洗列地址通过所选的位线BTL将从第一存储块311～313和第二存储块314中的每个存储块中读取的一个码字传输到ECC引擎400。作为示例，当激活一条字线时，可以从子页面读取一个码字(例如，来自第一存储块311～313中的每个存储块的主数据和来自第二存储块314的奇偶校验数据)。
在读取或擦洗操作中，第一I/O选通电路290a可以基于列地址通过开关电路291a～291d选择位线BTL。作为示例，第一I/O选通电路290a从第一存储块311～313中的每个存储块和第二存储块314中分别选择8条位线BTL和8条位线RBTL。
作为示例，第一存储块311～313中的每个存储块可以包括512条位线BTL，第二存储块314可以包括512条位线RBTL。作为示例，第一I/O选通电路290a可以从第一存储块311～313中的每个存储块中选择8条位线BTL，并且可以从第二存储块314中选择8条位线RBTL。因此，一个码字CW可以包括128个主数据MD和8个奇偶校验位。
图15是示出根据示例实施例的图2的半导体存储器件中的ECC引擎的示例的框图。
参照图15，ECC引擎400包括ECC编码器410和ECC解码器430。
ECC编码器410可以生成与要存储在第一存储体阵列310的正常单元阵列NCA中的写入数据WMD相关联的奇偶校验位PRT。奇偶校验位PRT可以存储在第一存储体阵列310的冗余单元阵列RCA中。
ECC解码器430可以基于从第一存储体阵列310读取的读取数据RMD和奇偶校验位PRT对读取数据RMD执行ECC解码。当读取数据RMD包括作为ECC解码的结果的至少一个错误位时，ECC解码器430将错误生成信号EGS提供给控制逻辑电路210，并校正读取数据RMD中的错误位以输出校正后的主数据C_MD。
图16示出了根据示例实施例的图15的ECC引擎中的ECC编码器的示例。
参照图16，ECC编码器410可以包括奇偶校验发生器420。奇偶校验发生器420接收128位写入数据WMD和8位基础位BB，并通过执行例如XOR阵列操作生成8位奇偶校验位PRT。基础位BB是用于关于128位写入数据WMD生成奇偶校验位PRT的位，并且可以包括b'0000000。基础位BB可以包括代替b'0000000的其他特定位。
图17示出了根据示例实施例的图15的ECC引擎中的ECC解码器的示例。
参照图17，ECC解码器430可以包括校正子生成电路440、错误定位器460和数据校正器470。校正子生成电路440可以包括校验位发生器441和校正子发生器443。
校验位发生器441基于读取数据RMD通过执行XOR阵列操作生成校验位CHB，校正子发生器443通过将奇偶校验位PRT和校验位CHB的对应位进行比较来生成校正子SDR。
当校正子SDR的所有位都不为“0”时，错误定位器460生成指示读取数据RMD中的错误位的位置的错误位置信号EPS，以将错误位置信号EPS提供给数据校正器470。另外，当读取数据RMD包括错误位时，错误定位器460将错误生成信号EGS提供给控制逻辑电路210。
数据校正器470接收读取数据RMD，当读取数据RMD包括错误位时，基于错误位置信号EPS校正读取数据RMD中的错误位，并输出校正后的主数据C_MD。
图18示出了根据示例实施例的图17的ECC解码器的操作。
参照图17和图18，在响应于刷新命令的擦洗操作中，码字CW包括至少一个错误位EB1。从第一页面的子页面读取码字CW，并将其提供给ECC引擎400，如附图标记591所示。ECC引擎400对码字CW执行ECC解码以校正至少一个错误位EB1，如附图标记592所示，并将校正后的主数据C_MD写回第一页面的子页面中，如附图标记593所示。
图19示出了在图2的半导体存储器件中执行的正常刷新操作和擦洗操作。
在图19中，tRFC表示刷新周期，并且指刷新一行的时间，tREFI表示刷新间隔，并且指两个连续刷新命令或两个连续刷新行地址之间的间隔。
参照图19，注意的是，每当响应于刷新命令和刷新行地址，存储单元行被执行N次正常刷新操作NREF时，擦洗控制电路500就指定被ECC引擎执行擦洗操作SCRB的存储单元行S次。这里，N和S是大于1的自然数。例如，N等于或大于S。
在示例实施例中，在擦洗操作SCRB期间不执行正常刷新操作NREF。
图20示出了在图2的半导体存储器件中执行的正常刷新操作和擦洗操作。
参照图20，注意的是，每当响应于刷新命令，存储单元行被执行N次正常刷新操作NREF时，擦洗控制电路500就指定被ECC引擎400执行擦洗操作SCRB的存储单元行S次，并且与牺牲地址VCT_ADDR相对应的相邻存储区域被执行L次刷新操作FREF。这里，L是小于N的自然数，并且S是小于L的自然数。这里，N、L和S是大于1的自然数。例如，N等于或大于L，且L等于或大于S。
在示例实施例中，在擦洗操作SCRB期间不执行正常刷新操作NREF。
在示例实施例中，参照图19和图20，可以通过响应于刷新命令(例如，用于自刷新操作的自刷新进入(SRE)命令)对刷新行地址进行计数来执行N次正常刷新操作NREF。
图21示出了图19或图20中的擦洗操作的时序。
参照图21，在作为刷新周期tRFC的时间段期间，内部擦洗信号ISRB以逻辑高电平被激活。在内部擦洗信号ISRB被激活并且经过了空白区间MG之后，激活耦合到由擦洗行地址指定的存储单元行的字线WL。在字线WL被激活并且经过了RAS到CAS的延迟时间tRCD之后，对由擦洗行地址指定的存储单元行中的M个码字顺序地执行擦洗操作SCRB_OP。这里，M是等于或大于1的自然数。在时间间隔tCCDscrb期间执行对一个码字的擦洗操作。例如，在时间间隔tCCDscrb期间，将校正后的码字写回对应的存储位置。在写入恢复时间tWR之后，字线WL被去激活。在字线被去激活并且经过了行预充电时间tRP之后，内部擦洗信号ISRB被去激活。
因此，ECC引擎400顺序地对第一存储单元行中的至少一个码字执行擦洗操作，同时另一个存储单元行不被执行刷新操作。
在擦洗操作中，ECC引擎400可以从选自第一存储块311～313和第二存储块314中的每个存储块中的一个子页面读取一个码字。
在示例实施例中，在擦洗操作期间不响应于内部擦洗信号ISRB执行正常刷新操作NREF。作为示例，刷新控制电路385在内部擦洗信号ISRB被激活的同时不生成新的刷新行地址REF_ADDR(例如，保持先前的刷新行地址REF_ADDR的状态)。
图22是示出了根据示例实施例的半导体存储器件的框图。
参照图22，半导体存储器件600可以包括在堆叠芯片结构中提供软错误分析和校正功能的第一组裸片610和第二组裸片620。
第一组裸片610可以包括至少一个缓冲器裸片或逻辑裸片。第二组裸片620可以包括堆叠在第一组裸片610上并且通过多条贯穿衬底通路线(例如，贯穿硅通路(TSV)线)传输数据的多个存储器裸片620-1至620-p。
存储器裸片620-1至620-p中的至少一个可以包括基于要发送到第一组裸片610、刷新控制电路624和擦洗控制电路623的传输数据来生成传输奇偶校验位(即，传输奇偶校验数据)的第一类型的ECC引擎622。第一类型的ECC引擎622可以被称为“单元核心ECC引擎”。第一类型的ECC引擎622可以采用图15的ECC引擎400。刷新控制电路624可以采用图4的刷新控制电路385。擦洗控制电路623可以采用图10的擦洗控制电路500。第一类型的ECC引擎622和擦洗控制电路623可以对码字执行擦洗操作，以防止错误位在刷新控制电路624不对包括在存储器裸片中的存储单元行执行刷新操作的同时累积。
缓冲器裸片610可以包括第二类型的ECC引擎612，当从通过TSV线接收的传输数据中检测到传输错误时，第二类型的ECC引擎612使用传输奇偶校验位来校正传输错误，并生成纠错后的数据。第二类型的ECC引擎612可以被称为“通路ECC引擎”。
半导体存储器件600可以是通过TSV线传输数据和控制信号的堆叠芯片型存储器件或堆叠式存储器件。TSV线也可以称为“通路电极”。
第一类型的ECC引擎622可以在发送传输数据之前对从存储器裸片620-p输出的数据执行纠错。
在传输数据处出现的传输错误可能是由于在TSV线处出现的噪声导致的。由于在TSV线处出现的噪声而导致的数据故障可与由于存储器裸片的错误操作导致的数据故障区分开，因此其可以被视为软数据故障(或软错误)。软数据故障可能是由于传输路径上的传输故障而产生的，并且可以通过ECC操作来检测和补救。
例如，当传输数据是128位数据时，传输奇偶校验位可以被设置为8位。然而，本发明构思的范围和精神不限于此。可以增加或减少传输奇偶校验位的数目。
通过以上描述，在一个存储器裸片620-p处形成的数据TSV线组632可以包括128条TSV线L1至Lp，奇偶校验TSV线组634可以包括8条TSV线L10至Lq。
数据TSV线组632的TSV线L1至Lp和奇偶校验TSV线组634的奇偶校验TSV线L10至Lq可以连接至对应地形成在存储器裸片620-1至620-p之间的微凸块MCB。
存储器裸片620-1至620-p中的至少一个可以包括DRAM单元，每个DRAM单元包括至少一个存取晶体管和一个存储电容器。
半导体存储器件600可以具有三维(3D)芯片结构或2.5D芯片结构，以通过数据总线B10与主机通信。缓冲器裸片610可以通过数据总线B10与存储控制器连接。
表示为单元核心ECC引擎的第一类型的ECC引擎622可以分别通过奇偶校验TSV线组634和数据TSV线组632输出传输奇偶校验位以及传输数据。输出的传输数据可以是由第一类型的ECC引擎622进行了纠错的数据。
表示为通路ECC引擎的第二类型的ECC引擎612可以基于通过奇偶校验TSV线组634接收到的传输奇偶校验位来确定在通过数据TSV线组632接收到的传输数据处是否出现传输错误。当检测到传输错误时，第二类型的ECC引擎612可以使用传输奇偶校验位来校正传输数据上的传输错误。当传输错误是不可校正的时，第二类型的ECC引擎612可以输出指示出现了不可校正的数据错误的信息。
当在高带宽存储器(HBM)或堆叠存储器结构中从读取数据检测到错误时，该错误可能是在数据通过TSV传输时由于噪声而出现的错误。
根据示例实施例，如图22所示，单元核心ECC引擎622可以包括在每个存储器裸片中，通路ECC引擎612可以包括在缓冲器裸片中。因此，可以检测和校正软数据故障。软数据故障可以包括当通过TSV线传输数据时由于噪声而产生的传输错误。
图23是示出了根据示例实施例的操作半导体存储器件的方法的流程图。
参照图2至图23，在操作包括具有多个存储单元行并且每个存储单元行包括多个动态存储单元的存储单元阵列300的半导体存储器件的方法中，响应于从外部存储控制器100接收到的第一命令顺序地生成第一内部地址(S110)。第一命令可以是刷新命令，第一内部地址可以是由刷新控制电路385生成的刷新行地址REF_ADDR。
基于第一内部地址在存储单元行中顺序地执行行操作(S120)。行操作可以是对存储单元行的刷新操作。对所选择的存储单元行执行M次列操作(S130)。这里，M是等于或大于1的自然数。每当对存储单元行执行N次行操作时，基于在半导体存储器件200中生成的第二内部地址从存储单元行中选择所选择的存储单元行。第二内部地址可以是由擦洗控制电路500生成的目标擦洗地址，M次列操作可以是对M个码字的擦洗操作。
图24示出了主机和HBM直接连接而没有内置层的3D芯片结构700。
参照图24，诸如片上系统(SoC)、中央处理单元(CPU)或图形处理单元(GPU)的主机裸片710可以使用倒装芯片凸块FB设置在印刷电路板(PCB)720上。存储器裸片D11至D14可以堆叠在主机裸片710上，以实现诸如图22中的第二组裸片620的HBM结构。在图24中，省略了图22中的缓冲器裸片或逻辑裸片610。然而，缓冲器裸片或逻辑裸片610可以设置在存储器裸片D11与主机裸片710之间。为了实现诸如第二组裸片620的HBM结构，可以在存储器裸片D11和D14中形成TSV线。TSV线可以与置于存储器裸片之间的微凸块MCB电连接。
如上所述，根据示例实施例，半导体存储器件包括ECC引擎、擦洗控制电路和刷新控制电路。每当刷新控制电路对存储单元行执行N次刷新操作时，ECC引擎和擦洗控制电路对由擦洗控制电路提供的擦洗地址指定的存储单元行中的一个码字执行擦洗操作。在擦洗操作中，ECC引擎校正码字中的错误位并将校正后的码字写回对应的存储位置。因此，半导体存储器件可以通过防止错误位累积来增强可信度和性能。
本发明构思的各方面可以应用于使用采用ECC引擎的半导体存储器件的系统。例如，本发明构思的各方面可以应用于使用半导体存储器件作为工作存储器的诸如智能电话、导航系统、笔记本计算机、台式计算机和游戏控制台的系统。
前述内容是对示例实施例的说明，而不应被解释为对其进行限制。尽管已经描述了一些示例实施例，但本领域技术人员将容易理解，在实质上不脱离本发明构思的新颖教导和优点的情况下，可在示例实施例中进行许多修改。因此，所有这些修改旨在包括在权利要求所限定的本发明构思的范围内。

Claims (20)

1.一种半导体存储器件，所述半导体存储器件包括：
存储单元阵列，所述存储单元阵列包括多个存储单元行，所述多个存储单元行中的每个存储单元行包括存储单元；
纠错码引擎；
刷新控制电路，所述刷新控制电路被配置为响应于从外部存储控制器接收到的第一命令，生成用于刷新所述多个存储单元行上的存储区域的刷新行地址；
擦洗控制电路，所述擦洗控制电路被配置为对所述刷新行地址进行计数，并且每当所述擦洗控制电路计数了所述刷新行地址中的N个刷新行地址时，生成用于对所述多个存储单元行中的第一存储单元行中的至少一个子页面执行擦洗操作的擦洗地址，N是大于1的自然数，所述第一存储单元行是响应于所述擦洗地址而选择的；以及
控制逻辑电路，所述控制逻辑电路被配置为基于从所述存储控制器接收到的访问地址和命令，控制所述纠错码引擎和所述擦洗控制电路，
其中，所述控制逻辑电路被配置为控制所述纠错码引擎，使得所述纠错码引擎从所述第一存储单元行中的所述至少一个子页面中读取对应于第一码字的第一数据，校正所述第一码字中的至少一个错误位，并将校正后的第一码字写回存储所述第一数据的存储位置中。
2.根据权利要求1所述的半导体存储器件，其中，所述第一命令是刷新命令。
3.根据权利要求1所述的半导体存储器件，其中，所述擦洗控制电路被配置为顺序地生成指定包括在所述第一存储单元行中的M个码字的擦洗地址，M是等于或大于1的自然数。
4.根据权利要求1所述的半导体存储器件，其中，所述擦洗控制电路包括：
计数器，所述计数器被配置为对所述刷新行地址进行计数，以生成内部擦洗信号，其中，每当所述计数器计数了所述刷新行地址中的N个刷新行地址时，所述计数器激活所述内部擦洗信号；
擦洗地址发生器，所述擦洗地址发生器被配置为响应于所述内部擦洗信号和擦洗模式信号，在第一擦洗模式下生成与用于所述第一存储单元行的正常擦洗操作相关联的正常擦洗地址；以及
弱码字地址发生器，所述弱码字地址发生器被配置为响应于所述内部擦洗信号和所述擦洗模式信号，在第二擦洗模式下生成与弱擦洗操作相关联的弱码字地址，所述弱擦洗操作与所述第一存储单元行中的弱码字相关联。
5.根据权利要求4所述的半导体存储器件，
其中，所述正常擦洗地址包括指定一个存储单元行的擦洗行地址和指定包括在所述一个存储单元行中的码字之一的擦洗列地址，
其中，所述擦洗地址发生器包括：
页面段计数器，所述页面段计数器被配置为在所述内部擦洗信号在所述第一擦洗模式下被激活期间，使所述擦洗列地址加1；以及
行计数器，所述行计数器被配置为每当所述擦洗列地址达到最大值时，使所述擦洗行地址加1。
6.根据权利要求4所述的半导体存储器件，其中，所述弱码字地址发生器包括：
地址存储列表，所述地址存储列表被配置为存储所述弱码字的地址信息；以及
列表指针，所述列表指针被配置为响应于所述内部擦洗信号，生成提供所述地址存储列表的位置信息的指针信号。
7.根据权利要求6所述的半导体存储器件，其中，所述地址存储列表被配置为响应于所述内部擦洗信号，在所述第二擦洗模式下，每当所述指针信号被施加到所述地址存储列表时，输出弱码字的行地址和列地址作为存储在所述地址存储列表的对应位置中的弱码字行地址和弱码字列地址。
8.根据权利要求1所述的半导体存储器件，其中，所述控制逻辑电路被配置为响应于从所述存储控制器接收到的读取命令控制所述纠错码引擎，使得所述纠错码引擎从由所述访问地址指定的存储单元行中的至少一个子页面中读取对应于第二码字的数据，校正所述第二码字中的至少一个错误位，并将校正后的第二码字发送到所述存储控制器。
9.根据权利要求8所述的半导体存储器件，其中：
所述纠错码引擎被配置为当所述纠错码引擎在所述第二码字中检测到至少一个错误位时，向所述控制逻辑电路提供错误发生信号；
所述控制逻辑电路被配置为将所述第二码字的地址作为错误地址提供给所述擦洗控制电路；
所述擦洗控制电路被配置为将所述错误地址作为弱码字地址存储在其中的地址存储列表中。
10.根据权利要求9所述的半导体存储器件，其中，所述控制逻辑电路被配置为当所述纠错码引擎生成用于所述存储单元行的所述错误发生信号多于参考次数时，将所述存储单元行的地址作为所述错误地址提供给所述擦洗控制电路。
11.根据权利要求1所述的半导体存储器件，其中，所述擦洗控制电路包括计数器，所述计数器被配置为对所述刷新行地址进行计数，从而每当所述计数器计数了所述刷新行地址中的N个刷新行地址时，生成内部擦洗信号，
其中，所述刷新控制电路被配置为响应于所述内部擦洗信号停止生成所述刷新行地址。
12.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：
牺牲地址检测器，所述牺牲地址检测器被配置为对访问所述存储单元阵列中的第一存储区域的次数进行计数，从而当在参考间隔期间所计的访问的次数达到阈值时，生成指定与所述第一存储区域相邻的至少一个相邻存储区域的至少一个牺牲地址。
13.根据权利要求12所述的半导体存储器件，其中：
所述牺牲地址检测器被配置为将所述至少一个牺牲地址提供给所述擦洗控制电路；
所述擦洗控制电路被配置为将所述至少一个牺牲地址作为弱码字地址存储在其中的地址存储列表中。
14.根据权利要求12所述的半导体存储器件，其中：
所述牺牲地址检测器被配置为将所述至少一个牺牲地址提供给耦接到所述存储单元阵列的行译码器；
所述行译码器被配置为响应于所述刷新行地址和所述至少一个牺牲地址，在所述行译码器刷新所述多个存储单元行上的所述存储区域一次的同时，刷新所述至少一个相邻存储区域至少两次。
15.根据权利要求1所述的半导体存储器件，所述半导体存储器件包括：
第一组裸片，所述第一组裸片包括至少一个缓冲器裸片；以及
第二组裸片，所述第二组裸片包括多个存储器裸片，所述多个存储器裸片堆叠在所述至少一个缓冲器裸片上，并且通过多条贯穿硅通路线传送数据，
其中，所述多个存储器裸片中的至少一个存储器裸片包括所述存储单元阵列、所述纠错码引擎、所述刷新控制电路和所述擦洗控制电路，并且所述纠错码引擎被配置为使用要发送到所述至少一个缓冲器裸片的传输数据生成传输奇偶校验位，
其中，所述至少一个缓冲器裸片包括通路纠错码引擎，所述通路纠错码引擎被配置为当从通过所述多条贯穿硅通路线接收到的传输数据检测到传输错误时，使用所述传输奇偶校验位来校正传输错误。
16.一种存储系统，所述存储系统包括：
半导体存储器件；以及
存储控制器，所述存储控制器被配置为控制所述半导体存储器件，其中，所述半导体存储器件包括：
存储单元阵列，所述存储单元阵列包括多个存储单元行，所述多个存储单元行中的每个存储单元行包括存储单元；
纠错码引擎；
刷新控制电路，所述刷新控制电路被配置为响应于从所述存储控制器接收到的第一命令，生成用于刷新所述多个存储单元行上的存储区域的刷新行地址；
擦洗控制电路，所述擦洗控制电路被配置为对所述刷新行地址进行计数，并且每当所述擦洗控制电路计数了所述刷新行地址中的N个刷新行地址时，生成用于对所述多个存储单元行中的第一存储单元行中的至少一个子页面执行擦洗操作的擦洗地址，N是大于1的自然数，所述第一存储单元行是响应于所述擦洗地址而选择的；以及
控制逻辑电路，所述控制逻辑电路被配置为基于从所述存储控制器接收到的访问地址和命令，控制所述纠错码引擎和所述擦洗控制电路，
其中，所述控制逻辑电路被配置为控制所述纠错码引擎，使得所述纠错码引擎从所述第一存储单元行中的所述至少一个子页面中读取对应于第一码字的第一数据，校正所述第一码字中的至少一个错误位，并将校正后的第一码字写回存储所述第一数据的存储位置中。
17.根据权利要求16所述的存储系统，其中：
所述第一命令是刷新命令；
所述擦洗控制电路被配置为顺序地生成指定包括在所述第一存储单元行中的M个码字的擦洗地址，M是等于或大于1的自然数。
18.一种操作半导体存储器件的方法，所述半导体存储器件包括具有多个存储单元行的存储单元阵列，所述多个存储单元行中的每个存储单元行包括多个存储单元，所述方法包括：
响应于从外部存储控制器接收到的第一命令顺序地生成第一内部地址；
基于所述第一内部地址，顺序地对所述存储单元行执行行操作；以及对所述存储单元行中的第一存储单元行执行M次列操作，
其中，每当对所述存储单元行执行N次行操作时，基于在所述半导体存储器件中生成的第二内部地址来选择所述第一存储单元行，
其中，N是大于1的自然数，M是等于或大于1的自然数。
19.根据权利要求18所述的方法，其中：
所述行操作是对所述存储单元行的刷新操作；
所述M次列操作是对包括在所述第一存储单元行中的M个码字顺序执行的擦洗操作；
包括在所述半导体存储器件中的纠错码引擎被配置为通过以下方式来执行所述擦洗操作：读取所述M个码字中的每个码字，校正所述M个码字中的每个码字中的至少一个错误位，并将校正后的每个码字写回存储对应的每个码字的存储位置中。
20.根据权利要求19所述的方法，其中，在执行所述擦洗操作时不执行刷新操作。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113010446A (zh) * 2019-12-19 2021-06-22 美光科技公司 具有内部操作管理机制的设备
CN113314173A (zh) * 2020-02-27 2021-08-27 台湾积体电路制造股份有限公司 刷新存储器器件的方法及存储装置以及存储器器件
CN115868114A (zh) * 2020-07-07 2023-03-28 英飞凌科技有限责任公司 用于安全存储器装置的毛刺防护系统和复位方案

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
KR102658230B1 (ko) * 2018-06-01 2024-04-17 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US11010245B2 (en) * 2018-06-21 2021-05-18 Winbond Electronics Corp. Memory storage apparatus with dynamic data repair mechanism and method of dynamic data repair thereof
US11030096B2 (en) * 2019-01-10 2021-06-08 Western Digital Technologies, Inc. Method of identifying and preparing a key block in a flash memory system and memory controller therefor
US11144824B2 (en) * 2019-01-29 2021-10-12 Silicon Storage Technology, Inc. Algorithms and circuitry for verifying a value stored during a programming operation of a non-volatile memory cell in an analog neural memory in deep learning artificial neural network
US10770127B2 (en) * 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US10872678B1 (en) * 2019-06-19 2020-12-22 Micron Technology, Inc. Speculative section selection within a memory device
US11334457B1 (en) * 2019-06-27 2022-05-17 Samsung Electronics Co., Ltd. Semiconductor memory device and memory system including the same
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11599299B2 (en) * 2019-11-19 2023-03-07 Invensas Llc 3D memory circuit
US11557366B2 (en) * 2019-11-21 2023-01-17 SK Hynix Inc. Memory, memory system, operation method of the memory, and operation of the memory system
US11342024B2 (en) * 2019-12-31 2022-05-24 Micron Technology, Inc. Tracking operations performed at a memory device
KR20210088917A (ko) * 2020-01-07 2021-07-15 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법
KR20210089016A (ko) * 2020-01-07 2021-07-15 삼성전자주식회사 메모리 컨트롤러 및 메모리 시스템
EP3936996A4 (en) 2020-04-01 2022-07-06 Changxin Memory Technologies, Inc. READ-WRITE METHOD AND STORAGE DEVICE
CN113495674B (zh) 2020-04-01 2023-10-10 长鑫存储技术有限公司 读写方法及存储器装置
CN113495671B (zh) 2020-04-01 2023-10-17 长鑫存储技术有限公司 读写方法及存储器装置
EP3964941B1 (en) 2020-04-01 2024-02-28 Changxin Memory Technologies, Inc. Read-write method and memory device
CN113495675B (zh) 2020-04-01 2023-08-11 长鑫存储技术有限公司 读写方法及存储器装置
CN113495672B (zh) * 2020-04-01 2023-08-11 长鑫存储技术有限公司 读写方法及存储器装置
EP3964940A4 (en) 2020-04-01 2022-08-17 Changxin Memory Technologies, Inc. READ/WRITE METHOD AND STORAGE DEVICE
EP3985494B1 (en) 2020-04-01 2024-01-17 Changxin Memory Technologies, Inc. Read-write method and memory device
KR20220021097A (ko) 2020-08-13 2022-02-22 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11922061B2 (en) 2020-08-31 2024-03-05 Micron Technology, Inc. Adaptive memory refresh control
KR20220039432A (ko) * 2020-09-22 2022-03-29 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US11783885B2 (en) * 2020-10-30 2023-10-10 Micron Technology, Inc. Interactive memory self-refresh control
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
KR20230021409A (ko) * 2021-08-05 2023-02-14 에스케이하이닉스 주식회사 트레이닝동작을 수행하기 위한 반도체시스템
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
KR20230072283A (ko) * 2021-11-17 2023-05-24 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040145952A1 (en) * 2003-01-28 2004-07-29 Jian Chen Non-volatile semiconductor memory with large erase blocks storing cycle counts
US20050249010A1 (en) * 2004-05-06 2005-11-10 Klein Dean A Memory controller method and system compensating for memory cell data losses
WO2009051276A1 (en) * 2007-10-17 2009-04-23 Kabushiki Kaisha Toshiba Information processing system
US20090222616A1 (en) * 2008-03-01 2009-09-03 Kabushiki Kaisha Toshiba Memory system
CN102820049A (zh) * 2011-06-09 2012-12-12 三星电子株式会社 用于刷新以及数据清理存储器件的方法和装置
CN104423896A (zh) * 2013-08-19 2015-03-18 索尼公司 存储控制装置、存储装置、信息处理系统和存储控制方法
CN104751880A (zh) * 2013-12-25 2015-07-01 华邦电子股份有限公司 非易失性存储器部份擦洗方法
CN107193486A (zh) * 2016-03-14 2017-09-22 三星电子株式会社 数据存储设备和包括该数据存储设备的数据处理系统
CN107393596A (zh) * 2016-04-26 2017-11-24 三星电子株式会社 半导体存储设备和操作其的方法
US20180150350A1 (en) * 2016-11-28 2018-05-31 Samsung Electronics Co. , Ltd. Scrubbing controllers of semiconductor memory devices, semiconductor memory devices and methods of operating the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH087995B2 (ja) 1985-08-16 1996-01-29 富士通株式会社 ダイナミツク半導体記憶装置のリフレツシユ方法および装置
US6838331B2 (en) 2002-04-09 2005-01-04 Micron Technology, Inc. Method and system for dynamically operating memory in a power-saving error correction mode
US20070022244A1 (en) 2005-07-25 2007-01-25 Honeywell International Inc. Methods and systems for refresh and error scrubbing of dynamic memory devices
KR101796116B1 (ko) * 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US8621324B2 (en) 2010-12-10 2013-12-31 Qualcomm Incorporated Embedded DRAM having low power self-correction capability
KR101906409B1 (ko) * 2011-09-06 2018-12-07 삼성전자주식회사 메모리 시스템
KR20170045806A (ko) * 2015-10-20 2017-04-28 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102434053B1 (ko) * 2015-11-16 2022-08-19 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US10592114B2 (en) 2016-03-03 2020-03-17 Samsung Electronics Co., Ltd. Coordinated in-module RAS features for synchronous DDR compatible memory
US10199115B2 (en) * 2016-06-20 2019-02-05 Qualcomm Incorporated Managing refresh for flash memory
KR102658230B1 (ko) * 2018-06-01 2024-04-17 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040145952A1 (en) * 2003-01-28 2004-07-29 Jian Chen Non-volatile semiconductor memory with large erase blocks storing cycle counts
US20050249010A1 (en) * 2004-05-06 2005-11-10 Klein Dean A Memory controller method and system compensating for memory cell data losses
WO2009051276A1 (en) * 2007-10-17 2009-04-23 Kabushiki Kaisha Toshiba Information processing system
US20090222616A1 (en) * 2008-03-01 2009-09-03 Kabushiki Kaisha Toshiba Memory system
CN102820049A (zh) * 2011-06-09 2012-12-12 三星电子株式会社 用于刷新以及数据清理存储器件的方法和装置
CN104423896A (zh) * 2013-08-19 2015-03-18 索尼公司 存储控制装置、存储装置、信息处理系统和存储控制方法
CN104751880A (zh) * 2013-12-25 2015-07-01 华邦电子股份有限公司 非易失性存储器部份擦洗方法
CN107193486A (zh) * 2016-03-14 2017-09-22 三星电子株式会社 数据存储设备和包括该数据存储设备的数据处理系统
CN107393596A (zh) * 2016-04-26 2017-11-24 三星电子株式会社 半导体存储设备和操作其的方法
US20180150350A1 (en) * 2016-11-28 2018-05-31 Samsung Electronics Co. , Ltd. Scrubbing controllers of semiconductor memory devices, semiconductor memory devices and methods of operating the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113010446A (zh) * 2019-12-19 2021-06-22 美光科技公司 具有内部操作管理机制的设备
CN113010446B (zh) * 2019-12-19 2024-05-07 美光科技公司 具有内部操作管理机制的设备
CN113314173A (zh) * 2020-02-27 2021-08-27 台湾积体电路制造股份有限公司 刷新存储器器件的方法及存储装置以及存储器器件
CN115868114A (zh) * 2020-07-07 2023-03-28 英飞凌科技有限责任公司 用于安全存储器装置的毛刺防护系统和复位方案
CN115868114B (zh) * 2020-07-07 2023-08-18 英飞凌科技有限责任公司 用于安全存储器装置的毛刺防护系统和复位方案

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