CN112837725A - 半导体存储器件和操作半导体存储器件的方法 - Google Patents

半导体存储器件和操作半导体存储器件的方法 Download PDF

Info

Publication number
CN112837725A
CN112837725A CN202010915165.7A CN202010915165A CN112837725A CN 112837725 A CN112837725 A CN 112837725A CN 202010915165 A CN202010915165 A CN 202010915165A CN 112837725 A CN112837725 A CN 112837725A
Authority
CN
China
Prior art keywords
refresh
address
error
row
memory cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010915165.7A
Other languages
English (en)
Inventor
郑允敬
秋喆焕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN112837725A publication Critical patent/CN112837725A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4062—Parity or ECC in refresh operations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Quality & Reliability (AREA)
  • General Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Dram (AREA)

Abstract

本公开涉及一种半导体存储器件和操作半导体存储器件的方法。所述半导体存储器件包括存储单元阵列、纠错码(ECC)引擎、刷新控制电路和控制逻辑电路。所述存储单元阵列包括存储单元行。所述刷新控制电路对所述存储单元行执行刷新操作。所述控制逻辑电路控制所述ECC引擎，使得所述ECC引擎在读取操作期间通过对至少一个第一存储单元行中的子页面执行ECC解码来生成错误生成信号。所述控制逻辑电路将所述第一存储单元行的错误发生计数与阈值进行比较，并基于所述比较向所述刷新控制电路提供所述第一存储单元行的第一地址作为错误地址。所述刷新控制电路增加在刷新时段期间在所述第一存储单元行中执行的刷新操作的次数。

Description

半导体存储器件和操作半导体存储器件的方法
相关申请的交叉引用
本申请要求于2019年11月25日在韩国知识产权局提交的韩国专利申请No.10-2019-0151829的优先权的权益，其公开内容通过引用全部合并于此。
技术领域
本公开涉及存储器件，更具体地，涉及半导体存储器件和操作半导体存储器件的方法。
背景技术
随机存取存储器(RAM)是用于存储工作(临时)信息的计算机存储器件的示例。RAM装置通常在诸如笔记本电脑、移动电话等设备中找到。动态RAM(DRAM)是RAM的一个子集，在DRAM中，无论信息的物理位置如何，都可以在芯片上存储和读取信息。
位错误是由于外部因素导致的在编程、存储或读取过程中改变的信息位。可以使用纠错码(ECC)纠正位错误。例如，ECC可以用于通过如下操作来纠正位错误：执行计算以检测位中的错误；如果检测到错误，则尝试纠正该错误。
随着DRAM器件的尺寸变小(即，随着电子设备变小)，误码率会增加。因此，在本领域中需要更鲁棒的ECC操作来补偿较小的DRAM器件。
发明内容
一些示例实施例提供了一种能够使用错误信息来调整刷新的半导体存储器件。
一些示例实施例提供了一种能够使用错误信息来调整刷新的操作半导体存储器件的方法。
根据示例实施例，一种半导体存储器件包括：存储单元阵列；纠错码(ECC)引擎；刷新控制电路，所述刷新控制电路被配置为对所述多个存储单元行执行刷新操作；以及控制逻辑电路，所述控制逻辑电路被配置为基于来自外部存储控制器的命令和地址来控制所述ECC引擎，其中，所述控制逻辑电路还被配置为控制所述ECC引擎，使得所述ECC引擎在读取操作期间通过对所述存储单元行中的至少一个第一存储单元行中的子页面执行ECC解码操作来生成错误生成信号，其中，所述控制逻辑电路还被配置为将所述第一存储单元行的错误发生计数与阈值进行比较，并基于所述比较向所述刷新控制电路提供所述第一存储单元行的第一地址作为错误地址，其中，所述错误发生计数是基于所述错误生成信号而生成的，并且其中，所述刷新控制电路被配置为基于所述错误发生计数来增加在刷新时段期间在所述第一存储单元行中执行的刷新操作的次数。
根据示例实施例，一种半导体存储器件包括：存储单元阵列，所述存储单元阵列包括多个存储单元行，所述多个存储单元行均包括多个易失性存储单元；纠错码(ECC)引擎；刷新控制电路，所述刷新控制电路被配置为对所述多个存储单元行执行刷新操作；错误信息寄存器；以及控制逻辑电路，所述控制逻辑电路被配置为基于来自外部存储控制器的命令和地址来控制所述ECC引擎，其中，所述控制逻辑电路还被配置为控制所述ECC引擎，使得所述ECC引擎通过在读取操作期间对所述存储单元行中的至少一个第一存储单元行中的子页面执行ECC解码操作来生成错误生成信号，其中，所述控制逻辑电路还被配置为：将所述第一存储单元行的错误发生计数与阈值进行比较，并且基于所述比较，向所述刷新控制电路提供所述第一存储单元行的第一地址作为错误地址，所述错误发生计数是基于所述错误生成信号而生成的；或者在所述读取操作期间将错误信息记录在所述错误信息寄存器中，并通过参考所述错误信息寄存器将所述错误地址提供给所述刷新控制电路，其中，所述错误信息至少包括所述第一存储单元行和第二存储单元行中的错误发生数目，并且其中，所述刷新控制电路还被配置为在刷新时段期间增加在所述第一存储单元行中执行的刷新操作的次数。
根据示例实施例，提供了一种操作半导体存储器件的方法。所述半导体存储器件包括存储单元阵列，所述存储单元阵列包括多个存储单元行，并且所述多个存储单元行均包括多个易失性存储单元。根据所述方法，由纠错码(ECC)引擎在读取操作期间，对所述存储单元行中的至少一个第一存储单元行中的子页面执行ECC解码。由控制逻辑电路基于所述ECC解码的结果，对所述至少一个第一存储单元行的错误发生进行计数。由所述控制逻辑电路将所述第一存储单元行的错误发生计数与阈值进行比较，以响应于所述错误发生计数等于或大于所述阈值而向刷新控制电路提供所述第一存储单元行的第一地址作为错误地址。由所述刷新控制电路在刷新时段期间，增加对所述第一存储单元行执行的刷新操作的次数。
根据示例实施例，一种操作存储器件的方法包括：对所述存储器件中的一部分存储单元执行纠错码(ECC)操作；基于所述ECC操作，修改所述一部分存储单元的刷新操作的模式；以及基于修改后的所述刷新操作的模式，对所述一部分存储单元执行刷新操作。在某些情况下，所述方法包括基于所述ECC操作来识别错误计数；确定所述错误计数等于或大于阈值；以及增加对所述一部分存储单元的刷新操作的次数，其中，修改所述一部分存储单元的刷新操作的模式基于增加后的刷新操作的数量。
因此，半导体存储器件可以通过使用在读取操作期间对存储单元行进行ECC解码的结果而获得的错误信息，增加在刷新时段期间对由错误地址指定的一些存储单元行执行的刷新操作的次数，来提高可信度。
附图说明
下面将参照附图更详细地描述示例实施例。
图1是示出根据示例实施例的存储系统的框图。
图2是示出根据示例实施例的图1中的半导体存储器件的框图。
图3示出了根据示例实施例的图2的半导体存储器件中的第一存储体阵列的示例。
图4示出了根据示例实施例的图2的半导体存储器件中示出的存储体阵列和ECC引擎。
图5是示出根据示例实施例的图2的半导体存储器件中的刷新控制电路的示例的框图。
图6是示出根据示例实施例的图5的刷新控制电路中的刷新时钟生成器的示例的电路图。
图7是示出根据示例实施例的图5的刷新控制电路中的刷新时钟生成器的另一示例的电路图。
图8示出了根据示例实施例的图5的刷新控制电路中的弱地址生成器。
图9示出了根据示例实施例的图5的刷新控制电路中所示的地址比较电路。
图10示出了图9中所示的单位比较电路之一。
图11示出了根据示例实施例的图5的刷新控制电路中的地址转换器。
图12示出了在图2的半导体存储器件中并行地执行正常刷新操作和弱刷新操作。
图13示出了在图12的半导体存储器件中顺序地执行正常刷新操作和弱刷新操作。
图14示出了在写入操作中的图2的半导体存储器件的一部分。
图15示出了在读取操作中的图2的半导体存储器件。
图16示出了根据示例实施例的图15的半导体存储器件中的错误信息寄存器。
图17是示出根据示例实施例的图2的半导体存储器件中的ECC引擎的示例的框图。
图18示出了根据示例实施例的图17的ECC引擎中的ECC解码器的示例。
图19是示出根据示例实施例的操作半导体存储器件的方法的流程图。
图20是示出根据示例实施例的半导体存储器件的框图。
图21是根据示例实施例的采用图20的半导体存储器件的3D芯片结构的截面图。
图22是示出根据示例实施例的包括堆叠式存储器件的半导体封装件的示图。
具体实施方式
本公开涉及一种半导体存储器件。更具体地，某些实施例涉及具有纠错码的半导体存储器件。
在某些情况下，半导体存储器件可以刷新存储器的某些部分以保存所存储的信息并增加存储器的可靠性。存储刷新是指定期从存储器的区域读取信息并将信息重写到相同的区域而不进行修改的过程。存储刷新可以是在动态随机存取存储器(DRAM)的运行期间执行的后台维护过程。
在DRAM存储器中，数据的每一位都可以存储为小电容器上是否存在电荷。随着时间的流逝，电荷会泄漏掉。因此，如果没有存储刷新，所存储的数据会丢失。为了防止这种数据丢失，存储器件可以定期读取每个单元并重写所存储的数据。重写可以恢复电容器上的电荷。
可以在特定区域中对存储单元执行每个存储刷新循环。根据本公开的实施例，可以根据不同的周期性来刷新存储器中的不同单元。刷新过程可以由存储电路在后台自动进行。在某些情况下，在正在发生刷新循环时，存储单元可能不可用于重写。因此，可能希望限制刷新周期，以使与存储刷新过程相关的开销时间不足够大到显著减慢存储操作。
根据至少一个实施例，一种半导体存储器件可以包括存储单元阵列、纠错码(ECC)引擎、刷新控制电路和控制逻辑电路。存储单元阵列包括存储单元行，并且刷新控制电路对存储单元行执行刷新操作。ECC引擎通过在读取操作期间对至少一个第一存储单元行中的子页面执行ECC解码操作来生成错误生成信号。控制逻辑电路基于来自外部存储控制器的命令和地址来控制ECC引擎。控制逻辑电路控制ECC引擎，使得ECC引擎通过在读取操作期间对存储单元行中的至少一个第一存储单元行中的子页面执行ECC解码来生成错误生成信号。
控制逻辑电路将第一存储单元行的错误发生计数与阈值进行比较，并且基于该比较向刷新控制电路提供第一存储单元行的第一地址作为错误地址。基于错误生成信号来生成错误发生计数。刷新控制电路增加在刷新时段期间在第一存储单元行中执行的刷新操作的量。
因此，半导体存储器件可以基于ECC解码操作的结果来增加对某些存储单元行执行的刷新操作的次数。
在下文中将参照示出了示例实施例的附图来更全面地描述各种示例实施例。
图1是示出根据示例实施例的存储系统的框图。
参照图1，存储系统20可以包括存储控制器100和半导体存储器件200。
存储控制器100可以控制存储系统20的整体操作。存储控制器100可以控制外部主机与半导体存储器件200之间的整体数据交换。例如，存储控制器100可以响应于来自主机的请求，将数据写入半导体存储器件200或从半导体存储器件200读取数据。
另外地或可选地，存储控制器100可以向半导体存储器件200发出操作命令以控制半导体存储器件200。
在一些示例实施例中，半导体存储器件200是包括动态存储单元的存储器件，例如，动态随机存取存储器(DRAM)、双倍数据速率4(DDR4)同步DRAM(SDRAM)、低功率DDR4(LPDDR4)SDRAM或LPDDR5 SDRAM。
存储控制器100向半导体存储器件200发送时钟信号CLK、命令CMD和地址(信号)ADDR，并且与半导体存储器件200交换主数据MD。
半导体存储器件200包括存储主数据MD和奇偶校验位的存储单元阵列(MCA)300、纠错码(ECC)引擎400、控制逻辑电路210和刷新控制电路500。
存储单元阵列300包括多个存储单元行。多个存储单元行均包括多个易失性存储单元。
ECC引擎400可以对要存储在存储单元阵列300的目标存储单元行(目标页面)中的写入数据执行ECC编码，并且可以在控制逻辑电路210的控制下对从目标页面读取的数据执行ECC解码。ECC引擎400可以响应于检测到错误位而向控制逻辑电路210提供错误位的信息。错误位的检测可以基于ECC解码的结果。
控制逻辑电路210可以控制ECC引擎400，使得ECC引擎400通过在读取操作期间对存储单元行中的至少一个第一存储单元行中的子页面执行ECC解码来生成错误生成信号。控制逻辑电路210可以将第一存储单元行的错误发生计数与阈值进行比较，并且可以基于该比较向刷新控制电路500提供第一存储单元行的第一地址作为错误地址。可以基于错误生成信号来生成错误发生计数。
刷新控制电路500可以对多个存储单元行执行刷新操作，可以将第一存储单元行包括在存储单元阵列300的一个或更多个弱页面中，并且可以增加在刷新时段期间在包括第一存储单元行的一个或更多个弱页面中执行的刷新操作的次数。弱页面可以指预计将以大于阈值频率发生错误的页面。
图2是示出根据示例实施例的图1中的半导体存储器件的框图。
参照图2，半导体存储器件200包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新控制电路500、行地址多路复用器(RAMUX)240、列地址锁存器250、行译码器260、列译码器270、存储单元阵列300、读出放大器单元285、I/O选通电路290、ECC引擎400和数据I/O缓冲器295。半导体存储器件200还可以包括错误信息寄存器(EIR)594。
存储单元阵列300包括第一至第八存储体阵列310-380。行译码器260包括分别耦接到第一至第八存储体阵列310-380的第一至第八存储体行译码器260a-260h。列译码器270包括分别耦接到第一至第八存储体阵列310-380的第一至第八存储体列译码器270a-270h。读出放大器单元285包括分别耦接到第一至第八存储体阵列310-380的第一至第八存储体读出放大器285a-285h。
第一至第八存储体阵列310-380、第一至第八存储体行译码器260a-260h、第一至第八存储体列译码器270a-270h以及第一至第八存储体读出放大器285a-285h可以形成第一至第八存储体。第一至第八存储体阵列310-380均包括在多条字线WL和多条位线BTL的交叉点处形成的多个易失性存储单元MC。
地址寄存器220接收地址ADDR，其中，地址ADDR包括来自存储控制器100的存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR。地址寄存器220将接收到的存储体地址BANK_ADDR提供给存储体控制逻辑230。另外地或可选地，地址寄存器220将接收到的行地址ROW_ADDR提供给行地址多路复用器240。地址寄存器220还将接收到的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230响应于存储体地址BANK_ADDR生成存储体控制信号。第一至第八存储体行译码器260a-260h中的对应于存储体地址BANK_ADDR的存储体行译码器响应于存储体控制信号而被激活，并且第一至第八存储体列译码器270a-270h中的对应于存储体地址BANK_ADDR的存储体列译码器响应于存储体控制信号而被激活。
行地址多路复用器240从地址寄存器220接收行地址ROW_ADDR，并从刷新控制电路500接收刷新行地址REF_ADDR。行地址多路复用器240选择性地将行地址ROW_ADDR或刷新行地址REF_ADDR输出为行地址RA。从行地址多路复用器240输出的行地址RA被施加到第一至第八存储体行译码器260a-260h。
刷新控制电路500可以输出响应于来自控制逻辑电路210的第一刷新控制信号IREF1或第二刷新控制信号IREF2而顺序地改变的刷新行地址REF_ADDR。刷新控制电路500可以将来自控制逻辑电路210的错误地址EADDR存储在其中的查找表中。
当来自存储控制器100的命令CMD对应于自动刷新命令时，每当控制逻辑电路210接收到自动刷新命令时，控制逻辑电路210就可以将第一刷新控制信号IREF1施加到刷新控制电路500。
当来自存储控制器100的命令CMD对应于自刷新进入(SRE)命令时，控制逻辑电路210可以将第二刷新控制信号IREF2施加到刷新控制电路500。因此，从控制逻辑电路210接收到自刷新进入命令的时间点到控制逻辑电路210接收到自刷新退出(SRX)命令的时间点，第二刷新控制信号IREF2被激活。刷新控制电路500可以响应于接收到第一刷新控制信号IREF1或者在第二刷新控制信号IREF2被激活期间，顺序地增大或减小刷新行地址REF_ADDR。控制逻辑电路210可以基于命令CMD向刷新控制电路500提供指示刷新模式的模式信号MS。
第一至第八存储体行译码器260a-260h中的通过存储体控制逻辑230激活的存储体行译码器，对从行地址多路复用器240输出的行地址RA进行译码，并激活与该行地址RA相对应的字线。例如，激活的存储体行译码器将字线驱动电压施加到与行地址RA相对应的字线。
列地址锁存器250从地址寄存器220接收列地址COL_ADDR，并临时存储接收到的列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器250基于接收到的列地址COL_ADDR生成列地址COL_ADDR'。列地址锁存器250将临时存储的或所生成的列地址COL_ADDR'施加到第一至第八存储体列译码器270a-270h。
第一至第八存储体列译码器270a-270h中的被激活的存储体列译码器通过I/O选通电路290激活与存储体地址BANK_ADDR和列地址COL_ADDR'相对应的读出放大器。
I/O选通电路290包括用于选通输入/输出数据的电路。I/O选通电路290还包括输入数据屏蔽逻辑、用于存储从第一至第八存储体阵列310-380输出的数据的读取数据锁存器、以及用于将数据写入第一至第八存储体阵列310-380的写入驱动器。
从第一至第八存储体阵列310-380中的一个存储体阵列读取的码字CW可以被读出放大器感测到，其中，读出放大器可以耦接到将从其读取数据的该存储体阵列。然后将码字CW存储在读取数据锁存器中。在ECC引擎400对码字CW执行ECC解码之后，可以经由数据I/O缓冲器295将存储在读取数据锁存器中的码字CW提供给存储控制器100。
可以从存储控制器100将要写入第一至第八存储体阵列310-380中的一个存储体阵列中的主数据MD提供给数据I/O缓冲器295。也可以从数据I/O缓冲器295将主数据MD提供给ECC引擎400。ECC引擎400可以对主数据MD执行ECC编码以生成奇偶校验位。ECC引擎400还可以将主数据MD和奇偶校验位提供给I/O选通电路290。I/O选通电路290可以通过写入驱动器将主数据MD和奇偶校验位写入一个存储体阵列的目标页面的子页面中。
数据I/O缓冲器295可以基于时钟信号CLK在半导体存储器件200的写操作中将来自存储控制器100的主数据MD提供给ECC引擎400。数据I/O缓冲器295还可以在半导体存储器件200的读取操作中将来自ECC引擎400的主数据MD提供给存储控制器100。
ECC引擎400对从目标页面的子页面读取的码字执行ECC解码。ECC引擎400还可以向控制逻辑电路210提供错误生成信号EGS，以便当在半导体存储器件200的读取操作中在码字的主数据MD中检测到至少一个错误位时，纠正该至少一个错误位。
控制逻辑电路210可以以存储单元行(页面)为单位对错误生成信号EGS进行计数。然后，控制逻辑电路210可以将每个存储单元行的错误发生计数与阈值进行比较，并且可以响应于第一存储单元行的错误发生计数等于或大于阈值，向刷新控制电路500提供至少一个第一存储单元行的第一地址作为错误地址EADDR。
在示例实施例中，控制逻辑电路210可以将与检测到至少一个错误位的码字相关联的行地址和列地址作为错误信息EINF存储在错误信息寄存器594中。
控制逻辑电路210可以控制半导体存储器件200的操作。例如，控制逻辑电路210可以生成用于半导体存储器件200的控制信号，以执行写入操作或读取操作。控制逻辑电路210包括对从存储控制器100接收的命令CMD进行译码的命令译码器211以及设置半导体存储器件200的操作模式的模式寄存器212。
例如，命令译码器211可以通过对写入使能信号、行地址选通信号、列地址选通信号、片选信号等进行译码来生成与命令CMD相对应的控制信号。
控制逻辑电路210可以生成用于控制I/O选通电路290的第一控制信号CTL1、用于控制ECC引擎400的第二控制信号CTL2以及用于控制错误信息寄存器594的第三控制信号CTL3。
错误信息寄存器594可以向存储控制器100提供(发送)与存储在其中的一些错误信息EINF相关联的信息作为错误信息信号EIS。错误信息寄存器594可以响应于第三控制信号CTL3，经由专用引脚或数据I/O引脚之一向存储控制器100发送错误信息信号EIS。
图3示出了根据示例实施例的图2的半导体存储器件中的第一存储体阵列的示例。
参照图3，第一存储体阵列310包括：多条字线WL1-WLm(m是等于或大于2的自然数)，多条位线BTL1-BTLn(n是等于或大于2自然数)，以及设置在字线WL1-WLm与位线BTL1-BTLn之间的交叉点处的多个存储单元MC。每个存储单元MC可以包括单元电容器以及耦接到每条字线WL1-WLm、每条位线BTL1-BTLn的单元晶体管。其中，单元电容器耦接到单元晶体管。
图4示出了图2的半导体存储器件中示出的存储体阵列和ECC引擎。
参照图4，第一存储体阵列310的每个页面的大小为8Kb，并且页面的每个子页面的大小为128位。每个子页面存储8位的奇偶校验位。顺序地读取来自每个子页面的大小为128位的数据和相应的大小为8位的奇偶校验位，并将其提供给ECC引擎400。
图5是示出根据示例实施例的图2的半导体存储器件中的刷新控制电路的示例的框图。
参照图5，刷新控制电路500可以包括刷新时钟生成器510、刷新地址计数器530、弱页面地址生成器540、地址比较电路550、控制信号生成器570，地址转换器580和刷新地址输出电路590。
刷新时钟生成器510可以基于第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS来生成刷新时钟信号RCK。另外地或可选地，第一刷新控制信号IREF1可以基于来自存储控制器100的命令与自动刷新模式相关联。第二刷新控制信号IREF2可以与自刷新模式相关联。在自动刷新模式下，刷新控制电路500可以响应于来自存储控制器100的刷新命令，对存储单元阵列300中的存储单元行执行正常的刷新操作。在自刷新模式下，刷新控制电路500可以对存储单元阵列300中的存储单元行执行正常的刷新操作。
另外地或可选地，模式信号MS可以指示对一个或更多个弱页面的弱刷新操作是与正常刷新操作并行地执行还是在正常刷新操作之后顺序地执行。例如，当模式信号MS具有第一逻辑电平(逻辑高电平)时，刷新控制电路500可以与正常刷新操作并行地执行弱刷新操作(并行刷新模式)。当模式信号MS具有第二逻辑电平(逻辑低电平)时，刷新控制电路500可以在完成正常刷新操作之后执行弱刷新操作(顺序刷新模式)。模式寄存器212可以将第一刷新控制信号IREF1和第二刷新控制信号IREF2以及模式信号MS提供给刷新控制电路500。
所述一个或更多个弱页面包括至少一个弱单元，弱单元的数据保留时间(dataretention time)短于正常单元的数据保留时间。
刷新时钟生成器510可以响应于第一刷新控制信号IREF1和第二刷新控制信号IREF2以及模式信号MS来改变刷新时钟信号RCK的周期。例如，当第一刷新控制信号IREF1指定自动刷新模式或自刷新模式并且模式信号MS指示顺序刷新模式时，刷新时钟生成器510可以减小刷新时钟信号RCK的周期。
当刷新时钟信号RCK的周期减小时，刷新间隔也减小。因此，刷新控制电路500可以在半导体存储器件200的规格中定义的刷新时段内顺序地执行正常刷新操作和弱刷新操作。例如，弱页面在刷新时段期间被刷新至少两次。
刷新地址计数器530可以通过以刷新时钟信号RCK的周期执行计数操作来生成指定相应存储单元行的计数地址CNT_ADDR。当刷新地址计数器530输出计数地址CNT_ADDR的最大值时，刷新地址计数器530可以输出完成信号DS。
控制逻辑电路210可以在上电序列(power-up sequence)期间将复位信号RST提供给刷新地址计数器530。刷新地址计数器530可以响应于复位信号RST被复位以初始化计数地址CNT_ADDR的值。弱页面地址生成器540可以存储弱页面的弱页面地址，并且可以输出弱页面地址WEAK_ADDR。弱页面地址生成器540可以将错误地址EADDR存储为弱页面地址WEAK_ADDR。
当模式信号MS具有第一逻辑电平时，例如，当模式信号MS指示并行刷新模式时，地址比较电路550被启用。地址比较电路550还可以将每个弱页面地址WEAK_ADDR1-WEAK_ADDRK(其中K是大于1的自然数)与计数地址CNT_ADDR进行比较，以提供第一匹配信号MATCH1和第二匹配信号MATCH2。当计数地址CNT_ADDR的每一位与弱页面地址WEAK_ADDR1-WEAK_ADDRK之一的每一位匹配时，第一匹配信号MATCH1和第二匹配信号MATCH2均具有第一逻辑电平。当计数地址CNT_ADDR的除了至少一位(例如，最高有效位(MSB))之外的每一位与弱页面地址WEAK_ADDR1-WEAK_ADDRK之一的每一位相匹配时，第一匹配信号MATCH1具有第二逻辑电平，并且第二匹配信号MATCH2具有第一逻辑电平。
控制信号生成器570可以基于第一匹配信号MATCH1、第二匹配信号MATCH2、第一刷新控制信号IREF1、第二刷新控制信号IREF2、模式信号MS和完成信号DS，生成多个控制信号CTRL1、CTRL2和CTRL3。控制信号生成器570可以将第一控制信号CTRL1和第二控制信号CTRL2输出到刷新地址输出电路590，并且可以将第三控制信号CTRL3输出到地址转换器580。
当第一刷新控制信号IREF1指示自动刷新模式或自刷新模式并且模式信号MS指示弱刷新操作的并行刷新模式时，控制信号生成器570可以输出具有第二逻辑电平的第二控制信号CTRL2和第三控制信号CTRL3。当第一刷新控制信号IREF指示自动刷新模式或自刷新模式并且模式信号MS指示弱刷新操作的顺序刷新模式时，控制信号生成器570可以输出具有第一逻辑电平的第二控制信号CTRL2，并且可以输出具有第二逻辑电平的第一控制信号CTRL1。然后，控制信号生成器570可以响应于完成信号DS转变为第一逻辑电平，输出转变为第一逻辑电平的第一控制信号CTRL1。
当模式信号MS指示并行刷新模式时，地址转换器580被激活，并且可以响应于第三控制信号CTRL3，对计数地址CNT_ADDR的至少一位(例如，计数地址CNT_ADDR的MSB)执行不关注(do-not-care)处理，以输出改变后的刷新行地址CREF_ADDR。当将改变后的刷新行地址CREF_ADDR作为刷新行地址REF_ADDR输出时，与MSB彼此不同的两个页面地址相对应的两个存储单元行被同时启用。与MSB彼此不同的两个页面地址相对应的两个存储单元行属于存储单元阵列300中的不同存储块，它们不共享读出放大器。
刷新地址输出电路590可以包括第一多路复用器591和第二多路复用器593。第一多路复用器591可以响应于第一控制信号CTRL1，选择计数地址CNT_ADDR和弱页面地址WEAK_ADDR(WEAK_ADDR1-WEAK_ADDRK)中的一者。第二多路复用器593可以响应于第二控制信号CTRL2，选择改变后的刷新行地址CREF_ADDR和第一多路复用器591的输出中的一者，以输出刷新行地址REF_ADDR。
图6是示出根据示例实施例的图5的刷新控制电路中的刷新时钟生成器的示例的电路图。
参照图6，刷新时钟生成器510a可以包括多个振荡器521、522和523，多路复用器524以及译码器525。译码器525可以对第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS进行译码，以输出时钟控制信号RCS1。振荡器521、522和523产生具有不同周期的刷新时钟信号RCK1、RCK2和RCK3。多路复用器524响应于时钟控制信号RCS1选择刷新时钟信号RCK1、RCK2和RCK3之一以提供刷新时钟信号RCK。
图7是示出根据示例实施例的图5的刷新控制电路中的刷新时钟生成器的另一示例的电路图。
参照图7，刷新时钟生成器510b可以包括译码器526、偏置单元527和振荡器528。译码器526可以对第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS进行译码以输出时钟控制信号RCS2。偏置单元527响应于时钟控制信号RCS2产生控制电压VCON。振荡器528根据控制电压VCON生成具有可变周期的刷新时钟信号RCK。
图8示出了根据示例实施例的图5的刷新控制电路中的弱地址生成器。
参照图8，弱地址生成器540可以包括查找表(LUT)指针541和LUT 543。
LUT指针541基于第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS生成指示使LUT 543的列表地址递增的列表指向信号TPS，并且将向LUT 543提供列表指向信号TPS延迟由等待时钟信息WCKI指示的等待时钟。LUT指针541将列表指向信号TPS提供给LUT 543。
随着地址递增，LUT 543可以根据顺序来存储存储单元阵列300的弱地址WEAK_ADDR1-WEAK_ADDRK。另外地或可选地，LUT 543可以将错误地址EADDR存储为弱地址WEAK_ADDR1-WEAK_ADDRK中的一部分弱地址。LUT 543可以存储用于指定弱地址WEAK_ADDR的输出定时的等待时钟信息WCKI。
LUT指针541可以基于第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS，将向LUT 543提供列表指向信号TPS延迟由等待时钟信息WCKI指示的等待时钟，或者与刷新时钟信号RCK同步地向LUT 543输出列表指向信号TPS。
例如，当模式信号MS指示并行刷新模式时，LUT指针541可以将向LUT543提供列表指向信号TPS延迟由等待时钟信息WCKI指示的等待时钟。例如，当模式信号MS指示顺序刷新模式时，LUT指针541可以与刷新时钟信号RCK同步地向LUT 543提供列表指向信号TPS，而与等待时钟信息WCKI无关。
图9示出了根据示例实施例的图5的刷新控制电路中所示的地址比较电路。
参照图9，地址比较电路550可以包括多个单位比较电路551-55K和运算单元560。
单位比较电路551-55K中的每个单位比较电路可以将弱页面地址WEAK_ADDR1-WEAK_ADDRK中的每一者与计数地址CNT_ADDR进行比较，以提供多个第一匹配信号MATCH11-MATCH1K，并且将每个缩减的弱页面地址与缩减的计数地址进行比较，以提供多个第二匹配信号MATCH21-MATCH2K。可以通过省略弱页面地址WEAK_ADDR1-WEAK_ADDRK中的每一者的至少一位(例如，MSB)来获得每个缩减的弱页面地址，并且可以通过省略计数地址CNT_ADDR的MSB来获得缩减的计数地址。
运算单元560分别基于第一匹配信号MATCH11-MATCH1K和第二匹配信号MATCH21-MATCH2K提供第一匹配信号MATCH1和第二匹配信号MATCH2。运算单元560可以包括或门561和563。或门561对第一匹配信号MATCH11-MATCH1K执行逻辑或运算以提供第一匹配信号MATCH1，并且或门563对第二匹配信号MATCH21-MATCH2K执行逻辑或运算以提供第二匹配信号MATCH2。
因此，当弱页面地址WEAK_ADDR1-WEAK_ADDRK中的至少一个与计数地址CNT_ADDR匹配时，第一匹配信号MATCH1为第一逻辑电平。另外地或可选地，当缩减的弱页面地址中的至少一个与缩减的计数地址匹配时，第二匹配信号MATCH2为第一逻辑电平。例如，当弱页面地址WEAK_ADDR1-WEAK_ADDRK中的至少一个弱页面地址的每一位与计数地址CNT_ADDR的每一位匹配时，第一匹配信号MATCH1和第二匹配信号MATCH2为第一逻辑电平。当弱页面地址WEAK_ADDR1-WEAK_ADDRK中的至少一个弱页面地址的除了至少一位(例如，最高有效位MSB)之外的每个地址位与计数地址CNT_ADDR的每个地址位匹配时，第一匹配信号MATCH1是第二逻辑电平并且第二匹配信号MATCH2是第一逻辑电平。
图10示出了图9所示的单位比较电路之一。
在图10中，示出了图9中的单位比较电路551-55K中的第一单位比较电路551的配置。
参照图10，第一单位比较电路551可以包括多个比较器C1-CN以及与门5511和5513。比较器C1-CN将第一弱页面地址WEAK_ADDR1的位WA11-WA1N分别与计数地址CNT_ADDR的位CTA1-CTAN进行比较。与门5511对除了比较器CN的输出之外的比较器C1-CN-1的输出执行逻辑与运算，以提供第二匹配信号MATCH21，比较器CN用于将弱页面地址WEAK_ADDR1的MSB与计数地址CNT_ADDR的MSB进行比较。与门5513对与门5511的输出和比较器CN的输出执行逻辑与运算，以提供第一匹配信号MATCH11。
因此，当第一弱页面地址WEAK_ADDR1的每个位WA11-WA1N与计数地址CNT_ADDR的对应位CTA1-CTAN匹配时，第一匹配信号MATCH11为第一逻辑高电平。另外地或可选地，当第一弱页面地址WEAK_ADDR1的除了MSB之外的每一位WA11-WA1N-1与计数地址CNT_ADDR的除了MSB之外的对应位CTA1-CTAN-1匹配时，第二匹配信号MATCH21为第一电平。例如，当第一匹配信号MATCH11为第二逻辑电平并且第二匹配信号MATCH21为第一逻辑电平时，计数地址CNT_ADDR的MSB与第一弱页面地址WEAK_ADDR1的MSB不同。
图11示出了根据示例实施例的图5的刷新控制电路中的地址转换器。
参照图11，地址转换器580可以包括与非门581和582、反相器583、反相器584和585以及反相器586和587。与非门581对计数地址CNT_ADDR的MSB CTAN和第三控制信号CTRL3执行逻辑与非运算，以输出改变后的刷新行地址CREF_ADDR的MSB CAN。
反相器583将计数地址CNT_ADDR的MSB CTAN反相。与非门582对反相器583的输出和第三控制信号CTRL3执行逻辑与非运算，以输出改变后的刷新行地址CREF_ADDR的MSBCAN的反相版本CANB。反相器584和585缓冲计数地址CNT_ADDR的位CTAN-1以输出改变后的刷新行地址CREF_ADDR的位CAN-1。反相器586和587缓冲计数地址CNT_ADDR的第一位CTA1以输出改变后的刷新行地址CREF_ADDR的第一位CA1。
当第三控制信号CTRL3具有第二逻辑电平时，与非门581和582可以提供具有相同逻辑电平的互补的输出CAN和CANB，而与计数地址CNT_ADDR的MSB CTAN的逻辑电平无关。例如，当对计数地址CNT_ADDRCTAN的MSB进行不关注处理时，可以根据除了改变后的刷新行地址CREF_ADDR的MSB之外的改变后的刷新行地址CREF_ADDR的位选择两个存储单元行。因此，当第三控制信号CTRL3具有第二逻辑电平时，两个存储单元行可以同时被一个刷新行地址REF_ADDR刷新。
图12示出了在图2的半导体存储器件中并行执行正常刷新操作和弱刷新操作。
参照图12，当半导体存储器件200从存储控制器100接收命令CMD时，在刷新时段tREF期间，与正常刷新操作并行地执行对弱页面的弱刷新操作。与行地址R1-RN相对应的存储单元行被顺序地刷新。当对应于行地址R3的一个或更多个存储单元行被刷新时，与MSB不同于行地址R3的弱页面地址WP1相对应的弱页面同时被刷新。
另外地或可选地，当刷新与行地址RQ(Q是大于3且小于N的自然数)相对应的一个或更多个存储单元行时，与MSB不同于行地址RQ的弱页面地址WPK相对应的弱页面同时被刷新。在图12中，可以在刷新时段tREF内按照第一刷新间隔tREFI1顺序地刷新与行地址R1-RN相对应的存储单元行。
图13示出了在图2的半导体存储器件中顺序执行正常刷新操作和弱刷新操作。
参照图13，响应于来自存储控制器100的命令CMD，在正常刷新操作之后执行对弱页面的弱刷新操作。在刷新时段tREF内的第一子区间SINT1期间，按照第二刷新间隔tREFI2顺序地刷新与行地址R1-RN相对应的存储单元行。在刷新时段tREF内的第二子区间SINT2期间，按照第二刷新间隔tREFI2顺序地刷新弱页面WP1-WPK。当与图12的情况相比时，在图13的情况下，刷新时钟生成器510可以将刷新时钟信号RCK的周期减小例如一半。
图14示出了在写入操作中的图2的半导体存储器件的一部分。
在图14中，示出了控制逻辑电路210、第一存储体阵列310、I/O选通电路290和ECC引擎400。
参照图14，第一存储体阵列310包括正常单元阵列NCA和冗余单元阵列RCA。
正常单元阵列NCA包括多个第一存储块MB0-MB15(即，311-313)，而冗余单元阵列RCA至少包括第二存储块314。第一存储块311-313是决定半导体存储器件200的存储容量的存储块。第二存储块314用于ECC和/或冗余修复。由于用于ECC和/或冗余修复的第二存储块314用于ECC、数据线修复和块修复以修复在第一存储块311-313中产生的“故障”单元，因此第二存储块314也被称为EDB块。在每个第一存储块311-313中，多个第一存储单元按行和列布置。在第二存储块314中，多个第二存储单元按行和列布置。连接到字线WL和位线BTL的交叉点的第一存储单元可以是动态存储单元。连接到字线WL和位线RBTL的交叉点的第二存储单元可以是动态存储单元。
I/O选通电路290包括分别连接到第一存储块311-313和第二存储块314的多个开关电路(MUX)291a-291d。在半导体存储器件200中，可以同时访问与突发长度(BL)的数据相对应的位线，以支持指示可以访问的最大数量的列位置的BL。例如，BL可以设置为8。
ECC引擎400可以通过第一数据线GIO[0：127]和第二数据线EDBIO[0：7]连接到开关电路291a-291d。控制逻辑电路210可以接收命令CMD和地址ADDR，并且可以对命令CMD进行译码以生成用于控制开关电路291a-291d的第一控制信号CTL1和用于控制ECC引擎400的第二控制信号CTL2。
当命令CMD是写入命令时，控制逻辑电路210将第二控制信号CTL2提供给ECC引擎400，并且ECC引擎400对主数据MD执行ECC编码以生成与主数据MD相关联的奇偶校验位，并将包括主数据MD和奇偶校验位的码字CW提供给I/O选通电路290。控制逻辑电路210将第一控制信号CTL1提供给I/O选通电路290，使得码字CW将被存储在第一存储体阵列310中的目标页面的子页面中。
图15示出了在读取操作中的图2的半导体存储器件。
在图15中，示出了控制逻辑电路210、第一存储体阵列310、I/O选通电路290、ECC引擎400、刷新控制电路500和错误信息寄存器594。
参照图15，当命令CMD是用于指定读取操作的读取命令时，控制逻辑电路210将第一控制信号CTL1提供给I/O选通电路290，使得存储在第一存储体阵列310中的目标页面的子页面中的读取码字RCW被提供给ECC引擎400。尽管图15示出了未公开读出放大器的示例，但是第一存储体读出放大器285a可以耦接在第一存储体阵列310与I/O选通电路290之间。
在读取操作中，ECC引擎400对从每个子页面读取的读取码字RCW执行ECC解码，并且ECC引擎400响应于检测到读取码字RCW中的错误位，将错误生成信号EGS提供给控制逻辑电路210。控制逻辑电路210可以包括错误计数器214和寄存器216。控制逻辑电路210中的错误计数器214以页面为单位对错误生成信号EGS进行计数，并且将所计得的错误生成信号(错误发生计数)与存储在寄存器216中的阈值进行比较。如果第一页面的错误发生计数等于或大于阈值，则控制逻辑电路210可以将第一页面的地址存储在刷新控制电路500中的LUT 543中作为错误地址EADDR。
在一些示例实施例中，ECC引擎400可以纠正读取码字RCW中的可纠正的错误位以输出纠正后的主数据C_MD。在一些示例实施例中，ECC引擎400可以纠正读取码字RCW中的可纠正的错误位，以将纠正后的主数据C_MD写回到存储子页面的存储位置中。
在一些示例实施例中，控制逻辑电路210可以基于错误生成信号EGS将错误信息EINF记录在错误信息寄存器594中。
错误信息EINF可以包括地址信息ADDINF、错误发生数目ECNT、包括错误位的子页面数目FCWCNT以及指示错误信息EINF是否初始地被写入错误信息寄存器594中的标志信息FG。控制逻辑电路210通过第三控制信号CTL3控制错误信息寄存器594来将一些存储单元行或子页面的错误信息EINF作为错误信息信号EIS发送到存储控制器100。控制逻辑电路210可以通过参考错误信息寄存器594将错误地址EADDR存储在刷新控制电路500中的LUT 543中。
图16示出了根据示例实施例的图15的半导体存储器件中的错误信息寄存器。
参照图16，索引(例如，条目)Idx1、Indx2、…、Idxu(u是大于2的自然数)均可以包括关于存储单元阵列300的一些页面中的每个页面的页面错误信息。每个条目可以对应于页面之一。错误信息寄存器594包括多个列595、596、597、598和599。
第一列595存储基于一些页面中的每个页面的错误发生数目对错误发生数目进行排序的排序信息RNK。具有最低值(例如，1)的排序信息RNK的条目可以被认为是最高等级，而具有最高值的排序信息RNK的条目可以被认为是最低等级。例如，与Idx1相关联的第一页面在给定时段内发生2次错误，其RNK可以填为2。与Idx2相关联的第二页面在给定时段内发生4次错误时，该第二页面的较高RNK可以填为1。
第二列596存储一些页面中的每个页面的地址信息ADDINF。在示例实施例中，地址信息ADDINF包括存储体组地址(“BGA”)、存储体地址(“BA”)和行地址(“RA”)中的至少一者。尽管图2示出了一组存储体阵列(例如，310-380)，但是可以存在其他组的存储体阵列。存储体组地址可以标识这些组之一。例如，如果存在包括存储体阵列310-380的第一组存储体阵列以及第二组存储体阵列，并且错误发生在第一组中，则BGA将标识第一组。存储体地址可以标识所标识的组中的存储体之一。行地址可以标识该存储体的页面。
第三列597存储一些页面中的每个页面的错误发生数目ECNT。例如，图16的错误信息寄存器594示出了具有地址A的页面的错误发生数目ECNT为2，以及具有地址B的页面的错误发生数目ECNT为4。
第四列598存储一些页面中的每个页面的包括位错误的子页面数目FCWCNT。例如，如果第二页面具有4个位错误(ECNT＝4)，第二页面具有64个子页面，但是64个子页面中的3个子页面具有位错误(例如，子页面1和12各自具有1个位错误，子页面43有2个位错误)，则第二页面的条目的FCWCNT为3。
第五列599存储一些页面中的每个页面的标志信息FG。标志信息FG指示相应页面的错误信息是否初始地被写入错误信息寄存器594中。当相应页面的错误信息初始地被写入错误信息寄存器594时，标志信息FG具有第一逻辑电平(例如，0)。在实施例中，如果页面的标志信息FG具有第二逻辑电平(例如，1)，则该页面先前具有错误信息。
存储控制器100可以基于错误信息寄存器594中的错误信息EINF，确定具有不可纠正的错误的存储单元行或子页面的错误处理策略。
图17是示出根据示例实施例的图2的半导体存储器件中的ECC引擎的示例的框图。
参照图17，ECC引擎400包括ECC编码器410和ECC解码器430。
ECC编码器410可以生成与要存储在第一存储体阵列310的正常单元阵列NCA中的写入数据WMD相关联的奇偶校验位PRT。奇偶校验位PRT可以被存储在第一存储体阵列310的冗余单元阵列RCA中。
ECC解码器430可以基于从第一存储体阵列310读取的读取数据RMD和奇偶校验位PRT对读取数据RMD执行ECC解码。当读取数据RMD包括基于ECC解码的结果的至少一个错误位时，ECC解码器430将错误生成信号EGS提供给控制逻辑电路210，并纠正读取数据RMD中的错误位以输出纠正后的主数据C_MD。
图18示出了根据示例实施例的图17的ECC引擎中的ECC解码器的示例。
参照图18，ECC解码器430可以包括校验子生成电路440、错误定位器460和数据纠正器470。校验子生成电路440可以包括校验位生成器441和校验子生成器443。
校验位生成器441基于读取数据RMD通过执行异或阵列操作来生成校验位CHB，并且校验子生成器443通过将奇偶校验位PRT和校验位CHB的对应位进行比较来生成校验子SDR。
当校验子SDR的位不为“0”时，错误定位器460通过对校验子SDR进行解码生成指示错误位在读取数据RMD中的位置的错误位置信号EPS，以将错误位置信号EPS提供给数据纠正器470。另外地或可选地，当读取数据RMD包括错误位时，错误定位器460将错误生成信号EGS提供给控制逻辑电路210。
数据纠正器470接收读取数据RMD，当读取数据RMD包括错误位时，基于错误位置信号EPS来纠正读取数据RMD中的错误位，并输出纠正后的主数据C_MD。
图19是示出根据示例实施例的操作半导体存储器件的方法的流程图。
参照图2至图19，提供了一种操作半导体存储器件200的方法，该半导体存储器件200包括具有多个存储单元行的存储单元阵列300，并且每个存储单元行包括多个易失性存储单元。
在该方法中，ECC引擎400在读取操作期间对存储单元行中的至少一个第一存储单元行中的子页面执行ECC解码(S110)。当由于ECC解码而检测到错误位时，ECC引擎400将错误生成信号EGS提供给控制逻辑电路210，并且控制逻辑电路210对至少一个第一存储单元行的错误发生进行计数(S120)。
控制逻辑电路210将第一存储单元行的错误发生计数与阈值进行比较，以响应于错误发生计数等于或大于阈值而向刷新控制电路500提供第一存储单元行的第一地址作为错误地址(S130)。刷新控制电路500在刷新时段期间增加对第一存储单元行执行的刷新操作的次数(S140)。
根据示例实施例，一种操作存储器件的方法包括：对存储器件中的一部分存储单元执行纠错码(ECC)操作；基于ECC操作，修改该部分存储单元的刷新操作的模式；基于修改后的刷新操作的模式，对该部分存储单元执行刷新操作。在某些情况下，该方法包括：基于ECC操作来识别错误计数；确定错误计数等于或大于阈值；以及增加对部分存储单元的刷新操作的次数，其中，修改刷新操作的模式基于刷新操作的增加后的次数。
图20是示出根据示例实施例的半导体存储器件的框图。
参照图20，半导体存储器件600可以包括在堆叠芯片结构中提供软错误分析和纠正功能的第一组缓冲器裸片(die)610和第二组存储器裸片620。
第一组裸片610可以包括至少一个缓冲器或逻辑裸片611。第二组裸片620可以包括堆叠在缓冲器裸片611上并通过多个贯通衬底通路线(例如，贯通硅通路(TSV)线)传送数据的多个存储器裸片620-1至620-p。存储器裸片620-1至620-p均可以包括单元芯622，其包括具有多个存储单元行的存储单元阵列。每个存储单元行包括耦接到多条字线和多条位线的多个存储单元。另外地或可选地，每个存储器裸片620-1至620-p可以包括对多个存储单元行执行刷新操作的刷新控制电路(RCC)624。另外地或可选地，存储器裸片620-1至620-p均可以包括ECC引擎，诸如图17的ECC引擎400。
缓冲器裸片611可以包括ECC引擎612和错误计数器614，当从通过TSV线接收到的传输数据中检测到传输错误时，该ECC引擎612使用传输奇偶校验位来纠正传输错误，并生成纠错后的数据，该错误计数器614对错误发生数目进行计数。
刷新控制电路624可以采用图5的刷新控制电路500。因此，半导体存储器件600可以增加对发生错误的至少一个存储单元行执行的刷新操作的次数。
半导体存储器件600可以是通过TSV线传送数据和控制信号的堆叠芯片型存储器件或堆叠式存储器件。TSV线也可以称为“贯通电极”。
在传输数据处发生的传输错误可能是由于在TSV线处发生的噪声引起的。因为由于在TSV线处发生的噪声而导致的数据故障可以与由于存储器裸片的错误操作而导致的数据故障区分开，因此数据故障可以被认为是软数据故障(或软错误)。软数据故障可能是由于在传输路径上的传输故障而产生的，并且可以通过ECC操作来检测和纠正该软数据故障。
例如，当传输数据是128位数据时，传输奇偶校验位可以设置为8位。然而，本发明构思的范围和精神不限于此。传输奇偶校验位的数目增加或减少。
通过以上描述，形成在一个存储器裸片620-p处的数据TSV线组632可以包括128条TSV线L1至Lp，并且奇偶校验位TSV线组634可以包括8条TSV线L10至Lq。数据TSV线组632中的TSV线L1至Lp和奇偶校验位TSV线组634中的奇偶校验位TSV线L10至Lq可以连接到对应地形成在存储器裸片620-1至620-p之间的微凸块MCB。
存储器裸片620-1至620-p中的至少一个可以包括DRAM单元，每个DRAM单元包括至少一个接入晶体管和一个存储电容器。
半导体存储器件600可以具有三维(3D)芯片结构或2.5D芯片结构，以通过数据总线B10与外部设备进行通信。缓冲器裸片610可以通过数据总线B10与存储控制器100连接。
图21是根据示例实施例的采用了图20的半导体存储器件的3D芯片结构的截面图。
图21示出了其中主机和HBM直接连接而没有插入层的3D芯片结构700。
参照图21，诸如片上系统(SoC)、中央处理单元(CPU)或图形处理单元(GPU)的主机裸片710可以使用倒装芯片凸块FB设置在印刷电路板(PCB)720上。存储器裸片D11至D14可以堆叠在主机裸片710上，以将HBM 620实现为如图20中的存储器裸片。
在图21中，省略了图20中的缓冲器裸片610或逻辑裸片。然而，缓冲器裸片610或逻辑芯片可以设置在存储器芯片D11与主机裸片710之间。为了实现HBM(620)结构，可以在存储器芯片D11和D14处形成TSV线。TSV线可以与置于存储器裸片之间的微凸块MCB电连接。
图22是示出根据示例实施例的包括堆叠式存储器件的半导体封装件的示图。
参照图22，半导体封装件900可以包括一个或更多个堆叠式存储器件910和存储控制器(CONT)920。
堆叠式存储器件910和存储控制器920可以被安装在中介层930上，并且其上安装有堆叠式存储器件910和存储控制器920的中介层可以被安装在封装基板940上。存储控制器920可以采用图1中的存储控制器100。
每个堆叠式存储器件910可以以各种形式实现，并且可以是其中堆叠有多个层的高带宽存储器(HBM)形式的存储器件。因此，每个堆叠式存储器件910可以包括缓冲器裸片和多个存储器裸片。缓冲器裸片可以包括ECC引擎和错误信息寄存器，并且每个存储器裸片可以包括存储单元阵列和刷新控制电路。因此，每个堆叠式存储器件910可以增加在刷新时段期间对其错误发生计数等于或大于阈值的一些存储单元行执行的刷新操作的次数。
多个堆叠式存储器件910可以安装在中介层930上，并且存储控制器920可以与多个堆叠式存储器件910通信。
例如，堆叠式存储器件910和存储控制器920均可以包括物理区域，并且可以通过物理区域在堆叠式存储器件910与存储控制器920之间执行通信。同时，当每个堆叠式存储器件910包括直接访问区域时，可以通过安装在封装基板940和直接访问区域下方的导电装置(例如，焊球950)向每个堆叠式存储器件910提供测试信号。
本发明构思的各方面可以应用于使用半导体存储器件的系统，该半导体存储器件采用易失性存储单元、ECC引擎和刷新控制电路。
前述内容是对示例实施例的说明，并且不应解释为对其的限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解，在实质上不脱离本发明构思的新颖教导和优点的情况下，可以在示例实施例中进行许多修改。因此，所有这些修改旨在被包括在如所附权利要求中所限定的本发明构思的范围内。

Claims (20)

1.一种半导体存储器件，所述半导体存储器件包括：
存储单元阵列，所述存储单元阵列包括多个存储单元行，所述多个存储单元行均包括多个易失性存储单元；
纠错码引擎；
刷新控制电路，所述刷新控制电路被配置为对所述多个存储单元行执行刷新操作；以及
控制逻辑电路，所述控制逻辑电路被配置为基于来自外部存储控制器的命令和地址来控制所述纠错码引擎，
其中，所述控制逻辑电路还被配置为控制所述纠错码引擎，使得所述纠错码引擎在读取操作期间通过对所述存储单元行中的至少一个第一存储单元行中的子页面执行纠错码解码操作来生成错误生成信号，
其中，所述控制逻辑电路还被配置为将所述第一存储单元行的错误发生计数与阈值进行比较，并基于所述比较向所述刷新控制电路提供所述第一存储单元行的第一地址作为错误地址，其中，所述错误发生计数是基于所述错误生成信号而生成的，并且
其中，所述刷新控制电路还被配置为基于所述错误发生计数来增加在刷新时段期间在所述第一存储单元行中执行的刷新操作的次数。
2.根据权利要求1所述的半导体存储器件，
其中，所述控制逻辑电路还被配置为控制所述纠错码引擎，使得所述纠错码引擎通过下述操作来执行所述纠错码解码：从每个所述子页面读取与码字相对应的数据，检测并纠正所述码字中的至少一个错误位，以及输出纠正后的码字。
3.根据权利要求1所述的半导体存储器件，其中，所述控制逻辑电路进一步被配置为：响应于与所述第一存储单元行的所述子页面相关联的所述错误发生计数等于或大于所述阈值，向所述刷新控制电路提供所述第一地址作为所述错误地址。
4.根据权利要求1所述的半导体存储器件，其中，所述刷新控制电路还被配置为：当在所述刷新时段期间响应于所述命令对所述存储单元行执行正常刷新操作时，在所述刷新时段期间与对所述存储单元行的所述正常刷新操作并行地执行对一个或更多个弱页面的弱刷新操作，所述一个或更多个弱页面包括所述第一存储单元行。
5.根据权利要求4所述的半导体存储器件，其中，所述刷新控制电路还被配置为在所述刷新时段期间对所述存储单元行执行所述正常刷新操作，并且当所述刷新控制电路刷新所述存储单元行中的第二存储单元行时，同时刷新对应的弱页面，所述第二存储单元行具有第一页面地址，所述第一页面地址等于所述一个或更多个弱页面的弱页面地址集合中的弱页面地址，只是所述第一页面地址有至少一位不同于所述弱页面地址。
6.根据权利要求1所述的半导体存储器件，其中，所述刷新控制电路还被配置为在所述刷新时段期间对所述存储单元行执行正常刷新操作，并且在完成对所述存储单元行的所述正常刷新操作之后，对包括所述第一存储单元行的一个或更多个弱页面执行弱刷新操作。
7.根据权利要求6所述的半导体存储器件，其中，所述刷新控制电路还被配置为：减小所述半导体存储器件的刷新间隔；在所述刷新时段的第一子区间期间执行所述正常刷新操作；以及在所述刷新时段的第二子区间期间执行所述弱刷新操作，所述第二子区间在所述第一子区间之后。
8.根据权利要求1所述的半导体存储器件，其中，所述刷新控制电路包括：
刷新时钟生成器，所述刷新时钟生成器被配置为基于第一刷新控制信号、第二刷新控制信号和模式信号生成刷新时钟信号；
刷新计数器，所述刷新计数器被配置为响应于所述刷新时钟信号生成用于顺序地刷新所述存储单元行的计数地址，并在生成最大计数地址时输出完成信号；
弱页面地址生成器，所述弱页面地址生成器被配置为存储所述多个存储单元行中的一个或更多个弱页面的弱页面地址，并将所述错误地址存储为所述弱页面地址之一，所述弱页面地址生成器还被配置为响应于所述刷新时钟信号输出所述弱页面地址，所述一个或更多个弱页面均包括至少一个弱单元，所述弱单元的数据保留时间小于正常单元的数据保留时间；
地址比较电路，所述地址比较电路被配置为将所述计数地址与每个所述弱页面地址进行比较，以输出第一匹配信号和第二匹配信号；
控制信号生成器，所述控制信号生成器被配置为基于所述第一刷新控制信号、所述第二刷新控制信号、所述模式信号、所述完成信号、所述第一匹配信号和所述第二匹配信号生成多个控制信号；
地址转换器，所述地址转换器被配置为响应于所述多个控制信号中的第三控制信号，通过对所述计数地址的至少一位进行不关注处理来生成改变后的刷新行地址；以及
刷新地址输出电路，所述刷新地址输出电路被配置为基于所述多个控制信号中的第一控制信号和第二控制信号，根据刷新模式输出所述计数地址、所述弱页面地址和所述改变后的刷新行地址中的一者作为刷新行地址。
9.根据权利要求8所述的半导体存储器件，其中，所述刷新地址输出电路包括：
第一多路复用器，所述第一多路复用器被配置为响应于所述第一控制信号选择所述计数地址和所述弱页面地址之一；以及
第二多路复用器，所述第二多路复用器被配置为响应于所述第二控制信号，选择所述改变后的刷新行地址和所述第一多路复用器的输出之一，以输出所述刷新行地址。
10.根据权利要求8所述的半导体存储器件，其中，所述控制信号生成器还被配置为：
当所述第一刷新控制信号指示对所述存储单元行的自动刷新操作和自刷新操作之一，并且所述模式信号指示对所述一个或更多个弱页面的弱刷新操作的并行模式时，输出具有第二逻辑电平的所述第二控制信号和所述第三控制信号；或者
当所述第一刷新控制信号指示对所述存储单元行的所述自动刷新操作和所述自刷新操作之一，并且所述模式信号指示对所述一个或更多个弱页面的弱刷新操作的顺序模式时，输出分别具有第一逻辑电平和所述第二逻辑电平的所述第二控制信号和所述第一控制信号，并且响应于所述完成信号转变为所述第一逻辑电平而使所述第一控制信号转变为所述第一逻辑电平。
11.根据权利要求8所述的半导体存储器件，其中，所述控制信号生成器被配置为：当所述第二刷新控制信号指示对所述一个或更多个弱页面的弱刷新操作时，输出具有第一逻辑电平的所述第一控制信号和所述第二控制信号。
12.根据权利要求1所述的半导体存储器件，其中，所述纠错码引擎包括：
纠错码编码器，所述纠错码编码器被配置为对要存储在所述存储单元阵列中的数据进行纠错码编码，以生成奇偶校验位；以及
纠错码解码器，所述纠错码解码器被配置为从每个所述子页面读取与码字相对应的数据和所述奇偶校验位，并基于所述奇偶校验位对所述数据执行所述纠错码解码操作。
13.根据权利要求12所述的半导体存储器件，其中，所述纠错码解码器包括：
校验子生成电路，所述校验子生成电路被配置为基于所述数据和所述奇偶校验位生成校验子；
错误定位器，所述错误定位器被配置为基于所述校验子生成所述错误生成信号和指示所述数据中的至少一个错误位的位置的错误位置信号；以及
数据纠正器，所述数据纠正器被配置为接收所述数据，基于所述错误位置信号纠正所述至少一个错误位并输出纠正后的数据。
14.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：
错误信息寄存器，
其中，所述控制逻辑电路还被配置为在所述读取操作期间将错误信息记录在所述错误信息寄存器中，并且通过参考所述错误信息寄存器将所述错误信息提供给所述刷新控制电路，并且
其中，所述错误信息至少包括所述多个存储单元行中的错误发生数目。
15.根据权利要求14所述的半导体存储器件，其中，所述控制逻辑电路还被配置为将记录在所述错误信息寄存器中的所述存储单元行的所述错误信息作为错误信息信号向所述存储控制器传输。
16.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：
至少一个缓冲器裸片；以及
多个存储器裸片，所述多个存储器裸片堆叠在所述至少一个缓冲器裸片上，并且被配置为通过多条贯通硅通路线传送数据，
其中，所述多个存储器裸片均包括所述刷新控制电路和包括所述存储单元阵列的存储芯，并且
其中，所述至少一个缓冲器裸片包括所述纠错码引擎。
17.根据权利要求16所述的半导体存储器件，其中，所述至少一个缓冲器裸片被配置为与所述存储控制器通信。
18.一种半导体存储器件，所述半导体存储器件包括：
存储单元阵列，所述存储单元阵列包括多个存储单元行，所述多个存储单元行均包括多个易失性存储单元；
纠错码引擎；
刷新控制电路，所述刷新控制电路被配置为对所述多个存储单元行执行刷新操作；
错误信息寄存器；以及
控制逻辑电路，所述控制逻辑电路被配置为基于来自外部存储控制器的命令和地址来控制所述纠错码引擎，
其中，所述控制逻辑电路进一步被配置为控制所述纠错码引擎，使得所述纠错码引擎在读取操作期间通过对所述存储单元行中的至少一个第一存储单元行中的子页面执行纠错码解码操作来生成错误生成信号，
其中，所述控制逻辑电路还被配置为：将所述第一存储单元行的错误发生计数与阈值进行比较，并且基于所述比较，向所述刷新控制电路提供所述第一存储单元行的第一地址作为错误地址，所述错误发生计数是基于所述错误生成信号而生成的；或者，在所述读取操作期间将错误信息记录在所述错误信息寄存器中，并通过参考所述错误信息寄存器将所述错误地址提供给所述刷新控制电路，
其中，所述错误信息至少包括所述第一存储单元行和第二存储单元行中的错误发生数目，并且
其中，所述刷新控制电路还被配置为在刷新时段期间增加在所述第一存储单元行中执行的刷新操作的次数。
19.根据权利要求18所述的半导体存储器件，其中，所述刷新控制电路还被配置为在所述刷新时段期间对所述存储单元行执行正常刷新操作，并且在完成对所述存储单元行的所述正常刷新操作之后，对包括所述第一存储单元行的一个或更多个弱页面执行弱刷新操作，并且
其中，刷新控制电路还被配置为减小所述半导体存储器件的刷新间隔，并且在所述刷新时段的第一子区间期间执行所述正常刷新操作，并且被配置为在所述刷新时段的第二子区间期间执行所述弱刷新操作，所述第二子区间在所述第一子区间之后。
20.一种操作包括存储单元阵列的半导体存储器件的方法，其中，所述存储单元阵列包括多个存储单元行，并且所述多个存储单元行均包括多个易失性存储单元，所述方法包括：
由纠错码引擎在读取操作期间，对所述存储单元行中的至少一个第一存储单元行中的子页面执行纠错码解码操作；
由控制逻辑电路基于所述纠错码解码操作的结果，对所述至少一个第一存储单元行的错误发生进行计数；
由所述控制逻辑电路将所述第一存储单元行的错误发生计数与阈值进行比较，以响应于所述错误发生计数等于或大于所述阈值而向刷新控制电路提供所述第一存储单元行的第一地址作为错误地址；以及
由所述刷新控制电路在刷新时段期间，增加对所述第一存储单元行执行的刷新操作的次数。
CN202010915165.7A 2019-11-25 2020-09-03 半导体存储器件和操作半导体存储器件的方法 Pending CN112837725A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0151829 2019-11-25
KR1020190151829A KR20210063561A (ko) 2019-11-25 2019-11-25 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법

Publications (1)

Publication Number Publication Date
CN112837725A true CN112837725A (zh) 2021-05-25

Family

ID=75784808

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010915165.7A Pending CN112837725A (zh) 2019-11-25 2020-09-03 半导体存储器件和操作半导体存储器件的方法

Country Status (5)

Country Link
US (1) US11393519B2 (zh)
KR (1) KR20210063561A (zh)
CN (1) CN112837725A (zh)
DE (1) DE102020115736A1 (zh)
SG (1) SG10202007030PA (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114049905A (zh) * 2021-12-16 2022-02-15 西安紫光国芯半导体有限公司 非易失三维存储单元、存储方法、芯片组件和电子设备

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US10770127B2 (en) * 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
KR20210063561A (ko) * 2019-11-25 2021-06-02 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US11740970B2 (en) 2020-03-02 2023-08-29 Micron Technology, Inc. Dynamic adjustment of data integrity operations of a memory system based on error rate classification
US11403010B2 (en) * 2020-08-19 2022-08-02 Silicon Motion, Inc. Data storage device and plane selection method thereof
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11830545B2 (en) 2020-12-16 2023-11-28 Micron Technology, Inc. Data programming techniques to store multiple bits of data per memory cell with high reliability
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
JP2022118299A (ja) * 2021-02-02 2022-08-15 キオクシア株式会社 メモリシステム
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11984171B2 (en) * 2021-07-14 2024-05-14 Micron Technology, Inc. Selective and dynamic deployment of error correction code techniques in integrated circuit memory devices
US11869570B2 (en) * 2021-08-09 2024-01-09 Changxin Memory Technologies, Inc. Refresh counter circuit, refresh counting method and semiconductor memory
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11853617B2 (en) 2021-09-07 2023-12-26 Micron Technology, Inc. Managing write disturb based on identification of frequently-written memory units
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking
US11621052B1 (en) * 2021-12-13 2023-04-04 Nanya Technology Corporation Method for testing memory device and test system
CN115662361A (zh) * 2022-11-01 2023-01-31 武汉华星光电技术有限公司 显示装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4707803B2 (ja) 2000-07-10 2011-06-22 エルピーダメモリ株式会社 エラーレート判定方法と半導体集積回路装置
JP4768374B2 (ja) * 2005-09-16 2011-09-07 株式会社東芝 半導体記憶装置
KR100714487B1 (ko) 2005-11-29 2007-05-07 삼성전자주식회사 동적 메모리 장치 및 그 리프레쉬 주기 결정 방법
FR2903219A1 (fr) * 2006-07-03 2008-01-04 St Microelectronics Sa Procede de rafraichissement d'un memoire vive dynamique et dispositif de memoire vive dynamique correspondant,en particulier incorpore dans un telephone mobile cellulaire
US9087613B2 (en) 2012-02-29 2015-07-21 Samsung Electronics Co., Ltd. Device and method for repairing memory cell and memory system including the device
KR102076584B1 (ko) 2012-10-22 2020-04-07 삼성전자주식회사 메모리 셀을 리페어 하는 방법과 장치 및 이를 포함하는 메모리 시스템
US9953725B2 (en) 2012-02-29 2018-04-24 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of operating the same
US9368187B2 (en) * 2013-07-11 2016-06-14 Qualcomm Incorporated Insertion-override counter to support multiple memory refresh rates
US9685217B2 (en) 2013-07-22 2017-06-20 Taiwan Semiconductor Manufacturing Company Ltd. Memory device with over-refresh and method thereof
JP2016024837A (ja) 2014-07-22 2016-02-08 マイクロン テクノロジー， インク． 半導体装置
KR20160056056A (ko) * 2014-11-11 2016-05-19 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR101773660B1 (ko) 2015-02-13 2017-09-12 포항공과대학교 산학협력단 메모리 내부의 자체 에러 검출을 통한 선택적 리프레시를 이용한 메모리 제어 방법, 장치 및 시스템
US9836349B2 (en) * 2015-05-29 2017-12-05 Winbond Electronics Corp. Methods and systems for detecting and correcting errors in nonvolatile memory
KR102435181B1 (ko) * 2015-11-16 2022-08-23 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
KR102402406B1 (ko) * 2016-03-17 2022-05-27 에스케이하이닉스 주식회사 반도체 장치
US10614906B2 (en) * 2016-09-21 2020-04-07 Samsung Electronics Co., Ltd. Semiconductor memory devices, memory systems and methods of operating semiconductor memory devices
KR20180129233A (ko) 2017-05-26 2018-12-05 에스케이하이닉스 주식회사 리프레시 동작을 제어하는 반도체 장치 및 이를 포함하는 메모리 시스템
KR102350957B1 (ko) 2017-10-26 2022-01-14 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 리프레시 제어 방법
KR102408867B1 (ko) * 2017-12-20 2022-06-14 삼성전자주식회사 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작 방법
KR20210063561A (ko) * 2019-11-25 2021-06-02 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114049905A (zh) * 2021-12-16 2022-02-15 西安紫光国芯半导体有限公司 非易失三维存储单元、存储方法、芯片组件和电子设备
CN114049905B (zh) * 2021-12-16 2024-04-09 西安紫光国芯半导体有限公司 非易失三维存储单元、存储方法、芯片组件和电子设备

Also Published As

Publication number Publication date
SG10202007030PA (en) 2021-06-29
US11393519B2 (en) 2022-07-19
KR20210063561A (ko) 2021-06-02
DE102020115736A1 (de) 2021-05-27
US20210158861A1 (en) 2021-05-27

Similar Documents

Publication Publication Date Title
US11393519B2 (en) Semiconductor memory devices and methods of operating the semiconductor memory devices
US11557332B2 (en) Semiconductor memory devices, memory systems and methods of operating semiconductor memory devices
CN110120243B (zh) 半导体存储器装置、操作其的方法以及存储器系统
US11681579B2 (en) Semiconductor memory devices and memory systems including the same
US9600362B2 (en) Method and apparatus for refreshing and data scrubbing memory device
US11656935B2 (en) Semiconductor memory devices and memory systems
US11074127B1 (en) Semiconductor memory devices and methods of operating semiconductor memory devices
TWI780708B (zh) 半導體記憶體元件以及操作半導體記憶體元件之方法
KR20220021097A (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
CN114694698A (zh) 半导体存储器件和操作半导体存储器件的方法
KR20220169709A (ko) 반도체 메모리 장치 및 그 동작 방법과, 이를 포함하는 메모리 시스템
US20230195327A1 (en) Memory system and method of operating the same
KR102670661B1 (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination