CN114049905B - 非易失三维存储单元、存储方法、芯片组件和电子设备 - Google Patents

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Abstract

本申请的实施例公开了一种非易失三维存储单元、存储方法、芯片组件和电子设备。易失性存储芯片用于存储数据。接口芯片通过三维异质集成结构与易失性存储芯片三维堆叠连接。非易失性存储芯片通过三维异质集成结构与易失性存储芯片和接口芯片中至少之一三维堆叠连接，以形成非易失三维存储单元。其中，接口芯片包括通信协议电路，通信协议电路用于存储通信协议。数据通过通信协议电路以缓存一致性的方式写入易失性存储芯片和非易失性存储芯片中至少之一；和，数据通过通信协议电路以缓存一致性的方式从易失性存储芯片和非易失性存储芯片中至少之一被读取。通过上述设置，提高了数据的传输效率，增大了处理数据的带宽，并且提高了数据存储的可靠性。

Description

非易失三维存储单元、存储方法、芯片组件和电子设备
技术领域
本申请的实施例涉及数据存储的技术领域，尤其涉及一种非易失三维存储单元、一种数据的存储方法、一种非易失三维存储芯片组件和一种电子设备。
背景技术
相关技术中，在进行数据存储时，需要将数据发送至主板等元器件，通过主板等元器件上存储的通信协议对数据进行处理之后，再将数据写入存储器中存储。在从存储器中读取数据时，同样需要将数据发送至主板等元器件，通过主板等元器件上存储的通信协议对数据进行处理之后，再将数据向外发送。
数据通过主板等元器件处理之后，才能够实现存储和读取，延长了数据的传输路径，增加了数据的传输时间，降低了数据存储和读取的效率。
此外，在存储器断电时，需要将存储器中存储的数据传输至非易失性存储芯片中进行存储，来避免数据丢失，进一步延长了数据的传输路径，降低了数据的传输效率，并且增加了数据丢失的风险。
发明内容
为了解决上述技术问题中至少之一，本申请的实施例提供了一种非易失三维存储单元、一种数据的存储方法、一种非易失三维存储芯片组件和一种电子设备。
第一方面，本申请的实施例提供了一种非易失三维存储单元，包括易失性存储芯片，易失性存储芯片用于存储数据；接口芯片，接口芯片通过三维异质集成结构与易失性存储芯片三维堆叠连接；非易失性存储芯片，非易失性存储芯片通过三维异质集成结构与易失性存储芯片和接口芯片中至少之一三维堆叠连接，以形成非易失三维存储单元；其中，接口芯片包括通信协议电路，通信协议电路用于存储通信协议；数据通过通信协议电路以缓存一致性的方式写入易失性存储芯片和非易失性存储芯片中至少之一；和，数据通过通信协议电路以缓存一致性的方式从易失性存储芯片和非易失性存储芯片至少之一中被读取。
在一种可行的实施方式中，接口芯片还包括逻辑电路，逻辑电路与通信协议电路电连接；数据通过通信协议电路和逻辑电路以缓存一致性的方式写入易失性存储芯片和非易失性存储芯片中至少之一，和，数据通过通信协议电路和逻辑电路以缓存一致性的方式从易失性存储芯片和非易失性存储芯片至少之一中被读取。
在一种可行的实施方式中，易失性存储芯片包括第一存储阵列和第二存储阵列，通信协议电路通过第一三维异质集成结构与第一存储阵列电连接，逻辑电路通过第二三维异质集成结构与第二存储阵列电连接；通信协议电路的正投影落入第一存储阵列正投影的范围内，逻辑电路的正投影落入第二存储阵列正投影的范围内。
在一种可行的实施方式中，非易失性存储芯片通过三维异质集成结构与接口芯片三维堆叠连接；非易失性存储芯片包括第三存储阵列和第四存储阵列，通信协议电路通过第三三维异质集成结构与第三存储阵列电连接，逻辑电路通过第四三维异质集成结构与第四存储阵列电连接；通信协议电路的正投影落入第三存储阵列正投影的范围内，逻辑电路的正投影落入第四存储阵列正投影的范围内。
在一种可行的实施方式中，逻辑电路包括固定逻辑电路和可编程逻辑电路中至少之一。
在一种可行的实施方式中，逻辑电路的数量为多个，多个逻辑电路围绕通信协议电路设置。
在一种可行的实施方式中，接口芯片还包括路由单元，路由单元的正投影落入易失性存储芯片正投影的范围内；和，路由单元的正投影落入非易失性存储芯片正投影的范围内；多个逻辑电路之间通过路由单元电连接，多个逻辑电路分别通过路由单元与通信协议电路电连接。
在一种可行的实施方式中，非易失三维存储单元还包括存储控制电路，存储控制电路设置在易失性存储芯片上；和/或，存储控制电路设置在接口芯片上；非易失存储控制电路，非易失存储控制电路设置在非易失性存储芯片上；和/或，非易失存储控制电路设置在接口芯片上。
在一种可行的实施方式中，存储控制电路的数量大于或等于通信协议电路与逻辑电路的数量之和；非易失存储控制电路的数量大于或等于通信协议电路和逻辑电路的数量之和。
在一种可行的实施方式中，通信协议包括CXL协议、CCIX协议、GENZ协议、OpenCPAI协议和Nvlink协议中至少一者。
在一种可行的实施方式中，易失性存储芯片的数量为至少两个，至少两个易失性存储芯片之间通过三维异质集成结构三维堆叠连接。
在一种可行的实施方式中，接口芯片的数量为至少两个，至少两个接口芯片之间通过三维异质集成结构三维堆叠连接；或，至少两个接口芯片分别通过三维异质集成结构与易失性存储芯片三维堆叠连接。
在一种可行的实施方式中，非易失性存储芯片的数量为至少两个，至少两个非易失性存储芯片之间通过三维异质集成结构三维堆叠连接；或，至少两个非易失性存储芯片分别通过三维异质集成结构与易失性存储芯片和接口芯片三维堆叠连接。
在一种可行的实施方式中，易失性存储芯片的正投影、接口芯片的正投影和非易失性存储芯片的正投影三者完全重合。
在一种可行的实施方式中，非易失三维存储单元还包括电容，电容与非易失性存储芯片电连接，用于为非易失性存储芯片供电。
第二方面，本申请的实施例提供了一种数据的存储方法，用于上述第一方面的非易失三维存储单元，易失性存储芯片包括第一存储阵列和第二存储阵列，非易失性存储芯片包括第三存储阵列和第四存储阵列；接口芯片还包括多个逻辑电路，多个逻辑电路之间通过路由单元电连接，多个逻辑电路分别通过路由单元与通信协议电路电连接；数据的存储方法包括接收来自通信协议电路的数据，将来自通信协议电路的数据存储至第一存储阵列和第三存储阵列中至少之一；或，接收来自通信协议电路的数据，通过路由单元将来自通信协议的数据发送至至少一个逻辑电路；将至少一个逻辑电路处理后的数据存储至第二存储阵列和第四存储阵列中至少之一。
第三方面，本申请的实施例提供了一种非易失三维存储芯片组件，包括如上述第一方面的非易失三维存储单元；基板，基板与非易失三维存储单元电连接，基板用于封装非易失三维存储单元。
第四方面，本申请的实施例提供了一种电子设备，包括处理器；如上述第三方面的非易失三维存储芯片组件，非易失三维存储芯片组件与处理器电连接。
本申请的实施例有益效果如下：
通过在接口芯片上设置通信协议电路，使得数据能够以缓存一致性的方式写入易失性存储芯片和非易失性存储芯片中至少之一，并且能够以缓存一致性的方式从易失性存储芯片和非易失性存储芯片至少之一中被读取，从而无需将数据传输至其他元器件(例如主板等)，即可实现数据的存储和读取，缩短了数据的传输路径，减少了数据的传输时间，降低了数据存储和读取过程的延时，提高了非易失三维存储单元存储数据和读取数据的效率，从而提高非易失三维存储单元的使用性能。
并且，设置数据通过三维异质集成结构写入非易失性存储芯片，缩短了将数据写入非易失性存储芯片时的传输路径，进一步提高了数据的存储可靠性，降低数据丢失的风险，提高了非易失性非易失三维存储单元的使用可靠性。
此外，设置易失性存储芯片、接口芯片和非易失性存储芯片三者通过三维异质集成结构三维堆叠连接，一方面，缩短了数据的传输路径，大幅度增大了非易失三维存储单元处理数据的带宽，降低非易失三维存储单元的功耗，避免了访问冲突，提高了非易失三维存储单元的使用性能。另一方面，还能够减小非易失三维存储单元的占用面积，提高非易失三维存储单元的使用灵活性。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1为本申请提供的一种实施例的非易失三维存储单元结构示意图之一；
图2为本申请提供的一种实施例的非易失三维存储单元结构示意图之二；
图3为本申请提供的一种实施例的非易失三维存储单元结构示意图之三；
图4为本申请提供的一种实施例的非易失三维存储单元结构示意图之四；
图5为本申请提供的一种实施例的非易失三维存储单元结构示意图之五；
图6为本申请提供的一种实施例的可编程逻辑电路结构示意图；
图7为本申请提供的一种实施例的接口芯片结构示意图；
图8为本申请提供的一种实施例的非易失三维存储单元结构示意图之六；
图9为本申请提供的一种实施例的数据的存储方法步骤流程图之一；
图10为本申请提供的一种实施例的数据的存储方法步骤流程图之二；
图11为本申请提供的一种实施例的非易失三维存储芯片组件结构示意图；
图12为本申请提供的一种实施例的电子设备结构示意框图。
其中，图1至图12中附图标记与部件名称之间的对应关系为：
100：非易失三维存储单元，110：易失性存储芯片，112：第一存储阵列，114：第二存储阵列，116：第三存储阵列，118：第四存储阵列，120：接口芯片，122：通信协议电路，124：逻辑电路，126：固定逻辑电路，128：可编程逻辑电路，130：非易失性存储芯片，131：嵌入式可编程逻辑电路，132：嵌入式乘法电路，133：嵌入式存储单元，134：路由单元，140：三维异质集成结构，142：第一三维异质集成结构，144：第二三维异质集成结构，146：第三维异质集成结构，148：第四维异质集成结构，200：非易失三维存储芯片组件，210：基板，212：引脚，300：电子设备，310：处理器。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
在一些示例中，数据在进行存储和读取时，通常需要通过存储在主板上的通信协议对数据进行处理。具体地，在存储数据时，需要将数据传输至主板，通过主板上存储的通信协议对数据进行处理之后，再传输至易失性存储芯片中存储。在读取易失性存储芯片中存储的数据时，同样需要将数据传输至主板，通过主板上存储的通信协议对数据进行处理之后，再将数据传输至处理器或者其他元器件，使得易失性存储芯片内存储的数据能够向外发送。这样一来，数据在主板与易失性存储芯片之间传输，才能够实现存储和读取，增加了数据的传输路径，从而延长了数据的传输时间，降低了数据的存储和读取效率。
此外，在一些示例中，易失性存储芯片与非易失性存储芯片通信连接，从而在易失性存储芯片断电时，易失性存储芯片内的数据需要传输至非易失性存储芯片，来避免数据丢失。但是，通过易失性存储芯片与非易失性存储芯片通信连接来进行数据传输，延长了数据的传输路径，增加了数据的传输时间，降低了数据的传输效率，从而增大了数据丢失的风险。
为了解决上述技术问题中至少之一，第一方面，如图1所示，本申请的实施例提供了一种非易失三维存储单元100。非易失三维存储单元100包括易失性存储芯片110、接口芯片120和非易失性存储芯片130。易失性存储芯片110用于存储数据。接口芯片120通过三维异质集成结构140与易失性存储芯片110三维堆叠连接。非易失性存储芯片130通过三维异质集成结构140与易失性存储芯片110和接口芯片120中至少之一三维堆叠连接，以形成非易失三维存储单元100。其中，接口芯片120包括通信协议电路122，通信协议电路122用于存储通信协议。数据通过通信协议电路122以缓存一致性的方式写入易失性存储芯片110和非易失性存储芯片130中至少之一；和，数据通过通信协议电路122以缓存一致性的方式从易失性存储芯片110和非易失性存储芯片130至少之一中被读取。
可以理解地，易失性存储芯片110和非易失性存储芯片130均用于存储数据。当非易失三维存储单元100断电时，易失性存储芯片110内存储的数据丢失，而非易失性存储芯片130内存储的数据能够被保存。
在一些示例中，易失性存储芯片110与非易失性存储芯片130的存储容量可以相同，也可以不同。在一些示例中，非易失性存储芯片130的存储容量大于易失性存储芯片110的存储容量，确保易失性存储芯片110内的数据能够被写入非易失性存储芯片130，提高了非易失三维存储单元100的可靠性。
在一些示例中，易失性存储芯片110可以为DRAM存储(Dynamic Random AccessMemory，动态随机存取存储)。非易失性存储芯片130可以为PROM(Programmable read-onlymemory，可编程只读内存)、EEPROM(Electrically erasable programmable read onlymemory，电可擦可编程只读内存)和EPROM(Erasable programmable read only memory，可擦可编程只读内存)等等。
可以理解地，接口芯片120用于接收数据。接口芯片120通过三维异质集成结构140与易失性存储芯片110三维堆叠连接，使得接口芯片120能够将接收到的数据传输至易失性存储芯片110中存储。相同地，易失性存储芯片110内存储的数据也能够通过三维异质集成结构140被接口芯片120读取，并经由接口芯片120向非易失三维存储单元100之外发送。在一些示例中，接口芯片120的材质为硅，半导体元件可以集成在接口芯片120上。
非易失性存储芯片130通过三维异质集成结构140与易失性存储芯片110和接口芯片120中至少之一三维堆叠连接，可以理解地，当非易失性存储芯片130通过三维异质集成结构140与易失性存储芯片110三维堆叠连接时，易失性存储芯片110内的数据能够通过三维异质集成结构140写入非易失性存储芯片130内。相同地，非易失性存储芯片130内存储的数据也能够通过三维异质集成结构140传输至易失性存储芯片110。
当非易失性存储芯片130通过三维异质集成结构140与接口芯片120三维堆叠连接时，接口芯片120接收的数据能够通过三维异质集成结构140写入非易失性存储芯片130内。相同地，非易失性存储芯片130内存储的数据也能够通过三维异质集成结构140传输至接口芯片120。
可以理解地，三维异质集成结构140能够将两个不同芯片(例如接口芯片120和易失性存储芯片110)内部的金属层直接跨芯片互连，逐层建立芯片内高密度金属层互连，从而无需设置输入输出接口(IO接口)或者输入输出电路(IO电路)，即可使得数据能够在两个不同芯片之间进行传输，缩短了数据的传输路径，提高数据的传输效率。
在一些示例中，可以通过混合键合的方式形成三维异质集成结构140，以使得数据能够在易失性存储芯片110、接口芯片120和非易失性存储芯片130之间进行传输。
由此可见，通过上述设置，使得数据通过三维异质集成结构140在易失性存储芯片110、接口芯片120和非易失性存储芯片130三者之间进行传输，大幅度增大了非易失三维存储单元100处理数据的带宽，降低非易失三维存储单元100的功耗，避免了访问冲突，提高了非易失三维存储单元100的使用性能。此外，通过上述设置，还能够减小非易失三维存储单元100的占用面积，提高非易失三维存储单元100的使用灵活性。
并且，设置数据通过三维异质集成结构140写入非易失性存储芯片130，缩短了将数据写入非易失性存储芯片130时的传输路径，进一步提高了数据的存储可靠性，降低数据丢失的风险，提高了非易失性非易失三维存储单元100的使用可靠性。
如图1所示，接口芯片120包括通信协议电路122，通信协议电路122用于存储通信协议。在一些示例中，通信协议电路122可以通过刻蚀的方式，设置在接口芯片120上。
可以理解地，通信协议电路122能够按照存储的通信协议对数据进行处理。数据被通信协议电路122处理后，即可以缓存一致性的方式写入易失性存储芯片110和非易失性存储芯片130中至少之一，并且能够从易失性存储芯片110和非易失性存储芯片130至少之一中被读取。
可以理解地，数据以缓存一致性的方式写入易失性存储芯片110和非易失性存储芯片130中至少之一，并且能够以缓存一致性的方式从易失性存储芯片110和非易失性存储芯片130至少之一中被读取，指的是通信协议电路122和易失性存储芯片110之间能够保持链路一致性，并且通信协议电路122和非易失性存储芯片130之间也能够保持链路一致性。这样一来，数据无需经由其他元器件(例如主板等)处理，即可在通信协议电路122和易失性存储芯片110存储和读取，并且还能够在通信协议电路122和非易失性存储芯片130之间存储和读取，缩短了数据的传输路径，提高了数据的存储和读取效率。
可以理解地，易失性存储芯片110和非易失性存储芯片130之间也能够保持链路一致性。从而，当非易失性存储芯片130通过三维异质集成结构140与易失性存储芯片110三维堆叠连接时，经过通信协议电路122处理后的数据能够在易失性存储芯片110和非易失性存储芯片130之间进行存储和读取，进一步提高了非易失三维存储单元100处理数据的效率，避免数据丢失，确保了数据的存储可靠。
由上述可知，通过在接口芯片120上设置通信协议电路122，使得数据能够以缓存一致性的方式写入易失性存储芯片110和非易失性存储芯片130中至少之一，并且能够以缓存一致性的方式从易失性存储芯片110和非易失性存储芯片130至少之一中被读取，从而无需将数据传输至其他元器件(例如主板等)，即可实现数据的存储和读取，缩短了数据的传输路径，减少了数据的传输时间，降低了数据存储和读取过程的延时，提高了非易失三维存储单元100存储数据和读取数据的效率，从而提高非易失三维存储单元100的使用性能。
在一些示例中，通信协议电路122的数量可以为一个或者多个。不同通信协议电路122中存储的通信协议可以相同，也可以不同。在一些示例中，一个通信协议电路122中可以存储多个通信协议。
在一些示例中，如图2所示，接口芯片120还包括逻辑电路124。逻辑电路124与通信协议电路122电连接。数据通过通信协议电路122和逻辑电路124以缓存一致性的方式写入易失性存储芯片110和非易失性存储芯片130中至少之一，和，数据通过通信协议电路122和逻辑电路124以缓存一致性的方式从易失性存储芯片110和非易失性存储芯片130至少之一中被读取。
可以理解地，逻辑电路124存储有计算逻辑，从而能够对数据进行逻辑计算。在一些示例中，逻辑电路124可以为模数转换电路、比较电路或者放大电路等。在一些示例中，逻辑电路124可以通过刻蚀的方式，设置在接口芯片120上。在一些示例中，逻辑电路124的数量可以为多个，不同逻辑电路124上存储的计算逻辑可以相同，也可以不同。
可以理解地，通信协议电路122与逻辑电路124电连接，使得数据能够在通信协议电路122和逻辑电路124之间进行传输。在一些示例中，通信协议电路122可以通过铜导线与逻辑电路124电连接。
具体地，在存储数据时，通信协议电路122可以将处理后的数据传输至逻辑电路124，逻辑电路124对数据进行逻辑计算处理后，再将数据写入易失性存储芯片110和非易失性存储芯片130中至少之一。在读取数据时，易失性存储芯片110和非易失性存储芯片130至少之一中的数据可以传输至逻辑电路124，逻辑电路124对数据进行逻辑计算处理后，传输至通信协议电路122，通信协议电路122将处理后的数据向非易失三维存储单元100之外传输。
由上述可知，通过设置逻辑电路124与通信协议电路122电连接，使得数据能够在通信协议电路122和逻辑电路124之间进行传输，从而不仅能够通过通信协议电路122以缓存一致性的方式实现数据的存储和读取，还能够通过逻辑电路124实现对于数据的逻辑计算。这样一来，在进行数据的存储和读取时，无需将数据传输至其他元器件(例如可编程存储控制器等)，即可实现对于数据的逻辑计算，从而进一步缩短了数据的传输路径，减少了数据的传输时间，提高了非易失三维存储单元100对于数据的处理效率，并且还能够使得非易失三维存储单元100实现对于数据的逻辑处理功能，进一步提高了非易失三维存储单元100的使用性能。
在一些示例中，通信协议电路122和逻辑电路124可以设置在接口芯片120上的不同区域。在一些示例中，通信协议电路122和逻辑电路124也可以设置在接口芯片120上的同一区域。
在一些示例中，如图3所示，易失性存储芯片110包括第一存储阵列112和第二存储阵列114。通信协议电路122通过第一三维异质集成结构142与第一存储阵列112电连接。逻辑电路124通过第二三维异质集成结构144与第二存储阵列114电连接。通信协议电路122的正投影落入第一存储阵列112正投影的范围内，逻辑电路124的正投影落入第二存储阵列114正投影的范围内。
可以理解地，第一存储阵列112和第二存储阵列114的数量可以为多个。第一存储阵列112和第二存储阵列114的形状和面积可以相同，也可以不同。本申请的实施例中的第一存储阵列112和第二存储阵列114仅用于区分易失性存储芯片110上两个不同的存储区域，不对第一存储阵列112和第二存储阵列114做进一步限定。
通信协议电路122通过第一三维异质集成结构142与第一存储阵列112电连接，使得通信协议电路122处理后的数据能够通过第一三维异质集成结构142传输至第一存储阵列112中存储。相同地，第一存储阵列112内存储的数据也能够通过第一三维异质集成结构142传输至通信协议电路122。
逻辑电路124通过第二三维异质集成结构144与第二存储阵列114电连接，使得逻辑电路124处理后的数据能够通过第二三维异质集成结构144传输至第二存储阵列114。相同地，第二存储阵列114内存储的数据也能够通过第二三维异质集成结构144传输至逻辑电路124。
可以理解地，第一三维异质集成结构142和第二三维异质集成结构144可以相同，也可以不同。本申请的实施例中的第一三维异质集成结构142和第二三维异质集成结构144仅用于区分设置在通信协议电路122和第一存储阵列112之间的三维异质集成结构140，以及设置在逻辑电路124和第二存储阵列114之间的三维异质集成结构140，不对第一三维异质集成结构142和第二三维异质集成结构144做进一步限定。
由上述可知，逻辑电路124与通信协议电路122电连接。从而，在向易失性存储芯片110内存储数据时，如果无需对通信协议电路122处理后的数据进行逻辑计算，可以通过第一三维异质集成结构142将数据直接传输至第一存储阵列112中存储。如果需要对通信协议电路122处理后的数据进行逻辑计算，可以将通信协议电路122处理后的数据传输至逻辑电路124，逻辑电路124对数据进行逻辑计算处理后，通过第二三维异质集成结构144传输至第二存储阵列114中存储。
相同地，在读取易失性存储芯片110中的数据时，如果无需对数据进行逻辑计算，可以通过第一三维异质集成结构142将数据传输至通信协议电路122，经过通信协议电路122处理后向非易失三维存储单元100之外传输。如果需要对数据进行逻辑计算，可以通过第二三维异质集成结构144将数据传输至逻辑电路124，通过逻辑电路124对数据进行逻辑计算处理，再传输至通信协议电路122，经过通信协议电路122处理后向非易失三维存储单元100之外传输。
由上述可知，设置通信协议电路122通过第一三维异质集成结构142与第一存储阵列112电连接，逻辑电路124通过第二三维异质集成结构144与第二存储阵列114电连接，使得数据能够被通信协议电路122处理后直接进行存储，或者，数据还能够被通信协议电路122和逻辑电路124处理之后再进行存储，满足不同数据的处理需求，提高了非易失三维存储单元100的使用灵活性。
并且，通过上述设置，使得经过不同处理的数据(进行逻辑计算的数据和没有进行逻辑计算的数据)能够通过不同的三维异质集成结构140(第一三维异质集成结构142和第二三维异质集成结构144)进行传输，并且使得经过不同处理的数据存储至不同的存储阵列(第一存储阵列112和第二存储阵列114)，减小了数据传输以及存储过程中的串扰，提高了非易失三维存储单元100的使用可靠性。
此外，通信协议电路122的正投影落入第一存储阵列112正投影的范围内，也即是通信协议电路122的设置位置与第一存储阵列112的设置位置相对应。逻辑电路124的正投影落入第二存储阵列114正投影的范围内，也即是逻辑电路124的设置位置与第二存储阵列114的设置位置相对应。通过上述设置，减小了通信协议电路122与第一存储阵列112之间的距离，以及逻辑电路124与第二存储阵列114之间的距离，从而进一步缩短数据的传输路径，减少数据的传输时间，提高数据存储和读取的效率。
在一些示例中，如图4所示，非易失性存储芯片130通过三维异质集成结构140与接口芯片120三维堆叠连接。非易失性存储芯片130包括第三存储阵列116和第四存储阵列118。通信协议电路122通过第三三维异质集成结构146与第三存储阵列116电连接。逻辑电路124通过第四三维异质集成结构148与第四存储阵列118电连接。通信协议电路122的正投影落入第三存储阵列116正投影的范围内，逻辑电路124的正投影落入第四存储阵列118正投影的范围内。
可以理解地，第三存储阵列116和第四存储阵列118的数量可以为多个。第三存储阵列116和第四存储阵列118的形状和面积可以相同，也可以不同。本申请的实施例中的第三存储阵列116和第四存储阵列118仅用于区分非易失性存储芯片130上两个不同的存储区域，不对第三存储阵列116和第四存储阵列118做进一步限定。
如图4所示，当非易失性存储芯片130通过三维异质集成结构140与接口芯片120三维堆叠连接时，通信协议电路122通过第三三维异质集成结构146与第三存储阵列116电连接，使得通信协议电路122处理后的数据能够通过第三三维异质集成结构146传输至第三存储阵列116中存储。相同地，第三存储阵列116内存储的数据也能够通过第三三维异质集成结构146传输至通信协议电路122。
逻辑电路124通过第四三维异质集成结构148与第四存储阵列118电连接，使得逻辑电路124处理后的数据能够通过第四三维异质集成结构148传输至第四存储阵列118。相同地，第四存储阵列118内存储的数据也能够通过第四三维异质集成结构148传输至逻辑电路124。
可以理解地，第三三维异质集成结构146和第四三维异质集成结构148可以相同，也可以不同。本申请的实施例中的第三三维异质集成结构146和第四三维异质集成结构148仅用于区分设置在通信协议电路122和第三存储阵列116之间的三维异质集成结构140，以及设置在逻辑电路124和第四存储阵列118之间的三维异质集成结构140，不对第三三维异质集成结构146和第四三维异质集成结构148做进一步限定。
由上述可知，逻辑电路124与通信协议电路122电连接。从而，在向非易失性存储芯片130内存储数据时，如果无需对通信协议电路122处理后的数据进行逻辑计算，可以通过第三三维异质集成结构146将数据直接传输至第三存储阵列116中存储。如果需要对通信协议电路122处理后的数据进行逻辑计算，可以将通信协议电路122处理后的数据传输至逻辑电路124，逻辑电路124对数据进行逻辑计算处理后，通过第四三维异质集成结构148传输至第四存储阵列118中存储。
相同地，在读取非易失性存储芯片130中的数据时，如果无需对数据进行逻辑计算，可以通过第三三维异质集成结构146将数据传输至通信协议电路122，经过通信协议电路122处理后向非易失三维存储单元100之外传输。如果需要对数据进行逻辑计算，可以通过第四三维异质集成结构148将数据传输至逻辑电路124，通过逻辑电路124对数据进行逻辑计算处理，再传输至通信协议电路122，经过通信协议电路122处理后向非易失三维存储单元100之外传输。
由上述可知，设置通信协议电路122通过第三三维异质集成结构146与第三存储阵列116电连接，逻辑电路124通过第四三维异质集成结构148与第四存储阵列118电连接，使得数据能够被通信协议电路122处理后直接进行存储，或者，数据还能够被通信协议电路122和逻辑电路124处理之后再进行存储，满足不同数据的处理需求，提高了非易失三维存储单元100的使用灵活性。
并且，通过上述设置，使得经过不同处理的数据(进行逻辑计算的数据和没有进行逻辑计算的数据)能够通过不同的三维异质集成结构140(第三三维异质集成结构146和第四三维异质集成结构148)进行传输，并且使得经过不同处理的数据存储至不同的存储阵列(第三存储阵列116和第四存储阵列118)，减小了数据传输以及存储过程中的串扰，提高了非易失三维存储单元100的使用可靠性。
此外，通信协议电路122的正投影落入第三存储阵列116正投影的范围内，也即是通信协议电路122的设置位置与第三存储阵列116的设置位置相对应。逻辑电路124的正投影落入第四存储阵列118正投影的范围内，也即是逻辑电路124的设置位置与第四存储阵列118的设置位置相对应。通过上述设置，减小了通信协议电路122与第三存储阵列116之间的距离，以及逻辑电路124与第四存储阵列118之间的距离，从而进一步缩短数据的传输路径，减少数据的传输时间，提高数据存储和读取的效率。
在一些示例中，如图4所示，通信协议电路122的正投影落入第一存储阵列112和第三存储阵列116正投影的范围内，逻辑电路124的正投影落入第二存储阵列114和第四存储阵列118正投影的范围内，进一步缩短了数据的传输路径，提高了数据的传输效率。
在一些示例中，如图5所示，逻辑电路124包括固定逻辑电路126和可编程逻辑电路128中至少之一。
可以理解地，固定逻辑电路126存储有固定的计算逻辑，可编程逻辑电路128存储有可编程的计算逻辑。通过设置逻辑电路124包括固定逻辑电路126和可编程逻辑电路128中至少之一，从而能够根据不同的处理需求，设置不同的逻辑电路124对数据进行处理，提高了非易失三维存储单元100的适用性。
在一些示例中，当逻辑电路124包括固定逻辑电路126以及可编程逻辑电路128时，固定逻辑电路124和可编程逻辑电路128之间可以电连接，使得数据能够在固定逻辑电路124和可编程逻辑电路128之间传输，进一步提高了非易失三维存储单元100的使用灵活性。
在一些示例中，如图6所示，可编程逻辑电路128包括嵌入式可编程逻辑电路131、嵌入式乘法电路132和嵌入式存储单元133。嵌入式可编程逻辑电路131与易失性存储芯片110和非易失性存储芯片130中至少之一电连接，从而使得可编程逻辑电路128能够与易失性存储芯片110和非易失性存储芯片130中至少之一进行数据传输。嵌入式存储单元133可以通过路由等，与嵌入式可编程逻辑电路131电连接。嵌入式乘法电路132可以通过接口等，与嵌入式可编程逻辑电路131电连接。
通过设置嵌入式可编程逻辑电路131、嵌入式乘法电路132和嵌入式存储单元133，使得可编程逻辑电路128的计算逻辑能够被修改，提高了非易失三维存储单元100的适用性。
在一些示例中，如图7所示，逻辑电路124的数量为多个，多个逻辑电路124围绕通信协议电路122设置。
可以理解地，多个逻辑电路124用于存储不同的计算逻辑。在一些示例中，多个逻辑电路124可以分别与通信协议电路122电连接，使得任一个逻辑电路124能够与通信协议电路122之间传输数据。在一些示例中，多个逻辑电路124中包括至少一个连接逻辑电路，连接逻辑电路与通信协议电路122电连接，其余逻辑电路124与连接逻辑电路电连接，使得多个逻辑电路124能够通过连接逻辑电路，实现与通信协议电路122之间的数据传输。
通过设置逻辑电路124的数量为多个，并且多个逻辑电路124围绕通信协议电路122设置，进一步减小了逻辑电路124与通信协议电路122之间的距离，从而缩短数据的传输路径，进一步提高非易失三维存储单元100对于数据的处理效率。
在一些示例中，如图7所示，非易失三维存储单元100还包括路由单元134。路由单元134的正投影落入易失性存储芯片110正投影的范围内；和，路由单元134的正投影落入非易失性存储芯片130正投影的范围内。多个逻辑电路124之间通过路由单元134电连接，多个逻辑电路124分别通过路由单元134与通信协议电路122电连接。
可以理解地，路由单元134可以为NOC路由单元(network on chip，片上网络路由单元)，数据能够在路由单元134上进行传输。
具体地，如图5所示，路由单元134的正投影落入到易失性存储芯片110和非易失性存储芯片130正投影的范围内，也即是路由单元134的设置位置与易失性存储芯片110的设置位置和非易失性存储芯片130的设置位置相对应。
由上述可知，通信协议电路122的设置位置与第一存储阵列112的设置位置和第三存储阵列116的设置位置相对应，也即是通信协议电路122的设置位置与易失性存储芯片110的设置位置和非易失性存储芯片130的设置位置相对应。逻辑电路124的设置位置与第二存储阵列114的设置位置和第四存储阵列118的设置位置相对应，也即是逻辑电路124的设置位置与易失性存储芯片110的设置位置和非易失性存储芯片130的设置位置相对应。故而，设置路由单元134的设置位置与易失性存储芯片110的设置位置和非易失性存储芯片130的设置位置相对应，能够缩短数据在通信协议电路122和逻辑电路124之间传输的距离，进一步数据在通信协议电路122和逻辑电路124之间的缩短数据的传输路径，提高数据的传输效率。
在一些示例中，路由单元134设置在通信协议电路122和多个逻辑电路124之间。
具体地，如图7所示，多个逻辑电路124之间通过路由单元134电连接，并且多个逻辑电路124分别通过路由单元134与通信协议电路122电连接，使得数据不仅能够在通信协议电路122和逻辑电路124之间进行传输，还能够在多个逻辑电路124之间进行传输。
在一些示例中，通信协议电路122处理后的数据传输至路由单元134，通过路由单元134传输至一个逻辑电路124，被一个逻辑电路124处理后，写入易失性存储芯片110和非易失性存储芯片130中存储。
在一些示例中，通信协议电路122处理后的数据传输至路由单元134，通过路由单元134传输至一个逻辑电路124，被一个逻辑电路124处理后，再次传输至路由单元134，通过路由单元134传输至另一个或多个逻辑电路124，被另外一个或多个逻辑电路124处理后，写入易失性存储芯片110和非易失性存储芯片130中存储。
由上述可知，通过设置多个逻辑电路124之间通过路由单元134电连接，并且多个逻辑电路124分别通过路由单元134与通信协议电路122电连接，使得通信协议电路122处理后的数据能够被一个或者多个不同的逻辑电路124接收并处理，从而实现对于数据不同的逻辑计算处理，满足不同的数据处理需求，进一步提高了非易失三维存储单元100的适用性。
并且，通过上述设置，还能够进一步缩短数据的传输路径，提高非易失三维存储单元100对于数据的处理效率。
在一些示例中，非易失三维存储单元100还包括存储控制电路和非易失存储控制电路。存储控制电路设置在易失性存储芯片110上；和/或，存储控制电路设置在接口芯片120上。非易失存储控制电路设置在非易失性存储芯片130上；和/或，非易失存储控制电路设置在接口芯片120上。
在一些示例中，存储控制电路的数量和非易失存储控制电路的数量可以为一个或多个，提高数据的存储和读取效率。在一些示例中，存储控制电路和非易失存储控制电路可以为MC(memory controller，内存控制器)。可以理解地，非易失存储控制电路的数量与存储控制电路的数量可以相同，也可以不同。
通过将存储控制电路设置在易失性存储芯片110和/或接口芯片120上，也即是将存储控制电路设置在易失性存储芯片110和接口芯片120中至少之一上，能够满足不同的使用需求，提高了非易失三维存储单元100的灵活性。
并且，通过将非易失存储控制电路设置在非易失性存储芯片130和/或接口芯片120上，也即是将非易失存储控制电路设置在非易失性存储芯片130和接口芯片120中至少之一上，能够满足不同的使用需求，进一步提高了非易失三维存储单元100的灵活性。
在一些示例中，存储控制电路可以通过蚀刻的方式设置在易失性存储芯片110和/或接口芯片120上。非易失存储控制电路同样可以通过蚀刻的方式设置在非易失性存储芯片130和/或接口芯片120上。
在一些示例中，存储控制电路的数量大于或等于通信协议电路122与逻辑电路124的数量之和。非易失存储控制电路的数量大于或等于通信协议电路122和逻辑电路124的数量之和。
设置存储控制电路的数量大于或等于通信协议电路122与逻辑电路124的数量之和，从而在存储数据时，确保了通信协议电路122内的数据以及多个不同的逻辑电路124内的数据都能够通过存储控制电路，被及时写入易失性存储芯片110内，避免数据在通信协议电路122或者逻辑电路124内堆积，提高了非易失三维存储单元100的使用可靠性。
相同地，在读取数据时，存储控制电路能够及时将数据传输至通信协议电路122或者多个不同的逻辑电路124，避免通信协议电路122或者逻辑电路124内数据的量过少，造成通信协议电路122或者逻辑电路124空闲，影响非易失三维存储单元100对于数据的处理效率，确保了非易失三维存储单元100的使用可靠性。
设置非易失存储控制电路的数量大于或等于通信协议电路122与逻辑电路124的数量之和，从而在存储数据时，确保了通信协议电路122内的数据以及多个不同的逻辑电路124内的数据都能够通过非易失存储控制电路，被及时写入非易失性存储芯片130内，避免数据在通信协议电路122或者逻辑电路124内堆积，提高了非易失三维存储单元100的使用可靠性。
相同地，在读取数据时，非易失存储控制电路能够及时将数据传输至通信协议电路122或者多个不同的逻辑电路124，避免通信协议电路122或者逻辑电路124内数据的量过少，造成通信协议电路122或者逻辑电路124空闲，影响非易失三维存储单元100对于数据的处理效率，进一步确保了非易失三维存储单元100的使用可靠性。
在一些示例中，存储控制电路的数量等于通信协议电路122与逻辑电路124的数量之和。非易失存储控制电路的数量同样等于通信协议电路122与逻辑电路124的数量之和。
在一些示例中，通信协议包括CXL协议、CCIX协议、GEN Z协议、OpenCPAI协议和Nvlink协议中至少一者。
通信协议包括CXL协议(Compute Express Link，计算互连协议)、CCIX协议(CCIX，加速器的缓存一致互联协议)、GEN Z协议(Generation Z，Z一代协议)、OpenCPAI协议(OpenComputer Assisted PersonalInterviewing开放计算机辅助面访协议)和Nvlink协议(总线通信协议)中至少一者，从而能够按照不同的通信协议，对写入易失性存储芯片110和非易失性存储芯片130中的数据进行处理，并且还能够对从易失性存储芯片110和非易失性存储芯片130中读取的数据进行处理，满足不同数据的传输需求，提高了非易失三维存储单元100的适用性。同时，通过设置上述通信协议，还能够进一步提高数据的传输速度，从而提高非易失三维存储单元100对于数据的处理效率。
在一些示例中，通信协议还可以包括能够实现一致性高速串行接口的其他通信协议。
在一些示例中，易失性存储芯片110的数量为至少两个，至少两个易失性存储芯片110之间通过三维异质集成结构140三维堆叠连接。
可以理解地，设置易失性存储芯片110的数量为至少两个，能够增大非易失三维存储单元100的存储容量，进一步提高非易失三维存储单元100的使用性能，满足不同的存储需求。
此外，至少两个易失性存储芯片110之间通过三维异质集成结构140三维堆叠连接，增大了非易失三维存储单元100处理数据的带宽，提高数据在至少两个易失性存储芯片110之间的传输效率，降低非易失三维存储单元100的功耗，提高非易失三维存储单元100的使用性能。
在一些示例中，接口芯片120的数量为至少两个，至少两个接口芯片之间通过三维异质集成结构140三维堆叠连接；或，至少两个接口芯片120分别通过三维异质集成结构140与易失性存储芯片110三维堆叠连接。
接口芯片120的数量为至少两个，从而增大了通信协议电路122和逻辑电路124的数量，进一步提高非易失三维存储单元100对于数据的处理效率。同时，至少两个接口芯片120之间通过三维异质集成结构140三维堆叠，能够增大至少两个接口芯片120之间传输数据的带宽，提高非易失三维存储单元100对于数据的传输效率，降低非易失三维存储单元100的功耗，提高非易失三维存储单元100的使用性能。
或者，至少两个接口芯片120分别通过三维异质集成结构140与易失性存储芯片110三维堆叠连接，使得不同接口芯片120能够分别接收数据，并将处理后的数据写入易失性存储芯片110，同样地，易失性存储芯片110内存储的数据也能够通过不同的接口芯片120被读取，提高了非易失三维存储单元100的使用灵活性。
在一些示例中，非易失性存储芯片130的数量为至少两个，至少两个非易失性存储芯片130之间通过三维异质集成结构140三维堆叠连接；或，如图8所示，至少两个非易失性存储芯片130分别通过三维异质集成结构140与易失性存储芯片110和接口芯片120三维堆叠连接。
可以理解地，设置非易失性存储芯片130的数量为至少两个，能够增大非易失三维存储单元100的存储容量，提高数据的存储可靠性。
此外，至少两个非易失性存储芯片130之间通过三维异质集成结构140三维堆叠连接，增大了非易失三维存储单元100处理数据的带宽，提高数据在至少两个非易失性存储芯片130之间的传输效率，降低非易失三维存储单元100的功耗，提高非易失三维存储单元100的使用性能。
或者，如图8所示，至少两个非易失性存储芯片130分别通过三维异质集成结构140与易失性存储芯片110和接口芯片120三维堆叠连接，使得数据不仅能够在非易失性存储芯片130和易失性存储芯片110之间传输，还能够在非易失性存储芯片130和接口芯片120之间进行传输，满足不同的使用需求，进一步提高了非易失三维存储单元100的适用性。
在一些示例中，易失性存储芯片110的正投影、接口芯片120的正投影和非易失性存储芯片130的正投影三者完全重合。
可以理解地，易失性存储芯片110的正投影、接口芯片120的正投影和非易失性存储芯片130的正投影三者完全重合，也即是易失性存储芯片110的设置位置、接口芯片120的设置位置和非易失性存储芯片130的设置位置三者相对应，并且易失性存储芯片110的面积、接口芯片120的面积和非易失性存储芯片130的面积三者相同或者近似相同，进一步缩短了数据在易失性存储芯片110、接口芯片120和非易失性存储芯片130之间的传输路径，提高数据在三者之间传输的可靠性。并且，通过上述设置，还能够提高非易失三维存储单元100的结构规整性，便于加工，提高非易失三维存储单元100的生产效率。
在一些示例中，非易失三维存储单元100还包括电容。电容与非易失性存储芯片130电连接，用于为非易失性存储芯片130供电。
可以理解地，当非易失三维存储单元100通电时，电容能够存储一定的电能。当非易失三维存储单元100断电时，电容能够放电。由于电容与非易失性存储芯片130电连接，从而当非易失三维存储单元100断电时，电容能够对非易失性存储芯片130进行供电，使得来自易失性存储芯片110或者来自接口芯片120的数据能够写入非易失性存储芯片130，避免断电导致数据丢失，提高了数据存储的可靠性，从而提高了非易失三维存储单元100的使用可靠性。
在一些示例中，电容可以为板式电容，从而减小非易失三维存储单元100的体积，提高非易失三维存储单元100的使用灵活性。
第二方面，本申请的实施例提供了一种数据的存储方法，用于上述第一方面的非易失三维存储单元100。易失性存储芯片110包括第一存储阵列112和第二存储阵列114。非易失性存储芯片130包括第三存储阵列116和第四存储阵列118。接口芯片120还包括多个逻辑电路124，多个逻辑电路124之间通过路由单元134电连接，多个逻辑电路124分别通过路由单元134与通信协议电路122电连接。
具体地，如图9所示，数据的存储方法包括：
步骤S102，接收来自通信协议电路的数据，将来自通信协议电路的数据存储至第一存储阵列和第三存储阵列中至少之一。
或，如图10所示，数据的存储方法包括：
步骤S202，接收来自通信协议电路的数据，通过路由单元将来自通信协议的数据发送至至少一个逻辑电路；将至少一个逻辑电路处理后的数据存储至第二存储阵列和第四存储阵列中至少之一。
本申请的实施例提供的数据的存储方法用于上述第一方面的非易失三维存储单元100，因此具有上述第一方面的全部有益效果，在此不再赘述。
具体地，数据的存储方法包括接收来自通信协议电路的数据，将来自通信协议电路的数据直接存储至第一存储阵列和和第三存储阵列中至少之一，使得通信协议电路处理后的数据能够不经过逻辑电路处理，而直接写入易失性存储芯片和非易失性存储芯片中至少之一存储。
或者，数据的存储方法包括接收来自通信协议电路的数据，将数据通过路由单元发送至至少一个逻辑电路，将至少一个逻辑电路处理后的数据存储至第二存储阵列和第四存储阵列中至少之一，也即是使得通信协议电路处理后的数据能够经过一个或者多个不同的逻辑电路处理之后，再写入易失性存储芯片和非易失性存储芯片中至少之一存储。
通过上述两种不同的数据的存储方法，能够满足不同数据的存储需求，提高了数据的存储方法的适用性。
第三方面，如图11所示，本申请的实施例提供了一种非易失三维存储芯片组件200。非易失三维存储芯片组件200包括上述第一方面的非易失非易失三维存储单元100和基板210。基板210与非易失三维存储单元100电连接。基板210用于封装非易失三维存储单元100。
本申请的实施例提供的非易失三维存储芯片组件200包括上述第一方面的非易失三维存储单元100，因此具有上述第一方面的全部有益效果，在此不再赘述。
在一些示例中，基板210包括引脚212，非易失三维存储单元100通过引脚212与其他元器件电连接。
在一些示例中，当多个易失性存储芯片110与多个接口芯片120之间互相三维堆叠连接时，可以通过TSV技术(Through Silicon Via，硅通孔技术)将接口芯片120与引脚212电连接，使得数据能够在接口芯片120和引脚212之间进行传输。
第四方面，如图12所示，本申请的实施例提供了一种电子设备300。电子设备300包括处理器310和如上述第三方面的非易失三维存储芯片组件200，非易失三维存储芯片组件200与处理器310电连接。
本申请的实施例提供的电子设备300包括上述第三方面的非易失三维存储芯片组件200，因此具有上述第三方面的全部有益效果，在此不再赘述。
在一些示例中，电子设备300可以为手机、电脑或者智能家电等设备。
在一个具体实施例中，提供了一种非易失三维存储单元100。在一些示例中，非易失三维存储单元100可以与主机之间进行数据的传输。
具体地，如图1所示，非易失三维存储单元100包括易失性存储芯片110、接口芯片120和非易失性存储芯片130。易失性存储芯片110和接口芯片120之间通过混合键合的方式，形成三维异质集成结构140，使得易失性存储芯片110和接口芯片120能够三维堆叠连接，并且数据能够在易失性存储芯片110和接口芯片120之间进行传输。非易失性存储芯片130与接口芯片120之间同样通过混合键合的方式，形成三维异质集成结构140，使得非易失性存储芯片130和接口芯片120能够三维堆叠连接，并且数据能够在非易失性存储芯片130和接口芯片120之间进行传输。
具体地，易失性存储芯片110为DRAM易失性存储芯片(Dynamic Random AccessMemory，动态随机存取存储)。非易失性存储芯片130可以为PROM(Programmable read-onlymemory，可编程只读内存)、EEPROM(Electrically erasable programmable read onlymemory，电可擦可编程只读内存)和EPROM(Erasable programmable read only memory，可擦可编程只读内存)等等。
在一些示例中，易失性存储芯片110与接口芯片120之间可以通过3D-IC(三维芯片)技术实现三维堆叠连接，非易失性存储芯片130与接口芯片120之间同样可以通过3D-IC(三维芯片)技术实现三维堆叠连接。
可以理解地，设置易失性存储芯片110和接口芯片120通过三维异质集成结构140三维堆叠连接，并且非易失性存储芯片130和接口芯片120同样通过三维异质集成结构三维堆叠连接，使得数据能够通过三维异质集成结构140，在易失性存储芯片110、接口芯片120和非易失性存储芯片130之间进行传输，大幅度增大了非易失三维存储单元100处理数据的带宽，缩短了数据在非易失三维存储单元100内传输的路径，降低非易失三维存储单元100的功耗，降低了数据存储和读取过程的延时，提高了数据存储和读取的效率。此外，还能够减小非易失三维存储单元100的面积，提高非易失三维存储单元100的使用灵活性。
在一些示例中，通过上述设置，使得非易失三维存储单元100对于数据的处理带宽能够达到32GB/S至128GB/S之间。
具体地，可以通过WoW(wafer on wafer，晶圆-晶圆)连接或者CoW(chip onwafer，晶圆-芯片)连接的方式，将接口芯片120、易失性存储芯片110和非易失性存储芯片130进行三维堆叠连接。
具体地，非易失三维存储单元100还包括电容，电容与非易失性存储芯片130电连接，用于为非易失性存储芯片130供电，使得断电时，数据能够写入非易失性存储芯片130内存储，提高了数据的存储可靠性。
如图2所示，接口芯片120包括通信协议电路122和多个逻辑电路124。可以理解地，通信协议电路122用于存储通信协议，多个逻辑电路124用于存储不同的计算逻辑。如图7所示，多个逻辑电路124围绕通信协议电路122设置。接口芯片120上还设置有路由单元134，多个逻辑电路124通过路由单元134与通信协议电路122电连接，多个逻辑电路124之间通过路由单元134电连接。具体地，路由单元134为NOC路由单元(network on chip，片上网络路由单元)，数据能够在路由单元134上进行传输。
如图3所示，易失性存储芯片110包括第一存储阵列112和第二存储阵列114，通信协议电路122通过第一三维异质集成结构142与第一存储阵列112电连接，逻辑电路124通过第二三维异质集成结构144与第二存储阵列114电连接。
如图4所示，非易失性存储芯片130包括第三存储阵列116和第四存储阵列118，通信协议电路122通过第三三维异质集成结构146与第三存储阵列116电连接，逻辑电路124通过第四三维异质集成结构148与第四存储阵列118电连接。
具体地，在存储数据时，接口芯片120上的数据在被通信协议电路122处理后，能够通过第一三维异质集成结构142存储至第一存储阵列112，也能够通过第三三维异质集成结构146存储至第三存储阵列116。
或者，在存储数据时，接口芯片120上的数据在被通信协议电路122处理后，通过路由单元134传输至至少一个逻辑电路124，被至少一个逻辑电路124处理后，能够通过第二三维异质集成结构144存储至第二存储阵列114，也能够通过第四三维异质集成结构148存储至第四存储阵列118。
相同地，在读取数据时，易失性存储芯片110上的数据能够通过第一三维异质集成结构142被传输至通信协议电路122，被通信协议电路122处理后向外传输。非易失存储芯片130上的数据能够通过第三三维异质集成结构146被传输至通信协议电路122，被通信协议电路122处理后向外传输。
或者，在读取数据时，易失性存储芯片110上的数据能够通过第二三维异质集成结构144被传输至逻辑电路124，逻辑电路124将处理后的数据通过路由单元134传输至其他逻辑电路124或通信协议电路122。非易失性存储芯片130上的数据能够通过第四三维异质集成结构148被传输至逻辑电路124，逻辑电路124将处理后的数据通过路由单元134传输至其他逻辑电路124或通信协议电路122。通信协议电路122接收至少一个逻辑电路124处理后的数据，并向外界传输。
由此可见，通过上述设置，使得数据能够以缓存一致性的方式，写入易失性存储芯片110和非易失性存储芯片130，并且能够以缓存一致性的方式，从易失性存储芯片110和非易失性存储芯片130中被读取，也即是无需将数据传输至主板或者可编程控制器等元器件，即可实现数据的存储和读取，还能够实现对于数据的逻辑计算，缩短了数据的传输路径，提高了数据的存储和读取效率。
并且，通过设置多个逻辑电路124之间通过路由单元134电连接，多个逻辑电路124分别通过路由单元134与通信协议电路122电连接，从而使得数据直接被存储或读取，也能够使得数据被逻辑电路124处理之后，再进行存储或读取，满足不同数据的处理需求，提高了非易失三维存储单元100的使用灵活性。
此外，通过上述设置，还能够减小存储至不同存储芯片(易失性存储芯片110和非易失性存储芯片130)内数据之间的相互串扰，提高了非易失三维存储单元100的使用可靠性。并且，还能够减小不同处理需求的数据(需要经过逻辑计算的数据和无需经过逻辑计算的数据)在存储和读取时产生的串扰，进一步提高了非易失三维存储单元100的使用可靠性。
具体地，如图3所示，易失性存储芯片110、接口芯片120和非易失性存储芯片130三者的设置位置相对应，并且易失性存储芯片110、接口芯片120和非易失性存储芯片130三者的面积相等，进一步缩短了数据的传输路径，提高了数据在三者之间传输的可靠性，从而提高了非易失三维存储单元100的使用可靠性，此外，还能够提高非易失三维存储单元100的结构规整性，便于加工，提高非易失三维存储单元100的生产效率。
并且，通信协议电路122的设置位置与第一存储阵列112的设置位置和第三存储阵列116的设置位置相对应，逻辑电路124的设置位置与第二存储阵列114的设置位置和第四存储阵列118的设置位置相对应，进一步缩短了通信协议电路122与第一存储阵列112和第三存储阵列116之间的距离，以及逻辑电路124与第二存储阵列114和第四存储阵列118之间的距离。
路由单元134设置在通信协议电路122和逻辑电路124之间，使得路由单元134的设置位置能够与易失性存储芯片110的设置和非易失性存储芯片130的位置相对应，进一步缩短了通信协议电路122和逻辑电路124之间的距离。通过上述设置，缩短了数据的传输路径，提高了非易失三维存储单元100对于数据的处理效率。
通信协议电路122存储CXL协议(Compute Express Link，计算互连协议)、CCIX协议(CCIX，加速器的缓存一致互联协议)、GEN Z协议(Generation Z，Z一代协议)、OpenCPAI协议(Open Computer Assisted Personal Interviewing开放计算机辅助面访协议)和Nvlink协议(总线通信协议)中至少一者，从而通过不同的通信协议对数据进行处理，提高了非易失三维存储单元100的适用性。
在一些示例中，通信协议电路122还可以包括其他能够实现缓存一致性的高速串行接口协议，进一步提高非易失三维存储单元100对于数据的处理带宽。
如图5所示，逻辑电路124包括固定逻辑电路126和可编程逻辑电路128。固定逻辑电路126用于存储固定的计算逻辑。可编程逻辑电路128用于存储可编程的计算逻辑。具体地，可编程逻辑电路128可以为EFPGA(Embedded Field Programmable Gate Array，嵌入式现场可编程门阵列)。
如图6所示，可编程逻辑电路128包括嵌入式可编程逻辑电路131、嵌入式乘法电路132和嵌入式存储单元133。嵌入式可编程逻辑电路131通过3D-IC(三维芯片)技术与易失性存储芯片110和非易失性存储芯片130电连接，从而使得可编程逻辑电路128能够与易失性存储芯片110和非易失性存储芯片130之间的进行数据传输，提高了数据的传输带宽。嵌入式存储单元133可以通过路由等，与嵌入式可编程逻辑电路131电连接。嵌入式乘法电路132可以通过接口等，与嵌入式可编程逻辑电路131电连接。
通过设置嵌入式可编程逻辑电路131与嵌入式乘法电路132和嵌入式存储单元133，使得可编程逻辑电路128的计算逻辑能够被修改，提高了非易失三维存储单元100的适用性。
非易失三维存储单元100还包括存储控制电路和非易失存储控制电路，可以理解地，存储控制电路和非易失存储控制电路可以为MC(memory controller，内存控制器)。存储控制电路可以设置在接口芯片120或者易失性存储芯片110上，并且存储控制电路的数量等于通信协议电路122和逻辑电路124的数量之和，使得数据能够被及时写入易失性存储芯片110，并且能够及时从易失性存储芯片110中被读取，提高了非易失三维存储单元100的使用可靠性。
非易失存储控制电路可以设置在接口芯片120或者非易失性存储芯片130上，并且非易失存储控制电路的数量等于通信协议电路122和逻辑电路124的数量之和，使得数据能够被及时写入非易失性存储芯片130，并且能够及时从非易失性存储芯片130中被读取，进一步提高了非易失三维存储单元100的使用可靠性。
在本发明中，术语“第一”、“第二”、“第三”仅用于描述的目的，而不能理解为指示或暗示相对重要性；术语“多个”则指两个或两个以上，除非另有明确的限定。术语“安装”、“相连”、“连接”、“固定”等术语均应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或一体地连接；“相连”可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
本发明的描述中，需要理解的是，术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或单元必须具有特定的方向、以特定的方位构造和操作，因此，不能理解为对本发明的限制。
在本说明书的描述中，术语“一个实施例”、“一些实施例”、“具体实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或实例。而且，描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (15)

1.一种非易失三维存储单元，其特征在于，包括：
易失性存储芯片，所述易失性存储芯片用于存储数据；
接口芯片，所述接口芯片通过三维异质集成结构与所述易失性存储芯片三维堆叠连接；
非易失性存储芯片，所述非易失性存储芯片通过所述三维异质集成结构与所述易失性存储芯片和所述接口芯片中至少之一三维堆叠连接，以形成所述非易失三维存储单元；
其中，所述接口芯片包括通信协议电路，所述通信协议电路用于存储通信协议；数据通过所述通信协议电路以缓存一致性的方式写入所述易失性存储芯片和所述非易失性存储芯片中至少之一；和，
数据通过所述通信协议电路以所述缓存一致性的方式从所述易失性存储芯片和所述非易失性存储芯片至少之一中被读取；
所述接口芯片还包括：
逻辑电路，所述逻辑电路与所述通信协议电路电连接；
数据通过所述通信协议电路和所述逻辑电路以所述缓存一致性的方式写入所述易失性存储芯片和所述非易失性存储芯片中至少之一，和，
数据通过所述通信协议电路和所述逻辑电路以所述缓存一致性的方式从所述易失性存储芯片和所述非易失性存储芯片至少之一中被读取；
所述易失性存储芯片包括第一存储阵列和第二存储阵列，所述通信协议电路通过第一三维异质集成结构与所述第一存储阵列电连接，所述逻辑电路通过第二三维异质集成结构与所述第二存储阵列电连接；
所述通信协议电路的正投影落入所述第一存储阵列正投影的范围内，所述逻辑电路的正投影落入所述第二存储阵列正投影的范围内；
所述逻辑电路包括固定逻辑电路和可编程逻辑电路中至少之一。
2.根据权利要求1所述的非易失三维存储单元，其特征在于，所述非易失性存储芯片通过所述三维异质集成结构与所述接口芯片三维堆叠连接；所述非易失性存储芯片包括第三存储阵列和第四存储阵列，所述通信协议电路通过第三三维异质集成结构与所述第三存储阵列电连接，所述逻辑电路通过第四三维异质集成结构与所述第四存储阵列电连接；
所述通信协议电路的正投影落入所述第三存储阵列正投影的范围内，所述逻辑电路的正投影落入所述第四存储阵列正投影的范围内。
3.根据权利要求1所述的非易失三维存储单元，其特征在于，所述逻辑电路的数量为多个，多个所述逻辑电路围绕所述通信协议电路设置。
4.根据权利要求3所述的非易失三维存储单元，其特征在于，所述接口芯片还包括：
路由单元，所述路由单元的正投影落入所述易失性存储芯片正投影的范围内；和，
所述路由单元的正投影落入所述非易失性存储芯片正投影的范围内；
多个所述逻辑电路之间通过所述路由单元电连接，多个所述逻辑电路分别通过所述路由单元与所述通信协议电路电连接。
5.根据权利要求1所述的非易失三维存储单元，其特征在于，所述非易失三维存储单元还包括：
存储控制电路，所述存储控制电路设置在所述易失性存储芯片上；和/或，所述存储控制电路设置在所述接口芯片上；
非易失存储控制电路，所述非易失存储控制电路设置在所述非易失性存储芯片上；和/或，所述非易失存储控制电路设置在所述接口芯片上。
6.根据权利要求5所述的非易失三维存储单元，其特征在于，所述存储控制电路的数量大于或等于所述通信协议电路与所述逻辑电路的数量之和；
所述非易失存储控制电路的数量大于或等于所述通信协议电路和所述逻辑电路的数量之和。
7.根据权利要求1至6中任一项所述的非易失三维存储单元，其特征在于，所述通信协议包括CXL协议、CCIX协议、GEN Z协议、OpenCPAI协议和Nvlink协议中至少一者。
8.根据权利要求1至6中任一项所述的非易失三维存储单元，其特征在于，所述易失性存储芯片的数量为至少两个，至少两个所述易失性存储芯片之间通过所述三维异质集成结构三维堆叠连接。
9.根据权利要求1至6中任一项所述的非易失三维存储单元，其特征在于，所述接口芯片的数量为至少两个，至少两个所述接口芯片之间通过所述三维异质集成结构三维堆叠连接；或，
至少两个所述接口芯片分别通过所述三维异质集成结构与所述易失性存储芯片三维堆叠连接。
10.根据权利要求1至6中任一项所述的非易失三维存储单元，其特征在于，所述非易失性存储芯片的数量为至少两个，至少两个所述非易失性存储芯片之间通过所述三维异质集成结构三维堆叠连接；或，
至少两个所述非易失性存储芯片分别通过所述三维异质集成结构与所述易失性存储芯片和所述接口芯片三维堆叠连接。
11.根据权利要求1至6中任一项所述非易失三维存储单元，其特征在于，所述易失性存储芯片的正投影、所述接口芯片的正投影和所述非易失性存储芯片的正投影三者完全重合。
12.根据权利要求1至6中任一项所述的非易失三维存储单元，其特征在于，所述非易失三维存储单元还包括：
电容，所述电容与所述非易失性存储芯片电连接，用于为非易失性存储芯片供电。
13.一种数据的存储方法，其特征在于，用于上述权利要求1至12中任一项所述的非易失三维存储单元，所述易失性存储芯片包括第一存储阵列和第二存储阵列，所述非易失性存储芯片包括第三存储阵列和第四存储阵列；所述接口芯片还包括多个逻辑电路，多个所述逻辑电路之间通过路由单元电连接，多个所述逻辑电路分别通过所述路由单元与所述通信协议电路电连接；
所述数据的存储方法包括：
接收来自所述通信协议电路的数据，将来自所述通信协议电路的数据存储至所述第一存储阵列和所述第三存储阵列中至少之一；或，
接收来自所述通信协议电路的数据，通过路由单元将来自所述通信协议的数据发送至至少一个所述逻辑电路；将至少一个所述逻辑电路处理后的数据存储至所述第二存储阵列和所述第四存储阵列中至少之一。
14.一种非易失三维存储芯片组件，其特征在于，包括：
如权利要求1至12中任一项所述的非易失三维存储单元；
基板，所述基板与所述非易失三维存储单元电连接，所述基板用于封装所述非易失三维存储单元。
15.一种电子设备，其特征在于，包括：
处理器；
如权利要求14所述的非易失三维存储芯片组件，所述非易失三维存储芯片组件与所述处理器电连接。
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