CN114627908A

CN114627908A - 基于3d-ic的存储架构

Info

Publication number: CN114627908A
Application number: CN202210193500.6A
Authority: CN
Inventors: 左丰国; 顾帅; 周骏
Original assignee: Xian Unilc Semiconductors Co Ltd
Current assignee: Xian Unilc Semiconductors Co Ltd
Priority date: 2022-02-28
Filing date: 2022-02-28
Publication date: 2022-06-14

Abstract

本申请提供了一种基于3D‑IC的存储架构，该存储架构包括逻辑芯片、一致性链路接口、存储阵列以及键合区域，其中，逻辑芯片设置有第一凹槽；一致性链路接口设置于第一凹槽中；存储阵列位于逻辑芯片的一侧；键合区域位于逻辑芯片以及存储阵列之间，键合区域用于连接逻辑芯片以及存储阵列；其中，一致性链路接口用于与终端通信，使得终端以缓存一致性的方式访问存储阵列。本申请保证了存储架构存储访问的功耗较低，系统能效比较高，且本申请实现了终端与存储阵列之间的缓存一致的访问方式。

Description

基于3D-IC的存储架构

技术领域

本申请涉及存储器领域，具体而言，涉及一种基于3D-IC(3Dimension-IntegratedCircuit，三维集成技术)的存储架构。

背景技术

随着应用计算规模的快速增大，存储器需要处理大量的数据，对于带宽的需求也越来越大。目前为了提高内存访问带宽，容量等瓶颈，已经定义了DDR5标准，基于DRAM(Dynamic Random Access Memory，动态随机存取存储器)工艺，GDDR6系列显存提供了高带宽；通过TSV(Through-Silicon-Via，硅通孔技术)，HBM(High Bandwidth Memory，高带宽存储器)也提供了高带宽。以上技术均可缓解带宽瓶颈，但是也带来了功耗问题。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

发明内容

本申请的主要目的在于提供一种基于3D-IC的存储架构，以解决现有技术中存储器的功耗较大的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种基于3D-IC的存储架构，包括逻辑芯片、一致性链路接口、存储阵列以及键合区域，其中，所述逻辑芯片设置有第一凹槽；所述一致性链路接口设置于所述第一凹槽中；所述存储阵列位于所述逻辑芯片的一侧；所述键合区域位于所述逻辑芯片以及所述存储阵列之间，所述键合区域用于连接所述逻辑芯片以及所述存储阵列；其中，所述一致性链路接口用于与终端通信，使得所述终端以缓存一致性的方式访问所述存储阵列。

可选地，所述存储架构还包括内存控制器，所述内存控制器设置于所述逻辑芯片中，所述一致性链路接口用于接收所述终端发送的数据，对所述数据进行一致性处理并将一致性处理后的所述数据传输至所述逻辑芯片，所述内存控制器用于控制所述逻辑芯片对所述一致性处理后的所述数据进行逻辑处理，得到处理后数据，并将所述处理后数据存储至所述存储阵列的对应位置。

可选地，所述存储架构还包括内存控制器，所述内存控制器设置于所述存储阵列中，所述一致性链路接口用于接收所述终端发送的数据，对所述数据进行一致性处理并将一致性处理后的所述数据传输至所述逻辑芯片，所述逻辑芯片对一致性处理后的所述数据进行逻辑处理，得到处理后数据，并将所述处理后数据传输至所述内存控制器，所述内存控制器将所述处理后数据存储至所述存储阵列的对应位置。

可选地，所述逻辑芯片还设置有第二凹槽，所述存储架构还包括路由接口，所述路由接口设置于所述第二凹槽中，所述路由接口、所述逻辑芯片、所述一致性链路接口共面设置，且所述路由接口位于所述逻辑芯片与所述一致性链路接口之间，所述路由接口用于连接所述逻辑芯片与所述一致性链路接口，一致性处理后的所述数据通过所述路由接口传输至所述逻辑芯片。

可选地，所述第一凹槽位于所述逻辑芯片中间，且沿第一方向贯穿所述逻辑芯片，以将所述逻辑芯片分成间隔的两个逻辑子芯片，所述第一方向垂直于所述逻辑芯片与所述存储阵列的排列方向。

可选地，所述逻辑芯片包括9个等分的区域，所述第一凹槽设置在所述逻辑芯片的位于中心的所述区域中，所述逻辑芯片由8个逻辑子芯片构成，所述逻辑子芯片一一对应地位于其他的所述区域中。

可选地，所述路由接口用于连接所述逻辑子芯片与所述一致性链路接口，一致性处理后的所述数据通过所述路由接口传输至所述逻辑子芯片，所述路由接口还用于连接需要进行数据传输的多个所述逻辑子芯片。

可选地，所述逻辑芯片为FPGA(Field Programmable Gate Array，可编程阵列逻辑)或EFPGA(Embedded FPGA，嵌入式FPGA)，所述路由接口集成于所述FPGA或所述EFPGA的片上网络中。

可选地，所述存储阵列为DRAM存储阵列。

应用本申请的技术方案，所述的基于3D-IC的存储架构包括逻辑芯片、位于所述逻辑芯片的第一凹槽中的一致性链路接口、存储存储阵列以及键合区域，其中，所述逻辑芯片以及所述存储阵列通过所述键合区域连接，所述一致性链路接口与终端通信，以实现所述终端与所述存储阵列之间的缓存一致性数据传输。本申请的所述存储架构中，所述逻辑芯片以及所述存储阵列通过所述键合区域进行三维异质集成方式连接，在保证存储访问带宽较高的情况下，避免了通过物理I/O(Input/Output，输入输出接口)进行互连，从而保证了所述存储架构存储访问的功耗较低，系统能效比较高。同时，通过位于所述逻辑芯片中的一致性链路接口，实现了所述存储架构与终端的内存数据的一致性，使得终端可以以缓存一致的方式直接访问所述存储阵列，从而保证了所述存储架构的性能较好，且避免了软件堆栈的复杂性。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了根据本申请的实施例的基于3D-IC的存储架构示意图；

图2示出了根据本申请的一种具体的实施例的存储架构的示意图；

图3示出了图2的存储架构中存储阵列的结构示意图；

图4示出了根据本申请的另一种具体的实施例的存储架构的示意图；

图5示出了图4的存储架构中存储阵列的结构示意图。

其中，上述附图包括以下附图标记：

10、逻辑芯片；20、存储阵列；30、键合区域；40、一致性链路接口；50、路由接口；60、逻辑子芯片；70、存储子芯片。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。

正如背景技术所介绍的，现有技术中存储器的功耗较大，为了解决如上问题，本申请提出了一种基于3D-IC的存储架构。

根据本申请的一种典型的实施例，提供了一种基于3D-IC的存储架构，如图1所示，上述存储架构包括逻辑芯片10、一致性链路接口40、存储阵列20以及键合区域30，其中，上述逻辑芯片10设置有第一凹槽；上述一致性链路接口40设置于上述第一凹槽中；第一凹槽的形状以及具体位置不限，一致性链路接口40跟随第一凹槽设置。上述存储阵列20位于上述逻辑芯片10的一侧；上述键合区域30位于上述逻辑芯片10以及上述存储阵列20之间，上述键合区域30用于连接上述逻辑芯片10以及上述存储阵列20；其中，上述一致性链路接口40用于与终端通信，使得上述终端以缓存一致性的方式访问上述存储阵列20。

上述的基于3D-IC的存储架构包括逻辑芯片、位于上述逻辑芯片的第一凹槽中的一致性链路接口、存储存储阵列以及键合区域，其中，上述逻辑芯片以及上述存储阵列通过上述键合区域连接，上述一致性链路接口与终端通信，以实现上述终端与上述存储阵列之间的缓存一致性数据传输。本申请的上述存储架构中，上述逻辑芯片以及上述存储阵列通过上述键合区域进行三维异质集成方式连接，在保证存储访问带宽较高的情况下，避免了通过物理I/O进行互连，从而保证了上述存储架构存储访问的功耗较低，系统能效比较高。同时，通过位于上述逻辑芯片中的一致性链路接口，实现了上述存储架构与终端的内存数据的一致性，使得终端可以以缓存一致的方式直接访问上述存储阵列，从而保证了上述存储架构的性能较好，且避免了软件堆栈的复杂性。

三维异质集成的互连线物理及电气参数遵循半导体制程工艺特征，相比传统PCB或2.5D封装，逻辑芯片与存储阵列的互连数量(存储访问带宽)可大大提高。并且，相比传统PCB或2.5D封装，三维异质集成实现了逻辑芯片与存储阵列的直接互连，互连距离更近，存储访问的功耗开销显著降低。

需要说明的是，上述逻辑芯片、上述存储阵列以及上述键合区域的位置关系并不限于上述的关系，只要保证上述键合区域连接上述逻辑芯片以及上述键合区域即可，如上述存储阵列可以位于上述逻辑芯片的靠近上述键合区域的一侧。

具体地，上述终端以缓存一致性的方式访问上述存储阵列，包括上述终端以缓存一致性的方式对上述存储阵列中的数据进行读、写等操作。

为了进一步地实现一致性接口数据到存储接口数据的转换，从而进一步地解决缓存一致性问题，根据本申请的一种具体的实施例，上述存储架构还包括内存控制器，上述内存控制器设置于上述逻辑芯片中，上述一致性链路接口用于接收上述终端发送的数据，对上述数据进行一致性处理并将一致性处理后的上述数据传输至上述逻辑芯片，上述内存控制器用于控制上述逻辑芯片对上述一致性处理后的上述数据进行逻辑处理，得到处理后数据，并将上述处理后数据存储至上述存储阵列的对应位置。

本申请的另一种具体的实施例中，上述存储架构还包括内存控制器，上述内存控制器设置于上述存储阵列中，上述一致性链路接口用于接收上述终端发送的数据，对上述数据进行一致性处理并将一致性处理后的上述数据传输至上述逻辑芯片，上述逻辑芯片对一致性处理后的上述数据进行逻辑处理，得到处理后数据，并将上述处理后数据传输至上述内存控制器，上述内存控制器将上述处理后数据存储至上述存储阵列的对应位置。上述实施例中，通过上述一致性链路接口接收终端发送的数据并将该数据进行一致性处理，再将一致性处理后的数据传输给逻辑芯片，使得逻辑芯片对上述数据进行逻辑处理，再将逻辑处理后的数据传输至位于存储阵列中的内存控制器，以使得上述内存控制器将上述处理后数据存储至上述存储阵列的对应位置，这样进一步地解决了缓存一致性问题，进一步地保证了得终端可以以缓存一致的方式直接访问上述存储阵列。

为了进一步地保证上述存储架构的带宽较高，本申请的又一种具体的实施例中，上述一致性链路接口为高速串行一致性链路接口。这样使得传输数据具有低延迟特性，可以达到L4级cache(高速缓冲存储器)水平，进一步地保证了内存访问带宽较高，并且，通过上述高速串行一致性链路接口，实现了终端与上述存储阵列之间的高速数据传输，进一步地缓解了传输数据的延迟问题，同时进一步地保证了上述存储架构的带宽较高，从而保证了存储架构的数据处理能力较强。

一种具体的实施例中，上述高速串行一致性链路接口为传输速度在32GB/s～128GB/s范围内链路接口。上述逻辑芯片与上述终端之间的通信协议包括CXL(ComputeExpress Link，计算快速链路)协议、CCIX协议、GenZ协议、OpenCPAI协议和Nvlink协议中至少一种。当然，上述逻辑芯片与上述终端之间的通信协议并不限于上述的协议，其还可以为现有技术中任意可行的通信协议，本领域技术人员可以根据实际情况进行设置。

根据本申请的另一种具体的实施例，如图2以及图4所示，上述逻辑芯片还设置有第二凹槽，上述存储架构还包括路由接口50，上述路由接口50设置于上述第二凹槽中，上述路由接口50、上述逻辑芯片、上述一致性链路接口共面设置，且上述路由接口位于上述逻辑芯片与上述一致性链路接口之间，上述路由接口50用于连接上述逻辑芯片与上述一致性链路接口，一致性处理后的上述数据通过上述路由接口50传输至上述逻辑芯片。通过上述路由接口，方便了上述逻辑芯片与上述终端之间的数据交互。

一种具体的实施例中，如图4所示，上述第一凹槽位于上述逻辑芯片中间，且沿第一方向贯穿上述逻辑芯片，以将上述逻辑芯片分成间隔的两个逻辑子芯片60，上述第一方向垂直于上述逻辑芯片与上述存储阵列的排列方向。

与图4对应的上述存储阵列的俯视图如图5所示，上述存储阵列包括3个存储子芯片70，上述存储子芯片70分别与上述逻辑子芯片60以及上述一致性链路接口40一一对应连接。

当然，上述逻辑芯片的结构并不限于上述的结构，根据本申请的另一种具体的实施例中，如图2所示，上述逻辑芯片包括9个等分的区域，上述第一凹槽设置在上述逻辑芯片的位于中心的上述区域中，即上述一致性链路接口40位于中心的上述区域中，上述逻辑芯片由8个逻辑子芯片60构成，上述逻辑子芯片60一一对应地位于其他的上述区域中。

与上述图2对应的上述存储阵列的俯视图如图3所示，上述存储阵列包括9个存储子芯片70，上述存储子芯片70分别与上述逻辑子芯片60以及上述一致性链路接口40一一对应连接。

为了进一步地保证上述终端与上述逻辑芯片之间的数据交互较为灵活方便且快捷，根据本申请的再一种具体的实施例，上述路由接口用于连接上述逻辑子芯片与上述一致性链路接口，在每个上述逻辑子芯片均需要与上述终端进行数据交互的情况下，所有的上述逻辑子芯片通过上述路由接口分别与上述一致性链路接口连接，在部分的上述逻辑子芯片需要与上述终端进行数据交互的情况下，这部分上述逻辑子芯片通过上述路由接口与上述一致性链路接口连接，其他的逻辑子芯片不与路由接口连接。一致性处理后的上述数据通过上述路由接口传输至上述逻辑子芯片，上述路由接口还用于连接需要进行数据传输的多个上述逻辑子芯片，在任意两个上述逻辑子芯片需要进行数据传输时，这两个上述逻辑子芯片通过上述路由接口连接，在两个上述逻辑子芯片不需要通过上述路由接口进行数据传输的情况下，这两个逻辑子芯片不与上述路由接口连接。

具体地，上述路由接口为片上网络(NoC，Network-on-Chip)路由接口。在实际的应用过程中，上述路由接口的路由方式可以为直流NoC路由方式，也可以为网状总线架构的NoC路由方式，这样保证了终端与上述逻辑芯片之间的数据传输较为灵活便捷，进而进一步地保证了上述终端与上述存储阵列之间的数据交互较为便捷，进一步地方便了终端对存储阵列的读写等操作。

在实际的应用过程中，上述逻辑芯片包括计算单元，上述计算单元用于执行逻辑运算，各上述逻辑子芯片中的计算单元的逻辑运算功能可以相同，也可以不同，本领域技术人员可以根据实际情况配置上述逻辑子芯片的逻辑运算功能。

在实际的应用过程中，上述存储阵列可以为现有技术中任意可行的存储器阵列，如只读存储器阵列以及随机存取存储器等。为了保证了整个存储架构的制作成本较低，本申请的再一种具体的实施例中，上述存储阵列为DRAM存储阵列。

一种具体的实施例中，上述逻辑芯片为FPGA或EFPGA，上述路由接口集成于上述FPGA或上述EFPGA的片上网络中。

本申请的上述基于3D-IC的存储架构可以应用于L4级Cache，应用为L4级Cache时，与常规cache不同，常规cache为片上SRAM(Static Random Access Memory，静态存储器)，容量大小受到工艺制程的限制，目前看到最大容量的cache容量为128M，而本申请的L4级Cache不受工艺制程限制，不受片上面积限制，可在片外通过高速串行链路，扩展L4级cache的容量，使得容量达到十亿字节水平。

本申请的上述基于3D-IC的存储架构还可以应用于内存，应用为内存时，与常规内存不同，首先本申请的上述内存为3D-IC架构，功耗较低，集成度高；再者本申请的内存中，缓存一致性接口为高速串行接口，基本带宽至少32GB/S以上，该高速串行接口速率在目前协议中可进一步提高至128GB/S。

根据本申请的另一种典型的实施例，还提供了一种电子设备，上述电子设备包括任一种上述的基于3D-IC的存储结构。

上述的电子设备包括上述的基于3D-IC的存储架构，上述存储架构中，上述逻辑芯片以及上述存储阵列通过上述键合区域进行三维异质集成方式连接，在保证存储访问带宽较高的情况下，避免了通过物理I/O进行互连，从而保证了上述存储架构存储访问的功耗较低，电子设备的能效比较高。同时，通过位于上述逻辑芯片中的一致性链路接口，实现了上述存储架构与终端的内存数据的一致性，使得终端可以以缓存一致的方式直接访问上述存储阵列，从而保证了上述存储架构的性能较好，且避免了软件堆栈的复杂性。

具体的，上述电子设备还包括终端，上述终端与上述键合区域通过一致性链路接口连接，实现缓存一致性功能。上述一致性链路接口为高速串行的一致性链路接口。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

1)、本申请上述的基于3D-IC的存储架构包括逻辑芯片、位于上述逻辑芯片的第一凹槽中的一致性链路接口、存储存储阵列以及键合区域，其中，上述逻辑芯片以及上述存储阵列通过上述键合区域连接，上述一致性链路接口与终端通信，以实现上述终端与上述存储阵列之间的缓存一致性数据传输。本申请的上述存储架构中，上述逻辑芯片以及上述存储阵列通过上述键合区域进行三维异质集成方式连接，在保证存储访问带宽较高的情况下，避免了通过物理I/O(Input/Output，输入输出接口)进行互连，从而保证了上述存储架构存储访问的功耗较低，系统能效比较高。同时，通过位于上述逻辑芯片中的一致性链路接口，实现了上述存储架构与终端的内存数据的一致性，使得终端可以以缓存一致的方式直接访问上述存储阵列，从而保证了上述存储架构的性能较好，且避免了软件堆栈的复杂性。

2)、本申请上述的电子设备包括上述的基于3D-IC的存储架构，上述存储架构中，上述逻辑芯片以及上述存储阵列通过上述键合区域进行三维异质集成方式连接，在保证存储访问带宽较高的情况下，避免了通过物理I/O进行互连，从而保证了上述存储架构存储访问的功耗较低，电子设备的能效比较高。同时，通过位于上述逻辑芯片中的一致性链路接口，实现了上述存储架构与终端的内存数据的一致性，使得终端可以以缓存一致的方式直接访问上述存储阵列，从而保证了上述存储架构的性能较好，且避免了软件堆栈的复杂性。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims

1.一种基于3D-IC的存储架构，其特征在于，包括：

逻辑芯片，所述逻辑芯片设置有第一凹槽；

一致性链路接口，所述一致性链路接口设置于所述第一凹槽中；

存储阵列，位于所述逻辑芯片的一侧；

键合区域，位于所述逻辑芯片以及所述存储阵列之间，所述键合区域用于连接所述逻辑芯片以及所述存储阵列；

其中，所述一致性链路接口用于与终端通信，使得所述终端以缓存一致性的方式访问所述存储阵列。

2.根据权利要求1所述的存储架构，其特征在于，所述存储架构还包括：

内存控制器，所述内存控制器设置于所述逻辑芯片中，所述一致性链路接口用于接收所述终端发送的数据，对所述数据进行一致性处理并将一致性处理后的所述数据传输至所述逻辑芯片，所述内存控制器用于控制所述逻辑芯片对所述一致性处理后的所述数据进行逻辑处理，得到处理后数据，并将所述处理后数据存储至所述存储阵列的对应位置。

3.根据权利要求1所述的存储架构，其特征在于，所述存储架构还包括：

内存控制器，所述内存控制器设置于所述存储阵列中，所述一致性链路接口用于接收所述终端发送的数据，对所述数据进行一致性处理并将一致性处理后的所述数据传输至所述逻辑芯片，所述逻辑芯片对一致性处理后的所述数据进行逻辑处理，得到处理后数据，并将所述处理后数据传输至所述内存控制器，所述内存控制器将所述处理后数据存储至所述存储阵列的对应位置。

4.根据权利要求2或3所述的存储架构，其特征在于，所述逻辑芯片还设置有第二凹槽，所述存储架构还包括：

路由接口，所述路由接口设置于所述第二凹槽中，所述路由接口、所述逻辑芯片、所述一致性链路接口共面设置，且所述路由接口位于所述逻辑芯片与所述一致性链路接口之间，所述路由接口用于连接所述逻辑芯片与所述一致性链路接口，一致性处理后的所述数据通过所述路由接口传输至所述逻辑芯片。

5.根据权利要求4所述的存储架构，其特征在于，所述第一凹槽位于所述逻辑芯片中间，且沿第一方向贯穿所述逻辑芯片，以将所述逻辑芯片分成间隔的两个逻辑子芯片，所述第一方向垂直于所述逻辑芯片与所述存储阵列的排列方向。

6.根据权利要求4所述的存储架构，其特征在于，所述逻辑芯片包括9个等分的区域，所述第一凹槽设置在所述逻辑芯片的位于中心的所述区域中，所述逻辑芯片由8个逻辑子芯片构成，所述逻辑子芯片一一对应地位于其他的所述区域中。

7.根据权利要求6所述的存储架构，其特征在于，所述路由接口用于连接所述逻辑子芯片与所述一致性链路接口，一致性处理后的所述数据通过所述路由接口传输至所述逻辑子芯片，所述路由接口还用于连接需要进行数据传输的多个所述逻辑子芯片。

8.根据权利要求6所述的存储架构，其特征在于，所述逻辑芯片为FPGA或EFPGA，所述路由接口集成于所述FPGA或所述EFPGA的片上网络中。

9.根据权利要求1所述的存储架构，其特征在于，所述一致性链路接口为高速串行一致性链路接口。

10.根据权利要求1所述的存储架构，其特征在于，所述存储阵列为DRAM。