CN114038490B - 基于三维异质集成的一致性链路存储芯片 - Google Patents

基于三维异质集成的一致性链路存储芯片 Download PDF

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Abstract

本申请提供一种基于三维异质集成的一致性链路存储芯片。该基于三维异质集成的一致性链路存储芯片包括一致性接口逻辑组件和存储组件；其中，一致性接口逻辑组件包括第一键合区域以及与第一键合区域连接的一致性接口逻辑块；存储组件包括第二键合区域；一致性接口逻辑组件与存储组件通过第一键合区域和第二键合区域三维异质集成键合连接。该基于三维异质集成的一致性链路存储芯片能够解决缓存一致性问题，且存储容量大、带宽大、延迟小、低功耗、成本低。

Description

基于三维异质集成的一致性链路存储芯片
技术领域
本发明涉及集成电路技术领域，尤其涉及一种基于三维异质集成的一致性链路存储芯片。
背景技术
由于AI人工智能、大数据中心应用、异构计算等快速发展，为了解决快速互联、缓存一致性等问题，以便在异构多处理器系统中更快地访问内存。目前有CXL(ComputeExpress Link)联盟发布一致性接口CXL1.1/CXL2.0协议，OpenCAPI(CoherentAccelerator Processor Interface)联盟发布OMI3.0/OMI3.1(Open Memory Interface)一致性接口协议，CCIX(Cache Coherent Interconnect for Accelerators)联盟发布一致性接口CCIX协议。这些一致性接口搭载存储器DDR4/DDR5等即可成为一致性接口存储器，以解决缓存一致性。其中，缓存一致性具体指当多个CPU/GPU或其他加速器共享共同的内存空间时，它们可以通过交流该内存中各部分已缓存的和/或可缓存的状态来提高性能。通过这种方式，每个CPU都可以安全地处理公用数据集的某一部分，而不必使用(缓慢的)软件旗语来控制内存的存取的数据完整性。假设CPU A已经缓存了一块内存，它就可以确保CPU B不会修改该同一内存空间或使用该数据的过时版本。
然而，目前一致性接口所搭载的存储器为DDR4/DDR5，而DDR4/DDR5功耗高，延迟大，带宽也有限，且成本高。
发明内容
本申请提供的基于三维异质集成的一致性链路存储芯片，该基于三维异质集成的一致性链路存储芯片能够解决现有一致性接口所搭载的存储器为DDR4/DDR5，而DDR4/DDR5功耗高，延迟大，带宽也有限，且成本高的问题。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种基于三维异质集成的一致性链路存储芯片。该基于三维异质集成的一致性链路存储芯片包括一致性接口逻辑组件，包括第一键合区域以及与所述第一键合区域连接的一致性接口逻辑块；存储组件，包括第二键合区域；所述一致性接口逻辑组件与所述存储组件通过所述第一键合区域和所述第二键合区域三维异质集成键合连接。
其中，还包括一致性接口转换组件；所述一致性接口转换组件用于连接主机，且所述一致性接口转换组件包括第三键合区域，所述一致性接口转换组件与所述一致性接口逻辑组件通过所述第一键合区域和所述第三键合区域键合连接。
其中，所述一致性接口逻辑块的数量为多组；所述一致性接口转换组件包括第一接口和与所述第一接口连接的多个第二接口；其中，所述第一接口用于与所述主机连接；所述多个第二接口与所述第三键合区域连接，并通过所述第一键合区域和所述第三键合区域与所述多组一致性接口逻辑块一一对应连接。
其中，多组所述一致性接口逻辑块集成于同一逻辑组件。
其中，所述一致性接口转换组件还包括多个高速串行接口模块；所述高速串行接口模块用于将低速并行信号转换成高速串行信号，或将高速串行信号转换成低速并行信号；其中，所述多个高速串行接口模块与所述多个第二接口一一对应连接，且通过所述第一键合区域和所述第三键合区域与所述多组一致性接口逻辑块一一对应连接。
其中，每一所述一致性接口逻辑块还包括：一致性接口模块，所述一致性接口模块通过所述第一键合区域和所述第三键合区域与所述第二接口连接；所述一致性接口模块为高速串行接口模块。
其中，每组所述一致性接口逻辑块包括：协议转换模块，与所述高速串行接口模块连接，用于将缓存一致性协议转换为存储协议，或将所述存储协议转换为所述缓存一致性协议；存储控制模块，与所述协议转换模块连接，并通过所述第一键合区域和所述第二键合区域与所述存储组件连接，以基于所述存储协议访问所述存储组件。
其中，所述一致性接口转换组件还包括与所述第三键合区域连接的高功耗逻辑块，响应于接收到高功耗数据的处理任务，则利用所述高功耗逻辑块对所述高功耗数据进行处理，所述高功耗数据的功耗大于预设值。
其中，所述一致性接口转换组件为一致性接口转换单元，或一致性接口网络单元。
其中，所述一致性接口转换组件采用精度小于16nm的工艺制备；所述一致性接口逻辑组件和/或所述存储组件采用精度大于16nm的工艺制备。
其中，所述存储组件为动态随机存储单元。
本申请提供的基于三维异质集成的一致性链路存储芯片，该基于三维异质集成的一致性链路存储芯片通过设置一致性接口逻辑组件和存储组件，使一致性接口逻辑组件包括第一键合区域以及与所述第一键合区域连接的一致性接口逻辑块，使存储组件包括第二键合区域；并使所述一致性接口逻辑组件与所述存储组件通过所述第一键合区域和所述第二键合区域键合连接，以得到三维异质集成键合结构，从而不仅能够解决缓存一致性问题，且能够实现该基于三维异质集成的一致性链路存储芯片的存储容量大、带宽大、延迟小、低功耗、成本低的目的。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1为本申请一实施例提供的基于三维异质集成的一致性链路存储芯片的结构示意图；
图2为本申请另一实施例提供的基于三维异质集成的一致性链路存储芯片的结构示意图；
图3为本申请一实施例提供的图2所示的基于三维异质集成的一致性链路存储芯片的平面示意图；
图4为本申请另一实施例提供的图2所示的基于三维异质集成的一致性链路存储芯片的平面示意图；
图5为本申请又一实施例提供的图2所示的基于三维异质集成的一致性链路存储芯片的平面示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
目前Microchip已推出OMI接口搭载DDR4的DDIMM(Differential DIMM)，并正在研发CXL1.1/2.0接口搭载DDR4/DDR5接口的Pioneer SMC(Smart Memory Controller)。同时，三星也已推出CXL接口搭载DDR5的一致性接口存储器。然而，上述一致性接口存储器搭载的DDR4/DDR5，功耗高，延迟大，带宽也有限，且成本高。
为了解决上述问题，本申请提供一种新的基于三维异质集成的一致性链路存储芯片。该基于三维异质集成的一致性链路存储芯片采用三维异质集成键合的方式形成，带宽大，延迟小，低功耗，成本低。其中，三维异质集成键合的方式可以是TSV，Hybrid Bonding(混合键合技术)等三维堆叠技术。
下面结合附图和实施例对本申请进行详细的说明。
请参阅图1，图1为本申请一实施例提供的基于三维异质集成的一致性链路存储芯片的结构示意图。在本实施例中，提供一种基于三维异质集成的一致性链路存储芯片10。该基于三维异质集成的一致性链路存储芯片10包括一致性接口逻辑组件11和存储组件12。
其中，一致性接口逻辑组件11包括第一键合区域以及与第一键合区域连接的多组一致性接口逻辑块11a。存储组件12可为动态随机存储单元(Dynamic Random AccessMemory，DRAM)。存储组件12包括第二键合区域以及与第二键合区域连接的存储接口，一致性接口逻辑块11a通过存储接口访问存储组件12。一致性接口逻辑组件11与存储组件12通过第一键合区域和第二键合区域三维异质集成键合连接，以得到三维异质集成键合结构，进而实现该基于三维异质集成的一致性链路存储芯片10的存储容量大、带宽大、延迟小、低功耗、成本低的目的。在具体实施例中，一致性接口逻辑组件11的一致性接口逻辑块11a通过第一键合区域和第二键合区域连接存储接口，以完成由一致性接口到存储接口的转换逻辑，解决缓存一致性问题，并完成DRAM访问。
本实施例提供的基于三维异质集成的一致性链路存储芯片10，该基于三维异质集成的一致性链路存储芯片10通过设置一致性接口逻辑组件11和存储组件12，一致性接口逻辑组件11包括第一键合区域以及与第一键合区域连接的一致性接口逻辑块11a，存储组件12包括第二键合区域；一致性接口逻辑组件11与存储组件12通过第一键合区域和第二键合区域键合连接，以得到三维异质集成键合结构，从而不仅能够利用一致性接口逻辑块11a解决缓存一致性问题，且能够实现该基于三维异质集成的一致性链路存储芯片10的存储量大、带宽大、延迟小、低功耗、成本低的目的。
在一实施例中，参见图2，图2为本申请另一实施例提供的基于三维异质集成的一致性链路存储芯片的结构示意图。与上述第一实施例提供的基于三维异质集成的一致性链路存储芯片10不同的是：该基于三维异质集成的一致性链路存储芯片10还包括一致性接口转换组件13。该一致性接口转换组件13与上述实施例提供的基于三维异质集成的一致性链路存储芯片10采用三维异质集成键合的方式搭建形成一致性链路存储系统(网络)，极大地扩充了内存容量，CPU/GPU/其他加速器可以直接访问。具体的，该一致性接口转换组件13可以为一致性接口转换单元，如一致性接口switch单元；当然，该一致性接口转换组件13也可以为一致性接口网络单元。
具体的，参见图3，图3为本申请一实施例提供的图2所示的基于三维异质集成的一致性链路存储芯片的平面示意图。一致性接口转换组件13包括第一接口131、与第一接口131连接的多个第二接口132以及第三键合区域。其中，第一接口131用于与HOST(主机)连接，多个第二接口132与第三键合区域连接，并通过第一键合区域和第三键合区域与多组一致性接口逻辑块11a三维异质集成键合连接。其中，一个第二接口132对应连接一个一致性接口逻辑块11a。可以理解的是，在该实施例中，一致性接口转换组件13位于该基于三维异质集成的一致性链路存储芯片10的最外层，一致性接口逻辑组件11位于该基于三维异质集成的一致性链路存储芯片10的中间层；一致性接口转换组件13相较于一致性接口逻辑组件11的散热效果较好，将一致性接口转换组件13设置于基于三维异质集成的一致性链路存储芯片10的最外层，有利于整个芯片10散热。
在一实施例中，如图3所示，每组一致性接口逻辑块11a包括：一致性接口模块111、协议转换模块112以及存储控制模块113。其中，一致性接口模块111通过第一键合区域和第三键合区域与第二接口132连接；协议转换模块112分别与一致性接口模块111和存储控制模块113连接，用于将缓存一致性协议转换为存储协议，或将存储协议转换为缓存一致性协议；存储控制模块113通过第一键合区域和第二键合区域与存储组件12连接，以基于存储协议访问存储组件12。其中，一致性接口模块111可为高速串行接口模块。高速串行接口模块用于在发送端将多路低速并行信号转换成高速串行信号，经过传输媒体，比如经过光缆或铜线，再在接收端将高速串行信号重新转换成低速并行信号，以完成与对端串口建立通信的功能。其中，该串行接口可以但不限于CXL、CCIX或OMI接口。
其中，高速串行接口模块可为SERializer(串行器)或DESerializer(解串器)。采用高速串行接口减少了传输所需通信信号数量，且传输速率快，传输信号稳定，单数据线传输速率目前可支持高速有32Gbps，56Gbps，112Gbps；同时，引脚少，减少了硬件开销，封装简单，可以稳定提供高带宽。
在另一实施例中，参见图4，图4为本申请另一实施例提供的图2所示的基于三维异质集成的一致性链路存储芯片的平面示意图。每一一致性接口逻辑块11a的一致性接口模块111为高速串行接口模块时，该高速串行接口模块具体集成于一致性接口转换组件13；即，一致性接口转换组件13还包括多个高速串行接口模块133；多个高速串行接口模块133分别与多个第二接口132一一对应连接，且与第三键合区域连接，并通过第一键合区域和第三键合区域与多组一致性接口逻辑块11a的协议转换模块112一一对应连接。可以理解的是，一致性接口逻辑组件11接收相对较慢速度的并行信号。可以理解的是，在该实施例中，协议转换模块112与第一键合区域连接。
在该实施例中，一致性接口转换组件13与一致性接口逻辑组件11和存储组件12可采用不同的工艺节点流片，以节省流片费用，降低生产成本。其中，由于高速串行接口模块133集成于一致性接口转换组件13，该一致性接口转换组件13传输速率极高，对制作工艺有特殊要求，因此，在具体实施例中，一致性接口转换组件13可采用精度小于16nm的高工艺制程生产，比如采用5nm、7nm、12nm等工艺制程生产。但一致性接口逻辑组件11和存储组件12的速率较一致性接口转换组件13的速率较低，因此，一致性接口逻辑组件11和/或存储组件12可采用大于或等于16nm的较低工艺制程生产，比如，采用16nm，28nm等工艺进行生产，从而降低整个基于三维异质集成的一致性链路存储芯片10流片的费用。当然，在其他实施例中，一致性接口逻辑组件11和/或存储组件12也可采用精度小于16nm的高工艺制程生产，比如采用12nm等高工艺制程进行制备，本申请对此并不加以限制。
在一具体实施例中，多组一致性接口逻辑块11a集成于同一逻辑单元，物理上并不分离，以完成由一致性接口到存储接口的转换逻辑，解决一致性问题，并完成DRAM访问。同时，一致性接口转换组件13将多组一致性接口逻辑块11a连通，极大地扩充了HOST(主机)的访问容量。
进一步地，在该实施例中，参阅图5，图5为本申请又一实施例提供的图2所示的基于三维异质集成的一致性链路存储芯片的平面示意图；一致性接口转换组件13还包括高功耗逻辑块134；该高功耗逻辑块134分别与高速串行接口模块133和第三键合区域连接，并通过第三键合区域和第一键合区域与协议转换模块112连接。在具体实施例中，高功耗逻辑块134响应于接收到高功耗数据的处理任务，则利用高功耗逻辑块134对高功耗数据进行处理。其中，高功耗数据的功耗大于预设值，该预设值可根据实际芯片的大小进行设定，比如若芯片较小，高功耗数据可为功耗大于10瓦的数据，本申请对此并不加以限定。具体的，高功耗数据可为频繁发生变化的数据，比如，计算模块中的数据。相比于高功耗逻辑块134集成于一致性接口逻辑组件11，以对高功耗数据进行处理的方案，由于该一致性接口转换组件13位于该基于三维异质集成的一致性链路存储芯片10的最外层，能够避免一致性接口逻辑组件11位于中间层，输出传输中出现散热不好的问题，进而能够有效提高该基于三维异质集成的一致性链路存储芯片10的散热效果。
在具体实施例中，高功耗逻辑块134可为多个，多个高功耗逻辑块134分别与多个高速串行接口模块133和多个一致性接口逻辑块11a一一对应连接。
在具体实施例中，为提高散热效果，还可进一步将原本在一致性接口逻辑组件11上实现的编码译码更换在一致性接口转换组件13。
本实施例提供的基于三维异质集成的一致性链路存储芯片10，该基于三维异质集成的一致性链路存储芯片10通过设置一致性接口逻辑组件11和存储组件12，使一致性接口逻辑组件11包括第一键合区域以及与第一键合区域连接的一致性接口逻辑块11a，使存储组件12包括第二键合区域；并使一致性接口逻辑组件11与存储组件12通过第一键合区域和第二键合区域键合连接，以得到三维异质集成键合结构，从而不仅能够通过一致性接口逻辑块11a解决缓存一致性问题，且能够实现该基于三维异质集成的一致性链路存储芯片10的存储量大、带宽大、延迟小、低功耗、成本低的目的。同时，通过设置一致性接口转换组件13，并采用三维异质集成键合的方式将一致性接口转换组件13键合在一致性接口逻辑组件11上，以通过一致性接口转换组件13将一致性接口逻辑组件11上的多组一致性接口逻辑块11a连通，从而大大增加了该基于三维异质集成的一致性链路存储芯片10的内存容量。另外，通过使高功耗的数据直接传输至一致性接口转换组件13，相比于传输至位于中间层的一致性接口逻辑组件11，散热效果较好。此外，通过使一致性接口转换组件13采用高工艺制程制备，一致性接口逻辑组件11和/或存储组件12采用低工艺制程制备，能够有效节省流片费用，降低生产成本。
需要说明的是，本申请所所涉及的组件和/或单元可包括晶粒和晶圆中的至少一种。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多组单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
以上仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (11)

1.一种基于三维异质集成的一致性链路存储芯片，其特征在于，包括：
一致性接口逻辑组件，包括第一键合区域以及与所述第一键合区域连接的一致性接口逻辑块；
存储组件，包括第二键合区域；所述一致性接口逻辑组件与所述存储组件通过所述第一键合区域和所述第二键合区域三维异质集成键合连接；
其中，所述一致性接口逻辑块包括协议转换模块以及存储控制模块；所述协议转换模块用于将缓存一致性协议转换为存储协议，或将所述存储协议转换为所述缓存一致性协议；所述存储控制模块基于所述存储协议访问所述存储组件。
2.根据权利要求1所述的基于三维异质集成的一致性链路存储芯片，其特征在于，还包括一致性接口转换组件；所述一致性接口转换组件用于连接主机，且所述一致性接口转换组件包括第三键合区域，所述一致性接口转换组件与所述一致性接口逻辑组件通过所述第一键合区域和所述第三键合区域键合连接。
3.根据权利要求2所述的基于三维异质集成的一致性链路存储芯片，其特征在于，所述一致性接口逻辑块的数量为多组；所述一致性接口转换组件包括第一接口和与所述第一接口连接的多个第二接口；其中，所述第一接口用于与所述主机连接；所述多个第二接口与所述第三键合区域连接，并通过所述第一键合区域和所述第三键合区域与多组所述一致性接口逻辑块一一对应连接。
4.根据权利要求3所述的基于三维异质集成的一致性链路存储芯片，其特征在于，多组所述一致性接口逻辑块集成于同一逻辑组件。
5.根据权利要求3所述的基于三维异质集成的一致性链路存储芯片，其特征在于，所述一致性接口转换组件还包括多个高速串行接口模块；所述高速串行接口模块用于将低速并行信号转换成高速串行信号，或将高速串行信号转换成低速并行信号；
其中，所述多个高速串行接口模块与所述多个第二接口一一对应连接，且通过所述第一键合区域和所述第三键合区域与所述多组一致性接口逻辑块一一对应连接。
6.根据权利要求3所述的基于三维异质集成的一致性链路存储芯片，其特征在于，每一所述一致性接口逻辑块还包括：一致性接口模块，所述一致性接口模块通过所述第一键合区域和所述第三键合区域与所述第二接口连接；所述一致性接口模块为高速串行接口模块。
7.根据权利要求5或6所述的基于三维异质集成的一致性链路存储芯片，其特征在于，
所述协议转换模块与所述高速串行接口模块连接；
所述存储控制模块与所述协议转换模块连接，并通过所述第一键合区域和所述第二键合区域与所述存储组件连接，以基于所述存储协议访问所述存储组件。
8.根据权利要求2所述的基于三维异质集成的一致性链路存储芯片，其特征在于，所述一致性接口转换组件还包括与所述第三键合区域连接的高功耗逻辑块，响应于接收到高功耗数据的处理任务，则利用所述高功耗逻辑块对所述高功耗数据进行处理，所述高功耗数据的功耗大于预设值。
9.根据权利要求2所述的基于三维异质集成的一致性链路存储芯片，其特征在于，所述一致性接口转换组件为一致性接口转换单元，或一致性接口网络单元。
10.根据权利要求2所述的基于三维异质集成的一致性链路存储芯片，其特征在于，所述一致性接口转换组件采用精度小于16nm的工艺制备；所述一致性接口逻辑组件和/或所述存储组件采用精度大于16nm的工艺制备。
11.根据权利要求1-10任一项所述的基于三维异质集成的一致性链路存储芯片，其特征在于，所述存储组件为动态随机存储单元。
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