CN111727503B - 具有可编程逻辑器件和异构存储器的统一半导体器件及其形成方法 - Google Patents

具有可编程逻辑器件和异构存储器的统一半导体器件及其形成方法 Download PDF

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Abstract

一种半导体器件包括第一半导体结构，第一半导体结构包括NAND存储器单元和第一键合层，第一键合层包括第一键合触点。半导体器件还包括第二半导体结构，第二半导体结构包括DRAM单元和第二键合层，第二键合层包括第二键合触点。半导体器件还包括第三半导体结构，第三半导体结构包括可编程逻辑器件和第三键合层，第三键合层包括第三键合触点。半导体器件还包括在第一键合层和第三键合层之间的第一键合界面、以及在第二键合层和第三键合层之间的第二键合界面。第一键合触点在第一键合界面处与第三键合触点的第一集合接触。第二键合触点在第二键合界面处与第三键合触点的第二集合接触。第一键合界面和第二键合界面在相同的平面中。

Description

具有可编程逻辑器件和异构存储器的统一半导体器件及其形 成方法
相关申请的交叉引用
本申请要求享有于2019年9月11日提交的题为“UNIFIED SEMICONDUCTOR DEVICESHAVING PROCESSOR AND HETEROGENEOUS MEMORIES AND METHODS FOR FORMING THE SAME”的国际申请No.PCT/CN2019/105292、于2019年4月15日提交的题为“INTEGRATION OFTHREE-DIMENSIONAL NAND MEMORY DEVICES WITH MULTIPLE FUNCTIONAL CHIPS”的国际申请No.PCT/CN2019/082607、于2019年7月24日提交的题为“BONDED UNIFIED SEMICONDUCTORCHIPS AND FABRICATION AND OPERATION METHODS THEREOF”的国际申请No.PCT/CN2019/097442，以及于2019年4月30日提交的题为“THREE-DIMENSIONAL MEMORY DEVICE WITHEMBEDDED DYNAMIC RANDOM-ACCESS MEMORY”的国际申请No.PCT/CN2019/085237的优先权，其全部内容通过引用的方式并入本文。
技术领域
本公开内容的实施例涉及半导体器件及其制造方法。
背景技术
现场可编程门阵列(FPGA)是包含可编程逻辑块之阵列的可重新编程集成电路。FPGA芯片的采用受到其灵活性、硬件定时速度和可靠性以及并行性的驱动。FPGA为包括如下各项许多类型的电子设备的设计人员带来了好处：智能能源网格、飞机导航、汽车驾驶员辅助、医疗超声和数据中心搜索引擎。如今，FPGA在另一个领域也日益突出：用于人工智能(AI)的(诸如在分析大量数据以进行机器学习时使用的)深度神经网络(DNN)。
发明内容
本文公开了半导体器件及其制造方法的实施例。
在一个示例中，一种半导体器件包括NAND存储器单元的阵列和第一键合层，该第一键合层包括多个第一键合触点。该半导体器件还包括第二半导体结构，该第二半导体结构包括动态随机存取存储器(DRAM)单元的阵列和第二键合层，该第二键合层包括多个第二键合触点。该半导体器件还包括第三半导体结构，该第三半导体结构包括可编程逻辑器件和第三键合层，该第三键合层包括多个第三键合触点。该半导体器件还包括在第一键合层和第三键合层之间的第一键合界面、以及在第二键合层和第三键合层之间的第二键合界面。第一键合触点在第一键合界面处与第三键合触点的第一集合接触。第二键合触点在第二键合界面处与第三键合触点的第二集合接触。第一键合界面和第二键合界面是在相同的平面中的。
在另一示例中，公开了一种用于形成半导体器件的方法。在第一晶圆上形成多个第一半导体结构。第一半导体结构中的至少一个包括NAND存储器单元的阵列和第一键合层，该第一键合层包括多个第一键合触点。第一晶圆被切割成多个第一管芯，使得第一管芯中的至少一个包括第一半导体结构中的至少一个。在第二晶圆上形成多个第二半导体结构。第二半导体结构中的至少一个包括DRAM单元的阵列和第二键合层，该第二键合层包括多个第二键合触点。第二晶圆被切割成多个第二管芯，使得第二管芯中的至少一个包括第二半导体结构中的至少一个。在第三晶圆上形成多个第三半导体结构。第三半导体结构中的至少一个包括可编程逻辑器件和第三键合层，该第三键合层包括多个第三键合触点。第三晶圆被切割成多个第三管芯，使得第三管芯中的至少一个包括第三半导体结构中的至少一个。第三管芯被与第一管芯和第二管芯中的每一个以面对面的方式键合，使得第三半导体结构被键合到第一半导体结构和第二半导体结构中的每一个。第一键合触点在第一键合界面处与第三键合触点的第一集合接触。第二键合触点在第二键合界面处与第三键合触点的第二集合接触。
在又一示例中，公开了一种用于形成半导体器件的方法。在第一晶圆上形成多个第一半导体结构。第一半导体结构中的至少一个包括NAND存储器单元的阵列和第一键合层，该第一键合层包括多个第一键合触点。第一晶圆被切割成多个第一管芯，使得第一管芯中的至少一个包括第一半导体结构中的至少一个。在第二晶圆上形成多个第二半导体结构。第二半导体结构中的至少一个包括DRAM单元的阵列和第二键合层，该第二键合层包括多个第二键合触点。第二晶圆被切割成多个第二管芯，使得第二管芯中的至少一个包括第二半导体结构中的至少一个。在第三晶圆上形成多个第三半导体结构。第三半导体结构中的至少一个包括可编程逻辑器件和第三键合层，该第三键合层包括多个第三键合触点。第三晶圆被与至少一个第一管芯和至少一个第二管芯中的每一个以面对面的方式键合以形成经键合的结构，使得至少一个第三半导体结构被键合到第一半导体结构和第二半导体结构中的每一个。第一键合触点在第一键合界面处与第三键合触点的第一集合接触。第二键合触点在第二键合界面处与第三键合触点的第二集合接触。经键合的结构被切割成多个管芯。管芯中的至少一个包括经键合的第一、第二和第三半导体结构。
在又一示例中，一种半导体器件包括：逻辑管芯，其包括可编程逻辑块的阵列；存储器管芯，其包括具有多种类型的存储器的存储器块的阵列；以及逻辑管芯和存储器管芯之间的键合界面，使得可编程逻辑块的阵列是通过键合界面电连接到存储器块的阵列。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够构成和使用本公开内容。
图1示出了具有处理器和异构存储器的系统的框图。
图2示出了具有异构存储器的多芯片封装(MCP)中的半导体器件的横截面的示意图。
图3A示出了根据一些实施例的具有可编程逻辑块的阵列的示例性逻辑管芯和具有存储器块的阵列的示例性存储器管芯的示意性平面图。
图3B示出了根据一些实施例的具有键合在一起的图3A中的逻辑管芯和存储器管芯的半导体器件的横截面的示意图。
图4A示出了根据一些实施例的具有可编程逻辑器件和异构存储器的示例性半导体器件的横截面的示意图。
图4B示出了根据一些实施例的具有可编程逻辑器件和异构存储器的另一示例性半导体器件的横截面的示意图。
图5A示出了根据一些实施例的具有可编程逻辑器件的示例性半导体结构的示意性平面图。
图5B示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构的示意性平面图。
图5C示出了根据一些实施例的具有DRAM和外围电路的示例性半导体结构的示意性平面图。
图6A示出了根据一些实施例的具有可编程逻辑器件和外围电路的示例性半导体结构的示意性平面图。
图6B示出了根据一些实施例的具有NAND存储器的示例性半导体结构的示意性平面图。
图6C示出了根据一些实施例的具有DRAM的示例性半导体结构的示意性平面图。
图7A示出了根据一些实施例的具有可编程逻辑器件和异构存储器的示例性半导体器件的横截面。
图7B示出了根据一些实施例的具有可编程逻辑器件和异构存储器的另一示例性半导体器件的横截面。
图8A和8B示出了根据一些实施例的用于形成具有可编程逻辑器件和外围电路的示例性半导体结构的制造工艺。
图9A和9B示出了根据一些实施例的用于形成具有3D NAND存储器串的示例性半导体结构的制造工艺。
图10A-10C示出了根据一些实施例的用于形成具有DRAM单元的示例性半导体结构的制造工艺。
图11A和11B示出了根据一些实施例的用于形成具有可编程逻辑器件和异构存储器的示例性半导体器件的制造工艺。
图12A-12C示出了根据一些实施例的用于切割和键合示例性半导体结构的制造工艺。
图13A-13D示出了根据一些实施例的用于键合和切割示例性半导体结构的制造工艺。
图14示出了根据一些实施例的具有2D NAND存储器单元的示例性半导体结构的横截面。
图15A示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构的横截面。
图15B示出了根据一些实施例的具有NAND存储器和外围电路的另一示例性半导体结构的横截面。
图16A和16B示出了根据一些实施例的用于形成具有可编程逻辑器件和异构存储器的半导体器件的示例性方法的流程图。
图17A和17B示出了根据一些实施例的用于形成具有可编程逻辑器件和异构存储器的半导体器件的另一示例性方法的流程图。
图18是根据一些实施例的用于对具有可编程逻辑器件的半导体器件进行编程的示例性方法的流程图。
将参照附图描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其它配置和布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其它应用中。
应注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否被明确描述，结合其它实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，至少部分取决于上下文，如本文所用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排它性的因素集合，而是可以允许存在不一定明确描述的其它因素，这同样至少部分地取决于上下文。
应容易理解的是，本公开内容中的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且使得“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。该装置可以被以其它方式取向(旋转90度或在其它取向)并且本文使用的空间相关描述词同样可以被相应地解释。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅，锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一对水平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一个层或多个层，和/或可以在其上、上方和/或其下具有一个层或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或过孔触点)以及一个或多个电介质层。
如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设定的部件或工艺步骤的特性或参数的期望值或目标值、连同高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起。如本文所使用的，术语“约”表示可以基于与本发明主题的半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“三维(3D)NAND存储器串”是指在横向取向的衬底上串联连接的垂直取向的存储器单元晶体管串，使得存储器单元晶体管串相对于衬底在垂直方向上延伸。如本文所用，术语“垂直/垂直地”表示标称上垂直于衬底的横向表面。
如本文中所使用的，“晶圆”是用于在其中和/或其上构建半导体器件的半导体材料，其在被分离成管芯之前可以经过各种制造工艺。
异构存储器(例如NAND闪存和DRAM)已与处理器(也称为“微处理器”，例如中央处理单元(CPU))集成在一起，以形成用于各种应用程序的系统。例如，图1示出了具有处理器和异构存储器的系统100的框图。系统100包括混合控制器102、包括一个或多个DRAM 104和一个或多个NAND存储器106的异构存储器以及处理器108。系统100还包括由静态随机存取存储器(SRAM)形成的一个或多个高速缓存(例如，指令高速缓存或数据高速缓存，未示出)。混合控制器102控制DRAM 104和NAND存储器106的操作。即，混合控制器102既充当管理数据在NAND存储器106中的储存和传送的NAND存储器控制器，又充当管理数据在DRAM 104中的储存和传送的DRAM控制器。处理器108包括一个或多个集成或分立处理器核，例如被配置为执行任何合适的逻辑操作的执行逻辑/引擎。混合控制器102和处理器108中的每一个还包括一个或多个总线接口单元(未示出)，其被配置为在系统100内以及在系统100与其它设备之间接收和传送数据。
图2示出了具有异构存储器的MCP 202中的半导体器件200的横截面的示意图。MCP202(也称为多芯片模块(MCM))是一种电子组件，例如具有数个导体端子(即引脚)204的封装，其中将多个集成电路(IC或“芯片”)、半导体管芯和/或其它分立部件被集成到电路板206上。如图2所示，各种小芯片堆叠在MCP 202中的电路板206上，包括DRAM管芯210和NAND管芯212。每个存储器管芯(例如DRAM管芯210或NAND管芯212)通过管芯对管芯引线键合被电连接到电路板206，管芯对管芯引线键合包括但不限于基于球形键合、楔形键合或柔性键合的铝(Al)、铜(Cu)、银(Ag)或金(Au)键合引线。每个DRAM管芯210是DRAM 104的示例性实现方案，并且每个NAND管芯212是NAND存储器106的示例性实现方案，以上相对于图1进行了详细描述。
但是，处理器(尤其是CPU)针对顺序处理被进行了优化，这缺乏对并行性的充分支持，并且处理器在其高速处理能力上受到限制。与处理器不同，FPGA作为一种可编程逻辑器件(PLD)本质上是真正并行的，因此不同的处理操作不必争用相同的资源，这些相同的资源特别适合于高性能计算，诸如，用于分析大量数据以进行机器学习、加密/解密以及视频和图像数据压缩或其它处理。另一方面，可编程逻辑器件(特别是FPGA)的应用受到其成本和工作频率的限制。FPGA芯片的相对较大的芯片面积消耗会导致较高的成本，并且信号传输延迟(诸如由金属布线产生的阻容(RC)延迟)限制工作频率。
根据本公开内容的各种实施例提供了一种统一半导体器件，该统一半导体器件具有集成在经键合的芯片上的可编程逻辑器件和异构存储器(例如，DRAM和NAND存储器)，以实现较高的工作频率、较宽的数据带宽、较低的功耗及较低的成本。异构存储器架构可以利用非易失性存储器和易失性存储器两者的优点，例如，NAND存储器的大储存容量和DRAM的快速存取速度，从而拓宽了针对电路设计的工艺窗口。在一个示例中，当系统由于电力中断而重启时，通过将逻辑物理地址映射从每个NAND存储器重加载到相应的DRAM，异构存储器架构可以实现较快的开机速度。
此外，通过用可编程逻辑器件(诸如FPGA)替换处理器，可能不需要额外的片上高速缓存来存储对逻辑物理地址映射的更新，从而进一步减小了芯片尺寸、关键路径距离、RC延迟和功耗。与需要通过存储器与芯片上其它逻辑器件进行通信的处理器相比，可编程逻辑块与FPGA中的其它逻辑器件之间的连接是在编程时被预先设置的。因此，可以进一步提高系统性能。
在一个示例中，本文公开的半导体器件可以包括逻辑管芯，该逻辑管芯具有与存储器管芯键合的可编程逻辑块的阵列(例如，在FPGA中)，该存储器管芯具有包括各种异构存储器的存储器块的阵列。在另一个示例中，本文公开的半导体器件可以包括异构存储器，诸如具有NAND存储器(例如，作为非易失性存储器)的第一半导体结构、以及具有DRAM(例如，作为易失性存储器)的第二半导体结构。本文公开的半导体器件还可以包括第三半导体结构，该第三半导体结构具有可编程逻辑器件(例如，作为异构存储器的控制器)，该可编程逻辑器件不用分布在外围的长距离的金属布线、甚或传统的穿硅过孔(TSV)，而用大量的短距离垂直金属互连，与第一和第二半导体结构中的每一个键合。
结果，最佳的即时数据和状态储存能力可以同时实现较高的信噪比(S/N)、较好的存储阵列效率、较小的管芯尺寸和较低的位成本、功能模块(例如，可编程逻辑块、时钟管理、输入/输出(I/O)接口等)的较密集排列、较快的速度以及较小的印刷电路板(PCB)尺寸。此外，由于来自可编程逻辑器件晶圆、NAND存储器晶圆和DRAM晶圆的制造工艺的较少的交互影响以及已知的良好的混合键合成品率，因此可以实现具有较高的成品率的较短的制造周期时间。可编程逻辑器件、NAND存储器和DRAM之间较短的连接距离(例如，从毫米级或厘米级到微米级)可以以较快的数据传输速率提高可编程逻辑器件和存储器性能，以较宽的带宽提高可编程逻辑器件的效率，并提高系统速度。
图3A示出了根据一些实施例的具有可编程逻辑块303的阵列的示例性逻辑管芯301和具有存储器块304的阵列的示例性存储器管芯302的示意性平面图。逻辑管芯301可以包括由可编程逻辑块303的阵列组成的可编程逻辑器件。可编程逻辑器件是用于构建可重配置的数字电路的电子部件，其在制造时具有未定义的功能，并在制造后通过使用程序被编程(重配置)。可编程逻辑器件可以包括例如可编程逻辑阵列(PLA)、可编程阵列逻辑(PAL)、通用阵列逻辑(GAL)、复杂可编程逻辑器件(CPLD)和FPGA。逻辑管芯301还可以包括多个逻辑电路，诸如I/O接口电路305和时钟管理电路307。可以理解，逻辑管芯301中也可以包括任何其它合适的逻辑电路，例如存储器的外围电路。
存储器管芯302可以包括具有存储器块304的阵列的形式的异构存储器。存储器块304包括多种类型的存储器(即，异构存储器)，包括NAND存储器(作为非易失性存储器)、DRAM(作为易失性存储器)和相变存储器(PCM)中的至少两个。在一个示例中，一些存储器块304可以是NAND存储器，并且一些存储器块304可以是DRAM。在另一个示例中，一些存储器块304可以是PCM。PCM可以基于电热地对相变材料(例如硫属化物合金)进行加热和淬火，利用相变材料中的非晶相和结晶相的电阻率之间的差异。PCM包括3D XPoint存储器，该存储器基于(例如，处于高电阻状态或低电阻状态)体材料特性的电阻变化结合要成为位可寻址的可堆叠的交叉点数据存取阵列来存储数据。在一些实施例中，由于逻辑管芯301使用诸如FPGA之类的可编程逻辑器件来替换处理器，所以存储器管芯302中的多种类型的存储器不包括SRAM(例如，作为由可编程逻辑块303的阵列共享的高速缓存)。结果，根据一些实施例，逻辑管芯301中的可编程逻辑块303的阵列和存储器管芯302中的存储器块304的阵列不共享SRAM高速缓存。
类似于逻辑管芯301，存储器管芯302也可以包括多个逻辑电路，诸如I/O接口电路306和时钟管理电路308。应理解，任何其它合适的逻辑电路(例如，存储器块304的阵列的外围电路)也可以包括在存储器管芯302中。应理解，在一些实施例中，逻辑电路可以被形成在逻辑管芯301和存储器管芯302中的仅一个上。即，逻辑管芯301或存储器管芯302中的至少一个可以包括多个逻辑电路305/307或306/308。
图3B示出了根据一些实施例的具有键合在一起的图3A中的逻辑管芯301和存储器管芯302的半导体器件300的横截面的示意图。半导体器件300是统一半导体器件，其可以是任何合适的计算系统，诸如启用FPGA的控制器、启用FPGA的网络交换机/路由器、包括FPGA的片上系统(SoC)、可重配置的I/O设备等。半导体器件300也可以是任何合适的存储器系统，诸如嵌入式多媒体卡(eMMC)、通用闪存(UFS)或固态驱动器(SSD)。在半导体器件300中，逻辑管芯301的可编程逻辑块303的阵列可以控制经键合的逻辑管芯301和/或存储器管芯302的操作，并与存储器管芯302的存储器块304的阵列交换数据。
如图3B所示，半导体器件300还包括垂直位于存储器管芯302和逻辑管芯301之间的键合界面310，使得可编程逻辑块303的阵列通过键合界面310被电连接到存储器块304的阵列。存储器管芯302和逻辑管芯301可以分别被制造(并且在一些实施例中是并行的)，使得关于制造存储器管芯302和逻辑管芯301中的一个的热预算不限制关于制造存储器管芯302和逻辑管芯301中的另一个的工艺。此外，可以通过键合界面310形成大量的互连(例如，键合触点)，以在存储器管芯302和逻辑管芯301之间进行直接的、短距离(例如，微米级)的电连接，这与电路板(诸如PCB)上的长距离(例如，毫米级或厘米级)的芯片对芯片数据总线相反，从而消除了芯片界面延迟，并以降低的功耗实现了高速I/O吞吐量。存储器管芯302中的存储器块304与逻辑管芯301中的可编程逻辑块303之间的数据传输可以通过跨键合界面310的互连(例如，键合触点)来执行。通过垂直地集成存储器管芯302和逻辑管芯301，可以减小芯片尺寸，并且可以增加存储器单元的密度。
在一些实施例中，存储器管芯302中的一些存储器块304是NAND存储器，并且被配置为存储逻辑物理地址映射，逻辑管芯301中的可编程逻辑块303被配置为当半导体器件300通电时，将逻辑物理地址映射从NAND存储器加载到为DRAM的一些其它存储器块304中。逻辑地址是可编程逻辑块303在执行期间生成的地址，而物理地址是存储器块304中的位置。逻辑物理地址映射可以将物理地址映射到逻辑地址。当半导体器件300通电时，逻辑管芯301的可编程逻辑块303可以被配置为控制存储器管芯302中的存储器块304之间的数据交换，诸如在NAND存储器和DRAM之间或者在NAND存储器和NAND存储器之间的数据交换。在发生意外的电力中断的情况下，逻辑管芯301中的可编程逻辑块303可以将逻辑物理地址映射从NAND存储器重新加载到DRAM中，而不会在恢复电力时影响重启速度。通过用逻辑管芯301中的可编程逻辑块303替换处理器，可以不需要用于存储对逻辑物理地址映射的更新的日志的SRAM高速缓存，这进一步减小了芯片尺寸。
图4A示出了根据一些实施例的具有可编程逻辑器件和异构存储器的示例性半导体器件400的横截面的示意图。半导体器件400代表经键合的半导体器件的示例。半导体器件400的部件(例如，可编程逻辑器件(PLD)、NAND存储器和DRAM)可以分别在不同的衬底上形成，然后连结在一起以形成经键合的芯片。
半导体器件400可以包括第一半导体结构402，该第一半导体结构402包括NAND存储器单元的阵列。即，第一半导体结构402可以是NAND闪存设备，其中以3D NAND存储器串的阵列和/或二维(2D)NAND存储器单元的阵列的形式提供存储器单元。NAND存储器单元可以被组织成页，然后被组织成块，其中每个NAND存储器单元都被电连接到称为位线(BL)的单独的线路上。NAND存储器单元中具有相同的垂直位置的所有存储器单元可以由字线(WL)通过控制栅极被电连接。在一些实施例中，存储器平面包含通过相同的位线被电连接的一定数量的块。
在一些实施例中，NAND存储器单元的阵列是2D NAND存储器单元的阵列，其中每个2D NAND存储器单元都包括浮栅晶体管。根据一些实施例，2D NAND存储器单元的阵列包括多个2D NAND存储器串，其中每个2D NAND存储器串都包括串联连接(类似于NAND门)的多个存储器单元(例如，32至128个存储器单元)和两个选择晶体管。根据一些实施例，每个2DNAND存储器串被布置在衬底上的相同的平面中(在2D中)。在一些实施例中，NAND存储器单元的阵列是3D NAND存储器串的阵列，其中每个3D NAND存储器串都在衬底上方(在3D中)通过存储叠层垂直延伸。取决于3D NAND技术(例如，存储叠层中的层的/级的数量)，3D NAND存储串通常包括32到256个NAND存储器单元，其中每个NAND存储器单元都包括浮栅晶体管或电荷俘获晶体管。
半导体器件400还可以包括第二半导体结构404，第二半导体结构404包括DRAM单元的阵列。即，第二半导体结构404可以是DRAM存储器器件。DRAM需要定期刷新存储器单元。在一些实施例中，每个DRAM单元包括用于将数据位作为正电荷或负电荷进行存储的电容器以及用于控制对其的访问的一个或多个晶体管。在一个示例中，每个DRAM单元是一晶体管一电容器(1T1C)单元。
半导体器件400还可以包括第三半导体结构406，第三半导体结构406包括可编程逻辑器件。在一些实施例中，第三半导体结构406中的可编程逻辑器件使用互补金属氧化物半导体(CMOS)技术。可以用高级逻辑工艺(例如90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)来实现可编程逻辑器件以实现高速。
可编程逻辑器件是用于构建可重配置数字电路的电子部件，其在制造时具有未定义的功能，并在制造后通过使用程序被编程(重配置)。可编程逻辑器件可以包括例如PLA、PAL、GAL、CPLD和FPGA。FPGA是一种集成电路，其可以由客户或设计人员在制造后使用硬件描述语言(HDL)进行配置，即“现场可编程”。根据一些实施例，FPGA包括可编程逻辑块的阵列和可重配置的互连的层级结构，其允许可编程逻辑块以不同的配置进行连接以实现不同的逻辑功能。可编程逻辑块(也称为可配置逻辑块(CLB)、薄片或逻辑单元)是FPGA的基本逻辑单元，可以由两个基本部件组成：触发器和查找表(LUT)。一些FPGA还包括固定功能逻辑块(例如，乘法器)、存储器(例如，嵌入式RAM)和I/O块。
与处理器不同，FPGA本质上是真正并行的，因此根据一些实施例，不同的处理操作不必争用相同的资源。可以将每个独立的处理任务分配给FPGA的专用部分，并且可以自主运行，而不受其它逻辑块的任何影响。结果，根据一些实施例，当增加更多处理时，对应用的一部分的执行不受影响。在一些实施例中。FPGA优于基于处理器的系统的另一个好处是：应用逻辑是在硬件电路中实现的，而不是在操作系统(OS)、驱动和应用软件之上执行。
也可以在第三半导体结构406中形成除可编程逻辑器件之外的其它处理单元(也称为“逻辑电路”)，诸如第一半导体结构402中的NAND存储器的全部或部分外围电路和/或第二半导体结构404中的DRAM的全部或部分外围电路。在一些实施例中，半导体器件400的第三半导体结构406还包括第一半导体结构402中的NAND存储器的全部或部分外围电路。外围电路(也称为控制和读出电路)可以包括用于促进NAND存储器的操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括页缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。在一些实施例中，半导体器件400的第三半导体结构406还包括第二半导体结构404中的DRAM的全部或部分外围电路。外围电路(也称为控制和读出电路)可以包括用于促进DRAM的操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括输入/输出缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。在一些实施例中，第一半导体结构402包括NAND存储器的全部或部分外围电路，并且第二半导体结构404包括DRAM的全部或部分外围电路。
如图4A所示，半导体器件400还包括垂直位于第一半导体结构402和第三半导体结构406之间的第一键合界面408、以及垂直位于第二半导体结构404和第三半导体结构406之间的第二键合界面410。根据一些实施例，第一键合界面408和第二键合界面410在相同的平面中。即，在一些实施例中，第一半导体结构402和第二半导体结构404彼此不堆叠，而是两者都堆叠在第三半导体结构406上方并与之接触。第三半导体结构406的尺寸可以大于第一半导体结构402或第二半导体结构404的尺寸以适合第一半导体结构402和第二半导体结构404两者。
如下面详细描述的，第一半导体结构402、第二半导体结构404和第三半导体结构406可以分开制造(在一些实施例中是并行的)，这样，关于制造第一半导体结构402、第二半导体结构404和第三半导体结构406中的一个的热预算不限制关于制造第一半导体结构402、第二半导体结构404和第三半导体结构406中的另一个的工艺。此外，可以穿过第一键合界面408和第二键合界面410形成大量的互连(例如，键合触点)，以在第一半导体结构402和第三半导体结构406之间以及在第二半导体结构402和第三半导体结构406之间分别进行直接的、短距离(例如，微米级)的电连接，这与电路板(诸如PCB)上的长距离(例如，毫米级或厘米级)的芯片对芯片数据总线相反，从而消除了芯片界面延迟并以降低的功耗实现了高速I/O吞吐。第一半导体结构402中的NAND存储器与第三半导体结构406中的可编程逻辑器件之间的数据传输可以通过跨第一键合界面408的互连(例如，键合触点)来执行。类似地，第二半导体结构404中的DRAM与第三半导体结构406中的可编程逻辑器件之间的数据传输可以通过跨第二键合界面410的互连(例如，键合触点)来执行。通过垂直地集成第一半导体结构402、第二半导体结构404和第三半导体结构406，可以减小芯片尺寸，并可以增加存储器单元的密度。此外，作为“统一”芯片，通过将多个分立的芯片(例如，可编程逻辑器件和异构存储器)集成到单个经键合的芯片(例如，半导体器件400)中，还可以实现较快的系统速度和较小的PCB尺寸。
应理解，经堆叠的第一半导体结构402、第二半导体结构404和第三半导体结构406的相对位置不受限制。图4B示出了根据一些实施例的具有可编程逻辑器件和异构存储器的另一示例性半导体器件401的横截面的示意图。在图4A的半导体器件400中，包括可编程逻辑器件的第三半导体结构406在包括NAND存储器单元的阵列的第一半导体结构402和包括DRAM单元的阵列的第二半导体结构404的下方，与图4A中的半导体器件400不同，在图4B中的半导体器件401中，第三半导体结构406在第一半导体结构402和第二半导体结构404上方。然而，根据一些实施例，在半导体器件401中的第一半导体结构402和第三半导体结构406之间垂直地形成第一键合界面408，且第一半导体结构402和第三半导体结构406是通过键合(例如，混合键合)垂直地连结的。类似地，根据一些实施例，在半导体器件401中的第二半导体结构404和第三半导体结构406之间垂直地形成第二键合界面410，且第二半导体结构404和第三半导体结构406是通过键合(例如，混合键合)垂直地连结的。第一半导体结构402中的NAND存储器与第三半导体结构406中的可编程逻辑器件之间的数据传输可以通过跨第一键合界面408的互连(例如，键合触点)来执行。类似地，第二半导体结构中的DRAM与第三半导体结构406中的可编程逻辑器件之间的数据传输可以通过跨第二键合界面410的互连(例如，键合触点)来执行。
图5A示出了根据一些实施例的具有可编程逻辑器件的示例性半导体结构501的示意性平面图。半导体结构501可以是图4A和4B中的第三半导体结构406的一个示例。半导体结构501可以包括使用逻辑工艺制造的可编程逻辑器件(PLD)502。PLD 502可以包括PLA、PAL、GAL、CPLD、FPGA中的一个或多个，仅举几例。根据一些实施例，PLD 502包括一个或多个FPGA核，其中每个FPGA核都包括以阵列布置的多个可编程逻辑块504。例如，每个可编程逻辑块504可以包括一个或多个LUT。一个或多个可编程逻辑块504可以被配置为执行独立的处理任务。在一些实施例中，PLD 502还包括I/O块518。通过用PLD 502(诸如FPGA)替换处理器，可以不需要PLD 502外部的高速缓存。在一些实施例中，半导体结构501不包括SRAM高速缓存，这进一步减小了半导体结构501的大小。应当理解，尽管每个可编程逻辑块504仍可以包括其自己的存储器(诸如寄存器)，但是该存储器专用于相应的可编程逻辑块504，并在本文不被认为是可以被其它部件共享的“SRAM高速缓存”。
图5B示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构503的示意性平面图。半导体结构503可以是图4A和4B中的第一半导体结构402的一个示例。半导体结构503可以包括在与NAND存储器506的外围电路相比相同的衬底上的NAND存储器506。半导体结构503可以包括用于控制和读出NAND存储器506的所有外围电路，包括例如字线驱动器508、页缓冲器510、以及任何其它合适的设备。图5B示出了外围电路(例如，字线驱动器508、页缓冲器510)和NAND存储器506的示例性布局，其中外围电路(例如，字线驱动器508、页缓冲器510)和NAND存储器506形成在相同的平面上的不同的区域中。例如，外围电路(例如，字线驱动器508、页缓冲器510)可以形成在NAND存储器506的外部。
图5C示出了根据一些实施例的具有DRAM和外围电路的示例性半导体结构505的示意性平面图。半导体结构505可以是图4A和4B中的第二半导体结构404的一个示例。半导体结构505可以包括在与DRAM 512的外围电路相比相同的衬底上的DRAM 512。半导体结构505可以包括用于控制和读出DRAM 512的所有外围电路，包括例如行解码器514、列解码器516、以及任何其它合适的设备。图5C示出了外围电路(例如，行解码器514、列解码器516)和DRAM512的示例性布局，其中外围电路(例如，行解码器514、列解码器516)和DRAM 512形成在相同的平面上的不同的区域中。例如，外围电路(例如，行解码器514、列解码器516)可以形成在DRAM 512的外部。
应理解，半导体结构501、503和505的布局不限于图5A-5C中的示例性布局。在一些实施例中，NAND存储器506的外围电路的一部分(例如，字线驱动器508、页缓冲器510和任何其它合适的设备中的一个或多个)可以在具有PLD 502的半导体结构501中。即，根据一些其它实施例，NAND存储器506的外围电路可以分布在半导体结构501和503上。在一些实施例中，DRAM 512的外围电路的一部分(例如，行解码器514、列解码器516和任何其它合适的设备中的一个或多个)可以在具有PLD 502的半导体结构501中。即，根据一些其它实施例，DRAM 512的外围电路可以分布在半导体结构501和505两者上。在一些实施例中，外围电路中的至少一些(例如，字线驱动器508、页缓冲器510)和NAND存储器506(例如，NAND存储器单元的阵列)彼此堆叠，即在不同的平面中。例如，可以在外围电路上方或下方形成NAND存储器506(例如，NAND存储器单元的阵列)以进一步减小芯片尺寸。在一些实施例中，外围电路中的至少一些(例如，行解码器514、列解码器516)和DRAM 512(例如，DRAM单元的阵列)彼此堆叠，即在不同的平面中。例如，可以在外围电路的上方或下方形成DRAM 512(例如，DRAM单元的阵列)以进一步减小芯片尺寸。
图6A示出了根据一些实施例的具有可编程逻辑器件和外围电路的示例性半导体结构601的示意性平面图。半导体结构601可以是图4A和4B中的第三半导体结构406的一个示例。半导体结构601可以包括与在NAND存储器506和DRAM 512两者的外围电路(例如，字线驱动器508、页缓冲器510、行解码器514、列解码器516)相比相同的衬底上的并使用与外围电路相比相同的逻辑工艺制造的PLD 502。PLD 502可以包括PLA、PAL、GAL、CPLD、FPGA中的一个或多个，仅举几例。根据一些实施例，PLD 502包括一个或多个FPGA核，其中每个FPGA核都包括以阵列布置的可编程逻辑块504。例如，每个可编程逻辑块504可以包括一个或多个LUT。在一些实施例中，PLD 502还包括I/O块518。
外围电路(例如，字线驱动器508、页缓冲器510、行解码器514、列解码器516)可以设置在PLD 502的外部。例如，图6A示出了示例性布局，其中外围电路分布在PLD 502的外部。半导体结构601可以包括用于控制和读出NAND存储器506的所有外围电路，包括例如字线驱动器508、页缓冲器510以及任何其它合适的设备。半导体结构601还可以包括用于控制和读出DRAM 512的所有外围电路，包括例如行解码器514、列解码器516和任何其它合适的设备。图6A示出了外围电路(例如，字线驱动器508、页缓冲器510、行解码器514、列解码器516)的示例性布局，其中，外围电路形成在PLD 502外部的相同的平面中。应理解，在一些实施例中，外围电路中的至少一些外(例如，字线驱动器508、页缓冲器510、行解码器514、列解码器516)和PLD 502彼此堆叠，即在不同的平面中。例如，可以在外围电路上方或下方形成PLD 502以进一步减小芯片尺寸。
图6B示出了根据一些实施例的具有NAND存储器的示例性半导体结构603的示意性平面图。半导体结构603可以是图4A和4B中的第一半导体结构402的一个示例。通过将所有外围电路(例如，字线驱动器508、页缓冲器510)移离半导体结构603(例如，移至半导体结构601)，可以增大半导体结构603中的NAND存储器506的尺寸(例如，NAND存储器单元的数量)。
图6C示出了根据一些实施例的具有DRAM的示例性半导体结构605的示意性平面图。半导体结构605可以是图4A和4B中的第二半导体结构404的一个示例。通过将所有外围电路(例如，行解码器514、列解码器516)移离半导体结构605(例如，移至半导体结构601)，可以增大半导体结构605中的DRAM 512的尺寸(例如，DRAM单元的数量)。
图7A示出了根据一些实施例的具有可编程逻辑器件和异构存储器的示例性半导体器件700的横截面。作为以上参照图4A描述的半导体器件400的一个示例，半导体器件700是包括第一半导体结构702、第二半导体结构704和第三半导体结构706的经键合的芯片，在第三半导体结构706上方堆叠有第一半导体结构702和第二半导体结构704。根据一些实施例，第一半导体结构702和第三半导体结构706是在其间的第一键合界面708处连结的。根据一些实施例，第二半导体结构704和第三半导体结构706是在其间的第二键合界面710处连结的。根据一些实施例，第一键合界面708和第二键合界面710例如在第三半导体结构706的顶面是处于相同的平面中的。如图7A所示，第三半导体结构706可以包括衬底712，其可以包括硅(例如，单晶硅、c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或其它任何合适的材料。
半导体器件700的第三半导体结构706可以包括在衬底712上方的器件层714。注意，在图7A中添加了x轴和y轴，以进一步示出半导体器件700中的部件的空间关系。衬底712包括在x方向(横向方向或宽度方向)上横向延伸的两个横向表面(例如，顶面和底面)。如本文所使用的，当衬底在y方向(垂直方向或厚度方向)上位于半导体器件的最低平面中时，在y方向上相对于半导体器件的衬底(例如，衬底712)确定一个部件(例如，层或器件)是在半导体器件(例如，半导体器件700)的另一部件(例如，层或器件)的“上”、“上方”还是“下方”。在本公开内容全文中应用了用于描述空间关系的相同概念。
在一些实施例中，器件层714包括在衬底712上的可编程逻辑器件716。在一些实施例中，器件层714还包括在衬底712上并且在可编程逻辑器件716外部的外围电路720。例如，如下面详细描述的，外围电路720可以是用于控制和读出半导体器件700的NAND存储器和/或DRAM的外围电路的一部分或全部。在一些实施例中，如上详细描述的，可编程逻辑器件716包括形成可编程逻辑块(在一些情况下为任何I/O块)的阵列的多个晶体管722。在一些实施例中，晶体管722还形成外围电路720，即，被用于促进NAND存储器和/或DRAM的操作的任何合适的数字、模拟和/或混合信号控制和读出电路，包括但不限于：页缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器等)。
晶体管722可以形成在衬底712“上”，其中，晶体管722的全部或一部分形成在衬底712中(例如，在衬底712的顶面下方)和/或直接形成在衬底712上。例如，隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管722的源极区和漏极区)也可以形成在衬底712中。根据一些实施例，晶体管722利用高级逻辑工艺而是高速的(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)。
在一些实施例中，半导体器件700的第三半导体结构706还包括在器件层714上方的互连层724，以向和从可编程逻辑器件716(和外围电路720，如果有的话)传输电信号。互连层724可以包括多个互连(在本文中也称为“触点”)，包括横向互连线和垂直互连访问(过孔)触点。如本文中所使用的，术语“互连”可以广泛地包括任何合适类型的互连，诸如中段制程(MEOL)互连和后段制程(BEOL)互连。互连层724还可以包括一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”)，其中可以形成互连线和过孔触点。即，互连层724可以包括多个ILD层中的互连线和过孔触点。互连层724中的互连线和过孔触点可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。互连层724中的ILD层可以包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质、或其任何组合。在一些实施例中，器件层714中的器件是通过互连层724中的互连彼此电连接的。例如，外围电路720可以是通过互连层724电连接到可编程逻辑器件716的。
如图7A所示，半导体器件700的第三半导体结构706还可以包括在第一键合界面708和第二键合界面710处以及在互连层724和器件层714(包括可编程逻辑器件716)上方的键合层726。键合层726可以包括多个键合触点728和将键合触点728电隔离的电介质。键合触点728可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层726的其余区域可以由电介质形成，电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。键合层728中的键合触点728和周围的电介质可以用于混合键合。
类似地，如图7A所示，半导体器件700的第一半导体结构702还可以包括在第一键合界面708处及在第三半导体结构706的键合层726上方的键合层730。键合层730可以包括多个键合触点732和将键合触点732电隔离的电介质。键合触点732可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。键合层730的其余区域可以由电介质形成，电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。键合层732中的键合触点732和周围的电介质可以用于混合键合。根据一些实施例，键合触点732在第一键合界面708处与一些键合触点728(例如，在第一半导体结构702正下方的键合触点728的第一集合)接触。
如上所述，第一半导体结构702可以在第一键合界面708处以面对面的方式键合在第三半导体结构706的顶部上。在一些实施例中，第一键合界面708作为混合键合(也称为“金属/电介质混合键合”)的结果而设置在键合层730与键合层726之间，混合键合是一种直接键合技术(例如，在不使用中间层(诸如焊料或粘合剂)的情况下在表面之间形成键合)并可以同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，第一键合界面708是键合层730和726相遇并键合的位置。实际上，第一键合界面708可以是具有一定厚度的层，其包括第三半导体结构706的键合层726的顶面的部分和第一半导体结构702的键合层730的底面的部分。
在一些实施例中，半导体器件700的第一半导体结构702还包括在键合层730上方的互连层734，用以传输电信号。互连层734可以包括多个互连，诸如MEOL互连和BEOL互连。在一些实施例中，互连层734中的互连还包括本地互连，诸如位线触点和字线触点。互连层734还可以包括一个或多个ILD层，其中可以形成互连线和过孔触点。互连层734中的互连线和过孔触点可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。互连层734中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。
在一些实施例中，半导体器件700的第一半导体结构702包括NAND闪存器件，其中以互连层734和键合层730上方的3D NAND存储器串736的阵列的形式提供存储器单元。根据一些实施例，每个3D NAND存储器串736垂直延伸穿过各自包括导体层和电介质层的多个对。经堆叠和交错的导体层和电介质层在本文中也称为存储叠层738。根据一些实施例，存储叠层738中的经交错的导体层和电介质层在垂直方向上交替。即，除了在存储叠层738的顶部或底部的那些之外，每个导体层可以在两侧上被两个电介质层邻接，并且每个电介质层可以在两侧上被两个导体层邻接。导体层可以各自具有相同的厚度或不同的厚度。类似地，电介质层可以各自具有相同的厚度或不同的厚度。导体层可以包括导体材料，包括但不限于W、Co、Cu、Al、掺杂的硅、硅化物或其任何组合。电介质层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氧氮化硅或其任何组合。
在一些实施例中，每个3D NAND存储器串736是包括半导体沟道和存储膜的“电荷俘获”型NAND存储器串。在一些实施例中，半导体沟道包括硅，诸如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜是复合电介质层，其包括隧道层、储存层(也称为“电荷俘获/储存层”)和阻挡层。每个3D NAND存储器串736可以具有圆柱形状(例如，柱形)。根据一些实施例，存储膜的半导体沟道、隧道层、储存层和阻挡层沿着从柱的中心朝向外表面的方向依次被布置。隧道层可以包括氧化硅、氮氧化硅或其任何组合。储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，阻挡层可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。在另一个示例中，阻挡层可以包括高k电介质层，诸如氧化铝(Al2O3)、氧化铪(HfO2)或氧化钽(Ta2O5)层等等。
在一些实施例中，3D NAND存储器串736还包括多个控制栅极(每个控制栅极是字线的一部分)。存储叠层738中的每个导体层可以充当3D NAND存储器串736的每个存储器单元的控制栅极。在一些实施例中，每个3D NAND存储器串736在垂直方向上的相应端部处包括两个插塞774和740。插塞774可以包括半导体材料，诸如从半导体层742外延生长的单晶硅。插塞774可以用作3D NAND存储串736的源极选择栅极的控制器。插塞774可以在3D NAND存储串736的上端处，并与半导体层742接触。如本文中所使用的，当衬底712位于半导体器件700的最低平面中时，部件(例如，3D NAND存储器串736)的“上端”是在y方向上远离衬底712的端部，而部件(例如，3D NAND存储串736)的“下端”是在y方向上较靠近衬底712的端部。另一个插塞740可以包括半导体材料(例如，多晶硅)。通过在第一半导体结构702的制造期间覆盖3D NAND存储器串736的上端，插塞740可以用作蚀刻停止层，以防止蚀刻填充在3DNAND存储器串736中的电介质，诸如氧化硅和氮化硅。在一些实施例中，插塞740用作3DNAND存储器串736的漏极。
在一些实施例中，第一半导体结构702还包括设置在存储叠层738和3D NAND存储器串736上方的半导体层742。半导体层742可以是在其上形成有存储叠层738和3D NAND存储器串736的减薄的衬底。在一些实施例中，半导体层742包括单晶硅，可以从该单晶硅外延生长插塞774。在一些实施例中，半导体层742可以包括多晶硅、非晶硅、SiGe、GaAs、Ge或任何其它合适的材料。半导体层742还可以包括隔离区和掺杂区(例如，用作3D NAND存储器串736的阵列公共源极(ACS)，未示出)。隔离区(未示出)可以在半导体层742的整个厚度或厚度的一部分上延伸以将掺杂区电隔离。在一些实施例中，包括氧化硅的焊盘氧化物层被设置在存储叠层738和半导体层742之间。
应理解，在其它实施例中，3D NAND存储器串736不限于“电荷俘获”型3D NAND存储器串，而可以是“浮栅”型3D NAND存储器串。还应理解，存储叠层738不限于具有单平台(deck)结构，还可以具有不同的平台之间具有平台间插塞的多平台结构，用于3D NAND存储器串736的电连接。半导体层742可以包括多晶硅作为“浮栅”型3D NAND存储串的源极板。
如图7A所示，半导体器件700的第一半导体结构702还可以包括在半导体层742上方的焊盘引出互连层744。焊盘引出互连层744可以包括一个或多个ILD层中的互连，例如，触点焊盘746。焊盘引出互连层744和互连层734可以形成在半导体层742的相对侧。在一些实施例中，焊盘引出互连层744中的互连可以在半导体器件700和外部电路之间传输电信号，例如，用于焊盘引出目的。
在一些实施例中，第一半导体结构702还包括一个或多个触点748，其延伸穿过半导体层742以将焊盘引出互连层744及互连层734和724电连接。结果，可编程逻辑器件716(和外围电路720，如果有的话)可以通过互连层734和724以及键合触点732和728电连接到3D NAND存储器串736的阵列。此外，可编程逻辑器件716和3D NAND存储器串736的阵列可以通过触点748和焊盘引出互连层744电连接到外部电路。
如图7A所示，半导体器件700的第二半导体结构704还可以包括在第二键合界面710处和在第三半导体结构706的键合层726上方的键合层750。键合层750可以包括多个键合触点752和将键合触点752电隔离的电介质。键合触点752可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层750的其余区域可以由电介质形成，电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。键合层750中的键合触点752和周围的电介质可以被用于混合键合。根据一些实施例，键合触点752在第二键合界面710处与一些键合触点728(例如，在第二半导体结构704正下方的键合触点728的第二集合)接触。
如上所述，第二半导体结构704可以在第二键合界面710处以面对面的方式键合在第三半导体结构706的顶部上，紧挨着以面对面的方式在第一键合界面708处也键合在第三半导体结构706的顶部上的第一半导体结构702。结果，第一键合界面708和第二键合界面710可以在相同的平面内，例如，都在第三半导体结构706的顶面处。即，根据一些实施例，第一键合界面708与第二键合界面710齐平。在一些实施例中，第二键合界面710作为混合键合的结果而设置在键合层750和726之间。在一些实施例中，第二键合界面710是键合层750和726相遇并键合的位置。实际中，第二键合界面710可以是具有一定厚度的层，其包括第三半导体结构706的键合层726的顶面的部分和第二半导体结构704的键合层750的底面的部分。
在一些实施例中，半导体器件700的第二半导体结构704还包括在键合层750上方的互连层754，用以传输电信号。互连层754可以包括多个互连，诸如MEOL互连和BEOL互连。在一些实施例中，互连层754中的互连还包括本地互连，诸如位线触点和字线触点。互连层754还可以包括一个或多个ILD层，其中可以形成互连线和过孔触点。互连层754中的互连线和过孔触点可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层754中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
半导体器件700的第二半导体结构704还可以包括在互连层754和键合层750上方的DRAM单元756的阵列。在一些实施例中，每个DRAM单元756包括DRAM选择晶体管758和电容器760。DRAM单元756可以是由一个晶体管和一个电容器组成的1T1C单元。应理解，DRAM单元756可以具有任何合适的配置，诸如2T1C单元、3T1C单元等。在一些实施例中，DRAM选择晶体管758形成在半导体层762“上”，其中DRAM选择晶体管758的全部或部分形成在半导体层762中(例如，在半导体层762的顶面下方)和/或直接形成在半导体层762上。隔离区(例如，STI)和掺杂区(例如，DRAM选择晶体管758的源极区和漏极区)也可以形成在半导体层762中。在一些实施例中，电容器760设置在DRAM选择晶体管758的下方。根据一些实施例，每个电容器760包括两个电极，其中之一电连接到相应的DRAM选择晶体管758的一个节点。根据一些实施例，每个DRAM选择晶体管758的另一个节点电连接到DRAM的位线764。每个电容器760的另一个电极可以电连接到公共板766，例如公共接地。应理解，DRAM单元756的结构和配置不限于图7A中的示例，可以包括任何合适的结构和配置。例如，电容器760可以是平面电容器、堆叠电容器、多鳍电容器、圆柱电容器、沟槽电容器或衬底板电容器。
在一些实施例中，第二半导体结构704还包括设置在DRAM单元756的阵列上方并与之接触的半导体层762。半导体层762可以是在其上形成有DRAM选择晶体管758的减薄的衬底。在一些实施例中，半导体层762包括单晶硅。在一些实施例中，半导体层762可以包括多晶硅、非晶硅、SiGe、GaAs、Ge、硅化物或任何其它合适的材料。半导体层762还可以包括隔离区和掺杂区(例如，作为DRAM选择晶体管758的源极和漏极)。
如图7A所示，半导体器件700的第二半导体结构704还可以包括在半导体层762上方的焊盘引出互连层768。焊盘引出互连层768可以包括一个或多个ILD层中的互连，例如，触点焊盘770。焊盘引出互连层768和互连层754可以形成在半导体层762的相对侧。在一些实施例中，焊盘引出互连层768中的互连可以在半导体器件700和外部电路之间传输电信号，例如，用于焊盘引出目的。
在一些实施例中，第二半导体结构704还包括一个或多个触点772，其延伸穿过半导体层762以将焊盘引出互连层768及互连层754和724电连接。结果，可编程逻辑器件716(和外围电路720，如果有的话)可以通过互连层754和724以及键合触点752和728电连接到DRAM单元756的阵列。而且，第一半导体结构702中的3D NAND存储器串736的阵列可以通过互连层734、724和754以及键合触点732、728和752电连接到第二半导体结构704中的DRAM单元756的阵列。此外，可编程逻辑器件716和DRAM单元756的阵列可以通过触点772和焊盘引出互连层768电连接到外部电路。如上所述，根据一些实施例，通过用可编程逻辑器件716替换处理器，第一半导体结构702、第二半导体结构704和第三半导体结构706中的每一个不包括SRAM高速缓存。
图7B示出了根据一些实施例的具有可编程逻辑器件和异构存储器的另一示例性半导体器件701的横截面。作为以上参照图4B描述的半导体器件401的一个示例，半导体器件701是经键合的芯片，其包括堆叠在第一半导体结构703和第二半导体结构705上方的第三半导体结构707。类似于以上在图7A中描述的半导体器件700，半导体器件701表示经键合的芯片的示例，其中，包括可编程逻辑器件的第三半导体结构707、包括NAND存储器的第一半导体结构703和包括DRAM的第二半导体结构705被分别形成并且分别以面对面的方式键合在第一键合界面709和第二键合界面711处。在图7A中，包括可编程逻辑器件的第三半导体结构706在包括NAND存储器的第一半导体结构702和包括DRAM的第二半导体结构704的下方，与以上在图7A中描述的半导体器件700不同，图7B中的半导体器件701包括设置在第一半导体结构703和第二半导体结构705上方的第三半导体结构707。应理解，在下面不再重复半导体器件700和701中的相似结构(例如，材料、制造工艺、功能等)的细节。
半导体器件701的第一半导体结构703可以包括衬底713和包括衬底713上方的经交错的导体层和电介质层的存储叠层715。在一些实施例中，每个3D NAND存储器串717的阵列垂直延伸穿过衬底713上方的存储叠层715中的经交错的导体层和电介质层。每个3DNAND存储器串717可以包括半导体沟道和存储膜。每个3D NAND存储器串717还包括分别在其下端和上端的两个插塞719和721。3D NAND存储器串717可以是“电荷俘获”型3D NAND存储器串或“浮栅”型3D NAND存储器串。在一些实施例中，包括氧化硅的焊盘氧化物层设置在存储叠层715和衬底713之间。
在一些实施例中，半导体器件701的第一半导体结构703还包括在存储叠层715和3D NAND存储器串717上方的互连层723，用以向和从3D NAND存储器串717传送电信号。互连层723可以包括多个互连，包括互连线和过孔触点。在一些实施例中，互连层723中的互连还包括本地互连，诸如位线触点和字线触点。在一些实施例中，半导体器件701的第一半导体结构703还包括在第一键合界面709处的且在互连层723和存储叠层715(包括穿过其中的3DNAND存储器串717)上方的键合层725。键合层725可以包括多个键合触点727以及围绕并将键合触点727电隔离的电介质。
半导体器件701的第二半导体结构705可以包括衬底729和在衬底729上的DRAM单元731的阵列。尽管在图7B中将衬底713和衬底729示出为两个分开的衬底，但是应理解，在一些实施例中，衬底713和729可以是单个连续衬底。还应理解，在一些实施例中，可以在衬底713和衬底729下方形成另一单个连续衬底(例如，未示出)，并且将其键合到衬底713和729，以为半导体器件701提供进一步的支持。
在一些实施例中，每个DRAM单元731包括DRAM选择晶体管733和电容器735。DRAM单元731可以是由一个晶体管和一个电容器组成的1T1C单元。应理解的是，DRAM单元731可以是任何合适的配置，例如2T1C单元、3T1C单元等。在一些实施例中，DRAM选择晶体管733形成在衬底729“上”，其中DRAM选择晶体管733的全部或一部分形成在衬底729中和/或直接形成在衬底729上。在一些实施例中，电容器735设置在DRAM选择晶体管733上方。根据一些实施例，每个电容器735包括两个电极，其中之一电连接到相应的DRAM选择晶体管733的一个节点。根据一些实施例，每个DRAM选择晶体管733的另一个节点电连接到DRAM的位线737。每个电容器735的另一个电极可以电连接到公共板739，例如公共接地。应理解，DRAM单元731的结构和配置不限于图7B中的示例，并可以包括任何合适的结构和配置。
在一些实施例中，半导体器件701的第二半导体结构705还包括位于DRAM单元731的阵列上方的互连层741，用以向和从DRAM单元731的阵列传输电信号。互连层741可以包括多个互连，包括互连线和过孔触点。在一些实施例中，互连层741中的互连还包括本地互连，诸如位线触点和字线触点。在一些实施例中，半导体器件701的第二半导体结构705还包括在第二键合界面711处的且在互连层741和DRAM单元731的阵列上方的键合层743。键合层743可以包括多个键合触点745以及围绕并将键合触点745电隔离的电介质。
如图7B所示，半导体器件701的第三半导体结构707包括在第一键合界面709和第二键合界面711处的且在第一半导体结构703的键合层725和第二半导体结构705的键合层743上方的另一键合层747。键合层747可以包括多个键合触点749和围绕并将键合触点749电隔离的电介质。根据一些实施例，一些键合触点749(例如，位于第一半导体结构703正上方的键合触点749的第一集合)在第一键合界面709处与键合触点727接触。根据一些实施例，一些键合触点749(例如，第二半导体结构705正上方的键合触点749的第二集合)在第二键合界面711处与键合触点745接触。第一键合界面709和第二键合界面711可以例如都在第三半导体结构707的底面处在相同的平面中。即，根据一些实施例，第一键合界面709与第二键合界面711齐平。在一些实施例中，半导体器件701的第三半导体结构707还包括在键合层747上方的互连层751，用以传输电信号。互连层751可以包括多个互连，包括互连线和过孔触点。
半导体器件701的第三半导体结构707还可以包括在互连层751和键合层747上方的器件层753。在一些实施例中，器件层753包括在互连层751和键合层747上方的可编程逻辑器件755。在一些实施例中，器件层753还包括在互连层751和键合层747上方的且在可编程逻辑器件755外部的外围电路759。例如，外围电路759可以是用于控制和读出3D NAND存储器串717的阵列和/或DRAM单元731的阵列的外围电路的一部分或全部。在一些实施例中，器件层753中的器件通过互连层751中的互连彼此电连接。例如，外围电路759可以通过互连层751电连接到可编程逻辑器件755。
在一些实施例中，如上所详述的，可编程逻辑器件755包括形成可编程逻辑块(在某些情况下为任何I/O块)的阵列的多个晶体管761。晶体管761可以形成在半导体层763“上”，其中，晶体管761的全部或一部分形成在半导体层763中和/或直接形成在半导体层763上。隔离区(例如，STI)和掺杂区(例如，晶体管761的源极区和漏极区)也可以形成在半导体层763中。晶体管761也可以形成外围电路759。根据一些实施例，晶体管761利用高级逻辑工艺而是高速的(例如90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)。
在一些实施例中，第三半导体结构707还包括设置在器件层753上方的半导体层763。半导体层763可以在可编程逻辑器件755上方并与之接触。半导体层763可以是在其上形成有晶体管761的减薄的衬底。在一些实施例中，半导体层763包括单晶硅。在一些实施例中，半导体层763可以包括多晶硅、非晶硅、SiGe、GaAs、Ge或任何其它合适的材料。半导体层763还可以包括隔离区和掺杂区。
如图7B所示，半导体器件701的第三半导体结构707还可以包括在半导体层763上方的焊盘引出互连层765。焊盘引出互连层765可以包括一个或多个ILD层中的互连，例如触点焊盘767。在一些实施例中，焊盘引出互连层765中的互连可以在半导体器件701与外部电路之间传输电信号，例如，用于焊盘引出目的。在一些实施例中，第三半导体结构707还包括一个或多个触点769，其延伸穿过半导体层763以将焊盘引出互连层765和互连层751、723及741电连接。结果，可编程逻辑器件755(和外围电路759(如果有的话))可以通过互连层751和723以及键合触点749和727电连接到3D NAND存储器串717的阵列，并且可编程逻辑器件755(和外围电路759(如果有的话))也可以通过互连层751和741以及键合触点749和745电连接到DRAM单元731的阵列。而且，第一半导体结构703中的3D NAND存储器串717的阵列通过互连层723、751和741以及键合触点727、749和745电连接到第二半导体结构705中的DRAM单元731的阵列。此外，可编程逻辑器件755、3D NAND存储器串717的阵列以及DRAM单元731的阵列可以通过触点769和焊盘引出互连层765电连接到外部电路。如上所述，根据一些实施例，通过用可编程逻辑器件755替换处理器，第一半导体结构703、第二半导体结构705和第三半导体结构707中的每一个不包括SRAM高速缓存。
图8A和8B示出了根据一些实施例的用于形成具有可编程逻辑器件和外围电路的示例性半导体结构的制造工艺。图9A和9B示出了根据一些实施例的用于形成具有3D NAND存储器串的示例性半导体结构的制造工艺。图10A-10C示出了根据一些实施例的用于形成具有DRAM单元的示例性半导体结构的制造工艺。图11A和11B示出了根据一些实施例的用于形成具有可编程逻辑器件和异构存储器的示例性半导体器件的制造工艺。图12A-12C示出了根据一些实施例的用于切割和键合示例性半导体结构的制造工艺。图13A-13D示出了根据一些实施例的用于键合和切割示例性半导体结构的制造工艺。图16A和16B示出了根据一些实施例的用于形成具有可编程逻辑器件和异构存储器的半导体器件的示例性方法1600的流程图。图17A和17B示出了根据一些实施例的用于形成具有可编程逻辑器件和异构存储器的半导体器件的另一示例性方法1700的流程图。图8A、8B、9A、9B、10A-10C、11A、11B、12A-12C、13A-13D、16A、16B、17A和17B中所示的半导体器件的示例包括图7A和7B所示的半导体器件700和701。将一起描述图8A、8B、9A、9B、10A-10C、11A、11B、12A-12C、13A-13D、16A、16B、17A和17B。应理解，方法1600和1700中示出的操作不是穷举的，并且其它操作也可以在任何所示操作之前、之后或之间执行。此外，某些操作可以同时执行，或以与图16A、16B、17A和17B中所示的不同顺序执行。
如图9A和9B所示，形成包括3D NAND存储器串的阵列和包括多个第一键合触点的第一键合层的第一半导体结构。如图10A-10C所示，形成包括DRAM单元的阵列和包括多个第二键合触点的第二键合层的第二半导体结构。如图8A和8B所示，形成包括可编程逻辑器件、外围电路和包括多个第三键合触点的第三键合层的第三半导体结构。如图11A和11B所示，第三半导体结构与第一半导体结构和第二半导体结构中的每一个以面对面的方式键合，使得第一键合触点在第一键合界面处与第三键合触点的第一集合接触，并且第二键合触点在第二键合界面处与第三键合触点的第二集合接触。
参照图16A，方法1600在操作1602处开始，其中在第一晶圆上形成多个第一半导体结构。第一半导体结构中的至少一个包括NAND存储器单元的阵列和第一键合层，该第一键合层包括多个第一键合触点。第一晶圆可以是硅晶圆。在一些实施例中，为了形成多个第一半导体结构，在第一晶圆上形成NAND存储器单元的阵列。NAND存储器单元的阵列可以是3DNAND存储器串的阵列。在一些实施例中，为了形成多个第一半导体结构，在第一晶圆上还形成NAND存储器单元的阵列的外围电路。
如图12A所示，在第一晶圆1202上形成多个第一半导体结构1204。第一晶圆1202可以包括由划线隔开的多个曝光区。根据一些实施例，第一晶圆1202的每个曝光区包括一个或多个第一半导体结构1204。图9A和9B示出了关于形成第一半导体结构1204的一个示例。
在一些实施例中，为了形成多个第一半导体结构，在第一晶圆上方形成存储叠层，并且形成垂直延伸穿过存储叠层的3D NAND存储器串的阵列。如图9A所示，在硅衬底902(作为第一晶圆1202的一部分，例如，硅晶圆)上方形成经交错的牺牲层(未示出)和电介质层908。经交错的牺牲层和电介质层908可以形成电介质叠层(未示出)。在一些实施例中，每个牺牲层包括氮化硅层，并且每个电介质层908包括氧化硅层。经交错的牺牲层和电介质层908可以通过一种或多种薄膜沉积工艺形成，薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。在一些实施例中，可以通过栅极替换工艺来形成存储叠层904，例如，使用对电介质层908有选择性的牺牲层的湿法/干法蚀刻，并用导体层906填充产生的凹槽来用导体层906替换牺牲层。结果，存储叠层904可以包括经交错的导体层906和电介质层908。在一些实施例中，每个导体层906包括金属层，诸如钨层。应理解，在其它实施例中，可以通过交替沉积导体层(例如，掺杂的多晶硅层)和电介质层(例如，氧化硅层)来形成存储叠层904，而无需栅极替换工艺。在一些实施例中，在存储叠层904和硅衬底902之间形成包括氧化硅的焊盘氧化物层。
如图9A所示，在硅衬底902上方形成3D NAND存储器串910，其中的每一个垂直延伸穿过存储叠层904的经交错的导体层906和电介质层908。在一些实施例中，用以形成3DNAND存储器串910的制造工艺包括使用干法蚀刻/和或湿法蚀刻(例如深反应离子蚀刻(DRIE))穿过存储叠层904并进入硅衬底902来形成沟道孔，然后在沟道孔的下部从硅衬底902外延生长插塞912。在一些实施例中，用以形成3D NAND存储器串910的制造工艺还包括随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺来用诸如存储膜914(例如，隧道层、储存层和阻挡层)和半导体层916的多层填充沟道孔。在一些实施例中，用于形成3DNAND存储串910的制造工艺还包括通过在3D NAND存储串910的上端蚀刻凹槽来在沟道孔的上部形成另一个插塞918，然后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用半导体材料填充凹槽。
方法1600进行到操作1604，如图16A所示，其中在NAND存储器单元的阵列上方形成第一互连层。第一互连层可以包括一个或多个ILD层中的第一多个互连。如图9B所示，可以在存储叠层904和3D NAND存储器串910的阵列上方形成互连层920。互连层920可以包括多个ILD层中的MEOL和/或BEOL的互连，以与3D NAND存储器串910的阵列进行电连接。在一些实施例中，互连层920包括以多种工艺在其中形成的多个ILD层和互连。例如，互连层920中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。用于形成互连的制造工艺还可以包括光刻、化学机械抛光(CMP)、湿法/干法蚀刻或任何其它合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图9B中所示的ILD层和互连可以统称为互连层920。
方法1600进行到操作1606，如图16A所示，其中在第一互连层上方形成第一键合层。第一键合层可以包括多个第一键合触点。如图9B所示，在互连层920上方形成键合层922。键合层922可以包括被电介质围绕的多个键合触点924。在一些实施例中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层920的顶面上。然后，可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)穿过电介质层图案化接触孔，来形成穿过电介质层并与互连层920中的互连接触的键合触点924。接触孔可以用导体(例如，铜)填充。在一些实施例中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、屏障层(barrier layer)和/或种子层。
方法1600进行到操作1608，如图16A所示，其中将第一晶圆切割成多个第一管芯，使得第一管芯中的至少一个包括第一半导体结构中的至少一个。如图12B所示，将第一晶圆1202(如图12A所示)切割成多个管芯1214，使得至少一个管芯1214包括第一半导体结构1204。在一些实施例中，使用晶圆激光切割和/或机械切割技术沿划线切割第一晶圆1202的每个曝光区，从而成为各个管芯1214。管芯1214包括第一半导体结构1204，例如，如图9B所示的结构。
方法1600进行到操作1610，如图16A所示，其中在第二晶圆上形成多个第二半导体结构。第二半导体结构中的至少一个包括DRAM单元的阵列和第二键合层，该第二键合层包括多个第二键合触点。第二晶圆可以是硅晶圆。在一些实施例中，为了形成多个第二半导体结构，在第二晶圆上形成DRAM单元的阵列。在一些实施例中，为了形成DRAM单元的阵列，在第二晶圆上形成多个晶体管，并且在至少一些晶体管上方并与至少一些晶体管接触地形成多个电容器。在一些实施例中，为了形成多个第二半导体结构，还在第二晶圆上形成DRAM单元的阵列的外围电路。
如图12A所示，在第二晶圆1206上形成多个第二半导体结构1208。第二晶圆1206可以包括由划线隔开的多个曝光区。根据一些实施例，第二晶圆1206的每个曝光区包括一个或多个第二半导体结构1208。图10A-10C示出了关于形成第二半导体结构1208的一个示例。
如图10A中所示，在硅衬底1002(作为第二晶圆1206的一部分，例如，硅晶圆)上形成多个晶体管1004。晶体管1004可以通过多种工艺形成，多种工艺包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP以及任何其它合适的工艺。在一些实施例中，通过离子注入和/或热扩散在硅衬底1002中形成掺杂区，其例如用作晶体管1004的源极区和/或漏极区。在一些实施例中，还通过湿法/干法蚀刻和薄膜沉积来在硅衬底1002中形成隔离区(例如，STI)。
如图10B所示，在晶体管1004(即DRAM选择晶体管1004)上方并与之接触地形成多个电容器1006。每个电容器1006可以通过光刻(photography)来图案化以与相应的DRAM选择晶体管1004对准以形成1T1C存储器单元，例如通过将电容器1006的一个电极与相应的DRAM选择晶体管1004的一个节点电连接。在一些实施例中，还形成位线1007和公共板1009，用于将DRAM选择晶体管1004和电容器1006电连接。可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其它合适的工艺的多种工艺来形成电容器1006。从而形成DRAM单元1008的阵列(各个DRAM单元具有DRAM选择晶体管1004和电容器1006)。
方法1600进行到操作1612，如图16A所示，其中在DRAM单元的阵列上方形成第二互连层。第二互连层可以包括一个或多个ILD层中的第二多个互连。如图10C所示，可以在DRAM单元1008的阵列上方形成互连层1014。互连层1014可以包括多个ILD层中的MEOL和/或BEOL的互连，以与DRAM单元1008的阵列进行电连接。在一些实施例中，互连层1014包括以多种工艺在其中形成的多个ILD层和互连。例如，互连层1014中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。用以形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其它合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图10C中所示的ILD层和互连可以统称为互连层1014。
方法1600进行到操作1614，如图16A所示，其中在第二互连层上方形成第二键合层。第二键合层可以包括多个第二键合触点。如图10C所示，在互连层1014上方形成键合层1016。键合层1016可以包括被电介质围绕的多个键合触点1018。在一些实施例中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层1014的顶面上。然后可以通过首先使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化接触孔穿过电介质层，来形成穿过电介质层并与互连层1014中的互连接触的键合触点1018。接触孔可以用导体(例如，铜)填充。在一些实施例中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、屏障层和/或种子层。
方法1600进行到操作1616，如图16A所示，其中将第二晶圆切割成多个第二管芯，使得第二管芯中的至少一个包括第二半导体结构中的至少一个。如图12B所示，将第二晶圆1206(如图12A所示)切割成多个管芯1216，使得至少一个管芯1216包括第二半导体结构1208。在一些实施例中，使用晶圆激光切割和/或机械切割技术沿划线从第二晶圆1206切割第二晶圆1206的每个曝光区，从而成为各个管芯1216。管芯1216包括第二半导体结构1208，例如，图10C所示的结构。
方法1600进行到操作1618，如图16B所示，其中在第三晶圆上形成多个第三半导体结构。第三半导体结构中的至少一个包括可编程逻辑器件和第三键合层，该第三键合层包括多个第三键合触点。第三晶圆可以是硅晶圆。在一些实施例中，为了形成多个第三半导体结构，在第三晶圆上形成可编程逻辑器件。在一些实施例中，为了形成可编程逻辑器件，在第三晶圆上形成多个晶体管。在一些实施例中，为了形成多个第三半导体结构，在第三晶圆上也形成NAND存储器单元的阵列或DRAM单元的阵列中的至少一个的外围电路。
如图12A所示，在第三晶圆1210上形成多个第三半导体结构1212。第三晶圆1210可以包括由划线分开的多个曝光区。根据一些实施例，第三晶圆1210的每个曝光区包括一个或多个第三半导体结构1212。图8A和8B示出了关于形成第三半导体结构1212的一个示例。
如图8A所示，通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP以及任何其它合适的工艺的多种工艺在硅衬底802(作为第三晶圆1210的一部分，例如，硅晶圆)上形成多个晶体管804。在一些实施例中，通过离子注入和/或热扩散来在硅衬底802中形成掺杂区，其例如用作晶体管804的源极区和/或漏极区。在一些实施例中，还通过湿法/干法蚀刻和薄膜沉积来在硅衬底802中形成隔离区(例如，STI)。晶体管804可以在硅衬底802上形成器件层806。在一些实施例中，器件层806包括可编程逻辑器件808和外围电路812。
方法1600进行到操作1620，如图16B所示，其中在可编程逻辑器件上方形成第三互连层。第三互连层可以包括一个或多个ILD层中的第三多个互连。如图8B所示，可以在包括可编程逻辑器件808的器件层806上方形成互连层814。互连层814可以包括多个ILD层中的MEOL和/或BEOL的互连，以与器件层806进行电连接。在一些实施例中，互连层814包括以多种工艺在其中形成的多个ILD层和互连。例如，互连层814中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。用以形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其它合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图8B中所示的ILD层和互连可以统称为互连层814。
方法1600进行到操作1622，如图16B所示，其中在第三互连层上方形成第三键合层。第三键合层可以包括多个第三键合触点。如图8B所示，在互连层814上方形成键合层816。键合层816可以包括被电介质围绕的多个键合触点818。在一些实施例中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层814的顶面上。然后可以通过首先使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化接触孔穿过电介质层，来形成穿过电介质层并与互连层814中的互连接触的键合触点818。接触孔可以用导体(例如铜)填充。在一些实施例中，填充接触孔包括在沉积导体之前沉积屏障层、粘合层、和/或种子层。
方法1600进行到操作1624，如图16B所示，其中将第三晶圆切割成多个第三管芯，使得第三管芯中的至少一个包括第三半导体结构中的至少一个。如图12B所示，将第三晶圆1210(如图12A所示)切割成多个管芯1218，使得至少一个管芯1218包括第三半导体结构1212。在一些实施例中，使用晶圆激光切割和/或机械切割技术沿划线从第三晶圆1210切割第三晶圆1210的每个曝光区，从而成为各个管芯1218。管芯1218包括第三半导体结构1212，例如，图8B所示的结构。
方法1600进行到操作1626，如图16B所示，其中将第三管芯与第一管芯和第二管芯中的每一个以面对面的方式键合，使得将第三半导体结构键合到第一半导体结构和第二半导体结构中的每一个。第一键合触点在第一键合界面处与第三键合触点的第一集合接触，第二键合触点在第二键合界面处与第三键合触点的第二集合接触。键合可以是混合键合。在一些实施例中，在键合之后，第三半导体结构在第一半导体结构和第二半导体结构上方。在一些实施例中，在键合之后，第三半导体结构在第一半导体结构和第二半导体结构下方。
如图12C中所示，管芯1218与管芯1214和1216中的每一个以面对面的方式键合，使得第三半导体结构1212在第一键合界面1220处键合到第一半导体结构1204，并在第二键合界面1222处键合到第二半导体结构1208。第一键合界面1220和第二键合界面1222可以在相同的平面中。尽管如图12C所示，第三半导体结构1212在键合之后在第一半导体结构1204和第二半导体结构1208下方，但是应理解，在一些实施例中，第三半导体结构1212在键合之后可以在第一半导体结构1204和第二半导体结构1208上方。图11A示出了关于键合第一半导体结构1204、第二半导体结构1208和第三半导体结构1212的示例。
如图11A所示，将硅衬底902和在其上形成的部件(例如，存储叠层904和穿过其形成的3D NAND存储器串910的阵列)上下颠倒。面朝下的键合层922与面朝上的键合层816(即以面对面的方式)键合，从而形成第一键合界面1102(如图11B所示)。类似地，将硅衬底1002和在其上形成的部件(例如，DRAM单元1012)上下颠倒。面朝下的键合层1016与面朝上的键合层816(即也以面对面的方式)键合，从而形成第二键合界面1104(如图11B所示)。即，可以以面对面的方式彼此相邻地将硅衬底902和1002及其上形成的部件与硅衬底802及其上形成的部件键合，使得第一键合界面1102和第二键合界面1104彼此齐平并在相同的平面上。在一些实施方案中，在键合之前将处理工艺(例如，等离子体处理、湿法处理和/或热处理)应用于键合表面。尽管未在图11A中示出，但可以将硅衬底802和其上形成的部件(例如，包括可编程逻辑器件808和外围电路812的器件层806)上下颠倒，面朝下的键合层816可以与面朝上的键合层922和1016中的每一个(即以面对面的方式)键合，从而形成第一键合界面1102和第二键合界面1104。
在键合之后，键合层922中的键合触点924与键合层816中的一些键合触点818(在硅衬底902正下方的第一键合触点818集合)彼此对准并接触，使得存储叠层904和穿过其形成的3D NAND存储器串910的阵列可以电连接到器件层806(例如，其中的可编程逻辑器件808和外围电路812)。类似地，在键合之后，键合层1016中的键合触点1018与键合层816中的一些键合触点818(在硅衬底1002正下方的键合触点818的第二集合)彼此对准并接触，使得DRAM的阵列单元1012可以电连接到器件层806(例如，其中的可编程逻辑器件808和外围电路812)。应理解，在经键合的芯片中，器件层806(例如，其中的可编程逻辑器件808和外围电路812)可以在存储叠层904、3D NAND存储器串910的阵列和DRAM单元1012的阵列的上方或下方。然而，在键合之后，第一键合界面1102和第二键合界面1104可以形成在器件层806(例如，其中的可编程逻辑器件808和外围电路812)与存储叠层904(以及穿过其形成的3D NAND存储器串910的阵列)和DRAM单元1012的阵列之间，如图11B所示。
方法1600进行到操作1628，如图16B所示，其中将第三晶圆或第一和第二晶圆中的每一个减薄以形成半导体层。在一些实施例中，将在键合之后在第一半导体结构的第一晶圆和第二半导体结构的第二晶圆上方的第三半导体结构的第三晶圆减薄以形成半导体层。在一些实施例中，将在键合之后在第三半导体结构的第三晶圆上方的第一半导体结构的第一晶圆和第二半导体结构的第二晶圆减薄以分别形成第一半导体层和第二半导体层。
如图11B所示，将经键合的芯片顶部的硅衬底902(如图11A所示)减薄，使得经减薄的顶部衬底可用作第一半导体层1106，例如，单晶硅层或多晶硅层。类似地，将经键合的芯片顶部的硅衬底1002(如图11A所示)减薄，使得经减薄的顶部衬底可以用作第二半导体层1108，例如，单晶硅层。在一个示例中，例如，使用蚀刻和CMP工艺的组合，经减薄的衬底的厚度可以在约1μm和约20μm之间、诸如在1μm和20μm之间(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、由这些值中的任何一个值为下端界定的任何范围、或在由这些值中的任何两个值限定的任何范围中)。应理解，在一些实施例中，通过进一步应用附加的蚀刻工艺，可以将经减薄的衬底的厚度进一步减小到1μm以下，例如在亚微米范围内。应理解，在一些实施例中，第一半导体层1106和第二半导体层1108可以是单个连续的半导体层。还应理解，在一些实施例中，可以在第一半导体层1106和第二半导体层1108上形成另一单个连续的半导体层。还应理解，当硅衬底802是在经键合的芯片顶部的衬底时，可以通过减薄硅衬底802来形成另一半导体层。
方法1600进行到操作1630，如图16B所示，其中在半导体层上方形成焊盘引出互连层。如图11B所示，在第一半导体层1106上方形成第一焊盘引出互连层1110，在第二半导体层1108上方形成第二焊盘引出互连层1112。焊盘引出互连层1110和1112可以包括形成在一个或多个ILD层中的互连，诸如焊盘触点1114和1116。焊盘触点1114和1116可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂的硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氧氮化硅、低k电介质或其任何组合。在一些实施例中，在键合和减薄之后，例如通过湿法/干法蚀刻，然后将导电材料沉积，以分别垂直延伸穿过第一半导体层1106和第二半导体层1108，来形成触点1118和1120。触点1118和1120可以分别与第一焊盘互连层1110和第二焊盘互连层1112中的互连接触。
代替如上关于图12A-12C、16A和16B中所描述的基于在切割之后的管芯对管芯键合的封装方案，图13A-13D、17A和17B示出了根据一些实施例的基于管芯对晶圆键合的另一封装方案。上面关于图16A和16B中的方法1600描述了图17A和17B中的方法1700的操作1602、1604、1606、1608、1610、1612、1614、1616、1618、1620和1622，因此不再重复。如图13A所示，在第一晶圆1302上形成多个第一半导体结构1304。第一晶圆1302可以包括由划线隔开的多个曝光区。根据一些实施例，第一晶圆1302的每个曝光区包括一个或多个第一半导体结构1304。图9A和9B示出了形成第一半导体结构1304的一个示例。类似地，在第二晶圆1306上形成多个第二半导体结构1308。第二晶圆1306可以包括由划线隔开的多个曝光区。根据一些实施例，第二晶圆1306的每个曝光区包括一个或多个第二半导体结构1308。图10A-10C示出了关于形成第二半导体结构1308的一个示例。类似地，在第三晶圆1310上形成多个第三半导体结构1312。第三晶圆1310可以包括由划线隔开的多个曝光区。根据一些实施例，第三晶圆1310的每个曝光区包括一个或多个第三半导体结构1312。图8A和8B示出了关于形成第三半导体结构1312的一个示例。
如图13B所示，将第一晶圆1302(如图13A所示)切割成多个管芯1314，使得至少一个管芯1314包括第一半导体结构1304。在一些实施例中，使用晶圆激光切割和/或机械切割技术沿划线从第一晶圆1302切割第一晶圆1302的每个曝光区，从而成为各个管芯1314。管芯1314包括第一半导体结构1304，例如，图9B所示的结构。类似地，将第二晶圆1306(如图13A中所示)切割成多个管芯1316，使得至少一个管芯1316包括第二半导体结构1308。在一些实施例中，使用晶圆激光切割和/或机械切割技术沿划线从第二晶圆1306切割第二晶圆1306的每个曝光区，从而成为各个管芯1316。管芯1316包括第二半导体结构1308，例如，图10C所示的结构。
方法1700进行到操作1702，如图17B中所示，其中第三晶圆与至少一个第一管芯和至少一个第二管芯中的每一个以面对面的方式键合以形成经键合的结构，使得至少一个第三半导体结构键合到第一半导体结构和第二半导体结构中的每一个。第一键合触点在第一键合界面处与第三键合触点的第一集合接触，并且第二键合触点在第二键合界面处与第三键合触点的第二集合接触。
如图13C所示，第三晶圆1310与包括第一半导体结构1304的管芯1314和包括第二半导体结构1308的管芯1316中的每一个以面对面的方式键合，使得第一半导体结构1304在第一键合界面1318处键合到第三半导体结构1312，并且第二半导体结构1308在第二键合界面1320处键合到第三半导体结构1312。尽管如图13C所示，第一半导体结构1304和第二半导体结构1308在键合之后在第三半导体结构1312上方，但是应理解，在一些实施例中，第三半导体结构1312在键合之后可以在第一半导体结构1304和第二半导体结构1308上方。图11A示出了关于形成经键合的第一半导体结构1304、第二半导体结构1308和第三半导体结构1312的一个示例。
方法1700进行到操作1704，如图17B所示，其中将第三晶圆或第一和第二晶圆中的每一个减薄以形成半导体层。在一些实施例中，将在键合之后在第一半导体结构的第一晶圆和第二半导体结构的第二晶圆上方的第三半导体结构的第三晶圆减薄以形成半导体层。在一些实施例中，将在键合之后在第三半导体结构的第三晶圆上方的第一半导体结构的第一晶圆和第二半导体结构的第二晶圆减薄以分别形成第一半导体层和第二半导体层。
如图11B中所示，将经键合的芯片顶部的硅衬底902(如图11A所示)减薄，使得减薄的顶部衬底可用作第一半导体层1106，例如，单晶硅层或多晶硅层。类似地，将经键合的芯片顶部的硅衬底1002(如图11A所示)减薄，使得经减薄的顶部衬底可以用作第二半导体层1108，例如单晶硅层。在一个示例中，例如，使用蚀刻和CMP工艺的组合，经减薄的衬底的厚度可以在约1μm和约20μm之间、例如在1μm和20μm之间(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、由这些值中的任何一个值为下端界定的任何范围、或在由这些值中的任何两个值限定的任何范围中)。应理解，在一些实施例中，通过进一步应用附加的蚀刻处理，可以将经减薄的衬底的厚度进一步减小到1μm以下，例如在亚微米范围内。应理解，在一些实施例中，第一半导体层1106和第二半导体层1108可以是单个连续的半导体层。还应理解，在一些实施例中，可以在第一半导体层1106和第二半导体层1108上形成另一单个连续的半导体层。还应理解，当硅衬底802是在经键合的芯片顶部的衬底时，可以通过减薄硅衬底802来形成另一半导体层。
方法1700进行到操作1706，如图17B所示，其中在半导体层上方形成焊盘引出互连层。如图11B所示，在第一半导体层1106上方形成第一焊盘引出互连层1110，在第二半导体层1108上方形成第二焊盘引出互连层1112。焊盘引出互连层1110和1112可以包括形成在一个或多个ILD层中的互连，诸如焊盘触点1114和1116。焊盘触点1114和1116可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂的硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氧氮化硅、低k电介质或其任何组合。在一些实施例中，在键合和减薄之后，例如通过湿法/干法蚀刻，然后沉积导电材料，以分别垂直延伸穿过第一半导体层1106和第二半导体层1108，来形成触点1118和1120。触点1118和1120可以分别与第一焊盘互连层1110和第二焊盘互连层1112中的互连接触。
方法1700进行到操作1708，如图17B所示，其中将经键合的结构切割成多个管芯。管芯中的至少一个包括经键合的第一、第二和第三半导体结构。如图13D所示，将经键合的结构(如图13C所示)切割成多个管芯1322。管芯1322中的至少一个包括经键合的第一半导体结构1304、第二半导体结构1308和第三半导体结构1312。在一些实施例中，使用晶圆激光切割和/或机械切割技术沿划线从经键合的结构切割经键合的结构的每个曝光区，从而成为各个管芯1322。管芯1322可以包括经键合的第一半导体结构1304、第二半导体结构1308和第三半导体结构1312，例如，图11B所示的结构。
应理解，在一些实施例中，本文公开的NAND存储器可以包括除3D NAND存储器串的阵列之外或代替3D NAND存储器串的阵列的2D NAND存储器单元的阵列。图14示出了根据一些实施例的具有2D NAND存储器单元的示例性半导体结构1400的横截面。半导体结构1400包括NAND闪存设备，其中以衬底1402上的2D NAND存储器单元1403的阵列的形式提供存储器单元。2D NAND存储器单元1403的阵列可以包括多个2D NAND存储串，其中每个2D NAND存储串都包括分别通过源极/漏极1405(类似于NAND栅极)和在2D NAND存储器串的端部的两个选择晶体管1407串联连接的多个存储器单元。在一些实施例中，每个2D NAND存储器单元1403包括具有垂直堆叠的浮栅1409和控制栅极1411的浮栅晶体管。在一些实施例中，浮栅晶体管还包括电介质层，诸如垂直设置在控制栅极1411和浮栅1409之间的阻挡层和设置在浮栅1409下方的隧道层。可以在源极/漏极1405之间和栅极叠层(包括隧道层、浮栅1409、阻挡层和控制栅极1411)下方横向地形成沟道。根据一些实施例，每个沟道由通过控制栅极1411施加到相应的栅极叠层的电压信号控制。应理解，2D NAND存储器单元1403可以包括电荷俘获晶体管，其用储存层代替浮栅1409。
在一些实施例中，半导体结构1400还包括在2D NAND存储器单元1403的阵列上方的互连层1413，用以向和从2D NAND存储器单元1403的阵列传输电信号。互连层1413可以包括多个互连，包括互连线和过孔触点。在一些实施例中，互连层1413中的互连还包括本地互连，诸如位线触点和字线触点。在一些实施例中，半导体结构1400还包括在互连层1413和2DNAND存储器单元1403的阵列上方的键合层1415。键合层1415可以包括多个键合触点1417以及围绕并将键合触点1417电隔离的电介质。
应理解，尽管上面公开的其中形成有可编程逻辑器件的第三半导体结构(例如，706和707)各自都包括NAND存储器和/或DRAM的外围电路(例如，720和759)，但在一些实施例中，外围电路的全部或一部分可以不包括在经键合的半导体器件中的第三半导体结构中。还应理解，尽管上面公开的其中形成有NAND存储器的第一半导体结构(例如702和703)各自都不包括NAND存储器的外围电路，但是在一些实施例中，外围电路的全部或一部分可以包括在经键合的半导体器件中的第一半导体结构中。还应理解，尽管上面公开的其中形成有DRAM的第二半导体结构(例如，704和705)各自都不包括DRAM的外围电路，但是在一些实施例中，外围电路的全部或一部分可以包括在经键合的半导体器件中的第二半导体结构中。
图15A示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构1500的横截面。仅出于说明性目的，半导体结构1500中的NAND存储器1504包括垂直延伸穿过衬底1502上方的存储叠层715的3D NAND存储器串717的阵列，如以上关于图7B的第一半导体结构703中详细描述地。在半导体结构703和1500两者中的相似结构的细节(例如，材料、制造工艺、功能等)不再重复。应理解，在其它实施例中，NAND存储器1504可以包括2DNAND存储器单元(例如，1403)的阵列。
如图15A中所示，半导体结构1500还包括外围电路1506，该外围电路1506形成在衬底1502上和NAND存储器1504(例如，3D NAND存储器串717的阵列)的外部。NAND存储器1504以及NAND存储器1504的外围电路1506都可以形成在相同的平面中，例如，在衬底1502上。外围电路1506可以是用于读出和控制NAND存储器1504的外围电路的全部或一部分，包括页缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施例中，外围电路1506包括多个晶体管1508。晶体管1508可以形成在衬底1502“上”，其中晶体管1508的全部或一部分形成在衬底1502中(例如，在衬底1502的顶面下方)和/或直接形成在衬底1502上。隔离区(例如，STI)和掺杂区(例如，晶体管1508的源极区和漏极区)也可以形成在衬底1502中。根据一些实施例，晶体管1508利用高级逻辑工艺而是高速的(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)。
在一些实施例中，半导体结构1500还包括在NAND存储器1504(例如，存储叠层715、3D NAND存储器串717)和外围电路1506上方的互连层1510，用以向和从3D NAND存储器串717和外围电路1506传输电信号。互连层1510可以包括多个互连，包括互连线和过孔触点。NAND存储器1504(例如，3D NAND存储器串717)和外围电路1506也可以通过互连层1510中的互连电连接。在一些实施例中，半导体结构1500还包括在互连层1510、存储叠层715(和穿过其的3D NAND存储器串717)以及外围电路1506上方的键合层1512。键合层1512可以包括多个键合触点1514和围绕并将键合触点1514电隔离的电介质。
相同的半导体结构中的NAND存储器和NAND存储器的外围电路的相对位置不限于在如图15A所示的相同的平面中。在一些实施例中，NAND存储器的外围电路在NAND存储器上方。在一些实施例中，NAND存储器的外围电路在NAND存储器下方。图15B示出了根据一些实施例的具有NAND存储器和外围电路的另一示例性半导体结构1501的横截面。半导体结构1501类似于半导体结构703，两者都包括存储叠层715、3D NAND存储器串717的阵列、在存储叠层715上方的互连层723及在互连层723上方的键合层725。因此，在半导体结构703和1501两者中的相似结构(例如，材料、制造工艺、功能等)的细节不再重复。
与半导体结构703不同，半导体结构1501还包括在衬底1503上的存储叠层715(以及穿过其中的3D NAND存储器串717)下方的外围电路1507。外围电路1507可以是用于读出和控制3D NAND存储器串717的外围电路的全部或一部分，包括页缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施例中，外围电路1507包括多个晶体管1509。晶体管1509可以形成在衬底1503“上”，其中晶体管1509的全部或一部分形成在衬底1503中(例如，在衬底1503的顶面下方)和/或直接形成在衬底1503上。隔离区(例如，STI)和掺杂区(例如，晶体管1509的源极区和漏极区)也可以形成在衬底1503中。根据一些实施例，晶体管1509利用高级逻辑工艺而是高速的(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)。
在一些实施例中，半导体结构1501还包括垂直形成在外围电路1507和存储叠层715(以及穿过其中的3D NAND存储器串717)之间的互连层1511，以将3D NAND存储器串717和外围电路1507电连接，用于在3D NAND存储器串717和外围电路1507之间传输电信号。互连层1511可以包括多个互连，包括互连线和过孔触点。3D NAND存储器串717和外围电路1507也可以通过互连层1511中的互连电连接。在一些实施例中，半导体结构1501还包括其上方可以形成有存储叠层715(以及穿过其中的3D NAND存储器串717)的半导体层1505。半导体层1505可以是例如通过一种或多种薄膜沉积工艺形成在互连层1511上方的多晶硅层。然后可以在半导体层1505上方形成存储叠层715。应理解，尽管如图15B所示，外围电路1507在存储叠层715(以及穿过其中的3D NAND存储器串717)下方，但在一些实施例中，外围电路1507可以在存储叠层715(以及穿过其中的3D NAND存储器串717)上方。
尽管在图15A和15B中的半导体结构1500和1501包括NAND闪存，但是应理解，包括DRAM的半导体结构可以具有与半导体结构1500和1501相似的配置。例如，如本文所公开的包括DRAM的半导体结构(例如，704和705)也可以包括DRAM单元的外围电路的全部或部分。DRAM单元的外围电路可以与DRAM单元相比在相同的平面中(例如，在DRAM单元阵列的外部)，在DRAM单元阵列上方和/或在DRAM单元阵列下方。
如上所述，根据一些实施例，根据方法1600或方法1700制造的具有可编程逻辑器件和异构存储器的半导体器件在制造时具有未限定的功能，并且需要在制造后进行编程以执行其期望的功能。例如，图18是根据一些实施例的用于对具有可编程逻辑器件的半导体器件进行编程的示例性方法1800的流程图。图18中描述的半导体器件可以是本文描述的任何半导体器件，包括例如分别在图7A和7B所示的半导体器件700和701。
参照图18，方法1800开始于操作1802，其中，规定要由具有可编程逻辑器件(例如，FPGA)的半导体器件执行的功能。例如，在这个阶段，可以将I/O接口、不同级别的功能行为和/或模块及其内部接口以及系统时钟定义为功能规定。方法1800进行到操作1804，如图18所示，其中功能规范以诸如VHDL或Verilog的HDL的形式提供。例如，可以创建和模拟HDL中的寄存器传输级别(RTL)描述。方法1800进行到操作1806，如图18所示，其中合成在HDL中规定的设计。例如，针对可编程逻辑器件的位流/网表可以由逻辑合成工艺生成，该过程将(例如，在RTL处的)期望的功能行为的抽象规定转化为逻辑块级别的设计。方法1800进行到操作1808，如图18所示，其中将逻辑块放置和布线(互连)在可编程逻辑器件的网格上。例如，可执行自动的放置布线过程以基于网表生成管脚，该管脚将用于与可编程逻辑器件外部的部件连接。可以通过电子设计自动化(EDA)工具来执行操作1802、1804、1806和1808。
方法1800进行到操作1810，如图18所示，其中配置了具有可编程逻辑器件的半导体器件。例如，一旦设计和验证过程完成，则可以使用例如使用FPGA供应商的专有软件生成的二进制文件来配置可编程逻辑器件。在一个示例中，位流格式的此文件通过接口(例如，串行接口(JTAG))传输/下载到FPGA中，或到半导体器件中的存储设备(例如，DRAM和/或NAND存储器)。应理解，在一些实施例中，方法1800可以进行到操作1812，如图18所示，其中可以以动态方式部分地重新配置具有可编程逻辑器件的半导体器件，而其余的可编程逻辑器件设计继续起作用。例如，可以通过将部分位流下载到半导体器件中的FPGA中来重配置运行中的FPGA设计中的可编程逻辑块的子集。部分重配置可以允许动态改变运行中的FPGA设计内的功能模块。
根据本公开内容的一个方面，一种半导体器件包括NAND存储器单元的阵列和第一键合层，第一键合层包括多个第一键合触点。该半导体器件还包括第二半导体结构，第二半导体结构包括DRAM单元的阵列和第二键合层，第二键合层包括多个第二键合触点。半导体器件还包括第三半导体结构，第三半导体结构包括可编程逻辑器件和第三键合层，第三键合层包括多个第三键合触点。半导体器件还包括在第一键合层和第三键合层之间的第一键合界面、以及在第二键合层和第三键合层之间的第二键合界面。第一键合触点在第一键合界面处与第三键合触点的第一集合接触。第二键合触点在第二键合界面处与第三键合触点的第二集合接触。第一键合界面和第二键合界面是在相同的平面中的。
在一些实施例中，第三半导体结构包括衬底、在衬底上的可编程逻辑器件以及在可编程逻辑器件上方的第三键合层。
在一些实施例中，第一半导体结构包括在第三键合层上方的第一键合层、在第一键合层上方的NAND存储器单元的阵列、以及在NAND存储器单元的阵列上方并与之接触的第一半导体层。在一些实施例中，NAND存储器单元的阵列包括3D NAND存储器串或2D NAND存储器单元中的至少一个。
在一些实施例中，半导体结构还包括在第一半导体层上方的第一焊盘引出互连层。在一些实施例中，第一半导体层包括单晶硅。在一些实施例中，第一半导体层包括多晶硅。
在一些实施例中，第二半导体结构包括在第三键合层上方的第二键合层、在第二键合层上方的DRAM单元阵列以及在DRAM单元阵列上方并与之接触的第二半导体层。
在一些实施例中，半导体结构还包括在第二半导体层上方的第二焊盘引出互连层。在一些实施例中，第二半导体层包括单晶硅。
在一些实施例中，第一半导体结构包括第一衬底、在第一衬底上的NAND存储器单元的阵列以及在NAND存储器单元的阵列上方的第一键合层。在一些实施例中，NAND存储器单元的阵列包括3D NAND存储器串或2D NAND存储器单元中的至少一个。
在一些实施例中，第二半导体结构包括第二衬底、在第二衬底上的DRAM单元的阵列、以及在DRAM单元的阵列上方的第二键合层。
在一些实施例中，第三半导体结构包括在第一键合层和第二键合层上方的第三键合层、在第三键合层上方的可编程逻辑器件、以及在可编程逻辑器件上方并与之接触的第三半导体层。
在一些实施例中，半导体结构还包括在第三半导体层上方的焊盘引出互连层。在一些实施例中，第三半导体层包括单晶硅。
在一些实施例中，第一半导体结构还包括NAND存储器单元的阵列的外围电路。在一些实施例中，第二半导体结构还包括DRAM单元的阵列的外围电路。在一些实施例中，第三半导体结构还包括NAND存储器单元的阵列或DRAM单元的阵列中的至少一个的外围电路。
在一些实施例中，第一半导体结构包括垂直位于第一键合层和NAND存储器单元的阵列之间的第一互连层，第二半导体结构包括垂直位于第二键合层和DRAM单元的阵列之间的第二互连层，并且第三半导体结构包括垂直位于第三键合层和可编程逻辑器件之间的第三互连层。
在一些实施例中，可编程逻辑器件是通过第一互连层和第三互连层、第一键合触点和第三键合触点的第一集合电连接到NAND存储器单元的阵列的，及可编程逻辑器件是通过第二互连层和第三互连层、第二键合触点和第三键合触点的第二集合电连接到DRAM单元的阵列的。
在一些实施例中，NAND存储器单元的阵列是通过第一、第二和第三互连层以及第一、第二和第三键合触点电连接到DRAM单元的阵列的。
在一些实施例中，可编程逻辑器件包括多个可编程逻辑块。
在一些实施例中，第一、第二和第三半导体结构中的每一个不包括静态随机存取存储器(SRAM)高速缓存。
根据本公开内容的另一方面，公开了一种用于形成半导体器件的方法。在第一晶圆上形成多个第一半导体结构。第一半导体结构中的至少一个包括NAND存储器单元的阵列和第一键合层，第一键合层包括多个第一键合触点。将第一晶圆切割成多个第一管芯，使得第一管芯中的至少一个包括第一半导体结构中的至少一个。在第二晶圆上形成多个第二半导体结构。第二半导体结构中的至少一个包括DRAM单元的阵列和第二键合层，第二键合层包括多个第二键合触点。将第二晶圆切割成多个第二管芯，使得第二管芯中的至少一个包括第二半导体结构中的至少一个。在第三晶圆上形成多个第三半导体结构。第三半导体结构中的至少一个包括可编程逻辑器件和第三键合层，第三键合层包括多个第三键合触点。将第三晶圆切割成多个第三管芯，使得第三管芯中的至少一个包括第三半导体结构中的至少一个。将第三管芯与第一管芯和第二管芯中的每一个以面对面的方式键合，使得将第三半导体结构键合到第一半导体结构和第二半导体结构中的每一个。第一键合触点在第一键合界面处与第三键合触点的第一集合接触。第二键合触点在第二键合界面处与第三键合触点的第二集合接触。
在一些实施例中，为了形成多个第一半导体结构，在第一晶圆上形成NAND存储器单元的阵列，在NAND存储器单元的阵列上方形成第一互连层，及在第一互连层上方形成第一键合层。在一些实施例中，为了形成多个第一半导体结构，在第一晶圆上形成NAND存储器单元的阵列的外围电路。
在一些实施例中，为了形成多个第二半导体结构，在第二晶圆上形成DRAM单元的阵列，在DRAM单元的阵列上方形成第二互连层，以及在第二互连层上方形成第二键合层。在一些实施例中，为了形成多个第二半导体结构，在第二晶圆上形成DRAM单元的阵列的外围电路。
在一些实施例中，为了形成多个第三半导体结构，在第三晶圆上形成可编程逻辑器件，在可编程逻辑器件上方形成第三互连层，并且在第三互连层上方形成第三键合层。在一些实施例中，为了形成多个第三半导体结构，在第三晶圆上形成NAND存储器单元的阵列或DRAM单元的阵列中的至少一个的外围电路。
在一些实施例中，在键合之后，第三半导体结构在第一半导体结构和第二半导体结构上方。在一些实施例中，在键合之后将第三晶圆减薄以形成半导体层，及在半导体层上方形成焊盘引出互连层。
在一些实施例中，在键合之后，第三半导体结构在第一半导体结构和第二半导体结构下方。在一些实施例中，在键合之后将第一晶圆和第二晶圆减薄以分别形成第一半导体层和第二半导体层，以及分别在第一半导体层和第二半导体层上方形成第一焊盘引出互连层和第二焊盘引出互连层。
在一些实施例中，键合包括混合键合。
根据本公开内容的又一方面，公开了一种用于形成半导体器件的方法。在第一晶圆上形成多个第一半导体结构。第一半导体结构中的至少一个包括NAND存储器单元的阵列和第一键合层，第一键合层包括多个第一键合触点。将第一晶圆切割成多个第一管芯，使得第一管芯中的至少一个包括第一半导体结构中的至少一个。在第二晶圆上形成多个第二半导体结构。第二半导体结构中的至少一个包括DRAM单元的阵列和第二键合层，第二键合层包括多个第二键合触点。将第二晶圆切割成多个第二管芯，使得第二管芯中的至少一个包括第二半导体结构中的至少一个。在第三晶圆上形成多个第三半导体结构。第三半导体结构中的至少一个包括可编程逻辑器件和第三键合层，第三键合层包括多个第三键合触点。将第三晶圆与至少一个第一管芯和至少一个第二管芯中的每一个以面对面的方式键合以形成经键合的结构，使得将至少一个第三半导体结构键合到第一半导体结构和第二半导体结构中的每一个。第一键合触点在第一键合界面处与第三键合触点的第一集合接触。第二键合触点在第二键合界面处与第三键合触点的第二集合接触。将经键合的结构切割成多个管芯。管芯中的至少一个包括经键合的第一、第二和第三半导体结构。
在一些实施例中，为了形成多个第一半导体结构，在第一晶圆上形成NAND存储器单元的阵列，在NAND存储器单元的阵列上方形成第一互连层，以及在第一互连层上方形成第一键合层。在一些实施例中，为了形成多个第一半导体结构，在第一晶圆上形成NAND存储器单元的阵列的外围电路。
在一些实施例中，为了形成多个第二半导体结构，在第二晶圆上形成DRAM单元的阵列，在DRAM单元的阵列上方形成第二互连层，及在第二互连层上方形成第二键合层。在一些实施例中，为了形成多个第二半导体结构，在第二晶圆上形成DRAM单元的阵列的外围电路。
在一些实施例中，为了形成多个第三半导体结构，在第三晶圆上形成可编程逻辑器件，在可编程逻辑器件上方形成第三互连层，并在第三互连层上方形成第三键合层。在一些实施例中，为了形成多个第三半导体结构，在第三晶圆上形成NAND存储器单元的阵列或DRAM单元的阵列中的至少一个的外围电路。
在一些实施例中，在键合之后，第三半导体结构在第一半导体结构和第二半导体结构上方。在一些实施例中，在键合之后将第三晶圆减薄以形成半导体层，及在半导体层上方形成焊盘引出互连层。
在一些实施例中，在键合之后，第三半导体结构在第一半导体结构和第二半导体结构下方。在一些实施例中，在键合之后将第一晶圆和第二晶圆减薄以分别形成第一半导体层和第二半导体层，以及分别在第一半导体层和第二半导体层上方形成第一焊盘引出互连层和第二焊盘引出互连层。
在一些实施例中，键合包括混合键合。
根据本公开内容的又一方面，一种半导体器件包括：逻辑管芯，包括可编程逻辑块的阵列；存储器管芯，包括具有多种类型的存储器的存储器块的阵列；以及逻辑管芯和存储器管芯之间的键合界面，使得可编程逻辑块的阵列是通过键合界面电连接到存储器块的阵列的。
在一些实施例中，多种类型的存储器包括NAND存储器、DRAM和PCM。
在一些实施例中，多种类型的存储器不包括SRAM。
在一些实施例中，逻辑管芯或存储器管芯中的至少一个还包括多个逻辑电路。
在一些实施例中，逻辑管芯的可编程逻辑块的阵列和存储器管芯的存储器块的阵列不共享SRAM高速缓存。
以上对具体实施例的描述将从而揭示本公开内容的一般性质，使得其它人可以通过应用本领域技术内的知识容易地修改和/或适应这类具体实施例的各种应用，无需过度实验，且不脱离本公开内容的一般概念。因此，基于本文给出的教导和指导，这样的适应和修改旨在处于所公开的实施例的等同变换的含义和范围内。应理解，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上面已借助于功能构件块描述了本公开内容的实施例，该功能构件块示出了规定的功能及其关系的实现。为了描述的方便，本文任意定义了这些功能构件块的边界。只要适当地执行了规定的功能和关系，就可以定义可替换的边界。
发明内容和摘要部分可以阐述如由发明人设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求书。
本公开内容的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同变换来定义。

Claims (53)

1.一种半导体器件，包括：
第一半导体结构，所述第一半导体结构包括NAND存储器单元的阵列和第一键合层，所述第一键合层包括多个第一键合触点；
第二半导体结构，所述第二半导体结构包括动态随机存取存储器DRAM单元的阵列和第二键合层，所述第二键合层包括多个第二键合触点；
第三半导体结构，所述第三半导体结构包括可编程逻辑器件和第三键合层，所述第三键合层包括多个第三键合触点；
在所述第一键合层和所述第三键合层之间的第一键合界面，所述第一键合触点是在所述第一键合界面处与所述第三键合触点的第一集合接触的；及
在所述第二键合层和所述第三键合层之间的第二键合界面，所述第二键合触点是在所述第二键合界面处与所述第三键合触点的第二集合接触的，其中，所述第一键合界面和所述第二键合界面是在相同的平面中的。
2.根据权利要求1所述的半导体器件，其中，所述第三半导体结构包括：
衬底；
在所述衬底上的所述可编程逻辑器件；及
在所述可编程逻辑器件上方的所述第三键合层。
3.根据权利要求2所述的半导体器件，其中，所述第一半导体结构包括：
在所述第三键合层上方的所述第一键合层；
在所述第一键合层上方的所述NAND存储器单元的阵列；及
在所述NAND存储器单元的阵列上方并与所述NAND存储器单元的阵列接触的第一半导体层。
4.根据权利要求3所述的半导体器件，其中，所述NAND存储器单元的阵列包括三维(3D)NAND存储器串或二维(2D)NAND存储器单元中的至少一个。
5.根据权利要求3或4所述的半导体器件，还包括在所述第一半导体层上方的第一焊盘引出互连层。
6.根据权利要求3所述的半导体器件，其中，所述第一半导体层包括单晶硅。
7.根据权利要求3所述的半导体器件，其中，所述第一半导体层包括多晶硅。
8.根据权利要求2所述的半导体器件，其中，所述第二半导体结构包括：
在所述第三键合层上方的所述第二键合层；
在所述第二键合层上方的所述DRAM单元的阵列；及
在所述DRAM单元的阵列上方并与所述DRAM单元的阵列接触的第二半导体层。
9.根据权利要求8所述的半导体器件，还包括在所述第二半导体层上方的第二焊盘引出互连层。
10.根据权利要求8或9所述的半导体器件，其中，所述第二半导体层包括单晶硅。
11.根据权利要求1所述的半导体器件，其中，所述第一半导体结构包括：
第一衬底；
在所述第一衬底上的所述NAND存储器单元的阵列；及
在所述NAND存储器单元的阵列上方的所述第一键合层。
12.根据权利要求11所述的半导体器件，其中，所述NAND存储器单元的阵列包括3DNAND存储器串或2D NAND存储器单元中的至少一个。
13.根据权利要求11或12所述的半导体器件，其中，所述第二半导体结构包括：
第二衬底；
在所述第二衬底上的所述DRAM单元的阵列；及
在所述DRAM单元的阵列上方的所述第二键合层。
14.根据权利要求11所述的半导体器件，其中，所述第三半导体结构包括：
在所述第一键合层和所述第二键合层上方的所述第三键合层；
在所述第三键合层上方的所述可编程逻辑器件；及
在所述可编程逻辑器件上方并与所述可编程逻辑器件接触的第三半导体层。
15.根据权利要求14所述的半导体器件，还包括在所述第三半导体层上方的焊盘引出互连层。
16.根据权利要求14所述的半导体器件，其中，所述第三半导体层包括单晶硅。
17.根据权利要求1所述的半导体器件，其中，所述第一半导体结构还包括所述NAND存储器单元的阵列的外围电路。
18.根据权利要求1所述的半导体器件，其中，所述第二半导体结构还包括所述DRAM单元的阵列的外围电路。
19.根据权利要求1所述的半导体器件，其中，所述第三半导体结构还包括所述NAND存储器单元的阵列或所述DRAM单元的阵列中的至少一个的外围电路。
20.根据权利要求1所述的半导体器件，其中，
所述第一半导体结构包括垂直位于所述第一键合层和所述NAND存储器单元的阵列之间的第一互连层；
所述第二半导体结构包括垂直位于所述第二键合层和所述DRAM单元的阵列之间的第二互连层；及
所述第三半导体结构包括垂直位于所述第三键合层和所述可编程逻辑器件之间的第三互连层。
21.根据权利要求20所述的半导体器件，其中，
所述可编程逻辑器件是通过所述第一互连层和所述第三互连层、所述第一键合触点以及所述第三键合触点的所述第一集合电连接到所述NAND存储器单元的阵列的；及
所述可编程逻辑器件是通过所述第二互连层和所述第三互连层、所述第二键合触点以及所述第三键合触点的所述第二集合电连接到所述DRAM单元的阵列的。
22.根据权利要求21所述的半导体器件，其中，所述NAND存储器单元的阵列是通过所述第一、第二和第三互连层以及所述第一、第二和第三键合触点电连接到所述DRAM单元的阵列的。
23.根据权利要求1所述的半导体器件，其中，所述可编程逻辑器件包括多个可编程逻辑块。
24.根据权利要求1所述的半导体器件，其中，所述第一、第二和第三半导体结构中的每一个不包括静态随机存取存储器(SRAM)高速缓存。
25.一种用于形成半导体器件的方法，包括：
在第一晶圆上形成多个第一半导体结构，其中，所述第一半导体结构中的至少一个包括NAND存储器单元的阵列和第一键合层，所述第一键合层包括多个第一键合触点；
将所述第一晶圆切割成多个第一管芯，使得所述第一管芯中的至少一个包括所述第一半导体结构中的至少一个；
在第二晶圆上形成多个第二半导体结构，其中，所述第二半导体结构中的至少一个包括动态随机存取存储器DRAM单元的阵列和第二键合层，所述第二键合层包括多个第二键合触点；
将所述第二晶圆切割成多个第二管芯，使得所述第二管芯中的至少一个包括所述第二半导体结构中的至少一个；
在第三晶圆上形成多个第三半导体结构，其中，所述第三半导体结构中的至少一个包括可编程逻辑器件和第三键合层，所述第三键合层包括多个第三键合触点；
将所述第三晶圆切割成多个第三管芯，使得所述第三管芯中的至少一个包括所述第三半导体结构中的至少一个；及
将(i)所述第三管芯与(ii)所述第一管芯和所述第二管芯中的每一个以面对面的方式键合，使得将所述第三半导体结构键合到所述第一半导体结构和所述第二半导体结构中的每一个，其中，所述第一键合触点在第一键合界面处与所述第三键合触点的第一集合接触，所述第二键合触点在第二键合界面处与所述第三键合触点的第二集合接触。
26.根据权利要求25所述的方法，其中，形成所述多个第一半导体结构包括：
在所述第一晶圆上形成所述NAND存储器单元的阵列；
在所述NAND存储器单元的阵列上方形成第一互连层；及
在所述第一互连层上方形成所述第一键合层。
27.根据权利要求26所述的方法，其中，形成所述多个第一半导体结构还包括在所述第一晶圆上形成所述NAND存储器单元的阵列的外围电路。
28.根据权利要求25-27中任一项所述的方法，其中，形成所述多个第二半导体结构包括：
在所述第二晶圆上形成所述DRAM单元的阵列；
在所述DRAM单元的阵列上方形成第二互连层；及
在所述第二互连层上方形成所述第二键合层。
29.根据权利要求28所述的方法，其中，形成所述多个第二半导体结构还包括在所述第二晶圆上形成所述DRAM单元的阵列的外围电路。
30.根据权利要求25所述的方法，其中，形成所述多个第三半导体结构包括：
在所述第三晶圆上形成所述可编程逻辑器件；
在所述可编程逻辑器件上方形成第三互连层；及
在所述第三互连层上方形成所述第三键合层。
31.根据权利要求30所述的方法，其中，形成所述多个第三半导体结构还包括在所述第三晶圆上形成所述NAND存储器单元的阵列或所述DRAM单元的阵列中的至少一个的外围电路。
32.根据权利要求25所述的方法，其中，在所述键合之后，所述第三半导体结构是在所述第一半导体结构和所述第二半导体结构上方的。
33.根据权利要求32所述的方法，还包括：
在所述键合之后将所述第三晶圆减薄以形成半导体层；及
在所述半导体层上方形成焊盘引出互连层。
34.根据权利要求25所述的方法，其中，在所述键合之后，所述第三半导体结构是在所述第一半导体结构和所述第二半导体结构下方的。
35.根据权利要求34所述的方法，还包括：
在所述键合之后将所述第一晶圆和所述第二晶圆减薄以分别形成第一半导体层和第二半导体层；及
分别在所述第一半导体层和所述第二半导体层上方形成第一焊盘引出互连层和第二焊盘引出互连层。
36.根据权利要求25所述的方法，其中，所述键合包括混合键合。
37.一种用于形成半导体器件的方法，包括：
在第一晶圆上形成多个第一半导体结构，其中，所述第一半导体结构中的至少一个包括NAND存储器单元的阵列和第一键合层，所述第一键合层包括多个第一键合触点；
将所述第一晶圆切割成多个第一管芯，使得所述第一管芯中的至少一个包括所述第一半导体结构中的至少一个；
在第二晶圆上形成多个第二半导体结构，其中，所述第二半导体结构中的至少一个包括动态随机存取存储器DRAM单元的阵列和第二键合层，所述第二键合层包括多个第二键合触点；
将所述第二晶圆切割成多个第二管芯，使得所述第二管芯中的至少一个包括所述第二半导体结构中的至少一个；
在第三晶圆上形成多个第三半导体结构，其中，所述第三半导体结构中的至少一个包括可编程逻辑器件和第三键合层，所述第三键合层包括多个第三键合触点；
将(i)所述第三晶圆与(ii)至少一个第一管芯和至少一个第二管芯中的每一个以面对面的方式键合以形成经键合的结构，使得将至少一个第三半导体结构键合到所述第一半导体结构和所述第二半导体结构中的每一个，其中，所述第一键合触点在第一键合界面处与所述第三键合触点的第一集合接触，所述第二键合触点在第二键合界面处与所述第三键合触点的第二集合接触；及
将所键合的结构切割成多个管芯，其中，所述管芯中的至少一个包括所键合的第一、第二和第三半导体结构。
38.根据权利要求37所述的方法，其中，形成所述多个第一半导体结构包括：
在所述第一晶圆上形成所述NAND存储器单元的阵列；
在所述NAND存储器单元的阵列上方形成第一互连层；及
在所述第一互连层上方形成所述第一键合层。
39.根据权利要求38所述的方法，其中，形成所述多个第一半导体结构还包括在所述第一晶圆上形成所述NAND存储器单元的阵列的外围电路。
40.根据权利要求37-39中任一项所述的方法，其中，形成所述多个第二半导体结构包括：
在所述第二晶圆上形成所述DRAM单元的阵列；
在所述DRAM单元的阵列上方形成第二互连层；及
在所述第二互连层上方形成所述第二键合层。
41.根据权利要求40所述的方法，其中，形成所述多个第二半导体结构还包括在所述第二晶圆上形成所述DRAM单元的阵列的外围电路。
42.根据权利要求37所述的方法，其中，形成所述多个第三半导体结构包括：
在所述第三晶圆上形成所述可编程逻辑器件；
在所述可编程逻辑器件上方形成第三互连层；及
在所述第三互连层上方形成所述第三键合层。
43.根据权利要求42所述的方法，其中，形成所述多个第三半导体结构还包括在所述第三晶圆上形成所述NAND存储器单元的阵列或所述DRAM单元的阵列中的至少一个的外围电路。
44.根据权利要求37所述的方法，其中，在所述键合之后，所述第三半导体结构是在所述第一半导体结构和所述第二半导体结构上方的。
45.根据权利要求44所述的方法，还包括：
在所述键合之后将所述第三晶圆减薄以形成半导体层；及
在所述半导体层上方形成焊盘引出互连层。
46.根据权利要求37所述的方法，其中，在所述键合之后，所述第三半导体结构是在所述第一半导体结构和所述第二半导体结构下方的。
47.根据权利要求46所述的方法，还包括：
在所述键合之后将所述第一晶圆和所述第二晶圆减薄以分别形成第一半导体层和第二半导体层；及
分别在所述第一半导体层和所述第二半导体层上方形成第一焊盘引出互连层和第二焊盘引出互连层。
48.根据权利要求37所述的方法，其中，所述键合包括混合键合。
49.一种半导体器件，包括：
逻辑管芯，包括可编程逻辑块的阵列；
存储器管芯，包括包含多种类型的存储器的存储器块的阵列，其中，所述多种类型的存储器包括一种类型的存储器和另一种类型的存储器；及
在所述逻辑管芯分别与所述一种类型的存储器和所述另一种类型的存储器之间的处于相同的平面的键合界面，使得所述可编程逻辑块的阵列是通过所述键合界面电连接到所述存储器块的阵列的。
50.根据权利要求49所述的半导体器件，其中，所述多种类型的存储器包括NAND存储器、动态随机存取存储器DRAM和相变存储器PCM。
51.根据权利要求49或50所述的半导体器件，其中，所述多种类型的存储器不包括静态随机存取存储器SRAM。
52.根据权利要求49所述的半导体器件，其中，所述逻辑管芯或所述存储器管芯中的至少一个还包括多个逻辑电路。
53.根据权利要求49所述的半导体器件，其中，所述逻辑管芯的所述可编程逻辑块的阵列和所述存储器管芯的所述存储器块的阵列不共享SRAM高速缓存。
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