TWI740319B - 具有可程式設計邏輯元件和異構記憶體的半導體元件及其形成方法 - Google Patents

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TWI740319B
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峻 劉
衛華 程
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    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Abstract

一種半導體元件包括：一第一半導體結構包括一NAND記憶體單元的陣列和包括多個第一接合接觸點的一第一接合層；一第二半導體結構包括一動態隨機存取記憶體(DRAM)單元的陣列和包括多個第二接合接觸點的一第二接合層；一第三半導體結構包括一可程式設計邏輯元件和包括多個第三接合接觸點的一第三接合層；第一接合接觸點是在一第一接合介面處與第三接合接觸點的一第一集合接觸；第二接合接觸點是在一第二接合介面處與第三接合接觸點的一第二集合接觸，其中第一接合介面和第二接合介面是在相同的一平面中。

Description

具有可程式設計邏輯元件和異構記憶體的半導體元件及其形 成方法
本發明係關於一種半導體元件及其形成方法，且特別係關於一種應用接合技術的半導體元件及其形成方法。
場可程式設計閘極陣列(Field Programmable Gate Array,FPGA)元件是包含可程式設計邏輯區塊的陣列的可重新程式設計積體電路。場可程式設計閘極陣列(FPGA)元件晶片的應用決定於其靈活性、硬體定時速度和可靠性以及並行性。場可程式設計閘極陣列(FPGA)元件為許多類型的電子設備的設計人員帶來了好處，包括智慧能源網、飛行器導航、汽車駕駛員輔助、醫療超聲和資料中心搜尋引擎。如今，場可程式設計閘極陣列(FPGA)元件在另一個領域也日益受到關注：用於人工智慧(AI)的深度神經網路(DNN)，諸如在用於機器學習的大量資料的分析中。
本文揭露了半導體元件及其製造方法的實施例。
在一個示例中，一種半導體元件包括一第一半導體結構，其中第一半導體結構包括一NAND記憶體單元的陣列和一第一接合層，且第一接合層包括多個第一接合接觸點。半導體元件還包括一第二半導體結構，其中第二半導體結構包括一動態隨機存取記憶體(DRAM)單元的陣列和一第二接合層，且第二接合層包括多個第二接合接觸點。半導體元件還包括一第三半導體結構，其中第三半導體結構包括一可程式設計邏輯元件和一第三接合層，且第三接合層包括多個第三接合接觸點。半導體元件還包括在第一接合層和第三接合層之間的一第一接合介面、以及在第二接合層和第三接合層之間的一第二接合介面。第一接合接觸點在第一接合介面處與第三接合接觸點的第一集合接觸。第二接合接觸點在第二接合介面處與第三接合接觸點的第二集合接觸。第一接合介面和第二接合介面是在相同的一平面中。
在另一示例中，揭露了一種用於形成半導體元件的方法。形成多個第一半導體結構於一第一晶圓上，其中第一半導體結構中的至少一個包括一NAND記憶體單元的陣列以及一第一接合層，且第一接合層包括多個第一接合接觸點。將第一晶圓切割成多個第一管芯，使得第一管芯中的至少一個包括第一半導體結構中的至少一個。形成多個第二半導體結構於一第二晶圓上，其中第二半導體結構中的至少一個包括一動態隨機存取記憶體(DRAM)單元的陣列以及一第二接合層，且第二接合層包括多個第二接合接觸點。將第二晶圓切割成多個第二管芯，使得第二管芯中的至少一個包括第二半導體結構中的至少一個。形成多個第三半導體結構於一第三晶圓上，其中第三半導體結構中的至少一個包括一可程式設計邏輯元件以及一第三接合層，且第三接合層包括多個第三接合接觸點。將第三晶圓切割成多個第三管芯，使得第三管芯中的至少一個包括第三半導體結構中的至少一個。將第三管芯與各第一管芯和各第二管芯以面對面的方式接合，使得第三半導體結構接合到各第一半導體結構和各第二半 導體結構，其中第一接合接觸點在一第一接合介面處與第三接合接觸點的一第一集合接觸，且第二接合接觸點在一第二接合介面處與第三接合接觸點的一第二集合接觸。
在又一示例中，揭露了一種用於形成半導體元件的方法。形成多個第一半導體結構於一第一晶圓上，其中第一半導體結構中的至少一個包括一NAND記憶體單元的陣列以及一第一接合層，且第一接合層包括多個第一接合接觸點。將第一晶圓切割成多個第一管芯，使得第一管芯中的至少一個包括第一半導體結構中的至少一個。形成多個第二半導體結構於一第二晶圓上，其中第二半導體結構中的至少一個包括一動態隨機存取記憶體(DRAM)單元的陣列以及一第二接合層，且第二接合層包括多個第二接合接觸點。將第二晶圓切割成多個第二管芯，使得第二管芯中的至少一個包括第二半導體結構中的至少一個。形成多個第三半導體結構於一第三晶圓上，其中第三半導體結構中的至少一個包括一可程式設計邏輯元件以及一第三接合層，且第三接合層包括多個第三接合接觸點。將第三晶圓與至少一個第一管芯和至少一個第二管芯中的每一個以面對面的方式接合以形成一接合的結構，使得至少一個第三半導體結構接合到各第一半導體結構和各第二半導體結構，其中第一接合接觸點在一第一接合介面處與第三接合接觸點的一第一集合接觸，且第二接合接觸點在一第二接合介面處與第三接合接觸點的一第二集合接觸。將接合的結構切割成多個管芯，其中管芯中的至少一個包括所接合的第一半導體結構、第二半導體結構和第三半導體結構。
在又一示例中，一種半導體元件包括：一邏輯管芯，其中邏輯管芯包括一可程式設計邏輯區塊的陣列；一記憶體管芯，其中記憶體管芯包括具有多種類型的記憶體的一記憶體區塊的陣列；以及一接合介面，位於邏輯管芯和記憶體管芯之間，使得可程式設計邏輯區塊的陣列是經由接合介面電連接到記 憶體區塊的陣列。
100:系統
102:混合控制器
104、512:動態隨機存取記憶體(DRAM)
106:NAND記憶體
108:處理器
202:MCP
204:導體端子
206:電路板
210:動態隨機存取記憶體(DRAM)管芯
212:NAND管芯
300、400、401、501、503、700、701:半導體元件
301:邏輯管芯
302:記憶體管芯
303、504:可程式設計邏輯區塊
304:記憶體區塊
305、306:I/O介面電路
307、308:時鐘管理電路
310:接合介面
402、702、703、1204、1304:第一半導體結構
404、704、705、1208、1308:第二半導體結構
406、706、707、1212、1312:第三半導體結構
408、708、709、1102、1220、1318:第一接合介面
410、710、711、1104、1222、1320:第二接合介面
502、716、755、808:可程式設計邏輯元件(PLD)
505、601、603、605、1400、1500、1501:半導體結構
506、1504:NAND記憶體
508:字線驅動器
510:頁緩衝器
514:行解碼器
516:列解碼器
518:I/O(輸出/輸入)區塊
712、713、729、1402、1502、1503:基底
714、753、806:元件層
715、738、904:存儲疊層
717、736、910:3D NAND記憶體串
719、721、740、774、912、918:插塞
720、759、812、1506、1507:週邊電路
722、761、804、1004、1508、1509:電晶體
723、724、734、741、751、754、814、920、1014、1413、1510、1511:互連層
725、726、730、743、747、750、816、922、1016、1415、1512:接合層
727、728、732、745、749、752、818、924、1018、1417、1514:接合接觸點
731、756、1008、1012:動態隨機存取記憶體(DRAM)單元
733、758:動態隨機存取記憶體(DRAM)選擇電晶體
735、760、1006:電容器
737、764、1007:位元線
739、766、1009:共用板
742、762、763、916、1505:半導體層
744、765、768:焊盤引出互連層
746、767、770:觸點焊盤
748、769、772、1118、1120:接觸點
802、902、1002:矽基底
906:導體層
908:介電層
914:存儲膜
1106:第一半導體層
1108:第二半導體層
1110:第一焊盤引出互連層
1112:第二焊盤引出互連層
1114、1116:焊盤接觸點
1202、1302:第一晶圓
1206、1306:第二晶圓
1210、1310:第三晶圓
1214、1216、1218、1314、1316、1322:管芯
1403:2D NAND記憶體單元
1405:源極/汲極
1407:選擇電晶體
1409:浮置閘極
1411:控制閘極
1600、1700、1800:方法
1602、1604、1606、1608、1610、1612、1614、1616、1618、1620、1622、1624、1626、1628、1630、1702、1704、1706、1708、1802、1804、1806、1808、1810、1812:操作
x、y:軸
圖1繪示本發明較佳實施例中具有處理器和異構記憶體的系統的方框圖。
圖2繪示本發明較佳實施例中具有多晶片封裝(MCP)的異構記憶體的半導體元件的剖面示意圖。
圖3A繪示本發明較佳實施例中具有可程式設計邏輯區塊的陣列的邏輯管芯和具有記憶體區塊的陣列的記憶體管芯的平面示意圖。
圖3B繪示本發明較佳實施例中具有接合在一起的圖3A中的邏輯管芯和記憶體管芯的半導體元件的剖面示意圖。
圖4A繪示本發明較佳實施例中具有可程式設計邏輯元件和異構記憶體的半導體元件的剖面示意圖。
圖4B繪示本發明較佳實施例中具有可程式設計邏輯元件和異構記憶體的另一半導體元件的剖面示意圖。
圖5A繪示本發明較佳實施例中具有可程式設計邏輯元件的半導體結構的平面示意圖。
圖5B繪示本發明較佳實施例中具有NAND記憶體和週邊電路的半導體結構的平面示意圖。
圖5C繪示本發明較佳實施例中具有動態隨機存取記憶體(DRAM)和週邊電路的半導體結構的平面示意圖。
圖6A繪示本發明較佳實施例中具有可程式設計邏輯元件和週邊電路的半導體結構的平面示意圖。
圖6B繪示本發明較佳實施例中具有NAND記憶體的半導體結構的平面示意 圖。
圖6C繪示本發明較佳實施例中具有動態隨機存取記憶體(DRAM)的半導體結構的平面示意圖。
圖7A繪示本發明較佳實施例中具有可程式設計邏輯元件和異構記憶體的半導體元件的剖面示意圖。
圖7B繪示本發明較佳實施例中具有可程式設計邏輯元件和異構記憶體的另一半導體元件的剖面示意圖。
圖8A繪示本發明較佳實施例中用於形成具有可程式設計邏輯元件和週邊電路的半導體結構的製程剖面示意圖。
圖8B繪示本發明較佳實施例中用於形成具有可程式設計邏輯元件和週邊電路的半導體結構的製程剖面示意圖。
圖9A繪示本發明較佳實施例中用於形成具有3D NAND記憶體串的半導體結構的製程剖面示意圖。
圖9B繪示本發明較佳實施例中用於形成具有3D NAND記憶體串的半導體結構的製程剖面示意圖。
圖10A繪示本發明較佳實施例中用於形成具有動態隨機存取記憶體(DRAM)單元的半導體結構的製程剖面示意圖。
圖10B繪示本發明較佳實施例中用於形成具有動態隨機存取記憶體(DRAM)單元的半導體結構的製程剖面示意圖。
圖10C繪示本發明較佳實施例中用於形成具有動態隨機存取記憶體(DRAM)單元的半導體結構的製程剖面示意圖。
圖11A繪示本發明較佳實施例中用於形成具有可程式設計邏輯元件和異構記憶體的半導體元件的製程剖面示意圖。
圖11B繪示本發明較佳實施例中用於形成具有可程式設計邏輯元件和異構 記憶體的半導體元件的製程剖面示意圖。
圖12A繪示本發明較佳實施例中對半導體結構進行切割(dicing)和接合的製程示意圖。
圖12B繪示本發明較佳實施例中對半導體結構進行切割(dicing)和接合的製程示意圖。
圖12C繪示本發明較佳實施例中對半導體結構進行切割(dicing)和接合的製程示意圖。
圖13A繪示本發明較佳實施例中對半導體結構進行接合和切割(dicing)的製程示意圖。
圖13B繪示本發明較佳實施例中對半導體結構進行接合和切割(dicing)的製程示意圖。
圖13C繪示本發明較佳實施例中對半導體結構進行接合和切割(dicing)的製程示意圖。
圖13D繪示本發明較佳實施例中對半導體結構進行接合和切割(dicing)的製程示意圖。
圖14繪示本發明較佳實施例中具有2D NAND記憶體單元的半導體結構的剖面示意圖。
圖15A繪示本發明較佳實施例中具有NAND記憶體和週邊電路的半導體結構的剖面示意圖。
圖15B繪示本發明較佳實施例中具有NAND記憶體和週邊電路的另一半導體結構的剖面示意圖。
圖16A繪示本發明較佳實施例中用於形成具有可程式設計邏輯元件和異構記憶體的半導體元件的方法流程圖。
圖16B繪示本發明較佳實施例中用於形成具有可程式設計邏輯元件和異構 記憶體的半導體元件的方法流程圖。
圖17A繪示本發明較佳實施例中另一用於形成具有可程式設計邏輯元件和異構記憶體的半導體元件的方法流程圖。
圖17B繪示本發明較佳實施例中另一用於形成具有可程式設計邏輯元件和異構記憶體的半導體元件的方法流程圖。
圖18繪示本發明較佳實施例中用於對具有可程式設計邏輯元件的半導體元件進行程式設計的方法流程圖。
儘管本文對具體的裝置配置進行討論，但是應當理解僅僅是為了說明本發明目的。相關領域的技術人員將認識到，在不脫離本發明的精神和範圍的情況下，可以使用其他配置。對於相關領域的技術人員顯而易見的是，本發明還可以用於各種其他應用中。
應當注意，說明書中對“一個實施例”、“實施例”、“示例實施例”、“一些實施例”等的引用指示所描述的實施例可包括特定特徵、結構或特性，但每個實施例可能不一定包括特定的特徵、結構或特性。此外，這些短語不一定指相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其它實施例來影響該特徵、結構和/或特性將在本領域技術人員的知識範圍內。
通常，可以至少部分地根據上下文中的用法來理解術語。例如是如本文所使用的術語“一個或多個”，至少部分取決於上下文，可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，諸如“一個”、“一、”或“該”之類的術語可以仍然 至少部分取決於上下文被理解為傳達單數用法或傳達複數用法。另外，術語“基於”可以被理解為不一定旨在傳達一組排他性因素，而是可以替代地，仍然至少部分取決於上下文，允許不一定明確描述的其他因素的存在。
易於理解的是，本發明中的“在……上”、“在……上方”、以及“在……之上”的意思應當被以最寬的方式解釋，使得“在……上”不僅意指“直接在……(某物)上”，而且也包括“在……(某物)上”且其間具有中間特徵或層的意思，並且“在……上方”或“在……之上”不僅意指“在……(某物)上方”或“在……(某物)之上”的意思，而且也可以包括“在……(某物)上方”或“在……(某物)之上”，而其間沒有中間特徵或層(即直接在某物上)的意思。
此外，空間上的相對術語，諸如“在……之下”、“在……下方”、“下部的”、“在……上方”、“上部的”等於此可以用於易於描述，以描述如圖中所示的一個元件或特徵與別的元件(單個或多個)或特徵(單個或多個)的關係。除圖中描繪的方向之外，空間上的相對術語還意圖涵蓋使用或操作中裝置的不同方向。裝置可以另外地方向(旋轉90度或處於其它方向)並且可以同樣地相應解釋於此使用的空間上的相對描述符。
如於此使用，術語“基底”指一種材料，隨後的材料層要增加到此材料上。可以對基底自身進行圖案化。可以對增加到基底頂上的材料進行圖案化，或者增加到基底頂上的材料可以保持未被圖案化。此外，基底可以包括半導體材料，諸如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠、或藍寶石晶片的非導電材料構成。
如於此使用的，術語“層”指包括具有厚度的區域的材料部分。層可以在下覆或上覆結構的整個之上延伸，或可以具有比下覆或上覆結構的廣度小的廣度。此外，層可以是厚度小於同質或異質連續結構的厚度的該連續結構 的區域。例如是層可以位於連續結構的頂部表面和底部表面之間的水平面的任何對之間，或位於連續結構的頂部表面和底部表面處的水平面的任何對之間。層可以水平地、垂直地、和/或沿著錐形表面延伸。基底可以是層，可以在其中包括一個或更多層，和/或可以在其上、其上方、和/或其下方具有一個或更多層。層可以包括多個層。例如是互連層可以包括一個或更多導體和接觸層(其中可形成互連線和/或過孔接觸部)和一個或更多介電層。
如本文所使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設定的部件或製程步驟的特性或參數的期望值或目標值、連同高於和/或低於期望值的值的範圍。值的範圍可以是由於製程或公差的些微變化而引起。如於此使用的，術語“大約”指可以基於與半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值可以在例如該值的10-30%之內(例如，該值的±10%、±20%、或±30%)變化。
如本文所使用的，術語“三維(3D)NAND記憶體串”是指在橫向方向的基底上串聯連接的垂直方向的記憶體單元電晶體串，使得記憶體單元電晶體串相對於基底在垂直方向上延伸。如本文所用，術語“垂直/垂直地”表示相對垂直於基底的橫向表面。
如本文中所使用的，“晶圓”是指用於在其中和/或其上構建半導體元件的半導體材料，並且可以在被切割分成管芯前進行各種製程。
異構記憶體(例如NAND快閃記憶體和動態隨機存取記憶體(DRAM))已與處理器(也稱為“微處理器”，例如中央處理單元(CPU))集成在一起，以形成用於各種應用程式的系統。例如，圖1繪示本發明較佳實施例中具有處理器和異構記憶體的系統的方框圖。一系統100包括一混合控制器102、包括一個或多個動態隨機存取記憶體(DRAM)104和一個或多個NAND記憶體106的異構記憶體以及一處理器108。系統100還包括由靜態隨機存取記憶體(SRAM) 形成的一個或多個快取記憶體(例如，指令快取記憶體或資料快取記憶體，未繪示)。混合控制器102控制動態隨機存取記憶體(DRAM)104和NAND記憶體106的操作。即，混合控制器102既充當管理資料在NAND記憶體106中的儲存和傳送的NAND記憶體控制器，又充當管理資料在動態隨機存取記憶體(DRAM)104中的儲存和傳送的動態隨機存取記憶體(DRAM)控制器。處理器108包括一個或多個集成或個別處理器核心，例如被配置為執行任何合適的邏輯操作的執行邏輯/引擎。混合控制器102和處理器108中的每一個還包括一個或多個匯流排界面單元(未繪示)，其被配置為在系統100內以及在系統100與其它設備之間接收和傳送資料。
圖2繪示本發明較佳實施例中具有多晶片封裝(MCP)的異構記憶體的半導體元件的剖面示意圖。一MCP 202(也稱為多晶片模組(MCM))是一種電子元件，例如具有數個導體端子(即引腳)204的封裝元件，其中將多個積體電路(IC或“晶片”)、半導體管芯和/或其它個別部件被集成到一電路板206上。如圖2所示，各種小晶片堆疊在MCP 202中的電路板206上，包括動態隨機存取記憶體(DRAM)管芯210和NAND管芯212。每個記憶體管芯(例如動態隨機存取記憶體(DRAM)管芯210或NAND管芯212)經由管芯對管芯引線接合被電連接到電路板206，管芯對管芯引線接合包括但不限於基於球形接合、楔形接合或柔性接合的鋁(Al)、銅(Cu)、銀(Ag)或金(Au)接合引線。每個動態隨機存取記憶體(DRAM)管芯210是動態隨機存取記憶體(DRAM)104的示例性實現方案，並且每個NAND管芯212是NAND記憶體106的示例性實現方案，以上相對於圖1進行了詳細描述。
但是，處理器(尤其是CPU)針對連續處理被進行了優化，這缺乏對並行性的充分支援，並且處理器在其高速處理能力上受到限制。與處理器不同，場可程式設計閘極陣列裝置(Field Programmable Gate Array,(FPGA))作為一 種可程式設計邏輯元件(PLD)本質上是真正並行的，因此不同的處理操作不必爭用相同的資源，這些相同的資源特別適合於高性能計算，諸如，用於分析大量資料以進行機器學習、加密/解密以及視頻和圖像資料壓縮或其它處理。另一方面，可程式設計邏輯元件(特別是場可程式設計閘極陣列裝置(FPGA))的應用受到其成本和運作頻率的限制。場可程式設計閘極陣列裝置(FPGA)的晶片需要消耗相對大的晶片面積而導致高成本和信號傳輸延遲(諸如來自金屬佈線的電阻-電容(RC)延遲)，因而限制了運作頻率。
根據本發明內容的各種實施例提供了一種半導體元件，此半導體元件具有集成在經接合的晶片上的可程式設計邏輯元件和異構記憶體(例如，動態隨機存取記憶體(DRAM)和NAND記憶體)，以實現較高的運作頻率、較寬的資料頻寬、較低的功耗及較低的成本。異構記憶體架構可以利用非揮發性記憶體和揮發性記憶體兩者的優點，例如，NAND記憶體的大儲存容量和動態隨機存取記憶體(DRAM)的快速存取速度，從而拓寬了針對電路設計的操作視窗。在一個示例中，當系統由於電力中斷而重啟時，經由將邏輯物理位址映射從每個NAND記憶體重載入到相應的動態隨機存取記憶體(DRAM)，異構記憶體架構可以實現較快的開機速度。
此外，經由用可程式設計邏輯元件(諸如場可程式設計閘極陣列裝置(FPGA))替換處理器，可能不需要額外晶片上的快取記憶體來存儲對邏輯物理位址映射的更新，從而進一步減小了晶片尺寸、關鍵路徑距離、RC延遲和功耗。與需要經由記憶體與晶片上其它邏輯元件進行通信的處理器相比，可程式設計邏輯區塊與場可程式設計閘極陣列裝置(FPGA)中的其它邏輯元件之間的連接是在程式設計時被預先設置的。因此，可以進一步提高系統性能。
在一個示例中，本文揭露的半導體元件可以包括邏輯管芯，且此邏輯管芯具有與記憶體管芯接合的可程式設計邏輯區塊的陣列(例如，在場可程 式設計閘極陣列裝置(FPGA)中)，而記憶體管芯具有包括各種異構記憶體的記憶體區塊的陣列。在另一個示例中，本文揭露的半導體元件可以包括異構記憶體，諸如具有NAND記憶體(例如，作為非揮發性記憶體)的第一半導體結構、以及具有動態隨機存取記憶體(DRAM)(例如，作為揮發性記憶體)的第二半導體結構。本文揭露的半導體元件還可以包括第三半導體結構，此第三半導體結構具有可程式設計邏輯元件(例如，作為異構記憶體的控制器)，而此可程式設計邏輯元件不用分佈在週邊的長距離的金屬佈線、甚或傳統的矽經穿孔(TSV)，而是使用大量的短距離垂直金屬互連結構，與第一和第二半導體結構中的每一個接合。
結果，最佳的即時資料和狀態儲存能力可以同時實現較高的信噪比(S/N)、較好的存儲陣列效率、較小的管芯尺寸和較低的位元成本、功能模組(例如，可程式設計邏輯區塊、時鐘管理、輸入/輸出(I/O)介面等)的較密集排列、較快的速度以及較小的印刷電路板(PCB)尺寸。此外，由於來自可程式設計邏輯元件晶圓、NAND記憶體晶圓和動態隨機存取記憶體(DRAM)晶圓的製程的交互影響較少以及已知良好的混合接合成品率，因此可以達成較高的成品率和較短的製造週期時間。可程式設計邏輯元件、NAND記憶體和動態隨機存取記憶體(DRAM)之間較短的連接距離(例如，從毫米級或釐米級到微米級)可以以較快的資料傳輸速率提高可程式設計邏輯元件和記憶體性能，以較寬的頻寬提高可程式設計邏輯元件的效率，並提高系統速度。
圖3A繪示本發明較佳實施例中具有可程式設計邏輯區塊的陣列的邏輯管芯和具有記憶體區塊的陣列的記憶體管芯的平面示意圖。一邏輯管芯301可以包括由可程式設計邏輯區塊303的陣列組成的可程式設計邏輯元件。可程式設計邏輯元件是用於構建可重配置的數位電路的電子部件，其在製造時具有未定義的功能，並在製造後經由使用程式被程式設計(重配置)。可程式設計邏輯元 件可以包括例如可程式設計邏輯陣列(PLA)、可程式設計陣列邏輯(PAL)、通用陣列邏輯(GAL)、複雜可程式設計邏輯元件(CPLD)和場可程式設計閘極陣列裝置(FPGA)。邏輯管芯301還可以包括多個邏輯電路，諸如I/O介面電路305和時鐘管理電路307。可以理解，邏輯管芯301中也可以包括任何其它合適的邏輯電路，例如記憶體的週邊電路。
一記憶體管芯302可以包括具有記憶體區塊304的陣列組成的異構記憶體。記憶體區塊304包括多種類型的記憶體(即，異構記憶體)，包括NAND記憶體(作為非揮發性記憶體)、動態隨機存取記憶體(DRAM)(作為揮發性記憶體)和相變記憶體(PCM)中的至少兩個。在一個示例中，一些記憶體區塊304可以是NAND記憶體，並且一些記憶體區塊304可以是動態隨機存取記憶體(DRAM)。在另一個示例中，一些記憶體區塊304可以是PCM。PCM可以基於電熱地對相變材料(例如硫屬化物合金)進行加熱和淬火，利用相變材料中的非晶相和結晶相的電阻率之間的差異。PCM包括3D XPoint記憶體，此類記憶體基於(例如，處於高電阻狀態或低電阻狀態)材料特性的電阻變化並結合可定址的可堆疊的交叉點數據存取陣列來存儲資料。在一些實施例中，由於邏輯管芯301使用諸如場可程式設計閘極陣列裝置(FPGA)之類的可程式設計邏輯元件來替換處理器，所以記憶體管芯302中的多種類型的記憶體不包括靜態隨機存取記憶體(SRAM)(例如，作為由可程式設計邏輯區塊303的陣列共用的快取記憶體)。結果，根據一些實施例，邏輯管芯301中的可程式設計邏輯區塊303的陣列和記憶體管芯302中的記憶體區塊304的陣列不共用靜態隨機存取記憶體(SRAM)的快取記憶體。
類似於邏輯管芯301，記憶體管芯302也可以包括多個邏輯電路，諸如I/O介面電路306和時鐘管理電路308。應理解，任何其它合適的邏輯電路(例如，記憶體區塊304的陣列的週邊電路)也可以包括在記憶體管芯302中。應理解， 在一些實施例中，邏輯電路可以被形成在邏輯管芯301和記憶體管芯302中的其中一個上。即，邏輯管芯301或記憶體管芯302中的至少一個可以包括多個邏輯電路305/307或306/308。
圖3B繪示本發明較佳實施例中具有接合在一起的圖3A中的邏輯管芯和記憶體管芯的半導體元件的剖面示意圖。一半導體元件300可以是任何合適的計算系統，諸如啟用場可程式設計閘極陣列裝置(FPGA)的控制器、啟用場可程式設計閘極陣列裝置(FPGA)的網路交換機/路由器、包括場可程式設計閘極陣列裝置(FPGA)的晶片上系統(SoC)、可重配置的I/O設備等。半導體元件300也可以是任何合適的記憶體系統，諸如嵌入式多媒體卡(eMMC)、通用快閃記憶體(UFS)或固態驅動器(SSD)。在半導體元件300中，一邏輯管芯301的可程式設計邏輯區塊303的陣列可以控制經接合的邏輯管芯301和/或記憶體管芯302的操作，並與記憶體管芯302的記憶體區塊304的陣列交換資料。
如圖3B所示，半導體元件300還包括垂直位於記憶體管芯302和邏輯管芯301之間的一接合介面310，使得可程式設計邏輯區塊303的陣列經由接合介面310被電連接到記憶體區塊304的陣列。記憶體管芯302和邏輯管芯301可以分別被製造(並且在一些實施例中是並行的)，使得製造記憶體管芯302和邏輯管芯301中的其中一個的熱處理不會限制製造記憶體管芯302和邏輯管芯301中的另一個的製程。此外，可以經由接合介面310形成大量的互連結構(例如，接合接觸點)，以在記憶體管芯302和邏輯管芯301之間進行直接的、短距離(例如，微米級)的電連接，這與電路板(諸如PCB)上的長距離(例如，毫米級或釐米級)的晶片對晶片資料匯流排相反，從而消除了晶片介面延遲，並由於降低功耗而達到高速I/O輸送量。記憶體管芯302中的記憶體區塊304與邏輯管芯301中的可程式設計邏輯區塊303之間的資料傳輸可以經由跨接合介面310的互連結構(例如，接合接觸點)來執行。經由垂直地集成記憶體管芯302和邏輯管芯301，可以減小晶片尺 寸，並且可以增加記憶體單元的密度。
在一些實施例中，記憶體管芯302中的一些記憶體區塊304是NAND記憶體，並且被配置為存儲邏輯物理位址映射，邏輯管芯301中的可程式設計邏輯區塊303被配置為當半導體元件300通電時，將邏輯物理位址映射從NAND記憶體載入到動態隨機存取記憶體(DRAM)的一些其它記憶體區塊304中。邏輯位址是可程式設計邏輯區塊303在運行期間生成的位址，而物理位址是記憶體區塊304中的位置。邏輯物理位址映射可以將物理位址映射到邏輯位址。當半導體元件300通電時，邏輯管芯301的可程式設計邏輯區塊303可以被配置為控制記憶體管芯302中的記憶體區塊304之間的資料交換，諸如在NAND記憶體和動態隨機存取記憶體(DRAM)之間或者在NAND記憶體和NAND記憶體之間的資料交換。在發生意外造成電力中斷的情況下，邏輯管芯301中的可程式設計邏輯區塊303可以將邏輯物理位址映射從NAND存儲器重新載入到動態隨機存取記憶體(DRAM)中，而不會在恢復電力時影響重啟速度。經由用邏輯管芯301中的可程式設計邏輯區塊303替換處理器，可以不需要用於存儲對邏輯物理位址映射的更新日誌的靜態隨機存取記憶體(SRAM)的快取記憶體，因而可進一步減小晶片尺寸。
圖4A繪示本發明較佳實施例中具有可程式設計邏輯元件和異構記憶體的半導體元件的剖面示意圖。一半導體元件400為經接合的半導體元件的示例。半導體元件400的部件(例如，可程式設計邏輯元件(PLD)、NAND記憶體和動態隨機存取記憶體(DRAM))可以分別在不同的基底上形成，然後連結在一起以形成經接合的晶片。
半導體元件400可以包括一第一半導體結構402，其中此第一半導體結構402包括NAND記憶體單元的陣列。即，第一半導體結構402可以是NAND快閃記憶體設備，其中以3D NAND記憶體串的陣列和/或二維(2D)NAND記憶體單元的陣列的形式提供記憶體單元。NAND記憶體單元可以被組織成頁，然後被 組織成塊，其中每個NAND記憶體單元都被電連接到稱為位元線(BL)的單獨的線路上。NAND記憶體單元中具有相同的垂直位置的所有記憶體單元可以由字線(WL)經由控制閘極被電連接。在一些實施例中，記憶體平面包含經由相同的位元線被電連接的一定數量的區塊。
在一些實施例中，NAND記憶體單元的陣列是2D NAND記憶體單元的陣列，其中每個2D NAND記憶體單元都包括浮置閘極電晶體。根據一些實施例，2D NAND記憶體單元的陣列包括多個2D NAND記憶體串，其中每個2D NAND記憶體串都包括串聯連接(類似於NAND門)的多個記憶體單元(例如，32至128個記憶體單元)和兩個選擇電晶體。根據一些實施例，每個2D NAND記憶體串被設置在基底上的相同的平面中(在2D中)。在一些實施例中，NAND記憶體單元的陣列是3D NAND記憶體串的陣列，其中每個3D NAND記憶體串都在基底上方(在3D中)經由存儲疊層垂直延伸。取決於3D NAND技術(例如，存儲疊層中的層的/級的數量)，3D NAND存儲串通常包括32到256個NAND記憶體單元，其中每個NAND記憶體單元都包括浮置閘極電晶體或電荷補陷電晶體。
半導體元件400還可以包括一第二半導體結構404，其中第二半導體結構404包括動態隨機存取記憶體(DRAM)單元的陣列。即，第二半導體結構404可以是動態隨機存取記憶體(DRAM)記憶體元件。動態隨機存取記憶體(DRAM)需要定期刷新記憶體單元。在一些實施例中，每個動態隨機存取記憶體(DRAM)單元包括用於將資料位元作為正電荷或負電荷進行存儲的電容器以及用於控制對其訪問的一個或多個電晶體。在一個示例中，每個動態隨機存取記憶體(DRAM)單元是一電晶體一電容器(1T1C)單元。
半導體元件400還可以包括一第三半導體結構406，其中第三半導體結構406包括可程式設計邏輯元件。在一些實施例中，第三半導體結構406中的可程式設計邏輯元件使用互補金屬氧化物半導體(CMOS)技術。可以用高級邏輯 製程(例如90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技術節點)來實現可程式設計邏輯元件以實現高速。
可程式設計邏輯元件是用於構建可重配置數位電路的電子部件，其在製造時具有未定義的功能，並在製造後經由使用程式被程式設計(重配置)。可程式設計邏輯元件(PLD)可以包括例如可程式設計邏輯陣列(PLA)、可程式設計陣列邏輯(PAL)、通用陣列邏輯(GAL)、複雜可程式設計邏輯元件(CPLD)和場可程式設計閘極陣列(FPGA)元件。場可程式設計閘極陣列(FPGA)是一種積體電路，其可以由消費者或設計人員在製造後使用硬體描述語言(HDL)進行配置，即“現場可程式設計”。根據一些實施例，場可程式設計閘極陣列(FPGA)包括可程式設計邏輯區塊的陣列和可重新配置的互連的層次結構，此可重新配置的互連允許可程式設計邏輯區塊以不同的配置連接以實現不同的邏輯功能。可程式設計邏輯區塊，也稱為可配置邏輯區塊(CLB)、片或邏輯單元，是場可程式設計閘極陣列(FPGA)的基本邏輯單元，可以由兩個基本元件組成：觸發器和查閱資料表(LUT)。一些場可程式設計閘極陣列(FPGA)還包括固定功能邏輯區塊(例如是乘法器)、記憶體(例如是嵌入式隨機存取記憶體RAM)和輸入/輸出(I/O)區塊。
根據一些實施例，與處理器不同，場可程式設計閘極陣列(FPGA)本質上是真正並行的，因此不同的處理操作不必競爭相同的資源。每個獨立的處理任務可被分配給場可程式設計閘極陣列(FPGA)的專用部分，並且可以不受其它邏輯區塊的任何影響自主地作用。因而，根據一些實施例，當添加更多處理時，應用中的部分性能不受影響。在一些實施例中，與基於處理器的系統相比，場可程式設計閘極陣列(FPGA)的另一個好處是，應用邏輯是在硬體電路中實現的，而不是在作業系統(OS)、驅動程式和應用軟體上執行。
也可以在第三半導體結構406中形成除了可程式設計邏輯元件之外 的其它處理單元(也稱為“邏輯電路”)，諸如第一半導體結構402中的NAND記憶體的全部或部分週邊電路和/或第二半導體結構404中的動態隨機存取記憶體(DRAM)的全部或部分週邊電路。在一些實施例中，半導體元件400的第三半導體結構406還包括第一半導體結構402中的NAND記憶體的全部或部分週邊電路。週邊電路(也稱為控制和感測電路)可以包括任何合適的數位、類比和/或混合信號電路用於促進NAND記憶體的操作。例如，週邊電路可以包括以下中的一個或多個：頁面緩衝器、解碼器(例如，行解碼器和列解碼器)、感測放大器、驅動器(例如，字線驅動器)、電荷泵、電流或電壓參考，或電路的任何主動或被動元件(例如，電晶體、二極體、電阻器或電容器)。在一些實施例中，半導體元件400的第三半導體結構406還包括第二半導體結構404中的動態隨機存取記憶體(DRAM)的全部或部分週邊電路。週邊電路(也稱為控制和讀出電路)可以包括用於促進動態隨機存取記憶體(DRAM)的操作的任何合適的數位、類比和/或混合信號電路。例如，週邊電路可以包括輸入/輸出緩衝器、解碼器(例如，行解碼器和列解碼器)、讀出放大器、或電路的任何主動或被動元件(例如，電晶體、二極體、電阻器或電容器)。在一些實施例中，第一半導體結構402包括NAND記憶體的全部或部分週邊電路，並且第二半導體結構404包括動態隨機存取記憶體(DRAM)的全部或部分週邊電路。
如圖4A所示，半導體元件400還包括垂直位於第一半導體結構402和第三半導體結構406之間的一第一接合介面408、以及垂直位於第二半導體結構404和第三半導體結構406之間的一第二接合介面410。根據一些實施例，第一接合介面408和第二接合介面410在相同的平面中。即，在一些實施例中，第一半導體結構402和第二半導體結構404彼此不堆疊，而是兩者都堆疊在第三半導體結構406上方並與之接觸。第三半導體結構406的尺寸可以大於第一半導體結構402或第二半導體結構404的尺寸以適合第一半導體結構402和第二半導體結構404兩 者。
如下面詳細描述的，第一半導體結構402、第二半導體結構404和第三半導體結構406可以分開製造(在一些實施例中是並行的)，這樣，製造第一半導體結構402、第二半導體結構404和第三半導體結構406中的其中一個的熱處理不會限制製造第一半導體結構402、第二半導體結構404和第三半導體結構406中的另一個的製程。此外，可以穿過第一接合介面408和第二接合介面410形成大量的互連結構(例如，接合接觸點)，以在第一半導體結構402和第三半導體結構406之間以及在第二半導體結構402和第三半導體結構406之間分別進行直接的、短距離(例如，微米級)的電連接，這與電路板(諸如PCB)上的長距離(例如，毫米級或釐米級)的晶片對晶片資料匯流排相反，從而消除了晶片介面延遲並由於降低功耗而實現高速I/O傳輸量。第一半導體結構402中的NAND記憶體與第三半導體結構406中的可程式設計邏輯元件之間的資料傳輸可以經由跨第一接合介面408的互連結構(例如，接合接觸點)來執行。類似地，第二半導體結構404中的動態隨機存取記憶體(DRAM)與第三半導體結構406中的可程式設計邏輯元件之間的資料傳輸可以經由跨第二接合介面410的互連結構(例如，接合接觸點)來執行。經由垂直地集成第一半導體結構402、第二半導體結構404和第三半導體結構406，可以減小晶片尺寸，並可以增加記憶體單元的密度。此外，作為“集成”晶片，經由將多個分立的晶片(例如，可程式設計邏輯元件和異構記憶體)集成到單個經接合的晶片(例如，半導體元件400)中，還可以獲得較快的系統速度和較小的PCB尺寸。
應理解，經堆疊的第一半導體結構402、第二半導體結構404和第三半導體結構406的相對位置不受限制。圖4B繪示本發明較佳實施例中具有可程式設計邏輯元件和異構記憶體的另一半導體元件的剖面示意圖。在圖4A的半導體元件400中，包括可程式設計邏輯元件的第三半導體結構406在包括NAND記憶體 單元的陣列的第一半導體結構402和包括動態隨機存取記憶體(DRAM)單元的陣列的第二半導體結構404的下方，與圖4A中的半導體元件400不同，在圖4B中的一半導體元件401中，第三半導體結構406在第一半導體結構402和第二半導體結構404上方。然而，根據一些實施例，在半導體元件401中的第一半導體結構402和第三半導體結構406之間垂直地形成第一接合介面408，且第一半導體結構402和第三半導體結構406是經由接合(例如，混合接合)垂直地連結的。類似地，根據一些實施例，在半導體元件401中的第二半導體結構404和第三半導體結構406之間垂直地形成第二接合介面410，且第二半導體結構404和第三半導體結構406是經由接合(例如，混合接合)垂直連結的。第一半導體結構402中的NAND記憶體與第三半導體結構406中的可程式設計邏輯元件之間的資料傳輸可以經由跨第一接合介面408的互連結構(例如，接合接觸點)來執行。類似地，第二半導體結構中的動態隨機存取記憶體(DRAM)與第三半導體結構406中的可程式設計邏輯元件之間的資料傳輸可以經由跨第二接合介面410的互連結構(例如，接合接觸點)來執行。
圖5A繪示本發明較佳實施例中具有可程式設計邏輯元件的半導體結構的平面示意圖。一半導體結構501可以是圖4A和圖4B中的第三半導體結構406的一個示例。半導體結構501可以包括使用邏輯製程製造的一可程式設計邏輯元件(PLD)502。可程式設計邏輯元件(PLD)502可以包括可程式設計邏輯陣列(PLA)、可程式設計陣列邏輯(PAL)、通用陣列邏輯(GAL)、複雜可程式設計邏輯元件(CPLD)和場可程式設計閘極陣列(FPGA)元件中的一個或多個，僅舉幾例。根據一些實施例，可程式設計邏輯元件(PLD)502包括一個或多個場可程式設計閘極陣列裝置(FPGA)核心，其中每個場可程式設計閘極陣列裝置(FPGA)核心都包括以陣列佈置的多個可程式設計邏輯區塊504。例如，每個可程式設計邏輯區塊504可以包括一個或多個LUT。一個或多個可程式設計邏輯 區塊504可以被設置為執行獨立的處理任務。在一些實施例中，可程式設計邏輯元件(PLD)502還包括I/O(輸出/輸入)區塊518。經由用可程式設計邏輯元件(PLD)502(諸如場可程式設計閘極陣列裝置(FPGA))替換處理器，可以不需要可程式設計邏輯元件(PLD)502外部的快取記憶體。在一些實施例中，半導體結構501不包括靜態隨機存取記憶體(SRAM)的快取記憶體，因而進一步減小半導體結構501的尺寸。應當理解，儘管每個可程式設計邏輯區塊504仍可以包括其自己的記憶體(諸如寄存器)，但是此記憶體專用於相應的可程式設計邏輯區塊504，並在本文不被認為是可以被其它部件共用的“靜態隨機存取記憶體(SRAM)的快取記憶體”。
圖5B繪示本發明較佳實施例中具有NAND記憶體和週邊電路的半導體結構的平面示意圖。一半導體結構503可以是圖4A和圖4B中的第一半導體結構402的一個示例。半導體結構503可以包括在與一NAND記憶體506的週邊電路相比相同的基底上的NAND記憶體506。半導體結構503可以包括用於控制和讀出NAND記憶體506的所有週邊電路，包括例如字線驅動器508、頁緩衝器510、以及任何其它合適的設備。圖5B繪示出了週邊電路(例如，字線驅動器508、頁緩衝器510)和NAND記憶體506的示例性佈局，其中週邊電路(例如，字線驅動器508、頁緩衝器510)和NAND記憶體506形成在相同的平面上的不同的區域中。例如，週邊電路(例如，字線驅動器508、頁緩衝器510)可以形成在NAND記憶體506的外部。
圖5C繪示本發明較佳實施例中具有動態隨機存取記憶體(DRAM)和週邊電路的半導體結構的平面示意圖。一半導體結構505可以是圖4A和圖4B中的第二半導體結構404的一個示例。半導體結構505可以包括在與一動態隨機存取記憶體(DRAM)512的週邊電路相比相同的基底上的動態隨機存取記憶體(DRAM)512。半導體結構505可以包括用於控制和讀出動態隨機存取記憶體 (DRAM)512的所有週邊電路，包括例如行解碼器514、列解碼器516、以及任何其它合適的設備。圖5C繪示出週邊電路(例如，行解碼器514、列解碼器516)和動態隨機存取記憶體(DRAM)512的示例性佈局，其中週邊電路(例如，行解碼器514、列解碼器516)和動態隨機存取記憶體(DRAM)512形成在相同的平面上的不同的區域中。例如，週邊電路(例如，行解碼器514、列解碼器516)可以形成在動態隨機存取記憶體(DRAM)512的外部。
應理解，半導體結構501、半導體結構503和半導體結構505的佈局不限於圖5A-5C中的示例性佈局。在一些實施例中，NAND記憶體506的週邊電路的一部分(例如，字線驅動器508、頁緩衝器510和任何其它合適的設備中的一個或多個)可以在具有可程式設計邏輯元件(PLD)502的半導體結構501中。即，根據一些其它實施例，NAND記憶體506的週邊電路可以分佈在半導體結構501和半導體結構503上。在一些實施例中，動態隨機存取記憶體(DRAM)512的週邊電路的一部分(例如，行解碼器514、列解碼器516和任何其它合適的設備中的一個或多個)可以在具有可程式設計邏輯元件(PLD)502的半導體結構501中。即，根據一些其它實施例，動態隨機存取記憶體(DRAM)512的週邊電路可以分佈在半導體結構501和半導體結構505兩者上。在一些實施例中，週邊電路中的至少一些(例如，字線驅動器508、頁緩衝器510)和NAND記憶體506(例如，NAND記憶體單元的陣列)彼此堆疊，即在不同的平面中。例如，可以在週邊電路上方或下方形成NAND記憶體506(例如，NAND記憶體單元的陣列)以進一步減小晶片尺寸。在一些實施例中，週邊電路中的至少一些(例如，行解碼器514、列解碼器516)和動態隨機存取記憶體(DRAM)512(例如，動態隨機存取記憶體(DRAM)單元的陣列)彼此堆疊，即在不同的平面中。例如，可以在週邊電路的上方或下方形成動態隨機存取記憶體(DRAM)512(例如，動態隨機存取記憶體(DRAM)單元的陣列)以進一步減小晶片尺寸。
圖6A繪示本發明較佳實施例中具有可程式設計邏輯元件和週邊電路的半導體結構的平面示意圖。一半導體結構601可以是圖4A和圖4B中的第三半導體結構406的一個示例。半導體結構601可以包括與在NAND記憶體506和動態隨機存取記憶體(DRAM)512兩者的週邊電路(例如，字線驅動器508、頁緩衝器510、行解碼器514、列解碼器516)相比相同的基底上的並使用與週邊電路相比相同的邏輯製程製造的可程式設計邏輯元件(PLD)502。可程式設計邏輯元件(PLD)502可以包括可程式設計邏輯陣列(PLA)、可程式設計陣列邏輯(PAL)、通用陣列邏輯(GAL)、複雜可程式設計邏輯元件(CPLD)和場可程式設計閘極陣列(FPGA)元件中的一個或多個，僅舉幾例。根據一些實施例，可程式設計邏輯元件(PLD)502包括一個或多個場可程式設計閘極陣列裝置(FPGA)核心，其中每個場可程式設計閘極陣列裝置(FPGA)核心都包括以陣列設置的可程式設計邏輯區塊504。例如，每個可程式設計邏輯區塊504可以包括一個或多個LUT。在一些實施例中，可程式設計邏輯元件(PLD)502還包括I/O(輸出/輸入)區塊518。
週邊電路(例如，字線驅動器508、頁緩衝器510、行解碼器514、列解碼器516)可以設置在可程式設計邏輯元件(PLD)502的外部。例如，圖6A繪示出了示例性佈局，其中週邊電路分佈在可程式設計邏輯元件(PLD)502的外部。半導體結構601可以包括用於控制和讀出NAND記憶體506的所有週邊電路，包括例如字線驅動器508、頁緩衝器510以及任何其它合適的設備。半導體結構601還可以包括用於控制和讀出動態隨機存取記憶體(DRAM)512的所有週邊電路，包括例如行解碼器514、列解碼器516和任何其它合適的設備。圖6A繪示出了週邊電路(例如，字線驅動器508、頁緩衝器510、行解碼器514、列解碼器516)的示例性佈局，其中，週邊電路形成在可程式設計邏輯元件(PLD)502外部的相同的平面中。應理解，在一些實施例中，週邊電路中的至少一些(例如，字 線驅動器508、頁緩衝器510、行解碼器514、列解碼器516)和可程式設計邏輯元件(PLD)502彼此堆疊，即在不同的平面中。例如，可以在週邊電路上方或下方形成可程式設計邏輯元件(PLD)502以進一步減小晶片尺寸。
圖6B繪示本發明較佳實施例中具有NAND記憶體的半導體結構的平面示意圖。一半導體結構603可以是圖4A和圖4B中的第一半導體結構402的一個示例。經由將所有週邊電路(例如，字線驅動器508、頁緩衝器510)移離半導體結構603(例如，移至半導體結構601)，可以增大半導體結構603中的NAND記憶體506的尺寸(例如，NAND記憶體單元的數量)。
圖6C繪示本發明較佳實施例中具有動態隨機存取記憶體(DRAM)的半導體結構的平面示意圖。一半導體結構605可以是圖4A和圖4B中的第二半導體結構404的一個示例。經由將所有週邊電路(例如，行解碼器514、列解碼器516)移離半導體結構605(例如，移至半導體結構601)，可以增大半導體結構605中的動態隨機存取記憶體(DRAM)512的尺寸(例如，動態隨機存取記憶體(DRAM)單元的數量)。
圖7A繪示本發明較佳實施例中具有可程式設計邏輯元件和異構記憶體的半導體元件的剖面示意圖。作為以上參照圖4A描述的半導體元件400的一個示例，一半導體元件700是包括一第一半導體結構702、一第二半導體結構704和一第三半導體結構706的經接合的晶片，在第三半導體結構706上方堆疊有第一半導體結構702和第二半導體結構704。根據一些實施例，第一半導體結構702和第三半導體結構706經由二者之間的一第一接合介面708處連結的。根據一些實施例，第二半導體結構704和第三半導體結構706經由二者之間的一第二接合介面710處連結的。根據一些實施例，第一接合介面708和第二接合介面710例如在第三半導體結構706的頂面是處於相同的平面中的。如圖7A所示，第三半導體結構706可以包括一基底712，其可以包括矽(例如，單晶矽、c-Si)、矽鍺(SiGe)、 砷化鎵(GaAs)、鍺(Ge)、矽覆絕緣(SOI)或其它任何合適的材料。
半導體元件700的第三半導體結構706可以包括在基底712上方的一元件層714。注意，在圖7A中添加了軸x和軸y，以進一步繪示出半導體元件700中的部件的空間關係。基底712包括在x方向(橫向方向或寬度方向)上橫向延伸的兩個橫向表面(例如，一頂面和一底面)。如本文所使用的，當基底在y方向(垂直方向或厚度方向)上位於半導體元件的最低平面中時，在y方向上相對於半導體元件的基底(例如，基底712)確定一個部件(例如，層或元件)是在半導體元件(例如，半導體元件700)的另一部件(例如，層或元件)的“上”、“上方”還是“下方”。在本發明內容全文中應用了用於描述空間關係的相同概念。
在一些實施例中，元件層714包括在基底712上的一可程式設計邏輯元件(PLD)716。在一些實施例中，元件層714還包括在基底712上並且在可程式設計邏輯元件(PLD)716外部的一週邊電路720。例如，如下面詳細描述的，週邊電路720可以是用於控制和讀出半導體元件700的NAND記憶體和/或動態隨機存取記憶體(DRAM)的週邊電路的一部分或全部。在一些實施例中，如上詳細描述的，可程式設計邏輯元件(PLD)716包括形成可程式設計邏輯區塊(在一些情況下為任何I/O塊)的陣列的多個電晶體722。在一些實施例中，電晶體722還形成週邊電路720，即，被用於促進NAND記憶體和/或動態隨機存取記憶體(DRAM)的操作的任何合適的數位、類比和/或混合信號控制和讀出電路，包括但不限於：頁緩衝器、解碼器(例如，行解碼器和列解碼器)、讀出放大器、驅動器(例如，字線驅動器)、電荷泵、電流或電壓基準、或電路的任何主動或被動部件(例如，電晶體、二極體、電阻器或電容器等)。
電晶體722可以形成在基底712“上”，其中，電晶體722的全部或一部分形成在基底712中(例如，在基底712的頂面下方)和/或直接形成在基底712上。例如，隔離區(例如，淺溝槽隔離(STI))和摻雜區(例如，電晶體722的 源極區和汲極區)也可以形成在基底712中。根據一些實施例，電晶體722應用高級邏輯製程而高速運行(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技術節點)。
在一些實施例中，半導體元件700的第三半導體結構706還包括在元件層714上方的一互連層724，以向和從可程式設計邏輯元件(PLD)716(和週邊電路720，如果有的話)傳輸電信號。互連層724可以包括多個互連結構(在本文中也稱為“接觸點”)，包括橫向互連線和垂直互連訪問(過孔)接觸點。如本文中所使用的，術語“互連”可以廣泛地包括任何合適類型的互連，諸如中段製程(MEOL)互連和後段製程(BEOL)互連。互連層724還可以包括一個或多個層間介電質(ILD)層(也稱為“金屬間介電質(IMD)層”)，其中可以形成互連線和過孔接觸點。即，互連層724可以包括多個ILD層中的互連線和過孔接觸點。互連層724中的互連線和過孔接觸點可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、矽化物或其任何組合。互連層724中的ILD層可以包括介電材料，其中介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(低k)介電質、或其任何組合。在一些實施例中，元件層714中的元件是經由互連層724中的互連結構彼此電連接的。例如，週邊電路720可以經由互連層724電連接到可程式設計邏輯元件(PLD)716。
如圖7A所示，半導體元件700的第三半導體結構706還可以包括在第一接合介面708和第二接合介面710處以及在互連層724和元件層714(包括可程式設計邏輯元件(PLD)716上方的一接合層726。接合層726可以包括多個接合接觸點728和將接合接觸點728電隔離的介電質。接合接觸點728可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、矽化物或其任何組合。接合層726的其餘區域可以由介電質形成，介電質包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質、或其任何組合。接合層728中的接合接觸點728和 周圍的介電質可以用於混合接合。
類似地，如圖7A所示，半導體元件700的第一半導體結構702還可以包括在第一接合介面708處及在第三半導體結構706的接合層726上方的一接合層730。接合層730可以包括多個接合接觸點732和將接合接觸點732電隔離的介電質。接合接觸點732可以包括導電材料，導電材料包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、矽化物、或其任何組合。接合層730的其餘區域可以由介電質形成，介電質包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質、或其任何組合。接合層732中的接合接觸點732和周圍的介電質可以用於混合接合。根據一些實施例，接合接觸點732在第一接合介面708處與一些接合接觸點728(例如，在第一半導體結構702正下方的接合接觸點728的第一集合)接觸。
如上所述，第一半導體結構702可以在第一接合介面708處以面對面的方式接合在第三半導體結構706的頂部上。在一些實施例中，第一接合介面708作為混合接合(也稱為“金屬/介電質混合接合”)的結果而設置在接合層730與接合層726之間，混合接合是一種直接接合技術(例如，在不使用中間層(諸如焊料或黏合劑)的情況下在表面之間形成接合)並可以同時獲得金屬-金屬接合和介電質-介電質接合。在一些實施例中，第一接合介面708是接合層730和接合層726相遇並接合的位置。實際上，第一接合介面708可以是具有一定厚度的層，其包括第三半導體結構706的接合層726的頂面的部分和第一半導體結構702的接合層730的底面的部分。
在一些實施例中，半導體元件700的第一半導體結構702還包括在接合層730上方的一互連層734，用以傳輸電信號。互連層734可以包括多個互連結構，諸如中段(MEOL)互連結構和後段(BEOL)互連結構。在一些實施例中，互連層734中的互連結構還包括本地互連結構，諸如位元線接觸點和字線接觸點。互連層734還可以包括一個或多個ILD層，其中可以形成互連線和過孔接觸 點。互連層734中的互連線和過孔接觸點可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、矽化物、或其任何組合。互連層734中的ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質、或其任何組合。
在一些實施例中，半導體元件700的第一半導體結構702包括NAND快閃記憶體元件，其中以互連層734和接合層730上方的3D NAND記憶體串736的陣列的形式形成記憶體單元。根據一些實施例，每個3D NAND記憶體串736垂直延伸穿過各自包括導體層和介電層的多個對。經堆疊和交錯的導體層和介電層在本文中也稱為一存儲疊層738。根據一些實施例，存儲疊層738中經交錯的導體層和介電層在垂直方向上交替。即，除了在存儲疊層738的頂部或底部的導體層和介電層之外，每個導體層可以在兩側上被兩個介電層鄰接，並且每個介電層可以在兩側上被兩個導體層鄰接。導體層可以各自具有相同的厚度或不同的厚度。類似地，介電層可以各自具有相同的厚度或不同的厚度。導體層可以包括導體材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、摻雜的矽、矽化物或其任何組合。介電層可以包括介電材料，包括但不限於氧化矽、氮化矽、氧氮化矽或其任何組合。
在一些實施例中，每個3D NAND記憶體串736是包括半導體溝道和存儲膜的“電荷補陷”型NAND記憶體串。在一些實施例中，半導體溝道包括矽，諸如非晶矽、多晶矽或單晶矽。在一些實施例中，存儲膜是複合介電層，其包括穿隧層、儲存層(也稱為“電荷補陷/儲存層”)和阻擋層。每個3D NAND記憶體串736可以具有圓柱形狀(例如，柱形)。根據一些實施例，存儲膜的半導體溝道、穿隧層、儲存層和阻擋層沿著從柱的中心朝向外表面的方向依序佈置。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻擋層可以包括氧化矽、氮氧化矽、高介電常數(高 k)介電質或其任何組合。在一個示例中，阻擋層可以包括氧化矽/氮氧化矽/氧化矽(ONO)的複合層。在另一個示例中，阻擋層可以包括高k介電層，諸如氧化鋁(Al2O3)、氧化鉿(HfO2)或氧化鉭(Ta2O5)層等等。
在一些實施例中，3D NAND記憶體串736還包括多個控制閘極(每個控制閘極是字線的一部分)。存儲疊層738中的每個導體層可以充當3D NAND記憶體串736的每個記憶體單元的控制閘極。在一些實施例中，每個3D NAND記憶體串736在垂直方向上的相應端部處包括兩個插塞774和插塞740。插塞774可以包括半導體材料，諸如從一半導體層742磊晶生長的單晶矽。插塞774可以用作3D NAND存儲串736的源極選擇閘極的控制器。插塞774可以在3D NAND存儲串736的上端處，並與半導體層742接觸。如本文中所使用的，當基底712位於半導體元件700的最低平面中時，部件(例如，3D NAND記憶體串736)的“上端”是在y方向上遠離基底712的端部，而部件(例如，3D NAND存儲串736)的“下端”是在y方向上較靠近基底712的端部。另一個插塞740可以包括半導體材料(例如，多晶矽)。經由在第一半導體結構702的製造期間覆蓋3D NAND記憶體串736的上端，插塞740可以用作蝕刻停止層，以防止蝕刻填充在3D NAND記憶體串736中的介電質，諸如氧化矽和氮化矽。在一些實施例中，插塞740用作3D NAND記憶體串736的汲極。
在一些實施例中，第一半導體結構702還包括設置在存儲疊層738和3D NAND記憶體串736上方的半導體層742。半導體層742可以是在其上形成有存儲疊層738和3D NAND記憶體串736的薄化的基底。在一些實施例中，半導體層742包括單晶矽，可以從單晶矽磊晶生長插塞774。在一些實施例中，半導體層742可以包括多晶矽、非晶矽、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)或任何其它合適的材料。半導體層742還可以包括隔離區和摻雜區(例如，用作3D NAND記憶體串736的陣列的共用源極(ACS)，未繪示)。隔離區(未繪示)可以在半 導體層742的整個厚度或厚度的一部分上延伸以將摻雜區電隔離。在一些實施例中，包括氧化矽的焊盤氧化物層被設置在存儲疊層738和半導體層742之間。
應理解，在其它實施例中，3D NAND記憶體串736不限於“電荷補陷”型3D NAND記憶體串，而可以是“浮置閘極”型3D NAND記憶體串。還應理解，存儲疊層738不限於具有單平臺(deck)結構，還可以具有不同的平臺之間具有平臺間插塞的多平臺結構，用於3D NAND記憶體串736的電連接。半導體層742可以包括多晶矽作為“浮置閘極”型3D NAND存儲串的源極板。
如圖7A所示，半導體元件700的第一半導體結構702還可以包括在半導體層742上方的一焊盤引出互連層744。焊盤引出互連層744可以包括一個或多個ILD層中的互連結構，(例如，觸點焊盤746)。焊盤引出互連層744和互連層734可以形成在半導體層742的相對側。在一些實施例中，焊盤引出互連層744中的互連結構可以在半導體元件700和外部電路之間傳輸電信號，例如，用於焊盤引出目的。
在一些實施例中，第一半導體結構702還包括一個或多個接觸點748，其延伸穿過半導體層742以將焊盤引出互連層744及互連層734和互連層724電連接。結果，可程式設計邏輯元件(PLD)716(和週邊電路720，如果有的話)可以經由互連層734和互連層724以及接合接觸點732和接合接觸點728電連接到3D NAND記憶體串736的陣列。此外，可程式設計邏輯元件(PLD)716和3D NAND記憶體串736的陣列可以經由接觸點748和焊盤引出互連層744電連接到外部電路。
如圖7A所示，半導體元件700的第二半導體結構704還可以包括在第二接合介面710處和在第三半導體結構706的接合層726上方的一接合層750。接合層750可以包括多個接合接觸點752和將接合接觸點752電隔離的介電質。接合接觸點752可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、 矽化物或其任何組合。接合層750的其餘區域可以由介電質形成，介電質包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任意組合。接合層750中的接合接觸點752和周圍的介電質可以被用於混合接合。根據一些實施例，接合接觸點752在第二接合介面710處與一些接合接觸點728(例如，在第二半導體結構704正下方的接合接觸點728的第二集合)接觸。
如上所述，第二半導體結構704可以在第二接合介面710處以面對面的方式接合在第三半導體結構706的頂部上，緊挨著以面對面的方式在第一接合介面708處也接合在第三半導體結構706的頂部上的第一半導體結構702。結果，第一接合介面708和第二接合介面710可以在相同的平面內，例如，都在第三半導體結構706的頂面處。即，根據一些實施例，第一接合介面708與第二接合介面710齊平。在一些實施例中，第二接合介面710作為混合接合的結果而設置在接合層750和接合層726之間。在一些實施例中，第二接合介面710是接合層750和接合層726相遇並接合的位置。實際中，第二接合介面710可以是具有一定厚度的層，其包括第三半導體結構706的接合層726的頂面的部分和第二半導體結構704的接合層750的底面的部分。
在一些實施例中，半導體元件700的第二半導體結構704還包括在接合層750上方的一互連層754，用以傳輸電信號。互連層754可以包括多個互連結構，諸如中段(MEOL)互連結構和後段(BEOL)互連結構。在一些實施例中，互連層754中的互連結構還包括本地互連結構，諸如位元線接觸點和字線接觸點。互連層754還可以包括一個或多個ILD層，其中可以形成互連線和過孔接觸點。互連層754中的互連線和過孔接觸點可以包括導電材料，導電材料包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、矽化物或其任何組合。互連層754中的ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。
半導體元件700的第二半導體結構704還可以包括在互連層754和接合層750上方的動態隨機存取記憶體(DRAM)單元756的陣列。在一些實施例中，每個動態隨機存取記憶體(DRAM)單元756包括一動態隨機存取記憶體(DRAM)選擇電晶體758和一電容器760。動態隨機存取記憶體(DRAM)單元756可以是由一個電晶體和一個電容器組成的1T1C單元。應理解，動態隨機存取記憶體(DRAM)單元756可以具有任何合適的配置，諸如2T1C單元、3T1C單元等。在一些實施例中，動態隨機存取記憶體(DRAM)選擇電晶體758形成在一半導體層762“上”，其中動態隨機存取記憶體(DRAM)選擇電晶體758的全部或部分形成在半導體層762中(例如，在半導體層762的頂面下方)和/或直接形成在半導體層762上。隔離區(例如，STI)和摻雜區(例如，動態隨機存取記憶體(DRAM)選擇電晶體758的源極區和汲極區)也可以形成在半導體層762中。在一些實施例中，電容器760設置在動態隨機存取記憶體(DRAM)選擇電晶體758的下方。根據一些實施例，每個電容器760包括兩個電極，其中之一電連接到相應的動態隨機存取記憶體(DRAM)選擇電晶體758的一個節點。根據一些實施例，每個動態隨機存取記憶體(DRAM)選擇電晶體758的另一個節點電連接到動態隨機存取記憶體(DRAM)的一位元線764。每個電容器760的另一個電極可以電連接到一共用板766，例如共用接地。應理解，動態隨機存取記憶體(DRAM)單元756的結構和配置不限於圖7A中的示例，可以包括任何合適的結構和配置。例如，電容器760可以是平面電容器、堆疊電容器、多鰭電容器、圓柱電容器、溝槽電容器或基底板電容器。
在一些實施例中，第二半導體結構704還包括設置在動態隨機存取記憶體(DRAM)單元756的陣列上方並與之接觸的半導體層762。半導體層762可以是在其上形成有動態隨機存取記憶體(DRAM)選擇電晶體758的薄化的基底。在一些實施例中，半導體層762包括單晶矽。在一些實施例中，半導體層762可以 包括多晶矽、非晶矽、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、矽化物或任何其它合適的材料。半導體層762還可以包括隔離區和摻雜區(例如，作為動態隨機存取記憶體(DRAM)選擇電晶體758的源極和汲極)。
如圖7A所示，半導體元件700的第二半導體結構704還可以包括在半導體層762上方的一焊盤引出互連層768。焊盤引出互連層768可以包括一個或多個ILD層中的互連結構，(例如，接觸點焊盤770)。焊盤引出互連層768和互連層754可以形成在半導體層762的相對側。在一些實施例中，焊盤引出互連層768中的互連結構可以在半導體元件700和外部電路之間傳輸電信號，例如，用於焊盤引出目的。
在一些實施例中，第二半導體結構704還包括一個或多個接觸點772，其延伸穿過半導體層762以將焊盤引出互連層768及互連層754和互連層724電連接。結果，可程式設計邏輯元件(PLD)716(和週邊電路720，如果有的話)可以經由互連層754和互連層724以及接合接觸點752和接合接觸點728電連接到動態隨機存取記憶體(DRAM)單元756的陣列。而且，第一半導體結構702中的3D NAND記憶體串736的陣列可以經由互連層734、互連層724和互連層754以及接合接觸點732、接合接觸點728和接合接觸點752電連接到第二半導體結構704中的動態隨機存取記憶體(DRAM)單元756的陣列。此外，可程式設計邏輯元件(PLD)716和動態隨機存取記憶體(DRAM)單元756的陣列可以經由接觸點772和焊盤引出互連層768電連接到外部電路。如上所述，根據一些實施例，經由用可程式設計邏輯元件(PLD)716替換處理器，第一半導體結構702、第二半導體結構704和第三半導體結構706中的每一個不包括靜態隨機存取記憶體(SRAM)的快取記憶體。
圖7B繪示本發明較佳實施例中具有可程式設計邏輯元件和異構記憶體的另一半導體元件的剖面示意圖。作為以上參照圖4B描述的半導體元件401的 一個示例，一半導體元件701是經接合的晶片，其包括堆疊在一第一半導體結構703和一第二半導體結構705上方的一第三半導體結構707。類似於以上在圖7A中描述的半導體元件700，半導體元件701表示經接合的晶片的示例，其中，包括可程式設計邏輯元件的第三半導體結構707、包括NAND記憶體的第一半導體結構703和包括動態隨機存取記憶體(DRAM)的第二半導體結構705被分別形成並且分別以面對面的方式接合在一第一接合介面709和一第二接合介面711處。在圖7A中，包括可程式設計邏輯元件的第三半導體結構706在包括NAND記憶體的第一半導體結構702和包括動態隨機存取記憶體(DRAM)的第二半導體結構704的下方，與以上在圖7A中描述的半導體元件700不同，圖7B中的半導體元件701包括設置在第一半導體結構703和第二半導體結構705上方的第三半導體結構707。應理解，在下面不再重複半導體元件700和701中的相似結構(例如，材料、製程、功能等)的細節。
半導體元件701的第一半導體結構703可以包括一基底713和包括基底713上方的經交錯的導體層和介電層的一存儲疊層715。在一些實施例中，每個3D NAND記憶體串717的陣列垂直延伸穿過基底713上方的存儲疊層715中的經交錯的導體層和介電層。每個3D NAND記憶體串717可以包括半導體溝道和存儲膜。每個3D NAND記憶體串717還包括分別在其下端和上端的兩個插塞719和插塞721。3D NAND記憶體串717可以是“電荷補陷”型3D NAND記憶體串或“浮置閘極”型3D NAND記憶體串。在一些實施例中，包括氧化矽的焊盤氧化物層設置在存儲疊層715和基底713之間。
在一些實施例中，半導體元件701的第一半導體結構703還包括在存儲疊層715和3D NAND記憶體串717上方的一互連層723，用以向和從3D NAND記憶體串717傳送電信號。互連層723可以包括多個互連結構，包括互連線和過孔接觸點。在一些實施例中，互連層723中的互連還包括本地互連結構，諸如位元線 接觸點和字線接觸點。在一些實施例中，半導體元件701的第一半導體結構703還包括在第一接合介面709處的且在互連層723和存儲疊層715(包括穿過其中的3D NAND記憶體串717)上方的一接合層725。接合層725可以包括多個接合接觸點727以及圍繞並將接合接觸點727電隔離的介電質。
半導體元件701的第二半導體結構705可以包括一基底729和在基底729上的動態隨機存取記憶體(DRAM)單元731的陣列。儘管在圖7B中將基底713和基底729繪示為兩個分開的基底，但是應理解，在一些實施例中，基底713和基底729可以是單個連續基底。還應理解，在一些實施例中，可以在基底713和基底729下方形成另一單個連續基底(例如，未繪示)，並且將其接合到基底713和基底729，以為半導體元件701提供進一步的支援。
在一些實施例中，每個動態隨機存取記憶體(DRAM)單元731包括一動態隨機存取記憶體(DRAM)選擇電晶體733和一電容器735。動態隨機存取記憶體(DRAM)單元731可以是由一個電晶體和一個電容器組成的1T1C單元。應理解的是，動態隨機存取記憶體(DRAM)單元731可以是任何合適的配置，例如2T1C單元、3T1C單元等。在一些實施例中，動態隨機存取記憶體(DRAM)選擇電晶體733形成在基底729“上”，其中動態隨機存取記憶體(DRAM)選擇電晶體733的全部或一部分形成在基底729中和/或直接形成在基底729上。在一些實施例中，電容器735設置在動態隨機存取記憶體(DRAM)選擇電晶體733上方。根據一些實施例，每個電容器735包括兩個電極，其中之一電連接到相應的動態隨機存取記憶體(DRAM)選擇電晶體733的一個節點。根據一些實施例，每個動態隨機存取記憶體(DRAM)選擇電晶體733的另一個節點電連接到動態隨機存取記憶體(DRAM)的一位元線737。每個電容器735的另一個電極可以電連接到一共用板739，例如共用接地。應理解，動態隨機存取記憶體(DRAM)單元731的結構和配置不限於圖7B中的示例，並可以包括任何合適的結構和配置。
在一些實施例中，半導體元件701的第二半導體結構705還包括位於動態隨機存取記憶體(DRAM)單元731的陣列上方的一互連層741，用以向和從動態隨機存取記憶體(DRAM)單元731的陣列傳輸電信號。互連層741可以包括多個互連結構，包括互連線和過孔接觸點。在一些實施例中，互連層741中的互連還包括本地互連結構，諸如位元線接觸點和字線接觸點。在一些實施例中，半導體元件701的第二半導體結構705還包括在第二接合介面711處的且在互連層741和動態隨機存取記憶體(DRAM)單元731的陣列上方的一接合層743。接合層743可以包括多個接合接觸點745以及圍繞並將接合接觸點745電隔離的介電質。
如圖7B所示，半導體元件701的第三半導體結構707包括在第一接合介面709和第二接合介面711處的且在第一半導體結構703的接合層725和第二半導體結構705的接合層743上方的另一接合層747。接合層747可以包括多個接合接觸點749和圍繞並將接合接觸點749電隔離的介電質。根據一些實施例，一些接合接觸點749(例如，位於第一半導體結構703正上方的接合接觸點749的第一集合)在第一接合介面709處與接合接觸點727接觸。根據一些實施例，一些接合接觸點749(例如，第二半導體結構705正上方的接合接觸點749的第二集合)在第二接合介面711處與接合接觸點745接觸。第一接合介面709和第二接合介面711可以例如都在第三半導體結構707的底面處在相同的平面中。即，根據一些實施例，第一接合介面709與第二接合介面711齊平。在一些實施例中，半導體元件701的第三半導體結構707還包括在接合層747上方的一互連層751，用以傳輸電信號。互連層751可以包括多個互連結構，包括互連線和過孔接觸點。
半導體元件701的第三半導體結構707還可以包括在互連層751和接合層747上方的一元件層753。在一些實施例中，元件層753包括在互連層751和接合層747上方的一可程式設計邏輯元件(PLD)755。在一些實施例中，元件層753 還包括在互連層751和接合層747上方的且在可程式設計邏輯元件(PLD)755外部的一週邊電路759。例如，週邊電路759可以是用於控制和讀出3D NAND記憶體串717的陣列和/或動態隨機存取記憶體(DRAM)單元731的陣列的週邊電路的一部分或全部。在一些實施例中，元件層753中的元件經由互連層751中的互連結構彼此電連接。例如，週邊電路759可以經由互連層751電連接到可程式設計邏輯元件(PLD)755。
在一些實施例中，如上所詳述的，可程式設計邏輯元件(PLD)755包括形成可程式設計邏輯區塊(在某些情況下為任何I/O塊)的陣列的多個電晶體761。電晶體761可以形成在一半導體層763“上”，其中，電晶體761的全部或一部分形成在半導體層763中和/或直接形成在半導體層763上。隔離區(例如，STI)和摻雜區(例如，電晶體761的源極區和汲極區)也可以形成在半導體層763中。電晶體761也可以形成週邊電路759。根據一些實施例，電晶體761應用高級邏輯製程而高速運作(例如90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技術節點)。
在一些實施例中，第三半導體結構707還包括設置在元件層753上方的半導體層763。半導體層763可以在可程式設計邏輯元件(PLD)755上方並與之接觸。半導體層763可以是在其上形成有電晶體761的薄化的基底。在一些實施例中，半導體層763包括單晶矽。在一些實施例中，半導體層763可以包括多晶矽、非晶矽、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)或任何其它合適的材料。半導體層763還可以包括隔離區和摻雜區。
如圖7B所示，半導體元件701的第三半導體結構707還可以包括在半導體層763上方的一焊盤引出互連層765。焊盤引出互連層765可以包括一個或多個ILD層中的互連結構，例如接觸點焊盤767。在一些實施例中，焊盤引出互連層765中的互連結構可以在半導體元件701與外部電路之間傳輸電信號，例如，用 於焊盤引出目的。在一些實施例中，第三半導體結構707還包括一個或多個接觸點769，其延伸穿過半導體層763以將焊盤引出互連層765和互連層751、互連層723及互連層741電連接。結果，可程式設計邏輯元件(PLD)755(和週邊電路759(如果有的話))可以經由互連層751和互連層723以及接合接觸點749和接合接觸點727電連接到3D NAND記憶體串717的陣列，並且可程式設計邏輯元件(PLD)755(和週邊電路759(如果有的話))也可以經由互連層751和互連層741以及接合接觸點749和接合接觸點745電連接到動態隨機存取記憶體(DRAM)單元731的陣列。而且，第一半導體結構703中的3D NAND記憶體串717的陣列經由互連層723、互連層751和互連層741以及接合接觸點727、接合接觸點749和接合接觸點745電連接到第二半導體結構705中的動態隨機存取記憶體(DRAM)單元731的陣列。此外，可程式設計邏輯元件(PLD)755、3D NAND記憶體串717的陣列以及動態隨機存取記憶體(DRAM)單元731的陣列可以經由接觸點769和焊盤引出互連層765電連接到外部電路。如上所述，根據一些實施例，經由用可程式設計邏輯元件(PLD)755替換處理器，第一半導體結構703、第二半導體結構705和第三半導體結構707中的每一個不包括靜態隨機存取記憶體(SRAM)的快取記憶體。
圖8A和8B繪示本發明較佳實施例中用於形成具有可程式設計邏輯元件和週邊電路的半導體結構的製程剖面示意圖。圖9A和9B繪示本發明較佳實施例中用於形成具有3D NAND記憶體串的半導體結構的製程剖面示意圖。圖10A-10C繪示本發明較佳實施例中用於形成具有動態隨機存取記憶體(DRAM)單元的半導體結構的製程剖面示意圖。圖11A和11B繪示本發明較佳實施例中用於形成具有可程式設計邏輯元件和異構記憶體的半導體元件的製程剖面示意圖。圖12A-12C繪示本發明較佳實施例中對半導體結構進行切割(dicing)和接合的製程示意圖。圖13A-13D繪示本發明較佳實施例中對半導體結構進行接合和切 割(dicing)的製程示意圖。圖16A和16B繪示本發明較佳實施例中用於形成具有可程式設計邏輯元件和異構記憶體的半導體元件的方法流程圖。圖17A和17B繪示本發明較佳實施例中另一用於形成具有可程式設計邏輯元件和異構記憶體的半導體元件的方法流程圖。圖8A、8B、9A、9B、10A-10C、11A、11B、12A-12C、13A-13D、16A、16B、17A和17B中所示的半導體元件的示例包括圖7A和7B所示的半導體元件700和701。將一起描述圖8A、8B、9A、9B、10A-10C、11A、11B、12A-12C、13A-13D、16A、16B、17A和17B。應理解，方法1600和1700中繪示出的操作僅為實施例，並且其它操作也可以在任何所示操作之前、之後或之間執行。此外，某些操作可以同時執行，或以與圖16A、16B、17A和17B中所示的不同順序執行。
如圖9A和9B所示，形成包括3D NAND記憶體串的陣列和包括多個第一接合接觸點的一第一接合層的一第一半導體結構。如圖10A-10C所示，形成包括動態隨機存取記憶體(DRAM)單元的陣列和包括多個第二接合接觸點的一第二接合層的一第二半導體結構。如圖8A和8B所示，形成包括一可程式設計邏輯元件、一週邊電路和包括多個第三接合接觸點的一第三接合層的一第三半導體結構。如圖11A和11B所示，第三半導體結構與第一半導體結構和第二半導體結構中的每一個以面對面的方式接合，使得第一接合接觸點在一第一接合介面處與第三接合接觸點的第一集合接觸，並且第二接合接觸點在一第二接合介面處與第三接合接觸點的第二集合接觸。
參照圖16A，方法1600在一操作1602處開始，其中在第一晶圓上形成多個第一半導體結構。第一半導體結構中的至少一個包括NAND記憶體單元的陣列和第一接合層，其中第一接合層包括多個第一接合接觸點。第一晶圓可以是矽晶圓。在一些實施例中，為了形成多個第一半導體結構，在第一晶圓上形成NAND記憶體單元的陣列。NAND記憶體單元的陣列可以是3D NAND記憶體串的 陣列。在一些實施例中，為了形成多個第一半導體結構，在第一晶圓上還形成NAND記憶體單元的陣列的週邊電路。
如圖12A所示，在一第一晶圓1202上形成多個第一半導體結構1204。第一晶圓1202可以包括由劃線隔開的多個曝光區。根據一些實施例，第一晶圓1202的每個曝光區包括一個或多個第一半導體結構1204。圖9A和9B繪示出了關於形成第一半導體結構1204的一個示例。
在一些實施例中，為了形成多個第一半導體結構，在第一晶圓上方形成存儲疊層，並且形成垂直延伸穿過存儲疊層的3D NAND記憶體串的陣列。如圖9A所示，在一矽基底902(作為第一晶圓1202的一部分，例如，矽晶圓)上方形成經交錯的犧牲層(未繪示)和介電層908。經交錯的犧牲層和介電層908可以形成介電質疊層(未繪示)。在一些實施例中，每個犧牲層包括氮化矽層，並且每個介電層908包括氧化矽層。經交錯的犧牲層和介電層908可以經由一種或多種薄膜沉積製程形成，薄膜沉積製程包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合。在一些實施例中，可以經由閘極替換製程來形成一存儲疊層904，例如，使用對介電層908有選擇性的犧牲層的濕/乾蝕刻，並用導體層906填充產生的凹槽來用導體層906替換犧牲層。結果，存儲疊層904可以包括經交錯的導體層906和介電層908。在一些實施例中，每個導體層906包括金屬層，諸如鎢層。應理解，在其它實施例中，可以經由交替沉積導體層(例如，摻雜的多晶矽層)和介電層(例如，氧化矽層)來形成存儲疊層904，而無需閘極替換製程。在一些實施例中，在存儲疊層904和矽基底902之間形成包括氧化矽的焊盤氧化物層。
如圖9A所示，在矽基底902上方形成3D NAND記憶體串910，其中的每一個垂直延伸穿過存儲疊層904的經交錯的導體層906和介電層908。在一些實施例中，用以形成3D NAND記憶體串910的製程包括使用乾蝕刻/和或濕蝕刻(例 如深反應離子蝕刻(DRIE))穿過存儲疊層904並進入矽基底902來形成溝道孔，然後在溝道孔的下部從矽基底902磊晶生長插塞912。在一些實施例中，用以形成3D NAND記憶體串910的製程還包括隨後使用諸如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合的薄膜沉積製程來應用於諸如存儲膜914(例如，穿隧層、儲存層和阻擋層)和半導體層916的多層填充溝道孔。在一些實施例中，用於形成3D NAND存儲串910的製程還包括經由在3D NAND存儲串910的上端蝕刻凹槽來在溝道孔的上部形成另一個插塞918，然後使用諸如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)或其任何組合的薄膜沉積製程用半導體材料填充凹槽。
方法1600進行到一操作1604，如圖16A所示，其中在NAND記憶體單元的陣列上方形成第一互連層。第一互連層可以包括一個或多個ILD層中的多個第一互連結構。如圖9B所示，可以在存儲疊層904和3D NAND記憶體串910的陣列上方形成一互連層920。互連層920可以包括多個ILD層中的中段(MEOL)和/或後段(BEOL)的互連，以與3D NAND記憶體串910的陣列進行電連接。在一些實施例中，互連層920包括以多種製程在其中形成的多個ILD層和互連結構。例如，互連層920中的互連結構可以包括經由但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍、化學鍍或其任何組合的一種或多種薄膜沉積製程沉積的導電材料。用於形成互連結構的製程還可以包括黃光微影、化學機械研磨(CMP)、濕/乾蝕刻或任何其它合適的製程。ILD層可以包括經由包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合的一種或多種薄膜沉積製程沉積的介電材料。圖9B中所示的ILD層和互連結構可以統稱為互連層920。
方法1600進行到一操作1606，如圖16A所示，其中在第一互連層上方形成第一接合層。第一接合層可以包括多個第一接合接觸點。如圖9B所示，在 互連層920上方形成一接合層922。接合層922可以包括被介電質圍繞的多個接合接觸點924。在一些實施例中，介電層經由包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合的一種或多種薄膜沉積製程沉積在互連層920的頂面上。然後，可以經由首先使用圖案化製程(例如，介電層中的介電材料的黃光微影和乾/濕蝕刻)圖案化介電層而形成接觸孔，形成接合接觸點924於接觸孔中，以使接合接觸點924穿過介電層並且與互連層920中的互連結構接觸。接觸孔可以用導體(例如，銅)填充。在一些實施例中，填充接觸孔包括在沉積導體之前沉積附著(膠)層、阻障層(barrier layer)和/或晶種層。
方法1600進行到一操作1608，如圖16A所示，其中將第一晶圓切割成多個第一管芯，使得第一管芯中的至少一個包括第一半導體結構中的至少一個。如圖12B所示，將第一晶圓1202(如圖12A所示)切割成多個管芯1214，使得至少一個管芯1214包括第一半導體結構1204。在一些實施例中，使用晶圓鐳射切割和/或機械切割技術沿切割道切割第一晶圓1202的每個曝光區，從而成為各個管芯1214。管芯1214包括第一半導體結構1204，例如，如圖9B所示的結構。
方法1600進行到一操作1610，如圖16A所示，其中在第二晶圓上形成多個第二半導體結構。第二半導體結構中的至少一個包括動態隨機存取記憶體(DRAM)單元的陣列和第二接合層，其中第二接合層包括多個第二接合接觸點。第二晶圓可以是矽晶圓。在一些實施例中，為了形成多個第二半導體結構，在第二晶圓上形成動態隨機存取記憶體(DRAM)單元的陣列。在一些實施例中，為了形成動態隨機存取記憶體(DRAM)單元的陣列，在第二晶圓上形成多個電晶體，並且在至少一些電晶體上方並與至少一些電晶體接觸地形成多個電容器。在一些實施例中，為了形成多個第二半導體結構，還在第二晶圓上形成動態隨機存取記憶體(DRAM)單元的陣列的週邊電路。
如圖12A所示，在一第二晶圓1206上形成多個第二半導體結構1208。第二晶圓1206可以包括由切割道隔開的多個曝光區。根據一些實施例，第二晶圓1206的每個曝光區包括一個或多個第二半導體結構1208。圖10A-10C繪示出了關於形成第二半導體結構1208的一個示例。
如圖10A中所示，在一矽基底1002(作為第二晶圓1206的一部分，例如，矽晶圓)上形成多個電晶體1004。電晶體1004可以經由多種製程形成，多種製程包括但不限於黃光微影、濕/乾蝕刻、薄膜沉積、熱生長、摻雜、化學機械研磨(CMP)以及任何其它合適的製程。在一些實施例中，經由離子摻雜和/或熱擴散在矽基底1002中形成摻雜區，其例如用作電晶體1004的源極區和/或汲極區。在一些實施例中，還經由濕/乾蝕刻和薄膜沉積在矽基底1002中形成隔離區(例如，STI)。
如圖10B所示，在電晶體1004(即動態隨機存取記憶體(DRAM)選擇電晶體1004)上方並與電晶體1004接觸地形成多個電容器1006。每個電容器1006可以經由微影(photography)來圖案化以與相應的動態隨機存取記憶體(DRAM)選擇電晶體1004對準以形成1T1C記憶體單元，例如經由將電容器1006的一個電極與相應的動態隨機存取記憶體(DRAM)選擇電晶體1004的一個節點電連接。在一些實施例中，還形成位元線1007和一共用板1009，用於將動態隨機存取記憶體(DRAM)選擇電晶體1004和電容器1006電連接。可以經由包括但不限於黃光微影、濕/乾蝕刻、薄膜沉積、熱生長、摻雜、化學機械研磨(CMP)和任何其它合適的製程的多種製程來形成電容器1006。從而形成動態隨機存取記憶體(DRAM)單元1008的陣列(各個動態隨機存取記憶體(DRAM)單元具有動態隨機存取記憶體(DRAM)選擇電晶體1004和電容器1006)。
方法1600進行到一操作1612，如圖16A所示，其中在動態隨機存取記憶體(DRAM)單元的陣列上方形成第二互連層。第二互連層可以包括一個或多 個ILD層中的多個第二互連結構。如圖10C所示，可以在動態隨機存取記憶體(DRAM)單元1008的陣列上方形成一互連層1014。互連層1014可以包括多個ILD層中的中段(MEOL)和/或後段(BEOL)的互連，以與動態隨機存取記憶體(DRAM)單元1008的陣列進行電連接。在一些實施例中，互連層1014包括以多種製程在其中形成的多個ILD層和互連。例如，互連層1014中的互連可以包括經由包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍、化學鍍或其任何組合的一種或多種薄膜沉積製程沉積的導電材料。用以形成互連結構的製程還可以包括黃光微影、化學機械研磨(CMP)、濕/乾蝕刻或任何其它合適的製程。ILD層可以包括經由包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合的一種或多種薄膜沉積製程沉積的介電材料。圖10C中所示的ILD層和互連結構可以統稱為互連層1014。
方法1600進行到一操作1614，如圖16A所示，其中在第二互連層上方形成第二接合層。第二接合層可以包括多個第二接合接觸點。如圖10C所示，在互連層1014上方形成一接合層1016。接合層1016可以包括被介電質圍繞的多個接合接觸點1018。在一些實施例中，介電層經由包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合的一種或多種薄膜沉積製程沉積在互連層1014的一頂面上。然後可以經由首先使用圖案化製程(例如，對介電層中的介電材料的黃光微影和濕/乾蝕刻)圖案化介電層以形成穿過介電層的接觸孔，形成接合接觸點1018於接觸孔中，以使接合接觸點1018穿過介電層並且與互連層1014中的互連結構接觸。接觸孔可以填充有導體(例如，銅)。在一些實施例中，填充接觸孔包括在沉積導體之前沉積附著(膠)層、阻擋層、和/或晶種層。
方法1600進行到一操作1616，如圖16A所示，其中將第二晶圓切割成 多個第二管芯，使得第二管芯中的至少一個包括第二半導體結構中的至少一個。如圖12B所示，將第二晶圓1206(如圖12A所示)切割成多個管芯1216，使得至少一個管芯1216包括第二半導體結構1208。在一些實施例中，使用晶圓鐳射切割和/或機械切割技術沿切割道從第二晶圓1206切割第二晶圓1206的每個曝光區，從而成為各個管芯1216。管芯1216包括第二半導體結構1208，例如，圖10C所示的結構。
方法1600進行到一操作1618，如圖16B所示，其中在第三晶圓上形成多個第三半導體結構。第三半導體結構中的至少一個包括可程式設計邏輯元件和第三接合層，其中第三接合層包括多個第三接合接觸點。第三晶圓可以是矽晶圓。在一些實施例中，為了形成多個第三半導體結構，在第三晶圓上形成可程式設計邏輯元件。在一些實施例中，為了形成可程式設計邏輯元件，在第三晶圓上形成多個電晶體。在一些實施例中，為了形成多個第三半導體結構，在第三晶圓上也形成NAND記憶體單元的陣列或動態隨機存取記憶體(DRAM)單元的陣列中的至少一個的週邊電路。
如圖12A所示，在一第三晶圓1210上形成多個第三半導體結構1212。第三晶圓1210可以包括由切割道分開的多個曝光區。根據一些實施例，第三晶圓1210的每個曝光區包括一個或多個第三半導體結構1212。圖8A和8B繪示出了關於形成第三半導體結構1212的一個示例。
如圖8A所示，經由包括但不限於黃光微影、濕/乾蝕刻、薄膜沉積、熱生長、摻雜、化學機械研磨(CMP)以及任何其它合適的製程的多種製程在一矽基底802(作為第三晶圓1210的一部分，例如，矽晶圓)上形成多個電晶體804。在一些實施例中，經由離子摻雜和/或熱擴散來在矽基底802中形成摻雜區，其例如用作電晶體804的源極區和/或汲極區。在一些實施例中，還經由濕/乾蝕刻和薄膜沉積在矽基底802中形成隔離區(例如，STI)。電晶體804可以在矽基底 802上形成一元件層806。在一些實施例中，元件層806包括一可程式設計邏輯元件(PLD)808和一週邊電路812。
方法1600進行到一操作1620，如圖16B所示，其中在可程式設計邏輯元件上方形成第三互連層。第三互連層可以包括一個或多個ILD層中的多個第三互連結構。如圖8B所示，可以在包括可程式設計邏輯元件(PLD)808的元件層806上方形成一互連層814。互連層814可以包括多個ILD層中的中段(MEOL)和/或後段(BEOL)的互連，以與元件層806進行電連接。在一些實施例中，互連層814包括以多種製程在其中形成的多個ILD層和互連結構。例如，互連層814中的互連結構可以包括經由包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍、化學鍍或其任何組合的一種或多種薄膜沉積製程沉積的導電材料。用以形成互連的製程還可以包括黃光微影、化學機械研磨(CMP)、濕/乾蝕刻或任何其它合適的製程。ILD層可以包括經由包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合的一種或多種薄膜沉積製程沉積的介電材料。圖8B中所示的ILD層和互連結構可以統稱為互連層814。
方法1600進行到一操作1622，如圖16B所示，其中在第三互連層上方形成第三接合層。第三接合層可以包括多個第三接合接觸點。如圖8B所示，在互連層814上方形成一接合層816。接合層816可以包括被介電質圍繞的多個接合接觸點818。在一些實施例中，介電層經由包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合的一種或多種薄膜沉積製程沉積在互連層814的一頂面上。然後可以經由首先使用圖案化製程(例如，對介電層中的介電材料的黃光微影和濕/乾蝕刻)圖案化介電層以形成穿過介電層的接觸孔，形成接合接觸點818於接觸孔中，以使接合接觸點818穿過介電層並且與互連層814中的互連結構接觸。接觸孔可以可以用導體(例如銅)填充。在 一些實施例中，填充接觸孔包括在沉積導體之前沉積附著(膠)層、阻擋層、和/或晶種層。
方法1600進行到一操作1624，如圖16B所示，其中將第三晶圓切割成多個第三管芯，使得第三管芯中的至少一個包括第三半導體結構中的至少一個。如圖12B所示，將第三晶圓1210(如圖12A所示)切割成多個管芯1218，使得至少一個管芯1218包括第三半導體結構1212。在一些實施例中，使用晶圓鐳射切割和/或機械切割技術沿切割道從第三晶圓1210切割第三晶圓1210的每個曝光區，從而成為各個管芯1218。管芯1218包括第三半導體結構1212，例如，圖8B所示的結構。
方法1600進行到一操作1626，如圖16B所示，其中將第三管芯與第一管芯和第二管芯中的每一個以面對面的方式接合，使得將第三半導體結構接合到第一半導體結構和第二半導體結構中的每一個。第一接合接觸點在第一接合介面處與第三接合接觸點的第一集合接觸，第二接合接觸點在第二接合介面處與第三接合接觸點的第二集合接觸。接合可以是混合接合。在一些實施例中，在接合之後，第三半導體結構在第一半導體結構和第二半導體結構上方。在一些實施例中，在接合之後，第三半導體結構在第一半導體結構和第二半導體結構下方。
如圖12C中所示，管芯1218與管芯1214和管芯1216中的每一個以面對面的方式接合，使得第三半導體結構1212在第一接合介面1220處接合到第一半導體結構1204，並在第二接合介面1222處接合到第二半導體結構1208。第一接合介面1220和第二接合介面1222可以在相同的平面中。儘管如圖12C所示，第三半導體結構1212在接合之後在第一半導體結構1204和第二半導體結構1208下方，但是應理解，在一些實施例中，第三半導體結構1212在接合之後可以在第一半導體結構1204和第二半導體結構1208上方。圖11A繪示出了關於接合第一半導體結構 1204、第二半導體結構1208和第三半導體結構1212的示例。
如圖11A所示，將矽基底902和在其上形成的部件(例如，存儲疊層904和穿過其形成的3D NAND記憶體串910的陣列)上下顛倒。面朝下的接合層922與面朝上的接合層816(即以面對面的方式)接合，從而形成第一接合介面1102(如圖11B所示)。類似地，將矽基底1002和在其上形成的部件(例如，動態隨機存取記憶體(DRAM)單元1012)上下顛倒。面朝下的接合層1016與面朝上的接合層816(即也以面對面的方式)接合，從而形成第二接合介面1104(如圖11B所示)。即，可以以面對面的方式彼此相鄰地將矽基底902和矽基底1002及其上形成的部件與矽基底802及其上形成的部件接合，使得第一接合介面1102和第二接合介面1104彼此齊平並在相同的平面上。在一些實施方案中，在接合之前將處理製程(例如，電漿處理、濕處理和/或熱處理)應用於接合表面。儘管未在圖11A中繪示出，但可以將矽基底802和其上形成的部件(例如，包括可程式設計邏輯元件(PLD)808和週邊電路812的元件層806)上下顛倒，面朝下的接合層816可以與面朝上的接合層922和接合層1016中的每一個(即以面對面的方式)接合，從而形成第一接合介面1102和第二接合介面1104。
在接合之後，接合層922中的接合接觸點924與接合層816中的一些接合接觸點818(在矽基底902正下方的第一接合接觸點818集合)彼此對準並接觸，使得存儲疊層904和穿過其形成的3D NAND記憶體串910的陣列可以電連接到元件層806(例如，其中的可程式設計邏輯元件(PLD)808和週邊電路812)。類似地，在接合之後，接合層1016中的接合接觸點1018與接合層816中的一些接合接觸點818(在矽基底1002正下方的接合接觸點818的第二集合)彼此對準並接觸，使得動態隨機存取記憶體(DRAM)的陣列單元1012可以電連接到元件層806(例如，其中的可程式設計邏輯元件(PLD)808和週邊電路812)。應理解，在經接合的晶片中，元件層806(例如，其中的可程式設計邏輯元件(PLD)808和週邊 電路812)可以在存儲疊層904、3D NAND記憶體串910的陣列和動態隨機存取記憶體(DRAM)單元1012的陣列的上方或下方。然而，在接合之後，第一接合介面1102和第二接合介面1104可以形成在元件層806(例如，其中的可程式設計邏輯元件(PLD)808和週邊電路812)與存儲疊層904(以及穿過其形成的3D NAND記憶體串910的陣列)和動態隨機存取記憶體(DRAM)單元1012的陣列之間，如圖11B所示。
方法1600進行到一操作1628，如圖16B所示，其中將第三晶圓或第一和第二晶圓中的每一個薄化以形成半導體層。在一些實施例中，將在接合之後在第一半導體結構的第一晶圓和第二半導體結構的第二晶圓上方的第三半導體結構的第三晶圓薄化以形成半導體層。在一些實施例中，將在接合之後在第三半導體結構的第三晶圓上方的第一半導體結構的第一晶圓和第二半導體結構的第二晶圓薄化以分別形成第一半導體層和第二半導體層。
如圖11B所示，將經接合的晶片頂部的矽基底902(如圖11A所示)薄化，使得經薄化的頂部基底可用作一第一半導體層1106，例如，單晶矽層或多晶矽層。類似地，將經接合的晶片頂部的矽基底1002(如圖11A所示)薄化，使得經薄化的頂部基底可以用作一第二半導體層1108，例如，單晶矽層。在一個示例中，例如，使用蝕刻和化學機械研磨(CMP)製程的組合，經薄化的基底的厚度可以在約1μm和約20μm之間、諸如在1μm和20μm之間(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、由這些值中的任何一個值為下端界定的任何範圍、或在由這些值中的任何兩個值限定的任何範圍中)。應理解，在一些實施例中，經由進一步應用附加的蝕刻製程，可以將經薄化的基底的厚度進一步減小到1μm以下，例如在次微米範圍內。應理解，在一些實施例中，第一半導體層1106和第二半導體層1108可以是單個連續的半導體層。還應理解，在一些實施例中，可以在第一半導體層1106和第二半導 體層1108上形成另一單個連續的半導體層。還應理解，當矽基底802是在經接合的晶片頂部的基底時，可以經由薄化矽基底802來形成另一半導體層。
方法1600進行到一操作1630，如圖16B所示，其中在半導體層上方形成焊盤引出互連層。如圖11B所示，在第一半導體層1106上方形成一第一焊盤引出互連層1110，在第二半導體層1108上方形成一第二焊盤引出互連層1112。第一焊盤引出互連層1110和第二焊盤引出互連層1112可以包括形成在一個或多個ILD層中的互連結構，諸如焊盤接觸點1114和焊盤接觸點1116。焊盤觸點1114和焊盤接觸點1116可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、摻雜的矽、矽化物或其任何組合。ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氧氮化矽、低k介電質或其任何組合。在一些實施例中，在接合和薄化之後，例如經由濕/乾蝕刻，然後將導電材料沉積，以分別垂直延伸穿過第一半導體層1106和第二半導體層1108，來形成接觸點1118和接觸點1120。接接觸點1118和接觸點1120可以分別與第一焊盤互連層1110和第二焊盤互連層1112中的互連結構接觸。
代替如上關於圖12A-12C、16A和16B中所描述的基於在切割之後的管芯對管芯接合的封裝方案，圖13A-13D、17A和17B繪示出了根據一些實施例的基於管芯對晶圓接合的另一封裝方案。上面關於圖16A和圖16B中的方法1600描述了圖17A和圖17B中的方法1700的操作1602、1604、1606、1608、1610、1612、1614、1616、1618、1620和1622，因此不再重複。如圖13A所示，在一第一晶圓1302上形成多個第一半導體結構1304。第一晶圓1302可以包括由切割道隔開的多個曝光區。根據一些實施例，第一晶圓1302的每個曝光區包括一個或多個第一半導體結構1304。圖9A和圖9B繪示出了形成第一半導體結構1304的一個示例。類似地，在一第二晶圓1306上形成多個第二半導體結構1308。第二晶圓1306可以包括由切割道隔開的多個曝光區。根據一些實施例，第二晶圓1306的每個曝光區包括一個 或多個第二半導體結構1308。圖10A-10C繪示出了關於形成第二半導體結構1308的一個示例。類似地，在一第三晶圓1310上形成多個第三半導體結構1312。第三晶圓1310可以包括由切割道隔開的多個曝光區。根據一些實施例，第三晶圓1310的每個曝光區包括一個或多個第三半導體結構1312。圖8A和圖8B繪示出了關於形成第三半導體結構1312的一個示例。
如圖13B所示，將第一晶圓1302(如圖13A所示)切割成多個管芯1314，使得至少一個管芯1314包括第一半導體結構1304。在一些實施例中，使用晶圓鐳射切割和/或機械切割技術沿切割道從第一晶圓1302切割第一晶圓1302的每個曝光區，從而成為各個管芯1314。管芯1314包括第一半導體結構1304，例如，圖9B所示的結構。類似地，將第二晶圓1306(如圖13A中所示)切割成多個管芯1316，使得至少一個管芯1316包括第二半導體結構1308。在一些實施例中，使用晶圓鐳射切割和/或機械切割技術沿切割道從第二晶圓1306切割第二晶圓1306的每個曝光區，從而成為各個管芯1316。管芯1316包括第二半導體結構1308，例如，圖10C所示的結構。
方法1700進行到一操作1702，如圖17B中所示，其中第三晶圓與至少一個第一管芯和至少一個第二管芯中的每一個以面對面的方式接合以形成經接合的結構，使得至少一個第三半導體結構接合到第一半導體結構和第二半導體結構中的每一個。第一接合接觸點在第一接合介面處與第三接合接觸點的第一集合接觸，並且第二接合接觸點在第二接合介面處與第三接合接觸點的第二集合接觸。
如圖13C所示，第三晶圓1310與包括第一半導體結構1304的管芯1314和包括第二半導體結構1308的管芯1316中的每一個以面對面的方式接合，使得第一半導體結構1304在第一接合介面1318處接合到第三半導體結構1312，並且第二半導體結構1308在第二接合介面1320處接合到第三半導體結構1312。儘管如圖 13C所示，第一半導體結構1304和第二半導體結構1308在接合之後在第三半導體結構1312上方，但是應理解，在一些實施例中，第三半導體結構1312在接合之後可以在第一半導體結構1304和第二半導體結構1308上方。圖11A繪示出了關於形成經接合的第一半導體結構1304、第二半導體結構1308和第三半導體結構1312的一個示例。
方法1700進行到一操作1704，如圖17B所示，其中將第三晶圓或第一和第二晶圓中的每一個薄化以形成半導體層。在一些實施例中，將在接合之後在第一半導體結構的第一晶圓和第二半導體結構的第二晶圓上方的第三半導體結構的第三晶圓薄化以形成半導體層。在一些實施例中，將在接合之後在第三半導體結構的第三晶圓上方的第一半導體結構的第一晶圓和第二半導體結構的第二晶圓薄化以分別形成第一半導體層和第二半導體層。
如圖11B中所示，將經接合的晶片頂部的矽基底902(如圖11A所示)薄化，使得薄化的頂部基底可用作一第一半導體層1106，例如，單晶矽層或多晶矽層。類似地，將經接合的晶片頂部的矽基底1002(如圖11A所示)薄化，使得經薄化的頂部基底可以用作一第二半導體層1108，例如單晶矽層。在一個示例中，例如，使用蝕刻和化學機械研磨(CMP)製程的組合，經薄化的基底的厚度可以在約1μm和約20μm之間、例如在1μm和20μm之間(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、由這些值中的任何一個值為下端界定的任何範圍、或在由這些值中的任何兩個值限定的任何範圍中)。應理解，在一些實施例中，經由進一步應用附加的蝕刻處理，可以將經薄化的基底的厚度進一步減小到1μm以下，例如在次微米範圍內。應理解，在一些實施例中，第一半導體層1106和第二半導體層1108可以是單個連續的半導體層。還應理解，在一些實施例中，可以在第一半導體層1106和第二半導體層1108上形成另一單個連續的半導體層。還應理解，當矽基底802是在經接合 的晶片頂部的基底時，可以經由薄化矽基底802來形成另一半導體層。
方法1700進行到一操作1706，如圖17B所示，其中在半導體層上方形成焊盤引出互連層。如圖11B所示，在第一半導體層1106上方形成第一焊盤引出互連層1110，在第二半導體層1108上方形成第二焊盤引出互連層1112。第一焊盤引出互連層1110和第二焊盤引出互連層1112可以包括形成在一個或多個ILD層中的互連結構，諸如焊盤觸點1114和焊盤觸點1116。焊盤觸點1114和焊盤觸點1116可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、摻雜的矽、矽化物或其任何組合。ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氧氮化矽、低k介電質或其任何組合。在一些實施例中，在接合和薄化之後，例如經由濕/乾蝕刻，然後沉積導電材料，以分別垂直延伸穿過第一半導體層1106和第二半導體層1108，來形成接觸點1118和接觸點1120。接觸點1118和接觸點1120可以分別與第一焊盤互連層1110和第二焊盤互連層1112中的互連結構接觸。
方法1700進行到一操作1708，如圖17B所示，其中將經接合的結構切割成多個管芯。管芯中的至少一個包括經接合的第一、第二和第三半導體結構。如圖13D所示，將經接合的結構(如圖13C所示)切割成多個管芯1322。管芯1322中的至少一個包括經接合的第一半導體結構1304、第二半導體結構1308和第三半導體結構1312。在一些實施例中，使用晶圓鐳射切割和/或機械切割技術沿切割道從經接合的結構切割經接合的結構的每個曝光區，從而成為各個管芯1322。管芯1322可以包括經接合的第一半導體結構1304、第二半導體結構1308和第三半導體結構1312，例如，圖11B所示的結構。
應理解，在一些實施例中，本文公開的NAND記憶體可以包括除3D NAND記憶體串的陣列之外或代替3D NAND記憶體串的陣列的2D NAND記憶體單元的陣列。圖14繪示本發明較佳實施例中具有2D NAND記憶體單元的半導體 結構的剖面示意圖。一半導體結構1400包括NAND快閃記憶體設備，其中以一基底1402上的2D NAND記憶體單元1403的陣列的形式提供記憶體單元。2D NAND記憶體單元1403的陣列可以包括多個2D NAND存儲串，其中每個2D NAND存儲串都包括分別經由源極/汲極1405(類似於NAND閘極)和在2D NAND記憶體串的端部的兩個選擇電晶體1407串聯連接的多個記憶體單元。在一些實施例中，每個2D NAND記憶體單元1403包括具有垂直堆疊的一浮置閘極1409和一控制閘極1411的浮置閘極電晶體。在一些實施例中，浮置閘極電晶體還包括介電層，諸如垂直設置在控制閘極1411和浮置閘極1409之間的阻擋層和設置在浮置閘極1409下方的穿隧層。可以在源極/汲極1405之間和閘極疊層(包括穿隧層、浮置閘極1409、阻擋層和控制閘極1411)下方橫向地形成溝道。根據一些實施例，每個溝道由經由控制閘極1411施加到相應的閘極疊層的電壓信號控制。應理解，2D NAND記憶體單元1403可以包括電荷補陷電晶體，其用儲存層代替浮置閘極1409。
在一些實施例中，半導體結構1400還包括在2D NAND記憶體單元1403的陣列上方的一互連層1413，用以向和從2D NAND記憶體單元1403的陣列傳輸電信號。互連層1413可以包括多個互連結構，包括互連線和過孔接觸點。在一些實施例中，互連層1413中的互連結構還包括本地互連結構，諸如位元線接觸點和字線接觸點。在一些實施例中，半導體結構1400還包括在互連層1413和2D NAND記憶體單元1403的陣列上方的一接合層1415。接合層1415可以包括多個接合接觸點1417以及圍繞並將接合接觸點1417電隔離的介電質。
應理解，儘管上面所揭露形成有可程式設計邏輯元件的第三半導體結構(例如，706和707)各自都包括NAND記憶體和/或動態隨機存取記憶體(DRAM)的週邊電路(例如，720和759)，但在一些實施例中，週邊電路的全部或一部分可以不包括在經接合的半導體元件中的第三半導體結構中。還應理 解，儘管上面所揭露形成有NAND記憶體的第一半導體結構(例如702和703)各自都不包括NAND記憶體的週邊電路，但是在一些實施例中，週邊電路的全部或一部分可以包括在經接合的半導體元件中的第一半導體結構中。還應理解，儘管上面所揭露形成有動態隨機存取記憶體(DRAM)的第二半導體結構(例如，704和705)各自都不包括動態隨機存取記憶體(DRAM)的週邊電路，但是在一些實施例中，週邊電路的全部或一部分可以包括在經接合的半導體元件中的第二半導體結構中。
圖15A繪示本發明較佳實施例中具有NAND記憶體和週邊電路的半導體結構的剖面示意圖。僅出於說明性目的，一半導體結構1500中的一NAND記憶體1504包括垂直延伸穿過一基底1502上方的一存儲疊層715的3D NAND記憶體串717的陣列，如以上關於圖7B的第一半導體結構703中詳細描述地。在半導體結構703和半導體結構1500兩者中的相似結構的細節(例如，材料、製程、功能等)不再重複。應理解，在其它實施例中，NAND記憶體1504可以包括2D NAND記憶體單元(例如，1403)的陣列。
如圖15A中所示，半導體結構1500還包括一週邊電路1506，此週邊電路1506形成在基底1502上和NAND記憶體1504(例如，3D NAND記憶體串717的陣列)的外部。NAND記憶體1504以及NAND記憶體1504的週邊電路1506都可以形成在相同的平面中，例如，在基底1502上。週邊電路1506可以是用於讀出和控制NAND記憶體1504的週邊電路的全部或一部分，包括頁緩衝器、解碼器(例如，行解碼器和列解碼器)、讀出放大器、驅動器(例如，字線驅動器)、電荷泵、電流或電壓基準、或電路的任何主動或被動部件(例如，電晶體、二極體、電阻器或電容器)中的一個或多個。在一些實施例中，週邊電路1506包括多個電晶體1508。電晶體1508可以形成在基底1502“上”，其中電晶體1508的全部或一部分形成在基底1502中(例如，在基底1502的頂面下方)和/或直接形成在基底1502 上。隔離區(例如，STI)和摻雜區(例如，電晶體1508的源極區和汲極區)也可以形成在基底1502中。根據一些實施例，電晶體1508應用高級邏輯製程形成而高速運作(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技術節點)。
在一些實施例中，半導體結構1500還包括在NAND記憶體1504(例如，存儲疊層715、3D NAND記憶體串717)和週邊電路1506上方的一互連層1510，用以向和從3D NAND記憶體串717和週邊電路1506傳輸電信號。互連層1510可以包括多個互連結構，包括互連線和過孔接觸點。NAND記憶體1504(例如，3D NAND記憶體串717)和週邊電路1506也可以經由互連層1510中的互連結構電連接。在一些實施例中，半導體結構1500還包括在互連層1510、存儲疊層715(和穿過其的3D NAND記憶體串717)以及週邊電路1506上方的一接合層1512。接合層1512可以包括多個接合接觸點1514和圍繞並將接合接觸點1514電隔離的介電質。
相同的半導體結構中的NAND記憶體和NAND記憶體的週邊電路的相對位置不限於在如圖15A所示的相同的平面中。在一些實施例中，NAND記憶體的週邊電路在NAND記憶體上方。在一些實施例中，NAND記憶體的週邊電路在NAND記憶體下方。圖15B繪示本發明較佳實施例中具有NAND記憶體和週邊電路的另一半導體結構的剖面示意圖。一半導體結構1501類似於半導體結構703，兩者都包括存儲疊層715、3D NAND記憶體串717的陣列、在存儲疊層715上方的互連層723及在互連層723上方的接合層725。因此，在半導體結構703和半導體結構1501兩者中的相似結構(例如，材料、製程、功能等)的細節不再重複。
與半導體結構703不同，半導體結構1501還包括在一基底1503上的存儲疊層715(以及穿過其中的3D NAND記憶體串717)下方的一週邊電路1507。週邊電路1507可以是用於讀出和控制3D NAND記憶體串717的週邊電路的全部或一 部分，包括頁緩衝器、解碼器(例如，行解碼器和列解碼器)、讀出放大器、驅動器(例如，字線驅動器)、電荷泵、電流或電壓基準、或電路的任何主動或被動部件(例如，電晶體、二極體、電阻器或電容器)中的一個或多個。在一些實施例中，週邊電路1507包括多個電晶體1509。電晶體1509可以形成在基底1503“上”，其中電晶體1509的全部或一部分形成在基底1503中(例如，在基底1503的頂面下方)和/或直接形成在基底1503上。隔離區(例如，STI)和摻雜區(例如，電晶體1509的源極區和汲極區)也可以形成在基底1503中。根據一些實施例，電晶體1509應用高級邏輯製程形成而高速運作(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技術節點)。
在一些實施例中，半導體結構1501還包括垂直形成在週邊電路1507和存儲疊層715(以及穿過其中的3D NAND記憶體串717)之間的一互連層1511，以將3D NAND記憶體串717和週邊電路1507電連接，用於在3D NAND記憶體串717和週邊電路1507之間傳輸電信號。互連層1511可以包括多個互連結構，包括互連線和過孔接觸點。3D NAND記憶體串717和週邊電路1507也可以經由互連層1511中的互連結構電連接。在一些實施例中，半導體結構1501還包括其上方可以形成有存儲疊層715(以及穿過其中的3D NAND記憶體串717)的一半導體層1505。半導體層1505可以是例如經由一種或多種薄膜沉積製程形成在互連層1511上方的多晶矽層。然後可以在半導體層1505上方形成存儲疊層715。應理解，儘管如圖15B所示，週邊電路1507在存儲疊層715(以及穿過其中的3D NAND記憶體串717)下方，但在一些實施例中，週邊電路1507可以在存儲疊層715(以及穿過其中的3D NAND記憶體串717)上方。
儘管在圖15A和圖15B中的半導體結構1500和半導體結構1501包括NAND快閃記憶體，但是應理解，包括動態隨機存取記憶體(DRAM)的半導體 結構可以具有與半導體結構1500和半導體結構1501相似的配置。例如，如本文所揭露的包括動態隨機存取記憶體(DRAM)的半導體結構(例如，704和705)也可以包括動態隨機存取記憶體(DRAM)單元的週邊電路的全部或部分。動態隨機存取記憶體(DRAM)單元的週邊電路可以與動態隨機存取記憶體(DRAM)單元相比在相同的平面中(例如，在動態隨機存取記憶體(DRAM)單元陣列的外部)，在動態隨機存取記憶體(DRAM)單元陣列上方和/或在動態隨機存取記憶體(DRAM)單元陣列下方。
如上所述，根據一些實施例，根據方法1600或方法1700製造的具有可程式設計邏輯元件和異構記憶體的半導體元件在製造時具有未限定的功能，並且需要在製造後進行程式設計以執行其期望的功能。例如，圖18繪示本發明較佳實施例中用於對具有可程式設計邏輯元件的半導體元件進行程式設計的方法流程圖。圖18中描述的半導體元件可以是本文描述的任何半導體元件，包括例如分別在圖7A和圖7B所示的半導體元件700和半導體元件701。
參照圖18，一方法1800開始於一操作1802，其中，規定要由具有可程式設計邏輯元件(例如，場可程式設計閘極陣列裝置(FPGA))的半導體元件執行的功能。例如，在這個階段，可以將I/O介面、不同級別的功能行為和/或模組及其內部介面以及系統時鐘定義為功能規定。方法1800進行到一操作1804，如圖18所示，其中功能規範以諸如VHDL或Verilog的HDL的形式提供。例如，可以創建和模擬HDL中的寄存器傳輸級別(RTL)描述。方法1800進行到一操作1806，如圖18所示，其中合成在HDL中規定的設計。例如，針對可程式設計邏輯元件的位元流/網表可以由邏輯合成製程生成，此過程將(例如，在RTL處的)期望的功能行為的抽象規定轉化為邏輯區塊級別的設計。方法1800進行到一操作1808，如圖18所示，其中將邏輯區塊放置和佈線(互連)在可程式設計邏輯元件的網格上。例如，可執行自動的放置佈線過程以基於網表生成管腳，此管腳將用於 與可程式設計邏輯元件外部的部件連接。可以經由電子設計自動化(EDA)工具來執行操作1802、1804、1806和1808。
方法1800進行到一操作1810，如圖18所示，其中配置了具有可程式設計邏輯元件的半導體元件。例如，一旦設計和驗證過程完成，則可以使用例如使用場可程式設計閘極陣列裝置(FPGA)供應商的專有軟體生成的二進位檔案來配置可程式設計邏輯元件。在一個示例中，位流格式的此檔經由介面(例如，序列介面(JTAG))傳輸/下載到場可程式設計閘極陣列裝置(FPGA)中，或到半導體元件中的存放裝置(例如，動態隨機存取記憶體(DRAM)和/或NAND記憶體)。應理解，在一些實施例中，方法1800可以進行到一操作1812，如圖18所示，其中可以以動態方式部分地重新配置具有可程式設計邏輯元件的半導體元件，而其餘的可程式設計邏輯元件設計繼續起作用。例如，可以經由將部分位元流下載到半導體元件中的場可程式設計閘極陣列裝置(FPGA)中來重配置運行中的場可程式設計閘極陣列裝置(FPGA)設計中的可程式設計邏輯區塊的子集。部分重配置可以允許動態改變運行中的場可程式設計閘極陣列裝置(FPGA)設計內的功能模組。
根據本發明，一種半導體元件，包括：一第一半導體結構，其中第一半導體結構包括一NAND記憶體單元的陣列和一第一接合層，且第一接合層包括多個第一接合接觸點；一第二半導體結構，其中第二半導體結構包括一動態隨機存取記憶體(DRAM)單元的陣列和一第二接合層，且第二接合層包括多個第二接合接觸點；一第三半導體結構，其中第三半導體結構包括一可程式設計邏輯元件和一第三接合層，且第三接合層包括多個第三接合接觸點；一第一接合介面，在第一接合層和第三接合層之間，其中第一接合接觸點是在第一接合介面處與第三接合接觸點的一第一集合接觸；以及一第二接合介面，在第二接合層和第三接合層之間，其中第二接合接觸點是在第二接合介面處與第三接合 接觸點的一第二集合接觸，其中第一接合介面和第二接合介面是在相同的一平面中。
在一些實施例中，第三半導體結構包括一基底，基底上的可程式設計邏輯元件，以及可程式設計邏輯元件上方的第三接合層。
在一些實施例中，第一半導體結構包括在第三接合層上方的第一接合層，在第一接合層上方的NAND記憶體單元的陣列，以及在NAND記憶體單元的陣列上方並與NAND記憶體單元的陣列接觸的一第一半導體層。在一些實施例中，NAND記憶體單元的陣列包括3D NAND記憶體串或2D NAND記憶體單元中的至少一個。
在一些實施例中，半導體結構還包括在第一半導體層上方的第一焊盤引出互連層。在一些實施例中，第一半導體層包括單晶矽。在一些實施例中，第一半導體層包括多晶矽。
在一些實施例中，第二半導體結構包括在第三接合層上方的第二接合層，在第二接合層上方的動態隨機存取記憶體(DRAM)單元的陣列，以及在動態隨機存取記憶體(DRAM)單元的陣列上方並與動態隨機存取記憶體(DRAM)單元的陣列接觸的一第二半導體層。
在一些實施例中，半導體結構還包括在第二半導體層上方的第二焊盤引出互連層。在一些實施例中，第二半導體層包括單晶矽。
在一些實施例中，第一半導體結構包括一第一基底，在第一基底上的NAND記憶體單元的陣列，以及在NAND記憶體單元的陣列上方的第一接合層。在一些實施例中，NAND記憶體單元的陣列包括3D NAND記憶體串或2D NAND記憶體單元中的至少一個。
在一些實施例中，第二半導體結構包括一第二基底，在第二基底上的動態隨機存取記憶體(DRAM)單元的陣列，以及在動態隨機存取記憶體 (DRAM)單元的陣列上方的第二接合層。
在一些實施例中，第三半導體結構包括在第一接合層和第二接合層上方的第三接合層，在第三接合層上方的可程式設計邏輯元件，以及在可程式設計邏輯元件上方並與可程式設計邏輯元件接觸的一第三半導體層。
在一些實施例中，半導體結構還包括在第三半導體層上方的焊盤引出互連層。在一些實施例中，第三半導體層包括單晶矽。
在一些實施例中，第一半導體結構還包括NAND記憶體單元的陣列的一週邊電路。在一些實施例中，第二半導體結構還包括動態隨機存取記憶體(DRAM)單元的陣列的一週邊電路。在一些實施例中，第三半導體結構還包括NAND記憶體單元的陣列或動態隨機存取記憶體(DRAM)單元的陣列中的至少一個週邊電路。
在一些實施例中，第一半導體結構包括垂直位於第一接合層和NAND記憶體單元的陣列之間的一第一互連層，第二半導體結構包括垂直位於第二接合層和動態隨機存取記憶體(DRAM)單元的陣列之間的一第二互連層，以及第三半導體結構包括垂直位於第三接合層和可程式設計邏輯元件之間的一第三互連層。
在一些實施例中，可程式設計邏輯元件是經由第一互連層和第三互連層、第一接合接觸點以及第三接合接觸點的第一集合電連接到NAND記憶體單元的陣列；可程式設計邏輯元件是經由第二互連層和第三互連層、第二接合接觸點以及第三接合接觸點的第二集合電連接到動態隨機存取記憶體(DRAM)單元的陣列。
在一些實施例中，NAND記憶體單元的陣列是經由第一互連層、第二互連層和第三互連層以及第一接合接觸點、第二接合接觸點和第三接合接觸點電連接到動態隨機存取記憶體(DRAM)單元的陣列。
在一些實施例中，可程式設計邏輯元件包括多個可程式設計邏輯區塊。
在一些實施例中，第一半導體結構、第二半導體結構和第三半導體結構皆不包括靜態隨機存取記憶體(SRAM)的快取記憶體。
根據本發明內容，揭露了一種用於形成半導體元件的方法，包括：形成多個第一半導體結構於一第一晶圓上，其中第一半導體結構中的至少一個包括一NAND記憶體單元的陣列以及一第一接合層，且第一接合層包括多個第一接合接觸點；將第一晶圓切割成多個第一管芯，使得第一管芯中的至少一個包括第一半導體結構中的至少一個；形成多個第二半導體結構於一第二晶圓上，其中第二半導體結構中的至少一個包括一動態隨機存取記憶體(DRAM)單元的陣列以及一第二接合層，且第二接合層包括多個第二接合接觸點；將第二晶圓切割成多個第二管芯，使得第二管芯中的至少一個包括第二半導體結構中的至少一個；形成多個第三半導體結構於一第三晶圓上，其中第三半導體結構中的至少一個包括一可程式設計邏輯元件以及一第三接合層，且第三接合層包括多個第三接合接觸點；將第三晶圓切割成多個第三管芯，使得第三管芯中的至少一個包括第三半導體結構中的至少一個；以及將第三管芯與各第一管芯和各第二管芯以面對面的方式接合，使得第三半導體結構接合到各第一半導體結構和各第二半導體結構，其中第一接合接觸點在一第一接合介面處與第三接合接觸點的一第一集合接觸，且第二接合接觸點在一第二接合介面處與第三接合接觸點的一第二集合接觸。
在一些實施例中，為了形成多個第一半導體結構，形成NAND記憶體單元的陣列於第一晶圓上；形成一第一互連層於NAND記憶體單元的陣列上方；以及形成第一接合層於第一互連層上方。在一些實施例中，為了形成多個第一半導體結構，在第一晶圓上形成NAND記憶體單元的陣列的一週邊電路。
在一些實施例中，為了形成多個第二半導體結構，形成動態隨機存取記憶體(DRAM)單元的陣列於第二晶圓上，形成一第二互連層於動態隨機存取記憶體(DRAM)單元的陣列上方，以及形成第二接合層於第二互連層上方。在一些實施例中，為了形成多個第二半導體結構，在第二晶圓上形成動態隨機存取記憶體(DRAM)單元的陣列的一週邊電路。
在一些實施例中，為了形成多個第三半導體結構，形成可程式設計邏輯元件於第三晶圓上，形成一第三互連層於可程式設計邏輯元件上方，以及形成第三接合層於第三互連層上方。在一些實施例中，為了形成多個第三半導體結構，在第三晶圓上形成NAND記憶體單元的陣列或動態隨機存取記憶體(DRAM)單元的陣列中的至少一個週邊電路。
在一些實施例中，在接合之後，第三半導體結構在第一半導體結構和第二半導體結構上方。在一些實施例中，在接合之後將第三晶圓薄化以形成一半導體層，及在半導體層上方形成一焊盤引出互連層。
在一些實施例中，在接合之後，第三半導體結構在第一半導體結構和第二半導體結構下方。在一些實施例中，在接合之後將第一晶圓和第二晶圓薄化以分別形成一第一半導體層和一第二半導體層，以及分別在第一半導體層和第二半導體層上方形成一第一焊盤引出互連層和一第二焊盤引出互連層。
在一些實施例中，接合包括混合接合。
根據本發明，揭露了一種用於形成半導體元件的方法，包括：形成多個第一半導體結構於一第一晶圓上，其中第一半導體結構中的至少一個包括一NAND記憶體單元的陣列以及一第一接合層，且第一接合層包括多個第一接合接觸點；將第一晶圓切割成多個第一管芯，使得第一管芯中的至少一個包括第一半導體結構中的至少一個；形成多個第二半導體結構於一第二晶圓上，其中第二半導體結構中的至少一個包括一動態隨機存取記憶體(DRAM)單元的陣列 以及一第二接合層，且第二接合層包括多個第二接合接觸點；將第二晶圓切割成多個第二管芯，使得第二管芯中的至少一個包括第二半導體結構中的至少一個；形成多個第三半導體結構於一第三晶圓上，其中第三半導體結構中的至少一個包括一可程式設計邏輯元件以及一第三接合層，且第三接合層包括多個第三接合接觸點；將第三晶圓與至少一個第一管芯和至少一個第二管芯中的每一個以面對面的方式接合以形成一接合的結構，使得至少一個第三半導體結構接合到各第一半導體結構和各第二半導體結構，其中第一接合接觸點在一第一接合介面處與第三接合接觸點的一第一集合接觸，且第二接合接觸點在一第二接合介面處與第三接合接觸點的一第二集合接觸；以及將接合的結構切割成多個管芯，其中管芯中的至少一個包括所接合的第一半導體結構、第二半導體結構和第三半導體結構。
在一些實施例中，為了形成多個第一半導體結構，在第一晶圓上形成NAND記憶體單元的陣列，在NAND記憶體單元的陣列上方形成一第一互連層，以及在第一互連層上方形成一第一接合層。在一些實施例中，為了形成多個第一半導體結構，在第一晶圓上形成NAND記憶體單元的陣列的一週邊電路。
在一些實施例中，為了形成多個第二半導體結構，在第二晶圓上形成動態隨機存取記憶體(DRAM)單元的陣列，在動態隨機存取記憶體(DRAM)單元的陣列上方形成一第二互連層，及在第二互連層上方形成一第二接合層。在一些實施例中，為了形成多個第二半導體結構，在第二晶圓上形成動態隨機存取記憶體(DRAM)單元的陣列的一週邊電路。
在一些實施例中，為了形成多個第三半導體結構，在第三晶圓上形成可程式設計邏輯元件，在可程式設計邏輯元件上方形成一第三互連層，並在第三互連層上方形成一第三接合層。在一些實施例中，為了形成多個第三半導體結構，在第三晶圓上形成NAND記憶體單元的陣列或動態隨機存取記憶體 (DRAM)單元的陣列中的至少一個週邊電路。
在一些實施例中，在接合之後，第三半導體結構在第一半導體結構和第二半導體結構上方。在一些實施例中，在接合之後將第三晶圓薄化以形成一半導體層，及在半導體層上方形成一焊盤引出互連層。
在一些實施例中，在接合之後，第三半導體結構在第一半導體結構和第二半導體結構下方。在一些實施例中，在接合之後將第一晶圓和第二晶圓薄化以分別形成一第一半導體層和一第二半導體層，以及分別在第一半導體層和第二半導體層上方形成一第一焊盤引出互連層和一第二焊盤引出互連層。
在一些實施例中，接合包括混合接合。
根據本發明內容的又一方面，一種半導體元件包括：一邏輯管芯，其中該邏輯管芯包括一可程式設計邏輯區塊的陣列；一記憶體管芯，其中該記憶體管芯包括具有多種類型的記憶體的一記憶體區塊的陣列；以及一接合介面，位於該邏輯管芯和該記憶體管芯之間，使得該可程式設計邏輯區塊的陣列是經由該接合介面電連接到該記憶體區塊的陣列。
在一些實施例中，多種類型的記憶體包括NAND記憶體、動態隨機存取記憶體(DRAM)和相變記憶體(Phase Change Memory,PCM)。
在一些實施例中，多種類型的記憶體不包括靜態隨機存取記憶體(SRAM)。
在一些實施例中，邏輯管芯或記憶體管芯中的至少一個還包括多個邏輯電路。
在一些實施例中，邏輯管芯的可程式設計邏輯區塊的陣列和記憶體管芯的記憶體區塊的陣列不共用靜態隨機存取記憶體(SRAM)的快取記憶體。
具體實施方式的前述描述將揭示本發明的一般性質，在不脫離本發明的總體概念的情況下，其他人可以通過應用本領域技術範圍內的知識，容易 地修改和/或適應這些具體實施方式用於各種應用，而無需過度實驗。因此，基於本文給出的教導和指導，這些改編和修改旨在落入所揭露實施例的等同物的含義和範圍內。應理解，本文中的措辭或術語是出於描述而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。
以上用於說明指定的功能及其關係的實現的功能構件描述了本發明的實施例。為了便於描述，這裡任意定義了這些功能構件的邊界。當然可以定義替代邊界，只要適當地執行指定的功能及其關係即可。
發明內容和摘要部分可以闡明一個或多個但不是由發明人(一個或多個)預期的本發明的所有實例性實施例，並且因此，其不意在以任何方式限制本發明和所附權利要求。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，而應僅根據所附權利要求及其等同物來限定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
400:半導體元件
402:第一半導體結構
404:第二半導體結構
406:第三半導體結構
408:第一接合介面
410:第二接合介面

Claims (20)

  1. 一種半導體元件，包括：一第一半導體結構，其中該第一半導體結構包括一NAND記憶體單元的陣列和一第一接合層，且該第一接合層包括多個第一接合接觸點；一第二半導體結構，其中該第二半導體結構包括一動態隨機存取記憶體(DRAM)單元的陣列和一第二接合層，且該第二接合層包括多個第二接合接觸點；一第三半導體結構，其中該第三半導體結構包括一可程式設計邏輯元件和一第三接合層，且該第三接合層包括多個第三接合接觸點，且該些第一接合接觸點、該些第二接合接觸點與該些第三接合接觸點具有梯型剖面；一第一接合介面，在該第一接合層和該第三接合層之間，其中該些第一接合接觸點是在該第一接合介面處與該些第三接合接觸點的一第一集合接觸；以及一第二接合介面，在該第二接合層和該第三接合層之間，其中該些第二接合接觸點是在該第二接合介面處與該些第三接合接觸點的一第二集合接觸，其中該第一接合介面和該第二接合介面是在相同的一平面中。
  2. 如申請專利範圍第1項所述之半導體元件，其中該第三半導體結構包括一基底，該基底上的該可程式設計邏輯元件，以及該可程式設計邏輯元件上方的該第三接合層。
  3. 如申請專利範圍第2項所述之半導體元件，其中該第一半導體結構包括在該第三接合層上方的該第一接合層，在該第一接合層上方的該NAND記憶體單元的陣列，以及在該NAND記憶體單元的陣列上方並與該NAND記憶體單元的陣列接觸的一第一半導體層。
  4. 如申請專利範圍第3項所述之半導體元件，更包含：一第一焊盤引出互連層，位於該第一半導體層上方，其中該第一半導體層包括多晶矽或單晶矽。
  5. 如申請專利範圍第2項所述之半導體元件，其中該第二半導體結構包括在該第三接合層上方的該第二接合層，在該第二接合層上方的該動態隨機存取記憶體(DRAM)單元的陣列，以及在動態隨機存取記憶體(DRAM)單元的陣列上方並與該動態隨機存取記憶體(DRAM)單元的陣列接觸的一第二半導體層。
  6. 如申請專利範圍第5項所述之半導體元件，更包含：一第二焊盤引出互連層，位於該第二半導體層上方，其中該第二半導體層包括單晶矽。
  7. 如申請專利範圍第1項所述之半導體元件，其中該第一半導體結構包括一第一基底，在該第一基底上的該NAND記憶體單元的陣列，以及在該NAND記憶體單元的陣列上方的該第一接合層。
  8. 如申請專利範圍第7項所述之半導體元件，其中該第二半導體結構包括一第二基底，在該第二基底上的該動態隨機存取記憶體(DRAM)單元的陣列，以及在該動態隨機存取記憶體(DRAM)單元的陣列上方的該第二接合層。
  9. 如申請專利範圍第7項所述之半導體元件，其中該第三半導體結構包 括在該第一接合層和該第二接合層上方的該第三接合層，在該第三接合層上方的該可程式設計邏輯元件，以及在該可程式設計邏輯元件上方並與該可程式設計邏輯元件接觸的一第三半導體層。
  10. 如申請專利範圍第1項所述之半導體元件，其中該第一半導體結構還包括該NAND記憶體單元的陣列的一週邊電路，該第二半導體結構還包括該動態隨機存取記憶體(DRAM)單元的陣列的一週邊電路，以及該第三半導體結構還包括該NAND記憶體單元的陣列或該動態隨機存取記憶體(DRAM)單元的陣列中的至少一個週邊電路。
  11. 如申請專利範圍第1項所述之半導體元件，其中該第一半導體結構包括垂直位於該第一接合層和該NAND記憶體單元的陣列之間的一第一互連層，該第二半導體結構包括垂直位於該第二接合層和該動態隨機存取記憶體(DRAM)單元的陣列之間的一第二互連層，以及該第三半導體結構包括垂直位於該第三接合層和該可程式設計邏輯元件之間的一第三互連層。
  12. 如申請專利範圍第11項所述之半導體元件，其中該可程式設計邏輯元件是經由該第一互連層和該第三互連層、該些第一接合接觸點以及該些第三接合接觸點的該第一集合電連接到該NAND記憶體單元的陣列；該可程式設計邏輯元件是經由該第二互連層和該第三互連層、該些第二接合接觸點以及該些第三接合接觸點的該第二集合電連接到該動態隨機存取記憶體(DRAM)單元的陣列；以及該NAND記憶體單元的陣列是經由該第一互連層、該第二互連層和該第三互連層以及該些第一接合接觸點、該些第二接合接觸點和該些第三接合接觸點 電連接到該動態隨機存取記憶體(DRAM)單元的陣列。
  13. 如申請專利範圍第1項所述之半導體元件，其中該可程式設計邏輯元件包括多個可程式設計邏輯區塊。
  14. 如申請專利範圍第1項所述之半導體元件，其中該第一半導體結構、該第二半導體結構和該第三半導體結構皆不包括靜態隨機存取記憶體(SRAM)的快取記憶體。
  15. 一種用於形成半導體元件的方法，包括：形成多個第一半導體結構於一第一晶圓上，其中該些第一半導體結構中的至少一個包括一NAND記憶體單元的陣列以及一第一接合層，且該第一接合層包括多個第一接合接觸點；將該第一晶圓切割成多個第一管芯，使得該些第一管芯中的至少一個包括該些第一半導體結構中的至少一個；形成多個第二半導體結構於一第二晶圓上，其中該些第二半導體結構中的至少一個包括一動態隨機存取記憶體(DRAM)單元的陣列以及一第二接合層，且該第二接合層包括多個第二接合接觸點；將該第二晶圓切割成多個第二管芯，使得該些第二管芯中的至少一個包括該些第二半導體結構中的至少一個；形成多個第三半導體結構於一第三晶圓上，其中該些第三半導體結構中的至少一個包括一可程式設計邏輯元件以及一第三接合層，且該第三接合層包括多個第三接合接觸點，且該些第一接合接觸點、該些第二接合接觸點與該些第三接合接觸點具有梯型剖面； 將該第三晶圓切割成多個第三管芯，使得該些第三管芯中的至少一個包括該些第三半導體結構中的至少一個；以及將該些第三管芯與各該些第一管芯和各該些第二管芯以面對面的方式接合，使得該些第三半導體結構接合到各該些第一半導體結構和各該些第二半導體結構，其中該些第一接合接觸點在一第一接合介面處與該些第三接合接觸點的一第一集合接觸，且該些第二接合接觸點在一第二接合介面處與該些第三接合接觸點的一第二集合接觸。
  16. 如申請專利範圍第15項所述之用於形成半導體元件的方法，其中形成該些第一半導體結構的方法包括：形成該NAND記憶體單元的陣列於該第一晶圓上；形成一第一互連層於該NAND記憶體單元的陣列上方；以及形成該第一接合層於該第一互連層上方。
  17. 如申請專利範圍第15項所述之用於形成半導體元件的方法，其中形成該些第二半導體結構的方法包括：形成該動態隨機存取記憶體(DRAM)單元的陣列於該第二晶圓上；形成一第二互連層於該動態隨機存取記憶體(DRAM)單元的陣列上方；以及形成該第二接合層於該第二互連層上方。
  18. 如申請專利範圍第15項所述之用於形成半導體元件的方法，其中形成該些第三半導體結構的方法包括：形成該可程式設計邏輯元件於該第三晶圓上； 形成一第三互連層於該可程式設計邏輯元件上方；以及形成該第三接合層於該第三互連層上方。
  19. 一種用於形成半導體元件的方法，包括：形成多個第一半導體結構於一第一晶圓上，其中該些第一半導體結構中的至少一個包括一NAND記憶體單元的陣列以及一第一接合層，且該第一接合層包括多個第一接合接觸點；將該第一晶圓切割成多個第一管芯，使得該些第一管芯中的至少一個包括該些第一半導體結構中的至少一個；形成多個第二半導體結構於一第二晶圓上，其中該些第二半導體結構中的至少一個包括一動態隨機存取記憶體(DRAM)單元的陣列以及一第二接合層，且該第二接合層包括多個第二接合接觸點；將該第二晶圓切割成多個第二管芯，使得該些第二管芯中的至少一個包括該些第二半導體結構中的至少一個；形成多個第三半導體結構於一第三晶圓上，其中該些第三半導體結構中的至少一個包括一可程式設計邏輯元件以及一第三接合層，且該第三接合層包括多個第三接合接觸點，且該些第一接合接觸點、該些第二接合接觸點與該些第三接合接觸點具有梯型剖面；將該第三晶圓與至少一個該些第一管芯和至少一個該些第二管芯中的每一個以面對面的方式接合以形成一接合的結構，使得至少一個該些第三半導體結構接合到各該些第一半導體結構和各該些第二半導體結構，其中該些第一接合接觸點在一第一接合介面處與該些第三接合接觸點的一第一集合接觸，且該些第二接合接觸點在一第二接合介面處與該些第三接合接觸點的一第二集合接觸；以及 將該接合的結構切割成多個管芯，其中該些管芯中的至少一個包括所接合的該些第一半導體結構、該些第二半導體結構和該些第三半導體結構。
  20. 如申請專利範圍第19項所述之用於形成半導體元件的方法，其中形成該些第三半導體結構的方法包括：形成該可程式設計邏輯元件於該第三晶圓上；形成一第三互連層於該可程式設計邏輯元件上方；以及形成該第三接合層於該第三互連層上方。
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