CN108447865B - 三维存储器及其制造方法 - Google Patents
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Abstract
本发明提供一种三维存储器以及三维存储器的制造方法，该三维存储器包括核心存储电路以及外围电路，所述核心存储电路形成有至少一个存储串，所述三维存储器还包括：衬底，所述外围电路形成于所述衬底之上；共源极线层，形成于所述外围电路上，并与所述外围电路电连接；掺杂的半导体材料层，形成在所述共源极线层上，所述核心存储区设置在所述半导体材料层上。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种三维存储器以及该三维存储器的制造方法。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维存储器结构应运而生，通过把内存颗粒堆叠在一起来解决2D或者平面NAND闪存带来的限制。
三维存储器、例如3D NAND的存储单元包括交替沉积的导电层和层间绝缘层以及穿通导电层和层间绝缘层的垂直沟道孔(下文简称为沟道孔)。沟道孔中通过PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD等工艺形成有电荷存储层。电荷存储层包括隧穿层、电荷捕获层以及阻挡层。隧穿层起电荷F-N隧穿的能量势垒层的作用，可以由氧化硅形成。电荷捕获层可以是能够捕获电荷的氮化物层。阻挡层起防止储存在电荷捕获层中的电荷移动到栅极的作用，可以由氧化硅形成。以下将由隧穿层、电荷捕获层以及阻挡层构成的电荷存储层简称为ONO层，并将形成存储单元阵列的区域称为核心存储区。
在核心存储区的外围形成有外围电路。外围电路例如包括CMOS(Co mplementaryMetal Oxide Semiconductor：互补金属氧化物半导体)器件，外围电路中的CMOS器件可以包括多种电压的器件。
发明内容
发明所要解决的技术问题
由于外围电路需要单独占用芯片空间，会导致芯片尺寸增大，核心存储区的布局效率降低，并且成本增加。
本发明为了解决这一问题而完成，其目的在于提供一种能减少外围电路所占用的空间从而减小芯片尺寸、提高核心存储区的布局效率并能降低成本的三维存储器。
解决技术问题所采用的技术手段
本发明的三维存储器，包括核心存储电路以及外围电路，所述核心存储电路形成有至少一个存储串，所述三维存储器还包括：衬底，所述外围电路形成于所述衬底之上；共源极线层，形成于所述外围电路上，并与所述外围电路电连接；掺杂的半导体材料层，形成在所述共源极线层上，所述核心存储区设置在所述半导体材料层上。
在本发明的至少一实施例中，所述掺杂的半导体材料层为p型多晶硅层。
在本发明的至少一实施例中，所述共源极线层为金属层。
在本发明的至少一实施例中，所述共源极线层的材料包括WSi。
在本发明的至少一实施例中，所述核心存储电路包括：
位于所述掺杂的半导体材料层上的堆叠结构，所述堆叠结构包括沿垂直于所述衬底的方向间隔排列的若干栅极层，所述存储串穿过所述堆叠结构。
在本发明的至少一实施例中，所述核心存储电路还包括：位于所述掺杂的半导体材料层内的掺杂区，所述掺杂区与所述共源极线层形成欧姆接触。
在本发明的至少一实施例中，所述掺杂区为N型掺杂。
在本发明的至少一实施例中，还包括：穿过所述堆叠结构的栅线隔槽，所述掺杂区位于所述栅线隔槽的下方。
在本发明的至少一实施例中，所述栅线隔槽中填充有绝缘材料；或者，所述栅线隔槽进一步贯穿到所述共源极线层，并填充有导体材料。
在本发明的至少一实施例中，所述存储串从侧壁向轴心依次包括电荷存储层、沟道层以及沟道氧化物。
本发明的三维存储器的制造方法包括：在衬底上形成外围电路的步骤；在所述外围电路上形成与该外围电路电连接的共源极线层的步骤；在所述共源极线层上形成掺杂的半导体材料层的步骤；以及在所述半导体材料层上形成具有至少一个存储串的核心存储电路的步骤。
在本发明的至少一实施例中，所述掺杂的半导体材料层为p型多晶硅层。
在本发明的至少一实施例中，所述共源极线层为金属层。
在本发明的至少一实施例中，所述共源极线层的材料包括WSi。
在本发明的至少一实施例中，所述核心存储电路包括：位于所述掺杂的半导体材料层上的堆叠结构，所述堆叠结构包括沿垂直于所述衬底的方向间隔排列的若干栅极层，所述存储串穿过所述堆叠结构。
在本发明的至少一实施例中，还包括：在所述半导体材料层内形成掺杂区的步骤，所述掺杂区与所述共源极线层形成欧姆接触。
在本发明的至少一实施例中，所述掺杂区为N型掺杂。
在本发明的至少一实施例中，还包括：在所述核心存储区形成穿过所述堆叠结构的栅线隔槽的步骤，所述掺杂区位于所述栅线隔槽的下方。
在本发明的至少一实施例中，还包括在所述栅线隔槽中填充绝缘材料的步骤；或者，所述栅线隔槽进一步贯穿到所述共源极线层，还包括在所述栅线隔槽中填充导体材料的步骤。
发明效果
根据本发明，通过将外围电路形成在核心存储区下方，能够节省设置外围电路的空间，从而减小芯片尺寸，提高核心存储区布局效率。
此外，共源极线层设置在核心存储区的第二衬底下方，来直接与外围电路电连接。其结果，共源极线层无需经由核心存储区上方的导电通路与外围电路连接，因此缩短了共源极线层的布线长度，从而降低了共源极线层的电阻。
此外，采用p型多晶硅层代替单晶硅层作为核心存储区的衬底，能够提高存储器件的电学性能，并能简化工艺、降低成本。
附图说明
图1是表示三维存储器的一种结构的图。
图2是表示本发明实施方式所涉及的三维存储器的制造方法的工艺流程图。
图3是表示本发明实施方式所涉及的三维存储器的制造方法的工艺流程图。
图4是表示本发明实施方式所涉及的三维存储器的制造方法的工艺流程图。
图5是表示本发明实施方式所涉及的三维存储器的制造方法的工艺流程图。
图6是表示本发明实施方式所涉及的三维存储器的制造方法的工艺流程图。
图7是表示本发明实施方式所涉及的三维存储器的制造方法的工艺流程图。
图8是表示本发明实施方式所涉及的三维存储器的结构的图。
图9是表示本发明实施方式所涉及的三维存储器的变形例的结构的图。
具体实施方式
下面，基于附图对本发明的三维存储器及其制造方法的实施方式及其变形例进行说明，在各图中对相同或相当部件、部位标注相同标号来进行说明。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
应当注意的是，为了简化本申请披露的表述，从而帮助对一个或多个发明实施例的理解，前文对本申请实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本申请对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。
图1示出三维存储器的一种结构。如图1所示，P1为核心存储区，形成有核心存储电路，P2为外围电路。核心存储区P1中形成有由多个存储单元构成的存储阵列。该结构存在如下问题：由于外围电路需要单独占用芯片空间，会导致芯片尺寸增大，核心存储区的布局效率降低，并且成本增加。
为此，提出以下本发明的结构来解决上述问题。
图2至图8是表示本发明的实施方式所涉及的三维存储器的结构及其制造方法的流程图。本实施方式的三维存储器的制造方法大致包括以下步骤：
在衬底上形成外围电路的步骤；
在所述外围电路上形成与该外围电路电连接的共源极线层的步骤；
在所述共源极线层上形成掺杂的半导体材料层的步骤；以及
在所述半导体材料层上形成具有至少一个存储串的核心存储电路的步骤。
具体而言，首先如图2所示，在第一衬底101上形成外围电路P2。第一衬底101例如包括深n阱区(HNW)102以及高压p阱区(HVPW)103，且高压p阱区103被深n阱区102包围。深n阱区102主要起隔离的作用，也可以省略。外围电路P2例如包括栅极结构201，该栅极结构201形成在高压p阱区103上。高压p阱区103中例如形成有源极202和漏极203，来与栅极结构201构成 CMOS晶体管、MOSFET(金属氧半导体场效应晶体管)等外围器件。这些外围器件用作存储器的不同功能器件，例如页缓存器、传感放大器、列译码器或行译码器等。
此处，第一衬底101例如可以是单晶硅层。在一些实施例中也可由其它合适材料制成，例如但不限于硅锗、锗、绝缘体上硅薄膜(SOI)。在其它实施例中，所述第一衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以是其他外延结构，例如SGOI(绝缘体上锗硅)等。高压p阱区103和深n阱区102例如可以通过掺杂来获得。例如可以使用离子注入和/或热扩散工艺。
外围电路P2也可以包括多个区域，分别用于形成不同工作电压的器件，每个区域中可以包括n型和/或p型器件。
接着，如图3所示，在外围电路P2上形成互连层302。互连层302例如包括导电插塞311、312、互连导体层313、层间绝缘层314等。互连层302覆盖晶体管，导电插塞311、312连接到源极202和漏极203，以进行电信号传导。导电插塞311、312由导电材料制成，包括但不限于钨、钴、铜、铝、和/或硅化物。层间绝缘层314即ILD(Inter Layer Dielectric：层间介质)层，由绝缘材料制成，包括但不限于氧化硅、氮化硅、氮氧化硅、和/或掺杂氧化硅。互连层302的层叠层数不限于图3所示，可以根据需要进行设计。导电插塞 311、312、互连导体层313的形成工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD) 和电镀工艺，也可以使用光刻、化学机械平坦化、干法/湿法刻蚀。层间绝缘层314的形成工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法 (CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)。
接着，如图4所示，在互连层302上侧形成一层金属层作为共源极线层 401，然后在共源极线层401上沉积例如多晶硅层并进行p型离子注入来作为掺杂的半导体材料层(以下简称为第二衬底)501。共源极线层401与互连层 302中的导电插塞312电接触。共源极线层401的材料包括但不限于钨、钴、铜、和/或铝。
本实施方式中，第二衬底501形成在由金属制成的共源极线层401上，难以在金属层上形成单晶硅层作为衬底。为此，优选采用p型多晶硅层作为第二衬底501。多晶硅层的形成方法可以采用任何已知或将来研发的工艺，均在本发明的主旨内。多晶硅层的掺杂方法也不限于p型离子注入，例如也可以是热扩散，还可以是原位掺杂。
之后，如图5至图7所示，在第二衬底501上形成核心存储区P1。核心存储区P1的形成方法与现有工艺相同，以下仅示出一个例子。
首先，如图5所示，在第二衬底501上形成由氮化硅层601和氧化硅层 602交替层叠而成的NO堆叠。氧化硅层602作为层间绝缘层，氮化硅层601 作为牺牲层，其后续会被金属栅线所替代。例如在形成后述的沟道孔、存储串以及栅线隔槽S后，通过栅线隔槽S去除NO堆叠中的该氮化硅层601，然后例如通过薄膜沉积工艺形成图8所示的金属栅线703来替代氮化硅层601。根据垂直方向所需形成的存储单元的个数来确定层叠结构的层数，层叠结构的层数例如可以为8层、32层、64层等，层叠结构的层数越多，越能提高集成度。NO堆叠的形成方法包括但不限于化学气相沉积、原子层沉积等。NO 堆叠的材料也不限于氮化硅和氧化硅。
接着，如图6所示，例如通过刻蚀形成多个沿垂直方向贯穿NO堆叠的沟道孔CH，然后如图7所示，通过外延生长在沟道孔CH底部生长多晶硅并进行p型掺杂来形成p型外延多晶硅505。之后进一步在沟道孔CH内形成例如由阻挡层、电荷捕获层、隧穿层构成的电荷存储层701、沟道层、漏极702 等结构，来完成存储单元阵列的制作。这里将上述沟道孔内的柱状结构称为存储串。需要说明的是，本发明对存储单元的结构的形成工艺不作特别限定，可以在本领域技术人员知晓或可获知的范围内进行任意变更。
在形成沟道孔CH后以及存储串结构后，如图8所示，形成沿垂直方向贯穿核心存储区P1的栅线隔槽S。该栅线隔槽S贯穿到第二衬底501。然后对位于栅线隔槽S底部的第二衬底501进行n型掺杂，形成n掺杂区502。n掺杂区502用于与沟道孔CH底部的p型外延多晶硅505形成导电通路从而与共源极线层401传输源极信号。然后，可以在栅线隔槽S中填充氧化物503来进行绝缘。栅线隔槽S用于将多个存储单元划分成存储块(block)。
通过采用上述制造方法所获得的三维存储器结构具有如下优点。
源极线层401形成在第二衬底501下方，而非栅线隔槽S中，并直接与下方的外围电路P2相连。因此，无需经由栅线隔槽S来与外围电路P2相连，因此能大幅缩短布线长度从而降低电阻。而且通过采用本实施方式的结构，无论核心存储区P1的堆叠层数有多少，都不会对共源极线层401的电阻造成影响，因此具有优越的堆叠性能和扩展性能。再者，通过在共源极线层401上形成p型多晶硅层来代替单晶硅层作为第二衬底501，能够进一步降低成本。而且p型多晶硅衬底相比单晶硅衬底具有更好的电学性能。
以上详细描述了本发明的优选实施方式。但应当理解为本发明在不脱离其广义精神和范围的情况下可以采用各种实施方式及变形。
例如图9示出本发明实施方式的变形例所涉及的三维存储器的结构。本变形例与上述实施方式的不同之处在于：在形成栅线隔槽S时，使其进一步贯穿到共源极线层401，并在栅线隔槽S中填充导体材料作为导体填充物504。由此，共源极线层401能够通过栅线隔槽S中的导体填充物504连接到顶部的电路，以增加电路设计和布局的灵活性。需要注意的是，虽然没有图示，但栅线隔槽S的位于第二衬底501之上的部分的侧壁覆盖有绝缘层，以将栅线隔槽S内的导体材料与周围的栅线隔离。
另外，在上述实施方式和变形例中对外围电路P2通过互连层302与共源极线层401相连的结构，但互连层302并非必须，只要能实现外围电路P2与共源极线层401的电连接即可，可以采用任意的结构。
在以上说明中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。例如第二衬底501与NO堆叠之间还可以包括氧化硅层。
本发明可以在其主旨范围内进行扩展，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思做出诸多修改和变化。因此，凡本领域技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应属于由本发明的权利要求书所确定的保护范围内。
标号说明
P1 核心存储区
P2 外围电路
302 互连层
101 第一衬底
102 深n阱区
103 高压p阱区
201 栅极结构
202 源极
203 漏极
311、312 导电插塞
313 互连导体层
314 层间绝缘层
401 共源极线层
501 第二衬底
502 n掺杂区
503 氧化物
504 导体填充物
505 p型外延多晶硅
601 氮化硅层
602 氧化硅层
CH 沟道孔
701 电荷存储层
702 漏极
703 栅线
S 栅线隔槽。
Claims (19)
1.一种三维存储器，包括核心存储电路以及外围电路，所述核心存储电路形成有至少一个存储串，其特征在于，
所述三维存储器还包括：
衬底，所述外围电路形成于所述衬底之上；
共源极线层，形成于所述外围电路上，并与所述外围电路电连接；
掺杂的半导体材料层，形成在所述共源极线层上，所述核心存储电路设置在所述半导体材料层上。
2.如权利要求1所述的三维存储器，其特征在于，
所述掺杂的半导体材料层为p型多晶硅层。
3.如权利要求1所述的三维存储器，其特征在于，
所述共源极线层为金属层。
4.如权利要求3所述的三维存储器，其特征在于，
所述共源极线层的材料包括硅化钨(WSi)。
5.如权利要求1所述的三维存储器，其特征在于，
所述核心存储电路包括：
位于所述掺杂的半导体材料层上的堆叠结构，所述堆叠结构包括沿垂直于所述衬底的方向间隔排列的若干栅极层，所述存储串穿过所述堆叠结构。
6.如权利要求5所述的三维存储器，其特征在于，
所述核心存储电路还包括：位于所述掺杂的半导体材料层内的掺杂区，所述掺杂区与所述共源极线层形成欧姆接触。
7.如权利要求6所述的三维存储器，其特征在于，
所述掺杂区为N型掺杂。
8.如权利要求6所述的三维存储器，其特征在于，还包括：穿过所述堆叠结构的栅线隔槽，所述掺杂区位于所述栅线隔槽的下方。
9.如权利要求8所述的三维存储器，其特征在于，
所述栅线隔槽中填充有绝缘材料；或者，
所述栅线隔槽进一步贯穿到所述共源极线层，并填充有导体材料。
10.如权利要求1至9任一项所述的三维存储器，其特征在于，
所述存储串从侧壁向轴心依次包括电荷存储层、沟道层以及沟道氧化物。
11.一种三维存储器的制造方法，其特征在于，包括：
在衬底上形成外围电路的步骤；
在所述外围电路上形成与该外围电路电连接的共源极线层的步骤；
在所述共源极线层上形成掺杂的半导体材料层的步骤；以及
在所述半导体材料层上形成具有至少一个存储串的核心存储电路的步骤。
12.如权利要求11所述的三维存储器的制造方法，其特征在于，
所述掺杂的半导体材料层为p型多晶硅层。
13.如权利要求11所述的三维存储器的制造方法，其特征在于，
所述共源极线层为金属层。
14.如权利要求11所述的三维存储器的制造方法，其特征在于，
所述共源极线层的材料包括硅化钨(WSi)。
15.如权利要求11所述的三维存储器的制造方法，其特征在于，
所述核心存储电路包括：
位于所述掺杂的半导体材料层上的堆叠结构，所述堆叠结构包括沿垂直于所述衬底的方向间隔排列的若干栅极层，所述存储串穿过所述堆叠结构。
16.如权利要求15所述的三维存储器的制造方法，其特征在于，
还包括：在所述半导体材料层内形成掺杂区的步骤，
所述掺杂区与所述共源极线层形成欧姆接触。
17.如权利要求16所述的三维存储器的制造方法，其特征在于，
所述掺杂区为N型掺杂。
18.如权利要求16所述的三维存储器的制造方法，其特征在于，
还包括：在所述核心存储电路形成穿过所述堆叠结构的栅线隔槽的步骤，
所述掺杂区位于所述栅线隔槽的下方。
19.如权利要求18所述的三维存储器的制造方法，其特征在于，
还包括在所述栅线隔槽中填充绝缘材料的步骤；或者，
所述栅线隔槽进一步贯穿到所述共源极线层，还包括在所述栅线隔槽中填充导体材料的步骤。
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