CN106847820A - 一种三维存储器及其制作方法 - Google Patents
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Abstract
本发明公开了一种三维存储器及其制作方法，包括：提供半导体衬底；在半导体衬底一表面形成金属层；对金属层刻蚀为共源极；在半导体衬底朝向共源极一侧形成存储结构，存储结构包括：位于共源极背离半导体衬底一侧多个绝缘层，多个贯穿多个绝缘层的沟道孔及位于沟道孔内的堆叠结构，多个贯穿多个绝缘层的沟槽、且一沟槽对应共源极，以及，位于相邻两个绝缘层之间的栅结构；对沟槽进行绝缘填充；在存储结构背离半导体衬底一侧形成第一电极连线和多个第二电极连线，第一电极连线与共源极通过过孔接触，每一第二电极连线与一堆叠结构接触，将共源极制作为条形结构，减小共源极的体积占比，进而改善整个三维存储器的应力，利于后续制作工艺的进行。
Description
技术领域
本发明涉及三维存储器技术领域，更为具体的说，涉及一种三维存储器及其制作方法。
背景技术
随着平面型存储器的不断发展，半导体的生产工艺取得了巨大的进步。但是近几年来，平面型存储器的发展遇到了各种挑战：物理极限，现有的显影技术极限以及存储电子密度极限等。在此背景下，为解决平面型存储器遇到的困难以及追求更低的单位存储单元的生产成本，三维存储器的结构应运而生，目前三维存储器的技术研发已成为国际上研发的主流。
发明内容
有鉴于此，本发明提供了一种三维存储器及其制作方法，将共源极制作为条形结构，减小共源极的体积占比，进而改善整个三维存储器的应力，利于后续制作工艺的进行。
为实现上述目的，本发明提供的技术方案如下：
一种三维存储器的制作方法，包括：
提供一半导体衬底；
在所述半导体衬底一表面形成金属层；
对所述金属层刻蚀为条形的共源极；
在所述半导体衬底朝向所述共源极一侧形成存储结构，其中，所述存储结构包括：位于所述共源极背离所述半导体衬底一侧多个绝缘层，多个贯穿所述多个绝缘层的沟道孔及位于所述沟道孔内的堆叠结构，多个贯穿所述多个绝缘层的沟槽、且一所述沟槽对应所述共源极，以及，位于相邻两个所述绝缘层之间的栅结构；
对所述沟槽进行绝缘填充；
在所述存储结构背离所述半导体衬底一侧形成第一电极连线和多个第二电极连线，其中，所述第一电极连线与所述共源极通过过孔接触，每一所述第二电极连线与一所述堆叠结构接触。
可选的，所述共源极的材质为钨、铝或铜。
可选的，所述存储结构的形成包括：
在所述半导体衬底朝向所述共源极一侧形成交替堆叠的所述多个绝缘层和多个牺牲层，其中，所述多个绝缘层为第一绝缘层至第N绝缘层，所述多个牺牲层为第一牺牲层至第N-1牺牲层，N为小于2的整数；
贯穿所述多个绝缘层和多个牺牲层形成所述多个沟道孔；
在所述沟道孔内形成所述堆叠结构；
贯穿所述多个绝缘层和多个牺牲层形成所述多个沟槽，且一所述沟槽对应所述共源极；
去除所述多个牺牲层；
在相邻两个所述绝缘层之间形成所述栅结构。
可选的，所述第一绝缘层的厚度范围为20nm～200nm，包括端点值。
可选的，所述牺牲层的厚度及第二绝缘层至第N绝缘层中任意一绝缘层的厚度范围均为10nm～80nm，包括端点值。
可选的，所述绝缘层的材质为二氧化硅，所述牺牲层的材质为氮化硅。
可选的，所述半导体衬底为P型半导体衬底。
相应的，本发明还提供了一种三维存储器，包括：
半导体衬底；
位于所述半导体衬底一表面的条形的共源极；
位于所述半导体衬底朝向所述共源极一侧形成存储结构，其中，所述存储结构包括：位于所述共源极背离所述半导体衬底一侧多个绝缘层，多个贯穿所述多个绝缘层的沟道孔及位于所述沟道孔内的堆叠结构，多个贯穿所述多个绝缘层的沟槽、且一所述沟槽对应所述共源极，以及，位于相邻两个所述绝缘层之间的栅结构；
位于所述沟槽内的绝缘填充结构；
以及，在所述存储结构背离所述半导体衬底一侧的第一电极连线和多个第二电极连线，其中，所述第一电极连线与所述共源极通过过孔接触，每一所述第二电极连线与一所述堆叠结构接触。
可选的，所述共源极的材质为钨、铝或铜。
可选的，所述半导体衬底为P型半导体衬底。
相较于现有技术，本发明提供的技术方案至少具有以下优点：
本发明提供了一种三维存储器及其制作方法，制作方法包括：提供一半导体衬底；在所述半导体衬底一表面形成金属层；对所述金属层刻蚀为条形的共源极；在所述半导体衬底朝向所述共源极一侧形成存储结构，其中，所述存储结构包括：位于所述共源极背离所述半导体衬底一侧多个绝缘层，多个贯穿所述多个绝缘层的沟道孔及位于所述沟道孔内的堆叠结构，多个贯穿所述多个绝缘层的沟槽、且一所述沟槽对应所述共源极，以及，位于相邻两个所述绝缘层之间的栅结构；对所述沟槽进行绝缘填充；在所述存储结构背离所述半导体衬底一侧形成第一电极连线和多个第二电极连线，其中，所述第一电极连线与所述共源极通过过孔接触，每一所述第二电极连线与一所述堆叠结构接触。由上述内容可知，本发明提供的技术方案，将共源极制作为条形结构，减小共源极的体积占比，进而改善整个三维存储器的应力，利于后续制作工艺的进行。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请实施例提供的一种三维存储器的制作方法的流程图；
图2a～2f为与图1中制作方法相应的结构流程图；
图3为本申请实施例提供的一种存储结构的制作方法的流程图；
图4为本申请实施例提供的一种三维存储器的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
正如背景技术所述，随着平面型存储器的不断发展，半导体的生产工艺取得了巨大的进步。但是近几年来，平面型存储器的发展遇到了各种挑战：物理极限，现有的显影技术极限以及存储电子密度极限等。在此背景下，为解决平面型存储器遇到的困难以及追求更低的单位存储单元的生产成本，三维存储器的结构应运而生，目前三维存储器的技术研发已成为国际上研发的主流。
现有的三维存储器在制作过程中经常会出现由于应力不均匀，造成通孔刻蚀难以控制的情况。经研究，发明人发现造成上述技术问题的原因是由于共源极的体积占比过大而造成的。具体的，现有三维存储器通常采用后栅工艺来制作，即，首先利用牺牲层作为假栅，且假栅之间通过绝缘层进行隔离；在贯穿假栅和绝缘层形成沟道孔和在沟道孔中制作堆叠结构后，再进行沟槽的刻蚀；而后去除假栅，在沟槽中填充金属钨栅，而后再利用刻蚀方法将金属钨栅分离；对沟槽中进行绝缘填充后，对一沟槽的填充结构中进行贯穿刻蚀，并在该贯穿结构中沉积金属钨墙为共源极，最后制作电极连线。由于金属钨的应力较大，且金属钨墙的体积占比较大，对此会使得三维存储器的应力出现比较大的变化，这种应力不均匀的情况使得后续通孔刻蚀等难以控制。
基于此，本申请实施例提供了一种三维存储器及其制作方法，将共源极制作为条形结构，减小共源极的体积占比，进而改善整个三维存储器的应力，利于后续制作工艺的进行。为实现上述目的，本申请实施例提供的技术方案如下，具体结合图1至图4所示，对本申请实施例提供的技术方案进行详细的描述。
参考图1所示，为本申请实施例提供的一种三维存储器的制作方法的流程图，其中，制作方法包括：
S1、提供一半导体衬底；
S2、在所述半导体衬底一表面形成金属层；
S3、对所述金属层刻蚀为条形的共源极；
S4、在所述半导体衬底朝向所述共源极一侧形成存储结构，其中，所述存储结构包括：位于所述共源极背离所述半导体衬底一侧多个绝缘层，多个贯穿所述多个绝缘层的沟道孔及位于所述沟道孔内的堆叠结构，多个贯穿所述多个绝缘层的沟槽、且一所述沟槽对应所述共源极，以及，位于相邻两个所述绝缘层之间的栅结构；
S5、对所述沟槽进行绝缘填充；
S6、在所述存储结构背离所述半导体衬底一侧形成第一电极连线和多个第二电极连线，其中，所述第一电极连线与所述共源极通过过孔接触，每一所述第二电极连线与一所述堆叠结构接触。
由上述内容可知，本申请实施例提供的技术方案，将共源极制作为条形结构，减小共源极的体积占比，进而改善整个三维存储器的应力，利于后续制作工艺的进行。
具体的，结合图2a至2f所示，对本申请实施例提供的制作方法进行更为详细的描述，其中，图2a～2f为与图1中制作方法相应的结构流程图。
参考图2a所示，其对应图1中步骤S1，首先提供一半导体衬底100。在本申请一实施例中，半导体衬底100优选为P型半导体衬底，其材质可以为硅衬底，且其电阻率和缺陷数量有一定要求，对此需要根据实际应用进行具体选取，对此本申请不做具体限制。
参考图2b所示，其对应图1中步骤S2，在半导体衬底100的一表面上形成金属层200。在本申请一实施例中，金属层200可以为钨金属层，还可以为铝金属层或铜金属层等，对此本申请不做具体限制。
参考图2c所示，其对应图1中步骤S3，对金属层200进行刻蚀为条形的共源极210。其中，共源极210的材质可以为钨、铝或铜等。
参考图2d所示，其对应图1中步骤S4，对在半导体衬底100的共源极210一侧形成存储结构，存储结构包括：位于共源极210背离半导体衬底100一侧多个绝缘层300，多个贯穿多个绝缘层300的沟道孔400及位于沟道孔内400的堆叠结构500，多个贯穿多个绝缘层300的沟槽600、且一沟槽600对应共源极210，以及，位于相邻两个绝缘层300之间的栅结构700。
其中，本申请实施例提供的堆叠结构500包括有：形成在沟道孔400侧壁的阻挡层510，其中，阻挡层510的材质可以为二氧化硅材质；形成在阻挡层510背离沟道孔400一侧的存储层520，其中，存储层520的材质可以为氮化硅材质；形成在存储层520背离阻挡层510一侧的隧穿层530，其中，隧穿层530的材质可以为二氧化硅材质；形成在隧穿层530背离存储层520一侧的多晶硅层540；以及，位于多晶硅层540背离隧穿层530一侧的二氧化硅填充层550和外延硅560，其中，二氧化硅填充层550位于外延硅560背离半导体衬底100一侧。在本申请另一实施例中，二氧化硅填充层550还可以为氮化硅填充层，对此本申请不作具体限制。
此外，本申请实施例提供的栅结构700包括有：位于相邻两个绝缘层300之间空间的内壁表面的高K介质阻挡层710，其中，高K介质阻挡层710可以为氧化铝层，为了存储存储器的擦除性能，可以为HfO等高K介质；位于高K介质阻挡层710内壁一侧的种子层720，其中，种子层720的材质可以为氮化钛或氮化钽等；以及，位于种子层720背离高K介质阻挡层710一侧的金属栅730，其中，金属栅730的材质可以为钨或铝等。
具体参考图3所示，为本申请实施例提供的一种存储结构的制作方法的流程图，其中，所述存储结构的形成包括：
S41、在所述半导体衬底朝向所述共源极一侧形成交替堆叠的所述多个绝缘层和多个牺牲层，其中，所述多个绝缘层为第一绝缘层至第N绝缘层，所述多个牺牲层为第一牺牲层至第N-1牺牲层，N为小于2的整数；其中，绝缘层和牺牲层沿垂直半导体衬底的表面的竖直方向堆叠。
其中，本申请实施例可选的所述绝缘层的材质为二氧化硅，所述牺牲层的材质为氮化硅；以及，二氧化硅绝缘层还可以掺杂有磷、硼、氟、碳等杂质。另外，本申请实施例可选的所述第一绝缘层310的厚度范围为20nm～200nm，包括端点值，即，第一绝缘层的厚度可以为30nm、90nm、120nm、150nm、190nm等，具体厚度需要根据实际应用进行具体设计。其中，沉积第一绝缘层后，可以采用化学机械研磨工艺对第一绝缘层进行表面平坦化处理。
此外，本申请实施例可选的所述牺牲层的厚度及第二绝缘层至第N绝缘层中任意一绝缘层的厚度范围均为10nm～80nm，包括端点值。在本申请一实施例中，所有牺牲层和第二绝缘层至的第N绝缘层组成薄膜的总厚度可选的不小于1微米。
S42、贯穿所述多个绝缘层和多个牺牲层形成所述多个沟道孔。
S43、在所述沟道孔内形成所述堆叠结构。
堆叠结构的制作过程可选的，依次在沟道孔内沉积阻挡层、存储层、隧穿层、多晶硅层；而后进行沟道孔内底部刻蚀，刻蚀完毕后进行外延硅的生长，最后进行二氧化硅的填充。
S44、贯穿所述多个绝缘层和多个牺牲层形成所述多个沟槽，且一所述沟槽对应所述共源极。
S45、去除所述多个牺牲层。
在牺牲层为氮化硅材质时，通过磷酸漂洗沟槽以对氮化硅的牺牲层进行去除，其中，磷酸的温度可以为100摄氏度～200摄氏度，包括端点值，以及，漂洗时间可以为10min～100min，包括端点值。
S46、在相邻两个所述绝缘层之间形成所述栅结构。
去除牺牲层完毕后，对沟槽内进行高K介质阻挡层的沉积和种子层的沉积，其中，种子层的厚度范围可以为1nm～10nm，包括端点值；其中，高K介质阻挡层覆盖相邻两个绝缘层之间相对的表面以及堆叠结构的阻挡层侧面呈U形结构，以及，种子层覆盖高K介质阻挡层的内壁表面同样呈U形结构。而后，进行金属钨的沉积，其中，沉积工艺包括但不限于CVD、PVD和ALD等；并且，通过金属钨回刻蚀工艺使得每一栅结构的金属钨之间相互隔离为金属钨栅，对此与现有技术相同，故不做多余赘述。
参考2e所示，其对应图1中步骤S5，对沟槽600进行绝缘填充，其中，填充材料一般为二氧化硅材料，填充完毕后对其进行平坦化处理。
参考图2f所示，其对应图1中步骤S6，在存储结构上形成第一电极连线810和多个第二电极连线820，其中，第一电极连线810通过过孔900与共源极210相接触连接，第二电极连线820直接与堆叠结构500接触。其中，过孔的金属材质可以与共源极金属材质相同。
相应的，本申请实施例还提供了一种三维存储器，参考图4所示，为本申请实施例提供的一种三维存储器的结构示意图，其中，三维存储器包括：
半导体衬底100；
位于所述半导体衬底100一表面的条形的共源极210；
位于所述半导体衬底100朝向所述共源极210一侧形成存储结构，其中，所述存储结构包括：位于所述共源极210背离所述半导体衬底一侧多个绝缘层300，多个贯穿所述多个绝缘层300的沟道孔及位于所述沟道孔内的堆叠结构500，多个贯穿所述多个绝缘层300的沟槽、且一所述沟槽对应所述共源极210，以及，位于相邻两个所述绝缘层300之间的栅结构700；
位于所述沟槽内的绝缘填充结构610；
以及，在所述存储结构背离所述半导体衬底100一侧的第一电极连线810和多个第二电极连线820，其中，所述第一电极连线810与所述共源极210通过过孔900接触，每一所述第二电极连线820与一所述堆叠结构500接触。
在本申请一实施例中，所述共源极210的材质为钨、铝或铜。以及，本所述半导体衬底为P型半导体衬底。
本申请实施例提供了一种三维存储器及其制作方法，制作方法包括：提供一半导体衬底；在所述半导体衬底一表面形成金属层；对所述金属层刻蚀为条形的共源极；在所述半导体衬底朝向所述共源极一侧形成存储结构，其中，所述存储结构包括：位于所述共源极背离所述半导体衬底一侧多个绝缘层，多个贯穿所述多个绝缘层的沟道孔及位于所述沟道孔内的堆叠结构，多个贯穿所述多个绝缘层的沟槽、且一所述沟槽对应所述共源极，以及，位于相邻两个所述绝缘层之间的栅结构；对所述沟槽进行绝缘填充；在所述存储结构背离所述半导体衬底一侧形成第一电极连线和多个第二电极连线，其中，所述第一电极连线与所述共源极通过过孔接触，每一所述第二电极连线与一所述堆叠结构接触。由上述内容可知，本申请实施例提供的技术方案，将共源极制作为条形结构，减小共源极的体积占比，进而改善整个三维存储器的应力，利于后续制作工艺的进行。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种三维存储器的制作方法，其特征在于，包括：
提供一半导体衬底；
在所述半导体衬底一表面形成金属层；
对所述金属层刻蚀为条形的共源极；
在所述半导体衬底朝向所述共源极一侧形成存储结构，其中，所述存储结构包括：位于所述共源极背离所述半导体衬底一侧多个绝缘层，多个贯穿所述多个绝缘层的沟道孔及位于所述沟道孔内的堆叠结构，多个贯穿所述多个绝缘层的沟槽、且一所述沟槽对应所述共源极，以及，位于相邻两个所述绝缘层之间的栅结构；
对所述沟槽进行绝缘填充；
在所述存储结构背离所述半导体衬底一侧形成第一电极连线和多个第二电极连线，其中，所述第一电极连线与所述共源极通过过孔接触，每一所述第二电极连线与一所述堆叠结构接触。
2.根据权利要求1所述的三维存储器的制作方法，其特征在于，所述共源极的材质为钨、铝或铜。
3.根据权利要求1所述的三维存储器的制作方法，其特征在于，所述存储结构的形成包括：
在所述半导体衬底朝向所述共源极一侧形成交替堆叠的所述多个绝缘层和多个牺牲层，其中，所述多个绝缘层为第一绝缘层至第N绝缘层，所述多个牺牲层为第一牺牲层至第N-1牺牲层，N为小于2的整数；
贯穿所述多个绝缘层和多个牺牲层形成所述多个沟道孔；
在所述沟道孔内形成所述堆叠结构；
贯穿所述多个绝缘层和多个牺牲层形成所述多个沟槽，且一所述沟槽对应所述共源极；
去除所述多个牺牲层；
在相邻两个所述绝缘层之间形成所述栅结构。
4.根据权利要求3所述的三维存储器的制作方法，其特征在于，所述第一绝缘层的厚度范围为20nm～200nm，包括端点值。
5.根据权利要求3所述的三维存储器的制作方法，其特征在于，所述牺牲层的厚度及第二绝缘层至第N绝缘层中任意一绝缘层的厚度范围均为10nm～80nm，包括端点值。
6.根据权利要求3所述的三维存储器的制作方法，其特征在于，所述绝缘层的材质为二氧化硅，所述牺牲层的材质为氮化硅。
7.根据权利要求1所述的三维存储器的制作方法，其特征在于，所述半导体衬底为P型半导体衬底。
8.一种三维存储器，其特征在于，包括：
半导体衬底；
位于所述半导体衬底一表面的条形的共源极；
位于所述半导体衬底朝向所述共源极一侧形成存储结构，其中，所述存储结构包括：位于所述共源极背离所述半导体衬底一侧多个绝缘层，多个贯穿所述多个绝缘层的沟道孔及位于所述沟道孔内的堆叠结构，多个贯穿所述多个绝缘层的沟槽、且一所述沟槽对应所述共源极，以及，位于相邻两个所述绝缘层之间的栅结构；
位于所述沟槽内的绝缘填充结构；
以及，在所述存储结构背离所述半导体衬底一侧的第一电极连线和多个第二电极连线，其中，所述第一电极连线与所述共源极通过过孔接触，每一所述第二电极连线与一所述堆叠结构接触。
9.根据权利要求8所述的三维存储器，其特征在于，所述共源极的材质为钨、铝或铜。
10.根据权利要求8所述的三维存储器，其特征在于，所述半导体衬底为P型半导体衬底。
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