CN102655153A - 非易失性存储器件及其制造方法 - Google Patents

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CN102655153A CN2011103252617A CN201110325261A CN102655153A CN 102655153 A CN102655153 A CN 102655153A CN 2011103252617 A CN2011103252617 A CN 2011103252617A CN 201110325261 A CN201110325261 A CN 201110325261A CN 102655153 A CN102655153 A CN 102655153A
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周瀚洙
李东基
吴尚炫
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Abstract

本发明提供一种非易失性存储器件及其制造方法。所述方法包括以下步骤：在衬底之上形成沟道连接层和包围沟道连接层的隔离层；在沟道连接层和隔离层之上形成具有与栅电极层交替层叠的层间电介质层的层叠结构；以及形成贯穿层叠结构与沟道连接层连接的一对沟道以及插入在沟道与层叠结构之间的存储层。

Description

非易失性存储器件及其制造方法
相关申请的交叉引用
本发明要求2011年3月4日提交的申请号为10-2011-0019440的韩国专利申请的优先权，本文通过引用包括该申请的全部内容。
技术领域
本发明的示例性实施例涉及一种非易失性存储器件及其制造方法，更具体而言，涉及一种具有三维结构的非易失性存储器件及其制造方法，在所述非易失性存储器件中沿着从衬底垂直突出的沟道层叠多个存储器单元。
背景技术
非易失性存储器件是即使在电源被切断的情况下也能保留所储存的数据的存储器件。非易失性存储器件的一个实例是快闪存储器。
与此同时，随着具有二维结构的存储器件(其中存储器单元在硅衬底上形成为单层)的集成度的提高达到极限，一种提出的构造是具有三维结构的非易失性存储器件，其中沿着从硅衬底垂直突出的沟道层叠多个存储器单元。
下面将更详细地描述现有的具有三维结构的非易失性存储器件的构造。
在硅衬底之上顺序地层叠下选择晶体管、具有多层结构的存储器单元、以及上选择晶体管以形成具有三维结构的非易失性存储器件。下选择晶体管形成为具有与形成在硅衬底中的源区连接的柱形下沟道、设置在下沟道侧壁上的下选择栅电极、以及插入在下沟道与下选择栅之间的栅电介质层。具有多层结构的存储器单元形成为具有与下沟道连接的柱形单元沟道、设置在多层结构中的单元沟道侧壁上的单元栅电极、以及插入在单元栅电极与单元沟道之间的存储层。上选择晶体管形成为具有与单元沟道连接的柱形上沟道、设置在上沟道侧壁上的上选择栅电极、以及插入在上沟道与上选择栅之间的栅电介质层。
更具体而言，下沟道、单元沟道和上沟道彼此连接并垂直地突出于衬底。另外，下选择栅电极、单元栅电极和上选择栅电极沿着沟道以多层结构层叠，插入在电极之间的绝缘层使电极彼此隔离。
要利用上述方法来提高现有非易失存储器件的集成度，可以层叠大量的存储器单元。但是，在增加层叠的存储器单元的数量的过程中，使用现有制造工艺正在达到物理极限。
此外，根据现有技术，由于以顺序的方式独立地执行形成下选择晶体管的工艺、形成具有多层结构的存储器单元的工艺、以及形成上选择晶体管的工艺，因此制造工艺可能复杂化。
发明内容
本发明的示例性实施例针对一种非易失性存储器件及其制造方法，其可以提高非易失性存储器件的集成度，并且还可以实现工艺简化。
根据本发明的一个实施例，一种制造非易失性存储器件的方法包括以下步骤：在衬底之上形成沟道连接层和包围沟道连接层的隔离层；在沟道连接层和隔离层之上形成具有与栅电极层交替层叠的层间电介质层的层叠结构；以及形成贯穿层叠结构与沟道连接层连接的一对沟道以及插入在沟道与层叠结构之间的存储层。
根据本发明的另一实施例，一种非易失性存储器件包括：沟道连接层，所述沟道连接层设置在衬底之上；隔离层，所述隔离层设置在衬底之上以包围沟道连接层；层叠结构，所述层叠结构设置在沟道连接层和隔离层之上，具有与栅电极层交替层叠的层间电介质层；一对沟道，所述一对沟道贯穿层叠结构与沟道连接层连接；以及存储层，所述存储层插入在沟道与层叠结构之间。
附图说明
图1至图9是示出根据本发明一个实施例的非易失性存储器件及其制造方法的示意图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以以不同的方式实施，并不应当解释成限定为本文所列的实施例。另外，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本发明的范围。在本说明书中，相似的附图标记在本发明的不同附图和实施例中表示相似的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征，对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层与第二层或衬底之间存在第三层的情况。
图1至图9是示出根据本发明一个实施例的非易失性存储器件及其制造方法的示意图。具体而言，图9是示出根据本发明实施例的非易失性存储器件的截面图，图1至图8是示出制造图9的非易失性存储器件的中间工艺的截面图。
参照图1，在衬底10上形成第一缓冲层11。
衬底10可以是半导体衬底，如硅衬底。但是，本发明不限于包括硅衬底。
第一缓冲层11将衬底10与沟道连接层(channel link layer)12隔离，并且第一缓冲层11可以由绝缘层、如氧化物层形成。
参照图2，在第一缓冲层11上形成沟道连接层12和隔离层13。
沟道连接层12可以是具有各种平面形状、如条形的隔离图案，隔离层13可以被形成为包围沟道连接层12。更具体而言，可以通过隔离层13使沟道连接层12与沟道连接层12的其他图案化部分隔离。当在第一缓冲层11上设置多个沟道连接层12时，通过隔离层13使所述多个沟道连接层12彼此隔离。
沟道连接层12可以由导电材料形成，例如可以由掺杂有高浓度杂质的多晶硅、如N+多晶硅形成。隔离层13可以由绝缘材料、如氧化物或氮化物形成。
可以使用以下示例性方法中的一种来形成如上所述的沟道连接层12和隔离层13。
例如，首先在第一缓冲层11上沉积用于形成沟道连接层12的导电材料，并选择性地刻蚀所述导电材料以形成沟道连接层12的期望图案。然后，沉积用于覆盖包括了沟道连接层12的所得结构的绝缘材料，并对其执行平坦化工艺直到暴露出沟道连接层12为止。隔离层13被填充在未形成沟道连接层12的空间中。
作为另一个实例，首先在第一缓冲层11上沉积用于形成隔离层13的绝缘材料，并选择性地刻蚀所述绝缘材料以形成隔离层13。作为刻蚀的结果，在将要形成沟道连接层12之处形成了空间。沉积用于覆盖包括了隔离层13的所得结构的导电材料，并对其执行平坦化工艺直到暴露出隔离层13为止。沟道连接层12被填充在未形成隔离层13的空间中。
参照图3，在沟道连接层12和隔离层13上形成第二缓冲层14。
第二缓冲层14在后续工艺期间保护沟道连接层12，并且第二缓冲层14可以由绝缘层、如氧化物层形成。
作为图1至图3的工艺的结果，沟道连接层12被第一缓冲层11、第二缓冲层14和隔离层13隔离。
参照图4，在第二缓冲层14上交替形成第一层间电介质层15和第一栅电极层16，从而形成沿垂直方向层叠的多个存储器单元。下文中，具有交替层叠的第一层间电介质层15和第一栅电极层16的结构将被称为单元栅结构CGS。在这种单元栅结构中，最下层和最上层可以由第一层间电介质层15形成。但是，本发明不限于所描述的单元栅结构。
第一层间电介质层15使存储器单元彼此隔离，第一层间电介质层15例如可以由氧化物层形成。第一栅电极层16形成存储器单元的栅电极，第一栅电极层16例如可以由多晶硅或SiGe形成。在本实施例中，示出了两层第一栅电极层16。但是，本发明不限于两个第一栅电极层16。例如，可以改变要层叠的第一栅电极层16的数量。
在单元栅结构CGS上顺序地形成第二层间电介质层17、第二栅电极层18和另一个第二层间电介质层17以形成选择晶体管。下文中，顺序地层叠有第二层间电介质层17、第二栅电极层18和第二层间电介质层17的结构将被称为选择栅结构SGT。
第二栅电极层18形成选择晶体管的栅电极，第二栅电极层18例如可以由多晶硅形成。第二层间电介质层17使第二栅电极层18与形成在第二栅电极层18之上和之下的结构隔离，第二层间电介质层17例如可以由氧化物层形成。
参照图5，选择性地刻蚀选择栅结构SGT和单元栅结构CGS，以使选择栅结构SGT和单元栅结构CGS具有阶梯状构造。
所述阶梯状构造是指一个层中的第一栅电极层16比位于紧上方一层的第一栅电极层16或第二栅电极层18横向延伸得更远。换言之，第一栅电极层16比第二栅电极层18横向延伸得更远，并且单元栅结构CGS中较低的第一栅电极层16比单元栅结构CGS中较高的第一栅电极层16横向延伸得更远。执行所述工艺是为了允许在各层的第一栅电极层16上形成接触。各层的第一栅电极层16可以通过在其上形成的接触而与期望的互连相连接。
由于选择性刻蚀选择栅结构SGT和单元栅结构CGS以具有阶梯状构造的工艺在本领域中是熟知的，所以省略其详细描述。
参照图6，选择性地刻蚀选择栅结构SGT、单元栅结构CGS和第二缓冲层14从而形成一对沟道孔CH，每个沟道孔CH暴露出沟道连接层12。沟道孔CH提供要形成存储器单元和选择晶体管的沟道的空间。
参照图7，在沟道孔CH的侧壁上形成存储层19，并且在形成有存储层19的区域中将沟道层20形成为填充在沟道孔CH中。
可以通过沿着沟道孔CH的侧壁顺序地沉积用作存储层19的电荷阻挡层、电荷陷阱层和隧道绝缘层来形成存储层19。可以通过在隧道绝缘层上沉积特定的半导体材料(例如，多晶硅层)、并执行抛光工艺(例如，化学机械抛光(CMP)工艺)直到暴露出最上方的第二层间电介质层17为止，来形成沟道层20。
更具体而言，电荷阻挡层实质地防止电荷陷阱层中的电荷泄漏，电荷阻挡层例如可以由氧化物层形成。电荷陷阱层捕获电荷以储存数据，电荷陷阱层例如可以由氮化物层形成。提供隧道绝缘层用于电荷隧穿，隧道绝缘层例如可以由氧化物层形成。即，存储层19可以具有氧化物-氮化物-氧化物(ONO)的三层结构。
在一个示例性实施例中，将沟道层20填充在沟道孔CH中。但是，本发明不限于用沟道层20填充沟道孔CH。在另一个实施例中，可以将沟道层20形成为具有不完全填充沟道孔CH的厚度，并且沟道层20可以具有中空圆柱形状。
作为图7的工艺的结果，形成了穿过选择栅结构SGT和单元栅结构CGS的一对沟道层20，并且所述一对沟道层20通过沟道连接层12彼此连接。通过这一结构，一对沟道层20和沟道连接层12形成一种具有近似U形的沟道，在下面的描述中将其称为U形沟道。
参照图8，为了隔离一对沟道层20之间的第二栅电极层18和第一栅电极层16，在一对沟道层20之间选择性刻蚀选择栅结构SGT和单元栅结构CGS以形成沟槽T。
沟槽T可以具有垂直于截面方向延伸的狭缝形状，并且沟槽T可以具有到达使沟槽T的底部位于最下方的第一栅电极层16之下的程度的深度。
虽然未在图8中示出，但是在形成沟槽T之后执行硅化工艺，以使被沟槽T暴露出的第一栅电极层16和第二栅电极层18的侧壁可以被硅化。执行硅化工艺是为了获得低的电阻值。可以利用钴(Co)、镍(Ni)等执行硅化工艺。
参照图9，在沟槽T中填充绝缘材料，如氧化物或氮化物。另外，形成要与一对沟道层20中的一个(例如，右侧的沟道层)连接的源极线22，以及形成要与一对沟道层20中的另外一个(例如，左侧的沟道层)连接的位线25。
更具体而言，通过在包括了用绝缘材料21填充的沟槽的所得结构上沉积材料(例如，掺杂有杂质的多晶硅、或诸如钨的金属)来形成源极线22，并对其执行图案化工艺。将源极线22形成在右侧的沟道层之上并与其连接。
形成第三层间电介质层23以覆盖包括源极线22的所得结构。选择性地刻蚀第三层间电介质层以形成暴露出左侧沟道层的漏极接触孔。然后，在漏极接触孔中填充导电材料以形成贯穿第三层间电介质层23与左侧沟道层连接的漏极接触24。
在包括漏极接触24的第三层间电介质层23上沉积材料，并对其执行图案化工艺以形成位线25。位线25通过漏极接触24与左侧的沟道层连接。
可以改变源极线22和位线25的相对位置。此外，源极线22可以通过接触与沟道层20连接，或者位线25可以直接与沟道层20连接。
通过使用上述方法，可以形成图9中示出的器件。
参照图9，包括一对沟道层20和沟道连接层12的U形沟道设置在衬底10上。多个存储器单元MC以及选择晶体管SST和DST沿着U形沟道形成。更具体而言，多个存储器单元MC和漏极选择晶体管DST沿着一对沟道层20中的一个(例如，左侧的沟道层)形成，而多个存储器单元MC和源极选择晶体管SST沿着所述一对沟道层20中的另一个(例如，右侧的沟道层)而形成。
沿着左侧的沟道层形成的存储器单元MC和漏极选择晶体管DST形成第一串ST1，而沿着右侧的沟道层形成的存储器单元MC和源极选择晶体管SST形成第二串ST2。第一串ST1与第二串ST2通过绝缘材料21彼此隔离，但是仍通过沟道连接层12彼此连接以形成一个串。
例如，左侧的沟道层可以与位线25连接，而右侧的沟道层可以与源极线22连接。
如上所述，根据本发明的非易失性存储器件及其制造方法，沿着U形沟道层叠多个存储器单元，并且在存储器单元之上形成漏极选择晶体管和源极选择晶体管。通过这一方法，将串形成为U形从而使一个串中所包括的存储器单元的数量增加为以线型形成的非易失性存储器件的存储器单元的至少两倍那么多。
此外，沿着U形沟道层叠多个存储器单元，并且在存储器单元之上形成漏极选择晶体管和源极选择晶体管，从而简化制造工艺。在此，由于全部的选择晶体管都能够根据本发明通过一次的工艺来形成，所以简化了制造工艺。
此外，在沿着U形沟道层叠的多个存储器单元之上形成漏极选择晶体管和源极选择晶体管，从而可以在漏极选择晶体管和源极选择晶体管中形成结。因此，非易失性存储器件被形成为具有以增强的模式运行的三维结构，由此产生增强的存储器件性能。
与此同时，即使在根据本发明实施例的具有三维结构的非易失性存储器件中，也可以像在普通存储器件中那样使用外围元件、如外围电路晶体管的形成。
为了包括外围元件，可以使用未与一对沟道层20连接的沟道连接层12(参照图9中的箭头B)作为外围电路晶体管的栅。与此同时，与一对沟道层20连接的沟道连接层12(参照图9中的箭头A)可以将一对沟道层20彼此连接。
换言之，可以同时形成沟道连接层12和外围电路晶体管的栅。在这一实例中，可以进一步简化制造工艺。
根据本发明的非易失性存储器件及其制造方法，增加了非易失性存储器件的集成度并简化了制造工艺。
虽然已经以具体实施例的方式描述了本发明，但是对于本领域技术人员明显的是，在不脱离所附权利要求书限定的本发明的主旨和范围的情况下，可以进行各种变化和修改。

Claims (19)

1.一种制造非易失性存储器件的方法，包括以下步骤：
在衬底之上形成沟道连接层和包围所述沟道连接层的隔离层；
在所述沟道连接层和所述隔离层之上形成具有与栅电极层交替层叠的层间电介质层的层叠结构；以及
形成贯穿所述层叠结构与所述沟道连接层连接的一对沟道，以及插入在所述沟道与所述层叠结构之间的存储层。
2.如权利要求1所述的方法，其中，形成沟道连接层和隔离层的步骤包括以下步骤：
在所述衬底之上形成用于形成所述沟道连接层的导电材料层；
选择性地刻蚀所述导电材料层以形成所述沟道连接层；以及
在未形成所述沟道连接层的空间中填充绝缘材料以形成所述隔离层。
3.如权利要求1所述的方法，其中，形成沟道连接层和隔离层的步骤包括以下步骤：
在所述衬底之上形成用于形成所述隔离层的绝缘层；
选择性地刻蚀所述绝缘层以形成所述隔离层；以及
形成填充在未形成所述隔离层的空间中的所述沟道连接层。
4.如权利要求1所述的方法，还包括以下步骤：
在所述衬底之上形成第一缓冲层，
其中，所述沟道连接层和所述隔离层形成在所述第一缓冲层之上。
5.如权利要求4所述的方法，还包括以下步骤：
在所述沟道连接层和所述隔离层之上形成第二缓冲层，
其中，所述层叠结构形成在所述第二缓冲层之上。
6.如权利要求1所述的方法，其中，最上方的栅电极层形成选择晶体管，而其余的栅电极层形成存储器单元。
7.如权利要求1所述的方法，在形成所述沟道和所述存储层之后还包括以下步骤：
刻蚀所述一对沟道之间的层叠结构以使所述栅电极层在所述一对沟道之间彼此隔离。
8.如权利要求7所述的方法，在将所述层叠结构刻蚀预定深度之后还包括以下步骤：
通过执行硅化工艺使所述栅电极层的侧壁硅化。
9.如权利要求1所述的方法，在形成所述沟道和所述存储层之后还包括以下步骤：
形成与所述一对沟道中的一个连接的源极线和与所述一对沟道中的另一个连接的位线，
其中，所述源极线和所述位线设置在所述一对沟道上。
10.如权利要求1所述的方法，还包括以下步骤：
形成外围电路栅，所述外围电路栅由与所述沟道连接层的材料实质相似的材料形成，并且位于与所述沟道连接层相同的层中，
其中，形成外围电路栅的步骤与形成沟道连接层的步骤同时执行。
11.一种非易失性存储器件，包括：
沟道连接层，所述沟道连接层设置在衬底之上；
隔离层，所述隔离层设置在所述衬底之上以包围所述沟道连接层；
层叠结构，所述层叠结构设置在所述沟道连接层和所述隔离层之上，并具有与栅电极层交替层叠的层间电介质层；
一对沟道，所述一对沟道贯穿所述层叠结构与所述沟道连接层连接；以及
存储层，所述存储层插入在所述沟道与所述层叠结构之间。
12.如权利要求11所述的非易失性存储器件，还包括：
第一缓冲层，所述第一缓冲层插入在所述衬底与所述沟道连接层以及所述隔离层之间。
13.如权利要求11所述的非易失性存储器件，还包括：
第二缓冲层，所述第二缓冲层插入在所述沟道连接层以及所述隔离层与所述层叠结构之间。
14.如权利要求11所述的非易失性存储器件，其中，最上方的栅电极层形成选择晶体管，而其余的栅电极层形成存储器单元。
15.如权利要求11所述的非易失性存储器件，其中，所述层叠结构包括：
沟槽，所述沟槽设置在所述一对沟道之间，
其中，所述栅电极层通过所述沟槽彼此隔离。
16.如权利要求15所述的非易失性存储器件，其中，所述栅电极层的与所述沟槽相接触的侧壁包括硅化物材料。
17.如权利要求11所述的非易失性存储器件，还包括：
源极线，所述源极线与所述一对沟道中的一个连接；和位线，所述位线与所述一对沟道中的另一个连接，
其中，所述源极线和所述位线设置在所述一对沟道上。
18.如权利要求11所述的非易失性存储器件，还包括：
外围电路栅，所述外围电路栅由与所述沟道连接层的材料实质相似的材料形成，并且位于与所述沟道连接层相同的层中。
19.一种非易失性存储器件，包括：
沟道连接层，所述沟道连接层设置在衬底之上；
隔离层，所述隔离层设置在所述衬底之上以包围所述沟道连接层；
层叠结构，所述层叠结构设置在所述沟道连接层和所述隔离层之上，并且其中包括交替层叠的层间电介质层和栅电极层；
一对沟道，所述一对沟道贯穿所述层叠结构与所述沟道连接层连接；
存储层，所述存储层插入在所述沟道与所述层叠结构之间；以及
漏极选择晶体管和源极选择晶体管，所述漏极选择晶体管和所述源极选择晶体管形成在所述层叠结构之上，所述漏极选择晶体管和所述源极选择晶体管中的每个沿着所述一对沟道形成。
CN2011103252617A 2011-03-04 2011-10-24 非易失性存储器件及其制造方法 Pending CN102655153A (zh)

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