KR20100066783A - 불휘발성 메모리 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 불휘발성 메모리 소자 및 그의 제조방법에 관한 것으로, 벌크 기판을 패터닝하여 활성 기둥을 형성하고, 상기 활성 기둥의 측면에 전하저장막을 형성하고, 그리고 상기 전하저장막을 사이에 두고 상기 활성 기둥과 접촉하는 복수개의 게이트를 형성하는 것을 특징으로 한다. 본 발명에 의하면, 게이트를 적층하기 이전에 벌크 기판을 드라이 에칭하여 반도체 기판과 일체화된 수직 활성 기둥을 형성하는 것을 특징으로 한다.
반도체, 수직 낸드 플래시 메모리, 활성 기둥, 실리콘 에피택셜

Description

불휘발성 메모리 소자 및 그의 제조방법{NON-VOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 메모리 소자 및 그의 제조방법에 관한 것으로, 보다 구체적으로는 불휘발성 메모리 소자 및 그의 제조방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 소자의 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 소자의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한 대안으로서 메모리 셀들을 3차원적으로 형성하는 기술, 예를 들면 Kito 등이 제안한 미국공개특허 US 2007/0252201의 "Nonvolatile semiconductor memory device and manufacturing method thereof"이 제안된 바 있었다. 이 기술에 따르면, 수직 반도체 기둥(vertical semiconductor pillars)을 활성 영역으로 사용하고 메모리 셀들이 3차원적으로 형성된다. 이러한 연유로 인해 반도체 기판의 면적을 효율적으로 활용할 수 있고, 그 결과 집적도는 종래의 2차원 메모리 반도체 메모리 소자에 비해 크게 증가될 수 있다. 또한, 이 기술은 메모리 셀들을 2차원적으로 형성하는 단계를 반복하는 방법에 기초한 것이 아니라, 활성 영역을 정의하기 위한 패터닝 공정을 이용하여 워드라인들을 형성하기 때문에, 비트당 제조 비용이 크게 절감될 수 있다.
본 발명은 전기적 특성이 개선된 불휘발성 메모리 소자 및 그의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 불휘발성 메모리 소자 및 그의 제조방법은 공정 초기에 활성 기둥을 형성하므로써 활성 기둥의 높이에 따른 단면적의 차이가 거의 없는 것을 특징으로 한다. 본 발명의 실시예는 활성 기둥을 단결정 실리콘으로 형성하므로써 전기적 특성을 개선시킨 것을 다른 특징으로 한다. 본 발명의 실시예는 전하저장막을 게이트 각별로 분리시킨 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 불휘발성 메모리 소자의 제조방법은, 벌크 기판을 패터닝하여 활성 기둥을 형성하고; 상기 활성 기둥의 측면에 전하저장막을 형성하고; 그리고 상기 전하저장막을 사이에 두고 상기 활성 기둥과 접촉하는 복수개의 게이트를 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 활성 기둥을 형성하는 것은 상기 벌크 기판을 에칭하여 반도체 기판을 형성하고; 그리고 상기 반도체 기판의 형성과 동시에 상기 활성 기둥을 상기 반도체 기판 상에 수직하게 형성하는 것을 포함할 수 있다. 상기 기판을 에칭하는 것은 드라이 에칭을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 전하저장막을 형성하는 것은 상기 반도체 기판 및 상기 활성 기둥을 덮는 오엔오(ONO)막을 형성하고; 그리고 상기 오엔오(ONO)막을 에칭하여 상기 활성 기둥의 측면에 상기 오엔오(ONO)막을 잔류시키는 것을 포함할 수 있다. 상기 오엔오막을 에칭하는 것은 드라이 에칭을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 복수개의 게이트를 형성하는 것은 상기 반도체 기판 상에 복수개의 희생막과 복수개의 도전막을 교대로 수직 적층하고; 그리고 상기 복수개의 희생막을 선택적으로 제거하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 복수개의 희생막 및 복수개의 도전막을 교대로 수직 적층하는 것은 상기 반도체 기판 상에 상기 도전막과 식각선택비가 있는 물질을 플레이트 형상으로 성장시켜 상기 복수개의 희생막을 형성하고; 그리고 상기 복수개의 희생막 사이에 상기 도전막을 플레이트 형상으로 성장시켜 상기 복수개의 도전막을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 복수개의 희생막을 형성하는 것은 실리콘/ 게르마늄 혹은 실리콘/탄소를 에피택셜 성장시키고; 그리고 상기 복수개의 도전막을 형성하는 것은 실리콘을 에피택셜 성장시키는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 복수개의 희생막과 복수개의 도전막을 교대로 수직 적층하는 것은 상기 반도체 기판 상에 실리콘/게르마늄 혹은 실리콘/탄소를 에피택셜 성장시켜 상기 복수개의 희생막을 플레이트 형상으로 형성하고; 그리고 상기 복수개의 희생막 사이에 실리콘을 에피택셜 성장시켜 상기 복수개의 도전막을 플레이트 형상으로 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 복수개의 희생막을 선택적으로 제거하는 것은 상기 복수개의 희생막 및 상기 복수개의 도전막을 에칭하여 상기 반도체 기판을 노출시키는 트렌치를 형성하고; 그리고 상기 트렌치를 통해 에천트를 제공하여 상기 복수개의 희생막을 에칭하는 것을 포함할 수 있다. 상기 복수개의 희생막 및 상기 복수개의 도전막을 에칭하는 것은 드라이 에칭을 포함할 수 있다. 상기 복수개의 희생막을 에칭하는 것은 습식 에칭을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 복수개의 희생막을 에칭하여 상기 활성 기둥의 측면에 잔류된 오엔오막을 노출시키는 게이트 층간 영역을 형성하고; 그리고 상기 게이트 층간 영역을 통해 노출된 오엔오막을 에칭하여 상기 활성 기둥과 상기 복수개의 게이트 사이에 한정되어 상기 복수개의 게이트별로 분리된 전하저장막을 형성하는 것을 더 포함할 수 있다. 상기 복수개의 희생막을 에칭하는 것은 습식 에칭을 포함할 수 있다. 상기 오엔오막을 에칭하는 것은 습식 에칭을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 불휘발성 메모리 소자는, 단결정 반도체로 구성된 기판과; 상기 기판의 패터닝으로 형성되어 상기 단결정 반도체로 구성된 활성 기둥과; 상기 기판 상에 수직 적층되어 상기 활성 기둥을 채널로 사용하는 복수개의 게이트와; 그리고 상기 활성 기둥의 측면에 배치된 전하저장막을 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 복수개의 게이트는 상기 기판과 수평하고 상기 활성 기둥의 측면을 가로지르는 라인 형태와 상기 기판과 수평하고 상기 활성 기둥이 수직 관통하는 플레이트 형태 중 어느 하나를 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 전하저장막은 상기 복수개의 게이트별로 분리되지 아니한 비분리 형태와 상기 복수개의 게이트와 상기 활성 기둥 사이에 한정되어 상기 복수개의 게이트별로 구분된 분리 형태 중 어느 하나를 포함할 수 있다. 상기 비분리 형태는 상기 기판과 수직한 플레이트 형태를 포함할 수 있다. 상기 분리 형태는 상기 복수개의 게이트와 상기 활성 기둥 사이에 한정된 라인 형태 또는 고리 형태를 포함할 수 있다.
본 발명에 의하면, 게이트를 형성하기 이전에 기판을 패터닝하여 활성 기둥을 형성하므로써 높이에 따른 단면적의 차이를 없애 셀 산포 특성을 개선시킬 수 있다. 아울러, 활성 기둥을 기판과 동일하게 단결정 실리콘으로 구성할 수 있어 누설전류 발생을 억제하고 전류 구동 능력을 향상시켜 동작 속도를 향상시킬 수 있다. 게다가, 전하저장막을 게이트 각별로 구분시킬 수 있어 동작 오류를 현저히 줄 일 수 있다.
이하, 본 발명의 실시예에 따른 불휘발성 메모리 소자 및 그의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(장치 실시예)
도 1a는 본 발명의 실시예에 따른 불휘발성 메모리 소자를 도시한 사시도이다.
도 1a를 참조하면, 본 발명 실시예의 불휘발성 메모리 소자(100)는 반도체 기판(102)으로부터 수직 연장된 활성 기둥(106)과, 활성 기둥(106)을 채널로 사용하는 게이트로 활용될 수 있는 도전막 그룹(130)과, 활성 기둥(106)과 전기적으로 연결되는 비트라인으로 활용될 수 있는 복수개의 도전막(194)을 포함하는 셀 영역을 구비한 이른바 수직 낸드 플래시(Vertical NAND Flash) 메모리 소자일 수 있다.
반도체 기판(102)은 일례로 단결정 실리콘으로 구성된 벌크 기판이 패터닝되어 활성 기둥(106)과 동시에 형성된 것일 수 있다. 반도체 기판(102)과 활성 기 둥(106) 사이에는 제1 접합 영역(108: 이하, 소오스)이 더 포함될 수 있다. 소오스(108)는 활성 기둥(106)의 하단부를 차지할 수 있다. 반도체 기판(102)과 소오스(108)는 서로 다른 도전형으로 도핑되어 있을 수 있다. 일례로, 반도체 기판(102)은 단결정 실리콘에 붕소(B)와 같은 3B족 원소가 도핑된 P형일 수 있고, 소오스(108)는 단결정 실리콘에 인(P)과 같은 5B족 원소가 도핑된 N형일 수 있다.
활성 기둥(106)은 Z 방향으로 수직 연장되고, X 및 Y 방향으로 2차원적으로 복수개 배열될 수 있다. 활성 기둥(106)은 반도체 기판(102)과 동일한 물질과 동일한 도전형, 가령 P형 단결정 실리콘으로 구성될 수 있다. 즉, 반도체 기판(102)과 활성 기둥(106)은 일체로 구성될 수 있다. 활성 기둥(106)이 단결정 구조인 경우 입계(grain boundary)가 없고 이에 따라 누설전류가 최소화되고 전류 구동 능력이 향상될 수 있다. 또한, 활성 기둥(106)이 단결정 구조인 경우 소오스(108) 및 드레인(118) 형성을 위한 이온 주입 공정시 불순물을 트랩할 수 있는 입계가 활성 기둥(106) 내부에 없으므로 소오스(108) 및 드레인(118)의 불순물 농도 프로파일을 원하는 형태로 설정할 수 있다.
복수개의 활성 기둥(106) 각각의 양측면에는 절연막(111)이 배치될 수 있다. 본 실시예에 의하면, 절연막(111)은 복수개의 게이트(130a-130f)별로 분리되지 아니한 형태, 가령 플레이트 형태일 수 있다. 절연막(111)은 전하를 트랩할 수 있는 절연체를 포함할 수 있다. 일례로, 절연막(111)은 가령 실리콘 산화막들 사이에 실리콘 질화막이 개재된 이른바 오엔오(ONO)막으로 구성될 수 있다. 활성 기둥(106)의 상단부는 제2 접합 영역(118: 이하, 드레인)에 의해 점유될 수 있다. 드레 인(118)은 소오스(108)와 동일한 도전형, 가령 P형으로 도핑되어 있을 수 있다.
도전막 그룹(130)은 기판(102)과 수평한 플레이트 형상 구조를 가질 수 있고 활성 기둥(106)의 양측면을 가로질러 X 방향으로 연장된 라인 형태로 배치될 수 있다. 도전막 그룹(130)은 상하 적층된 복수개의 도전막(130a-130f)을 포함할 수 있다. 복수개의 도전막(130a-130f) 중에서 최하층의 도전막(130a)은 하부 선택 게이트로 활용될 수 있고, 최상층의 도전막(130f)은 상부 선택 게이트로 활용될 수 있으며, 중간층의 복수개의 도전막(130b-130e)은 각각 제어 게이트로 활용될 수 있다. 본 명세서에선 도전막 그룹(130)을 게이트 그룹이라는 용어와 혼용하고, 최하층의 도전막(130a)을 하부 선택 게이트라는 용어와 혼용하고, 최상층의 도전막(130f)을 상부 선택 게이트라는 용어와 혼용하기로 하고, 중간층의 도전막(130b-130e)을 제어 게이트라는 용어와 혼용하기로 한다.
본 실시예의 불휘발성 메모리 소자(100)에는 본 명세서에 참조문헌으로 결합되는 미국공개특허 2007/0252201에 개시된 바와 동일하거나 혹은 이와 유사하게 셀 영역을 동작시키는 주변회로가 포함된 주변 영역이 더 포함될 수 있다. 일례로, 본 실시예의 불휘발성 메모리 소자(100)에는, 참조문헌 미국공개특허 2007/0252201에 개시된 바와 동일하거나 혹은 이와 유사하게, 상부 선택 게이트(130f)에 전기적으로 연결된 상부 선택라인 구동회로와, 복수개의 제어 게이트(130b-130e)에 전기적으로 연결된 워드라인 구동회로와, 하부 선택 게이트(130a)에 전기적으로 연결된 하부 선택라인 구동회로와, 소오스(108)에 전기적으로 연결된 공통 소오스라인을 포함하는 주변회로가 더 포함될 수 있다.
제어 게이트(130b-130e)와 활성 기둥(106) 사이에 배치된 절연막(111)은 전하를 트랩하여 정보를 저장하는 전하저장막으로 사용될 수 있다. 앞서의 예처럼, 절연막(111)이 오엔오(ONO)막으로 구성된 경우 실리콘 질화막은 실제로 전하를 트랩하여 정보를 저장하고, 2개의 실리콘 산화막 중 어느 하나는 터널 절연막으로 다른 하나는 블록킹 절연막으로 활용될 수 있다. 본 명세서에서 절연막(111)은 전하저장막이라는 용어와 혼용하기로 한다. 하부 선택 게이트(130a)와 활성 기둥(106) 사이, 그리고 상부 선택 게이트(130f)와 활성 기둥(106) 사이에 배치된 전하저장막(111)은 게이트 절연막으로 활용될 수 있다.
도전막 그룹(130)은 게이트로 활용될 수 있도록 전도체, 가령 실리콘이나 금속 혹은 이들의 조합으로 구성될 수 있다. 본 실시에에 의하면, 도전막 그룹(130)은 불순물이 도핑된 단결정 실리콘으로 구성될 수 있다. 복수개의 도전막(130a-130f)은 서로 같은 두께를 가질 수 있다. 복수개의 도전막(130a-130f) 각각의 두께는 채널 길이를 결정할 수 있으므로 그 두께는 단채널에 따른 전기적 특성 문제점을 해결할 수 있는 범위에서 임의적으로 선택될 수 있다. 본 실시예에 의하면 후술한 바와 같이, 도전막 그룹(130)은 에피택셜 기술을 채택하여 형성할 수 있으므로 채널 길이를 정밀하게 제어할 수 있다.
복수개의 도전막(194: 이하, 비트라인)은 플러그(192)를 매개로 활성 기둥(106)과 전기적으로 연결될 수 있다. 비트라인(194)은 도전막 그룹(130)의 연장 방향(X 방향)과 실질적으로 직교하는 방향, 가령 Y 방향으로 연장될 수 있다. 비트라인(194)은 실리콘이나 금속(예: 알루미늄, 구리)으로 구성될 수 있다. 다른 예 로, 도 2o에 도시된 바와 같이, 복수개의 도전막(194)은 활성 기둥(106)과 직접 전기적으로 연결될 수 있다.
활성 기둥(106)과 하부 선택 게이트(130a)는 하부 선택 트랜지스터(131)를 정의하고, 활성 기둥(106)과 복수개의 제어 게이트(130b-130e)는 메모리 트랜지스터(133)를 정의하고, 활성 기둥(106)과 상부 선택 게이트(130f)는 상부 선택 트랜지스터(135)를 정의할 수 있다. 본 실시예의 불휘발성 메모리 소자(100)는 하나의 수직한 활성 기둥(106)의 양측면에 상부 선택 트랜지스터(135)와 복수개의 메모리 트랜지스터(133)와 하부 선택 트랜지스터(131)가 직렬로 수직 연결되어 하나의 셀 스트링(103)을 구성하는 이른바 수직 낸드 플래시(Vertical NAND Flash) 메모리 소자일 수 있다. 본 실시예의 셀 스트링(103)은 4개의 메모리 트랜지스터(133)를 가지는데, 메모리 트랜지스터(133)의 수는 이에 한정되지 아니하며, 메모리 용량에 의존하여 임의의 갯수로 변경될 수 있다.
복수개의 활성 기둥(106) 각각은 수직 적층된 복수개의 제어 게이트(130b-130e)를 Z 방향으로 수직 관통할 수 있다. 이에 따라, 복수개의 활성 기둥(106)과 복수개의 제어 게이트(130b-130e) 사이의 교점들은 3차원적으로 분포될 수 있다. 본 실시예의 불휘발성 메모리 소자(100)의 메모리 트랜지스터(133)는 이러한 3차원적으로 분포된 교점들에 각각 형성되어 3차원 배열을 이룰 수 있다.
도 1b는 본 발명의 실시예에 따른 불휘발성 메모리 소자를 도시한 등가회로도이다. 이하의 설명은 본 실시예의 불휘발성 메모리 소자(100)는 물론 도 1c 내지 1e를 참조하여 후술한 다른 실시예의 불휘발성 메모리 소자(200-400)에 대해서도 적용될 수 있다.
도 1b를 도 1a와 같이 참조하면, 본 실시예의 불휘발성 메모리 소자(100)에 있어서 복수개의 제어 게이트(130b-130e)는 복수개의 워드라인(WL1-WL4)으로 사용되고, 복수개의 상부 선택 게이트(130f)는 복수개의 상부 선택라인(USL1-USL3)으로 사용되고, 복수개의 하부 선택 게이트(130a)는 복수개의 하부 선택라인(LSL1-LSL3)으로 사용되고, 복수개의 도전막(194)은 복수개의 비트라인(BL1-BL3)으로 사용될 수 있다. 셀 스트링(103)은 비트라인(BL1-BL3) 각각에 복수개 연결되어 하나의 블록(105)이 정의될 수 있다. 본 실시예의 불휘발성 메모리 소자(100)는 블록(105) 단위로 소거 동작이 구현될 수 있다.
복수개의 워드라인(WL1-WL4) 각각은 2차원적으로 펼쳐져 있는 평면 구조를 가질 수 있으며, 셀 스트링(103)에 대해 실질적으로 수직일 수 있다. 복수개의 하부 선택라인(LSL1-LSL3) 각각은 복수개의 상부 선택라인(USL1-USL3) 각각과 직렬 연결되고, 복수개의 상부 선택라인(USL1-USL3) 각각은 복수개의 비트라인(BL1-BL3) 각각과 전기적으로 연결될 수 있다. 이에 따라, 하나의 셀 스트링(103)이 독립적으로 선택될 수 있다.
본 실시예의 불휘발성 메모리 소자(100)에 있어서 프로그램 동작은 선택된 워드라인(WL)과 활성 기둥(106) 사이에 전압차를 설정하여 전하를 전하저장막(111)에 주입함으로써 구현될 수 있다. 일례로, 선택된 워드라인(WL)에 프로그램 전압(Vprog)을 인가하므로써 파울러-노던하임 터널링 현상을 이용하여 활성 기둥(106)으로부터 프로그램하고자 하는 워드라인(WL)에 속한 메모리 트랜지스 터(133)의 전하저장막(111)으로 전자를 주입하여 프로그램을 구현할 수 있다. 선택된 워드라인(WL)에 인가된 프로그램 전압은 비선택 워드라인에 속한 메모리 트랜지스터를 프로그램시킬 수 있으므로, 부스팅 기술을 이용하여 의도되지 않는 프로그램을 방지할 수 있다.
판독 동작은 판독하고자 하는 메모리 트랜지스터(133)가 연결된 워드라인(WL)에 가령 O 볼트(volt)로 설정하고 다른 워드라인에는 읽기 전압(Vread)을 설정한다. 그 결과, 판독하고자 하는 메모리 트랜지스터(133)의 문턴 전압(Vth)이 0 볼트보다 큰지 또는 작은지에 의존하여 비트라인(BL)에 전류가 충전되는지가 결정되며, 이에 따라 비트라인(BL)의 전류를 감지하므로써 판독하고자 하는 메모리 트랜지스터(133)의 데이터 정보가 판독될 수 있다.
소거 동작은 이른바 "게이트 유도 드레인 누설전류(GIDL)"를 이용하여 블록(105) 단위로 수행될 수 있다. 일례로, 선택된 비트라인(BL)과 반도체 기판(102)에 소거 전압(Verase)을 인가하므로써 활성 기둥(106)의 전위를 상승시킨다. 이때, 활성 기둥(106)의 전위는 약간 지연되면서 상승되도록 할 수 있다. 이에 수반하여, 하부 선택 게이트(130a)의 단자에서 GIDL이 발생하고, GIDL에 의해 생성된 전자는 반도체 기판(102)으로 방출되고 생성된 정공은 활성 기둥(106)으로 방출된다. 이로 인해 소거 전압(Verase) 근처의 전위가 메모리 트랜지스터(133)의 채널, 즉 활성 기둥(106)으로 전달될 수 있다. 이때, 워드라인(WL)의 전위가 O 볼트로 설정되면 메모리 트랜지스터(133)에 축적된 전자들이 빠져나오게 되어 데이터 소거가 구현될 수 있다. 한편, 의도되지 않은 소거 동작이 행해지지 않도록 비선택 블록의 워드라 인을 플로팅시킬 수 있다.
본 발명의 실시예에 따른 불휘발성 메모리 소자(100)의 동작 방법은 본 발명의 기술적 사상을 예시적으로 설명하기 위한 것이며, 본 발명의 기술적 특징이 이에 한정되는 것은 아니다. 이 분야에 종사하는 통상의 지식을 가진 자라면 공지된 기술들에 기초하여 이러한 변형을 구현하는 것은 용이하다는 것은 자명하며, 동작 방법과 관련된 본 발명의 기술적 특징은 공지된 기술들에 기초하여 다양하게 변형되어 구현될 수 있다. 일례로, 본 명세서에 참조문헌으로 결합된 미국공개특허 2007/0252201에 개시된 방법으로 불휘발성 메모리 소자(100)의 동작이 구현될 수 있다.
(장치 실시예의 변형)
도 1c는 본 발명의 변경 실시예에 따른 불휘발성 메모리 소자를 도시한 사시도이다. 본 변경 실시예의 불휘발성 메모리 소자는 1a 및 1b를 참조하여 설명한 불휘발성 메모리 소자와 동일 유사하므로 이하에선 차이점에 대해서 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 1c를 참조하면, 본 변경 실시예의 불휘발성 메모리 소자(200)는 반도체 기판(202)으로부터 수직 연장된 활성 기둥(206)과, 활성 기둥(206)을 채널로 사용하는 게이트 그룹(230)과, 활성 기둥(206)과 전기적으로 연결되는 비트라인(294)을 포함하는 이른바 수직 낸드 플래시(Vertical NAND Flash) 메모리 소자일 수 있다.
반도체 기판(202)과 활성 기둥(206)은 일례로 P형 단결정 실리콘으로 구성될 수 있다. 활성 기둥(206)의 상하단부 각각에는 N형 드레인(218)과 N형 소오스(208)가 형성되어 있을 수 있다. 게이트 그룹(230)은 하부 선택 게이트(230a)와 상부 선택 게이트(230f), 그리고 복수개의 제어 게이트(230b-230e)를 포함할 수 있다. 게이트 그룹(230)은 활성 기둥(206)의 양측면에 라인 형태로 형성될 수 있다. 비트라인(294)은 플러그(292)를 매개로 활성 기둥(206)과 전기적으로 연결될 수 있다. 다른 예로, 도 3f에 도시된 바와 같이, 비트라인(294)은 활성 기둥(206)과 직접 연결될 수 있다.
전하저장막(211)은 활성 기둥(206)의 양측면에 라인 형태로 배치되어 게이트 그룹(230)과 활성 기둥(206) 사이에 한정될 수 있다. 즉, 전하저장막(211)은 활성 기둥(206)과 복수개의 게이트(230a-230f) 각각의 사이에 한정되어 게이트(230a-230f) 각별로 구분되는 분리 형태일 수 있다. 이에 따라, 전하저장막(211)에 트랩되는 전하가 다른 게이트쪽으로 이동될 가능성이 없어질 수 있어 동작 오류를 줄일 수 있다.
도 1d는 본 발명의 다른 변경 실시예에 따른 불휘발성 메모리 소자를 도시한 사시도이다. 본 다른 변경 실시예의 불휘발성 메모리 소자는 1a 및 1b를 참조하여 설명한 불휘발성 메모리 소자와 동일 유사하므로 이하에선 차이점에 대해서 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 1d를 참조하면, 본 다른 변경 실시예의 불휘발성 메모리 소자(300)는 반도체 기판(302)으로부터 수직 연장된 활성 기둥(306)과, 활성 기둥(306)을 채널로 사용하는 게이트 그룹(330)과, 활성 기둥(306)과 전기적으로 연결되는 비트라 인(394)을 포함하는 이른바 수직 낸드 플래시(Vertical NAND Flash) 메모리 소자일 수 있다.
게이트 그룹(330)은 상하부 선택 게이트(330f,330a)와 복수개의 제어 게이트(330b-330e)를 포함할 수 있다. 활성 기둥(306)의 상하단부는 드레인(318)과 소오스(308)가 배치될 수 있다. 비트라인(394)은 플러그(392)를 매개로 혹은 직접 활성 기둥(306)과 전기적으로 연결될 수 있다.
도 1a의 불휘발성 메모리 소자(100)와 다르게, 전하저장막(311)은 활성 기둥(306)을 둘러싸는 형상일 수 있고, 게이트 그룹(330)은 수평적인 플레이트 형상을 가질 수 있고, 활성 기둥(306)은 게이트 그룹(330)을 수직적으로 관통할 수 있다. 이에 따라, 복수개의 게이트(330a-330f) 각각과 활성 기둥(306)과의 접촉 면적이 더 확대될 수 있다.
도 1e는 본 발명의 또 다른 변경 실시예에 따른 불휘발성 메모리 소자를 도시한 사시도이다. 본 또 다른 변경 실시예의 불휘발성 메모리 소자는 1d를 참조하여 설명한 불휘발성 메모리 소자와 동일 유사하므로 이하에선 차이점에 대해서 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 1e를 참조하면, 본 다른 변경 실시예의 불휘발성 메모리 소자(400)는 반도체 기판(402)으로부터 수직 연장된 활성 기둥(406)과, 활성 기둥(406)을 채널로 사용하는 게이트 그룹(430)과, 활성 기둥(406)과 전기적으로 연결되는 비트라인(494)을 포함하는 이른바 수직 낸드 플래시(Vertical NAND Flash) 메모리 소자일 수 있다.
게이트 그룹(430)은 상하부 선택 게이트(430f,430a)와 복수개의 제어 게이트(430b-430e)를 포함하며 수평적인 플레이트 형상일 수 있고, 활성 기둥(406)은 게이트 그룹(430)을 수직적으로 관통할 수 있다. 활성 기둥(406)의 상하단부는 드레인(418)과 소오스(408)가 배치될 수 있다. 비트라인(494)은 플러그(492)를 매개로 혹은 직접 활성 기둥(406)과 전기적으로 연결될 수 있다.
도 1d의 불휘발성 메모리 소자(300)와 다르게, 전하저장막(411)은 활성 기둥(406)의 측면을 둘러싸는 고리 형상일 수 있다. 이에 따라, 전하저장막(411)은 활성 기둥(406)과 게이트 그룹(430) 사이에 한정되어 게이트(430a-430f) 각별로 구분될 수 있다.
(방법 실시예)
도 2a 내지 2o는 본 발명의 실시예에 따른 불휘발성 메모리 소자의 제조방법을 도시한 단면도이다.
도 2a를 참조하면, 벌크 기판(101) 상에 하드 마스크(104)를 형성한다. 벌크 기판(101)은 제1 도전형으로 도핑되고 반도체로 구성된 기판일 수 있다. 일례로 벌크 기판(101)은 단결정 실리콘에 붕소(B), 갈륨(Ga), 인듐(In)과 같은 3B족 원소가 도핑된 이른바 P형 단결정 실리콘 기판일 수 있다. 하드 마스크(104)는 일례로 실리콘 질화막과 같은 절연물을 증착 공정으로 형성하고, 증착된 절연물을 포토 및 에칭 공정을 이용하여 라인 형태로 형성할 수있다.
도 2b를 참조하면, 하드 마스크(104)를 마스크로 하는 에칭 공정으로 벌크 기판(101)을 선택적으로 제거한다. 이에 따라, 벌크 기판(101)은 반도체 기판(102)과 복수개의 활성 기둥(106: active pillar)으로 형성될 수 있다. 후술한 바와 같이 활성 기둥(106)은 복수개의 트랜지스터의 채널로 사용된다. 복수개의 트랜지스터의 균일한 전기적 특성을 구현하기 위해 활성 기둥(106)은 그 높이에 따라 단면적이 변하지 않도록 수직 형태로 형성하는 것이 바람직하다. 이를 위해 활성 기둥(106)을 형성하기 위한 에칭 공정은 이방성 에칭을 구현할 수 있는 드라이 에칭 공정을 선택하는 것이 바람직하다. 하드 마스크(104)가 라인 형태이므로 활성 기둥(106)은 라인 형태로 형성될 수 있다. 활성 기둥(106)은 반도체 기판(102)과 동일한 물질, 앞서의 예처럼 P형 단결정 실리콘으로 구성될 수 있다.
종래 미국공개특허 US 2007/0252201의 "Nonvolatile semiconductor memory device and manufacturing method thereof"에 개시된 바와 같이 활성 기둥은 도전막들과 절연막들을 수회 적층한 후, 도전막들과 절연막들을 관통하여 기판을 노출시키는 개구부를 형성하고, 그 개구부에 실리콘을 채워넣어 형성한다. 이러한 경우 에치 프로파일(etch profile)이 불균일해지고 90°에치 슬로프(etch slope)를 구현하기 어려울 수 있다. 심지어는 개구부를 형성하더라도 기판이 노출되지 않을 수 있다. 이에 더하여 개구부에 실리콘을 채워넣어 활성 기둥을 형성하므로 활성 기둥 내에 보이드가 발생할 가능이 있고, 화학기계적 연마공정이 더 추가될 필요가 있을 수 있다. 종래와 다르게, 본 실시예에 의하면 공정 초기에 벌크 기판(101)을 드라이 에칭하여 활성 기둥(106)을 형성할 수 있다. 이에 따라, 개구부 형성을 위한 에칭 공정과 실리콘 필링(filling) 공정을 피할 수 있기때문에, 에치 프로파일의 불 균일, 90°에치 슬로프 구현의 어려움, 보이드 발생, 공정 추가 등과 같은 종래 공정상의 어려움 내지 번잡성을 피할 수 있다.
도 2c를 참조하면, 선택적으로 제1 접합 영역(108)을 형성할 수 있다. 일례로, 반도체 기판(102)에 인(P), 비소(As), 안티몬(Sb)과 같은 5B족 원소 혹은 5B족 원소를 포함하는 불순물을 제공하여 제2 도전형, 즉 N형의 제1 접합 영역(108: 이하, 소오스)을 형성할 수 있다. 반도체 기판(102)에 도핑된 불순물의 확산을 촉진하기 위해 열처리 공정을 더 추가할 수 있다. 소오스(108)는 반도체 기판(102)에 형성되는데, 확산에 의해 활성 기둥(106)의 하단부를 점유할 수 있다.
도 2d를 참조하면, 절연막(110)을 형성한다. 일례로, 증착 공정을 이용하여 반도체 기판(102) 및 활성 기둥(106)을 덮는 절연막(110)을 콘포말하게 형성할 수 있다. 절연막(110) 형성을 위한 증착 공정으로서 원자층 증착 공정(ALD)을 포함하는 화학기상 증착 공정(CVD)을 채택할 수 있다. 절연막(110)은 전하를 트랩할 수 있는 질화막을 포함할 수 있다. 절연막(110)은 산화막과 질화막과 산화막, 가령 실리콘 산화막들 사이에 실리콘 질화막(또는 실리콘 산화질화막)이 삽입된 이른바 오엔오(ONO)막으로 형성할 수 있다.
도 2e를 참조하면, 에칭 공정으로 절연막(110)을 일부 제거하여 활성 기둥(110)의 측면에 절연막(111: 이하, 전하저장막)이 잔류하도록 한다. 일례로, 절연막(110)에 드라이 에칭을 적용하여 반도체 기판(102)의 상면 및 하드 마스크(104)의 상면에 형성된 절연막(110)을 제거하여 하드 마스크(104)의 측면에 전하저장막(111)을 잔류시킬 수 있다. 전하저장막(111)은 활성 기둥(106)의 측면에 세 워진 플레이트 형상일 수 있다.
도 2f를 참조하면, 희생막 그룹(120)과 도전막 그룹(130)을 형성한다. 희생막 그룹(120)과 도전막 그룹(130)은 활성 기둥(106)의 측면에 형성될 수 있다. 희생막 그룹(120)은 복수개의 희생막(120a-120g)을 포함하고, 도전막 그룹(130)은 복수개의 도전막(130a-130f)을 포함할 수 있다. 복수개의 희생막(120a-120g)과 복수개의 도전막(130a-130f)은 교대로 배치되어 이른바 샌드위치 형태를 이룰 수 있다. 가령, 반도체 기판(102) 바로 위에는 희생막(120a)이 형성되고, 그 희생막(120a) 바로 위에 도전막(130a)이 형성되며, 최상층에는 도전막(130f)을 덮는 희생막(120g)이 형성될 수 있다.
도전막 그룹(130)을 이루는 복수개의 도전막(130a-130f)은 트랜지스터의 게이트로 활용될 수 있다. 도전막 그룹(130) 중에서 최하층의 도전막(130a)은 하부 선택 게이트로 활용될 수 있고, 최상층의 도전막(130f)은 상부 선택 게이트로 활용될 수 있다. 그리고, 도전막들(130a,130f) 사이의 도전막들(130b-130e)은 제어 게이트로 활용될 수 있다. 게이트로 활용될 수 있도록 복수개의 도전막(130a-130f)은 실리콘이나 금속과 같은 전도체로 형성할 수 있고, 아울러 복수개의 도전막(130a-130f)을 플레이트 형상으로 형성할 수 있다. 본 실시예에서는 제어 게이트로 활용될 복수개의 도전막(130b-130f)의 수가 네 개이지만 그 수는 임의적이다.
일례로, 에피택셜 기술을 이용하여 단결정 실리콘을 성장시켜 복수개의 도전막(130a-130f)을 플레이트 형상으로 형성할 수 있다. 가령, 실리콘 소스 가스(예: SiH4)의 제공과 에피택셜 성장법을 채택하여 플레이트 형상의 복수개의 단결정 실리콘막으로 구성된 도전막 그룹(130)을 형성할 수 있다. 다른 예로, 실리콘 소스 가스와 불순물 소스 가스를 함께 제공하여 불순물로 도핑된 단결정 실리콘을 에피택셜 성장시켜 플레이트 형상의 복수개의 도전막(130a-130f)을 형성할 수 있다. 불순물은 3B족 원소나 5B족 원소를 포함할 수 있다. 가령, 실리콘 소스 가스(예: SiH4)와 불순물 소스 가스(예: PH3 또는 BF3)의 제공과 에피택셜 성장법을 채택하여 플레이트 형상의 복수개의 도핑된 단결정 실리콘막으로 구성된 도전막 그룹(130)을 형성할 수 있다.
희생막 그룹(120)을 이루는 복수개의 희생막(120a-120g)은 후술한 바와 같이 에칭 공정에 의해 제거될 수 있다. 그러므로, 복수개의 희생막(120a-120g)의 제거시 도전막 그룹(130)의 제거를 최소화 할 수 있도록 복수개의 희생막(120a-120g)은 복수개의 도전막(130a-130f)과는 식각 선택비가 있는 물질로 플레이트 형상으로 형성하는 것이 바람직하다. 아울러, 최하층의 희생막(120a)은 반도체 기판(102) 바로 위에 형성되고, 그 외 다른 희생막들(120b-120g)은 도전막들(130a-130f) 상에 형성될 수 있다. 그러므로, 앞서의 예처럼 반도체 기판(102)과 도전막들(130a-130f)이 실리콘으로 형성된 경우 복수개의 희생막(120a-120g)은 실리콘과 식각 선택비가 있고 또한 플레이트 형상이 구현될 수 있도록 실리콘을 포함하는 물질을 에피택셜 기술을 이용하여 형성할 수 있다. 복수개의 희생막(120a-120g)을 형성하기 위한 실리콘을 포함하는 물질은 실리콘과 4B족 원소가 포함된 물질, 가령 실리콘/게르마늄 혹은 실리콘/탄소일 수 있다. 가령, 실리콘 소스 가스(예: SiH3) 및 게르마늄 소스 가스(GeH4)의 제공과 에피택셜 성장법의 채택으로 플레이트 형상의 복수개의 실리콘/게르마늄막으로 구성된 희생막 그룹(120)을 형성할 수 있다.
상술한 바와 같이, 복수개의 희생막(120a-120g)과 복수개의 도전막(130a-130f)은 교대로 배치되어 이른바 샌드위치 형태로 형성할 수 있다. 일례로, 실리콘 소스 가스(예: SiH4) 및 게르마늄 소스 가스(GeH4) 제공과 에피택셜 성장법을 채택한 희생막 형성 공정, 실리콘 소스 가스(예: SiH4) 및 불순물 소스 가스(예: PH3 또는 BF3) 제공과 에피택셜 성장법을 채택한 도전막 형성 공정을 교대로 진행하여 희생막 그룹(120)과 도전막 그룹(130)을 형성할 수 있다. 희생막 형성 공정의 진행 시간의 장단을 조절하여 복수개의 희생막(120a-120g)의 두께를 원하는 값으로 설정할 수 있다. 마찬가지로 복수개의 도전막(130a-130f) 형성 공정의 진행 시간의 장단을 조절하여 복수개의 도전막(130a-130f)의 두께를 원하는 값으로 설정할 수 있다.
도 2g를 참조하면, 희생막 그룹(120)과 도전막 그룹(130)을 패터닝하여 반도체 기판(102)을 노출시키는 트렌치(140)를 형성한다. 트렌치(140)는 라인 형태로 형성될 수 있다. 트렌치(140)는 인접하는 활성 기둥(106) 사이에 형성될 수 있으며, 바람직하게는 활성 기둥(106) 사이의 중앙에 형성될 수 있다. 이에 따라, 인접하는 활성 기둥(106) 사이의 희생막 그룹(120)과 도전막 그룹(130)은 각각 두 개로 분리되어 그 측면들이 노출될 수 있다. 희생막 그룹(120)과 도전막 그룹(130)이 각각 동일한 형태로 분리될 수 있도록 트렌치(140)는 가급적 수직 프로파일을 갖도록 형성할 수 있다. 이를 위해, 트렌치(140)는 드라이 에칭을 채택하여 형성할 수 있다.
도 2h를 참조하면, 트렌치(140)에 의해 분리되어 노출된 희생막 그룹(도 2g의 120)을 제거한다. 후술한 에천트가 트렌치(140)를 통해 제공되어 트렌치(140)에 의해 노출된 희생막 그룹(120)을 선택적으로 제거할 수 있다. 희생막 그룹(120)의 선택적 제거에 의해 복수개의 도전막(130a-130f) 각각의 상하에는 전하저장막(111)을 노출시키는 복수개의 게이트 층간 영역(150a-150g)이 형성될 수 있다. 복수개의 도전막(130a-130f)은 활성 기둥(106)의 측면에서 서로 상하 이격되고 일 방향으로 연장된 라인 형태를 가질 수 있다.
앞서의 예처럼, 반도체 기판(102)과 도전막 그룹(130)이 실리콘으로 구성되고 희생막 그룹(120)이 실리콘/게르마늄으로 구성된 경우, 실리콘에 대하여 실리콘/게르마늄을 선택적으로 제거할 수 있는 에칭 공정을 이용하여 희생막 그룹(120)을 제거할 수 있다. 일례로, 과산화수소(H2O2)와 불산(HF)과 초산(CH5COOH)을 포함하는 혼합액 혹은 수산화암모늄(NH4OH)과 과산화수소(H2O2)와 초순수(H2O)를 포함하는 혼합액을 에천트로 이용하는 습식 에칭으로 희생막 그룹(120)을 제거할 수 있다. 다른 예로서, 희생막 그룹(120)의 제거는 질산(HNO3)을 주성분으로 하는 액을 에천트로 채택한 습식 에칭을 이용할 수 있다. 또 다른 예로서, 질산(HNO3)에 불산(HF), 초산(CH5COOH), 초순수(H2O)가 함유된 혼합액을 에천트로 이용할 수 있다.
도 2i를 참조하면, 트렌치(140) 및 게이트 층간 영역(150a-150g)을 채우는 절연막(160)을 형성한다. 절연막(160)은 화학기상증착(CVD)으로 절연체를 증착하여 형성할 수 있다. 일례로, 실리콘 산화막(예: SiO2), 실리콘 질화막(예: SiN 혹은 Si3N4), 또는 실리콘 산화질화막(예: SiON)을 증착하여 절연막(160)을 형성할 수 있다. 절연막(160) 형성시 게이트 층간 영역(150a-150g)에 절연체가 증착되어야 하므로 갭 필 특성이 우수한 스핀-온-글래스(SOG) 기법을 사용할 수 있다.
도 2j를 참조하면, 하드 마스크(도 2i의 104)를 제거한다. 일례로, 화학기계적 연마(CMP)를 이용하여 하드 마스크(104)를 제거할 수 있다. 이 경우, 하드 마스크(104)의 측면에 형성된 전하저장막(111)도 같이 연마되어 제거될 수 있다. 하드 마스크(104)의 제거에 의해 활성 기둥(106)의 상면이 노출될 수 있다.
도 2k를 참조하면, 선택적으로 제2 접합 영역(118)을 형성할 수 있다. 제2 접합 영역(118)은 제1 접합 영역(108)과 동일한 도전형으로 도핑될 수 있다. 일례로, 활성 기둥(106)에 인(P), 비소(As), 안티몬(Sb)과 같은 5B족 원소 혹은 5B족 원소를 포함하는 불순물을 제공하여 제2 도전형, 즉 N형의 제2 접합 영역(118: 이하, 드레인)을 형성할 수 있다. 활성 기둥(118)에 도핑된 불순물의 확산을 촉진하기 위해 열처리 공정을 더 추가할 수 있다. 드레인(118)은 활성 기둥(106)의 상단부를 점유할 수 있다. 다른 예로서, 드레인(118)은 도 2m을 참조하여 후술한 바와 같이 절연막(180)을 형성한 이후에 활성 기둥(106)에 불순물을 제공하여 형성하거 나 혹은 불순물을 제공하고 열처리하여 형성할 수 있다.
도 2l을 참조하면, 활성 기둥(106)을 패터닝하여 활성 기둥(106)의 일부를 수직 관통하는 복수개의 분리 영역(170)을 형성한다. 분리 영역(170)은 가령 드라이 에칭 공정을 이용하여 활성 기둥(106)의 일부를 반도체 기판(102)이 노출될 때까지 제거하여 형성할 수 있다. 분리 영역(170)에 의해 활성 기둥(106)은 라인 형태에서 점 형태로 변경될 수 있다.
도 2m을 참조하면, 분리 영역(170)을 절연체로 채워넣어 절연막(180)을 형성한다. 절연막(180)은 절연막(160)과 동일 유사한 물질로 형성할 수 있다. 일례로, 절연막(180)은 증착 공정을 이용하여 실리콘 산화막(예: SiO2), 실리콘 질화막(예: SiN 혹은 Si3N4), 또는 실리콘 산화질화막(예: SiON)을 증착하여 형성할 수 있다. 증착 공정은 물리적 기상증착법(PVD) 혹은 화학적 기상증착법(CVD)을 이용할 수 있다. 절연막(180) 형성시 절연체가 절연막(160)을 덮을 수 있을 정도로 증착될 수 있는데, 이 경우 절연막(160) 및/또는 활성 기둥(106)이 노출될 때까지 화학기계적 연마공정(CMP) 혹은 에치백 공정을 더 진행할 수 있다. 도 2k를 참조하여 이미 언급한 바와 같이 절연막(180)을 형성한 이후에 드레인(118)을 형성할 수 있다.
도 2n을 참조하면, 활성 기둥(106)과 전기적으로 연결되는 플러그(192)를 형성하고 플러그(192)와 전기적으로 연결되는 도전막(194)을 형성한다. 플러그(192)와 도전막(194)은 폴리실리콘 또는 금속(예: 텅스텐, 알루미늄, 구리, 타이타늄 등)을 증착하여 형성할 수 있다. 도전막(194)은 플러그(192)를 매개로 복수개의 활 성 기둥(106)과 연결되는 비트라인으로 활용될 수 있다. 플러그(192)는 활성 기둥(106) 중에서 드레인(118)과 전기적으로 연결될 수 있다. 도전막(194)은 게이트 그룹(130)의 연장 방향과 실질적으로 직교하는 방향으로 연장될 수 있다. 상술한 일련의 과정을 포함하는 공정에 의해 본 발명의 실시예에 따른 불휘발성 메모리 소자(100)를 구현할 수 있다. 도 1a는 본 실시예의 불휘발성 메모리 소자(100)로서 절연막(160,180)을 제거시켜 도시한 것이다.
도 2o를 참조하면, 본 실시예의 변형에 따르면 활성 기둥(106)과 전기적으로 직접 연결되는 도전막(194)을 형성하여 불휘발성 메모리 소자(100a)를 구현할 수 있다. 도전막(194)은 활성 기둥(106) 중에서 드레인(118)과 직접 전기적으로 연결되는 비트라인으로 활용될 수 있다.
(방법 실시예의 변형)
도 3a 내지 3f는 본 발명의 변경 실시예에 따른 불휘발성 메모리 소자의 제조방법을 도시한 단면도이다. 본 변경 실시예의 제조방법은 도 2a 내지 2o를 참조하여 상술한 제조방법과 동일 유사하므로 이하에서 차이점에 대해 상세히 설명하고 동일한 점에 대해선 개략적으로 설명하거나 생략하기로 한다.
도 3a를 참조하면, 도 2a 내지 2g를 참조하여 설명한 바와 동일 유사한 공정을 진행하여 활성 기둥(206) 사이에 희생막 그룹(220)과 도전막 그룹(230)을 형성하고, 희생막 그룹(220)과 도전막 그룹(230)을 패터닝하여 트렌치(240)를 형성한다. 일례로, 도 2a 및 2b에 도시된 바와 같이 하드 마스크(204)를 마스크로 하는 드라이 에칭으로 P형 단결정 실리콘으로 구성된 벌크 기판(201)을 패터닝하여 메모리 소자의 반도체 기판(202)과 수직한 활성 기둥(206)을 형성할 수 있다. 도 2c에 도시된 바와 같이 이온 주입 공정으로 반도체 기판(202)에 N형 소오스(208)를 형성할 수 있다. 도 2d에 도시된 바와 같이 절연막(예: ONO)을 증착하고, 도 2e에 도시된 바와 같이 그 절연막을 드라이 에칭하여 활성 기둥(206)의 측면에 전하저장막(211)을 형성할 수 있다. 도 2f에 도시된 바와 같이 실리콘/게르마늄의 에피택셜 성장으로 희생막 그룹(220)을 형성하고, 불순물로 도핑된 단결정 실리콘의 에피택셜 성장으로 전도막 그룹(230)을 형성할 수 있다. 도 2g에 도시된 바와 같이 희생막 그룹(220)과 전도막 그룹(230)을 패터닝하여 트렌치(240)를 형성할 수 있다.
도 3b를 참조하면, 도 2h를 참조하여 설명한 바와 동일 유사한 공정을 진행하여 희생막 그룹(220)을 제거하여 전하저장막(211)을 노출시킨다. 일례로, 습식 에칭으로써 에천트를 트렌치(240)를 통해 제공하여 희생막 그룹(220)을 제거하고 전하저장막(211)을 노출시키는 복수개의 게이트 층간 영역(250a-250g)을 형성할 수 있다.
도 3c를 참조하면, 일례로 실리콘에 대하여 절연체를 선택적으로 제거할 수 있는 에천트를 이용한 습식 에칭을 진행하여 복수개의 게이트 층간 영역(250a-250g)을 통해 노출된 전하저장막(211)을 선택적으로 제거할 수 있다. 가령 불산, 인산 또는 이들을 포함하는 혼합액을 에천트로 채택할 수 있다. 이때, 전도막 그룹(230)이 마스크 역할을 하게 되어 전도막 그룹(230)과 활성 기둥(206) 사이에 전하저장막(211)이 잔류될 수 있다. 이에 따라, 플레이트 형상의 전하저장막(도 3b의 211)은 복수개의 라인 형태로 분리된 전하저장막(211)으로 형성될 수 있다.
도 3d를 참조하면, 도 2i 내지 2m을 참조하여 설명한 것과 동일 유사한 공정을 진행하여 분리 영역(270)을 채우는 절연막(280)에 의해 점 형태로 분리된 활성 기둥(206)을 형성한다. 일례로, 도 2i에 도시된 바와 같이 화학기상증착(CVD)으로 절연체(예: 실리콘 산화막)를 증착하여 트렌치(240) 및 게이트 층간 영역(250a-250g)을 채우는 절연막(260)을 형성할 수 있다. 도 2j에 도시된 바와 같이 화학기계적 연마(CMP)로써 하드 마스크(204)를 제거하고, 도 2k에 도시된 바와 같이 이온 주입 공정으로 활성 기둥(206)의 상단부에 P형 드레인(218)을 형성할 수 있다. 도 2l에 도시된 바와 같이 활성 기둥(206)을 드라이 에칭하여 활성 기둥(206)을 수직 관통하는 복수개의 분리 영역(270)을 형성할 수 있다. 도 2m에 도시된 바와 같이, 절연체(예: 실린콘 산화막)를 증착시켜 분리 영역(270)을 채우는 절연막(280)을 형성할 수 있다.
도 3e를 참조하면, 도 2n을 참조하여 설명한 바와 동일 유사한 공정을 진행하여 드레인(218)과 전기적으로 연결되는 플러그(292)를 형성하고, 플러그(292)와 전기적으로 연결되는 전도막(294), 즉 비트라인을 형성할 수 있다. 이에 따라, 분리된 전하저장막(211)을 포함하는 불휘발성 메모리 소자(200)를 구현할 수 있다. 도 1c는 본 변경 실시예의 불휘발성 메모리 소자(200)로서 절연막(260,280)을 제거시켜 도시한 것이다.
도 3f를 참조하면, 다른 예로서 도 2o에 도시된 바와 같이 드레인(218)과 직접 연결되는 전도막(294)을 형성하여 불휘발성 메모리 소자(200a)를 구현할 수 있 다.
도 4a 내지 4l은 본 발명의 다른 변경 실시예에 따른 불휘발성 메모리 소자의 제조방법을 도시한 단면도이다. 본 다른 변경 실시예의 제조방법은 도 2a 내지 2o를 참조하여 상술한 제조방법과 동일 유사하다. 따라서, 이하에서 설명되지 않은 제조방법은 도 2a 내지 2o를 참조한 제조방법이 동일하게 또는 유사하게 변형하여 적용할 수 있다.
도 4a를 참조하면, 벌크 기판(301) 상에 하드 마스크(304)를 형성한다. 일례로, 벌크 기판(301)은 P형 단결정 실리콘으로 구성될 수 있다. 일례로, 하드 마스크(304)는 실리콘 질화막을 증착하고 패터닝하여 점 형태로 형성할 수 있다.
도 4b를 참조하면, 하드 마스크(304)를 마스크로 하는 드라이 에칭을 이용하여 벌크 기판(301)을 패터닝하여 반도체 기판(302)과 복수개의 수직한 활성 기둥(306)을 형성한다. 활성 기둥(306)은 반도체 기판(302)과 동일하게 P형 단결정 실리콘으로 구성될 수 있다.
도 4c를 참조하면, 선택적으로 이온 주입 공정을 실시하여 반도체 기판(302)에 소오스(308)를 형성할 수 있다. 소오스(308)는 반도체 기판(302)과 다른 도전형, 가령 N형으로 도핑될 수 있다. 소오스(308)는 반도체 기판(302)의 상면을 점유하는데, 활성 기둥(306)의 하단부를 더 점유할 수 있다. 이온 주입 공정 이후에 열처리 공정을 더 실시하여 불순물의 확산을 촉진시킬 수 있다.
도 4d를 참조하면, 절연막(310)을 형성한다. 일례로, 절연막(310)의 증착 두께가 일정하도록 원자층 증착을 포함한 화학 기상 증착을 채택하여 절연체를 증착 하여 절연막(310)을 형성할 수 있다. 절연막(310)은 전하저장막으로 활용되는 것이므로 전하를 트랩할 수 있는 것이 바람직하다. 일례로, 절연막(310)은 산화막-질화막-산화막 구성을 갖는 이른바 오엔오(ONO)를 증착시켜 형성할 수 있다.
도 4e를 참조하면, 절연막(310)을 드라이 에칭하여 활성 기둥(306)의 측면에 절연막(311: 이하, 전하저장막)이 남도록 한다. 절연막(310)의 드라이 에칭에 의해 반도체 기판(302)의 상면, 즉 소오스(308) 및 하드 마스크(304)의 상면이 노출될 수 있다. 전하저장막(311)은 활성 기둥(306)의 측면을 에워싸는 형상일 수 있다.
도 4f를 참조하면, 희생막 그룹(320)과 도전막 그룹(330)을 형성한다. 희생막 그룹(320)과 도전막 그룹(330)은 식각 선택비가 있는 물질로 플레이트 형상으로 형성할 수 있다. 일례로, 희생막 그룹(320)은 복수개의 희생막(320a-320g), 가령 실리콘/게르마늄 혹은 실리콘/탄소를 에피택셜 성장시켜 플레이트 형상으로 형성할 수 있다. 도전막 그룹(330)은 복수개의 도전막(330a-330f), 가령 N형 또는 P형 불순물로 도핑된 단결정 실리콘을 에피택셜 성장시켜 플레이트 형상으로 형성할 수 있다. 복수개의 희생막(320a-320g)과 복수개의 도전막(330a-330f)은 교대로 성장되어 샌드위치 구조를 이룰 수 있다.
도 4g를 참조하면, 희생막 그룹(320)과 도전막 그룹(330)을 패터닝하여 반도체 기판(302)을 노출시키는 트렌치(340)를 형성한다. 트렌치(340)의 에치 프로파일이 수직이 될 수 있도록 드라이 에칭을 채택하는 것이 바람직하다. 트렌치(340)는 일방향으로 연장된 라인 형태로 형성될 수 있다. 트렌치(340)에 의해 희생막 그룹(320)과 도전막 그룹(330) 각각은 그 측면이 노출될 수 있다.
도 4h를 참조하면, 트렌치(340)에 의해 측면이 노출된 희생막 그룹(도 4g의 320)을 제거한다. 일례로, 희생막 그룹(320)의 제거는 도전막들(330a-330f)에 대하여 희생막들(320a-320g)을 선택적으로 제거할 수 있는 에천트를 이용한 습식 에칭을 이용할 수 있다. 트렌치(340)로 제공된 에천트가 트렌치(340)에 의해 노출된 희생막 그룹(320)의 측면을 어택하므로써 희생막 그룹(320)의 선택적 제거가 이루어질 수 있다. 그 결과, 도전막 그룹(330)이 남을 수 있고, 아울러 복수개의 도전막(330a-330f) 각각의 상하에는 전하저장막(311)을 노출시키는 복수개의 게이트 층간 영역(350a-350g)이 형성될 수 있다. 복수개의 도전막(330a-330f)은 서로 상하 이격되고 일 방향으로 연장된 플레이트 형상을 가질 수 있고, 활성 기둥(306)은 플레이트 형상의 도전막 그룹(330)을 관통하는 수직 기둥 형상일 수 있다.
도 4i를 참조하면, 트렌치(340) 및 게이트 층간 영역(350a-350g)을 채우는 절연막(360)을 형성한다. 절연막(360)은 화학기상증착(CVD)을 이용하여 실리콘 산화막(예: SiO2), 실리콘 질화막(예: SiN 혹은 Si3N4), 또는 실리콘 산화질화막(예: SiON)을 증착하여 형성할 수 있다.
도 4j를 참조하면, 가령 화하기계적 연마(CMP)를 이용하여 하드 마스크(도 4i의 304)를 제거한다. 이 경우, 하드 마스크(304)의 측면에 형성된 전하저장막(311)도 같이 연마되어 제거될 수 있다. 하드 마스크(304)의 제거에 의해 활성 기둥(306)의 상면이 노출될 수 있다. 본 다른 변형 실시예에 의하면, 활성 기둥(306)은 도 4b를 참조하여 설명한 바와 같이 이미 점 형태로 형성되었기 때문에 도 2l 및 2m을 참조하여 설명한 바와 같은 활성 기둥(306)을 분리하는 공정을 진행할 필요가 없다. 선택적으로 노출된 활성 기둥(306)의 상면에 대한 이온 주입으로써, 혹은 이온 주입 및 열처리로써 N형 드레인(318)을 형성할 수 있다.
도 4k를 참조하면, 활성 기둥(306)과 전기적으로 연결되는 플러그(392)를 형성하고 플러그(392)와 전기적으로 연결되는 도전막(394), 즉 비트라인을 형성한다. 이에 따라, 불휘발성 메모리 소자(300)를 구현할 수 있다. 도 1e는 본 다른 변형 실시예의 불휘발성 메모리 소자(400)로서 절연막(460)을 제거시켜 도시한 것이다.
도 4l을 참조하면, 본 다른 변형 실시예의 변형에 따르면 플러그를 형성하지 아니하고 활성 기둥(306)과 전기적으로 직접 연결되는 도전막(394)을 형성하여 불휘발성 메모리 소자(300a)를 구현할 수 있다.
본 다른 변형 실시예에 있어서도 도 3a 내지 3f를 참조하여 설명한 제조방법과 동일하게 혹은 이와 유사하게 변형하여 적용할 수 있다. 이에 따르면, 도 1e에 도시된 바와 같이 불휘발성 메모리 소자(400)에 있어서 전하저장막(411)은 복수개의 도전막 그룹(430)과 활성 기둥(406) 사이에 한정되어 가령 고리 형태로 형성될 수 있다. 이 외는 도 4a 내지 4l을 참조하여 설명한 바와 동일하거나 유사할 수 있다.
(응용예)
도 5a는 본 발명의 실시예에 따른 불휘발성 메모리 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 5a를 참조하면, 메모리 카드(1200:MEMORY CARD)는 고용량의 데이터 저장 능력을 지원하기 위한 것으로 플래시 메모리(1210)를 포함한다. 플래시 메모리(1210)는 상술한 본 발명 실시예에 따른 불휘발성 메모리 소자, 가령 낸드 플래시 메모리 소자를 포함할 수 있다.
메모리 카드(1200)는 호스트(HOST)와 플래시 메모리(1210:FALSH MEMORY) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220:MEMORY CONTROLLER)를 포함할 수 있다. 에스램(1221:SRAM)은 중앙처리장치(1222:CPU)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223:HOST INTERFACE)는 메모리 카드(1200)와 접속되는 호스트(HOST)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224:ECC)는 플래시 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225:MEMORY INTERFACE)는 플래시 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 메모리 카드(1200)는 호스트(HOST)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬(ROM)을 더 포함할 수 있다.
도 5b는 본 발명 실시예에 따른 정보 처리 시스템을 도시한 블록도이다.
도 5b를 참조하면, 본 발명 실시예에 따른 정보 처리 시스템(1300)은 상술한 불휘발성 메모리 소자, 일례로 플래시 메모리 소자(예: 낸드 플래시 메모리 소자)를 구비한 플래시 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다.
일례로, 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320:MODEM), 중앙처리장치(1330:CPU), 램(1340:RAM), 유저 인터페이스(1350:USER INTERFACE)를 포함할 수 있다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다.
정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 플래시 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
본 발명에 따른 플래시 메모리 또는 플래시 메모리 시스템은 다양한 형태의 패키지로 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 또는 플래시 메모리 시스템은 패키지 온 패키지(Package on Package), 볼 그리드 어레이(Ball Grid Arrays), 칩 스케일 패키지(Chip scale packages), 플라스틱 리드 칩 캐리어(Plastic Leaded Chip Carrier), 플라스틱 듀얼 인라인 패키지(Plastic Dual In-Line Package), 멀티 칩 패키지(Multi Chip Package), 웨이퍼 레벨 패키지(Wafer Level Package), 웨이퍼 레벨 제조 패키지(Wafer Level Fabricated Package), 웨이퍼 레벨 프로세스 스택 패키지(Wafer Level Processed Stack Package), 다이 온 와플 패키지(Die On Waffle Package), 다이 인 웨이퍼 폼(Die in Wafer Form), 칩 온 보오드(Chip On Board), 세라믹 듀얼 인라인 패키지(Ceramic Dual In-Line Package), 플라스킥 메트릭 쿼드 플랫 패키지(Plastic Metric Quad Flat Pack), 씬 쿼드 플랫 패키지(Thin Quad Flat Pack), 스몰 아웃라인 패키지(Small Outline Package), 축소 스몰 아웃라인 패키지(Shrink Small Outline Package), 씬 스몰 아웃라인 패키지(Thin Small Outline Package), 씬 쿼드 플랫 패키지(Thin Quad Flat Package), 시스템 인 패키지(System In Package) 등과 같은 방식으로 패키징될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
본 발명은 반도체 메모리 소자를 제조하는 반도체 산업은 물론 반도체 메모리 소자를 응용하는 전자 제품을 생산하는 제조업 등에 유용하게 채택되어 이용될 수 있다.
도 1a는 본 발명의 실시예에 따른 불휘발성 메모리 소자를 도시한 사시도.
도 1b는 본 발명의 실시예에 따른 불휘발성 메모리 소자를 도시한 등가회로도.
도 1c는 본 발명의 변경 실시예에 따른 불휘발성 메모리 소자를 도시한 사시도.
도 1d는 본 발명의 다른 변경 실시예에 따른 불휘발성 메모리 소자를 도시한 사시도.
도 1e는 본 발명의 또 다른 변경 실시예에 따른 불휘발성 메모리 소자를 도시한 사시도.
도 2a 내지 2o는 본 발명의 실시예에 따른 불휘발성 메모리 소자의 제조방법을 도시한 사시도.
도 3a 내지 3f는 본 발명의 변경 실시예에 따른 불휘발성 메모리 소자의 제조방법을 도시한 사시도.
도 4a 내지 4k는 본 발명의 다른 변경 실시예에 따른 불휘발성 메모리 소자의 제조방법을 도시한 사시도.
도 5a 및 5b는 본 발명의 실시예에 따른 불휘발성 메모리 소자를 응용한 장치를 도시한 구성도.

Claims (10)

  1. 벌크 기판을 패터닝하여 활성 기둥을 형성하고;
    상기 활성 기둥의 측면에 전하저장막을 형성하고; 그리고
    상기 전하저장막을 사이에 두고 상기 활성 기둥과 접촉하는 복수개의 게이트를 형성하는 것을;
    포함하는 불휘발성 메모리 소자의 제조방법.
  2. 제1항에 있어서,
    상기 활성 기둥을 형성하는 것은:
    상기 벌크 기판을 에칭하여 반도체 기판을 형성하고; 그리고
    상기 반도체 기판의 형성과 동시에 상기 활성 기둥을 상기 반도체 기판 상에 수직하게 형성하는 것을;
    포함하는 불휘발성 메모리 소자의 제조방법.
  3. 제2항에 있어서,
    상기 전하저장막을 형성하는 것은:
    상기 반도체 기판과 상기 활성 기둥을 덮는 오엔오(ONO)막을 형성하고; 그리고
    상기 오엔오(ONO)막을 에칭하여 상기 활성 기둥의 측면에 상기 오엔오(ONO) 막을 잔류시키는 것을;
    포함하는 불휘발성 메모리 소자의 제조방법.
  4. 제2항에 있어서,
    상기 복수개의 게이트를 형성하는 것은:
    상기 반도체 기판 상에 복수개의 희생막과 복수개의 도전막을 교대로 수직 적층하고; 그리고
    상기 복수개의 희생막을 선택적으로 제거하는 것을;
    포함하는 불휘발성 메모리 소자의 제조방법.
  5. 제4항에 있어서,
    상기 복수개의 희생막과 복수개의 도전막을 교대로 수직 적층하는 것은:
    상기 반도체 기판 상에 실리콘/게르마늄 혹은 실리콘/탄소를 에피택셜 성장시켜 상기 복수개의 희생막을 플레이트 형상으로 형성하고; 그리고
    상기 복수개의 희생막 사이에 실리콘을 에피택셜 성장시켜 상기 복수개의 도전막을 플레이트 형상으로 형성하는 것을;
    포함하는 불휘발성 메모리 소자의 제조방법.
  6. 제4항에 있어서,
    상기 복수개의 희생막을 선택적으로 제거하는 것은:
    상기 복수개의 희생막 및 상기 복수개의 도전막을 에칭하여 상기 반도체 기판을 노출시키는 트렌치를 형성하고; 그리고
    상기 트렌치를 통해 에천트를 제공하여 상기 복수개의 희생막을 에칭하는 것을;
    포함하는 불휘발성 메모리 소자의 제조방법.
  7. 제6항에 있어서,
    상기 복수개의 희생막을 에칭하여 상기 활성 기둥의 측면에 잔류된 오엔오막을 노출시키는 게이트 층간 영역을 형성하고; 그리고
    상기 게이트 층간 영역을 통해 노출된 오엔오막을 에칭하여 상기 활성 기둥과 상기 복수개의 게이트 사이에 한정되어 상기 복수개의 게이트별로 분리된 전하저장막을 형성하는 것을;
    더 포함하는 불휘발성 메모리 소자의 제조방법.
  8. 단결정 반도체로 구성된 기판과;
    상기 기판의 패터닝으로 형성되어 상기 단결정 반도체로 구성된 활성 기둥과;
    상기 기판 상에 수직 적층되어 상기 활성 기둥을 채널로 사용하는 복수개의 게이트와; 그리고
    상기 활성 기둥의 측면에 배치된 전하저장막을;
    포함하는 불휘발성 메모리 소자.
  9. 제8항에 있어서,
    상기 복수개의 게이트는:
    상기 기판과 수평하고 상기 활성 기둥의 측면을 가로지르는 라인 형태와 상기 기판과 수평하고 상기 활성 기둥이 수직 관통하는 플레이트 형태 중 어느 하나를 포함하는 불휘발성 메모리 소자.
  10. 제8항에 있어서,
    상기 전하저장막은:
    상기 복수개의 게이트별로 분리되지 아니한 비분리 형태와 상기 복수개의 게이트와 상기 활성 기둥 사이에 한정되어 상기 복수개의 게이트별로 구분되는 분리 형태 중 어느 하나를 포함하는 불휘발성 메모리 소자.
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