CN105428362B - 记忆元件及其制造方法 - Google Patents
记忆元件及其制造方法 Download PDFInfo
- Publication number
- CN105428362B CN105428362B CN201410427086.6A CN201410427086A CN105428362B CN 105428362 B CN105428362 B CN 105428362B CN 201410427086 A CN201410427086 A CN 201410427086A CN 105428362 B CN105428362 B CN 105428362B
- Authority
- CN
- China
- Prior art keywords
- those
- structures
- layer
- charge storage
- grid rod
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 47
- 239000004020 conductor Substances 0.000 claims description 44
- 238000002955 isolation Methods 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 38
- 238000003860 storage Methods 0.000 claims description 32
- 239000003989 dielectric material Substances 0.000 claims description 9
- 230000002452 interceptive effect Effects 0.000 claims 2
- 238000005530 etching Methods 0.000 abstract description 14
- 238000005452 bending Methods 0.000 abstract description 6
- 238000005137 deposition process Methods 0.000 abstract description 3
- 239000000463 material Substances 0.000 description 13
- 229910021332 silicide Inorganic materials 0.000 description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 9
- 239000011232 storage material Substances 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000001459 lithography Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 150000001875 compounds Chemical class 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 2
- WEAMLHXSIBDPGN-UHFFFAOYSA-N (4-hydroxy-3-methylphenyl) thiocyanate Chemical compound CC1=CC(SC#N)=CC=C1O WEAMLHXSIBDPGN-UHFFFAOYSA-N 0.000 description 2
- 229910052691 Erbium Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- JUZTWRXHHZRLED-UHFFFAOYSA-N [Si].[Cu].[Cu].[Cu].[Cu].[Cu] Chemical compound [Si].[Cu].[Cu].[Cu].[Cu].[Cu] JUZTWRXHHZRLED-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 229910021360 copper silicide Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 229910021339 platinum silicide Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910021355 zirconium silicide Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
本发明是有关于一种记忆元件及其制造方法。该记忆元件包括多个栅极柱结构与多个介电柱沿着相同方向交替设置，且埋入于堆叠层中，将堆叠层分隔成多个堆叠结构。本发明利用个别的蚀刻工艺与沉积工艺，在堆叠层中嵌入多个栅极柱结构与多个介电柱，使得堆叠层被分隔成多个堆叠结构。因此，本发明的记忆元件及其制造方法可避免位元线通道的弯曲与字元线桥接的问题，提升产品的可靠度。
Description
技术领域
本发明涉及一种半导体元件及其制造方法，特别是涉及一种记忆元件及其制造方法。
背景技术
随着科技日新月异,电子元件的进步增加了对更大储存能力的需要。为了增加储存能力，记忆元件变得更小而且集成度更高。因此，三维记忆元件已逐渐受到业界的高度关注。
然而，随着三维记忆元件的集成度提高，由于高高宽比(High aspect ratio)与复合膜堆叠(Complex film stack)所导致垂直栅极(Vertical gate)工艺上的缺陷也随之增加。上述缺陷包括位元线通道的弯曲(BL channel bending)与字元线桥接(WL bridge)的现象等等。因此，如何发展出一种高集成度的记忆元件及其制造方法，以避免位元线通道的弯曲与字元线桥接的现象已成为当前业界重要的研发课题之一。
发明内容
本发明的目的在于，提供一种新的记忆元件及其制造方法，所要解决的技术问题是使其可以解决垂直栅极工艺上位元线通道的弯曲与字元线桥接的问题。
本发明的另一目的在于，提供一种新的记忆元件及其制造方法，所要解决的技术问题是使其可以应用在电荷捕捉记忆体(Charge trapping memory)、非挥发记忆体(Non-volatile memory)以及嵌入式记忆体(Embedded memory)。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆元件，包括多个栅极柱结构与多个介电柱沿着相同方向交替设置，且埋入于堆叠层中，将堆叠层分隔成多个堆叠结构。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的记忆元件，还包括基底、多个字元线、多个隔离结构以及上述堆叠结构。其中，基底具有多个第一区与多个第二区，该些第一区与该些第二区沿着第一方向相互交替。多个字元线位于基底上，每一字元线沿着第一方向延伸，且横越该些第一区与该些第二区。多个隔离结构位于相邻两个字元线之间的基底上，每一隔离结构沿着第一方向延伸，且横越该些第一区与该些第二区。堆叠结构是位于第二区的该些字元线与该些隔离结构上，每一堆叠结构沿着第二方向延伸，且横越该些字元线与该些隔离结构。该些栅极柱结构是位于第一区内，每一栅极柱结构沿着第三方向延伸。每一栅极柱结构包括导体柱与电荷储存层。每一导体柱的底部与所对应的字元线电性连接。每一电荷储存层位于所对应的导体柱周围，以电性隔离所对应的堆叠结构以及导体柱。其中第一方向与第二方向不同，且与第三方向不同。该些介电柱是位于第一区中的隔离结构上。该些介电柱沿着第三方向延伸且与该些栅极柱结构沿着第二方向相互交替，以电性隔离栅极柱结构与堆叠结构。
前述的记忆元件，其中相邻两个第一区的栅极柱结构及介电柱之间的第二区的堆叠结构的侧壁的形状包括锯齿状或波浪状。
前述的记忆元件，其中每一堆叠结构包括多个绝缘层与多个导体层,其中该些绝缘层与该些导体层沿着第三方向交互堆叠。
前述的记忆元件，其中每一堆叠结构两侧的该些栅极柱结构构成为双栅极(DualGate)结构。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆元件的制造方法，其步骤如下：提供基底，该基底具有多个第一区与多个第二区。该些第一区与该些第二区沿着第一方向相互交替。在基底上形成多个字元线。每一字元线沿着第一方向延伸，且横越该些第一区与该些第二区。在每一字元线之间的基底上形成隔离结构。每一隔离结构沿着第一方向延伸,且横越该些第一区与该些第二区。其中该些字元线与该些隔离结构沿着第二方向相互交替。在基底上形成堆叠层。在第一区的字元线上的堆叠层中形成多个第一孔洞,以暴露字元线的顶面。在每一第一孔洞中形成栅极柱结构。每一栅极柱结构沿着第三方向延伸。每一栅极柱结构包括导体柱与电荷储存层。每一导体柱的底部与所对应的字元线电性连接。每一电荷储存层位于所对应的导体柱周围，以电性隔离所对应的堆叠层以及导体柱。上述第一方向与第二方向不同，且与第三方向不同。在第一区的隔离结构上的堆叠层中形成多个第二孔洞,以暴露出隔离结构的顶面。该些第二孔洞与该些栅极柱结构沿着第二方向相互交替。每一第二孔洞与其相邻的栅极柱结构互相接触，使得堆叠层在第二区中形成多个堆叠结构。上述堆叠结构沿着第二方向延伸。在每一第二孔洞中形成介电柱。上述介电柱沿着第三方向延伸，且该些介电柱与该些栅极柱结构沿着第二方向相互交替，以电性隔离栅极柱结构与堆叠结构。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的记忆元件的制造方法，其中在每一第一孔洞中形成所对应的栅极柱结构的步骤如下：在基底上形成电荷储存材料层。电荷储存材料层覆盖堆叠层的顶面、第一孔洞的侧壁以及字元线的顶面。进行非等向性蚀刻工艺，移除部分电荷储存材料层，以暴露堆叠层与字元线的顶面，以在每一第一孔洞的侧壁上形成电荷储存层。之后，在每一第一孔洞中形成导体柱，使得每一电荷储存层位于所对应的导体柱周围。
前述的记忆元件的制造方法，其中在每一第二孔洞中形成所对应的介电柱的步骤如下：在基底上形成介电材料层。上述介电材料层填入第二孔洞中。之后，对介电材料层进行平坦化工艺，以暴露出栅极柱结构与堆叠结构的顶面。
前述的记忆元件的制造方法，其中每一堆叠结构包括多个绝缘层与多个导体层。该些绝缘层与该些导体层沿着第三方向交互堆叠。
本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种记忆元件的制造方法，包括在基底上形成堆叠层，将多个栅极柱结构与多个介电柱埋入于堆叠层中。该些栅极柱结构与该些介电柱沿着相同方向交替设置，将堆叠层分隔成多个堆叠结构。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的记忆元件的制造方法，其中将多个栅极柱结构与多个介电柱埋入于该堆叠层中的步骤如下：在堆叠层中形成多个第一孔洞。在第一孔洞中形成栅极柱结构。在堆叠层中形成多个第二孔洞，其中该些第二孔洞与该些栅极柱结构沿着一相同方向互相交替。在第二孔洞中形成介电柱。
前述的记忆元件的制造方法，其中在第一孔洞中形成栅极柱结构的步骤包括：在每一第一孔洞中形成电荷储存层；以及在每一第一孔洞中形成导体柱，使该电荷储存层位于该导体柱周围。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案,本发明记忆元件及其制造方法至少具有下列优点及有益效果：本发明利用个别的蚀刻工艺与沉积工艺，在堆叠层中嵌入多个栅极柱结构与多个介电柱，使得堆叠层被分隔成多个堆叠结构(例如是做为位元线)。因此，本发明的记忆元件及其制造方法可避免位元线通道的弯曲与字元线桥接的问题，提升产品的可靠度。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。
附图说明
图1A至图1E是依照本发明实施例所绘示的记忆元件的制造流程的俯视示意图。
图2A至图2E分别是沿图1A至图1E的A-A线的剖面示意图。
10、20：孔洞 100：基底
102：隔离层 104：字元线
105：隔离结构 106：堆叠层
106a、114b：导体层 106b、114a：绝缘层
108：栅极柱结构 110：电荷储存层
112：导体柱 114：堆叠结构
116：介电柱 D1、D2、D3：方向
R1、R2：区
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的记忆元件及其制造方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。
图1A至图1E是依照本发明实施例所绘示的记忆元件的制造流程的俯视示意图。图2A至图2E分别是沿图1A至图1E的A-A线的剖面示意图。
请同时参阅图1A与图2A所示，基底100例如为半导体基底、半导体化合物基底或是绝缘层上有半导体基底(Semiconductor Over Insulator，SOI)。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。基底100具有多个第一区R1与多个第二区R2。第一区R1与第二区R2在第二方向D2延伸，且沿着第一方向D1相互交替。第二方向D2与第一方向D1不同。在一实施例中，第一方向D1与第二方向D2实质上垂直。
接着，在基底100上形成多个字元线104。每一字元线104沿着第一方向D1延伸，且横越第一区R1与第二区R2。具体来说，先在基底100上形成字元线材料层(未绘示)。之后，对字元线材料层进行微影工艺与蚀刻工艺，以在基底100上形成多个字元线104。上述蚀刻工艺可例如是干式蚀刻工艺。干式蚀刻工艺可例如是反应性离子蚀刻法(Reactive IonEtching，RIE)。字元线104的材料可包括多晶硅、金属硅化物、金属或其组合，其形成方法可利用化学气相沉积法来形成。金属硅化物可例如是硅化钨或硅化钴、硅化镍、硅化钛、硅化铜、硅化钼、硅化钽、硅化铒、硅化锆、或硅化铂。
然后，在相邻的两个字元线104之间形成隔离结构105。每一隔离结构105沿着第一方向D1延伸，且横越第一区R1与第二区R2。具体地说，在基底100上形成隔离结构材料层(未绘示)。之后，对隔离结构材料层进行回蚀刻工艺，以在每一字元线104之间形成隔离结构105。隔离结构105配置于相邻两个字元线104之间，且字元线104与隔离结构105沿着第二方向相互交替，其使得多条字元线104彼此电性隔离。隔离结构105的材料包括氧化硅或介电常数低于4的低介电常数材料层，其形成方法可利用化学气相沉积法来形成。
请同时参阅图1B与图2B所示，在基底100上形成堆叠层106。堆叠层106包括多个绝缘层106a与多个导体层106b，其中绝缘层106a与导体层106b沿着第三方向D3交互堆叠。第三方向D3与第一方向D1不同，且与第二方向D2不同。在一实施例中，第三方向D3实质上垂直于第一方向D1与第二方向D2，且第一方向D1实质上垂直于第二方向D2。
在一实施例中，导体层106b的数目可包括8层、16层、32层或更多层。同样地，绝缘层106a配置于相邻两个导体层106b之间，因此，绝缘层106a也可包括8层、16层、32层或更多层。在一实施例中，绝缘层106a的材料可包括氧化硅、氮化硅或其组合，其形成方法可利用化学气相沉积法来形成。导体层106b的材料可包括是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可利用化学气相沉积法。
请同时参阅图1C与图2C所示，对堆叠层106进行微影工艺与蚀刻工艺，以在第一区R1的字元线104上的堆叠层106中形成多个第一孔洞10。第一孔洞10沿着第三方向延伸，暴露出在第一区R1的字元线104。在一实施例中，第一孔洞10的形状可例如是圆形、方形、矩形或任意形状，只要在经过上述微影工艺与蚀刻工艺之后，能够贯穿堆叠层106至字元线104即可。每一第一孔洞10的尺寸可大于或等于所对应的字元线104的宽度,只要每一第一孔洞10不与另一第一孔洞10互相连通即可。上述蚀刻工艺可例如是干式蚀刻工艺。干式蚀刻工艺可例如是反应性离子蚀刻法。
请同时参阅图1D与图2D所示，在每一第一孔洞10中形成一个栅极柱结构108。每一栅极柱结构108沿着第三方向D3延伸。每一栅极柱结构108包括电荷储存层110与导体柱112(例如是做为控制栅极)。每一导体柱112的底部与所对应的字元线104电性连接。因此，每一导体柱112可当作对所对应的字元线104的延伸，其具有字元线的作用。每一电荷储存层110位于所对应的导体柱112周围，以使所对应的堆叠层106的多个导体层106b以及导体柱112电性隔离。具体来说，在每一第一孔洞10中形成所对应的栅极柱结构108的步骤如下。首先，在基底100上形成电荷储存材料层(未绘示)。电荷储存材料层覆盖堆叠层106的顶面、第一孔洞10的侧壁以及字元线104的顶面。接着，进行非等向性蚀刻工艺，移除部分该电荷储存材料层，以暴露堆叠层106与字元线104的顶面，以在每一第一孔洞10的侧壁上形成电荷储存层110。之后，在基底100上形成导体材料层,导体材料层覆盖堆叠层106的顶面，并填满第一孔洞10。接着，进行化学机械研磨工艺，移除部分导体材料层至暴露出堆叠层106的顶面，以在每一第一孔洞10中形成导体柱112，使得每一电荷储存层110位于导体柱112周围。在一实施例中，电荷储存材料层的材料可包括氧化层、氮化层或其任意组合的复合层，此复合层可为三层或更多层，本发明并不限于此。电荷储存材料层的形成方法可以是化学气相沉积法、热氧化法等。举例来说，电荷储存材料层可包括氧化层/氮化层/氧化层(ONO)、氧化层/氮化层/氧化层/氮化层(ONON)等复合层。在一实施例中，导体材料层的材料可包括多晶硅、金属硅化物、金属或其组合，其形成方法可利用化学气相沉积法来形成。金属硅化物可例如是硅化钨或硅化钴、硅化镍、硅化钛、硅化铜、硅化钼、硅化钽、硅化铒、硅化锆、或硅化铂。
请同时参阅图1E与图2E所示，在第一区R1的隔离结构105上的堆叠层106中形成多个介电柱116。介电柱116沿着第三方向D3延伸，且与栅极柱结构108沿着第二方向D2相互交替，以电性隔离栅极柱结构108与堆叠结构114。
具体来说，首先，对堆叠层106进行微影工艺与蚀刻工艺，以在第一区R1的隔离结构105上的堆叠层106中形成多个第二孔洞20。第二孔洞20暴露出隔离结构105的表面，且沿着第三方向延伸。第二孔洞20与栅极柱结构108沿着第二方向D2相互交替。每一第二孔洞20的侧壁裸露出与其相邻的栅极柱结构108。在一实施例中，第二孔洞20的形状可例如是圆形、方形、矩形或任意形状，只要在经过上述微影工艺与蚀刻工艺之后,能够贯穿堆叠层106至隔离结构105的顶面即可。每一第二孔洞20的尺寸可大于或等于所对应的隔离结构105的宽度，只要每一第二孔洞20可裸露出所对应的栅极柱结构108即可。在一实施例中，上述蚀刻工艺可例如是干式蚀刻工艺。干式蚀刻工艺可例如是反应性离子蚀刻法。
接着，在基底100上形成介电材料层(未绘示)，介电材料层填入第二孔洞20中。介电材料层的材料可包括氧化硅、氮化硅或其组合，其形成方法可利用化学气相沉积法来形成。然后，对介电材料层进行平坦化工艺,以暴露出栅极柱结构108与堆叠结构114的顶面，其使得第二孔洞20中形成多个介电柱116。在一实施例中，平坦化工艺可例如是化学机械研磨(Chemical-Mechanical Polishing，CMP)工艺。
换言之，藉由在第一区R1中的堆叠层106之中嵌入介电柱116与栅极柱结构108，可将堆叠层106分隔成多个堆叠结构114。堆叠结构114沿着第二方向D2延伸，位于相邻两个第一区R1中的介电柱116与栅极柱结构108之间，且横越多个字元线104与多个隔离结构105。当介电柱116与栅极柱结构108任一者不是呈矩形且尺寸不同时，堆叠结构114的侧壁不是平面，其侧壁形状包括锯齿状或波浪状。
请同时参阅图1E与图2E所示，本发明实施例的记忆元件包括基底100、多个字元线104、多个隔离结构105、多个栅极柱结构108、多个堆叠结构114(例如是做为多个位元线)以及多个介电柱116。
基底100具有多个第一区R1与多个第二区R2。第一区R1与第二区R2沿着第一方向D1相互交替。多个字元线104位于基底100上。每一字元线104沿着第一方向D1延伸，且横越第一区R1与第二区R2。多个隔离结构105位于相邻两个字元线104之间的基底100上。每一隔离结构105沿着第一方向D1延伸，且横越第一区R1与第二区R2。每一堆叠结构114沿着第二方向D2延伸，且横越位于第二区R2的字元线104与隔离结构105。每一堆叠结构114包括多个绝缘层114a与多个导体层114b。绝缘层114a与导体层114b沿着第三方向D3交互堆叠(如图2E所示)。
多个栅极柱结构108位于第一区R1内。每一栅极柱结构108沿着第三方向D3延伸。每一栅极柱结构108包括电荷储存层110与导体柱112(例如是做为控制栅极)。每一导体柱112的底部与所对应的字元线104电性连接。每一电荷储存层110位于所对应的导体柱112周围，以电性隔离所对应的堆叠结构114以及导体柱112。第一方向D1与第二方向D2不同，且与第三方向D3不同。在一实施例中，第三方向D3实质上垂直于第一方向D1与第二方向D2，且第一方向D1实质上垂直于第二方向D2。多个介电柱116位于第一区R1中的隔离结构105上。介电柱116沿着第三方向D3延伸且与栅极柱结构108沿着第二方向D2相互交替，以电性隔离栅极柱结构108与堆叠结构114。
如图1E与图2E所示，由于导体柱112可视为字元线104的延伸，而且每一堆叠结构114(例如是做为位元线)位于相邻两个导体柱112(例如是做为控制栅极)之间。因此，字元线104可利用堆叠结构114的两侧面的栅极柱结构108当作双栅极结构(Dual Gate)来控制本发明的记忆元件的操作。比起单面控制来说，本发明的记忆元件利用堆叠结构114的两侧面的双面控制可使得记忆元件的操作更为精准。
综上所述，本发明利用个别的蚀刻工艺与沉积工艺，在堆叠层中嵌入多个栅极柱结构与多个介电柱，将堆叠层分隔成多个堆叠结构(例如是做为位元线)。由于栅极柱结构与介电柱是分别藉由在堆叠层开孔的蚀刻工艺与回填材料层来形成，因此，在堆叠结构中开出第一孔洞之后，相邻的两个第一孔洞之间还有剩余的堆叠层可在第一方向与第二方向提供支撑。而在堆叠结构中开出第二孔洞时，栅极柱结构可以在第一方向提供支撑。而且介电柱可电性隔离栅极柱结构以及堆叠结构。如此一来，本发明实施例的记忆元件及其制造方法便可避免由于堆叠结构的高高宽比而导致位元线通道的弯曲与字元线桥接的问题，进而提升产品的可靠度。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (12)
1.一种记忆元件，其特征在于其包括：
多个栅极柱结构，所述栅极柱结构包括导体柱和电荷储存层，电荷储存层位于所述导体柱周围，所述导体柱截面为圆形；
所述多个栅极柱结构与多个介电柱沿着一相同方向交替设置，且埋入于一堆叠层中，将该堆叠层分隔成多个堆叠结构。
2.根据权利要求1所述的记忆元件，其特征在于其还包括：
一基底，具有多个第一区与多个第二区，其中该些第一区与该些第二区沿着一第一方向相互交替；
多个字元线，位于该基底上，其中每一字元线沿着该第一方向延伸,且横越该些第一区与该些第二区；
多个隔离结构，位于相邻两个字元线之间的该基底上，其中每一隔离结构沿着该第一方向延伸，且横越该些第一区与该些第二区；
该些堆叠结构，位于该些第二区的该些字元线与该些隔离结构上,每一堆叠结构沿着一第二方向延伸，且横越该些字元线与该些隔离结构；
该些栅极柱结构，位于该些第一区内，每一栅极柱结构沿着一第三方向延伸，其中每一栅极柱结构包括：
一导体柱，每一导体柱的底部与所对应的该字元线电性连接；及
一电荷储存层，每一电荷储存层位于所对应的该导体柱周围，以电性隔离所对应的该堆叠结构以及该导体柱，其中该第一方向与该第二方向不同，且与该第三方向不同；以及
该些介电柱，位于该些第一区中的该些隔离结构上，该些介电柱沿着该第三方向延伸且与该些栅极柱结构沿着该第二方向相互交替，以电性隔离该些栅极柱结构与该些堆叠结构。
3.根据权利要求2所述的记忆元件，其特征在于其中相邻两个第一区的该些栅极柱结构及该些介电柱之间的该第二区的该堆叠结构的侧壁的形状包括锯齿状或波浪状。
4.根据权利要求2所述的记忆元件，其特征在于其中每一堆叠结构包括多个绝缘层与多个导体层，其中该些绝缘层与该些导体层沿着该第三方向交互堆叠。
5.根据权利要求1所述的记忆元件，其特征在于其中每一堆叠结构两侧的该些栅极柱结构构成双栅极结构。
6.一种记忆元件的制造方法，其特征在于其包括以下步骤：
提供一基底，该基底具有多个第一区与多个第二区，其中该些第一区与该些第二区沿着一第一方向相互交替；
在该基底上形成多个字元线，每一字元线沿着该第一方向延伸，且横越该些第一区与该些第二区；
在每一字元线之间的该基底上形成一隔离结构，每一隔离结构沿着该第一方向延伸，且横越该些第一区与该些第二区，其中该些字元线与该些隔离结构沿着一第二方向相互交替；
在该基底上形成一堆叠层；
在该些第一区的该些字元线上的该堆叠层中形成多个第一孔洞，以暴露该些字元线的顶面；
在每一第一孔洞中形成一栅极柱结构，每一栅极柱结构沿着一第三方向延伸，其中每一栅极柱结构包括：
一导体柱，每一导体柱的底部与所对应的该字元线电性连接；及
一电荷储存层，每一电荷储存层位于所对应的该导体柱周围，以电性隔离所对应的该堆叠层以及该导体柱，其中该第一方向与该第二方向不同，且与该第三方向不同；
在该些第一区的该些隔离结构上的该堆叠层中形成多个第二孔洞，以暴露出该些隔离结构的顶面，其中该些第二孔洞与该些栅极柱结构沿着该第二方向相互交替，
每一第二孔洞与其相邻的该栅极柱结构互相接触，使得该堆叠层在该些第二区中形成多个堆叠结构，其中该些堆叠结构沿着该第二方向延伸；以及
在每一第二孔洞中形成一介电柱，该些介电柱沿着该第三方向延伸,且与该些栅极柱结构沿着该第二方向相互交替，以电性隔离该些栅极柱结构与该些堆叠结构。
7.根据权利要求6所述的记忆元件的制造方法，其特征在于其中在每一第一孔洞中形成所对应的该栅极柱结构的步骤包括：
在该基底上形成一电荷储存材料层，该电荷储存材料层覆盖该堆叠层的顶面、该些第一孔洞的侧壁以及该些字元线的顶面；
进行非等向性蚀刻工艺，移除部分该电荷储存材料层，以暴露该堆叠层与该些字元线的顶面，以在每一第一孔洞的侧壁上形成一电荷储存层；以及
在每一第一孔洞中形成一导体柱，使得每一电荷储存层位于所对应的该导体柱周围。
8.根据权利要求6所述的记忆元件的制造方法，其特征在于其中在每一第二孔洞中形成所对应的该介电柱的步骤包括：
在该基底上形成一介电材料层，该介电材料层填入该些第二孔洞中；以及
对该介电材料层进行平坦化工艺，以暴露出该些栅极柱结构与该些堆叠结构的顶面。
9.根据权利要求6所述的记忆元件的制造方法，其特征在于其中每一堆叠结构包括多个绝缘层与多个导体层，其中该些绝缘层与该些导体层沿着该第三方向交互堆叠。
10.一种记忆元件的制造方法，其特征在于其包括以下步骤：
在一基底上形成一堆叠层；以及
将多个栅极柱结构与多个介电柱埋入于该堆叠层中，该些栅极柱结构与该些介电柱沿着一相同方向交替设置，将该堆叠层分隔成多个堆叠结构，所述栅极柱结构包括导体柱和电荷储存层，电荷储存层位于所述导体柱周围，所述导体柱截面为圆形。
11.根据权利要求10所述的记忆元件的制造方法，其特征在于其中将多个栅极柱结构与多个介电柱埋入于该堆叠层中的步骤包括：
在该堆叠层中形成多个第一孔洞；
在该些第一孔洞中形成该些栅极柱结构；
在该堆叠层中形成多个第二孔洞，其中该些第二孔洞与该些栅极柱结构沿着一相同方向互相交替；以及
在该些第二孔洞中形成该些介电柱。
12.根据权利要求11所述的记忆元件的制造方法，其特征在于其中在该些第一孔洞中形成该些栅极柱结构的步骤包括：
在每一第一孔洞中形成一电荷储存层；以及
在每一第一孔洞中形成一导体柱，使该电荷储存层位于该导体柱周围。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410427086.6A CN105428362B (zh) | 2014-08-27 | 2014-08-27 | 记忆元件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410427086.6A CN105428362B (zh) | 2014-08-27 | 2014-08-27 | 记忆元件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105428362A CN105428362A (zh) | 2016-03-23 |
| CN105428362B true CN105428362B (zh) | 2018-07-27 |
Family
ID=55506444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410427086.6A Active CN105428362B (zh) | 2014-08-27 | 2014-08-27 | 记忆元件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105428362B (zh) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7256098B2 (en) * | 2005-04-11 | 2007-08-14 | Infineon Technologies Ag | Method of manufacturing a memory device |
| CN100517655C (zh) * | 2006-12-08 | 2009-07-22 | 中芯国际集成电路制造(上海)有限公司 | Sonos快闪存储器及其制作方法 |
| KR101527192B1 (ko) * | 2008-12-10 | 2015-06-10 | 삼성전자주식회사 | 불휘발성 메모리 소자 및 그의 제조방법 |
| CN102637576B (zh) * | 2011-02-10 | 2015-03-04 | 旺宏电子股份有限公司 | 半导体结构及其制造方法 |
-
2014
- 2014-08-27 CN CN201410427086.6A patent/CN105428362B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN105428362A (zh) | 2016-03-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9960181B1 (en) | Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof | |
| US10861869B2 (en) | Three-dimensional memory device having a slimmed aluminum oxide blocking dielectric and method of making same | |
| US10115632B1 (en) | Three-dimensional memory device having conductive support structures and method of making thereof | |
| US9515023B2 (en) | Multilevel contact to a 3D memory array and method of making thereof | |
| US9935050B2 (en) | Multi-tier three-dimensional memory devices including vertically shared source lines and method of making thereof | |
| CN102610616B (zh) | 低成本可微缩的三维存储器及其制造方法 | |
| US11637119B2 (en) | Three-dimensional memory device containing auxiliary support pillar structures and method of making the same | |
| US11637118B2 (en) | Three-dimensional memory device containing auxiliary support pillar structures and method of making the same | |
| US8786004B2 (en) | 3D stacked array having cut-off gate line and fabrication method thereof | |
| US9331088B2 (en) | Transistor device with gate bottom isolation and method of making thereof | |
| CN103594475B (zh) | 半导体器件及其制造方法 | |
| US8564046B2 (en) | Vertical semiconductor devices | |
| US20190096808A1 (en) | Three-dimensional memory device with gated contact via structures and method of making thereof | |
| US11398497B2 (en) | Three-dimensional memory device containing auxiliary support pillar structures and method of making the same | |
| CN110168728A (zh) | 具有沉积的半导体插塞的三维存储器件及其形成方法 | |
| WO2017213721A1 (en) | Within-array through-memory-level via structures and method of making thereof | |
| US11335790B2 (en) | Ferroelectric memory devices with dual dielectric confinement and methods of forming the same | |
| US9530786B2 (en) | Memory device and method for fabricating the same | |
| EP3203501A2 (en) | Nonvolatile memory device and method for manufacturing the same | |
| CN109003979A (zh) | 垂直式存储器及其制作方法 | |
| US8835898B2 (en) | Self-aligned process to fabricate a memory cell array with a surrounding-gate access transistor | |
| TWI599021B (zh) | 記憶元件及其製造方法 | |
| CN105428362B (zh) | 记忆元件及其制造方法 | |
| CN105448926B (zh) | 记忆元件及其制造方法 | |
| TWI565032B (zh) | 記憶元件及其製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |