TWI565032B - 記憶元件及其製造方法 - Google Patents

Description

記憶元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶元件及其製造方法。

隨著科技日新月異，電子元件的進步增加了對更大儲存能力的需要。為了增加儲存能力，記憶元件變得更小而且積集度更高。因此，三維記憶元件已逐漸受到業界的高度關注。

然而，隨著三維記憶元件的積集度提高，由於高高寬比（High aspect ratio）與複合膜堆疊所導致垂直閘極（Vertical gate）製程上的缺陷也隨之增加。上述缺陷包括位元線通道的彎曲（BL channel bending）與字元線橋接（WL bridge）的現象等等。再者，隨著記憶元件的尺寸愈變愈小，相鄰記憶胞之間的干擾（Interference）進而影響記憶胞或記憶胞陣列的效能亦日趨嚴重。因此，如何發展出一種高積集度之記憶元件及其製造方法，以避免位元線通道的彎曲與字元線橋接的現象將成為未來重要的一門課題。

本發明提供一種記憶元件及其製造方法，其可解決垂直閘極製程上位元線通道的彎曲與字元線橋接的問題。

本發明提供一種記憶元件及其製造方法，其可降低相鄰記憶胞之間的干擾，進而提升記憶胞或記憶胞陣列的效能。

本發明提供一種記憶元件及其製造方法，其可應用在電荷捕捉記憶體（Charge trapping memory）、非揮發記憶體（Non-volatile memory）以及嵌入式記憶體（Embedded memory）。

本發明提供一種記憶元件，包括多數個閘極柱結構與多數個介電柱，在第一方向間隔相互交替，在第二方向相互交替且接觸，且自第三方向嵌入於堆疊層中，藉以將堆疊層分隔成多數個堆疊結構。第一方向與第二方向不同，且與第三方向不同。每一介電柱在第二方向的側壁與其相鄰的閘極柱結構在第二方向的側壁非共平面。

在本發明的一實施例中，上述每一介電柱在第一方向的寬度大於或等於其相鄰的閘極柱結構在第一方向的寬度。

在本發明的一實施例中，每一導體柱與所對應的電荷儲存層的接觸面積大於或等於電荷儲存層與所對應的堆疊結構的接觸面積。

本發明提供一種記憶元件，包括基底、多數個字元線、多數個隔離結構、多數個堆疊結構、多數個閘極柱結構以及多數個介電柱。基底具有多數個第一區、多數個第二區以及多數個第三區。第一區與第二區沿著第一方向相互交替。每一第三區位於所對應的第一區與第二區之間。多數個字元線位於基底上。每一字元線沿著第一方向延伸，且橫越第一區、第二區以及第三區。多數個隔離結構位於相鄰兩個字元線之間的基底上。每一隔離結構沿著第一方向延伸，且橫越第一區、第二區以及第三區。多數個堆疊結構位於第三區的基底上。每一堆疊結構沿著第二方向延伸，且橫越字元線與隔離結構。多數個閘極柱結構位於字元線上。每一閘極柱結構沿著第三方向延伸。每一閘極柱結構包括導體柱與電荷儲存層。導體柱與第一區中第偶數條字元線電性連接，且與第二區中第奇數條字元線電性連接。每一電荷儲存層位於所對應的導體柱周圍，以電性隔離所對應的堆疊結構以及導體柱。第一方向與第二方向不同，且與第三方向不同。多數個介電柱位於字元線上。每一介電柱沿著第三方向延伸，其中介電柱與第一區中第奇數條字元線接觸，且與第二區中第偶數條字元線接觸。

在本發明的一實施例中，上述每一第一區的閘極柱結構與介電柱以及所對應的第二區的閘極柱結構與介電柱之間的第三區的堆疊結構的形狀包括鋸齒狀或波浪狀。

在本發明的一實施例中，上述每一導體柱與所對應的電荷儲存層的接觸面積大於或等於電荷儲存層與所對應的堆疊結構的接觸面積。

本發明提供一種記憶元件的製造方法，包括其在基底上形成堆疊層。於堆疊層中形成多數個閘極柱結構與多數個介電柱。閘極柱結構與介電柱在第一方向相互間隔交替，在第二方向相互交替且接觸，且分別自第三方向嵌入於堆疊層中，藉以將堆疊層分隔成沿著第二方向延伸的多數個堆疊結構。第一方向與第二方向不同，且與第三方向不同。每一介電柱在第二方向的側壁與其相鄰的閘極柱結構在第二方向的側壁非共平面。

在本發明的一實施例中，記憶元件的製造方法的步驟如下。提供基底，基底具有多數個第一區、多數個第二區以及多數個第三區。第一區與第二區沿著第一方向相互交替。每一第三區位於相鄰的第一區與第二區之間。於基底上形成多數個字元線。字元線沿著第一方向延伸，且橫越第一區、第二區以及第三區。於每一字元線之間形成隔離結構。每一隔離結構沿著第一方向延伸，且橫越第一區、第二區以及第三區。上述字元線與隔離結構沿著第二方向相互交替。於基底上形成堆疊層。於字元線上的堆疊層中形成多數個第一孔洞。第一孔洞暴露第一區中第偶數條字元線的頂面，且暴露第二區中第奇數條字元線的頂面。於每一第一孔洞中形成閘極柱結構。每一閘極柱結構包括導體柱與電荷儲存層。導體柱與第一區中第偶數條字元線電性連接，且與第二區中第奇數條字元線電性連接。每一電荷儲存層位於所對應的導體柱周圍，電性隔離所對應的堆疊層以及導體柱。於字元線上的堆疊層中形成多數個第二孔洞。第二孔洞暴露第一區中第奇數條字元線的頂面，且暴露第二區中第偶數條字元線的頂面。第二孔洞與閘極柱結構沿著第一方向與第二方向相互交替。每一第二孔洞與其相鄰的閘極柱結構在所對應的隔離結構上互相接觸，使得堆疊層於第三區中形成堆疊結構。堆疊結構沿著第二方向延伸。於每一第二孔洞中形成介電柱。

在本發明的一實施例中，上述每一第一區的閘極柱結構與介電柱以及相鄰的第二區的閘極柱結構與介電柱之間的第三區的堆疊結構的形狀包括鋸齒狀或波浪狀。

在本發明的一實施例中，上述每一導體柱與所對應的電荷儲存層的接觸面積大於或等於電荷儲存層與所對應的堆疊結構的接觸面積。

基於上述，本發明藉由在第一區與第二區中的堆疊層之中嵌入相互交替的多數個閘極柱結構與多數個介電柱，可將堆疊層分隔成多數個堆疊結構（例如是做為位元線）。因此，本發明實施例的記憶元件及其製造方法便可避免位元線通道的彎曲與字元線橋接的問題。另外，介電柱可電性隔離閘極柱結構與堆疊結構，因此可降低相鄰記憶胞之間的干擾，進而提升記憶胞或記憶胞陣列的效能。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1E為依照本發明實施例所繪示的記憶元件之製造流程的上視示意圖。圖2A至圖2E分別為沿圖1A至圖1E之A-A’線的剖面示意圖。

請同時參照圖1A與圖2A，基底100例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底（Semiconductor Over Insulator，SOI）。半導體例如是IVA族的原子，例如矽或鍺。半導體化合物例如是IVA族的原子所形成之半導體化合物，例如是碳化矽或是矽化鍺，或是IIIA族原子與VA族原子所形成之半導體化合物，例如是砷化鎵。基底100具有多數個第一區R1、多數個第二區R2以及多數個第三區R3。第一區R1與第二區R2沿著第一方向D1相互交替。每一第三區R3位於所對應的第一區R1與第二區R2之間。

接著，於基底100上形成多數個字元線104。每一字元線104沿著第一方向D1延伸，且橫越第一區R1、第二區R2以及第三區R3。具體來說，先於基底100上依序形成隔離材料層與字元線材料層（未繪示）。之後，對隔離材料層與字元線材料層進行微影製程與蝕刻製程，以於基底100上形成多數個隔離層102與多數個字元線104。每一隔離層102與每一字元線104沿著第一方向D1延伸，且橫越第一區R1、第二區R2以及第三區R3。上述蝕刻製程可例如是乾式蝕刻製程。乾式蝕刻製程可例如是反應性離子蝕刻法（Reactive Ion Etching，RIE）。在一實施例中，隔離層102的材料可包括絕緣材料，例如是氧化矽或介電常數低於4的低介電常數材料層，其形成方法可利用化學氣相沈積法或熱氧化法來形成。字元線104的材料可包括多晶矽、金屬矽化物、金屬或其組合，其形成方法可利用化學氣相沈積法來形成。金屬矽化物可例如是矽化鎢、矽化鈷、矽化鎳、矽化鈦、矽化銅、矽化鉬、矽化鉭、矽化鉺、矽化鋯、或矽化鉑。

然後，於相鄰的字元線104之間形成隔離結構105。每一隔離結構105沿著第一方向D1延伸，且橫越第一區R1、第二區R2以及第三區R3。具體地說，於基底100上形成隔離結構材料層（未繪示）。之後，對隔離結構材料層進行回蝕刻製程，以於相鄰的字元線104之間形成隔離結構105。每一隔離結構105配置於相鄰兩個字元線104之間，且字元線104與隔離結構105沿著第二方向相互交替，其使得每一字元線104彼此電性隔離。隔離結構105的材料包括氧化矽或介電常數低於4的低介電常數材料層，其形成方法可利用化學氣相沈積法來形成。

請同時參照圖1B與圖2B，於基底100上形成堆疊層106。堆疊層106包括多數個絕緣層106a與多數個導體層106b，其中絕緣層106a與導體層106b沿著第三方向D3交互堆疊。第三方向D3與第一方向D1不同，且與第二方向D2不同。在一實施例中，第三方向D3實質上垂直於第一方向D1與第二方向D2，且第一方向D1實質上垂直於第二方向D2。

在一實施例中，導體層106b的數目可包括8層、16層、32層或更多層。同樣地，絕緣層106a配置於相鄰兩個導體層106b之間，因此，絕緣層106a亦可包括8層、16層、32層或更多層。在一實施例中，絕緣層106a的材料可包括氧化矽、氮化矽或其組合，其形成方法可利用化學氣相沈積法來形成。導體層106b的材料可包括是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可利用化學氣相沈積法。

請同時參照圖1C與圖2C，對堆疊層106進行微影製程與蝕刻製程，以於第一區R1的字元線104上的堆疊層106中形成多數個第一孔洞10。在第一區R1中的第一孔洞10與在第二區R2的第一孔洞10彼此交替設置。更具體地說，第一孔洞10沿著第三方向D3延伸，分別暴露出在第一區R1中的第偶數條字元線104，以及第二區R2中的第奇數條字元線104。在一實施例中，第一孔洞10的形狀可例如是圓形、方形、矩形或任意形狀，只要在經過上述微影製程與蝕刻製程之後，能夠貫穿堆疊層106至裸露出所對應的字元線104的頂面即可。每一第一孔洞10的尺寸可大於或等於所對應的字元線104的寬度，只要每一第一孔洞10不與其相鄰的任一第一孔洞10互相連通即可。上述蝕刻製程可例如是乾式蝕刻製程。乾式蝕刻製程可例如是反應性離子蝕刻法。當在堆疊層106開出第一孔洞10時，其他未形成第一孔洞10的其餘的堆疊層106彼此結構相連，可以互相支撐避免倒塌或彎曲。

請同時參照圖1D與圖2D，於每一第一孔洞10中形成一個閘極柱結構108。在第一區R1中的閘極柱結構108與在第二區R2的閘極柱結構108彼此交替設置。更具體地說，每一閘極柱結構108沿著第三方向D3延伸，其包括電荷儲存層110與導體柱112（例如是做為控制閘極）。導體柱112分别與第一區R1中第偶數條字元線104電性連接，以及第二區R2中第奇數條字元線104電性連接。因此，每一導體柱112可當作與所對應的字元線104的延伸。每一電荷儲存層110位於所對應的導體柱112周圍，以使所對應的堆疊層106的多數個導體層106b以及導體柱112電性隔離。具體來說，於每一第一孔洞10中形成所對應的閘極柱結構108的步驟如下。首先，於基底100上形成電荷儲存材料層（未繪示）。電荷儲存材料層覆蓋堆疊層106的頂面、第一孔洞10的側壁以及字元線104的頂面。接著，在電荷儲存材料層上形成導體材料層。之後，進行化學機械研磨製程或非等向性蝕刻製程，移除部分電荷儲存材料層與導體材料層，以暴露出堆疊層106與字元線104的頂面，於每一第一孔洞10的側壁上形成電荷儲存層110與導體柱112。在一實施例中，電荷儲存材料層的材料可包括氧化層、氮化層或其任意組合的複合層，此複合層可為三層或更多層，本發明並不限於此。電荷儲存材料層的形成方法可以是化學氣相沈積法、熱氧化法等。舉例來說，電荷儲存材料層可包括氧化層/氮化層/氧化層（ONO）、氧化層/氮化層/氧化層/氮化層（ONON）等複合層。在一實施例中，導體材料層的材料可包括多晶矽、金屬矽化物、金屬或其組合，其形成方法可利用化學氣相沈積法來形成。金屬矽化物可例如是矽化鎢、矽化鈷、矽化鎳、矽化鈦、矽化銅、矽化鉬、矽化鉭、矽化鉺、矽化鋯、或矽化鉑。

請同時參照圖1E與圖2E，於堆疊層106中形成多數個介電柱116。在第一區R1中的介電柱116與在第二區R2的介電柱116彼此交替設置。更具體地說，介電柱116位於第一區R1中第奇數條字元線104上以及第二區R2中第偶數條字元線104上。介電柱116沿著第三方向D3延伸。並且，在第一方向D1上，介電柱116與閘極柱結構108相互交替。在第二方向D2上，介電柱116與閘極柱結構108相互交替且接觸，使閘極柱結構108與堆疊結構114電性隔離。

具體來說，首先，對堆疊層106進行微影製程與蝕刻製程，以於字元線104上的堆疊層106中形成多數個第二孔洞20。在第一區R1中的第二孔洞20與在第二區R2的第二孔洞20彼此交替設置。更具體地說，第二孔洞20暴露第一區R1中第奇數條字元線104的表面，且暴露第二區R2中第偶數條字元線104的表面。第二孔洞20與閘極柱結構108在沿著第一方向D1上相互交替，且在沿著第二方向D2上相互交替。每一第二孔洞20的側壁裸露出與其相鄰的閘極柱結構108。在一實施例中，第二孔洞20的形狀可例如是圓形、方形、矩形或任意形狀，只要在經過上述微影製程與蝕刻製程之後，能夠貫穿堆疊層106至裸露出所對應的字元線104的頂面即可。每一第二孔洞20的尺寸可大於或等於所對應的字元線104的寬度，只要每一第二孔洞20可裸露出所對應的閘極柱結構108的側壁即可。在一實施例中，上述蝕刻製程可例如是乾式蝕刻製程。乾式蝕刻製程可例如是反應性離子蝕刻法。在本發明實施例中，當在堆疊層106開出第二孔洞20時，雖然堆疊層106已經被圖案化成長條狀的堆疊結構114，但堆疊結構114彼此之間可藉由結構相連的閘極柱結構108提供支撐，因此可以避免倒塌或彎曲。

接著，於基底100上形成介電材料層（未繪示），介電材料層填入第二孔洞20中。介電材料層的材料可包括氧化矽、氮化矽或其組合，其形成方法可利用化學氣相沈積法來形成。然後，對介電材料層進行平坦化製程，以暴露出閘極柱結構108與堆疊結構114的頂面，其使得第二孔洞20中形成多數個介電柱116。在一實施例中，平坦化製程可例如是化學機械研磨（CMP）製程。

在以上的實施例中，藉由在第一區R1與第二區R2中的堆疊層106之中嵌入介電柱116與閘極柱結構108，可將堆疊層106分隔成多數個堆疊結構114。堆疊結構114沿著第二方向D2延伸，位於第一區R1與第二區R2之間的第三區R3中，且橫越多數個字元線104與多數個隔離結構105。當介電柱116與閘極柱結構108任一者不是呈矩形且尺寸不同時，每一介電柱116在第二方向D2的側壁與其相鄰的閘極柱結構108在第二方向D2的側壁非共平面，使得堆疊結構114的側壁不是平面，其側壁的形狀包括鋸齒狀或波浪狀。

此外，每一閘極柱結構108與其相對應的堆疊結構114構成記憶胞串。每一個記憶胞串無論是與第一方向D1上相鄰的記憶胞串之間，或是與第二方向D2上相鄰的記憶串之間皆設置介電柱116。因此介電柱116可用以電性隔離相鄰兩個記憶胞，其可降低相鄰兩個記憶胞之間的干擾，進而提升記憶胞或記憶胞陣列的效能。

雖然，在以上的實施例中，是先在堆疊層中嵌入彼此相互交替的多數個閘極柱結構，再嵌入彼此相互交替的多數個介電柱，以將堆疊層分隔成多數個長條狀的堆疊結構來說明。然而，本發明的實施例並不以此為限，在其他的實施例中，亦可以先在堆疊層中嵌入彼此相互交替的多數個介電柱，再嵌入彼此相互交替多數個閘極柱結構，以將堆疊層分隔成多數個長條狀的堆疊結構。

請同時參照圖1E與圖2E，本發明實施例之記憶元件包括基底100、多數個字元線104、多數個隔離結構105、多數個閘極柱結構108、多數個堆疊結構114（例如是做為多數個位元線）以及多數個介電柱116。

基底100具有多數個第一區R1、多數個第二區R2以及多數個第三區R3。第一區R1與第二區R2沿著第一方向D1相互交替。每一第三區R3位於所對應的第一區R1與第二區R2之間。多數個字元線104位於基底100上。每一字元線104沿著第一方向D1延伸，且橫越第一區R1、第二區R2以及第三區R3。多數個隔離結構105位於相鄰兩個字元線104之間的基底100上。每一隔離結構105沿著第一方向D1延伸，且橫越第一區R1、第二區R2以及第三區R3。

多數個堆疊結構114（例如是做為位元線）位於第三區R3的基底100上。每一堆疊結構114沿著第二方向D2延伸，且橫越字元線104與隔離結構105。堆疊結構114包括多數個絕緣層114a與多數個導體層114b。絕緣層114a與導體層114b沿著第三方向D3交互堆疊（如圖2E所示）。每一堆疊結構114的兩側，分別設置彼此相對的閘極柱結構108與介電柱116，且在堆疊結構114任一側的閘極柱結構108與介電柱116彼此相互交替設置。

多數個閘極柱結構108彼此相互交替設置，位於堆疊結構114兩側的第一區R1與第二區R2中的字元線104上。更具體地說，每一閘極柱結構108沿著第三方向D3延伸。每一閘極柱結構108包括電荷儲存層110與導體柱112（例如是做為控制閘極）。在第一區R1中的導體柱112設置在第偶數條字元線104上並與其電性連接，在第二區R2中的導體柱112設置在第奇數條字元線104上並與其電性連接。每一電荷儲存層110位於所對應的導體柱112周圍，以電性隔離所對應的堆疊結構114以及導體柱112。第一方向D1與第二方向D2不同，且與第三方向D3不同。在一實施例中，第三方向D3實質上垂直於第一方向D1與第二方向D2，且第一方向D1實質上垂直於第二方向D2。

多數個介電柱116彼此相互交替設置，位於堆疊結構114兩側的第一區R1與第二區R2中的字元線104上。更具體地說，介電柱116沿著第三方向D3延伸。在第一區R1中的介電柱116設置在第奇數條字元線104上並其接觸，在第二區R2中的介電柱116設置在第偶數條字元線104上並與其接觸。

在第二方向D2上，閘極柱結構108與介電柱116相互交替且彼此接觸。藉由介電柱116，相鄰的閘極柱結構108之間彼此電性隔離。而在第一方向D1上，閘極柱結構108與介電柱116間隔相互交替。亦即，每一閘極柱結構108位於相鄰的兩個介電柱116之間，其兩側分別設置著堆疊結構114。每一閘極柱結構108與其相鄰的堆疊結構114可建構一個具有單閘極結構的記憶胞串。換言之，本實施例之每一個記憶體串可藉由單閘極結構來控制。

另外，請參照圖1E，在本發明實施例中，介電柱116可以在形成的過程中控制其輪廓，使得所形成的介電柱116與閘極柱結構108的接觸面，具有傾斜或弧形的輪廓。藉此，以記憶胞串M為例，每一導體柱112與所對應的電荷儲存層110的接觸面積S1可大於或等於電荷儲存層110與所對應的堆疊結構114的接觸面積S2。較大的接觸面積S1可使得記憶胞M的電性控制較佳。

綜上所述，本發明實施例藉由在堆疊層中嵌入彼此相互交替的多數個閘極柱結構與多數個介電柱，將堆疊層分隔成多數個長條狀的堆疊結構。由於閘極柱結構以及介電柱均是以開孔再回填所需材料的方式來形成，因此，當堆疊層開出孔洞時，其他未形成孔洞的相同材料或不同材料可彼此互相提供支撐，避免倒塌或彎曲。因此，本發明實施例的記憶元件及其製造方法便可避免位元線通道的彎曲與字元線橋接的問題。

再者，介電柱可隔離彼此相鄰的閘極柱結構與彼此相鄰的堆疊結構，亦即，介電柱可以電性隔離相鄰兩個記憶胞。因此，可以有效降低相鄰記憶胞之間的干擾，進而提升記憶胞或記憶胞陣列的效能。

此外，本發明實施例可將每一導體柱與所對應的電荷儲存層的接觸面積控制為大於或等於電荷儲存層與所對應的堆疊結構的接觸面積，使得其所對應的記憶胞具有較佳的電性控制。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、20‧‧‧孔洞
100‧‧‧基底
102‧‧‧隔離層
104‧‧‧字元線
105‧‧‧隔離結構
106‧‧‧堆疊層
106a、114b‧‧‧導體層
106b、114a‧‧‧絕緣層
108‧‧‧閘極柱結構
110‧‧‧電荷儲存層
112‧‧‧導體柱
114‧‧‧堆疊結構
116‧‧‧介電柱
D1、D2、D3‧‧‧方向
M‧‧‧記憶胞
R1、R2、R3‧‧‧區
S1、S2‧‧‧面積

圖1A至圖1E為依照本發明實施例所繪示的記憶元件之製造流程的上視示意圖。 圖2A至圖2E分別為沿圖1A至圖1E之A-A’線的剖面示意圖。

20‧‧‧孔洞

104‧‧‧字元線

105‧‧‧隔離結構

108‧‧‧閘極柱結構

114‧‧‧堆疊結構

116‧‧‧介電柱

D1、D2‧‧‧方向

M‧‧‧記憶胞

R1、R2、R3‧‧‧區

S1、S2‧‧‧面積

Claims (10)

1. 一種記憶元件，包括：多數個字元線，沿著一第一方向延伸並沿著一第二方向排列；多數個閘極柱結構與多數個介電柱，分別位於該些字元線上，該些閘極柱結構與該些介電柱在該第一方向間隔相互交替，在該第二方向相互交替且接觸，且自一第三方向嵌入於一堆疊層中，藉以將該堆疊層分隔成多數個堆疊結構，其中每一閘極柱結構包括一導體柱以及一電荷儲存層，該電荷儲存層位於該導體柱周圍，以電性隔離所對應的該堆疊結構以及該導體柱，其中每一堆疊結構包括多數個絕緣層與多數個位元線，該些絕緣層與該些位元線沿著該第三方向交互堆疊，其中該第一方向與該第二方向不同，且與該第三方向不同，且每一介電柱在該第二方向的側壁與其相鄰的該閘極柱結構在該第二方向的側壁非共平面。
2. 如申請專利範圍第1項所述的記憶元件，其中每一介電柱在該第一方向的寬度大於或等於其相鄰的該閘極柱結構在該第一方向的寬度。
3. 如申請專利範圍第1項所述的記憶元件，其中每一導體柱與所對應的該電荷儲存層的接觸面積大於或等於該電荷儲存層與所對應的該堆疊結構的接觸面積。
4. 一種記憶元件，包括： 一基底，具有多數個第一區、多數個第二區以及多數個第三區，其中該些第一區與該些第二區沿著一第一方向相互交替，每一第三區位於所對應的該第一區與該第二區之間；多數個字元線，位於該基底上，其中每一字元線沿著該第一方向延伸，且橫越該些第一區、該些第二區以及該些第三區；多數個隔離結構，位於相鄰兩個字元線之間的該基底上，其中每一隔離結構沿著該第一方向延伸，且橫越該些第一區、該些第二區以及該些第三區；多數個堆疊結構，位於該些第三區的該基底上，每一堆疊結構沿著一第二方向延伸，且橫越該些字元線與該些隔離結構；多數個閘極柱結構，位於該些字元線上，每一閘極柱結構沿著一第三方向延伸，其中該些閘極柱結構包括：多數個導體柱，其中該些導體柱與該些第一區中第偶數條字元線電性連接，且與該些第二區中第奇數條字元線電性連接；以及多數個電荷儲存層，其中每一電荷儲存層位於所對應的該導體柱周圍，以電性隔離所對應的該堆疊結構以及該導體柱，其中該第一方向與該第二方向不同，且與該第三方向不同；以及多數個介電柱，位於該些字元線上，每一介電柱沿著該第三方向延伸，其中該些介電柱與該些第一區中第奇數條字元線接觸，且與該些第二區中第偶數條字元線接觸。
5. 如申請專利範圍第4項所述的記憶元件，其中每一第一區 的該些閘極柱結構與該些介電柱以及相鄰的該第二區的該些閘極柱結構與該些介電柱之間的該第三區的該堆疊結構的側壁的形狀包括鋸齒狀或波浪狀。
6. 如申請專利範圍第4項所述的記憶元件，其中每一導體柱與所對應的該電荷儲存層的接觸面積大於或等於該電荷儲存層與所對應的該堆疊結構的接觸面積。
7. 一種記憶元件的製造方法，包括：提供一基底，該基底具有多數個第一區、多數個第二區以及多數個第三區，其中該些第一區與該些第二區沿著一第一方向相互交替，每一第三區位於所對應的該第一區與該第二區之間；於該基底上形成多數個字元線，每一字元線沿著該第一方向延伸，且橫越該些第一區、該些第二區以及該些第三區；於相鄰的字元線之間形成一隔離結構，每一隔離結構沿著該第一方向延伸，且橫越該些第一區、該些第二區以及該些第三區，其中該些字元線與該些隔離結構沿著一第二方向相互交替；在該基底上形成一堆疊層；以及於該堆疊層中形成多數個閘極柱結構與多數個介電柱，使得該些閘極柱結構與該些介電柱分別位於該些字元線上，該些閘極柱結構與該些介電柱在該第一方向相互間隔交替，在該第二方向相互交替且接觸，且分別自一第三方向嵌入於該堆疊層中，藉以將該堆疊層分隔成沿著該第二方向延伸的多數個堆疊結構，其中每一閘極柱結構包括一導體柱以及一電荷儲存層，該電 荷儲存層位於該導體柱周圍，以電性隔離所對應的該堆疊結構以及該導體柱，其中每一堆疊結構包括多數個絕緣層與多數個位元線，該些絕緣層與該些位元線沿著該第三方向交互堆疊，其中該第一方向與該第二方向不同，且與該第三方向不同，且每一介電柱在該第二方向的側壁與其相鄰的該閘極柱結構在該第二方向的側壁非共平面。
8. 如申請專利範圍第7項所述的記憶元件的製造方法，其中於該堆疊層中形成該些閘極柱結構與該些介電柱的方法包括：於該些字元線上的該堆疊層中形成多數個第一孔洞，該些第一孔洞暴露該些第一區中第偶數條字元線的頂面，且暴露該些第二區中第奇數條字元線的頂面；於每一第一孔洞中形成該閘極柱結構，其中該些閘極柱結構的該些導體柱與該些第一區中第偶數條字元線電性連接，且與該些第二區中第奇數條字元線電性連接；以及於該些字元線上的該堆疊層中形成多數個第二孔洞，該些第二孔洞暴露該些第一區中第奇數條字元線的頂面，且暴露該些第二區中第偶數條字元線的頂面，其中該些第二孔洞與該些閘極柱結構沿著該第一方向與該第二方向相互交替，每一第二孔洞與其相鄰的該閘極柱結構在所對應的該隔離結構上互相接觸，使得該堆疊層於該些第三區中形成該些堆疊結構，其中該些堆疊結構沿著該第二方向延伸；以及 於每一第二孔洞中形成該介電柱。
9. 如申請專利範圍第7項所述的記憶元件的製造方法，其中每一第一區的該些閘極柱結構與該些介電柱以及相鄰的該第二區的該些閘極柱結構與該些介電柱之間的該第三區的該堆疊結構的側壁的形狀包括鋸齒狀或波浪狀。
10. 如申請專利範圍第7項所述的記憶元件的製造方法，其中每一導體柱與所對應的該電荷儲存層的接觸面積大於或等於該電荷儲存層與所對應的該堆疊結構的接觸面積。