TWI549227B - 記憶元件及其製造方法 - Google Patents

Description

記憶元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶元件及其製造方法。

隨著科技日新月異，電子元件的進步增加了對更大儲存能力的需要。為了增加儲存能力，記憶元件變得更小且積集度變得更高。因此，三維記憶元件已逐漸受到業界的高度關注。

然而，隨著記憶元件的尺寸變小以及積極度的提高，字元線與位元線之間產生的電容效應（capacitance effect）也愈趨明顯，其所造成的程式化干擾（program disturb）可能會影響記憶胞或記憶胞陣列的效能。因此，如何減少字元線與位元線之間的電容效應，以避免其所造成的干擾現象，為當前所需研究的課題。

本發明提供一種記憶元件及其製造方法，可減少字元線與位元線之間的電容效應，進而避免電容效應所造成的干擾現象。

本發明提供一種記憶元件。記憶元件包括基底、多個堆疊結構、多個導體柱、多個電荷儲存層以及多個第三導體層。上述堆疊結構位於基底上，堆疊結構沿著第一方向排列且沿著第二方向延伸，其中每一堆疊結構包括多個第一導體層和多個介電層沿著第三方向相互交替堆疊。每一導體柱位於相鄰兩個堆疊結構之間的基底上。每一電荷儲存層位於堆疊結構與導體柱之間。每一第三導體層沿著第一方向延伸並與堆疊結構交錯於多個交錯區域，且覆蓋部分堆疊結構和導體柱的頂部。堆疊結構與第三導體層交錯的每一交錯區域具有空氣間隙，且空氣間隙沿著第三方向延伸。

在本發明的一實施例中，上述每一空氣間隙沿著第三方向延伸且具有相互交替的多個寬部和多個窄部。

在本發明的一實施例中，上述寬部位於介電層中，窄部位於第一導體層中。

在本發明的一實施例中，上述第一導體層做為位元線，且導體柱和第三導體層做為字元線。

本發明又提供一種記憶元件。記憶元件包括基底、多個堆疊層、多個導體柱、多個電荷儲存層以及多個第三導體層。上述堆疊層位於基底上，堆疊層沿著第一方向排列且沿著第二方向延伸，其中每一堆疊層包括多個第一導體層沿著第三方向以間隔堆疊。每一導體柱位於相鄰兩個堆疊層之間的基底上。每一電荷儲存層位於堆疊層與導體柱之間。每一第三導體層沿著第一方向延伸並與堆疊結構交錯於多個交錯區域，且覆蓋部分堆疊層和導體柱的頂部。堆疊層與第三導體層交錯的每一交錯區域具有空氣間隙，空氣間隙沿著第三方向延伸，且每一空氣間隙沿著第三方向具有彼此連通且相互交替排列的多個寬部和多個窄部，每一窄部位於第一導體層中，每一寬部位於相鄰兩個第一導體層之間，裸露出相鄰兩個第一導體層的部分側壁以及介於相鄰兩個第一導體層之間的電荷儲存層的側壁。

本發明提供一種記憶元件的製造方法，其包括以下步驟。於基底上形成多個堆疊結構，堆疊結構沿著第一方向排列且沿著第二方向延伸，其中每一堆疊結構包括多個第一導體層和多個介電層沿著第三方向相互交替堆疊。於相鄰兩個堆疊結構之間的基底上形成多個導體柱。於堆疊結構與導體柱之間形成多個電荷儲存層。形成多個第三導體層，每一第三導體層沿著第一方向延伸並與堆疊結構交錯於多個交錯區域，且覆蓋部分堆疊結構和導體柱的頂部。每一交錯區域的第三導體層具有開口。移除每一開口下方的部分堆疊結構以於堆疊結構與第三導體層交錯的每一交錯區域形成空氣間隙，空氣間隙沿著第三方向延伸。

在本發明的一實施例中，上述每一空氣間隙沿著該第三方向延伸且具有相互交錯的多個寬部和多個窄部。

在本發明的一實施例中，上述寬部位於介電層中，窄部位於第一導體層中。

在本發明的一實施例中，更包括移除每一交錯區域中堆疊結構中的介電層。

在本發明的一實施例中，上述移除部分堆疊結構的方法包括等向性蝕刻法、非等向性蝕刻法或其組合。

基於上述，本發明藉由在堆疊結構中形成空氣間隙，利用空氣的絕緣效果，降低堆疊結構中導體層之間所產生的電容效應。藉此避免電容效應所導致的程式化干擾，進而提升記憶胞或記憶胞陣列的效能。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1G為依照本發明一實施例所繪示的記憶元件的製造方法的上視圖。圖2A至圖2G為分別沿圖1A至圖1G之A-A’線所繪示的記憶元件的製造方法的剖面示意圖。

請同時參照圖1A和圖2A，記憶元件100的製造方法。首先提供基底10。基底10可包括半導體材料、絕緣體材料、導體材料或上述材料的任意組合。基底10的材質例如是選自於由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的群組中的至少一種物質所構成的材質或任何適合用於本發明製程的物理結構。基底10包括單層結構或多層結構。此外，也可使用絕緣層上矽（silicon on insulator，SOI）基底。基底10例如是矽或矽化鍺。

請同時參照圖1B和圖2B，於基底10上形成堆疊層11。堆疊層11例如是包括多層第一導體層14以及多層介電層16所構成。堆疊層11例如是以多層第一導體層14與多層介電層16以相互交替的方式往基底10上方堆疊構成。在一實施例中，堆疊層11例如是8層、16層、32層或更多層堆疊構成，但本發明不以此為限。第一導體層14的材料包括未摻雜的半導體或是經摻雜的半導體，例如是多晶矽或是摻雜的多晶矽。第一導體層14的厚度例如是介於100埃至500埃之間。第一導體層14的形成方法包括化學氣相沈積法。在一實施例中，第一導體層14例如是做為記憶元件100的位元線或字元線。介電層16的材料包括氧化物、氮化物、氮氧化物或是介電常數小於4的低介電常數材料。介電層16的厚度例如是介於100埃至500埃之間。介電層16的形成方法例如是熱氧化法或化學氣相沈積法。

請繼續參照圖1B和圖2B，堆疊層11可以選擇性地更包括硬罩幕層18。硬罩幕層18例如是位於堆疊層11的最上層，但本發明不以此為限。硬罩幕層18可為單層或多層。硬罩幕層18的材料例如是氧化矽、氮化矽或其他合適的材料。形成硬罩幕層18的方法包括化學氣相沈積法或有機金屬化學氣相沈積法（MOCVD）。

請同時參照圖1C和圖2C，圖案化堆疊層11，以形成沿著第一方向D1排列且沿著第二方向D2延伸的多個堆疊結構12。第一方向D1與第二方向D2不同，且相鄰兩個堆疊結構12之間具有沿著第二方向D2延伸的溝渠T。在一實施例中，第一方向D1與第二方向D2實質上垂直。在一實施例中，多個堆疊結構12包括多個圖案化的第一導體層14a和多個圖案化的介電層16a沿著第三方向D3相互交替堆疊。在另一實施例中，多個堆疊結構12包括沿著第三方向D3相互交替堆疊的多個圖案化的第一導體層14a和多個圖案化的介電層16a，以及位於堆疊結構12的最上層的圖案化的硬罩幕層18a。第三方向D3與第一方向D1和第二方向D2皆不同。在一實施例中，第三方向D3與第一方向D1實質上垂直，且第三方向D3與第二方向D2實質上垂直。圖案化堆疊層11的方法例如是微影與蝕刻法。蝕刻法例如是乾式蝕刻法。乾式蝕刻法可以是濺鍍蝕刻、反應性離子蝕刻等。溝渠T的形狀可為任意形狀，例如是V型、U型、菱形或其組合。

請同時參照圖1D和圖2D，在溝渠T的側壁和底部形成電荷儲存層22。電荷儲存層22例如是介電層。電荷儲存層22可以為複合層，舉例來說，電荷儲存層22例如是包括氧化物層、氮化物層或其組合所構成的複合層。更具體地說，電荷儲存層22的材料包括氮化矽、氧化矽或其組合。在一實施例中，電荷儲存層22例如是由氧化層/氮化層/氧化層（Oxide/Nitride/Oxide，ONO）所構成的複合層。電荷儲存層22的厚度例如是介於100埃至400埃之間，但本發明不以此為限。電荷儲存層22的形成方法例如是熱氧化法或化學氣相沈積法。

請繼續參照圖1D和圖2D，形成第二導體層24，以填滿溝渠T。第二導體層24的材料例如是多晶矽、摻雜的多晶矽、金屬、金屬合金或其組合。金屬例如是鎢。金屬合金例如是鋁矽合金。形成第二導體層24的方法例如是化學氣相沈積法。在一實施例中，在形成第二導體層24之前可以先在溝渠T的側壁與底部形成阻障層。阻障層的材料例如是包括鈦、氮化鈦、鉭、氮化鉭、或其組合。阻障層的厚度例如是介於10埃至200埃之間。阻障層的形成方法例如是化學氣相沈積法。但本發明不限於此。

在進行圖案化電荷儲存層22和第二導體層24之前可以更包括進行化學機械研磨（Chemical-Mechanical Polishing，CMP）法，以移除部分電荷儲存層22和第二導體層24並裸露出位於堆疊結構12的最上層的圖案化的硬罩幕層18a。

請參照圖1E和圖2E。接著，圖案化電荷儲存層22和第二導體層24，形成多個圖案化的電荷儲存層22a和導體柱24a。圖案化電荷儲存層22和第二導體層24的方法例如是微影與蝕刻法。蝕刻法例如是乾式蝕刻法。乾式蝕刻法可以是濺鍍蝕刻、反應性離子蝕刻等。導體柱24a例如是做為記憶元件的字元線或位元線。

請繼續參照圖1E和圖2E，於相鄰兩個導體柱24a之間的基底上形成介電柱26，介電柱26沿著第三方向D3延伸，且與導體柱24a沿著第二方向D2相互交替，以電性隔離導體柱24a與堆疊結構12。介電柱26的材料例如包括氧化矽、氮化矽或其組合。介電柱26的形成方法例如是先在溝渠T的基底10上填入介電材料層，接著進行化學機械研磨法，移除圖案化的硬罩幕層18a、圖案化的電荷儲存層22a和導體柱24a上的介電材料層，以形成介電柱26。但本發明不限於此。

接著，形成第三導體層34（未繪示），覆蓋堆疊結構12、導體柱24a和介電柱26。第三導體層34的材料、形成方法與上述第二導體層24相同，在此不再贅述。

請同時參照圖1F和圖2F，圖案化第三導體層34，移除覆蓋部分堆疊結構12以及介電柱26的第三導體層34以形成圖案化的第三導體層34a。也就是說，圖案化的第三導體層34a沿著第一方向D1延伸，覆蓋部分堆疊結構12及導體柱24a的頂部，其中圖案化的第三導體層34a與堆疊結構12交錯於交錯區域R。圖案化第三導體層34的方法例如是微影與蝕刻法。蝕刻法例如是乾式蝕刻法。乾式蝕刻法可以是濺鍍蝕刻、反應性離子蝕刻等。在一實施例中，圖案化的第三導體層34a例如是做為記憶元件100的位元線或字元線。

在一具體實施例中，導體柱24a和圖案化的第三導體層34a是做為記憶元件的字元線；位於堆疊結構12中的圖案化的第一導體層14a是做為記憶元件的位元線。在另一具體實施例中，導體柱24a和圖案化的第三導體層34a是做為記憶元件的位元線；位於堆疊結構12中的圖案化的第一導體層14a是做為記憶元件的字元線。但本發明不限於此。

請同時參照圖1G和圖2G，對圖案化的第三導體層34a與堆疊結構12交錯的多個交錯區域R進行微影與蝕刻製程，以於交錯區域R中形成多個空氣間隙40。更具體地說，在每一交錯區域R的圖案化的第三導體層34a具有開口30，移除每一開口30下方的部分堆疊結構12以形成空氣間隙40，空氣間隙40沿著第三方向D3延伸。也就是說，於交錯區域R中，空氣間隙40沿著第三方向D3貫穿圖案化的第三導體層34b和圖案化的堆疊結構12a。在一實施例中，空氣間隙40的為柱狀，例如是方柱狀、圓柱狀或橢圓柱狀。空氣間隙40的沿著第一方向D1的寬度w1例如是介於100埃至300埃之間，空氣間隙40的沿著第二方向D2的寬度w2例如是介於100埃至300埃之間。形成空氣間隙40的蝕刻方法包括等向性蝕刻、非等向性蝕刻或其組合。在一實施例中，形成空氣間隙40的蝕刻方法為非等向性蝕刻，例如是乾式蝕刻法。乾式蝕刻法可以是電漿蝕刻法。在另一實施例中，形成空氣間隙40的蝕刻方法為等向性蝕刻，例如是溼式蝕刻法。溼式蝕刻法例如是使用氫氟酸（HF）或緩衝氧化物蝕刻液。但本發明不限於此。

圖3A和圖3B為依照本發明另一實施例分別沿圖1G之A-A’線和B-B’線所繪示的記憶元件的剖面示意圖。

請參照圖3A和圖3B，在另一實施例中，由於圖案化的堆疊結構12a中圖案化的介電層16a對圖案化的第一導體層14a具有高選擇性蝕刻比，因此，經微影與蝕刻製程後的多個交錯區域R，可在圖案化的介電層16b中形成較大的空氣間隙（寬部）40a，而在圖案化的第一導體層14b中形成較小的空氣間隙（窄部）40b。更具體地說，空氣間隙40沿著第三方向D3延伸且具有相互交替的多個寬部40a和多個窄部40b。在一具體實施例中，寬部40a位於圖案化的介電層16b中，窄部40b位於圖案化的第一導體層14b中，且寬部40a和窄部40b沿著第三方向D3彼此相互交替排列。舉例來說，寬部40a沿著第一方向D1的最大寬度w3介於300埃至500埃之間；窄部40b沿著第一方向D1的最大寬度w4介於200埃至400埃之間。在另一實施例中，寬部40a沿著第二方向D2的最大寬度w5介於300埃至500埃之間；窄部40b沿著第二方向D2的最大寬度w6介於200埃至400埃之間。寬部40a的形狀例如包括圓形、橢圓形、矩形、長方形或其組合。

圖4為依照本發明又一實施例沿圖1F之A-A’線所繪示的記憶元件的剖面示意圖。

請參照圖4，在另一實施例中，由於圖案化的堆疊結構12a中，圖案化的介電層16a對圖案化的第一導體層14a具有高選擇性蝕刻比。在進行用於形成空氣間隙的蝕刻製程後，位於交錯區域R中的圖案化的介電層14a可能完全被蝕刻移除。也就是說，在此實施例中，位於交錯區域R的圖案化的堆疊結構12c包括沿著第三方向D3以一間隔堆疊的多個圖案化的第一導體層14b。相鄰兩個圖案化的第一導體層14b之間為空氣間隙40的寬部40a。更具體地說，在此實施例中，位於交錯區域R的圖案化的堆疊結構12c由圖案化的第一導體層14b構成。相鄰兩個圖案化的第一導體層14b之間為空氣間隙40的寬部40a。在第三方向D3的圖案化的堆疊結構12c是由圖案化的第一導體層14b和空氣間隙40的寬部40a相互交替排列。換言之，圖案化的介電層16a已不存在，因此空氣間隙40的寬部40a，裸露出相鄰兩個圖案化的第一導體層14b的部分側壁以及介於相鄰兩個圖案化的第一導體層14b之間的圖案化電荷儲存層22a的側壁。

值得一提的是，由於空氣的介電常數接近於1，其絕緣效果佳。因此，圖案化的介電層中的空氣間隙，或是取代圖案化的介電層的空氣間隙寬部，可降低相鄰兩個第一導體層之間以及第一導體層與導體柱之間所產生的電容效應，進而減少電容效應所造成的程式化干擾，提升記憶胞或記憶胞陣列的效能。

以下，將利用圖1G和2G針對本發明的記憶元件的結構進行說明。如圖1G和2G所示，本發明的記憶元件100包括基底10、多個圖案化的堆疊結構12a、多個導體柱24a、多個圖案化的電荷儲存層22a以及多個圖案化的第三導體層34b。堆疊結構12a位於基底10上，堆疊結構12a沿著第一方向D1排列且沿著第二方向D2延伸，其中堆疊結構12a包括多個圖案化的第一導體層14b和多個圖案化的介電層16b沿著第三方向D3相互交替堆疊。導體柱24a位於相鄰兩個堆疊結構12a之間的基底10上。每一電荷儲存層22a位於堆疊結構12a與導體柱24a之間。每一第三導體層34b沿著第一方向D1延伸且與堆疊結構12a交錯於交錯區域R，並覆蓋部分堆疊結構12a和導體柱24a的頂部。堆疊結構12a與第三導體層34b交錯的每一交錯區域R具有空氣間隙40，空氣間隙40沿著第三方向D3延伸。

在一實施例中，本發明的記憶元件100如圖2G所示，空氣間隙40為圓柱狀。本發明不以此為限。空氣間隙40沿著第三方向D3貫穿第三導體層34b、硬罩幕層18a以及堆疊結構12b。空氣間隙40的形狀、寬度、形成方法如上所述，在此不再贅述。

在另一實施例中，本發明的記憶元件200如圖3A所示，每一空氣間隙40沿著第三方向D3延伸且具有相互交替的多個寬部40a和多個窄部40b。更具體地說，寬部40a位於介電層16b中，窄部40b位於第一導體層14b中。本發明不限於此。寬部40a的形狀、寬度和形成方法如上所述，在此不再贅述。

在又一實施例中，本發明的記憶元件300如圖4所示，此實施例與圖3A不同的地方在於交錯區域R中的圖案化介電層16b已完全蝕刻。也就是說，位於交錯區域R的堆疊結構12c中，沿著第三方向D3延伸的多個第一導體層14b，相鄰兩個第一導體層14b之間為空氣間隙40的寬部40a，介電層16b已不存在。本發明不限於此。寬部40a的形狀、寬度和形成方法如上所述，在此不再贅述。空氣間隙40裸露出相鄰兩個第一導體層14b的部分側壁以及介於相鄰兩個第一導體層14b之間的該電荷儲存層22a的側壁。

本發明的記憶元件及其製造方法可應用於三維垂直閘極記憶（3D vertical gate）胞或其他三維非揮發性記憶元件，但本發明不以此為限。

綜上所述，本發明在堆疊結構中形成空氣間隙，由於空氣的介電常數接近於1，利用空氣做為絕緣層具有良好的絕緣效果。本發明不僅可在堆疊結構中形成柱狀或圓柱狀的空氣間隙，本發明利用堆疊結構中的介電層與導體層之間具有高選擇性蝕刻比，亦可在堆疊結構中形成具有多個相互交替的寬部和窄部的空氣間隙。甚至更進一步，將堆疊結構中的介電層完全蝕刻，以空氣間隙取代，達到更好的絕緣效果。因此，本發明藉由在堆疊結構中形成空氣間隙，可降低堆疊結構中導體層之間以及堆疊結構中導體層與導體柱之間所產生的電容效應。藉此避免電容效應所導致的程式化干擾，進而提升記憶胞或記憶胞陣列的效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧基底
11‧‧‧堆疊層
12、12a、12b、12c‧‧‧堆疊結構
14、14a、14b‧‧‧第一導體層
16、16a、16b‧‧‧介電層
18、18a、18b‧‧‧硬罩幕層
22、22a‧‧‧電荷儲存層
24‧‧‧第二導體層
24a‧‧‧導體柱
26‧‧‧介電柱
30‧‧‧開口
34、34a、34b‧‧‧第三導體層
40‧‧‧空氣間隙
40a‧‧‧寬部
40b‧‧‧窄部
100、200、300‧‧‧記憶元件
w1、w2、w3、w4、w5、w6‧‧‧寬度
D1、D2、D3‧‧‧方向
T‧‧‧溝渠
R‧‧‧區域

圖1A至圖1G為依照本發明一實施例所繪示的記憶元件的製造方法的上視圖。 圖2A至圖2G為分別沿圖1A至圖1G之A-A’線所繪示的記憶元件的製造方法的剖面示意圖。 圖3A和圖3B為依照本發明另一實施例分別沿圖1G之A-A’線和B-B’線所繪示的記憶元件的剖面示意圖。 圖4為依照本發明又一實施例沿圖1F之A-A’線所繪示的記憶元件的剖面示意圖。

10‧‧‧基底

12a‧‧‧堆疊結構

14b‧‧‧第一導體層

16b‧‧‧介電層

18b‧‧‧硬罩幕層

22a‧‧‧電荷儲存層

24a‧‧‧導體柱

30‧‧‧開口

34b‧‧‧第三導體層

40‧‧‧空氣間隙

100‧‧‧記憶元件

w1‧‧‧寬度

D1、D3‧‧‧方向

R‧‧‧區域

Claims (10)

1. 一種記憶元件，包括： 多個堆疊結構位於一基底上，該些堆疊結構沿著一第一方向排列且沿著一第二方向延伸，其中每一堆疊結構包括多個第一導體層和多個介電層沿著一第三方向相互交替堆疊； 多個導體柱，每一導體柱位於相鄰兩個堆疊結構之間的該基底上； 多個電荷儲存層，每一電荷儲存層位於該些堆疊結構與該些導體柱之間；以及 多個第三導體層，每一第三導體層沿著該第一方向延伸，與該些堆疊結構交錯於多個交錯區域，且覆蓋部分該些堆疊結構和該些導體柱的頂部， 其中該些堆疊結構與該些第三導體層交錯的每一交錯區域具有一空氣間隙，且該空氣間隙沿著該第三方向延伸。
2. 如申請專利範圍第1項所述之記憶元件，其中每一空氣間隙沿著該第三方向延伸且具有相互交替的多個寬部和多個窄部。
3. 如申請專利範圍第2項所述之記憶元件，其中該些寬部位於該些介電層中，該些窄部位於該些第一導體層中。
4. 如申請專利範圍第1項所述之記憶元件，其中該些第一導體層做為位元線，且該些導體柱和該些第三導體層做為字元線。
5. 一種記憶元件，包括： 多個堆疊層位於一基底上，該些堆疊層沿著一第一方向排列且沿著一第二方向延伸，其中每一堆疊層包括多個第一導體層沿著一第三方向以一間隔堆疊； 多個導體柱，每一導體柱位於相鄰兩個堆疊層之間的該基底上； 多個電荷儲存層，每一電荷儲存層位於該些堆疊層與該些導體柱之間；以及 多個第三導體層，每一第三導體層沿著該第一方向延伸，與該些堆疊結構交錯於多個交錯區域，且覆蓋部分該些堆疊層和該些導體柱的頂部， 其中該些堆疊層與該些第三導體層交錯的每一交錯區域具有一空氣間隙，且該空氣間隙沿著該第三方向延伸，且每一空氣間隙沿著該第三方向具有彼此連通且相互交替排列的多個寬部和多個窄部，每一窄部位於該些第一導體層中，每一寬部位於相鄰兩個第一導體層之間，裸露出相鄰兩個第一導體層的部分側壁以及介於相鄰兩個第一導體層之間的該電荷儲存層的側壁。
6. 一種記憶元件的製造方法，包括： 於一基底上形成多個堆疊結構，該些堆疊結構沿著一第一方向排列且沿著一第二方向延伸，其中每一堆疊結構包括多個第一導體層和多個介電層沿著一第三方向相互交替堆疊； 於相鄰兩個堆疊結構之間的該基底上形成多個導體柱； 於該些堆疊結構與該些導體柱之間形成多個電荷儲存層； 形成多個第三導體層，每一第三導體層沿著該第一方向延伸，與該些堆疊結構交錯於多個交錯區域，且覆蓋部分該些堆疊結構和該些導體柱的頂部，其中在每一交錯區域的該第三導體層具有一開口；以及 移除每一開口下方的部分該些堆疊結構，以於該些堆疊結構與該些第三導體層交錯的每一交錯區域形成一空氣間隙，且該空氣間隙沿著該第三方向延伸。
7. 如申請專利範圍第6項所述之記憶元件的製造方 法，其中每一空氣間隙沿著該第三方向延伸且具有相互交錯的多個寬部和多個窄部。
8. 如申請專利範圍第7項所述之記憶元件的製造方 法，其中該些寬部位於該些介電層中，該些窄部位於該些第一導體層中。
9. 如申請專利範圍第6項所述之記憶元件的製造方 法，更包括移除每一交錯區域中該些堆疊結構中的該些介電層。
10. 如申請專利範圍第6項所述之記憶元件的製造方 法，其中移除部分該些堆疊結構的方法包括等向性蝕刻法、非等向性蝕刻法或其組合。