KR20200142908A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

동작 특성이 개선된 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 반도체 장치는, 트렌치를 포함하는 기판, 트렌치 내에, 트렌치의 폭보다 작은 폭을 갖는 제1 도전 패턴, 제1 도전 패턴의 측면의 적어도 일부 및 트렌치를 따라 연장되는 제1 스페이서, 제1 스페이서 상에, 트렌치를 채우는 제2 스페이서, 및 제1 스페이서와 제2 스페이서 사이의 제1 부분과, 제2 스페이서 및 제1 부분 상의 제2 부분을 포함하는 에어 스페이서를 포함하고, 제2 부분의 폭은 제1 부분의 폭보다 크다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 에어 스페이서를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 장치를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다.
한편, 반도체 메모리 장치가 고집적화됨에 따라, 기생 커패시턴스(parasitic capacitance) 및 누설 전류(leakage current)의 영향성은 점점 증가한다. 이러한 기생 커패시턴스 및 누설 전류는 반도체 장치의 동작 특성을 저하시키므로, 이들을 최소화시킬 수 있는 반도체 장치가 요구되는 실정이다.
본 발명이 해결하고자 하는 기술적 과제는 동작 특성이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 동작 특성이 개선된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 트렌치를 포함하는 기판, 트렌치 내에, 트렌치의 폭보다 작은 폭을 갖는 제1 도전 패턴, 제1 도전 패턴의 측면의 적어도 일부 및 트렌치를 따라 연장되는 제1 스페이서, 제1 스페이서 상에, 트렌치를 채우는 제2 스페이서, 및 제1 스페이서와 제2 스페이서 사이의 제1 부분과, 제2 스페이서 및 제1 부분 상의 제2 부분을 포함하는 에어 스페이서를 포함하고, 제2 부분의 폭은 제1 부분의 폭보다 크다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 트렌치를 포함하는 기판, 트렌치 내에, 트렌치의 폭보다 작은 폭을 갖는 도전 패턴, 도전 패턴의 측면의 적어도 일부 및 트렌치를 따라 연장되는 제1 스페이서, 제1 스페이서 상에, 트렌치를 채우는 제2 스페이서, 및 제1 스페이서와 제2 스페이서 사이의 제1 부분과, 제2 스페이서 및 제1 부분 상의 제2 부분을 포함하는 에어 스페이서를 포함하고, 제1 스페이서는, 도전 패턴과 제1 부분 사이의 하부 스페이서와, 도전 패턴과 제2 부분 사이의 상부 스페이서를 포함하고, 상부 스페이서의 폭은 하부 스페이서의 폭보다 작다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 트렌치를 포함하는 기판, 트렌치 내에, 제1 방향으로 연장되며, 트렌치의 폭보다 작은 폭을 갖는 도전 패턴, 도전 패턴의 측면의 적어도 일부 및 트렌치를 따라 연장되는 제1 스페이서, 및 제1 스페이서에 의해 도전 패턴으로부터 이격되며, 제1 스페이서의 적어도 일부를 따라 연장되는 에어 스페이서를 포함하고, 제1 방향과 교차하는 단면에서, 에어 스페이서는 T자 형상을 갖고, 에어 스페이서의 일부는 트렌치 내에 형성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 트렌치를 포함하는 기판을 제공하고, 트렌치 내에, 트렌치의 폭보다 작은 폭을 갖는 도전 패턴을 형성하고, 트렌치 및 도전 패턴을 따라 연장되는 제1 스페이서를 형성하되, 제1 스페이서는 트렌치 내의 하부 스페이서와 하부 스페이서 상의 상부 스페이서를 포함하고, 상부 스페이서의 폭이 하부 스페이서의 폭보다 작아지도록, 상부 스페이서의 측면을 식각하고, 제1 스페이서 상에, 제1 스페이서와 다른 물질을 포함하는 희생 스페이서를 형성하고, 희생 스페이서를 대체하여 에어 스페이서를 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A-A를 따라서 절단한 단면도이다.
도 3a 내지 도 3e는 도 2의 R1 영역을 확대한 다양한 확대도들이다.
도 4는 도 1의 B-B를 따라서 절단한 단면도이다.
도 5 내지 도 20은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 4를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A-A를 따라서 절단한 단면도이다. 도 3a 내지 도 3e는 도 2의 R1 영역을 확대한 다양한 확대도들이다. 도 4는 도 1의 B-B를 따라서 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 소자 분리막(110), 베이스 절연막(120), 비트 라인 구조체(130), 워드 라인 구조체(160), 스페이서 구조체(140), 다이렉트 콘택(DC), 콘택 구조체(150), 층간 절연막(180) 및 커패시터 구조체(190)를 포함한다.
기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, SOI(Semiconductor On Insulator) 기판일 수도 있다. 예시적으로, 이하에서 기판(100)은 실리콘 기판이다.
기판(100)은 활성 영역(AR)을 포함할 수 있다. 반도체 장치의 디자인 룰이 감소함에 따라, 활성 영역(AR)은 사선의 바(bar) 형태로 형성될 수 있다. 예를 들어, 도 1에 도시된 것처럼, 활성 영역(AR)은 제1 방향(X) 및 제2 방향(Y)이 연장되는 평면에서, 제1 방향(X) 및 제2 방향(Y)과 다른 방향으로 연장되는 바 형태일 수 있다.
활성 영역(AR)은 서로 평행한 방향으로 연장되는 복수 개의 바 형태일 수 있다. 또한, 복수 개의 활성 영역(AR) 중 하나의 활성 영역(AR)의 중심은 다른 하나의 활성 영역(AR)의 말단부와 인접하도록 배치될 수 있다.
활성 영역(AR)은 불순물을 포함하여 소오스 및 드레인 영역으로 기능할 수 있다. 몇몇 실시예에서, 활성 영역(AR)의 중심은 다이렉트 콘택(DC)에 의해 비트 라인 구조체(130)와 접속될 수 있고, 활성 영역(AR)의 양단은 콘택 구조체(150)에 의해 커패시터 구조체(190)와 접속될 수 있다.
소자 분리막(110)은 복수의 활성 영역(AR)을 정의할 수 있다. 도 2 및 도 4에서, 소자 분리막(110)의 측면은 경사를 갖는 것으로 도시되었으나, 이는 공정 상의 특징일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
소자 분리막(110)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 소자 분리막(110)은 한 종류의 절연성 물질로 이루어지는 단일막일 수도 있고, 여러 종류의 절연성 물질들의 조합으로 이루어지는 다중막일 수도 있다.
베이스 절연막(120)은 기판(100) 및 소자 분리막(110) 상에 형성될 수 있다. 몇몇 실시예에서, 베이스 절연막(120)은 다이렉트 콘택(DC) 및 매몰 콘택(BC)이 형성되지 않은 영역에서 기판(100)의 상면 및 소자 분리막(110)의 상면을 따라 연장될 수 있다.
베이스 절연막(120)은 단일막일 수 있으나, 도시된 것처럼 다중막일 수도 있다. 예를 들어, 베이스 절연막(120)은 기판(100) 상에 차례로 적층되는 제1 절연막(122), 제2 절연막(124) 및 제3 절연막(126)을 포함할 수 있다.
제1 절연막(122)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 제2 절연막(124)은 제1 절연막(122)과 다른 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 절연막(124)은 실리콘 질화물을 포함할 수 있다. 제3 절연막(126)은 제2 절연막(124)보다 유전 상수(dielectric constant)가 작은 물질을 포함할 수 있다. 예를 들어, 제3 절연막(126)은 실리콘 산화물을 포함할 수 있다.
비트 라인 구조체(130)는 기판(100), 소자 분리막(110) 및 베이스 절연막(120) 상에 형성될 수 있다. 비트 라인 구조체(130)는 활성 영역(AR) 및 워드 라인 구조체(160)를 가로질러 제2 방향(Y)을 따라 길게 연장될 수 있다. 예를 들어, 비트 라인 구조체(130)는 활성 영역(AR)을 비스듬하게 가로지르고, 워드 라인 구조체(160)를 수직하게 가로지를 수 있다. 비트 라인 구조체(130)는 복수 개로 서로 평행하게 연장될 수 있다. 예를 들어, 등간격으로 이격된 복수의 비트 라인 구조체(130)가 형성될 수 있다.
몇몇 실시예에서, 비트 라인 구조체(130)는 기판(100) 상에 차례로 적층되는 제1 도전 패턴(132, 134, 136) 및 제1 캡핑 패턴(138)을 포함할 수 있다.
제1 도전 패턴(132, 134, 136)은 단일막일 수 있으나, 도시된 것처럼 다중막일 수도 있다. 예를 들어, 제1 도전 패턴(132, 134, 136)은 기판(100) 상에 차례로 적층되는 제1 도전막(132), 제2 도전막(134), 제3 도전막(136)을 포함할 수 있다.
제1 도전막(132), 제2 도전막(134) 및 제3 도전막(136)은 예를 들어, 각각 폴리실리콘, TiN, TiSiN, 텅스텐, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 도전막(132)은 폴리실리콘을 포함할 수 있고, 제2 도전막(134)은 TiSiN을 포함할 수 있고, 제3 도전막(136)은 텅스텐을 포함할 수 있다.
제1 캡핑 패턴(138)은 제1 도전 패턴(132, 134, 136) 상에 형성될 수 있다. 제1 캡핑 패턴(138)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
다이렉트 콘택(DC)은 베이스 절연막(120)을 관통하여 기판(100)의 활성 영역(AR)과 비트 라인 구조체(130)를 연결할 수 있다. 예를 들어, 기판(100)은 제1 트렌치(T1)를 포함할 수 있다. 제1 트렌치(T1)는 베이스 절연막(120)을 관통하여 활성 영역(AR)의 적어도 일부를 노출시킬 수 있다. 다이렉트 콘택(DC)은 제1 트렌치(T1) 내에 형성되어, 기판(100)의 활성 영역(AR)과 제1 도전 패턴(132, 134, 136)을 연결할 수 있다.
몇몇 실시예에서, 도 1에 도시된 것처럼, 제1 트렌치(T1)는 활성 영역(AR)의 중심을 노출시킬 수 있다. 이에 따라, 다이렉트 콘택(DC)은 활성 영역(AR)의 중심과 접속될 수 있다. 몇몇 실시예에서, 제1 트렌치(T1)의 일부는 소자 분리막(110)의 일부와 중첩될 수도 있다. 이에 따라, 제1 트렌치(T1)는 기판(100)의 일부뿐만 아니라 소자 분리막(110)의 일부를 노출시킬 수도 있다.
다이렉트 콘택(DC)은 도전성 물질을 포함할 수 있다. 이에 따라, 비트 라인 구조체(130)의 제1 도전 패턴(132, 134, 136)은 기판(100)의 활성 영역(AR)과 전기적으로 접속될 수 있다. 제1 도전 패턴(132, 134, 136) 및 다이렉트 콘택(DC)과 접속되는 기판(100)의 활성 영역(AR)은 소오스 및 드레인 영역으로 기능할 수 있다.
몇몇 실시예에서, 다이렉트 콘택(DC)은 제1 도전막(132)과 동일한 물질을 포함할 수 있다. 예를 들어, 다이렉트 콘택(DC)은 폴리실리콘을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이들에 제한되는 것은 아니고, 제조 공정에 따라 다이렉트 콘택(DC)은 제1 도전막(132)과 다른 물질을 포함할 수도 있다.
몇몇 실시예에서, 다이렉트 콘택(DC)의 폭은 제1 트렌치(T1)의 폭보다 작을 수 있다. 예를 들어, 도 2에 도시된 것처럼, 다이렉트 콘택(DC)은 제1 트렌치(T1)에 의해 노출되는 기판(100)의 일부에만 중첩될 수 있다. 몇몇 실시예에서, 비트 라인 구조체(130)의 폭 또한 제1 트렌치(T1)의 폭보다 작을 수 있다. 예를 들어, 도 2에 도시된 것처럼, 비트 라인 구조체(130)의 폭은 다이렉트 콘택(DC)의 폭과 동일할 수 있다.
워드 라인 구조체(160)는 활성 영역(AR) 및 비트 라인 구조체(130)를 가로질러 제1 방향(X)을 따라 길게 연장될 수 있다. 예를 들어, 도 1에 도시된 것처럼, 워드 라인 구조체(160)는 활성 영역(AR)을 비스듬하게 가로지르고, 비트 라인 구조체(130)를 수직하게 가로지를 수 있다. 워드 라인 구조체(160)는 복수 개로 서로 평행하게 연장될 수 있다. 예를 들어, 등간격으로 이격된 복수의 워드 라인 구조체(160)가 형성될 수 있다.
몇몇 실시예에서, 도 4에 도시된 것처럼, 워드 라인 구조체(160)는 게이트 유전막(162), 제2 도전 패턴(164, 166) 및 제2 캡핑 패턴(168)을 포함할 수 있다.
제2 도전 패턴(164, 166)은 단일막일 수 있으나, 도시된 것처럼 다중막일 수도 있다. 예를 들어, 제2 도전 패턴(164, 166)은 기판(100) 상에 차례로 적층되는 제4 도전막(164) 및 제5 도전막(166)을 포함할 수 있다. 제4 도전막(164) 및 제5 도전막(166)은 예를 들어, 각각 금속, 폴리실리콘, 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 유전막(162)은 제2 도전 패턴(164, 166)과 기판(100) 사이에 개재될 수 있다. 게이트 유전막(162)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 캡핑 패턴(168)은 제2 도전 패턴(164, 166) 상에 형성될 수 있다. 제2 캡핑 패턴(168)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 워드 라인 구조체(160)는 기판(100) 내에 매립될 수 있다. 예를 들어, 기판(100)은 제1 방향(X)으로 연장되는 제4 트렌치(T4)를 포함할 수 있다. 게이트 유전막(162)은 제4 트렌치(T4)의 프로파일을 따라 연장될 수 있다. 제2 도전 패턴(164, 166)은 게이트 유전막(162) 상에서 제4 트렌치(T4)의 일부를 채울 수 있다. 제2 캡핑 패턴(168)은 제2 도전 패턴(164, 166) 상에서 제4 트렌치(T4)의 다른 일부를 채울 수 있다.
스페이서 구조체(140)는 비트 라인 구조체(130)의 측면 상에 형성될 수 있다. 또한, 스페이서 구조체(140)는 비트 라인 구조체(130)의 측면을 따라 연장될 수 있다. 도 1에 도시된 것처럼, 스페이서 구조체(140)는 제2 방향(Y)을 따라 길게 연장될 수 있다.
몇몇 실시예에서, 스페이서 구조체(140)의 일부는 기판(100) 및 소자 분리막(110)과 접촉할 수 있다. 예를 들어, 제1 트렌치(T1)가 형성된 영역에서, 스페이서 구조체(140)의 하부는 제1 트렌치(T1)를 채울 수 있다. 그러나, 제1 트렌치(T1)가 형성되지 않은 영역에서, 스페이서 구조체(140)는 베이스 절연막(120) 상에 형성될 수 있다.
스페이서 구조체(140)는 에어 스페이서(140A)를 포함할 수 있다. 에어 스페이서(140A)는 에어(air) 또는 보이드(void)로 이루어질 수 있다. 에어 스페이서(140A)는 실리콘 산화물보다 유전 상수가 작으므로, 몇몇 실시예에 따른 반도체 장치의 기생 커패시턴스를 효과적으로 감소시킬 수 있다.
에어 스페이서(140A)는 비트 라인 구조체(130)의 측면의 적어도 일부를 따라 연장될 수 있다. 제1 트렌치(T1)가 형성되지 않은 영역에서, 에어 스페이서(140A)는 베이스 절연막(120) 상에 형성될 수 있다. 제1 트렌치(T1)가 형성된 영역에서, 에어 스페이서(140A)는 비트 라인 구조체(130)의 측면 및 다이렉트 콘택(DC)의 측면을 따라 연장될 수 있다. 예를 들어, 도 3a에 도시된 것처럼, 에어 스페이서(140A)는 제1 부분(140AL) 및 제2 부분(140AU)을 포함할 수 있다.
에어 스페이서(140A)의 제1 부분(140AL)은 제1 트렌치(T1) 내에 형성될 수 있다. 예를 들어, 에어 스페이서(140A)의 제1 부분(140AL)은 다이렉트 콘택(DC)의 측면을 따라 연장될 수 있다. 제1 트렌치(T1)는 기판(100) 내에 형성될 수 있으므로, 제1 부분(140AL)을 포함하는 에어 스페이서(140A)의 최하면은 베이스 절연막(120)의 상면보다 낮게 형성될 수 있다. 몇몇 실시예에서, 에어 스페이서(140A)의 제1 부분(140AL)은 제1 트렌치(T1)를 따라 연장되지 않을 수 있다.
에어 스페이서(140A)의 제2 부분(140AU)은 제1 부분(140AL) 상에 형성될 수 있다. 예를 들어, 에어 스페이서(140A)의 제2 부분(140AU)은 비트 라인 구조체(130)의 측면을 따라 연장될 수 있다. 에어 스페이서(140A)의 제2 부분(140AU)은 에어 스페이서(140A)의 제1 부분(140AL)과 연결될 수 있다. 즉, 에어 스페이서(140A)의 제2 부분(140AU)은 에어 스페이서(140A)의 제1 부분(140AL)과 일체로 형성될 수 있다.
몇몇 실시예에서, 도 3a에 도시된 것처럼, 에어 스페이서(140A)의 제2 부분(140AU)의 폭(W1U)은 에어 스페이서(140A)의 제1 부분(140AL)의 폭(W1L)보다 클 수 있다.
몇몇 실시예에서, 에어 스페이서(140A)의 제1 부분(140AL)의 폭(W1L)은 약 15 Å 이상일 수 있다. 에어 스페이서(140A)의 제1 부분(140AL)의 폭(W1L)이 15 Å 미만인 경우에, 식각 공정을 통해 에어 스페이서(140A)의 제1 부분(140AL) 내에 보이드를 형성하기 어려울 수 있다. 예를 들어, 에어 스페이서(140A)의 제1 부분(140AL)의 폭(W1L)은 약 15 Å 내지 약 25 Å일 수 있고, 에어 스페이서(140A)의 제2 부분(140AU)의 폭(W1U)은 약 26 Å 내지 약 34 Å일 수 있다. 바람직하게는, 에어 스페이서(140A)의 제1 부분(140AL)의 폭(W1L)은 약 18 Å 내지 약 22 Å일 수 있고, 에어 스페이서(140A)의 제2 부분(140AU)의 폭(W1U)은 약 28 Å 내지 약 32 Å일 수 있다.
몇몇 실시예에서, 스페이서 구조체(140)는 여러 종류의 절연성 물질들의 조합으로 이루어지는 다중막일 수 있다. 예를 들어, 스페이서 구조체(140)는 제1 스페이서(141), 제2 스페이서(142), 제3 스페이서(143) 및 제4 스페이서(144)를 더 포함할 수 있다.
제1 스페이서(141)는 비트 라인 구조체(130)의 측면의 적어도 일부를 따라 연장될 수 있다. 제1 트렌치(T1)가 형성되지 않은 영역에서, 제1 스페이서(141)는 비트 라인 구조체(130)의 측면 및 베이스 절연막(120)의 상면을 따라 연장될 수 있다. 제1 트렌치(T1)가 형성된 영역에서, 제1 스페이서(141)는 비트 라인 구조체(130)의 측면, 다이렉트 콘택(DC)의 측면 및 제1 트렌치(T1)를 따라 연장될 수 있다. 예를 들어, 도 3a에 도시된 것처럼, 제1 스페이서(141)는 하부 스페이서(141L) 및 상부 스페이서(141U)를 포함할 수 있다.
하부 스페이서(141L)는 제1 트렌치(T1) 내에 형성될 수 있다. 예를 들어, 하부 스페이서(141L)는 다이렉트 콘택(DC)의 측면 및 제1 트렌치(T1)를 따라 연장될 수 있다. 상부 스페이서(141U)는 하부 스페이서(141L) 상에 형성될 수 있다. 예를 들어, 상부 스페이서(141U)는 비트 라인 구조체(130)의 측면을 따라 연장될 수 있다. 상부 스페이서(141U)는 하부 스페이서(141L)와 연결될 수 있다. 즉, 상부 스페이서(141U)는 하부 스페이서(141L)와 일체로 형성될 수 있다.
제1 스페이서(141)는 비트 라인 구조체(130) 및 다이렉트 콘택(DC)과 에어 스페이서(140A) 사이에 개재될 수 있다. 몇몇 실시예에서, 제1 스페이서(141)는 비트 라인 구조체(130) 및 다이렉트 콘택(DC)과 접촉할 수 있다.
제1 스페이서(141)는 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예시적으로, 이하에서 제1 스페이서(141)는 실리콘 질화물을 포함하는 것으로 설명한다.
제2 스페이서(142)는 제1 트렌치(T1) 내의 제1 스페이서(141) 상에 형성될 수 있다. 예를 들어, 제2 스페이서(142)는 제1 스페이서(141) 상에서 제1 트렌치(T1)를 따라 연장될 수 있다. 몇몇 실시예에서, 제2 스페이서(142)는 다이렉트 콘택(DC)의 측면을 따라 연장되지 않을 수 있다.
몇몇 실시예에서, 제2 스페이서(142)는 에어 스페이서(140A)의 하부를 정의할 수 있다. 예를 들어, 도 3a에 도시된 것처럼, 제2 스페이서(142)는 에어 스페이서(140A)의 제1 부분(140AL)의 하부를 정의할 수 있다.
몇몇 실시예에서, 제2 스페이서(142)의 최하면은 에어 스페이서(140A)의 최하면과 동일 평면 상에 배치될 수 있다. 예를 들어, 제2 스페이서(142)의 최하면은 에어 스페이서(140A)의 제1 부분(140AL)의 하면과 동일 평면 상에 배치될 수 있다.
제2 스페이서(142)는 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제2 스페이서(142)는 제1 스페이서(141)와 다른 물질을 포함할 수 있다. 예를 들어, 제2 스페이서(142)는 제1 스페이서(141)보다 유전 상수가 큰 물질을 포함할 수 있다. 또는, 예를 들어, 제2 스페이서(142)는 제1 스페이서(141)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예시적으로, 이하에서 제2 스페이서(142)는 실리콘 산화물을 포함하는 것으로 설명한다.
제3 스페이서(143)는 제1 트렌치(T1)를 채울 수 있다. 제3 스페이서(143)는 에어 스페이서(140A)에 의해 제1 스페이서(141)로부터 이격될 수 있다. 예를 들어, 도 3a에 도시된 것처럼, 에어 스페이서(140A)의 제1 부분(140AL)은 하부 스페이서(141L)와 제3 스페이서(143) 사이에 개재될 수 있다.
몇몇 실시예에서, 제3 스페이서(143)의 최상면은 하부 스페이서(141L)의 최상면과 동일 평면 상에 배치될 수 있다.
제3 스페이서(143)는 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제3 스페이서(143)는 제2 스페이서(142)와 다른 물질을 포함할 수 있다. 예를 들어, 제3 스페이서(143)는 제2 스페이서(142)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예시적으로, 이하에서 제3 스페이서(143)는 실리콘 질화물을 포함하는 것으로 설명한다.
제4 스페이서(144)는 제3 스페이서(143) 상에 형성될 수 있다. 제4 스페이서(144)는 비트 라인 구조체(130)의 측면의 적어도 일부를 따라 연장될 수 있다. 또한, 제4 스페이서(144)는 에어 스페이서(140A)에 의해 제1 스페이서(141)로부터 이격될 수 있다. 예를 들어, 도 3a에 도시된 것처럼, 에어 스페이서(140A)의 제2 부분(140AU)은 상부 스페이서(141U)와 제4 스페이서(144)사이에 개재될 수 있다.
몇몇 실시예에서, 제4 스페이서(144)의 하면은 제3 스페이서(143)의 최상면보다 낮게 형성될 수 있다. 즉, 제4 스페이서(144)의 하면은 에어 스페이서(140A)의 제2 부분(140AU)의 하면보다 낮게 형성될 수 있다. 예를 들어, 제4 스페이서(144)의 하부는 제3 스페이서(143) 내에 매립되는 형태를 가질 수 있다.
몇몇 실시예에서, 제4 스페이서(144)는 콘택 구조체(150)의 측면의 적어도 일부를 따라 연장될 수 있다. 예를 들어, 제4 스페이서(144)는 에어 스페이서(140A)와 콘택 구조체(150) 사이에 개재될 수 있다. 몇몇 실시예에서, 제4 스페이서(144)는 콘택 구조체(150)와 접촉할 수 있다.
제4 스페이서(144)는 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제4 스페이서(144)는 제2 스페이서(142)와 다른 물질을 포함할 수 있다. 예를 들어, 제4 스페이서(144)는 제2 스페이서(142)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예시적으로, 이하에서 제4 스페이서(144)는 실리콘 질화물을 포함하는 것으로 설명한다.
몇몇 실시예에서, 제1 스페이서(141), 제3 스페이서(143) 및 제4 스페이서(144)는 에어 스페이서(140A)를 정의할 수 있다. 예를 들어, 제1 스페이서(141) 및 제3 스페이서(143)는 에어 스페이서(140A)의 제1 부분(140AL)을 정의할 수 있고, 제1 스페이서(141) 및 제4 스페이서(144)는 에어 스페이서(140A)의 제2 부분(140AU)을 정의할 수 있다.
구체적으로, 도 3a에 도시된 것처럼, 하부 스페이서(141L)는 제3 스페이서(143)와 대향되는 제1 측면(141SL)을 포함할 수 있고, 상부 스페이서(141U)는 제4 스페이서(144)와 대향되는 제2 측면(141SU)을 포함할 수 있다. 또한, 제3 스페이서(143)는 하부 스페이서(141L)와 대향되는 제3 측면(143S)을 포함할 수 있고, 제4 스페이서(144)는 상부 스페이서(141U)와 대향되는 제4 측면(144S)을 포함할 수 있다. 이 때, 제1 측면(141SL)은 에어 스페이서(140A)의 제1 부분(140AL)의 일측을 정의할 수 있고, 제3 측면(143S)은 에어 스페이서(140A)의 제1 부분(140AL)의 타측을 정의할 수 있다. 또한, 제2 측면(141SU)은 에어 스페이서(140A)의 제2 부분(140AU)의 일측을 정의할 수 있고, 제4 측면(144S)은 에어 스페이서(140A)의 제2 부분(140AU)의 타측을 정의할 수 있다.
몇몇 실시예에서, 상부 스페이서(141U)의 폭(W3U)은 하부 스페이서(141L)의 폭(W3L)보다 작을 수 있다. 예를 들어, 제2 측면(141SU)은 제1 측면(141SL)보다 제1 도전 패턴(132, 134, 136)의 측면(또는 다이렉트 콘택(DC)의 측면)에 인접할 수 있다.
몇몇 실시예에서, 상부 스페이서(141U)의 폭(W3U)은 약 20 Å 이하일 수 있다. 상부 스페이서(141U)의 폭(W3U)이 20 Å을 초과하는 경우에, 공정 마진이 부족하여 추후 형성되는 스페이서(예를 들어, 에어 스페이서(140A) 또는 제4 스페이서(144))를 위한 공간 확보가 어려울 수 있다. 예를 들어, 상부 스페이서(141U)의 폭(W3U)은 약 10 Å 내지 약 20 Å일 수 있고, 하부 스페이서(141L)의 폭(W3L)은 약 20.5 Å 내지 약 27.5 Å일 수 있다. 바람직하게는, 상부 스페이서(141U)의 폭(W3U)은 약 13 Å 내지 약 17 Å일 수 있고, 하부 스페이서(141L)의 폭(W3L)은 약 22 Å 내지 26 Å일 수 있다.
몇몇 실시예에서, 에어 스페이서(140A)의 단면은 T자 형상을 가질 수 있다. 예를 들어, 제1 측면(141SL)은 제2 측면(141SU)보다 제1 도전 패턴(132, 134, 136)의 측면(또는 다이렉트 콘택(DC)의 측면)으로부터 이격될 수 있고, 제3 측면(143S)은 제4 측면(144S)보다 제1 도전 패턴(132, 134, 136)의 측면(또는 다이렉트 콘택(DC)의 측면)에 인접할 수 있다. 이에 따라, 제2 방향(Y)과 교차하는 단면에서, 에어 스페이서(140A)는 T자 형상을 가질 수 있다.
몇몇 실시예에서, 제1 측면(141SL)과 제2 측면(141SU)이 이격되는 거리(W2a)는, 제3 측면(143S)과 제4 측면(144S)이 이격되는 거리(W2b)와 다를 수 있다. 예를 들어, 도 3a에 도시된 것처럼, 제1 측면(141SL)과 제2 측면(141SU)이 이격되는 거리(W2a)는, 제3 측면(143S)과 제4 측면(144S)이 이격되는 거리(W2b)보다 작을 수 있다.
몇몇 실시예에서, 제2 스페이서(142)의 폭(W4)은 에어 스페이서(140A)의 제1 부분(140AL)의 폭(W1L)과 동일할 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다. 예를 들어, 제2 스페이서(142)의 폭(W4) 및 에어 스페이서(140A)의 제1 부분(140AL)의 폭(W1L)은 모두 약 18 Å 내지 약 22 Å일 수 있다.
다시 도 1 및 도 2를 참조하면, 콘택 구조체(150)는 기판(100) 및 소자 분리막(110) 상에 형성될 수 있다. 콘택 구조체(150)는 베이스 절연막(120)을 관통하여 기판(100)의 활성 영역(AR)과 커패시터 구조체(190)를 연결할 수 있다.
콘택 구조체(150)는 비트 라인 구조체(130)의 측면 상에 형성될 수 있다. 콘택 구조체(150)는 스페이서 구조체(140)에 의해 비트 라인 구조체(130)로부터 이격될 수 있다. 즉, 스페이서 구조체(140)는 비트 라인 구조체(130)와 콘택 구조체(150)를 전기적으로 절연할 수 있다.
몇몇 실시예에서, 콘택 구조체(150)는 기판(100) 상에 차례로 적층되는 매몰 콘택(BC) 및 랜딩 패드(LP)를 포함할 수 있다.
매몰 콘택(BC)은 복수의 비트 라인 구조체(130)들 사이의 기판(100) 상에 형성될 수 있다. 몇몇 실시예에서, 매몰 콘택(BC)의 상면은 비트 라인 구조체(130)의 상면보다 낮을 수 있다. 예를 들어, 도 2에 도시된 것처럼, 매몰 콘택(BC)은 워드 라인 구조체(160) 및 비트 라인 구조체(130)에 의해 정의되는 영역에 개재될 수 있다. 또한, 매몰 콘택(BC)은 서로 이격되는 복수의 고립 영역을 형성할 있다.
매몰 콘택(BC)은 베이스 절연막(120)을 관통하여 기판(100)의 활성 영역(AR)과 랜딩 패드(LP)를 연결할 수 있다. 예를 들어, 기판(100)은 활성 영역(AR) 내의 제2 트렌치(T2)를 포함할 수 있다. 제2 트렌치(T2)는 베이스 절연막(120)을 관통하여 활성 영역(AR)의 일부를 노출시킬 수 있다. 매몰 콘택(BC)은 제2 트렌치(T2) 내에 형성되어 기판(100)의 활성 영역(AR)과 랜딩 패드(LP)를 연결할 수 있다.
몇몇 실시예에서, 제2 트렌치(T2)는 활성 영역(AR)의 양단을 노출시킬 수 있다. 이에 따라, 도 1에 도시된 것처럼, 매몰 콘택(BC)은 활성 영역(AR)의 양단과 접속될 수 있다. 제2 트렌치(T2)의 일부는 소자 분리막(110)의 일부와 중첩될 수도 있다. 이에 따라, 제2 트렌치(T2)는 기판(100)의 일부뿐만 아니라 소자 분리막(110)의 일부를 노출시킬 수도 있다.
매몰 콘택(BC)은 도전성 물질을 포함할 수 있다. 이에 따라, 매몰 콘택(BC)은 기판(100)의 활성 영역(AR)과 전기적으로 접속될 수 있다. 매몰 콘택(BC)과 접속되는 기판(100)의 활성 영역(AR)은 소오스 및 드레인 영역으로 기능할 수 있다. 매몰 콘택(BC)은 예를 들어, 폴리실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
랜딩 패드(LP)는 매몰 콘택(BC) 상에 형성될 수 있다. 또한, 랜딩 패드(LP)는 매몰 콘택(BC)의 상면과 접속될 수 있다. 몇몇 실시예에서, 랜딩 패드(LP)의 상면은 비트 라인 구조체(130)의 상면보다 높을 수 있다. 예를 들어, 랜딩 패드(LP)는 비트 라인 구조체(130)의 상면의 일부를 덮을 수 있다.
랜딩 패드(LP)는 서로 이격되는 복수의 고립 영역을 형성할 수 있다. 도 1에서, 각각의 랜딩 패드(LP)는 원형인 것으로 도시되었으나, 이는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 또한, 도 1에서, 복수의 랜딩 패드(LP)는 벌집(honeycomb) 구조로 배열되는 것으로 도시되었으나, 이는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
복수의 랜딩 패드(LP)는 복수의 고립 영역을 형성하는 매몰 콘택(BC)과 각각 접속될 수 있다. 예를 들어, 각각의 랜딩 패드(LP)는 제3 트렌치(T3)에 의해 분리될 수 있다.
랜딩 패드(LP)는 도전성 물질을 포함할 수 있다. 이에 따라, 커패시터 구조체(190)는 기판(100)의 활성 영역(AR)과 전기적으로 접속될 수 있다. 랜딩 패드(LP)는 예를 들어, 텅스텐(W)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제3 트렌치(T3)의 일부는 비트 라인 구조체(130)의 일부를 노출시킬 수 있다. 예를 들어, 제3 트렌치(T3)는 랜딩 패드(LP)의 상면으로부터 연장되어 비트 라인 구조체(130)의 상면보다 낮게 연장될 수 있다. 이에 따라, 복수의 랜딩 패드(LP)는 비트 라인 구조체(130) 및 제3 트렌치(T3)에 의해 서로 분리될 수 있다. 몇몇 실시예에서, 제3 트렌치(T3)의 하면은 제1 캡핑 패턴(138)의 하면보다 높게 형성될 수 있다. 이에 따라, 제3 트렌치(T3)는 제1 캡핑 패턴(138)의 일부를 노출시킬 수 있다.
에어 스페이서(140A)는 비트 라인 구조체(130)와 콘택 구조체(150) 사이에 개재될 수 있으므로, 제3 트렌치(T3)는 에어 스페이서(140A)의 상면의 적어도 일부를 노출시킬 수 있다. 예를 들어, 제3 트렌치(T3)의 일부는 에어 스페이서(140A)의 상면을 정의할 수 있다. 몇몇 실시예에서, 제3 트렌치(T3)는 제1 스페이서(141)의 상면 및 제4 스페이서(144)의 상면을 노출시킬 수도 있다.
층간 절연막(180)은 랜딩 패드(LP)의 상면의 일부 및 비트 라인 구조체(130)의 일부 상에 형성될 수 있다. 또한, 층간 절연막(180)은 복수의 고립 영역을 형성하는 랜딩 패드(LP)의 영역을 정의할 수 있다. 예를 들어, 층간 절연막(180)은 제3 트렌치(T3)를 채울 수 있다. 이에 따라, 층간 절연막(180)은 복수의 랜딩 패드(LP)를 서로 분리시킬 수 있다. 또한, 층간 절연막(180)은 각각의 랜딩 패드(LP)의 상면의 일부를 노출시키도록 패터닝될 수 있다.
층간 절연막(180)은 절연성 물질을 포함하여, 복수의 랜딩 패드(LP)를 서로 전기적으로 분리할 수 있다. 예를 들어, 층간 절연막(180)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
커패시터 구조체(190)는 층간 절연막(180) 및 랜딩 패드(LP) 상에 배치될 수 있다. 커패시터 구조체(190)는 층간 절연막(180)에 의해 노출된 랜딩 패드(LP)의 상면의 일부와 접속될 수 있다. 결과적으로, 커패시터 구조체(190)는 콘택 구조체(150)와 접속되는 소오스 및 드레인 영역과 전기적으로 접속될 수 있다. 이에 따라, 커패시터 구조체(190)는 반도체 메모리 소자 등에서 전하를 저장할 수 있다.
예를 들어, 도 2 및 도 4에 도시된 것처럼, 커패시터 구조체(190)는 하부 전극(192), 커패시터 유전막(194) 및 상부 전극(196)을 포함할 수 있다. 커패시터 구조체(190)는 하부 전극(192) 및 상부 전극(196) 사이에 발생된 전위차를 이용하여 커패시터 유전막(194) 내에 전하를 저장할 수 있다.
하부 전극(192) 및 상부 전극(196)은 예를 들어, 도핑된 폴리실리콘, 금속 또는 금속 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 또한, 커패시터 유전막(194)은 예를 들어, 실리콘 산화물 또는 고유전율 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
반도체 장치가 고집적화됨에 따라, 기생 커패시턴스(parasitic capacitance) 및 누설 전류(leakage current)의 영향성은 점점 증가한다. 예를 들어, DRAM(Dynamic Random Access Memory)의 도전 패턴들 사이의 간격이 좁아짐에 따라, 도전 패턴들 사이의 기생 커패시턴스가 증가할 수 있다.
그러나, 몇몇 실시예에 따른 반도체 장치는, 에어 스페이서(140A)를 이용하여 반도체 장치의 기생 커패시턴스를 더욱 효과적으로 감소시킴으로써, 동작 특성이 개선된 반도체 장치가 제공될 수 있다.
구체적으로, 몇몇 실시예에 따른 반도체 장치에서, 에어 스페이서(140A)는 제1 트렌치(T1) 내에 형성되는 제1 부분(140AL)을 포함할 수 있다. 에어 스페이서(140A)의 제1 부분(140AL)은 제1 트렌치(T1) 내에 형성되는 도전 패턴(예를 들어, 다이렉트 콘택(DC))의 하부까지 연장될 수 있으므로, 도전 패턴들 사이의 기생 커패시턴스를 효과적으로 감소시킬 수 있다. 예를 들어, 에어 스페이서(140A)는 다이렉트 콘택(DC)과 매몰 콘택(BC) 사이의 기생 커패시턴스를 효과적으로 감소시킬 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치에서, 에어 스페이서(140A)를 정의하는 제1 스페이서(141)는, 하부 스페이서(141L)의 폭보다 작은 폭을 갖는 상부 스페이서(141U)를 포함할 수 있다. 즉, 상부 스페이서(141U)는 에어 스페이서(140A)를 형성하기 위한 추가적인 공간을 제공할 수 있다. 이에 따라, 상부 스페이서(141U)는 제1 부분(140AL)보다 큰 폭을 갖는 에어 스페이서(140A)의 제2 부분(140AU)을 정의할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치에서, 에어 스페이서(140A)는 T자 형상을 가질 수 있다. T자 형상을 갖는 에어 스페이서(140A)는 에어 스페이서(140A)의 하부까지 보이드를 형성하기 용이할 수 있다. 예를 들어, 에어 스페이서(140A)를 형성하기 위한 식각 공정에서, 제2 부분(140AU)은 제1 부분(140AL)의 양측으로부터 벌어지는 형상을 가지므로, 제1 부분(140AL) 내에 보이드를 형성하기 용이하다. 따라서, 에어 스페이서(140A)는 제1 트렌치(T1) 내에 형성되는 도전 패턴(예를 들어, 다이렉트 콘택(DC))의 하부까지 연장될 수 있으므로, 도전 패턴들 사이의 기생 커패시턴스를 효과적으로 감소시킬 수 있다.
도 3b를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 측면(141SL)과 제2 측면(141SU)이 이격되는 거리(W2a)는, 제3 측면(143S)과 제4 측면(144S)이 이격되는 거리(W2b)보다 클 수도 있다.
도 3c를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제2 스페이서(142)는 다이렉트 콘택(DC)의 측면의 일부 및 제1 트렌치(T1)를 따라 연장될 수도 있다. 예를 들어, 제2 스페이서(142)는 내측부(142i) 및 외측부(142o)를 포함할 수 있다.
제2 스페이서(142)의 내측부(142i)는, 제1 스페이서(141) 상에서 다이렉트 콘택(DC)의 측면의 일부를 따라 연장될 수 있다. 제2 스페이서(142)의 외측부(142o)는, 제1 스페이서(141) 상에서 제1 트렌치(T1)를 따라 연장될 수 있다.
몇몇 실시예에서, 제2 스페이서(142)는 에어 스페이서(140A)의 하부를 정의할 수 있다. 예를 들어, 도 3c에 도시된 것처럼, 제2 스페이서(142)의 내측부(142i)의 상면은 에어 스페이서(140A)의 제1 부분(140AL)의 하면을 정의할 수 있다. 또한, 이에 따라, 제2 스페이서(142)의 최하면은 에어 스페이서(140A)의 최하면보다 낮게 형성될 수 있다.
몇몇 실시예에서, 제2 스페이서(142)의 내측부(142i)의 폭(W4i)은 에어 스페이서(140A)의 제1 부분(140AL)의 폭(W1L)과 동일할 수 있다. 몇몇 실시예에서, 제2 스페이서(142)의 외측부(142o)의 폭(W4o)은 제2 스페이서(142)의 내측부(142i)의 폭(W4i)과 동일할 수 있다. 예를 들어, 제2 스페이서(142)의 내측부(142i)의 폭(W4i), 제2 스페이서(142)의 외측부(142o)의 폭(W4o) 및 에어 스페이서(140A)의 제1 부분(140AL)의 폭(W1L)은 모두 약 18 Å 내지 약 22 Å일 수 있다.
도 3d를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 에어 스페이서(140A)는 제1 트렌치(T1)의 일부를 따라 더 연장될 수도 있다. 예를 들어, 에어 스페이서(140A)의 제1 부분(140AL)은 제1 스페이서(141) 상에서 제1 트렌치(T1)의 일부를 따라 더 연장될 수 있다.
몇몇 실시예에서, 제2 스페이서(142)는 에어 스페이서(140A)의 하부를 정의할 수 있다. 예를 들어, 도 3d에 도시된 것처럼, 제2 스페이서(142)의 하면은 제1 트렌치(T1)를 따라 연장되는 에어 스페이서(140A)의 상면을 정의할 수 있다. 또한, 이에 따라, 제2 스페이서(142)의 최하면은 에어 스페이서(140A)의 최하면보다 높게 형성될 수 있다.
몇몇 실시예에서, 제1 트렌치(T1)를 따라 연장되는 에어 스페이서(140A)의 폭(W1Lo)은 다이렉트 콘택(DC)의 측면을 따라 연장되는 에어 스페이서(140A)의 폭(W1Li)과 동일할 수 있다. 몇몇 실시예에서, 제1 트렌치(T1)를 따라 연장되는 에어 스페이서(140A)의 폭(W1Lo)은 제2 스페이서(142)의 폭(W4)과 동일할 수 있다. 예를 들어, 제1 트렌치(T1)를 따라 연장되는 에어 스페이서(140A)의 폭(W1Lo), 다이렉트 콘택(DC)의 측면을 따라 연장되는 에어 스페이서(140A)의 폭(W1Li) 및 제2 스페이서(142)의 폭(W4)은 모두 약 18 Å 내지 약 22 Å일 수 있다.
도 3e를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 에어 스페이서(140A)는 제1 트렌치(T1)를 따라 더 연장될 수도 있다. 예를 들어, 에어 스페이서(140A)의 제1 부분(140AL)은 제1 스페이서(141) 상에서 제1 트렌치(T1)를 따라 더 연장될 수 있다.
몇몇 실시예에서, 에어 스페이서(140A)의 제1 부분(140AL)은 매몰 콘택(BC)의 일부를 노출시킬 수 있다. 예를 들어, 에어 스페이서(140A)를 형성하기 위한 식각 공정에서, 도 3a의 제2 스페이서(142)는 완전히 제거될 수 있다.
이하에서, 도 1 내지 도 20을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 5 내지 도 20은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 5 내지 도 20은 도 1의 A-A를 따라서 절단한 단면도들이다.
도 5를 참조하면, 기판(100) 및 소자 분리막(110) 상에 베이스 절연막(120), 제1 내지 제3 도전막(132, 134, 136), 다이렉트 콘택(DC) 및 제1 캡핑 패턴(138)을 형성한다.
예를 들어, 기판(100) 및 소자 분리막(110) 상에, 제1 내지 제3 절연막(122, 124, 126) 및 제1 도전막(132)을 차례로 형성할 수 있다. 이어서, 기판(100) 내에, 활성 영역(도 1의 AR)의 일부를 노출시키는 제1 트렌치(T1)를 형성할 수 있다. 몇몇 실시예에서, 제1 트렌치(T1)는 활성 영역(AR)의 중심을 노출시킬 수 있다. 이어서, 제1 트렌치(T1)를 채우는 다이렉트 콘택(DC)을 형성할 수 있다. 이어서, 제1 도전막(132) 및 다이렉트 콘택(DC) 상에, 제2 및 제3 도전막(134, 136) 및 제1 캡핑 패턴(138)을 차례로 형성할 수 있다.
도 6을 참조하면, 제1 내지 제3 도전막(132, 134, 136), 다이렉트 콘택(DC) 및 제1 캡핑 패턴(138)을 패터닝한다.
이에 따라, 활성 영역(도 1의 AR) 및 워드 라인 구조체(도 1의 160)를 가로질러 제2 방향(도 1의 Y)을 따라 길게 연장되는 비트 라인 구조체(130)가 형성될 수 있다. 몇몇 실시예에서, 비트 라인 구조체(130)의 폭 및 다이렉트 콘택(DC)의 폭은 제1 트렌치(T1)의 폭보다 작게 형성될 수 있다. 즉, 패터닝된 비트 라인 구조체(130) 및 패터닝된 다이렉트 콘택(DC)은 제1 트렌치(T1)를 완전히 채우지 않을 수 있다.
도 7을 참조하면, 도 6의 결과물 상에 제1 스페이서(141)를 형성한다.
몇몇 실시예에서, 제1 스페이서(141)는 컨포멀하게(conformally) 형성될 수 있다. 예를 들어, 제1 스페이서(141)는 비트 라인 구조체(130)의 측면 및 상면, 다이렉트 콘택(DC)의 측면, 베이스 절연막(120)의 측면 및 상면, 및 제1 트렌치(T1)의 프로파일을 따라 연장될 수 있다.
제1 스페이서(141)는 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예시적으로, 이하에서 제1 스페이서(141)는 실리콘 질화물을 포함하는 것으로 설명한다.
도 8을 참조하면, 제1 스페이서(141) 상에 제2 스페이서(142)를 형성한다.
몇몇 실시예에서, 제2 스페이서(142)는 컨포멀하게 형성될 수 있다. 예를 들어, 제2 스페이서(142)는 제1 스페이서(141)의 프로파일을 따라 연장될 수 있다.
몇몇 실시예에서, 제2 스페이서(142)는 제1 스페이서(141)와 다른 물질을 포함할 수 있다. 예를 들어, 제2 스페이서(142)는 제1 스페이서(141)보다 유전 상수가 큰 물질을 포함할 수 있다. 또는, 예를 들어, 제2 스페이서(142)는 제1 스페이서(141)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예시적으로, 이하에서 제2 스페이서(142)는 실리콘 산화물을 포함하는 것으로 설명한다.
도 9를 참조하면, 제1 트렌치(T1) 내에 제3 스페이서(143)를 형성한다.
제3 스페이서(143)는 제2 스페이서(142) 상의 제1 트렌치(T1) 내에 형성될 수 있다. 제3 스페이서(143)는 제1 스페이서(141) 및 제2 스페이서(142)가 채워지고 남은 제1 트렌치(T1)의 영역을 채울 수 있다.
예를 들어, 제2 스페이서(142) 상에, 스페이서막을 형성할 수 있다. 이어서, 제2 스페이서(142)를 식각 저지막으로 이용하여, 상기 스페이서막의 일부를 제거할 수 있다. 이에 따라, 제1 트렌치(T1)를 채우는 제3 스페이서(143)가 형성될 수 있다. 상기 스페이서막의 일부를 제거하는 것은 예를 들어, 인산(H3PO4)을 이용하는 습식 식각 공정에 의해 수행될 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제3 스페이서(143)는 제2 스페이서(142)와 다른 물질을 포함할 수 있다. 예를 들어, 제3 스페이서(143)는 제2 스페이서(142)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예시적으로, 이하에서 제3 스페이서(143)는 실리콘 질화물을 포함하는 것으로 설명한다.
도 10 및 도 11을 참조하면, 제2 스페이서(142)의 일부를 제거하고, 제1 스페이서(141)의 일부의 두께를 감소시킨다. 참고적으로, 도 11은 도 10의 R2 영역을 확대한 확대도이다.
예를 들어, 비트 라인 구조체(130)의 측면 및 상면을 따라 연장되는 제2 스페이서(142)가 제거될 수 있다. 제2 스페이서(142)를 제거하는 것은 예를 들어, 불화 수소(HF)를 이용하는 습식 식각 공정에 의해 수행될 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 트렌치(T1) 내에 형성되는 제2 스페이서(142)는 제거되지 않을 수 있다. 예를 들어, 제1 트렌치(T1) 내의 제2 스페이서(142)는, 제1 스페이서(141) 상에서 제1 트렌치(T1)의 프로파일을 따라 연장될 수 있다.
이어서, 제거된 제2 스페이서(142)에 의해 노출되는 제1 스페이서(141)의 두께를 감소시킬 수 있다. 예를 들어, 비트 라인 구조체(130)의 측면 및 상면을 따라 연장되는 제1 스페이서(141)의 두께가 감소될 수 있다. 제1 스페이서(141)의 두께를 감소시키는 것은 예를 들어, 불화 수소(HF)를 이용하는 습식 식각 공정에 의해 수행될 수 있으나, 이에 제한되는 것은 아니다. 이에 따라, 도 11에 도시된 것처럼, 상부 스페이서(141U)의 두께(W3U)는 하부 스페이서(141L)의 두께(W3L)보다 작아질 수 있다.
몇몇 실시예에서, 상부 스페이서(141U)의 폭(W3U)은 약 20 Å 이하일 수 있다. 예를 들어, 상부 스페이서(141U)의 폭(W3U)은 약 10 Å 내지 약 20 Å일 수 있고, 하부 스페이서(141L)의 폭(W3L)은 약 20.5 Å 내지 약 27.5 Å일 수 있다. 바람직하게는, 상부 스페이서(141U)의 폭(W3U)은 약 13 Å 내지 약 17 Å일 수 있고, 하부 스페이서(141L)의 폭(W3L)은 약 22 Å 내지 26 Å일 수 있다.
제2 스페이서(142)의 일부를 제거하는 것과 제1 스페이서(141)의 일부의 두께를 감소시키는 것은 인시츄(in-situ)로 수행될 수 있으나, 이에 제한되는 것은아니다.
도 12를 참조하면, 도 10 및 도 11의 결과물 상에 희생 스페이서(140P)를 형성한다.
몇몇 실시예에서, 희생 스페이서(140P)는 컨포멀하게 형성될 수 있다. 예를 들어, 희생 스페이서(140P)는 제1 스페이서(141)의 측면 및 상면, 제2 스페이서(142)의 상면 및 제3 스페이서(143)의 상면을 따라 연장될 수 있다.
몇몇 실시예에서, 희생 스페이서(140P)의 두께는 제2 스페이서(142)의 두께보다 두꺼울 수 있다.
몇몇 실시예에서, 희생 스페이서(140P)는 제1 스페이서(141) 및 제3 스페이서(143)와 다른 물질을 포함할 수 있다. 예를 들어, 희생 스페이서(140P)는 제1 스페이서(141) 및 제3 스페이서(143)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 몇몇 실시예에서, 희생 스페이서(140P)는 제2 스페이서(142)와 동일한 물질을 포함할 수 있다. 예시적으로, 이하에서 희생 스페이서(140P)는 실리콘 산화물을 포함하는 것으로 설명한다.
도 13을 참조하면, 복수의 비트 라인 구조체(130)들 사이에 제5 트렌치(T5)를 형성한다.
몇몇 실시예에서, 제5 트렌치(T5)의 하면은 제3 스페이서(143)의 최상면보다 낮게 형성될 수 있다. 예를 들어, 제5 트렌치(T5)는 베이스 절연막(120) 내에 형성될 수 있다. 몇몇 실시예에서, 제5 트렌치(T5)는 기판(100)의 상면을 노출시킬 수 있다.
제5 트렌치(T5)를 형성하는 과정에서, 희생 스페이서(140P)의 일부는 제거될 수 있다. 예를 들어, 비트 라인 구조체(130)의 상면 상의 희생 스페이서(140P)는 제거될 수 있다.
도 14를 참조하면, 도 13의 결과물 상에 제4 스페이서(144)를 형성한다.
몇몇 실시예에서, 제4 스페이서(144)는 컨포멀하게 형성될 수 있다. 예를 들어, 제4 스페이서(144)는 희생 스페이서(140P)의 측면 및 제5 트렌치(T5)의 프로파일을 따라 연장될 수 있다.
몇몇 실시예에서, 제4 스페이서(144)는 제2 스페이서(142) 및 희생 스페이서(140P)와 다른 물질을 포함할 수 있다. 예를 들어, 제4 스페이서(144)는 제2 스페이서(142) 및 희생 스페이서(140P)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예시적으로, 이하에서 제4 스페이서(144)는 실리콘 질화물을 포함하는 것으로 설명한다.
도 15를 참조하면, 복수의 비트 라인 구조체(130)들 사이에 제2 트렌치(T2)를 형성한다.
몇몇 실시예에서, 제2 트렌치(T2)의 하면은 기판(100)의 상면보다 낮게 형성될 수 있다. 예를 들어, 제2 트렌치(T2)는 기판(100)은 활성 영역(도 1의 AR) 내에 형성될 수 있다. 제2 트렌치(T2)는 베이스 절연막(120)을 관통하여 활성 영역(AR)의 일부를 노출시킬 수 있다. 몇몇 실시예에서, 제2 트렌치(T2)는 활성 영역(AR)의 양단을 노출시킬 수 있다.
제2 트렌치(T2)를 형성하는 과정에서, 제4 스페이서(144)의 일부는 제거될 수 있다. 예를 들어, 비트 라인 구조체(130)의 상면 상의 제4 스페이서(144)는 제거될 수 있다.
도 16을 참조하면, 제2 트렌치(T2) 내에 콘택 구조체(150)를 형성한다.
예를 들어, 도 15의 결과물 상에, 도전막을 형성할 수 있다. 이어서, 상기 도전막의 상면이 비트 라인 구조체(130)의 상면보다 낮아지도록 에치백(etchback) 공정을 수행할 수 있다. 이에 따라, 복수의 고립 영역을 형성하는 매몰 콘택(BC)이 형성될 수 있다. 매몰 콘택(BC)은 폴리실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 매몰 콘택(BC) 상에 랜딩 패드(LP)를 형성할 수 있다. 몇몇 실시예에서, 랜딩 패드(LP)의 상면은 비트 라인 구조체(130)의 상면보다 높게 형성될 수 있다. 랜딩 패드(LP)는 예를 들어, 텅스텐(W)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 17을 참조하면, 랜딩 패드(LP) 내에 제3 트렌치(T3)를 형성한다.
즉, 랜딩 패드(LP)는 제3 트렌치(T3)에 의해 패터닝될 수 있다. 이에 따라, 복수의 고립 영역을 형성하는 랜딩 패드(LP)가 형성될 수 있다. 몇몇 실시예에서, 제3 트렌치(T3)는 복수의 랜딩 패드(LP)를 벌집 구조로 배열하도록 형성될 수 있다. 이에 따라, 도 1에 도시된 것처럼, 벌집 구조로 배열된 복수의 랜딩 패드(LP)가 형성될 수 있다.
몇몇 실시예에서, 제3 트렌치(T3)는 희생 스페이서(140P)와 중첩되도록 형성될 수 있다. 이에 따라, 희생 스페이서(140P)의 상부가 제3 트렌치(T3)에 의해 노출될 수 있다.
도 18 및 도 19를 참조하면, 제2 스페이서(142)의 적어도 일부 및 희생 스페이서(140P)를 제거하여 에어 스페이서(140A)를 형성한다. 참고적으로, 도 19는 도 18의 R3 영역을 확대한 확대도이다.
예를 들어, 제3 스페이서(143)에 의해 노출되는 희생 스페이서(140P)를 제거하기 위한 식각 공정이 수행될 수 있다. 상기 식각 공정은 예를 들어, 플라즈마 건식 세정(PDC; plasma dry cleaning) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다.
희생 스페이서(140P)가 제거됨에 따라, 제2 스페이서(142)의 상부가 노출될 수 있다. 이에 따라, 희생 스페이서(140P)를 제거하는 과정에서, 노출되는 제2 스페이서(142)의 적어도 일부 또한 제거될 수 있다.
몇몇 실시예에서, 희생 스페이서(140P)의 두께는 제2 스페이서(142)의 두께보다 두꺼울 수 있으므로, 제2 스페이서(142) 및 희생 스페이서(140P)는 T자 형상을 가질 수 있다. 이에 따라, 희생 스페이서(140P)를 제거하는 과정에서, 노출되는 제2 스페이서(142)는 보다 용이하게 제거될 수 있다.
이에 따라, 도 19에 도시된 것처럼, 제2 스페이서(142)의 적어도 일부 및 희생 스페이서(140P)는, 제1 부분(140AL) 및 제2 부분(140AU)을 포함하는 에어 스페이서(140A)로 대체될 수 있다. 몇몇 실시예에서, 희생 스페이서(140P)의 두께는 제2 스페이서(142)의 두께보다 두꺼울 수 있으므로, 에어 스페이서(140A)의 제2 부분(140AU)의 폭(W1U)은 에어 스페이서(140A)의 제1 부분(140AL)의 폭(W1U)보다 클 수 있다.
도 20을 참조하면, 랜딩 패드(LP) 상에 층간 절연막(180)을 형성한다.
층간 절연막(180)은 제3 트렌치(T3)를 채우도록 형성될 수 있다. 이에 따라, 랜딩 패드(LP)는, 층간 절연막(180)에 의해 서로 이격되는 복수의 고립 영역을 형성할 수 있다. 또한, 층간 절연막(180)은 각각의 랜딩 패드(LP)의 상면의 일부를 노출시키도록 패터닝될 수 있다.
이어서, 도 1 내지 도 4를 참조하면, 도 20의 결과물 상에 커패시터 구조체(190)를 형성한다.
예를 들어, 층간 절연막(180)에 의해 노출되는 랜딩 패드(LP)와 접속되는 하부 전극(192)을 형성할 수 있다. 이어서, 하부 전극(192) 상에, 커패시터 유전막(194) 및 상부 전극(196)을 차례로 형성할 수 있다. 이에 따라, 동작 특성이 개선되 반도체 장치의 제조 방법이 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 소자 분리막
120: 베이스 절연막 130: 비트 라인 구조체
140: 스페이서 구조체 140A: 에어 스페이서
141, 142, 143, 144: 스페이서 150: 콘택 구조체
160: 워드 라인 구조체 180: 층간 절연막
190: 커패시터 구조체
AR: 활성 영역 BC: 매몰 콘택
LP: 랜딩 패드

Claims (10)

  1. 트렌치를 포함하는 기판;
    상기 트렌치 내에, 상기 트렌치의 폭보다 작은 폭을 갖는 제1 도전 패턴;
    상기 제1 도전 패턴의 측면의 적어도 일부 및 상기 트렌치를 따라 연장되는 제1 스페이서;
    상기 제1 스페이서 상에, 상기 트렌치를 채우는 제2 스페이서; 및
    상기 제1 스페이서와 상기 제2 스페이서 사이의 제1 부분과, 상기 제2 스페이서 및 상기 제1 부분 상의 제2 부분을 포함하는 에어 스페이서를 포함하고,
    상기 제2 부분의 폭은 상기 제1 부분의 폭보다 큰 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 스페이서는, 상기 제1 도전 패턴과 상기 제1 부분 사이의 하부 스페이서와, 상기 제1 도전 패턴과 상기 제2 부분 사이의 상부 스페이서를 포함하고,
    상기 상부 스페이서의 폭은 상기 하부 스페이서의 폭보다 작은 반도체 장치.
  3. 제 2항에 있어서,
    상기 상부 스페이서의 폭은 20 Å 이하인 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 부분의 폭은 15 Å 이상인 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 스페이서 상에, 상기 제2 부분에 의해 상기 제1 스페이서로부터 이격되는 제3 스페이서를 더 포함하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 제1 스페이서와 대향되는 상기 제2 스페이서의 측면은, 상기 제1 스페이서와 대향되는 상기 제3 스페이서의 측면보다 상기 제1 도전 패턴에 인접하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 기판과 접속되며, 상기 제1 스페이서, 상기 에어 스페이서 및 상기 제2 스페이서에 의해 상기 제1 도전 패턴으로부터 이격되는 콘택 구조체와,
    상기 콘택 구조체와 접속되는 커패시터 구조체를 더 포함하는 반도체 장치.
  8. 트렌치를 포함하는 기판;
    상기 트렌치 내에, 상기 트렌치의 폭보다 작은 폭을 갖는 도전 패턴;
    상기 도전 패턴의 측면의 적어도 일부 및 상기 트렌치를 따라 연장되는 제1 스페이서;
    상기 제1 스페이서 상에, 상기 트렌치를 채우는 제2 스페이서; 및
    상기 제1 스페이서와 상기 제2 스페이서 사이의 제1 부분과, 상기 제2 스페이서 및 상기 제1 부분 상의 제2 부분을 포함하는 에어 스페이서를 포함하고,
    상기 제1 스페이서는, 상기 도전 패턴과 상기 제1 부분 사이의 하부 스페이서와, 상기 도전 패턴과 상기 제2 부분 사이의 상부 스페이서를 포함하고,
    상기 상부 스페이서의 폭은 상기 하부 스페이서의 폭보다 작은 반도체 장치.
  9. 트렌치를 포함하는 기판;
    상기 트렌치 내에, 제1 방향으로 연장되며, 상기 트렌치의 폭보다 작은 폭을 갖는 도전 패턴;
    상기 도전 패턴의 측면의 적어도 일부 및 상기 트렌치를 따라 연장되는 제1 스페이서; 및
    상기 제1 스페이서에 의해 상기 도전 패턴으로부터 이격되며, 상기 제1 스페이서의 적어도 일부를 따라 연장되는 에어 스페이서를 포함하고,
    상기 제1 방향과 교차하는 단면에서, 상기 에어 스페이서는 T자 형상을 갖고,
    상기 에어 스페이서의 일부는 상기 트렌치 내에 형성되는 반도체 장치.
  10. 트렌치를 포함하는 기판을 제공하고,
    상기 트렌치 내에, 상기 트렌치의 폭보다 작은 폭을 갖는 도전 패턴을 형성하고,
    상기 트렌치 및 상기 도전 패턴을 따라 연장되는 제1 스페이서를 형성하되, 상기 제1 스페이서는 상기 트렌치 내의 하부 스페이서와 상기 하부 스페이서 상의 상부 스페이서를 포함하고,
    상기 상부 스페이서의 폭이 상기 하부 스페이서의 폭보다 작아지도록, 상기 상부 스페이서의 측면을 식각하고,
    상기 제1 스페이서 상에, 상기 제1 스페이서와 다른 물질을 포함하는 희생 스페이서를 형성하고,
    상기 희생 스페이서를 대체하여 에어 스페이서를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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