CN114121951A - 半导体装置及其形成方法 - Google Patents

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Abstract

本发明公开了半导体装置及其形成方法，包括衬底、有源区、绝缘结构以及多个第一导线。有源区相互平行且相互分隔地定义在衬底内，各有源区包括有源鳍片以及设置于有源鳍片两侧的有源端部，有源鳍片以及有源端部分别包括不同的材质。绝缘结构设置在衬底内，环绕有源区，绝缘结构包括第一绝缘层以及多个第二绝缘层，其中，第二绝缘层系分别设置于相邻的有源区之间并且被第一绝缘层环绕。多个第一导线，形成在衬底上并横跨有源区。在此设置下，可改善有源区的延伸范围，确保后续形成的存储接触插塞结构可与有源区直接且稳定的接触。

Description

半导体装置及其形成方法
技术领域
本发明涉及一种半导体装置及其形成方法，尤其是涉及一种包括有源区以及绝缘结构的半导体装置及其形成方法。
背景技术
随着半导体装置微小化以及集成电路的复杂化，组件的尺寸不断地减小，结构亦不断地变化，因此，维持小尺寸半导体组件的效能为目前业界的主要目标。在半导体制作工艺中，多半是在衬底上定义出多个有源区域作为基础，再于所述有源区域上形成所需组件。一般来说，有源区域为利用光刻及蚀刻等制作工艺在衬底上所形成的多个图案，但在尺寸微缩的要求下，有源区域的宽度逐渐缩减，而各个有源区域之间的间距也渐缩小，使得其制作工艺也面临许多限制与挑战，以至于无法满足产品需求。
发明内容
本发明之一目的在于提供一种半导体装置及其形成方法，其有源区包括有源鳍片以及设置于所述有源鳍片两侧且包括不同材质的有源端部。藉此，可改善所述有源区的延伸范围，确保存储接触插塞结构(storage node contact，SNC)可与所述有源区直接且稳定的接触。在此设置下，所述存储接触插塞结构的设置可具有较为优化的结构稳定性，进而提升本发明之半导体装置的元件效能。
为达上述目的，本发明之一实施例提供一种半导体装置，包括衬底、有源区、绝缘结构、以及多个第一导线。所述有源区相互平行且相互分隔地定义在所述衬底内，各所述有源区包括有源鳍片以及设置于所述有源鳍片两侧的有源端部，所述有源鳍片以及所述有源端部分别包括不同的材质。所述绝缘结构设置在所述衬底内，环绕所述有源区。所述多个第一导线，形成在所述衬底上并横跨所述有源区。
为达上述目的，本发明之一实施例提供一种半导体装置的形成方法，包括以下步骤。首先，提供衬底。然后，在所述衬底内形成多个有源区以及绝缘结构，所述绝缘结构环绕所述有源区，其中，各所述有源区包括有源鳍片以及设置于所述有源鳍片两侧的有源端部，所述有源鳍片以及所述有源端部分别包括不同的材质。
附图说明
图1至图7绘示本发明第一优选实施例中半导体装置的制作工艺的示意图；其中，
图1为本发明的半导体装置于形成有源单元后的俯视示意图；
图2为图1沿切线A-A’的剖面示意图；
图3为本发明的半导体装置于形成开口后的俯视示意图；
图4为图3沿切线A-A’的剖面示意图；
图5为本发明的半导体装置于进行外延制作工艺后的剖面示意图；
图6为本发明的半导体装置于形成绝缘层后的俯视示意图；以及
图7为图6沿切线A-A’的剖面示意图。
图8绘示另一优选实施例中半导体装置于进行外延制作工艺后的剖面示意图。
图9绘示再一优选实施例中半导体装置于进行外延制作工艺后的剖面示意图。
图10绘示本发明一优选实施例中半导体装置的剖面示意图。
图11至图12绘示本发明第二优选实施例中半导体装置的制作工艺的示意图；其中
图11为本发明的半导体装置于形成绝缘层后的剖面示意图；以及
图12为本发明的半导体装置于进行蚀刻制作工艺后的剖面示意图。
图13至图15绘示本发明第三优选实施例中半导体装置的制作工艺的示意图；其中
图13为本发明的半导体装置于形成有源单元后的剖面示意图；
图14为图13沿切线A-A’的剖面示意图；以及
图15为本发明的半导体装置于进行外延制作工艺后的剖面示意图。
其中，附图标记说明如下：
100 衬底
101 掩膜图案
101a 表面
102 浅沟渠
110 有源单元
110a 顶面
110b 侧壁
111 端部
113、117、213、413 有源端部
115、415 有源鳍片
120 第一绝缘层
120a、120b、120c 顶面
130、430 掩模层
131、431 开口
140 第二绝缘层
140a 顶面
150、150a、450 有源区
160 绝缘结构
300、500 半导体装置
320 绝缘层
320a 顶面
321 开口
410 有源片段
420 第一绝缘层
430 掩模层
440 第二绝缘层
440a 顶面
540 第一导线
541 介电层
543 闸极介电层
545 闸极
547 盖层
560 第二导线
560a 触点
561 半导体层
563 阻障层
565 导电层
567 盖层
570 间隙壁
571 第一间隙壁
573 第二间隙壁
575 第三间隙壁
580 介电层
590 插塞
D1、x、y 方向
g 间隔
h1、h2 高度落差
L1、L2、L3 长度
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。熟习本发明所属领域的技术人员能在不脱离本发明的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
请先参照图1至图7，所绘示者为本发明第一优选实施例中半导体装置300的制作工艺示意图，其中，图1、图3以及图6分别为半导体装置300于不同形成阶段的俯视示意图，图2、图4、图5、以及图7则为半导体装置300于不同形成阶段的剖面示意图。首先，提供一衬底100，例如是一硅衬底、含硅衬底(如SiC、SiGe)或硅覆绝缘(silicon-on-insulator，SOI)衬底等，衬底100内设置至少一第一绝缘层120，以在衬底100定义出多个有源单元(activearea unit)110。各有源单元110系相互平行且相互间隔地沿着一方向D1延伸，并且相互交替地设置，其中，方向D1例如是相交且不垂直于y方向或x方向，如图1所示。在一实施例中，各有源单元110在方向D1上例如具有相同的长度L1，并且相邻的有源单元110之间还可具有相同的间隔g。
在一实施例中，有源单元110的形成可借助但并不限定于以下所述的图案化制作工艺。例如，先在衬底100上形成一掩模层(未绘示)，所述掩模层包括可用以定义有源单元110的多个掩膜图案101并暴露出部分的衬底100，利用所述掩模层进行一蚀刻制作工艺，移除所述部分的衬底100形成至少一浅沟渠(shallow trench)102，再于浅沟渠102内填入绝缘材料(未绘示)，如氧化硅、氮化硅或氮氧化硅等，即可形成顶面120a切齐所述掩模层的表面101a的第一绝缘层120，同时定义出有源单元110，如图1以及图2所示。在一实施例中，有源单元110的形成还可借助一自对准双重图案化(self-aligned double patterning，SADP)制作工艺，或者是一自对准反向图案化(self-aligned reverse patterning，SARP)制作工艺，但并不限于此。
请参照图3以及图4所示，在保留掩膜图案101的前提下于衬底100上形成掩模层130，其包括多个开口131，系分别对位于相邻的有源单元110之间的间隔g，而暴露出下方的第一绝缘层120以及有源单元110的端部111。其中，端部111例如系指各有源单元110在如图3所示的一俯视图中所延伸于y方向上的侧边，在本实施例中，端部111至少包括延伸于y方向上的所述侧边，以及延伸于D1方向上的至少一侧边所邻接所述侧边的部分，如图3所示。然后，透过掩模层130进行一蚀刻制作工艺，移除保留在有源单元110的端部111上方的掩膜图案101，以暴露出有源单元110的部分顶面110a，并且，部分移除暴露的第一绝缘层120，使得部分的第一绝缘层120的顶面120b于所述蚀刻制作工艺进行后可低于有源单元110的顶面110a，如图4所示。如此，于所述蚀刻制作工艺进行后，即可暴露出有源单元110的端部111的顶面110a以及部分侧壁110b。
请参照图5所示，在保留掩模层130以及掩膜图案101的前提下进行一选择性外延生长制作工艺，形成有源端部113。请一并参考图5以及图6所示，在本实施例中，有源端部113在如图6所示的俯视图中系形成于各有源单元110延伸于y方向上的所述侧边，以及延伸于D1方向上的至少一侧边所邻接所述侧边的所述部分上，而呈现L字状；而在如图5所示的剖面图中则系形成于有源单元110的端部111被暴露出的顶面110a以及部分侧壁110b，而同样可呈现L字状，但并不以此为限。另一方面，剩余未反应的有源单元110则形成有源鳍片115，如此，有源端部113以及有源鳍片115可共同构成衬底100内的多个有源区150。需注意的是，有源端部113例如包括不同于衬底100的外延材质，举例来说，当衬底100例如是一硅衬底时，有源端部113例如包括硅锗，但不以此为限。如此，有源端部113的顶面可明显地略高于有源鳍片115的顶面以及第二绝缘层140的顶面140a，并具有一高度落差h1，如图7所示。另一方面，有源端部113亦可具有不同于衬底100(有源鳍片115)的表面粗糙度(roughness)，举例来说，当衬底100例如是一硅衬底时，其表面粗糙度较小，而有源端部113(例如包括硅锗)的表面粗糙度则较大，但其具体粗糙度的差异亦可因应其材质变化而有所不同，不以前述为限。然后，完全移除掩模层130以及掩膜图案101。
请参照图6以及图7所示，于所述部分的第一绝缘层120上方形成第二绝缘层140，使得第二绝缘层140的顶面140a可与有源鳍片115的顶面(即顶面110a)齐平，如图7所示。如此，第一绝缘层120以及第二绝缘层140可共同构成衬底100内的绝缘结构160，环绕有源区150，其中，第二绝缘层140系分别设置于相邻的有源区150之间并且被第一绝缘层120环绕，如图6所示。在此设置下，绝缘结构160可进一步隔绝相邻的有源区150，并达到较佳的绝缘效果。
由此，即完成本发明第一优选实施例之半导体装置300。半导体装置300具有多个有源区150以及环绕有源区150的绝缘结构160。有源区150包括材质不同的有源鳍片115以及设置于所述有源鳍片115两侧的有源端部113，因而可于方向D1上获得较为延伸的长度L2。如此，当后续进一步于有源区150上形成其他元件时，即可透过有源端部113的延伸长度以及外延材质提供更为稳定的接触以及导电效果。
然而，本领域者应可轻易了解，为能满足实际产品需求的前提下，本发明之半导体装置及其制作工艺亦可能有其它态样或可以其他手段达成，并不限于前述。举例来说，在一实施例中，在进行所述选择性外延生长制作工艺时，可选择性地增加外延材质形成的范围，形成厚度相对较大的有源端部117。如此，有源端部117的顶面可明显地高于有源鳍片115的顶面(即顶面110a)以及第二绝缘层140的顶面140a，并具有相对较大的一高度落差h2，如图8所示。在此设置下，有源区150a(包括有源端部117以及有源鳍片115)不仅可在方向D1上还可获得进一步延伸的长度L3，有源鳍片115以及有源端部117之间的高度落差h2还可进一步增加与后续形成的存储接触插塞结构的接触面积，进而优化整体结构。或者，在另一实施例中，亦可选择在透过掩模层130进行所述蚀刻制作工艺时，移除保留在有源单元110的端部111上方的掩膜图案101，并且，部分移除暴露的第一绝缘层120，而仅暴露出有源单元110的端部111的顶面，也就是说，于所述蚀刻制作工艺后，部分的第一绝缘层120的顶面120c可与有源单元110的顶面110a齐平但不暴露出有源单元110的端部111的侧壁110b，如图9所示。如此，即可在后续进行所述选择性外延生长制作工艺时，仅在有源单元110的端部111的顶面110a上形成有源端部213，使得本实施例的有源端部213在一剖面图中可呈现一字状，如图9所示。由此，透过前述两个实施例的设置同样可有效地改善所述有源区的延伸范围，确保后续形成的存储接触插塞结构可与所述有源区直接且稳定的接触。
此外，本领域者应可轻易了解，为能满足实际产品需求的前提下，本发明形成半导体装置及其形成方法亦可能有其它态样，而不限于前述。下文将进一步针对本发明中半导体装置的方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。
请参照图10所示，其绘示本发明优选实施例中半导体装置500的剖面示意图。本实施例中半导体装置500的结构大体上与前述第一实施例中的半导体装置300相同，包含衬底100、有源区150(包括有源鳍片115以及有源端部113)以及绝缘结构160(包括有源鳍片115以及有源端部113)等，于此不再赘述。本实施例与前述第一实施例主要差异在于本实施例的半导体装置500还额外包括形成于衬底100内的多个第一导线540以及形成在衬底100上的多个第二导线560以及多个插塞590。
细部来说，第一导线540例如是相互平行地沿着y方向延伸，横跨有源区150并同时穿过第一绝缘层120以及第二绝缘层140。在一实施例中，是先在衬底100内形成多个相互平行且相互间隔地沿着y方向延伸的沟渠(未绘示)。然后，依序形成覆盖所述沟渠整体表面的介电层541、覆盖所述沟渠下半部表面的闸极介电层543、填满所述沟渠下半部的闸极545以及填满所述沟渠上半部的盖层547。如此，盖层547的表面可切齐有源鳍片115的顶面(即顶面110a)，如图10所示，使得位在衬底100内的第一导线540可作为半导体装置500的埋层式字线(word line，WL)540，并与有源区150的有源鳍片115交错，以接收或传递各存储单元(memory cell，未绘示)的电压信号。虽然本实施例的附图中并未具体绘出所述沟渠或第一导线540的延伸方向，但本领域者应可轻易理解若由一俯视图来看，延伸于y方向上的第一导线540应可与有源区150交错并穿过绝缘结构160(包括绝缘层120以及第二绝缘层140)。
另一方面，第二导线560例如是相互平行地沿着x方向延伸，以横跨有源区150，并且在一投影方向(未绘示)上可与第一导线540垂直交错。第二导线560以及插塞590是相互交替地设置于衬底100上方的介电层580内，相邻的插塞590与第二导线560之间透过间隙壁570相互隔绝，如图10所示。在一实施例中，间隙壁570例如包括依序堆叠于第二导线560侧壁上的第一间隙壁571(包含氮化硅等材质)、第二间隙壁573(包含氧化硅等材质)以及第三间隙壁575(包含氮化硅等材质)，但不以此为限。其中，各第二导线560例如包含依序堆叠的半导体层(例如包含多晶硅)561、阻障层563(例如包含钛及/或氮化钛)、导电层565(例如包含钨、铝或铜等低阻质的金属)、以及盖层567(例如包含氧化硅、氮化硅或氮氧化硅等)，但不以此为限。需注意的是，第二导线560的下方还形成有触点(bit line contact，BLC)560a，而可进一步伸入衬底100的有源鳍片115内，并位于两相邻的第一导线540以及两相邻的有源端部113之间。在本实施例中，触点560a例如是与第二导线560的半导体层561一体成形，并直接接触有源鳍片115，但不以此为限。而插塞590则可同时接触有源鳍片115、有源端部113以及部份的第一导线540的盖层547，进而形成更为稳定的存储接触插塞结构(storage node contact，SNC)。另需注意的是，当有源端部113的厚度明显高于有源鳍片115时，插塞590的底部亦可具有相应的高度落差h1，使得插塞590的设置可更为的稳固。
由此，本实施例的半导体装置500例如可做为一动态随机存取存储器(dynamicrandom access memory，DRAM)装置，其包含有至少一晶体管组件(未绘示)以及至少一电容器组件(未绘示)，以作为动态随机存取存储器阵列中的最小组成单元(memory cell)并接收来自于第二导线560(位线)及第一导线540(字线)的电压信息。其中，半导体装置500的有源区150同样包括材质不同的有源鳍片115以及设置于所述有源鳍片115两侧的有源端部113，使得插塞590可更为稳定地设置于有源鳍片115、有源端部113以及两者的交界上，形成更为稳固的接触以及导电效果。在此设置下，本实施例的半导体装置500可利于达到更为优化的结构以及元件效能。
请参照图11至12所示，其绘示本发明第二实施例中半导体装置的制作工艺的示意图。本实施例中半导体装置的制作工艺大体上与前述第一实施例中的制作工艺相同，于此不再赘述。本实施例的制作工艺与前述第一实施例主要差异在于直接利用绝缘层320作为一掩模层，依序进行蚀刻制作工艺以及选择性外延生长制作工艺。
细部来说，本实施例系于在衬底100定义出多个有源单元110之后，随即移除上方的掩膜图案(未绘示)，然后，形成绝缘层320，进一步环绕并覆盖所有的有源单元110。换言之，绝缘层320的顶面320a系高于有源单元110的顶面110a，如图11所示。
接着，在衬底100上形成一掩模层(未绘示)，其包括多个开口(未绘示)系分别对位于相邻的有源单元110之间的间隔g，透过所述掩模层进行蚀刻制作工艺，以在绝缘层320内形成多个对应开口321，分别暴露出各有源单元110的端部111的顶面110a以及侧壁110b，如图12所示。后续，即可如同前述第一实施例中图5至图7所示，在保留绝缘掩膜321的前提下进行所述选择性外延生长制作工艺，形成如图6至图7所示的有源端部113，或是形成如图8所示的有源端部117，但不以此为限。然后，进行一平坦化制作工艺(未绘示)，移除有源单元110上方的绝缘层320，仅保留顶面320a低于有源单元110的顶面110a的绝缘层320，其可环绕于有源单元110周围而形成绝缘结构绝缘结构。由此，透过前述有源端部113或有源端部117的设置可有效地改善所述有源区的延伸范围，确保后续形成的存储接触插塞结构可与所述有源区直接且稳定的接触。
请参照图13至15所示，其绘示本发明第三实施例中半导体装置的制作工艺的示意图。本实施例中半导体装置的制作工艺大体上与前述第一实施例中的制作工艺相同，相同之处于此不再赘述。本实施例的制作工艺与前述第一实施例主要差异在于有源片段410的形成系借助自对准双重图案化制作工艺或者是自对准反向图案化制作工艺。
细部来说，请参照图13以及图14所示，先借助所述自对准双重图案化制作工艺或者是所述自对准反向图案化制作工艺在衬底100内形成多个有源片段410，各有源片段410系相互平行地沿着方向D1延伸并被第一绝缘层420环绕，接着，于衬底100上形成掩模层430，其包括多个开口431，以部分暴露出下方的有源片段410。然后，透过掩模层430进行一蚀刻制作工艺，部分移除自各开口431暴露出的有源片段410，并于衬底100内形成浅沟渠102，进而将各有源片段410截断成如图1所示的多个有源单元110。此外，还可于所述蚀刻制作工艺后，进行另一蚀刻制作工艺，例如是湿蚀刻制作工艺，部分移除环绕于有源单元110周围的第一绝缘层420，特别系邻近于有源单元110的端部111的第一绝缘层420，进而形成类似于图3所示的结构态样。
后续，即可在保留掩模层430的前提下进行一选择性外延生长制作工艺，于有源单元110的两侧形成有源端部413，而其余的有源单元110即形成有源鳍片415，构成有源区450，如图15所示。需注意的是，在本实施例中，若由一俯视图(未绘示，类似图6所示的俯视图)来看，有源端部413应可形成于各有源单元110延伸于y方向上的所述侧边，以及延伸于D1方向上的至少一侧边所邻接所述侧边的所述部分上，而呈现L字状；而在图15所示的一剖面图中，有源端部413系形成在有源单元110两侧的暴露表面(即图15所示的浅沟渠102的侧壁以及底面)上，而可呈现U字状。然后，于有源端部413形成后，于浅沟渠102内形成第二绝缘层440，第二绝缘层440的顶面440a可低于有源单元110的顶面110a，如图15所示，或者，在另一实施例中亦可选择与有源单元110的顶面110a齐平。如此，剩余的第一绝缘层420以及第二绝缘层440可共同构成本实施例的绝缘结构。由此，透过本实施例的制作工艺同样可形成有源端部413，同样可有效地改善有源区450的延伸范围，确保后续形成的存储接触插塞结构可与所述有源区直接且稳定的接触。
整体来说，本发明的半导体装置系形成具有复合材质的有源区。半导体装置内的所述有源区包括材质不同的有源鳍片以及设置于所述有源鳍片两侧的有源端部，透过选择性外延生长制作工艺形成所述有源端部，因而使得所述有源区可整体上获得较为延伸的长度。如此，可有效地改善所述有源区的延伸范围，增加所述有源区与插塞结构的接触面积，并确保后续形成的存储接触插塞结构可与所述有源区直接且稳定的接触。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种半导体装置，其特征在于，包括：
衬底；
多个有源区，相互平行且相互分隔地定义在所述衬底内，各所述有源区包括有源鳍片以及设置于所述有源鳍片两侧的有源端部，所述有源鳍片以及所述有源端部分别包括不同的材质；绝缘结构，设置在所述衬底内，环绕所述有源区；以及
多个第一导线，形成在所述衬底上并横跨所述有源区。
2.依据权利要求第1项所述之半导体装置，其特征在于，所述有源鳍片以及所述有源端部分别包括不同的粗糙度。
3.依据权利要求第1项所述之半导体装置，其特征在于，所述有源端部包括一外延材质。
4.依据权利要求第3项所述之半导体装置，其特征在于，所述有源端部以及所述有源鳍片之间具有一高度落差。
5.依据权利要求第1项所述之半导体装置，其特征在于，所述绝缘结构包括第一绝缘层以及多个第二绝缘层，其中，所述第二绝缘层系分别设置于相邻的所述有源区之间并且被所述第一绝缘层环绕。
6.依据权利要求第5项所述之半导体装置，其特征在于，所述多个第一导线设置于所衬底内并与所述有源区交错，所述第一导线同时穿过所述第一绝缘层以及所述第二绝缘层。
7.依据权利要求第1项所述之半导体装置，其特征在于，还包括：
多个第二导线，设置于所衬底上并与所述有源区交错，所述第二导线直接接触所述有源鳍片；以及
多个插塞，设置于所衬底上并与所述第二导线交替设置，所述插塞同时接触所述有源鳍片以及所述有源端部；以及
间隙壁，设置于所衬底上并位于所述第二导线以及所述插塞之间。
8.依据权利要求第7项所述之半导体装置，其特征在于，所述插塞设置于所述有源鳍片以及所述有源端部的底部，并具有高度落差。
9.依据权利要求第7项所述之半导体装置，其特征在于，还包括：
多个触点，设置于所述第二导线下方，所述触点位于相邻的所述有源端部之间。
10.一种半导体装置的形成方法，其特征在于，包括：
提供衬底；以及
在所述衬底内形成多个有源区以及绝缘结构，所述绝缘结构环绕所述有源区，其中，各所述有源区包括有源鳍片以及设置于所述有源鳍片两侧的有源端部，所述有源鳍片以及所述有源端部分别包括不同的材质。
11.依据权利要求第10项所述之半导体装置的形成方法，其特征在于，还包括：
在所述衬底内形成定义出多个有源单元，所述有源单元相互平行且相互分隔地沿着一方向延伸；
形成绝缘层，所述绝缘层环绕并覆盖所有的所述有源单元；
于所述绝缘层内形成多个开口，各所述开口分别暴露出各所述有源单元的端部；以及
进行一平坦化制作工艺，移除所述有源单元上方的所述绝缘层，使得剩余的所述绝缘层形成所述绝缘结构。
12.依据权利要求第11项所述之半导体装置的形成方法，其特征在于，还包括：
于所述平坦化制作工艺之前进行选择性外延制作工艺，于所述有源单元的所述端部形成所述有源端部，剩余的所述有源单元形成所述有源鳍片。
13.依据权利要求第10项所述之半导体装置的形成方法，其特征在于，还包括：
在所述衬底内形成定义出多个有源单元，所述有源单元相互平行且相互分隔地沿着一方向延伸；
形成第一绝缘层，所述第一绝缘层环绕所有的所述有源单元，并且所述第一绝缘层的顶面与所述有源单元的顶面齐平；
形成一掩模层，覆盖于所述第一绝缘层以及所述衬底上，所述掩模层包括多个开口；
透过所述掩模层进行一蚀刻制作工艺，部分移除所述第一绝缘层并暴露出各所述有源单元的端部；以及
于剩余的所述第一绝缘层上形成第二绝缘层，共同形成所述绝缘结构，所述第二绝缘层系分别设置于相邻的所述有源区之间并且被所述第一绝缘层环绕。
14.依据权利要求第13项所述之半导体装置的形成方法，其特征在于，还包括：
于所述第二绝缘层形成之前进行选择性外延制作工艺，于所述有源单元的所述端部形成所述有源端部，剩余的所述有源单元形成所述有源鳍片。
15.依据权利要求第10项所述之半导体装置的形成方法，其特征在于，还包括：
在所述衬底内形成多个有源片段，所述有源片段相互平行且相互分隔地沿着一方向延伸并被第一绝缘层环绕；于所述衬底上形成掩模层，所述掩模层包括多个开口，以部分暴露出下方的所述有源片段；
透过所述掩模层进行一蚀刻制作工艺，截断所述有源片段，形成多个有源单元；以及
进行选择性外延制作工艺，于所述有源单元两侧形成所述有源端部。
16.依据权利要求第15项所述之半导体装置的形成方法，其特征在于，所述有源端部呈现U字状。
17.依据权利要求第15项所述之半导体装置的形成方法，其特征在于，还包含：
于有源端部形成后，形成第二绝缘层，其中，所述第一绝缘层以及所述共同作为所述绝缘结构。
18.依据权利要求第15项所述之半导体装置的形成方法，其特征在于，还包括：
于所述蚀刻制作工艺后，进行湿蚀刻制作工艺以部分移除环绕于所述有源单元周围的所述第一绝缘层，再进行所述选择性外延制作工艺。
19.依据权利要求第18项所述之半导体装置的形成方法，其特征在于，所述有源端部于一俯视图中呈现L字状。
20.依据权利要求第10项所述之半导体装置的形成方法，其特征在于，还包括：
于所衬底内形成多个第一导线，并与所述有源区交错；
于所衬底上形成多个第二导线，并与所述有源区交错，所述第二导线直接接触所述有源鳍片；以及
于所衬底上形成多个插塞，所述插塞与所述第二导线交替设置并同时接触所述有源鳍片以及所述有源端部，所述插塞设置于所述有源鳍片以及所述有源端部的底部具有高度落差；以及
于所衬底上形成间隙壁，所述间隙壁位于所述第二导线以及所述插塞之间。
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