CN117858500A - 半导体器件 - Google Patents

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CN117858500A CN202311283741.0A CN202311283741A CN117858500A CN 117858500 A CN117858500 A CN 117858500A CN 202311283741 A CN202311283741 A CN 202311283741A CN 117858500 A CN117858500 A CN 117858500A
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Abstract

一种半导体器件包括：有源图案，设置在基板上并分别包括中心部分；位线，在有源图案的中心部分上在第一方向上延伸；字线，在与第一方向交叉的第二方向上与有源图案交叉；栅栏图案，在字线上设置在彼此相邻的位线之间；接触沟槽区，在与第一方向和第二方向交叉的第三方向上与有源图案和字线交叉；以及位线接触和填充绝缘图案，在接触沟槽区中在第三方向上交替布置。第一方向至第三方向平行于基板的底表面。填充绝缘图案分别设置在字线和栅栏图案之间。

Description

半导体器件
技术领域
本公开涉及一种半导体器件，更具体地，涉及一种半导体存储器件及其制造方法。
背景技术
半导体器件由于其小尺寸、多功能特性和/或低制造成本而广泛用于电子工业。半导体器件可以被分类为用于存储逻辑数据的半导体存储器件、用于处理逻辑数据的半导体逻辑器件以及具有半导体存储器件的功能和半导体逻辑器件的功能的混合半导体器件中的任何一种。
需要高速度和低电压半导体器件以满足包括半导体器件的电子装置的特性(例如高速度和/或低功耗)。半导体器件已经高度集成以满足这些需求。然而，随着半导体器件的高集成密度，用于生产半导体器件的制造工艺的难度也已经增加大。因此，已经对提高半导体器件的生产率的技术进行各种研究。
发明内容
在一方面中，半导体器件可以包括：有源图案，设置在基板上并分别包括中心部分；位线，在有源图案的中心部分上在第一方向上延伸；字线，在与第一方向交叉的第二方向上与有源图案交叉；栅栏图案，设置在字线上且在彼此相邻的位线之间；接触沟槽区，在与第一方向和第二方向交叉的第三方向上与有源图案和字线交叉；以及位线接触和填充绝缘图案，在接触沟槽区中在第三方向上交替布置。第一方向至第三方向可以平行于基板的底表面。填充绝缘图案可以分别设置在字线和栅栏图案之间。
在一方面中，半导体器件可以包括：有源图案，设置在基板上并包括中心部分；位线，在有源图案的中心部分上在第一方向上延伸；一对字线，在与第一方向交叉的第二方向上与有源图案交叉，使有源图案的中心部分插置在其；接触沟槽区，在与第一方向和第二方向交叉的第三方向上与有源图案和字线交叉；位线接触，在接触沟槽区中设置在有源图案的中心部分和位线之间；以及一对填充绝缘图案，在接触沟槽区中分别设置在所述一对字线上。第一方向至第三方向可以平行于基板的底表面。位线接触可以覆盖有源图案的中心部分的顶表面的一部分，所述一对填充绝缘图案可以覆盖有源图案的中心部分的顶表面的其它部分。
在一方面中，半导体器件可以包括：有源图案，设置在基板上并分别包括中心部分；位线，分别在有源图案的中心部分上在第一方向上延伸；字线，在与第一方向交叉的第二方向上与有源图案交叉；接触沟槽区，在与第一方向和第二方向交叉的第三方向上与有源图案和字线交叉；以及位线接触和填充绝缘图案，在接触沟槽区中在第三方向上交替布置。第一方向至第三方向可以平行于基板的底表面。每个填充绝缘图案可以在第三方向上与字线中的对应一条交叉。
附图说明
通过参照附图详细描述示例性实施方式，特征将对于本领域技术人员变得明显，附图中：
图1是示出根据一些实施方式的半导体器件的框图。
图2A是对应于图1的部分“P1”的平面图以示出根据一些实施方式的半导体器件。
图2B是图2A的有源图案的放大图。
图3A至图3C是分别沿着图2A的线A-A'、B-B'和C-C'截取的剖视图。
图4A是对应于图1的部分“P1”的平面图以示出根据一些实施方式的半导体器件。
图4B是图4A的有源图案的放大图。
图5和图6是沿着图4A的线B-B'截取的剖视图。
图7至图16B是示出根据一些实施方式的制造半导体器件的方法的视图。
图17至图24B是示出根据一些实施方式的制造半导体器件的方法的视图。
具体实施方式
现在将参照附图对示例实施方式进行更全面的描述。
图1是示出根据一些实施方式的半导体器件的框图。
参照图1，半导体器件(例如半导体存储器件)可以包括单元块CB和在平面图中围绕每个单元块CB的外围块PB。每个单元块CB可以包括单元电路，诸如存储器集成电路。外围块PB可以包括操作单元电路所需的各种外围电路，并且外围电路可以电连接到单元电路。
外围块PB可以包括感测放大器电路SA和子字线驱动器电路SWD。例如，感测放大器电路SA可以彼此面对且单元块CB插置在其间，子字线驱动器电路SWD可以彼此面对且单元块CB插置在其间。外围块PB还可以包括用于驱动感测放大器的电源和接地驱动器电路。
图2A是对应于图1的部分“P1”的平面图以示出根据一些实施方式的半导体器件。图2B是图2A的有源图案的放大图。图3A至图3C是分别沿着图2A的线A-A'、B-B'和C-C'截取的剖视图。
参照图2A至图3C，可以提供基板100。基板100可以是半导体基板，诸如硅基板、锗基板或硅锗基板。
器件隔离图案120可以设置在基板100中并可以限定有源图案ACT。有源图案ACT可以在彼此交叉(例如，彼此垂直)的第一方向D1和第二方向D2上彼此间隔开。第一方向D1和第二方向D2可以平行于基板100的底表面。
有源图案ACT可以具有彼此分隔开的岛形。每个有源图案ACT可以具有在第四方向D4上长的条形。第四方向D4可以平行于基板100的底表面，并可以与第一方向D1和第二方向D2交叉。当在平面图中观看时，有源图案ACT可以是基板100的被器件隔离图案120围绕的部分。有源图案ACT可以具有在垂直于基板100的底表面的第六方向D6上突出的形状。器件隔离图案120可以包括绝缘材料，诸如硅氧化物、硅氮化物或其组合。在本说明书中，术语“A或B”、“A和B中的至少一个”、“A或B中的至少一个”、“A、B或C”、“A、B和C中的至少一个”或“A、B或C中的至少一个”可以包括一个或更多个相关列出项目的任何和所有组合。
每个有源图案ACT可以包括一对边缘部分111和112以及中心部分113。该对边缘部分111和112可以包括第一边缘部分111和第二边缘部分112。第一边缘部分111可以是有源图案ACT在第四方向D4上的一端部。第二边缘部分112可以是有源图案ACT在第四方向D4上的另一端部。中心部分113可以是有源图案ACT的设置在所述一对边缘部分111和112之间的部分，并可以是有源图案ACT的设置在随后将描述的一对字线WL之间的部分。边缘部分111和112的顶表面111a和112a中的每个可以位于比中心部分113的顶表面113a更高的高度。边缘部分111和112以及中心部分113可以掺有掺杂剂(例如n型或p型掺杂剂)。
字线WL可以提供在有源图案ACT中。字线WL可以提供为多条。字线WL可以在第二方向D2上延伸并可以在第一方向D1上彼此间隔开。字线WL可以设置在有源图案ACT和器件隔离图案120中提供的沟槽中。例如，在第一方向D1上彼此相邻的一对字线WL可以与每个有源图案ACT交叉。
每条字线WL可以包括栅电极GE、栅极电介质图案GI和栅极覆盖图案GC。栅电极GE可以在第二方向D2上穿透有源图案ACT和器件隔离图案120。栅极电介质图案GI可以设置在栅电极GE和有源图案ACT之间以及在栅电极GE和器件隔离图案120之间。栅极覆盖图案GC可以设置在栅电极GE上以覆盖栅电极GE的顶表面。
接触沟槽区CTR可以在第三方向D3上与有源图案ACT、器件隔离图案120和字线WL(例如字线WL的栅极覆盖图案GC)交叉。第三方向D3可以平行于基板100的底表面并可以与第一方向D1、第二方向D2和第四方向D4交叉。例如，在第一方向D1和第三方向D3之间的角度可以等于或大于30度且等于或小于60度。接触沟槽区CTR的内表面可以暴露有源图案ACT的中心部分113的顶表面113a、器件隔离图案120和字线WL(例如字线WL的栅极覆盖图案GC)。
接触沟槽区CTR可以提供为多个。每个接触沟槽区CTR可以在排列成一行的中心部分113上在第三方向D3上延伸。这里，排列成一行的中心部分113可以被定义为有源图案ACT的中心部分113当中的在第三方向D3上依次排列成一行的中心部分113。排列成一行的中心部分113的顶表面113a可以暴露在接触沟槽区CTR的底部。例如，排列成一行的中心部分113的顶表面113a可以被接触沟槽区CTR完全暴露。接触沟槽区CTR可以不暴露有源图案ACT的边缘部分111和112的顶表面111a和112a。接触沟槽区CTR在第五方向D5上的宽度W1可以是30nm或更小。接触沟槽区CTR在第五方向D5上的节距PT1可以是80nm或更小。这里，节距PT1可以被定义为接触沟槽区CTR在第五方向D5上按其重复的最小距离。
缓冲图案210可以设置在基板100上。缓冲图案210可以覆盖有源图案ACT的一部分、器件隔离图案120的一部分和字线WL的一部分。例如，缓冲图案210可以包括硅氧化物、硅氮化物、硅氮氧化物或其任意组合中的至少一种。
位线BL可以提供在器件隔离图案120和有源图案ACT上。位线BL可以被提供为多条。位线BL可以在第一方向D1上延伸并可以在第二方向D2上彼此间隔开。位线BL可以包括金属材料。例如，每条位线BL可以在沿第一方向D1排列的有源图案ACT的中心部分113上在第一方向D1上延伸。例如，位线BL可以包括钨、钼、钛或其任意组合中的至少一种。
位线接触DC可以提供在每个有源图案ACT上并可以提供为多个。位线接触DC可以分别连接到有源图案ACT的中心部分113上。位线接触DC可以在第一方向D1和第二方向D2上彼此间隔开。每个位线接触DC可以设置在有源图案ACT的中心部分113和位线BL之间。位线接触DC可以将位线BL中的对应一条电连接到中心部分113中的对应一个。位线接触DC可以包括掺有掺杂剂的多晶硅、未掺杂的多晶硅、金属材料或其任意组合中的至少一种。
排列成一行的位线接触DC可以设置在接触沟槽区CTR中并可以部分地填充接触沟槽区CTR。这里，排列成一行的位线接触DC可以被定义为位线接触DC当中的在第三方向D3上依次排列成一行的位线接触DC。排列成一行的位线接触DC可以位于排列成一行的中心部分113上。
例如，当在平面图中观看时，位线接触DC可以具有平行四边形形状。位线接触DC可以包括第一至第四侧DCs1、DCs2、DCs3和DCs4。位线接触DC的第一侧DCs1和第二侧DCs2可以在第一方向D1上延伸并可以彼此相对。位线接触DC的第一侧DCs1和第二侧DCs2可以分别与随后将描述的填充绝缘图案250接触。位线接触DC的第三侧DCs3和第四侧DCs4可以在第三方向D3上从第一侧DCs1延伸到第二侧DCs2并可以彼此相对。位线接触DC的第三侧DCs3和第四侧DCs4可以位于接触沟槽区CTR的内侧壁上。
填充绝缘图案250可以设置在排列成一行的位线接触DC中的沿第三方向D3彼此相邻的位线接触DC之间。填充绝缘图案250可以提供为多个。排列成一行的填充绝缘图案250可以设置在接触沟槽区CTR中并可以与排列成一行的位线接触DC一起填充接触沟槽区CTR。这里，排列成一行的填充绝缘图案250可以被定义为填充绝缘图案250当中的在第三方向D3上依次排列成一行的填充绝缘图案250。在接触沟槽区CTR中，位线接触DC和填充绝缘图案250可以在第三方向D3上交替布置。每个填充绝缘图案250可以在第三方向D3上延伸。
填充绝缘图案250可以与字线WL交叉。例如，填充绝缘图案250可以在第三方向D3上与字线WL交叉。填充绝缘图案250可以与字线WL(例如字线WL的栅极覆盖图案GC)接触。
例如，当在平面图中观看时，填充绝缘图案250可以具有平行四边形形状。例如，填充绝缘图案250可以具有在第三方向D3上延伸的平行四边形形状。填充绝缘图案250可以包括第一至第四侧251、252、253和254。填充绝缘图案250的第一侧251和第二侧252可以在第一方向D1上延伸并可以彼此相对。填充绝缘图案250的第一侧251和第二侧252可以分别与位线接触DC接触。填充绝缘图案250的第三侧253和第四侧254可以在第三方向D3上从第一侧251延伸到第二侧252并可以彼此相对。填充绝缘图案250的第三侧253和第四侧254可以位于接触沟槽区CTR的内侧壁上。例如，填充绝缘图案250的第三侧253和第四侧254可以分别与位线接触DC的第三侧DCs3和第四侧DCs4对准。填充绝缘图案250在第一方向D1上的宽度W2可以基本上等于位线接触DC在第一方向D1上的宽度W3。
作为示例，位线接触DC可以位于有源图案ACT的中心部分113上，一对填充绝缘图案250可以在第三方向D3上彼此间隔开而使位线接触DC插置在其间。例如，该对填充绝缘图案250中的一个可以与位线接触DC的第一侧DCs1接触，并且其另一个可以与位线接触DC的第二侧DCs2接触。有源图案ACT的中心部分113的顶表面113a可以被位线接触DC和该对填充绝缘图案250覆盖。例如，位线接触DC可以覆盖有源图案ACT的中心部分113的顶表面113a的一部分，并且该对填充绝缘图案250可以覆盖有源图案ACT的中心部分113的顶表面113a的另一些部分。例如，有源图案ACT的中心部分113的顶表面113a可以被位线接触DC和该对填充绝缘图案250完全覆盖。该对填充绝缘图案250可以分别设置在该对字线WL上。
填充绝缘图案250可以不覆盖有源图案ACT的边缘部分111和112的顶表面111a和112a。例如，填充绝缘图案250可以与边缘部分111和112间隔开。填充绝缘图案250的底表面250b可以位于比有源图案ACT的边缘部分111和112的顶表面111a和112a低的高度。填充绝缘图案250的底表面250b可以覆盖有源图案ACT的中心部分113的顶表面113a。填充绝缘图案250可以由单层或两层或更多层形成。例如，填充绝缘图案250可以包括硅氮化物、硅氧化物或其组合中的至少一种。
多晶硅图案310可以设置在位线BL和缓冲图案210之间以及在第一方向D1上彼此相邻的位线接触DC之间。例如，多晶硅图案310可以与相邻的位线接触DC接触。多晶硅图案310可以被提供为多个。多晶硅图案310的顶表面可以位于与位线接触DC的顶表面基本上相同的高度。多晶硅图案310可以包括多晶硅。
第一欧姆图案320可以提供在位线BL和位线接触DC之间以及在位线BL和多晶硅图案310之间。第一欧姆图案320可以沿着位线BL在第一方向D1上延伸并可以在第二方向D2上彼此间隔开。第一欧姆图案320可以包括金属硅化物。第一阻挡图案可以设置在第一欧姆图案320和位线BL之间。第一阻挡图案可以包括导电的金属氮化物，例如钛氮化物或钽氮化物。
位线覆盖图案350可以设置在位线BL的顶表面上。位线覆盖图案350可以被提供为多个。位线覆盖图案350可以沿着位线BL在第一方向D1上延伸并可以在第二方向D2上彼此间隔开。位线覆盖图案350可以与位线BL垂直地重叠。位线覆盖图案350可以由单层或多层形成。位线覆盖图案350可以包括硅氮化物。
位线间隔物360可以提供在位线BL的侧壁和位线覆盖图案350的侧壁上。位线间隔物360可以覆盖位线BL的侧壁和位线覆盖图案350的侧壁。位线间隔物360可以被提供为多个。例如，位线间隔物360可以延伸到位线接触DC的第一侧DCs1的上部和第二侧DCs2的上部上。
位线间隔物360可以包括多个间隔物。例如，位线间隔物360可以包括第一间隔物362、第二间隔物364和第三间隔物366。第三间隔物366可以提供在位线BL的侧壁和位线覆盖图案350的侧壁上。第一间隔物362可以设置在位线BL和第三间隔物366之间以及在位线覆盖图案350和第三间隔物366之间。第二间隔物364可以设置在第一间隔物362和第三间隔物366之间。例如，第一至第三间隔物362、364和366中的每个可以包括硅氮化物、硅氧化物、硅氮氧化物或其任意组合中的至少一种。在一些实施方式中，第二间隔物364可以包括将第一间隔物362和第三间隔物366彼此分隔开的气隙。
覆盖间隔物370可以位于位线间隔物360上。覆盖间隔物370可以覆盖位线间隔物360的侧壁的上部。例如，覆盖间隔物370可以包括硅氮化物。
存储节点接触BC可以提供在彼此相邻的位线BL之间。存储节点接触BC可以提供为多个。存储节点接触BC可以在第一方向D1和第二方向D2上彼此间隔开。在第二方向D2上彼此相邻的存储节点接触BC可以彼此间隔开而使位线BL插置在其间。在第一方向D1上彼此相邻的存储节点接触BC可以彼此间隔开而使栅栏图案FN(随后将描述)插置在其间。每个存储节点接触BC可以填充提供在有源图案ACT的边缘部分111和112中的相应一个上的凹陷区域，并可以连接到相应的边缘部分111或112。例如，存储节点接触BC可以包括掺有掺杂剂的多晶硅、未掺杂的多晶硅、金属材料或其任意组合中的至少一种。
栅栏图案FN可以提供在彼此相邻的位线BL之间。栅栏图案FN可以提供为多个。栅栏图案FN可以在第一方向D1和第二方向D2上彼此间隔开。在第二方向D2上彼此相邻的栅栏图案FN可以彼此间隔开而使位线BL插置在其间。在第一方向D1上彼此相邻的栅栏图案FN可以彼此间隔开而使存储节点接触BC插置在其间。
栅栏图案FN可以提供在字线WL上。接触沟槽区CTR可以在栅栏图案FN和字线WL之间在第三方向D3上延伸。填充绝缘图案250可以设置在栅栏图案FN和字线WL之间。填充绝缘图案250可以在栅栏图案FN和字线WL之间在第三方向D3上延伸。例如，栅栏图案FN可以包括硅氮化物。
第二阻挡图案410可以共形地覆盖位线间隔物360、存储节点接触BC和栅栏图案FN。第二阻挡图案410可以包括导电的金属氮化物，诸如钛氮化物或钽氮化物。第二欧姆图案可以设置在第二阻挡图案410和存储节点接触BC之间。第二欧姆图案可以包括金属硅化物。
着陆垫LP可以提供在存储节点接触BC上。着陆垫LP可以提供为多个，并且着陆垫LP可以在第一方向D1和第二方向D2上彼此间隔开。每个着陆垫LP可以连接到存储节点接触BC中的对应一个。着陆垫LP可以覆盖位线覆盖图案350的顶表面。着陆垫LP的下部可以与存储节点接触BC垂直地重叠。着陆垫LP的上部可以在第二方向D2上从下部偏移。着陆垫LP可以包括金属材料，诸如钨、钛或钽。
当在平面图中观看时，填充图案440可以围绕着陆垫LP。填充图案440可以设置在彼此相邻的着陆垫LP之间。当在平面图中观看时，填充图案440可以具有包括被着陆垫LP穿透的孔的网格形状。例如，填充图案440可以包括硅氮化物、硅氧化物、硅氮氧化物或其任意组合中的至少一种。在一些实现方式中，填充图案440可以包括包含空气的空的空间(即气隙)。
数据存储图案DSP可以提供在着陆垫LP上。数据存储图案DSP可以提供为多个，并且数据存储图案DSP可以在第一方向D1和第二方向D2上彼此间隔开。每个数据存储图案DSP可以通过着陆垫LP中的对应一个和存储节点接触BC中的对应一个连接到边缘部分111和112中的对应一个。
对于一些示例，数据存储图案DSP可以是包括下电极、电介质层和上电极的电容器。在这种情况下，半导体器件可以是动态随机存取存储器(DRAM)器件。对于某些示例，数据存储图案DSP可以包括磁隧道结图案。在这种情况下，半导体器件可以是磁随机存取存储器(MRAM)器件。对于某些示例，数据存储图案DSP可以包括相变材料或可变电阻材料。在这种情况下，半导体器件可以是相变随机存取存储器(PRAM)器件或电阻随机存取存储器(ReRAM)器件。在某些实施方式中，数据存储图案DSP可以包括能够存储数据的其它各种结构和/或材料中的至少一种。
图4A是对应于图1的部分“P1”的平面图以示出根据一些实施方式的半导体器件。图4B是图4A的有源图案的放大图。图5和图6是沿着图4A的线B-B'截取的剖视图。为了说明的容易和方便，将省略对如上所述的相同特征的描述。
参照图4A至图6，接触沟槽区CTR的一部分可以被定义为分隔区SR。分隔区SR可以是接触沟槽区CTR的在位线BL下面的位线接触DC和字线WL之间限定的区域。分隔区SR可以设置在位线接触DC和多晶硅图案310之间并可以将它们彼此分隔开。位线接触DC在第一方向D1上的宽度W3可以小于填充绝缘图案250在第一方向D1上的宽度W2。
分隔图案SP可以提供在分隔区SR中。分隔图案SP可以提供在位线接触DC和字线WL之间以及在位线接触DC和多晶硅图案310之间。例如，分隔图案SP可以填充分隔区SR。在一些实现方式中，分隔图案SP可以包括在分隔区SR中的空的空间(即气隙)。分隔图案SP可以包括与填充绝缘图案250相同的材料、与随后将描述的牺牲间隔物SS相同的材料(例如硅氮化物)、气隙或其任意组合中的至少一种。
分隔图案SP可以与位线接触DC的第三侧DCs3或第四侧DCs4接触。分隔图案SP可以与填充绝缘图案250的第一侧251或第二侧252接触。分隔图案SP的一侧可以在第三方向D3上延伸并可以与填充绝缘图案250的第三侧253或第四侧254对准。
在一些实施方式中，如图5所示，分隔图案SP的顶表面的至少一部分可以不被第一欧姆图案320覆盖。因此，多个第一欧姆图案320可以在第一方向D1上彼此间隔开。
在某些实施方式中，如图6所示，第一欧姆图案320可以覆盖分隔图案SP的顶表面。第一欧姆图案320可以延伸到位线接触DC的顶表面和多晶硅图案310的顶表面上。
图7至图16B是示出根据一些实施方式的制造半导体器件的方法的视图。更具体地，图7、图9、图11、图13和图15是对应于图1的部分“P1”的平面图，以示出根据一些实施方式的制造半导体器件的方法。图8A、图10A、图12A、图14A和图16A是分别对应于图7、图9、图11、图13和图15的线A-A'的剖视图。图8B、图10B、图12B和图14B是分别对应于图7、图9、图11和图13的线B-B'的剖视图。图8C、图10C、图12C、图14C和图16B是分别对应于图7、图9、图11、图13和图15的线C-C'的剖视图。
在下文，将参照图7至图16B描述参照制造图2A至图3C描述的半导体器件的方法。为了说明的容易和方便，将不重复对如上所述的相同特征的描述。
参照图7和图8A至图8C，可以在基板100中形成器件隔离图案120和有源图案ACT。器件隔离图案120和有源图案ACT的形成可以包括通过图案化工艺在基板100中形成凹槽以及通过用绝缘材料填充该凹槽来形成器件隔离图案120。有源图案ACT可以包括基板100的其中没有形成凹槽的部分。
可以在基板100的上部中形成的沟槽中形成字线WL。字线WL的形成可以包括在有源图案ACT和器件隔离图案120上形成掩模图案、使用掩模图案作为蚀刻掩模执行各向异性蚀刻工艺以形成沟槽以及用字线WL填充沟槽。在有源图案ACT中，字线WL可以在第一方向D1上彼此间隔开并可以在第二方向D2上延伸。例如，用字线WL填充沟槽可以包括在每个沟槽的内表面上共形地沉积栅极电介质图案GI、用导电层填充沟槽、通过对导电层执行回蚀刻工艺和/或抛光工艺在每个沟槽中形成栅电极GE以及在栅电极GE上形成填充每个沟槽的剩余区域的栅极覆盖图案GC。一对字线WL可以与有源图案ACT交叉。有源图案ACT的中心部分113可以被限定在该对字线WL之间。有源图案ACT的分别与中心部分113间隔开而使一对字线WL插置在间的其它部分可以被定义为边缘部分111和112。
第一缓冲层210La和第一多晶硅层310La可以依次形成在基板100上。第一缓冲层210La和第一多晶硅层310La可以覆盖有源图案ACT的顶表面、器件隔离图案120的顶表面和字线WL的顶表面。
可以在第一多晶硅层310La上形成接触掩模图案CM。接触掩模图案CM可以包括在第三方向D3上延伸的多个线图案和在线图案之间在第三方向D3上延伸的掩模沟槽区MTR。每个掩模沟槽区MTR可以在排列成一行的中心部分113上在第三方向D3上延伸。
参照图9和图10A至图10C，可以形成接触沟槽区CTR以与排列成一行的中心部分113交叉。接触沟槽区CTR的形成可以包括使用接触掩模图案CM作为蚀刻掩模执行各向异性蚀刻工艺。接触沟槽区CTR可以暴露中心部分113的顶表面113a、字线WL的上部和器件隔离图案120的上部。在各向异性蚀刻工艺之后，中心部分113的顶表面113a可以降低，并且中心部分113的顶表面113a的至少一部分可以被接触沟槽区CTR暴露。边缘部分111和112的顶表面111a和112a可以不被接触沟槽区CTR暴露。第二缓冲层210Lb和第二多晶硅层310Lb可以通过各向异性蚀刻工艺分别由第一缓冲层210La和第一多晶硅层310La形成。
例如，接触沟槽区CTR的形成还可以包括在各向异性蚀刻工艺之后执行各向同性蚀刻工艺。接触沟槽区CTR在第五方向D5上的宽度W1可以通过各向同性蚀刻工艺进一步增大。因此，中心部分113的顶表面113a可以被接触沟槽区CTR完全暴露。在一些实施方式中，可以不执行各向同性蚀刻工艺。接触沟槽区CTR在第五方向D5上的节距PT1可以是80nm或更小。
当接触沟槽区CTR形成为具有如这里所述的线形时，可以提高半导体器件的生产率。更具体地，当执行用于暴露小型化的半导体器件的有源图案ACT的中心部分113的曝光和蚀刻工艺时，在长度方向上延伸得长的线形的图案化可以比具有窄面积的点形的图案化更容易。当形成具有线形的接触沟槽区域CTR时，中心部分113可以被有效地暴露。因此，可以减少或最小化半导体器件的故障。此外，当制造具有相同特征尺寸的半导体器件时，点形状的图案化可能需要光蚀刻光蚀刻(PEPE，photo-etch-photo-etch)工艺或EUV工艺来暴露有源图案的中心部分。在一些实现方式中，线形可以在没有上述工艺的情况下被图案化。结果，可以提高半导体器件的生产率。
参照图11和图12A至图12C，可以形成位线接触线DCL以分别填充接触沟槽区CTR。位线接触线DCL的形成可以包括形成覆盖基板100的整个顶表面并填充接触沟槽区CTR的位线接触层以及去除位线接触层的上部以暴露第二多晶硅层310Lb的顶表面。位线接触层的上部可以被去除。结果，位线接触层可以被分成位线接触线DCL。
此后，可以在基板100的整个顶表面上依次形成位线层BLL、位线覆盖层350L和位线掩模图案BM。位线掩模图案BM可以包括在第一方向D1上延伸并在第二方向D2上彼此间隔开的多个线图案。第一欧姆层320L可以进一步形成在位线层BLL和位线接触线DCL之间以及在位线层BLL和第二多晶硅层310Lb之间。
参照图13和图14A至图14C，可以形成位线覆盖图案350、位线BL、第一欧姆图案320、位线接触DC和多晶硅图案310。位线覆盖图案350、位线BL、第一欧姆图案320、位线接触DC和多晶硅图案310可以通过使用位线掩模图案BM作为蚀刻掩模分别蚀刻位线覆盖层350L、位线层BLL、第一欧姆层320L、位线接触线DCL和第二多晶硅层310Lb来形成。
可以通过蚀刻工艺再次暴露接触沟槽区CTR的内部的一部分。中心部分113的顶表面113a的没有被位线接触DC覆盖的部分可以通过接触沟槽区CTR暴露到外部。边缘部分111和112的顶表面111a和112a可以不被接触沟槽区CTR暴露。
参照图15、图16A和图16B，可以形成填充绝缘图案250以填充接触沟槽区CTR的被暴露的内部。填充绝缘图案250的形成可以包括形成填充绝缘层、填充接触沟槽区CTR的被暴露的内部、覆盖位线BL和第二缓冲层210Lb的侧壁以及去除覆盖位线BL和第二缓冲层210Lb的侧壁的填充绝缘层。例如，填充绝缘层可以共形地覆盖位线BL的侧壁。由于覆盖位线BL和第二缓冲层210Lb的侧壁的填充绝缘层被去除(即填充绝缘层的上部被去除)，所以填充绝缘层可以被分成填充绝缘图案250。
在一些实施方式中，填充绝缘图案250可以由两层或多层形成。在这种情况下，填充绝缘层可以包括绝缘层的第一次填充和绝缘层的第二次填充。例如，在形成第一次填充的绝缘层和第二次填充的绝缘层之后，可以一起去除第一次和第二次填充的绝缘层的上部。
返回参照图2A至图3C，可以形成位线间隔物360以覆盖位线BL的侧壁和位线覆盖图案350的侧壁。位线间隔物360的形成可以包括依次形成第一间隔物362、第二间隔物364和第三间隔物366，它们共形地覆盖位线BL的侧壁和位线覆盖图案350的侧壁。
存储节点接触BC和栅栏图案FN可以形成在彼此相邻的位线BL之间。存储节点接触BC和栅栏图案FN可以在第二方向D2上交替排列。每个存储节点接触BC可以填充提供在有源图案ACT的边缘部分111和112中的对应一个上的凹陷区域并可以连接到相应的边缘部分111或112。栅栏图案FN可以形成在字线WL上。
在一些实施方式中，存储节点接触BC和栅栏图案FN的形成可以包括：形成存储节点接触线，每条存储节点接触线填充相邻的位线BL之间的空间并在第一方向D1上延伸；通过去除存储节点接触线在字线WL上的部分形成初始存储节点接触，在去除区域中形成栅栏图案FN；通过去除初始存储节点接触的上部形成存储节点接触BC。存储节点接触BC可以是初始存储节点接触的没有被去除的下部。
在一些实施方式中，存储节点接触BC和栅栏图案FN的形成可以包括：形成栅栏线，每条栅栏线填充相邻的位线BL之间的空间并在第一方向D1上延伸；通过去除栅栏线在有源图案ACT的边缘部分111和112上的部分来形成栅栏图案FN；以及在去除的区域中形成存储节点接触BC。
在形成存储节点接触BC的工艺中，可以去除位线间隔物360的上部的一部分。因此，覆盖间隔物370可以进一步形成在从其去除位线间隔物360的该部分的位置。此后，可以形成第二阻挡图案410以共形地覆盖位线间隔物360、覆盖间隔物370和存储节点接触BC。
着陆垫LP可以形成在存储节点接触BC上。着陆垫LP的形成可以包括：依次形成覆盖存储节点接触BC的顶表面的着陆垫层和掩模图案；以及通过使用掩模图案作为蚀刻掩模的各向异性蚀刻工艺将着陆垫层分成多个着陆垫LP。第二阻挡图案410的一部分、位线间隔物360的一部分和位线覆盖图案350的一部分可以通过各向异性蚀刻工艺被进一步蚀刻，因此可以暴露到外部。
在一些实施方式中，可以通过着陆垫层的各向异性蚀刻工艺暴露第二间隔物364。可以通过第二间隔物364的暴露部分对第二间隔物364进一步执行蚀刻工艺，使得第二间隔物364可以于是包括气隙。
此后，可以形成填充图案440以覆盖暴露部分并在平面图中围绕每个着陆垫LP。数据存储图案DSP可以形成在每个着陆垫LP上。
图17至图24B是示出根据一些实施方式的制造半导体器件的方法的视图。更具体地，图17、图19、图21和图23是对应于图1的部分“P1”的平面图，以示出根据一些实施方式的制造半导体器件的方法。图18A、图20A、图22A和图24A是分别对应于图17、图19、图21和图23的线A-A'的剖视图。图18B、图20B、图22B和图24B是分别对应于图17、图19、图21和图23的线B-B'的剖视图。
在下文，将参照图17至图24B描述制造参照图4A至图6描述的半导体器件的方法。为了说明的容易和方便，将不重复对如上所述的相同特征的描述。
参照图17、图18A和图18B，在形成参照图9至图10C所述的接触沟槽区CTR之后，可以在接触沟槽区CTR的内侧壁上形成牺牲间隔物SS。牺牲间隔物SS的形成可以包括在基板100的整个顶表面上形成共形地覆盖接触沟槽区CTR的内表面的牺牲间隔物层、以及通过去除牺牲间隔物层的一部分将牺牲间隔物层分成牺牲间隔物SS。两个牺牲间隔物SS可以分别形成在每个接触沟槽区CTR的两个内侧壁上。牺牲间隔物SS可以沿着接触沟槽区CTR的内侧壁在第三方向D3上延伸。牺牲间隔物SS可以包括相对于位线接触DC具有蚀刻选择性的材料。例如，牺牲间隔物SS可以包括硅氮化物、硅氧化物或其组合中的至少一种。
可以形成位线接触线DCL以填充接触沟槽区CTR的剩余部分，并且可以依次形成图11至图12C的位线层BLL、位线覆盖层350L和位线掩模图案BM。位线接触线DCL可以通过牺牲间隔物SS与第二多晶硅层310Lb间隔开。此后，可以使用蚀刻工艺形成位线覆盖图案350、位线BL和第一欧姆图案320。可以执行蚀刻工艺以暴露位线接触线DCL的顶表面、第二多晶硅层310Lb的顶表面和牺牲间隔物SS的顶表面。
参照图19、图20A和图20B，可以去除牺牲间隔物SS。通过去除牺牲间隔物SS，可以在接触沟槽区CTR中形成侧沟槽区STR。侧沟槽区STR可以是由接触沟槽区CTR的内侧壁和位线接触线DCL的侧壁限定的区域，并可以形成在牺牲间隔物SS已经位于的区域中。例如，侧沟槽区STR可以在第三方向D3上延伸。牺牲间隔物SS的去除可以包括对牺牲间隔物SS执行各向同性或各向异性蚀刻工艺。
在一些实施方式中，可以通过牺牲间隔物SS的去除工艺完全去除牺牲间隔物SS。在某些实施方式中，牺牲间隔物SS的一部分可以通过牺牲间隔物SS的去除工艺来去除，并且牺牲间隔物SS的另一部分可以保留而不是被去除。例如，牺牲间隔物SS的另一部分可以不被去除，而是可以保留在位线BL下面。
参照图21、图22A和图22B，可以形成位线接触DC和多晶硅图案310。位线接触DC的形成可以包括蚀刻位线接触线DCL。此时，侧沟槽区STR可以被提供作为位线接触线DCL的蚀刻路径，因此位线接触线DCL可以被容易地蚀刻。具体地，当在平面图中观看时，在接触沟槽区CTR与位线BL形成锐角的拐角处，可以容易地去除位线接触线DCL。结果，可以防止如果位线接触线DCL的一部分保留在角落中可能发生的电短路。因此，可以提高半导体器件的电特性和可靠性。
参照图23、图24A和图24B，可以形成填充接触沟槽区CTR的填充绝缘图案250。此时，接触沟槽区CTR的在位线BL下面的位线接触DC和字线WL之间限定的区域可以被限定为分隔区SR。
分隔图案SP可以提供在分隔区SR中。在一些实施方式中，分隔图案SP可以包括牺牲间隔物SS的剩余部分，其在参照图19至图20B描述的牺牲间隔物SS的去除工艺中没有被去除。在某些实施方式中，分隔图案SP可以是填充绝缘图案250的一部分，其在填充绝缘图案250的形成时形成在分隔区SR中。在某些实施方式中，分隔图案SP可以包括气隙。例如，气隙可以是由填充绝缘图案250和/或牺牲间隔物SS围绕的空的空间。
根据实施方式，可以形成具有线形的接触沟槽区。因此，在制造半导体器件时可以减少或最小化工艺失败，并且可以提高半导体器件的生产率。
此外，在去除位线接触线的工艺中可以容易地进行蚀刻，因此可以防止可能由位线接触线的剩余部分引起的电短路。结果，可以改善半导体器件的电特性和可靠性。
通过总结和回顾，实施方式可以提供具有提高的生产率的半导体器件。实施方式还可以提供具有提高的电特性和可靠性的半导体器件。
这里已经公开了示例实施方式，并且尽管采用了特定术语，但是它们仅以一般性和描述性的含义来使用和解释，而不是为了限制的目的。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。
本专利申请要求于2022年10月5日在韩国知识产权局提交的韩国专利申请第10-2022-0127008号的优先权，其全部内容通过引用结合于此。

Claims (20)

1.一种半导体器件，包括：
基板，具有设置在其上的有源图案，所述有源图案分别包括中心部分；
位线，在所述有源图案的所述中心部分上在第一方向上延伸；
字线，在与所述第一方向交叉的第二方向上与所述有源图案交叉；
栅栏图案，在所述字线上设置在彼此相邻的所述位线之间；
接触沟槽区，在与所述第一方向和所述第二方向交叉的所述第三方向上与所述有源图案和所述字线交叉；以及
位线接触和填充绝缘图案，在所述接触沟槽区中在所述第三方向上交替布置，
其中所述第一方向至所述第三方向平行于所述基板的底表面，以及
其中所述填充绝缘图案分别设置在所述字线和所述栅栏图案之间。
2.根据权利要求1所述的半导体器件，其中所述有源图案的所述中心部分包括沿着所述第三方向排列成一行的所述中心部分，以及
其中所述接触沟槽区在排列成一行的所述中心部分上延伸。
3.根据权利要求2所述的半导体器件，其中每个所述位线接触覆盖排列成一行的所述中心部分的每个顶表面的一部分，以及
其中所述填充绝缘图案覆盖排列成一行的所述中心部分的每个所述顶表面的其他部分。
4.根据权利要求3所述的半导体器件，其中排列成一行的所述中心部分的所述顶表面被所述位线接触和所述填充绝缘图案完全覆盖。
5.根据权利要求1所述的半导体器件，其中每个所述填充绝缘图案在所述第三方向上与所述字线中的对应一条交叉。
6.根据权利要求1所述的半导体器件，其中每个所述填充绝缘图案包括与所述位线接触接触的第一侧、与所述第一侧相对的第二侧、从所述第一侧延伸到所述第二侧的第三侧、以及与所述第三侧相对的第四侧。
7.根据权利要求6所述的半导体器件，其中每个所述位线接触包括在所述第三方向上延伸的侧面，以及
其中所述位线接触的所述侧面与所述填充绝缘图案的所述第三侧对准。
8.根据权利要求1所述的半导体器件，其中每条所述字线包括：在所述第二方向上延伸的栅电极；和在所述栅电极上的栅极覆盖图案，以及
其中每个所述填充绝缘图案与所述栅极覆盖图案接触。
9.根据权利要求1所述的半导体器件，还包括：
设置在所述位线接触和所述字线之间的分隔图案。
10.根据权利要求9所述的半导体器件，还包括：
在所述位线和所述字线之间在所述第一方向上延伸的多晶硅图案，
其中所述分隔图案设置在所述位线接触和所述多晶硅图案之间。
11.根据权利要求9所述的半导体器件，其中所述分隔图案包括硅氮化物、与所述填充绝缘图案相同的材料、气隙或其任意组合。
12.根据权利要求1所述的半导体器件，其中每个所述填充绝缘图案在所述第一方向上的宽度等于或大于每个所述位线接触在所述第一方向上的宽度。
13.一种半导体器件，包括：
有源图案，设置在基板上并包括中心部分；
位线，在所述有源图案的所述中心部分上在第一方向上延伸；
一对字线，在与所述第一方向交叉的第二方向上与所述有源图案交叉，所述有源图案的所述中心部分插置在它们之间；
接触沟槽区，在与所述第一方向和所述第二方向交叉的第三方向上与所述有源图案和所述字线交叉；
位线接触，在所述接触沟槽区中设置在所述有源图案的所述中心部分和所述位线之间；以及
一对填充绝缘图案，在所述接触沟槽区中分别设置在所述一对字线上，
其中所述第一方向至所述第三方向平行于所述基板的底表面，
其中所述位线接触覆盖所述有源图案的所述中心部分的顶表面的一部分，以及
其中所述一对填充绝缘图案覆盖所述有源图案的所述中心部分的所述顶表面的其他部分。
14.根据权利要求13所述的半导体器件，其中所述有源图案包括彼此间隔开的边缘部分，所述中心部分插置在所述边缘部分之间，以及
其中所述位线接触和所述一对填充绝缘图案不覆盖所述有源图案的所述边缘部分。
15.根据权利要求13所述的半导体器件，其中所述有源图案的所述中心部分的所述顶表面被所述位线接触和所述一对填充绝缘图案完全覆盖。
16.根据权利要求13所述的半导体器件，还包括：
分别设置在所述位线接触和所述一对字线之间的分隔图案。
17.根据权利要求13所述的半导体器件，其中所述有源图案包括彼此间隔开的边缘部分，所述中心部分插置在所述边缘部分之间，以及
其中所述一对填充绝缘图案中的每个的底表面位于比所述有源图案的每个所述边缘部分的顶表面低的高度。
18.根据权利要求13所述的半导体器件，其中所述有源图案包括多个有源图案，
其中所述有源图案的所述中心部分沿着所述第三方向排列成一行，以及
其中所述接触沟槽区在排列成一行的所述中心部分上延伸。
19.一种半导体器件，包括：
有源图案，设置在基板上并分别包括中心部分；
位线，分别在所述有源图案的所述中心部分上在第一方向上延伸；
字线，在与所述第一方向交叉的第二方向上与所述有源图案交叉；
接触沟槽区，在与所述第一方向和所述第二方向交叉的第三方向上与所述有源图案和所述字线交叉；以及
位线接触和填充绝缘图案，在每个所述接触沟槽区中在所述第三方向上交替布置，
其中所述第一方向至所述第三方向平行于所述基板的底表面，以及
其中每个所述填充绝缘图案在所述第三方向上与所述字线中的对应一条交叉。
20.根据权利要求19所述的半导体器件，其中每个所述填充绝缘图案具有平行四边形形状。
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