KR20230174960A - 반도체 메모리 소자 및 이의 제조방법 - Google Patents
반도체 메모리 소자 및 이의 제조방법 Download PDFInfo
- Publication number
- KR20230174960A KR20230174960A KR1020220076243A KR20220076243A KR20230174960A KR 20230174960 A KR20230174960 A KR 20230174960A KR 1020220076243 A KR1020220076243 A KR 1020220076243A KR 20220076243 A KR20220076243 A KR 20220076243A KR 20230174960 A KR20230174960 A KR 20230174960A
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- bit line
- shield
- shield pattern
- capping
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000000034 method Methods 0.000 title description 16
- 238000002955 isolation Methods 0.000 claims abstract description 30
- 125000006850 spacer group Chemical group 0.000 claims description 73
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 36
- 229920005591 polysilicon Polymers 0.000 claims description 36
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 19
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 239000010936 titanium Substances 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 239000000460 chlorine Substances 0.000 claims description 4
- 229910052801 chlorine Inorganic materials 0.000 claims description 4
- 238000005137 deposition process Methods 0.000 claims description 4
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 229910052701 rubidium Inorganic materials 0.000 claims description 3
- IGLNJRXAVVLDKE-UHFFFAOYSA-N rubidium atom Chemical compound [Rb] IGLNJRXAVVLDKE-UHFFFAOYSA-N 0.000 claims description 3
- 238000003860 storage Methods 0.000 description 47
- 239000012535 impurity Substances 0.000 description 24
- 230000004888 barrier function Effects 0.000 description 20
- 230000008569 process Effects 0.000 description 14
- 238000013500 data storage Methods 0.000 description 10
- 239000007769 metal material Substances 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 238000005530 etching Methods 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 101000735417 Homo sapiens Protein PAPPAS Proteins 0.000 description 2
- 102100034919 Protein PAPPAS Human genes 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910007264 Si2H6 Inorganic materials 0.000 description 1
- 229910005096 Si3H8 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910000476 molybdenum oxide Inorganic materials 0.000 description 1
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 1
- PQQKPALAQIIWST-UHFFFAOYSA-N oxomolybdenum Chemical compound [Mo]=O PQQKPALAQIIWST-UHFFFAOYSA-N 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 239000012782 phase change material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910001952 rubidium oxide Inorganic materials 0.000 description 1
- CWBWCLMMHLCMAM-UHFFFAOYSA-M rubidium(1+);hydroxide Chemical compound [OH-].[Rb+].[Rb+] CWBWCLMMHLCMAM-UHFFFAOYSA-M 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명에 따른 반도체 메모리 소자는, 소자분리 패턴에 의해 정의되는 활성 패턴; 상기 소자분리 패턴 및 상기 활성 패턴 상에서 제1 방향으로 연장되는 비트라인; 상기 비트라인의 상면 상에서 차례로 적층된 제1 캐핑패턴, 제2 캐핑패턴 및 제3 캐핑패턴을 포함하는 비트라인 캐핑패턴; 및 상기 비트라인의 일 측면을 덮는 쉴드 패턴을 포함할 수 있다. 상기 쉴드 패턴의 상면은 상기 제1 캐핑패턴의 상면보다 낮은 높이에 위치할 수 있다.
Description
본 발명은 반도체에 관한 것으로, 보다 구체적으로 반도체 메모리 소자 및 이의 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 메모리 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 소자 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자는 보다 고집적화 되고 있다. 반도체 장치의 고집적화가 심화될수록, 반도체 소자의 전기적 특성 및 신뢰성이 저하될 수 있다. 따라서, 반도체 소자의 전기적 특성 및 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성 및 신뢰성이 향상된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 반도체 메모리 소자는, 소자분리 패턴에 의해 정의되는 활성 패턴; 상기 소자분리 패턴 및 상기 활성 패턴 상에서 제1 방향으로 연장되는 비트라인; 상기 비트라인의 상면 상에서 차례로 적층된 제1 캐핑패턴, 제2 캐핑패턴 및 제3 캐핑패턴을 포함하는 비트라인 캐핑패턴; 및 상기 비트라인의 일 측면을 덮는 쉴드 패턴을 포함할 수 있다. 상기 쉴드 패턴의 상면은 상기 제1 캐핑패턴의 상면보다 낮은 높이에 위치할 수 있다.
본 발명에 따른 반도체 메모리 소자는, 소자분리 패턴에 의해 정의되는 활성 패턴; 상기 소자분리 패턴 및 상기 활성 패턴 상에서 제1 방향으로 연장되는 비트라인; 상기 활성 패턴과 상기 비트라인 사이의 비트라인 컨택; 및 상기 비트라인의 일 측면을 덮고, 상기 비트라인 컨택의 일 측면 상으로 연장되는 쉴드 패턴을 포함할 수 있다. 상기 쉴드 패턴은 폴리실리콘 또는 실리콘 산화물, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
본 발명에 따른 반도체 메모리 소자는, 소자분리 패턴에 의해 정의되는 활성 패턴들; 상기 소자분리 패턴 및 상기 활성 패턴들 상에서 제1 방향으로 연장되고, 상기 제1 방향에 교차하는 제2 방향으로 서로 이격된 비트라인들; 상기 활성 패턴들 내에서 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격된 워드라인들; 상기 활성 패턴들과 상기 비트라인들 사이에 개재되고, 상기 제1 및 제2 방향들로 서로 이격되는 비트라인 컨택들; 상기 비트라인들의 상면들 상에서 차례로 적층된 제1 캐핑패턴, 제2 캐핑패턴 및 제3 캐핑패턴을 각각 포함하는 비트라인 캐핑패턴들; 상기 비트라인들의 측면들 상에 각각 배치되는 비트라인 스페이서들; 상기 비트라인들의 상기 측면들과 상기 비트라인 스페이서들의 사이에 각각 개재되는 쉴드 패턴들; 서로 이웃하는 비트라인들 사이에 개재되고, 상기 제1 및 제2 방향들로 서로 이격되는 스토리지 노드 컨택들; 상기 스토리지 노드 컨택들 상의 랜딩 패드들; 및 상기 스토리지 노드 컨택들 및 상기 랜딩 패드들을 통해 상기 활성 패턴들에 연결되는 데이터 저장 패턴들을 포함할 수 있다. 상기 쉴드 패턴들의 상면들은 상기 제1 캐핑패턴들의 상면들보다 낮은 높이에 위치할 수 있다.
본 발명에 따른 반도체 메모리 소자의 제조방법은, 기판에 소자분리 패턴을 형성하여 활성 패턴을 정의하는 것; 상기 활성 패턴의 상부에 제1 리세스 영역들을 형성하는 것; 상기 제1 리세스 영역들 내의 상기 활성 패턴 상에 비트라인 컨택, 비트라인 및 비트라인 캐핑패턴을 형성하는 것; 상기 비트라인 컨택의 일 측면, 및 상기 비트라인의 일 측면을 덮는 쉴드 패턴을 형성하는 것; 및 상기 쉴드 패턴 및 상기 비트라인 캐핑패턴의 일 측면을 덮는 비트라인 스페이서를 형성하는 것을 포함할 수 있다. 상기 비트라인 캐핑패턴은 차례로 적층된 제1 캐핑패턴, 제2 캐핑패턴 및 제3 캐핑패턴을 포함할 수 있다. 상기 쉴드 패턴의 상면은 상기 제1 캐핑패턴의 상면보다 낮은 높이에 위치할 수 있다.
쉴드 패턴이 비트라인 내 금속 물질들이 산화되는 것을 방지하고, 금속 산화물이 형성된 경우 이를 금속 물질로 환원시킬 수 있다. 그 결과, 반도체 메모리 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자를 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도이다.
도 3a 및 도 3b는 각각 도 2의 A-A' 선 및 B-B' 선에 대응하는 단면도들이다.
도 4는 도 2의 P2 부분의 확대도이다.
도 5a 내지 도 5c는 도 4의 P3 부분의 확대도들이다.
도 6은 도 2의 A-A' 선에 대응하는 단면도이다.
도 7a 내지 도 11b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 나타내는 도면들로, 도 7a, 도 8a, 도 9a, 도 10a 및 도 11a는 도 2의 A-A' 선에 대응하는 단면도들이고, 도 7b, 도 8b, 도 9b, 도 10b 및 도 11b는 도 2의 B-B' 선에 대응하는 단면도들이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자를 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도이다.
도 3a 및 도 3b는 각각 도 2의 A-A' 선 및 B-B' 선에 대응하는 단면도들이다.
도 4는 도 2의 P2 부분의 확대도이다.
도 5a 내지 도 5c는 도 4의 P3 부분의 확대도들이다.
도 6은 도 2의 A-A' 선에 대응하는 단면도이다.
도 7a 내지 도 11b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 나타내는 도면들로, 도 7a, 도 8a, 도 9a, 도 10a 및 도 11a는 도 2의 A-A' 선에 대응하는 단면도들이고, 도 7b, 도 8b, 도 9b, 도 10b 및 도 11b는 도 2의 B-B' 선에 대응하는 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 블록도이다.
도 1을 참조하면, 반도체 메모리 소자는 셀 블록들(CB) 및 상기 셀 블록들(CB)의 각각의 주위를 둘러싸는 주변 블록(PB)을 포함할 수 있다. 상기 셀 블록들(CB)의 각각은 메모리 집적회로와 같은 셀 회로를 포함할 수 있다. 상기 주변 블록(PB)은 상기 셀 회로의 동작에 필요한 다양한 주변 회로들을 포함할 수 있고, 상기 주변 회로들은 상기 셀 회로에 전기적으로 연결될 수 있다.
상기 주변 블록(PB)은 센스 앰프 회로들(SA), 서브-워드라인 드라이버 회로들(SWD)을 포함할 수 있다. 일 예로, 상기 센스 앰프 회로들(SA)은 상기 셀 블록들(CB)을 사이에 두고 서로 마주할 수 있고, 상기 서브-워드라인 드라이버 회로들(SWD)은 상기 셀 블록들(CB)을 사이에 두고 서로 마주할 수 있다. 상기 주변 블록(PB)은 센스 앰프 구동용 전원 및 접지 드라이버 회로들을 더 포함할 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자를 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도이다. 도 3a 및 도 3b는 각각 도 2의 A-A' 선 및 B-B' 선에 대응하는 단면도들이다. 도 4는 도 2의 P2 부분의 확대도이다. 도 5a 내지 도 5d는 도 4의 P3 부분의 확대도들이다.
도 2, 도 3a 및 도 3b를 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100)은 반도체 기판, 일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
소자분리 패턴(120)이 상기 기판(100) 내에 배치될 수 있고, 활성 패턴들(AP)을 정의할 수 있다. 상기 활성 패턴들(AP)은 서로 교차하는(일 예로, 직교하는) 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격되어 배치될 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 상기 기판(100)의 하면에 평행할 수 있다.
상기 활성 패턴들(AP) 각각은 서로 분리된 아일랜드 형상을 가질 수 있고, 제3 방향(D3)으로 길쭉한 바(bar) 형태일 수 있다. 상기 제3 방향(D3)은 상기 기판(100)의 상기 하면에 평행할 수 있고, 상기 제1 및 제2 방향들(D1, D2)에 교차(일 예로, 직교)할 수 있다. 평면적 관점에서, 상기 활성 패턴들(AP)은 상기 소자분리 패턴(120)에 의해 둘러싸인 상기 기판(100)의 일부들일 수 있다. 상기 활성 패턴들(AP)은 상기 기판(100)의 상기 하면에 수직한 제4 방향(D4)으로 돌출된 형태일 수 있다. 상기 소자분리 패턴(120)은 절연물질을 포함할 수 있고, 일 예로, 실리콘 산화물 또는 실리콘 질화물, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 본 명세서에서, "A 또는 B", "A 및 B 중 적어도 하나", "A 또는 B 중 적어도 하나", "A, B 또는 C", "A, B 및 C 중 적어도 하나", 및 "A, B, 또는 C 중 적어도 하나"와 같은 문구들 각각은 그 문구들 중 해당하는 문구에 함께 나열된 항목들 중 어느 하나, 또는 그들의 모든 가능한 조합을 포함할 수 있다.
제1 불순물 영역들(111) 및 제2 불순물 영역들(112)이 상기 활성 패턴들(AP) 내에 제공될 수 있다. 상기 제2 불순물 영역들(112)은 상기 활성 패턴들(AP) 각각의 양 가장자리 영역들 내에 제공될 수 있다. 상기 제1 불순물 영역들(111) 각각은 상기 각 활성 패턴들(AP) 내의 상기 제2 불순물 영역들(112)의 사이에 개재될 수 있다. 상기 제1 불순물 영역들(111)은 상기 제2 불순물 영역들(112)과 동일한 도전형(예를 들어, N형)의 불순물을 포함할 수 있다.
워드라인이(WL)이 상기 활성 패턴들(AP)의 내에 제공될 수 있다. 상기 워드라인(WL)은 복수로 제공될 수 있다. 상기 워드라인들(WL)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 워드라인들(WL)은 상기 활성 패턴들(AP) 및 상기 소자분리 패턴(120) 내에 제공되는 트렌치들 내에 배치될 수 있다. 일 예로, 상기 제1 방향(D1)으로 서로 이웃하는 한 쌍의 워드라인들(WL)이 상기 활성 패턴들(AP) 각각을 가로지를 수 있다.
상기 워드라인들(WL) 각각은 게이트 전극(GE), 게이트 유전패턴(GI) 및 게이트 캐핑패턴(GC)을 포함할 수 있다. 상기 게이트 전극(GE)은 상기 활성 패턴들(AP) 및 상기 소자분리 패턴(120)을 상기 제2 방향(D2)으로 관통할 수 있다. 상기 게이트 유전패턴(GI)은 상기 셀 게이트 전극(GE)과 상기 활성 패턴들(AP)의 사이, 및 상기 게이트 전극(GE)과 상기 소자분리 패턴(120)의 사이에 개재될 수 있다. 상기 게이트 캐핑패턴(GC)은 상기 게이트 전극(GE) 상에서 상기 게이트 전극(GE)을 덮을 수 있다.
버퍼 패턴(210)이 상기 기판(100) 상에 배치될 수 있다. 상기 버퍼 패턴(210)은 상기 활성 패턴들(AP), 상기 소자분리 패턴(120) 및 상기 워드라인들(WL)을 덮을 수 있다. 일 예로, 상기 버퍼 패턴(210)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
비트라인(BL)이 상기 소자분리 패턴(120) 및 상기 활성 패턴들(AP) 상에 제공될 수 있다. 상기 비트라인들(BL)은 복수로 제공될 수 있다. 상기 비트라인들(BL)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 비트라인(BL)은 금속 물질을 포함할 수 있다. 일 예로, 상기 비트라인(BL)은 텅스텐, 루비듐, 몰리브덴 또는 티타늄, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
비트라인 컨택(DC)이 상기 활성 패턴들(AP) 각각의 상에 제공될 수 있고, 복수로 제공될 수 있다. 상기 비트라인 컨택들(DC)은 상기 활성 패턴들(AP) 내의 상기 제1 불순물 영역들(111)에 각각 연결될 수 있다. 상기 비트라인 컨택들(DC)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있다. 상기 비트라인 컨택들(DC)은 각각 상기 활성 패턴들(AP)과 상기 비트라인들(BL) 사이에 개재될 수 있다. 상기 비트라인 컨택들(DC)은 상기 비트라인들(BL) 중 대응하는 비트라인(BL)과 대응하는 제1 불순물 영역(111)을 전기적으로 연결할 수 있다.
상기 비트라인 컨택들(DC)은 제1 리세스 영역들(RS1) 내에 각각 배치될 수 있다. 상기 제1 리세스 영역들(RS1)은 상기 활성 패턴들(AP)의 상부 및 상기 활성 패턴들(AP)의 상기 상부에 인접한 소자분리 패턴(120)의 상부에 제공될 수 있다. 상기 제1 리세스 영역들(RS1)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있다.
폴리실리콘 패턴(310)이 상기 비트라인(BL)과 상기 버퍼 패턴(210)의 사이, 및 상기 제1 방향(D1)으로 서로 이웃하는 비트라인 컨택들(DC)의 사이에 제공될 수 있다. 상기 폴리실리콘 패턴(310)은 복수로 제공될 수 있다. 상기 폴리실리콘 패턴(310)의 상면은 상기 비트라인 컨택(DC)의 상면과 실질적으로 동일한 높이에 위치할 수 있고, 공면을 이룰 수 있다. 상기 폴리실리콘 패턴(310)은 폴리실리콘을 포함할 수 있다.
제1 배리어 패턴(332)이 상기 비트라인(BL)과 상기 비트라인 컨택(DC)의 사이, 및 상기 비트라인(BL)과 상기 폴리실리콘 패턴(310)의 사이에 제공될 수 있다. 상기 제1 배리어 패턴들(332)은 상기 비트라인들(BL)을 따라 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제1 배리어 패턴들(332)은 도전성 금속 질화물을 포함할 수 있고, 일 예로, 텅스텐 산화물, 루비듐 산화물, 몰리브덴 산화물 또는 티타늄 산화물, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 오믹 패턴(미도시)이 상기 제1 배리어 패턴(332)과 상기 비트라인 컨택(DC)의 사이에 더 개재될 수 있다. 상기 제1 오믹 패턴은 금속 실리사이드를 포함할 수 있다.
비트라인 캐핑패턴(350)이 상기 비트라인(BL)의 상면 상에 제공될 수 있다. 상기 비트라인 캐핑패턴(350)은 복수로 제공될 수 있다. 상기 비트라인 캐핑패턴들(350)은 각각 대응하는 비트라인(BL)을 따라 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 비트라인 캐핑패턴(350)은 상기 비트라인(BL)과 수직적으로 중첩할 수 있다. 상기 비트라인 캐핑패턴(350)은 상기 대응하는 비트라인(BL)의 상면 상에서 차례로 적층된 제1 캐핑패턴(351), 제2 캐핑패턴(352) 및 제3 캐핑패턴(353)을 포함할 수 있다. 상기 비트라인 캐핑패턴(350)은 실리콘 질화물을 포함할 수 있다.
비트라인 스페이서(SPC)가 상기 비트라인(BL)의 측면(BLs) 및 상기 비트라인 캐핑패턴(350)의 측면 상에 제공될 수 있다. 상기 비트라인 스페이서(SPC)는 상기 비트라인(BL)의 상기 측면(BLs) 및 상기 비트라인 캐핑패턴(350)의 상기 측면을 덮을 수 있다. 상기 비트라인 스페이서(SPC)는 복수로 제공될 수 있다.
일 예로, 상기 비트라인 스페이서(SPC)는 제1 스페이서(323) 및 제2 스페이서(325)를 포함할 수 있다. 상기 제2 스페이서(325)는 상기 비트라인(BL)의 상기 측면(BLs) 상에 제공될 수 있고, 상기 제1 스페이서(323)는 상기 비트라인(BL)의 상기 측면(BLs)과 상기 제2 스페이서(325)의 사이에 개재될 수 있다. 일부 실시예에 따르면, 상기 제2 스페이서(325)는 상기 비트라인 캐핑패턴(350)의 상면을 덮을 수 있다.
상기 비트라인 스페이서(SPC)는 상기 비트라인 캐핑패턴(350)의 상기 측면에 접할 수 있다. 일 예로, 상기 제1 스페이서(323)는 상기 비트라인 캐핑패턴(350)의 상기 측면에 접할 수 있다. 상기 비트라인 스페이서(SPC)는 상기 비트라인(BL)의 상기 측면(BLs)으로부터 이격될 수 있다. 일 예로, 상기 제1 스페이서(323)는 후술할 쉴드 패턴(SH)에 의해 상기 비트라인(BL)의 상기 측면(BLs)으로부터 이격될 수 있다. 일 예로, 상기 제1 스페이서(323)는 실리콘 산화물을 포함할 수 있고, 상기 제2 스페이서(325)는 실리콘 질화물을 포함할 수 있다. 다른 예로, 상기 제1 스페이서(323)는 공기 층을 포함하는 빈 공간(즉, 에어 갭(air gap))을 포함할 수 있다.
제1 매립 패턴(240) 및 제2 매립 패턴(250)이 상기 제1 리세스 영역들(RS1) 각각을 채울 수 있다. 상기 제1 매립 패턴(240)은 상기 제1 리세스 영역(RS1)의 내면, 및 상기 비트라인 컨택(DC)의 측면(DCs)의 적어도 일부(예를 들어, 상기 제1 리세스 영역(RS1) 내 상기 비트라인 컨택(DC)의 측면(DCs)의 적어도 일부)를 컨포멀하게 덮을 수 있다. 일 예로, 상기 제1 매립 패턴(240)은 후술할 쉴드 패턴(SH)에 의해 상기 비트라인 컨택(DC)의 상기 측면(DCs)으로부터 이격될 수 있다. 상기 제2 매립 패턴(250)은 상기 제1 리세스 영역(RS1)의 잔부를 채울 수 있다. 일 예로, 상기 제1 매립 패턴(240)은 실리콘 산화물을 포함할 수 있고, 상기 제2 매립 패턴(250)은 실리콘 질화물을 포함할 수 있다.
쉴드 패턴(SH)이 상기 비트라인(BL)의 상기 측면(BLs) 상에 제공될 수 있고, 상기 비트라인 컨택(DC)의 상기 측면(DCs) 상으로 연장될 수 있다. 상기 쉴드 패턴(SH)은 복수로 제공될 수 있다. 한 쌍의 쉴드 패턴들(SH)은 상기 비트라인들(BL) 각각의 양 측면들(BLs), 및 상기 비트라인 컨택들(DC) 각각의 양 측면들(DCs)을 덮을 수 있다. 상기 쉴드 패턴(SH)은 상기 비트라인(BL)의 상기 측면(BLs) 및 상기 비트라인 컨택(DC)의 상기 측면(DCs)에 접할 수 있다. 일 예로, 상기 쉴드 패턴(SH)은 상기 비트라인 캐핑패턴(350)의 상기 측면에는 접하지 않을 수 있다. 상기 쉴드 패턴(SH)은 상기 폴리실리콘 패턴(310)의 측면을 더 덮을 수 있다.
상기 쉴드 패턴(SH)의 상면(SHa)은 상기 비트라인 캐핑패턴(350)의 상면보다 낮은 높이에 위치할 수 있다. 일 예로, 상기 쉴드 패턴(SH)의 상기 상면(SHa)은 상기 제1 캐핑패턴(351)의 상면(351a)보다 낮은 높이에 위치할 수 있다. 일 예로, 상기 쉴드 패턴(SH)의 상기 상면(SHa)은 상기 비트라인(BL)의 상면과 실질적으로 동일한 높이에 위치할 수 있다. 상기 쉴드 패턴(SH)의 하면은 상기 비트라인 컨택(DC)의 하면과 실질적으로 동일한 높이에 위치할 수 있다.
상기 쉴드 패턴(SH)은 상기 비트라인(BL)의 상기 측면(BLs)과 상기 비트라인 스페이서(SPC)의 사이, 및 상기 비트라인 컨택(DC)의 상기 측면(DCs)와 상기 제1 매립 패턴(240)의 사이에 개재될 수 있다. 상기 쉴드 패턴(SH)은 상기 비트라인(BL)의 상기 측면(BLs)과 상기 비트라인 스페이서(SPC)(일 예로, 제1 스페이서(323))를 서로 이격시킬 수 있다. 상기 쉴드 패턴(SH)은 상기 비트라인 컨택(DC)의 상기 측면(DCs)과 상기 제1 매립 패턴(240)을 서로 이격시킬 수 있다. 일 예로, 상기 쉴드 패턴(SH)은 상기 비트라인 캐핑패턴(350)의 상기 측면과 상기 비트라인 스페이서(SPC)의 사이에는 개재되지 않을 수 있다. 상기 쉴드 패턴(SH)은 폴리실리콘 또는 실리콘 산화물, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 쉴드 패턴(SH)은 탄소, 질소 또는 염소, 또는 이들의 조합 중 적어도 하나를 더 포함할 수 있다.
상기 쉴드 패턴(SH)이 상기 비트라인(BL)의 상기 측면(BLs)과 상기 비트라인 스페이서(SPC)를 이격시킴으로써, 상기 비트라인 스페이서(SPC)의 상기 제1 스페이서(323)로 인한 상기 비트라인(BL) 내 금속의 산화가 방지될 수 있다. 또한, 상기 비트라인(BL) 내 금속이 산화된 이후일지라도, 상기 쉴드 패턴(SH)이 상기 금속 산화물을 다시 금속으로 환원시킬 수 있다. 그 결과, 반도체 메모리 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.
이하에서 도 4, 및 도 5a 내지 도 5d를 참조하여 상기 쉴드 패턴(SH) 및 상기 비트라인(BL)의 특징 및 실시예들에 관하여 더욱 자세히 설명한다.
도 4, 및 도 5a 내지 도 5d를 참조하면, 상기 쉴드 패턴(SH)은 제1 쉴드 패턴(SH1) 및 제2 쉴드 패턴(SH2)을 포함할 수 있다. 상기 제1 쉴드 패턴(SH1)은 상기 비트라인(BL)의 상기 측면(BLs) 상에 제공되는 상기 쉴드 패턴(SH)의 일 영역일 수 있다. 상기 제2 쉴드 패턴(SH2)은 상기 비트라인 컨택(DC)의 상기 측면(DCs) 상에 제공되는 상기 쉴드 패턴(SH)의 다른 영역일 수 있다. 상기 제2 쉴드 패턴(SH2)은 폴리실리콘을 포함할 수 있다.
일부 실시예들에 따르면, 상기 제1 쉴드 패턴(SH1)은 제1 부분(SH1x) 및 제2 부분(SH1y)을 포함할 수 있다. 상기 제1 부분(SH1x)은 상기 비트라인(BL)의 상기 측면(BLs) 상에 제공되는 상기 제1 쉴드 패턴(SH1)의 일 영역일 수 있다. 상기 제2 부분(SH1y)은 상기 비트라인(BL)의 상기 측면(BLs)과 상기 제1 부분(SH1x)의 사이에 제공되는 상기 제1 쉴드 패턴(SH1)의 다른 영역일 수 있다. 일 예로, 상기 제1 부분(SH1x)은 폴리실리콘을 포함할 수 있다. 일 예로, 상기 제2 부분(SH1y)은 실리콘 산화물을 포함할 수 있다.
상기 제1 쉴드 패턴(SH1)은 상기 제2 부분(SH1y)의 하단보다 위에 위치할 수 있고, 상기 제2 쉴드 패턴(SH2)은 상기 제2 부분(SH1y)의 상기 하단보다 아래에 위치할 수 있다. 일 예로, 도 5a 내지 도 5c에 도시된 바와 같이, 상기 제2 부분(SH1y)의 상기 하단은 상기 비트라인(BL)의 하면과 실질적으로 동일한 높이에 제공될 수 있다. 다른 예로, 도 5d에 도시된 바와 같이, 상기 제2 부분(SH1y)의 상기 하단은 상기 비트라인(BL)의 하면보다 아래에(예를 들어, 상기 제1 배리어 패턴(332)의 하면과 실질적으로 동일한 높이에) 제공될 수 있다. 상기 제2 부분(SH1y)의 상기 하단은 상기 비트라인 컨택(DC)의 상면보다 높거나 실질적으로 동일한 높이에 제공될 수 있다.
다양한 실시예들에 따라, 제1 폭(W1), 제2 폭(W2), 제3 폭(W3) 및 제4 폭(W4) 간의 관계는 서로 다양하게 달라질 수 있다. 상기 제1 폭(W1)은 상기 제2 방향(D2)에 따른 상기 비트라인(BL)의 상면의 폭일 수 있다. 상기 제2 폭(W2)은 상기 제1 폭(W1)과 같은 높이에서, 상기 제2 방향(D2)에 따른 상기 한 쌍의 쉴드 패턴들(SH)의 제2 부분들(SH1y) 간의 거리일 수 있다. 상기 제3 폭(W3)은 상기 비트라인(BL)의 중간 지점에서 상기 제2 방향(D2)에 따른 상기 비트라인(BL)의 폭일 수 있다. 상기 중간 지점은, 상기 비트라인(BL)의 상면과 하면 각각으로부터 거리가 실질적으로 동일한 지점일 수 있다. 상기 제4 폭(W4)은 상기 제3 폭(W3)과 같은 높이에서, 상기 제2 방향(D2)에 따른 상기 한 쌍의 쉴드 패턴들(SH)의 제1 부분들(SH1x) 간의 거리일 수 있다. 편의를 위해, 도면 상에는 상기 제3 폭(W3)과 상기 제4 폭(W4)의 높이가 서로 다르게 표시되었지만, 상기 제3 폭(W3) 및 상기 제4 폭(W4)이 정의되는 높이는 실질적으로 동일할 수 있다. 상기 제1 폭(W1)과 상기 제2 폭(W2)은 서로 동일할 수 있다.
일 예로, 도 5a에 도시된 바와 같이, 상기 제3 폭(W3)은 상기 제1 폭(W1)과 실질적으로 동일할 수 있고, 일 예로, 상기 비트라인(BL)의 상기 측면(BLs)은 직선 형태의 프로파일을 가질 수 있다. 상기 제4 폭(W4)은 상기 제2 폭(W2)보다 클 수 있다.
다른 예로, 도 5b에 도시된 바와 같이, 상기 제3 폭(W3)은 상기 제1 폭(W1)보다 작을 수 있고, 일 예로, 상기 비트라인(BL)의 상기 측면(BLs)은 오목한 형태의 프로파일을 가질 수 있다. 상기 제4 폭(W4)은 상기 제2 폭(W2)보다 클 수 있다.
또 다른 예로, 도 5c에 도시된 바와 같이, 상기 제3 폭(W3)은 상기 제1 폭(W1)보다 작을 수 있고, 일 예로, 상기 비트라인(BL)의 상기 측면(BLs)은 오목한 형태의 프로파일을 가질 수 있다. 상기 제4 폭(W4)은 상기 제2 폭(W2)과 실질적으로 동일할 수 있다.
제5 폭(W5)은 상기 제2 방향(D2)에 따른 상기 쉴드 패턴(SH)의 두께일 수 있다. 일 예로, 상기 제5 폭(W5)은 0nm보다 크고, 2nm 이하일 수 있다.
예를 들어, 상기 제5 폭(W5)은 높이에 관계없이 실질적으로 일정할 수 있다. 일 예로, 도 5a에 도시된 바와 같이, 상기 비트라인(BL)의 상기 측면(BLs)의 직선 형태의 프로파일을 따라, 상기 쉴드 패턴(SH)의 측면도 직선 형태의 프로파일을 가질 수 있다. 다른 예로, 도시되지 않았지만, 비트라인(BL)의 상기 측면(BLs)이 오목한 형태의 프로파일을 가지는 경우, 상기 쉴드 패턴(SH)의 측면도 오목한 형태의 프로파일을 가질 수 있다.
예를 들어, 상기 제5 폭(W5)은 높이에 따라 변할 수 있다. 일 예로, 도 5b 및 도 5c에 도시된 바와 같이, 상기 비트라인(BL)의 상기 측면(BLs)이 오목한 형태의 프로파일을 가지더라도, 상기 쉴드 패턴(SH)의 측면은 오목한 형태의 프로파일을 가지지 않을 수 있다.
도 2, 도 3a 및 도 3b를 참조하면, 스토리지 노드 컨택(BC)이 이웃하는 비트라인들(BL)의 사이에 제공될 수 있다. 상기 스토리지 노드 컨택(BC)은 복수로 제공될 수 있고, 상기 스토리지 노드 컨택들(BC)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있다. 도시되지 않았지만, 상기 스토리지 노드 컨택들(BC)은 상기 워드라인들(WL) 상의 상기 펜스 패턴들(미도시)에 의해 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 펜스 패턴들은, 일 예로, 실리콘 질화물을 포함할 수 있다.
상기 스토리지 노드 컨택(BC)은 상기 활성 패턴(AP) 내 제2 불순물 영역(112) 상에 제공되는 제2 리세스 영역(RS2)을 채울 수 있다. 상기 스토리지 노드 컨택(BC)은 상기 제2 불순물 영역(112)에 전기적으로 연결될 수 있다. 상기 스토리지 노드 컨택(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘 또는 금속 물질, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
제2 배리어 패턴(410)이 상기 비트라인 스페이서(SPC), 및 상기 스토리지 노드 컨택(BC)을 컨포멀하게 덮을 수 있다. 상기 제2 배리어 패턴(410)은 티타늄질화물, 탄탈륨질화물과 같은 금속 질화물을 포함할 수 있다. 제2 오믹 패턴(미도시)이 상기 제2 배리어 패턴(410)과 상기 스토리지 노드 컨택(BC)의 사이에 더 개재될 수 있다. 상기 제2 오믹 패턴은 금속 실리사이드를 포함할 수 있다.
랜딩 패드(LP)가 상기 스토리지 노드 컨택(BC) 상에 제공될 수 있다. 상기 랜딩 패드(LP)는 복수로 제공될 수 있고, 상기 랜딩 패드들(LP)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있다. 상기 랜딩 패드(LP)는 대응하는 스토리지 노드 컨택(BC)에 전기적으로 연결될 수 있다. 상기 랜딩 패드(LP)는 상기 비트라인 캐핑패턴(350)의 상면을 덮을 수 있다.
상기 랜딩 패드(LP)는 하부 랜딩 패드(420) 및 상부 랜딩 패드(430)를 포함할 수 있다. 상기 하부 랜딩 패드(420)는 상기 랜딩 패드(LP)의 하부 영역일 수 있고, 상기 스토리지 노드 컨택(BC)과 수직적으로 중첩할 수 있다. 상기 상부 랜딩 패드(430)는 상기 랜딩 패드(LP)의 상부 영역일 수 있고, 상기 하부 랜딩 패드(420)로부터 상기 제2 방향(D2)으로 쉬프트될 수 있다. 상기 랜딩 패드(LP)는 금속 물질(예를 들어, 텅스텐, 티타늄, 및 탄탈륨 등)을 포함할 수 있다.
충진패턴(440)이 상기 랜딩 패드(LP)를 감쌀 수 있다. 상기 충진패턴(440)은 서로 이웃하는 랜딩 패드들(LP)의 사이에 개재될 수 있다. 평면적 관점에서, 상기 충진패턴(440)은 상기 랜딩 패드들(LP)에 의하여 관통되는 홀들을 포함하는 메쉬(mesh) 형태를 가질 수 있다. 일 예로, 상기 충진패턴(440)은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산화질화물, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 충진패턴(440)은 공기 층을 포함하는 빈 공간(즉, 에어 갭(air gap))을 포함할 수 있다.
데이터 저장 패턴(DSP)이 상기 랜딩 패드(LP) 상에 제공될 수 있다. 상기 데이터 저장 패턴(DSP)은 복수로 제공될 수 있고, 상기 데이터 저장 패턴들(DSP)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있다. 상기 데이터 저장 패턴(DSP)은 대응하는 랜딩 패드(LP) 및 대응하는 스토리지 노드 컨택(BC)을 통해 대응하는 제2 불순물 영역(112)에 연결될 수 있다.
상기 데이터 저장 패턴(DSP)은, 일 예로, 하부 전극, 유전막 및 상부 전극을 포함하는 커패시터일 수 있다. 이 경우, 본 발명에 따른 반도체 메모리 소자는 DRAM(dynamic random access memory)일 수 있다. 상기 데이터 저장 패턴(DSP)은, 다른 예로, 자기 터널 접합 패턴(magnetic tunnel junction pattern)을 포함할 수 있다. 이 경우, 본 발명에 따른 반도체 메모리 소자는 MRAM(magnetic random access memory)일 수 있다. 상기 데이터 저장 패턴(DSP)은, 또 다른 예로, 상 변화 물질 또는 가변 저항 물질을 포함할 수 있다. 이 경우, 본 발명에 따른 반도체 메모리 소자는 PRAM(phase-change random access memory) 또는 ReRAM(resistive random access memory)일 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 상기 데이터 저장 패턴(DSP)은 데이터를 저장할 수 있는 다양한 구조 및/또는 물질을 포함할 수 있다.
도 6은 도 2의 A-A' 선에 대응하는 단면도이다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 6을 참조하면, 연결 패턴(XP)이 활성 패턴(AP) 내 제2 불순물 영역(112) 상에 제공될 수 있다. 상기 연결 패턴(XP)은 상기 제2 불순물 영역(112)에 전기적으로 연결될 수 있다. 상기 연결 패턴(XP)은 복수로 제공될 수 있다. 상기 연결 패턴들(XP)은 분리 절연 패턴(130)에 의해 서로 이격될 수 있다. 일 예로, 상기 연결 패턴(XP)의 상면과 상기 분리 절연 패턴(130)의 상면은 실질적으로 동일한 높이에 위치할 수 있으며, 서로 공면을 이룰 수 있다.
스토리지 노드 컨택(BC)이 이웃하는 비트라인들(BL)의 사이에 제공될 수 있다. 상기 스토리지 노드 컨택(BC)은 복수로 제공될 수 있고, 상기 스토리지 노드 컨택들(BC)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있다. 도시되지 않았지만, 상기 스토리지 노드 컨택들(BC)은 워드라인들(WL) 상의 상기 펜스 패턴들(미도시)에 의해 상기 제1 방향(D1)으로 서로 이격될 수 있다.
상기 스토리지 노드 컨택(BC)는 대응하는 연결 패턴(XP)에 연결될 수 있다. 상기 스토리지 노드 컨택(BC)는 상기 대응하는 연결 패턴(XP)을 통해 대응하는 제2 불순물 영역(112)에 전기적으로 연결될 수 있다. 상기 스토리지 노드 컨택(BC)의 상부는 상기 스토리지 노드 컨택(BC)의 하부로부터 상기 제2 방향(D2)으로 쉬프트(shift)될 수 있다. 상기 스토리지 노드 컨택(BC)는 불순물이 도핑되거나 도핑되지 않은 폴리실리콘 또는 금속 물질, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
제3 배리어 패턴(510)이 상기 스토리지 노드 컨택(BC)과 상기 비트라인 스페이서(SPC)의 사이, 및 상기 스토리지 노드 컨택(BC)과 상기 연결 패턴(XP)의 사이에 제공될 수 있다. 상기 제3 배리어 패턴(510)은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 텅스텐 질화물, 및 탄탈륨 질화물 등)을 포함할 수 있다. 제3 오믹 패턴(425)이 상기 제3 배리어 패턴(510)과 상기 연결 패턴(XP)의 사이에 제공될 수 있다. 상기 제3 오믹 패턴(425)은 금속실리사이드를 포함할 수 있다.
랜딩 패드(LP)가 상기 스토리지 노드 컨택(BC) 상에 제공될 수 있다. 상기 랜딩 패드(LP)는 복수로 제공될 수 있고, 상기 랜딩 패드들(LP)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있다. 상기 랜딩 패드(LP)는 대응하는 스토리지 노드 컨택(BC)에 연결될 수 있다. 상기 랜딩 패드(LP)는 비트라인 캐핑패턴(350)의 상면을 덮을 수 있다. 상기 랜딩 패드(LP)는 상기 연결 패턴(XP)으로부터 상기 제2 방향(D2)으로 쉬프트될 수 있다. 랜딩 패드(LP)는 금속 물질(예를 들어, 텅스텐, 티타늄, 및 탄탈륨 등)을 포함할 수 있다.
충진패턴(540)이 상기 랜딩 패드들(LP) 각각을 감쌀 수 있다. 상기 충진패턴(540)은 서로 이웃하는 랜딩 패드들(LP)의 사이에 개재될 수 있다. 평면적 관점에서, 상기 충진패턴(540)은 상기 랜딩 패드들(LP)에 의하여 관통되는 홀들을 포함하는 메쉬(mesh) 형태를 가질 수 있다. 일 예로, 상기 충진패턴(540)은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 충진패턴(540)은 공기 층을 포함하는 빈 공간(즉, 에어 갭(air gap))일 수 있다.
도 7a 내지 도 11b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 나타내는 도면들로, 도 7a, 도 8a, 도 9a, 도 10a 및 도 11a는 도 2의 A-A' 선에 대응하는 단면도들이고, 도 7b, 도 8b, 도 9b, 도 10b 및 도 11b는 도 2의 B-B' 선에 대응하는 단면도들이다. 이하에서, 도2, 및 도 7a 내지 도 11b를 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명한다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 2, 도 7a 및 도 7b를 참조하면, 기판(100)에 소자분리 패턴(120) 및 활성 패턴(AP)을 형성할 수 있다. 상기 소자분리 패턴(120) 및 상기 활성 패턴(AP)을 형성하는 것은, 패터닝을 통해 상기 기판(100) 내에 그루브를 형성하는 것, 및 상기 그루브를 절연물질로 채워 상기 소자분리 패턴(120)을 형성하는 것을 포함할 수 있다. 상기 활성 패턴(AP)은 상기 기판(100) 중 그루브가 형성되지 않은 영역을 포함할 수 있다. 상기 활성 패턴(AP) 내에 제1 및 제2 불순물 영역들(111, 112)이 형성될 수 있다.
워드라인들(WL)이 상기 기판(100)의 상부에 형성된 상기 트렌치들 내에 형성될 수 있다. 상기 워드라인들(WL)을 형성하는 것은, 상기 활성 패턴들(AP) 및 상기 소자분리 패턴(120) 상에 마스크 패턴들을 형성하는 것, 상기 마스크 패턴들을 이용해 이방성 식각 공정을 수행하여 트렌치들을 형성하는 것, 및 상기 트렌치들을 워드라인들(WL)로 채우는 것을 포함할 수 있다. 상기 워드라인들(WL)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 활성 패턴들(AP) 내에서 상기 제2 방향(D2)으로 연장될 수 있다. 상기 워드라인들(WL)을 채우는 것은, 일 예로, 상기 트렌치들 각각의 내면 상에 게이트 유전패턴(GI)을 컨포멀하게 증착시키는 것, 상기 트렌치들의 내부를 도전막으로 채우는 것, 상기 도전막에 대한 에치백 및/또는 연마 공정을 통해 게이트 전극(GE)을 형성하는 것, 및 상기 게이트 전극(GE) 상에 상기 트렌치들의 잔부를 채우는 게이트 캐핑패턴(GC)을 형성하는 것을 포함할 수 있다.
버퍼층(210L) 및 폴리실리콘층(310L)이 상기 기판(100) 상에 차례로 형성될 수 있다. 상기 버퍼층(210L) 및 상기 폴리실리콘층(310L)은 상기 활성 패턴(AP)의 상면, 상기 소자분리 패턴(120)의 상면, 및 상기 워드라인(WL)의 상면을 덮을 수 있다.
이후, 제1 리세스 영역(RS1)이 상기 활성 패턴(AP)의 상부에 형성될 수 있다. 상기 제1 리세스 영역(RS1)은 복수로 제공될 수 있다. 상기 제1 리세스 영역들(RS1)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있다. 상기 제1 리세스 영역(RS1)은 상기 활성 패턴(AP) 내 상기 제1 불순물 영역(111) 상에 형성될 수 있다. 상기 제1 리세스 영역(RS1)은 상기 버퍼층(210L) 및 상기 폴리실리콘층(310L)을 관통할 수 있고, 상기 제1 불순물 영역(111)의 일부, 상기 소자분리 패턴(120)의 일부, 및 상기 게이트 캐핑패턴(GC)의 일부를 외부로 노출시킬 수 있다.
도 2, 도 8a 및 도 8b를 참조하면, 예비 비트라인 컨택(DCp)이 상기 제1 리세스 영역(RS1) 내에 형성될 수 있고, 상기 제1 리세스 영역(RS1)을 채울 수 있다. 상기 예비 비트라인 컨택(DCp)은 복수로 제공될 수 있고, 상기 예비 비트라인 컨택(DCp)은 상기 활성 패턴들(AP) 내 상기 제1 불순물 영역들(111) 상에 각각 형성될 수 있다. 상기 예비 비트라인 컨택(DCp)의 상면은 상기 폴리실리콘층(310L)의 상면과 실질적으로 동일한 높이에 형성될 수 있고, 공면을 이룰 수 있다.
제1 배리어층(332L), 비트라인층(BLL), 비트라인 캐핑층(350L) 및 마스크 패턴들(MP)이 상기 예비 비트라인 컨택(DCp) 및 상기 폴리실리콘층(310L) 상에 차례로 형성될 수 있다. 상기 비트라인 캐핑층(350L)은 차례로 적층된 제1 캐핑층(351L), 제2 캐핑층(352L) 및 제3 캐핑층(353L)을 포함할 수 있다. 상기 마스크 패턴들(MP)은 상기 제1 방향(D1)으로 연장될 수 있으며, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 평면적 관점에서, 상기 마스크 패턴들(MP)은 상기 제1 불순물 패턴들(111)을 상기 제1 방향(D1)으로 가로지를 수 있다.
도 2, 도 9a 및 도 9b를 참조하면, 상기 비트라인 캐핑층(350L), 상기 비트라인층(BLL), 상기 제1 배리어층(332L), 상기 예비 비트라인 컨택(DCp) 및 상기 폴리실리콘층(310L)에 대한 패터닝 공정이 수행될 수 있다. 상기 패터닝 공정은, 상기 마스크 패턴들(MP)을 식각 마스크로 이용한 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 상기 패터닝 공정을 통해, 비트라인 캐핑패턴(350), 비트라인(BL), 제1 배리어 패턴(332), 비트라인 컨택(DC) 및 폴리실리콘 패턴(310)이 형성될 수 있고, 평면적 관점에서, 상기 마스크 패턴들(MP)의 형태를 따를 수 있다. 일 예로, 상기 버퍼층(210L)은 상기 패터닝 공정에 의해 패터닝되지 않을 수 있다. 제1 오믹 패턴(미도시)이 상기 제1 배리어 패턴(332)과 상기 비트라인 컨택(DC)의 사이, 및 상기 제1 배리어 패턴(332)과 상기 폴리실리콘 패턴(310)의 사이에 더 형성될 수 있다.
상기 비트라인(BL)은 금속 물질을 포함할 수 있고, 일 예로, 상기 비트라인(BL)은 텅스텐, 루비듐, 몰리브덴 또는 티타늄, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
상기 패터닝 이후, 상기 비트라인(BL)의 측면(BLs)은 외부로 노출될 수 있다. 이로 인해, 상기 비트라인(BL)의 상기 노출된 측면(BLs)에서 상기 금속 물질 산화될 수 있다.
도 2, 도 10a 및 도 10b를 참조하면, 쉴드 패턴(SH)이 상기 비트라인(BL)의 상기 측면(BLs) 및 상기 비트라인 컨택(DC)의 측면(DCs) 상에 형성될 수 있다. 상기 쉴드 패턴(SH)은 상기 비트라인(BL)의 상기 측면(BLs) 및 상기 비트라인 컨택(DC)의 상기 측면(DCs)을 덮을 수 있다. 상기 쉴드 패턴(SH)은 폴리실리콘 또는 실리콘 산화물, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
상기 쉴드 패턴(SH)을 형성하는 것은, 선택적 폴리실리콘 증착 공정(Selective Poly Si deposition)을 수행하는 것을 포함한다. 상기 선택적 폴리실리콘 증착 공정을 통해, 상기 비트라인(BL)의 상기 측면(BLs), 상기 제1 배리어 패턴(332)의 측면, 상기 폴리실리콘 패턴(310)의 측면 및 상기 비트라인 컨택(DC)의 상기 측면(DCs) 상에서 선택적으로 쉴드 패턴(SH)이 증착될 수 있다. 일 예로, 상기 쉴드 패턴(SH)은 상기 비트라인 캐핑패턴(350) 상에서 형성되지 않을 수 있다. 상기 쉴드 패턴(SH)의 상면(SHa)은 상기 제1 캐핑패턴(351)의 상면(351a)보다 낮은 높이에 형성될 수 있다.
상기 선택적 폴리실리콘 증착 공정을 수행함에 있어, 증착 소스로써 DIPAS, SiH4, Si2H6, DIPAS, Si3H8, DCS 또는 TCS, 또는 이들의 조합 중 적어도 하나가 이용될 수 있다. 이로 인해, 상기 쉴드 패턴(SH)은 탄소, 질소 또는 염소, 또는 이들의 조합 중 적어도 하나를 더 포함할 수 있다.
상기 쉴드 패턴(SH)은 상기 비트라인(BL)의 상기 측면(BLs)의 금속 산화물을 금속 물질로 환원시킬 수 있다. 상기 쉴드 패턴(SH)은 상기 금속 산화물 내 산소 원자와 결합할 수 있고, 상기 쉴드 패턴(SH) 중 상기 비트라인(BL)의 상기 측면(BLs)에 인접한 일부는 산화될 수 있다. 이로 인해, 상기 쉴드 패턴(SH)의 상기 산화된 일부는 실리콘 산화물을 포함할 수 있다. 도 5a 내지 도 5d의 제2 부분(SH1y)은 상기 쉴드 패턴(SH)의 상기 산화된 일부를 포함할 수 있다. 상기 제2 부분(SH1y)은 실리콘 산화물을 포함할 수 있다. 도 5a 내지 도 5d의 제1 부분(SH1x)은 상기 쉴드 패턴(SH)의 산화되지 않은 다른 일부를 포함할 수 있고, 상기 제2 부분(SH1y)의 하단보다 높은 위치에 형성된 상기 쉴드 패턴(SH)의 일부일 있다. 상기 제1 부분(SH1x)은 폴리실리콘을 포함할 수 있다. 도 5a 내지 도 5d의 제1 쉴드 패턴(SH1)은 상기 제1 및 제2 부분들(SH1x, SH1y)을 포함할 수 있다. 도 5a 내지 도 5d의 제2 쉴드 패턴(SH2)은 상기 제1 및 제2 부분들(SH1x, SH1y)보다 아래에 형성된 상기 쉴드 패턴(SH)의 또 다른 일부일 수 있다.
이후, 제1 매립층(240L) 및 제2 매립층(250L)이 차례로 형성될 수 있다. 상기 제1 매립층(240L)은 상기 비트라인 캐핑패턴(350), 상기 쉴드 패턴(SH), 상기 제1 리세스 영역(RS1)의 내면, 및 상기 버퍼층(210L)을 컨포멀하게 덮을 수 있다. 상기 제1 매립층(240L)은 실리콘 산화물을 포함할 수 있다. 상기 제2 매립층(250L)은 상기 비트라인 캐핑패턴(350), 상기 쉴드 패턴(SH), 및 상기 버퍼층(210L)을 컨포멀하게 덮고, 상기 제1 리세스 영역(RS1) 내의 잔부를 채울 수 있다. 상기 제2 매립층(250L)은 실리콘 질화물을 포함할 수 있다.
상기 쉴드 패턴(SH)이 형성된 이후, 어닐링 공정이 더 수행될 수 있다. 상기 어닐링 공정은 상기 비트라인(BL)의 환원(즉, 상기 쉴드 패턴(SH)의 산화)를 촉진시킬 수 있다. 다만, 본 발명은 이에 제한되지 않는다.
도 2, 도 11a 및 도 11b를 참조하면, 상기 제1 및 제2 매립층들(240L, 250L)이 식각될 수 있다. 상기 식각 공정은, 등방성 식각 공정을 포함할 수 있다. 상기 식각 공정을 통해, 상기 제1 및 제2 매립층들(240L, 250L)의 상부들이 제거될 수 있고, 제1 매립 패턴(240) 및 제2 매립 패턴(250)이 형성될 수 있다. 상기 식각 공정이 진행됨에 따라, 상기 쉴드 패턴(SH)의 상부(일 예로, 제1 쉴드 패턴(SH1), 및 제2 쉴드 패턴(SH2)의 상부) 및 비트라인 캐핑패턴(350)이 외부로 노출될 수 있다. 상기 비트라인(BL)의 상기 측면(BLs)은 상기 쉴드 패턴(SH)에 의해 외부로 노출되지 않을 수 있다.
이후, 상기 쉴드 패턴(SH) 및 상기 비트라인 캐핑패턴(350)을 덮는 제1 스페이서(323) 및 제2 스페이서층(325L)이 차례로 형성될 수 있다. 일 예로, 상기 제1 스페이서(323)를 형성하는 것은, 상기 쉴드 패턴(SH) 및 상기 비트라인 캐핑패턴(350)을 컨포멀하게 덮는 제1 스페이서층(미도시)을 증착하는 것, 및 상기 제1 스페이서층의 일부를 제거하여 제1 스페이서(323)로 분리하는 것을 포함할 수 있다. 일 예로, 상기 제2 스페이서층(325L)을 형성하는 것은, 상기 제1 스페이서(323)를 컨포멀하게 덮는 제2 스페이서층(325L)을 증착하는 것을 포함할 수 있다.
다시 도 2, 도 3a 및 도 3b를 참조하면, 스토리지 노드 컨택(BC)이 이웃하는 비트라인들(BL)의 사이에 형성될 수 있다. 상기 스토리지 노드 컨택(BC)을 형성하는 것은, 상기 이웃하는 비트라인들(BL)의 사이에서 상기 제2 스페이서층(325L)의 하부를 제거하는 것, 상기 제2 불순물 영역(112) 상에 제2 리세스 영역(RS2)을 형성하는 것, 상기 제2 리세스 영역(RS2)을 채우는 스토리지 노드 컨택층(미도시)을 형성하는 것, 및 상기 스토리지 노드 컨택층의 상부를 제거하여 복수의 스토리지 노드 컨택들(BC)로 분리하는 것을 포함할 수 있다. 상기 스토리지 노드 컨택층의 상부를 제거하는 것은, 에치백 또는 연마 공정을 더 포함할 수 있지만, 이에 한정되는 것은 아니다.
상기 제2 스페이서층(325L)의 하부가 제거됨으로써, 상기 제2 스페이서층(325L)은 복수의 제2 스페이서(325)로 분리될 수 있다. 즉, 비트라인 스페이서(SPC)가 상기 쉴드 패턴(SH) 및 상기 비트라인 캐핑패턴(350)의 측면 상에 형성될 수 있고, 상기 비트라인 스페이서(SPC)는 상기 제1 및 제2 스페이서들(323, 325)을 포함할 수 있다. 상기 제2 리세스 영역(RS2)을 형성하면서, 상기 버퍼층(210L)의 일부가 제거될 수 있고, 버퍼 패턴(210)이 형성될 수 있다.
도시되지 않았지만, 펜스 패턴들(미도시)이 상기 이웃하는 비트라인들(BL)의 사이에 형성될 수 있다. 상기 펜스 패턴들은 상기 스토리지 노드 컨택들(BC)을 상기 제1 방향(D1)으로 서로 이격시킬 수 있다. 일 예로, 상기 펜스 패턴들은 상기 스토리지 노드 컨택들(BC)의 형성 전에 형성될 수 있고, 상기 스토리지 노드 컨택들(BC)은 상기 이웃하는 비트라인들(BL)의 사이, 및 상기 제1 방향(D1)으로 이웃하는 펜스 패턴들 사이에 형성될 수 있다. 다른 예로, 상기 펜스 패턴들은 상기 스토리지 노드 컨택들(BC)의 형성 후에 형성될 수 있고, 상기 이웃하는 비트라인들(BL)의 사이, 및 상기 제1 방향(D1)으로 이웃하는 스토리지 노드 컨택들(BC) 사이에 형성될 수 있다.
이후, 제2 배리어 패턴(410)이 상기 비트라인 스페이서(SPC), 및 상기 스토리지 노드 컨택(BC) 상에 형성될 수 있고, 상기 비트라인 스페이서(SPC), 및 상기 스토리지 노드 컨택(BC)을 컨포멀하게 덮을 수 있다. 제2 오믹 패턴(미도시)이 상기 제2 배리어 패턴(410)과 상기 스토리지 노드 컨택(BC)의 사이에 더 형성될 수 있다.
랜딩 패드(LP)가 상기 스토리지 노드 컨택(BC) 상에 형성될 수 있다. 상기 랜딩 패드(LP)를 형성하는 것은, 상기 스토리지 노드 컨택(BC)의 상면들을 덮는 랜딩 패드층(미도시) 및 마스크 패턴들(미도시)을 차례로 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 이용한 이방성 식각을 통해 상기 랜딩 패드층을 복수의 랜딩 패드들(LP)로 분리하는 것을 포함할 수 있다. 상기 식각 공정을 통해, 상기 제2 배리어 패턴(410)의 일부, 상기 비트라인 스페이서(SPC)의 일부, 및 상기 비트라인 캐핑패턴(350) 일부가 더 식각될 수 있고, 이들이 외부로 노출될 수 있다. 이후, 충진패턴(440)이 상기 노출된 부분들을 덮고 상기 랜딩 패드들(LP) 각각을 감싸도록 형성될 수 있고, 데이터 저장 패턴(DSP)이 상기 랜딩 패드들(LP) 각각의 상에 형성될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
AP: 활성 패턴
120: 소자분리 패턴
BL: 비트라인 DC: 비트라인 컨택
SH: 쉴드 패턴 SPC: 비트라인 스페이서
350: 비트라인 캐핑패턴
BL: 비트라인 DC: 비트라인 컨택
SH: 쉴드 패턴 SPC: 비트라인 스페이서
350: 비트라인 캐핑패턴
Claims (20)
- 소자분리 패턴에 의해 정의되는 활성 패턴;
상기 소자분리 패턴 및 상기 활성 패턴 상에서 제1 방향으로 연장되는 비트라인;
상기 비트라인의 상면 상에서 차례로 적층된 제1 캐핑패턴, 제2 캐핑패턴 및 제3 캐핑패턴을 포함하는 비트라인 캐핑패턴; 및
상기 비트라인의 일 측면을 덮는 쉴드 패턴을 포함하되,
상기 쉴드 패턴의 상면은 상기 제1 캐핑패턴의 상면보다 낮은 높이에 위치하는 반도체 메모리 소자. - 제 1항에 있어서,
상기 쉴드 패턴은 폴리실리콘 또는 실리콘 산화물, 또는 이들의 조합 중 적어도 하나를 포함하는 반도체 메모리 소자. - 제 2항에 있어서,
상기 쉴드 패턴은 탄소, 질소 또는 염소, 또는 이들의 조합 중 적어도 하나를 더 포함하는 반도체 메모리 소자. - 제 1항에 있어서,
상기 비트라인은 텅스텐, 루비듐, 몰리브덴 또는 티타늄, 또는 이들의 조합 중 적어도 하나를 포함하는 반도체 메모리 소자. - 제 1항에 있어서,
상기 쉴드 패턴은 상기 비트라인의 상기 일 측면에 접하는 반도체 메모리 소자. - 제 1항에 있어서,
상기 활성 패턴과 상기 비트라인 사이의 비트라인 컨택을 더 포함하되,
상기 쉴드 패턴은 상기 비트라인 컨택의 일 측면 상으로 연장되는 반도체 메모리 소자. - 제 6항에 있어서,
상기 쉴드 패턴은 상기 비트라인의 상기 일 측면 상의 제1 쉴드 패턴, 및 상기 비트라인 컨택의 상기 일 측면 상의 제2 쉴드 패턴을 포함하되,
상기 제2 쉴드 패턴은 폴리실리콘을 포함하는 반도체 메모리 소자. - 제 7항에 있어서,
상기 제1 쉴드 패턴은 폴리실리콘 또는 실리콘 산화물, 또는 이들의 조합 중 적어도 하나를 포함하는 반도체 메모리 소자. - 제 8항에 있어서,
상기 제1 쉴드 패턴은 상기 비트라인의 상기 일 측면 상의 제1 부분, 및 상기 비트라인의 상기 일 측면과 상기 제1 부분의 사이의 제2 부분을 포함하되,
상기 제1 부분은 폴리실리콘을 포함하고,
상기 제2 부분은 실리콘 산화물을 포함하는 반도체 메모리 소자. - 제 1항에 있어서,
상기 비트라인의 상기 일 측면 상의 비트라인 스페이서을 더 포함하되,
상기 비트라인 스페이서는 상기 쉴드 패턴에 의해 상기 비트라인의 상기 일 측면으로부터 이격되는 반도체 메모리 소자. - 소자분리 패턴에 의해 정의되는 활성 패턴;
상기 소자분리 패턴 및 상기 활성 패턴 상에서 제1 방향으로 연장되는 비트라인;
상기 활성 패턴과 상기 비트라인 사이의 비트라인 컨택; 및
상기 비트라인의 일 측면을 덮고, 상기 비트라인 컨택의 일 측면 상으로 연장되는 쉴드 패턴을 포함하되,
상기 쉴드 패턴은 폴리실리콘 또는 실리콘 산화물, 또는 이들의 조합 중 적어도 하나를 포함하는 반도체 메모리 소자. - 제 11항에 있어서,
상기 쉴드 패턴은 탄소, 질소 또는 염소, 또는 이들의 조합 중 적어도 하나를 더 포함하는 반도체 메모리 소자. - 제 11항에 있어서,
상기 쉴드 패턴은 상기 비트라인의 상기 일 측면 상의 제1 쉴드 패턴, 및 상기 비트라인 컨택의 상기 일 측면 상의 제2 쉴드 패턴을 포함하되,
상기 제2 쉴드 패턴은 폴리실리콘을 포함하는 반도체 메모리 소자. - 제 13항에 있어서,
상기 제1 쉴드 패턴은 폴리실리콘 또는 실리콘 산화물, 또는 이들의 조합 중 적어도 하나를 포함하는 반도체 메모리 소자. - 제 14항에 있어서,
상기 제1 쉴드 패턴은 상기 비트라인의 상기 일 측면 상의 제1 부분, 및 상기 비트라인의 상기 일 측면과 상기 제1 부분의 사이의 제2 부분을 포함하되,
상기 제1 부분은 폴리실리콘을 포함하고,
상기 제2 부분은 실리콘 산화물을 포함하는 반도체 메모리 소자. - 제 11항에 있어서,
상기 비트라인의 상기 일 측면 상의 비트라인 스페이서를 더 포함하되,
상기 비트라인 스페이서는 상기 쉴드 패턴에 의해 상기 비트라인의 상기 일 측면으로부터 이격되는 반도체 메모리 소자. - 제 16항에 있어서,
상기 비트라인의 상면 상의 비트라인 캐핑패턴을 더 포함하되,
상기 비트라인 스페이서는 상기 비트라인 캐핑패턴의 일 측면에 접하는 반도체 메모리 소자. - 제 11항에 있어서,
상기 쉴드 패턴은 상기 비트라인의 상기 일 측면에 접하는 반도체 메모리 소자. - 기판에 소자분리 패턴을 형성하여 활성 패턴을 정의하는 것;
상기 활성 패턴의 상부에 제1 리세스 영역들을 형성하는 것;
상기 제1 리세스 영역들 내의 상기 활성 패턴 상에 비트라인 컨택, 비트라인 및 비트라인 캐핑패턴을 형성하는 것;
상기 비트라인 컨택의 일 측면, 및 상기 비트라인의 일 측면을 덮는 쉴드 패턴을 형성하는 것; 및
상기 쉴드 패턴 및 상기 비트라인 캐핑패턴의 일 측면을 덮는 비트라인 스페이서를 형성하는 것을 포함하되,
상기 비트라인 캐핑패턴은 차례로 적층된 제1 캐핑패턴, 제2 캐핑패턴 및 제3 캐핑패턴을 포함하고,
상기 쉴드 패턴의 상면은 상기 제1 캐핑패턴의 상면보다 낮은 높이에 위치하는 반도체 메모리 소자의 제조방법. - 제 19항에 있어서,
상기 쉴드 패턴을 형성하는 것은, 상기 비트라인 컨택의 상기 일 측면, 및 상기 비트라인의 상기 일 측면 상에 선택적 폴리실리콘 증착 공정(Selective Poly Si deposition)을 수행하는 것을 포함하는 반도체 메모리 소자의 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220076243A KR20230174960A (ko) | 2022-06-22 | 2022-06-22 | 반도체 메모리 소자 및 이의 제조방법 |
| US18/149,800 US20230422487A1 (en) | 2022-06-22 | 2023-01-04 | Semiconductor memory device and method of forming the same |
| TW112104054A TW202401672A (zh) | 2022-06-22 | 2023-02-06 | 半導體記憶體裝置及其製造方法 |
| CN202310349415.9A CN117279371A (zh) | 2022-06-22 | 2023-03-31 | 半导体存储器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220076243A KR20230174960A (ko) | 2022-06-22 | 2022-06-22 | 반도체 메모리 소자 및 이의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230174960A true KR20230174960A (ko) | 2023-12-29 |
Family
ID=89218402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220076243A KR20230174960A (ko) | 2022-06-22 | 2022-06-22 | 반도체 메모리 소자 및 이의 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20230422487A1 (ko) |
| KR (1) | KR20230174960A (ko) |
| CN (1) | CN117279371A (ko) |
| TW (1) | TW202401672A (ko) |
-
2022
- 2022-06-22 KR KR1020220076243A patent/KR20230174960A/ko unknown
-
2023
- 2023-01-04 US US18/149,800 patent/US20230422487A1/en active Pending
- 2023-02-06 TW TW112104054A patent/TW202401672A/zh unknown
- 2023-03-31 CN CN202310349415.9A patent/CN117279371A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| TW202401672A (zh) | 2024-01-01 |
| US20230422487A1 (en) | 2023-12-28 |
| CN117279371A (zh) | 2023-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102471722B1 (ko) | 반도체 메모리 장치 | |
| CN111326517B (zh) | 包括间隔物的半导体器件和制造该半导体器件的方法 | |
| US11133315B2 (en) | Semiconductor device and method of fabricating the same | |
| US8497174B2 (en) | Method of fabricating semiconductor device including vertical channel transistor | |
| US11056175B1 (en) | Semiconductor device and manufacturing method thereof | |
| US11658117B2 (en) | Semiconductor devices having improved electrical characteristics and methods of fabricating the same | |
| US11393825B2 (en) | Memory including boundary cell with active cell pattern | |
| EP4095909A1 (en) | Semiconductor memory device and method of fabricating the same | |
| TWI839019B (zh) | 使用增強圖案化技術製造半導體裝置的方法 | |
| KR20230054562A (ko) | 반도체 장치 | |
| KR20230174960A (ko) | 반도체 메모리 소자 및 이의 제조방법 | |
| US20240121947A1 (en) | Semiconductor device | |
| US20230164980A1 (en) | Semiconductor device and method of fabricating the same | |
| US20240298438A1 (en) | Semiconductor device | |
| US20240292604A1 (en) | Semiconductor device | |
| US20230298999A1 (en) | Semiconductor memory device | |
| US20230112907A1 (en) | Semiconductor memory device and method of fabricating the same | |
| US20230320080A1 (en) | Semiconductor memory device | |
| US20240260256A1 (en) | Semiconductor devices and manufacturing methods for the same | |
| US20240268103A1 (en) | Semiconductor devices | |
| KR20240098821A (ko) | 반도체 장치 | |
| EP4284139A1 (en) | Semiconductor memory device and method of manufacturing the same | |
| KR20240079954A (ko) | 반도체 장치 및 이의 제조방법 | |
| US20230232619A1 (en) | Semiconductor memory device | |
| KR20240131679A (ko) | 반도체 장치 |