KR20210014828A - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents

반도체 메모리 소자 및 이의 제조 방법 Download PDF

Info

Publication number
KR20210014828A
KR20210014828A KR1020190092568A KR20190092568A KR20210014828A KR 20210014828 A KR20210014828 A KR 20210014828A KR 1020190092568 A KR1020190092568 A KR 1020190092568A KR 20190092568 A KR20190092568 A KR 20190092568A KR 20210014828 A KR20210014828 A KR 20210014828A
Authority
KR
South Korea
Prior art keywords
contacts
wires
sub
wiring structure
semiconductor memory
Prior art date
Application number
KR1020190092568A
Other languages
English (en)
Inventor
김지영
양우성
이중석
이병진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190092568A priority Critical patent/KR20210014828A/ko
Priority to US16/875,174 priority patent/US11495542B2/en
Priority to CN202010724423.3A priority patent/CN112310109A/zh
Publication of KR20210014828A publication Critical patent/KR20210014828A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H01L27/11573—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H01L27/1157—
    • H01L27/11582—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 메모리 소자가 제공된다. 기판 상에 차례로 배치된 수평 전극들을 포함하는 복수의 전극 구조체들, 상기 전극 구조체들 사이에 배치되고 상기 수평 전극들을 따라 연장되는 수직 전극들, 상기 전극 구조체들의 단부에서 상기 수평 전극들에 연결되는 제 1 콘택들, 상기 수직 전극들의 상부에 연결되는 제 2 콘택들, 및 상기 제 2 콘택들의 상면과 연결되는 제 1 배선 구조체가 제공된다. 상기 제 1 배선 구조체는 제 1 방향으로 연장되고 상기 제 2 콘택들의 상면과 접하는 제 1 서브 배선들 및 상기 제 1 방향과 교차하는 제 2 방향으로 연장되며 상기 제 1 서브 배선들과 접하는 제 2 서브 배선들을 포함한다.

Description

반도체 메모리 소자 및 이의 제조 방법{SEMICONDUCTOR MEMORY AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 3차원 비휘발성 메모리 소자에 관한 것이다.
우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 소자의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 메모리 소자의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 소자의 집적도는 증가하고는 있지만 여전히 제한적이다.
본 발명이 이루고자 하는 일 기술적 과제는 수직 전극들을 용이하게 연결할 수 있는 배선 구조체들을 제공하는 것이다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 기판 상에 차례로 배치된 수평 전극들을 포함하는 복수의 전극 구조체들; 상기 전극 구조체들 사이에 배치되고 상기 수평 전극들을 따라 연장되는 수직 전극들; 상기 전극 구조체들의 단부에서 상기 수평 전극들에 연결되는 제 1 콘택들; 상기 수직 전극들의 상부에 연결되는 제 2 콘택들; 및 상기 제 2 콘택들의 상면과 연결되는 제 1 배선 구조체를 포함하고, 상기 제 1 배선 구조체는: 제 1 방향으로 연장되고 상기 제 2 콘택들의 상면과 접하는 제 1 서브 배선들; 및 상기 제 1 방향과 교차하는 제 2 방향으로 연장되며 상기 제 1 서브 배선들과 접하는 제 2 서브 배선들을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 기판 상에 차례로 배치된 수평 전극들을 포함하는 복수의 전극 구조체들; 상기 전극 구조체들 사이에 배치되고 상기 수평 전극들을 따라 연장되는 수직 전극들; 상기 전극 구조체들의 단부에서 상기 수평 전극들에 연결되는 제 1 콘택들; 상기 수직 전극들의 상부에 연결되는 제 2 콘택들; 상기 제 2 콘택들의 상면과 연결되는 제 1 배선 구조체를 포함하고, 상기 제 1 콘택들의 상면과 상기 제 2 콘택들의 상면은 실질적으로 동일 레벨이고,상기 수직 전극들은 제 1 방향으로 연장되고, 상기 제 2 콘택들의 상기 제 1 방향으로의 이격 거리는 상기 제 1 콘택들의 상기 제 1 방향으로의 이격 거리보다 클 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판 상에 차례로 배치된 수평 전극들을 포함하는 복수의 전극 구조체들; 상기 전극 구조체들을 관통하는 수직 구조체들; 상기 수직 구조체들의 상부에 연결되는 스터드들; 상기 전극 구조체들 사이에 배치되고 상기 수평 전극들을 따라 제 1 방향으로 연장되는 수직 전극들; 상기 전극 구조체들의 단부에서 상기 수평 전극들에 연결되는 제 1 콘택들; 상기 수직 전극들의 상부에 연결되는 제 2 콘택들; 상기 제 2 콘택들의 상면과 연결되는 연장 패드들; 상기 주변 회로 영역의 주변 트랜지스터에 연결되는 제 3 콘택들; 상기 제 3 콘택들의 상면과 연결되는 주변 패드들; 상기 제 2 콘택들의 상면과 연결되는 제 1 배선 구조체; 및 상기 제 1 배선 구조체 상에 제공되고 상기 제 1 배선 구조체와 제 1 비아들을 통하여 연결되는 제 2 배선 구조체를 포함하고, 상기 제 1 콘택들의 상면들, 상기 제 2 콘택들의 상면들, 및 상기 제 3 콘택들의 상면은 실질적으로 동일 레벨이고, 상기 제 1 배선 구조체의 상면, 연장 패드들의 상면들, 및 상기 주변 패드들의 상면은 실질적으로 동일 레벨이고, 상기 스터드들의 상면들 및 상기 제 2 배선 구조체의 상면은 실질적으로 동일 레벨일 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법은 기판 상에 차례로 배치된 수평 전극들을 포함하는 복수의 전극 구조체들을 형성하는 것; 상기 전극 구조체들을 관통하고 채널 패턴들을 포함하는 수직 구조체들을 형성하는 것; 상기 전극 구조체들 사이에 배치되고 상기 수평 전극들을 따라 연장되는 수직 전극들을 형성하는 것; 상기 전극 구조체들의 단부에서 상기 수평 전극들에 연결되는 제 1 콘택들을 형성하는 것; 및 상기 수직 전극들의 상부에 연결되는 제 2 콘택들을 형성하는 것을 포함하고, 상기 제 1 콘택들과 상기 제 2 콘택들은 동시에 형성될 수 있다.
본 발명의 실시예들에 따르면, 수직 전극들을 용이하게 연결할 수 있는 배선 구조체들을 제공하는 것이다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 2는 제 1 배선 구조체 및 제 2 배선 구조체의 평면도이다.
도 3은 제 1 배선 구조체의 평면도이다.
도 4는 제 2 배선 구조체의 평면도이다.
도 5a, 도 5b 및 도 5c는 각각 도 1의 A-A'선, B-B'선, 및 C-C'선에 따른 단면도들이다.
도 6, 도 13, 및 도 15는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 7a 및 도 7b는 도 6의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 14a 및 도 14b는 도 13의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 16a 및 도 16b는 도 15의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 소자의 단면도이다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 소자의 단면도이다.
이하, 도면들을 참조하여, 본 발명의 개념에 따른 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다. 도 2는 제 1 배선 구조체 및 제 2 배선 구조체의 평면도이다. 도 3은 제 1 배선 구조체의 평면도이다. 도 4는 제 2 배선 구조체의 평면도이다. 도 5a, 도 5b 및 도 5c는 각각 도 1의 A-A'선, B-B'선, 및 C-C'선에 따른 단면도들이다.
도 1 내지 도 4, 및 도 5a, 도 5b 및 도 5c를 참조하여, 셀 어레이 영역(CR) 및 주변 회로 영역(PR)을 포함하는 반도체 메모리 소자가 제공될 수 있다. 일 예로, 상기 반도체 메모리 소자는 플래시 메모리 소자일 수 있다. 상기 셀 어레이 영역(CR)은 복수의 메모리 셀들이 제공되는 영역일 수 있다. 상기 주변 회로 영역(PR)은 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 배치되는 영역일 수 있다. 설명의 간소화를 위하여 상기 셀 어레이 영역(CR)의 일 측에 상기 주변 회로 영역(PR)이 배치된 것으로 도시하였으나, 이와는 달리 상기 주변 회로 영역(PR)은 상기 셀 어레이 영역(CR)의 타 측들 중 적어도 일부에 추가로 배치될 수 있다. 일 예로, 상기 주변 회로 영역(PR)은 상기 셀 어레이 영역(CR)을 둘러쌀 수 있다.
상기 셀 어레이 영역(CR)은 반도체 기판(100) 상에 차례로 적층된 수평 전극들(GP)을 포함하는 전극 구조체들(SS)을 포함할 수 있다. 상기 수평 전극들(GP) 사이에 절연층들(120)이 제공될 수 있다. 즉, 상기 반도체 기판(100) 상에 수평 전극들(GP) 및 절연층들(120)이 교대로 반복하여 배치될 수 있다. 최하층 수평 전극(GP)과 상기 반도체 기판(100) 사이에 버퍼층(111)이 제공될 수 있다 일 예로, 상기 절연층들(120) 및 상기 버퍼층(111)은 실리콘 산화막 및/또는 실리콘 산화질화막을 포함할 수 있다. 상기 버퍼층(111)은 상기 절연층들(120) 보다 얇을 수 있다.
일 예로, 최하층 수평 전극은 접지 선택 트랜지스터의 게이트 전극, 즉, 접지 선택 라인의 일부일 수 있다. 최상층 수평 전극 및 두 번째 최상층 수평 전극은 스트링 선택 트랜지스터의 게이트 전극, 즉, 스트링 선택 라인의 일부일 수 있다. 최하층 수평 전극과 두 번째 최상층 수평 전극 사이의 수평 전극들은 셀 게이트 전극, 즉, 워드 라인들의 일부일 수 있다. 도면에는 수평 전극들이 6개인 것을 도시하나, 이에 한정되지 않고 그 이상 또는 그 이하일 수 있다.
상기 전극 구조체들(SS) 내의 수평 전극들(GP) 각각은 제 1 방향(D1)으로 연장될 수 있다. 상기 전극 구조체들(SS)은 분리 패턴들(145)을 사이에 두고 상호 제 2 방향(D2)으로 이격될 수 있다. 상기 분리 패턴들(145) 각각은 제 1 방향(D1)으로 연장될 수 있다. 일 예로, 상기 분리 패턴들(145)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 분리 패턴들(145)을 관통하여 상기 반도체 기판(100)에 연결되는 수직 전극들(140)이 제공될 수 있다. 상기 수직 전극들(140)은 공통 소스 라인들일 수 있다. 일 예로, 상기 수직 전극들(140) 각각은 제 1 방향(D1)을 따라 연장하는 판(plate) 형태를 가질 수 있다. 이와는 달리, 상기 수직 전극들(140)은 하나의 분리 패턴(145)을 관통하는 복수의 콘택들을 포함할 수 있다.
상기 수직 전극들(140)은 다결정 실리콘, 금속, 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 수직 전극들(140)이 도핑된 다결정 실리콘을 포함하는 경우, 상기 수직 전극들(140)의 도전형은 상기 반도체 기판(100)의 도전형과 다른 제 2 도전형일 수 있다. 일 예로, 상기 제 2 도전형은 n형일 수 있다. 다른 예로, 상기 수직 전극들(140)은 텅스텐, 티타늄, 탄탈륨, 및 이들의 질화물과 같은 금속 물질을 포함하는 경우, 상기 수직 전극들(140)과 상기 반도체 기판(100) 사이에 텅스텐 실리사이드 등을 포함하는 금속 실리사이드층이 추가로 제공될 수 있다.
상기 반도체 기판(100)의 상부에 상기 수직 전극들(140)과 연결되는 셀 불순물 영역들(SR)이 제공될 수 있다. 상기 셀 불순물 영역들(SR) 각각은 상기 수직 전극들(140)을 따라 상기 제 1 방향(D1)으로 연장될 수 있다. 상기 셀 불순물 영역들(SR)은 공통 소스 영역들일 수 있다. 상기 셀 불순물 영역들(SR)은 기판(100)의 도전형과 다른 제 2 도전형일 수 있다.
상기 전극 구조체들(SS)을 관통하여 상기 반도체 기판(100)에 연결되는 수직 구조체들(VS)이 제공될 수 있다. 상기 수직 구조체들(VS) 각각은 위로부터 아래로 갈수록 폭이 좁아지는 원 기둥 형상일 수 있다. 상기 수직 구조체들(VS)은 상기 반도체 기판(100) 상에 2차원적으로 배열될 수 있다. 본 명세서에서, 2차원적 배열이란 평면적 관점에서 서로 수직한 제 1 방향(D1) 및 제 2 방향(D2)을 따라 각각 복수 개의 행 및 열을 구성하며 배치되는 것을 지칭할 수 있다. 일 예로, 제 1 방향(D1)을 따라 배치된 복수의 수직 구조체들(VS)은 하나의 열을 구성할 수 있으며, 수직 구조체들(VS)의 복수의 열이 하나의 전극 구조체(SS) 내에 배치될 수 있다. 일 예로, 도 1에 도시된 바와 같이 9열의 수직 구조체들(VS)이 하나의 전극 구조체(SS) 내에 배치될 수 있으나, 이는 예시적인 것이며 9열보다 작은 수의 열 또는 9열보다 큰 수의 열이 하나의 전극 구조체(SS) 내에 배치될 수 있다. 실시예들에 따르면, 홀수 번째 열들을 구성하는 수직 구조체들(VS)은 짝수 번째 열들을 구성하는 수직 구조체들(VS)과 제 1 방향(D1)으로 오프셋되어 배치될 수 있다.
도 5a 내지 도 5c에 도시된 바와 같이, 상기 수직 구조체들(VS) 각각은 매립 절연층(139), 채널 패턴(CP) 및 정보 저장층(DS)을 포함할 수 있다. 일 예로, 상기 매립 절연층(139)은 원 기둥에 유사한 형상을 가질 수 있으며, 상기 채널 패턴(CP) 및 상기 정보 저장층(DS)이 차례로 상기 매립 절연층(139) 상에 제공될 수 있다. 이와는 달리, 상기 매립 절연층(139)이 제공되지 않을 수 있다. 일 예로, 상기 매립 절연층(139)은 실리콘 산화막을 포함할 수 있다.
상기 채널 패턴(CP)은 다결정 반도체 물질을 포함할 수 있다. 상기 채널 패턴(CP)은 도핑되지 않은 진성(intrinsic) 상태이거나, 제 1 또는 제 2 도전형 불순물로 약하게 도핑될 수 있다. 일 예로, 상기 채널 패턴(CP)은 다결정 실리콘층을 포함할 수 있다. 이와는 달리, 상기 채널 패턴(CP)은 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 다른 실시예에서, 상기 채널 패턴(CP)은 금속, 도전성 금속 질화물, 실리사이드와 같은 도전층, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체를 포함할 수 있다. 상기 채널 패턴(CP)은 그 하부가 막힌 파이프 형태일 수 있다. 다른 실시예에 있어서, 상기 채널 패턴(CP)과 상기 반도체 기판(100) 사이에 반도체 패턴들이 제공될 수 있다. 일 예로, 상기 반도체 패턴들은 에피택시얼 공정으로 형성된 단결정 실리콘 패턴들일 수 있다.
상기 정보 저장층(DS)은 상기 수평 전극들(GP)에 인접한 블로킹 절연막, 상기 채널 패턴(CP)에 인접한 터널 절연막, 및 이들 사이의 전하 저장막을 포함할 수 있다. 상기 블로킹 절연막은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 상기 블로킹 절연막은 복수의 박막들로 구성되는 다층막일 수 있다. 일 예로, 상기 블로킹 절연막은 제 1 블로킹 절연막 및 제 2 블로킹 절연막을 포함하고, 상기 제 1 및 제 2 블로킹 절연막들 각각은 알루미늄 산화막 및/또는 하프늄 산화막일 수 있다. 상기 제 1 및 제 2 블로킹 절연막들 모두 상기 채널 패턴(CP)을 따라 수직으로 연장될 수 있으나, 이와는 달리, 상기 제 1 블로킹 절연막의 일부는 상기 수평 전극들(GP)과 상기 절연층들(120) 사이로 연장될 수 있다.
상기 전하 저장막은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 상기 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 상기 터널 절연막은 실리콘 산화막 및/또는 고유전막(예를 들어, 하프늄 산화막 또는 알루미늄 산화막)을 포함할 수 있다. 상기 전하 저장막 및 상기 터널 절연막은 상기 채널 패턴(CP)을 따라 수직으로 연장될 수 있다. 상기 정보 저장층(DS)은 하부 및 상부가 오픈된 파이프 형태일 수 있다.
상기 수직 구조체들(VS)은 그 상부에 패드 패턴들(128)을 포함할 수 있다. 상기 패드 패턴들(128)은 도핑된 폴리 실리콘 또는 금속을 포함할 수 있다. 상기 패드 패턴들(128)의 측벽들은 상기 정보 저장층(DS)의 내측면 및 상기 채널 패턴(CP)의 상면과 접할 수 있다. 상기 절연층들(120)은 상기 패드 패턴들(128)을 덮는 최상층 절연층(121)을 포함할 수 있다. 이하, 상기 최상층 절연층(121)은 상기 절연층들(120)의 일부로 설명된다.
상기 셀 어레이 영역(CR)은 상기 주변 회로 영역(PR)과의 사이에 연장 영역(ER)을 포함할 수 있다. 상기 연장 영역(ER)은 상기 수평 전극들(GP)의 단부들, 즉, 패드들이 계단 형상으로 노출되는 영역일 수 있다. 상기 연장 영역(ER)에서 상기 절연층들(120)의 단부들의 측벽들은 그 아래 배치된 각 수평 전극들(GP)의 단부들의 측벽들과 얼라인될 수 있다.
상기 연장 영역(ER)에서, 더미 수직 구조체들(DVS)이 상기 전극 구조체들(SS)을 관통할 수 있다. 일 예로, 상기 더미 수직 구조체들(DVS)은 상기 반도체 기판(100)에 연결될 수 있다. 상기 더미 수직 구조체들(DVS)의 폭은 상기 수직 구조체들(VS)의 폭보다 더 클 수 있다. 이와 달리, 수직 구조체들(VS)과 실질적으로 동일한 크기를 가질 수도 있다. 상기 더미 수직 구조체들(DVS)은 상기 수직 구조체들(VS)과 실질적으로 동일한 적층 구조 및 물질을 포함할 수 있다.
상기 수평 전극들(GP)의 일부를 관통하며 제 1 방향(D1)으로 연장하는 분리 절연 패턴(19)이 제공될 수 있다. 일 예로, 상기 분리 절연 패턴(19)은 상기 수직 전극들(140) 사이에서 상기 수평 전극들(GP) 중 스트링 선택 트랜지스터의 게이트 전극들을 제 2 방향(D2)으로 분리할 수 있다. 일 예로, 상기 수평 전극들(GP) 중 최상층 수평 전극 및 두 번째 최상층 수평 전극이 상기 분리 절연 패턴(19)에 의하여 관통될 수 있다. 상기 분리 절연 패턴(19)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
상기 연장 영역(ER)에서, 상기 수직 전극들(140) 사이에 더미 분리 패턴들(142)이 제공될 수 있다. 상기 더미 분리 패턴들(142)은 상기 연장 영역(ER)에서 상기 전극 구조체들(SS)을 관통할 수 있다. 상기 더미 분리 패턴들(142)은 상기 수직 전극들(140)과 동시에 형성되어 상기 수직 전극들(140)과 동일한 층들을 포함할 수 있다. 상기 더미 분리 패턴들(142)은 제 1 방향(D1)으로 연장하며 상기 분리 절연 패턴(19)과 연결될 수 있다. 상기 더미 분리 패턴들(142)은 실리콘 산화물 또는 실리콘 산화질화물을 포함할 수 있다.
상기 연장 영역(ER) 및 상기 주변 회로 영역(PR)을 덮는 상부 층간 절연막(131)이 제공될 수 있다. 상기 상부 층간 절연막(131)은 실리콘 산화막을 포함할 수 있다.
상기 주변 회로 영역(PR)에서, 상기 반도체 기판(100) 상에 주변 트랜지스터(PT)가 배치될 수 있다. 상기 상부 층간 절연막(131)은 상기 주변 트랜지스터(PT)를 덮을 수 있다. 상기 주변 트랜지스터(PT)는 주변 게이트 전극(PG) 및 이에 인접한 주변 불순물 영역(PS)을 포함할 수 있다. 상기 주변 트랜지스터(PT)는 PMOS 트랜지스터 및/또는 NMOS 트랜지스터를 포함할 수 있으며, 트랜지스터의 종류에 따라 상기 주변 불순물 영역(PS)의 도전형이 결정될 수 있다. 일 예로, 상기 주변 불순물 영역(PS)은 N형 불순물 영역일 수 있다. 상기 주변 회로 영역(PR)에서, 상기 주변 트랜지스터(PT)를 덮는 하부 층간 절연막(130)이 제공될 수 있다. 상기 하부 층간 절연막(130)은 상기 주변 게이트 전극(PG)과 상기 상부 층간 절연막(131) 사이에 제공될 수 있다.
상기 전극 구조체들(SS) 및 상기 상부 층간 절연막(131)을 덮는 제 1 상부 절연막(11)이 제공될 수 있다. 제 1 상부 절연막(11)을 관통하는 제 1 내지 제 3 콘택들(CT1, CT2, CT3)이 제공될 수 있다. 상기 제 1 내지 제 3 콘택들(CT1, CT2, CT3)은 이하 제조 방법을 통하여 설명되는 것과 같이, 동일한 증착 공정을 통하여 동시에 형성되는 콘택들일 수 있다. 상기 제 1 내지 제 3 콘택들(CT1, CT2, CT3)은 그 상면들이 서로 동일한 레벨일 수 있다. 일 예로, 상기 제 1 내지 제 3 콘택들(CT1, CT2, CT3)의 상면들은 상기 제 1 상부 절연막(11)의 상면과 동일 레벨일 수 있다. 상기 제 1 내지 제 3 콘택들(CT1, CT2, CT3)은 텅스텐, 티타늄 및/또는 이들의 질화물을 포함할 수 있다. 일 예로, 상기 제 1 내지 제 3 콘택들(CT1, CT2, CT3)은 티타늄 질화물층 및 텅스텐층의 이중층일 수 있다.
상기 제 1 콘택들(CT1)은 상기 연장 영역(ER)에서 상기 수평 전극들(GP)의 단부들에 연결될 수 있다. 상기 제 2 콘택들(CT2)은 상기 수직 전극들(140)의 상부에 연결될 수 있다. 상기 제 3 콘택들(CT3)은 상기 주변 회로 영역(PR)에서 상기 주변 트랜지스터(PT)에 연결될 수 있다. 일 예로, 상기 제 3 콘택들(CT3)은 상기 주변 게이트 전극(PG) 또는 상기 주변 불순물 영역(PS)에 연결될 수 있다.
도 1 내지 도 3에 도시된 것과 같이, 상기 제 2 콘택들(CT2)은 상기 제 1 및 제 3 콘택들(CT1, CT3)과 다른 형상을 가질 수 있다. 일 예로, 상기 제 1 및 제 3 콘택들(CT1, CT3)은 제 1 방향(D1)으로의 폭 및 제 2 방향(D2)으로의 폭이 실질적으로 동일한 원형 또는 사각형일 수 있고, 상기 제 2 콘택들(CT2)은 제 1 방향(D1)으로의 제 1 폭(W1)이 제 2 방향(D2)으로의 제 2 폭(W2)보다 클 수 있다. 일 예로, 상기 제 2 콘택들(CT2)은 제 1 방향(D1)으로 장축을 갖는 바(bar) 형상 또는 타원 형상을 가질 수 있다.
상기 제 2 콘택들(CT2)의 제 1 방향(D1)으로의 제 2 이격 거리(d2)는 상기 제 1 콘택들(CT1)의 제 1 방향(D1)으로의 제 1 이격 거리(d1) 보다 클 수 있다. 일 예로, 상기 제 2 이격 거리(d2)는 상기 제 1 이격 거리(d1)의 약 10배 내지 약 20배일 수 있다. 일 예로, 상기 제 2 이격 거리(d2)는 약 60㎛ 내지 약 120㎛일 수 있다. 상기 제 1 이격 거리(d1)는 약 0.3㎛ 내지 약 0.11㎛일 수 있다.
상기 제 1 상부 절연막(11) 상에 제 2 상부 절연막(12)이 제공될 수 있다. 상기 제 2 상부 절연막(12) 내에 제 1 배선 구조체(30)가 제공될 수 있다. 상기 제 1 배선 구조체(30)는 도 1 및 도 3에 도시된 것과 같이, 평면적으로 그리드(grid) 형상을 가질 수 있다. 일 예로, 상기 제 1 배선 구조체(30)는 제 1 방향(D1)으로 연장되는 제 1 서브 배선들(31) 및 제 2 방향(D2)으로 연장되는 제 2 서브 배선들(32)을 포함할 수 있다. 상기 제 1 서브 배선들(31)은 상기 수직 전극들(140) 각각과 오버랩될 수 있다. 상기 제 1 서브 배선들(31)은 상기 제 2 콘택들(CT2)과 연결되며, 상기 제 2 콘택들(CT2)을 통하여 상기 수직 전극들(140)과 전기적으로 연결될 수 있다. 상기 제 2 서브 배선들(32)은 상기 수직 구조체들(VS) 중 2개 이상의 행(column)과 오버랩될 수 있다. 상기 제 2 서브 배선들(32)과 오버랩되는 수직 구조체들(VS)은 이하 설명될 스터드들에 의하여 제 3 배선들과 연결되지 않을 수 있다.
상기 연장 영역(ER)에서, 상기 제 2 상부 절연막(12) 내에 제 1 연장 패드들(35) 및 제 1 중간 배선들(38)이 제공될 수 있다. 상기 제 1 연장 패드들(35) 및 상기 제 1 중간 배선들(38)은 상기 제 1 콘택들(CT1)의 상면과 연결될 수 있다. 상기 제 1 중간 배선들(38)은 상기 제 1 콘택들(CT1)을 통하여 상기 수평 전극들(GP)에 전압을 인가하는 배선일 수 있다. 상기 주변 회로 영역(PR)에서, 상기 제 2 상부 절연막(12) 내에 제 1 주변 패드들(37)이 제공될 수 있다. 상기 제 1 주변 패드들(37)은 상기 제 3 콘택들(CT3)의 상면과 연결될 수 있다.
일 예로, 상기 제 1 배선 구조체(30), 상기 제 1 연장 패드들(35), 상기 제 1 중간 배선들(38), 및 상기 제 1 주변 패드들(37)은 티타늄 질화막 및 텅스텐막을 포함할 수 있다. 상기 티타늄 질화막은 상기 텅스텐막의 측벽 및 하면을 덮을 수 있다.
상기 제 2 상부 절연막(12) 상에 제 3 상부 절연막(13) 및 제 4 상부 절연막(14)이 차례로 제공될 수 있다. 상기 제 3 상부 절연막(13) 내에 제 1 비아들(V1)이 제공될 수 있다. 상기 제 4 상부 절연막(14) 내에 제 2 배선 구조체(40)가 제공될 수 있다. 상기 제 2 배선 구조체(40)는 도 1, 도 2 및 도 4에 도시된 것과 같이, 그리드 형상을 가질 수 있다. 일 예로, 상기 제 2 배선 구조체(40)는 제 1 방향(D1)으로 연장되는 제 3 서브 배선들(41) 및 제 2 방향(D2)으로 연장되는 제 4 서브 배선들(42)을 포함할 수 있다. 상기 제 3 서브 배선들(41)은 상기 제 1 서브 배선들(31) 각각과 오버랩될 수 있다. 상기 제 4 서브 배선들(42)은 상기 제 2 서브 배선들(32) 각각과 오버랩될 수 있다. 상기 제 4 서브 배선들(42)은 상기 제 1 비아들(V1)을 통하여 상기 제 2 서브 배선들(32)과 전기적으로 연결될 수 있다. 상기 제 3 서브 배선들(41)과 상기 제 1 서브 배선들(31) 사이에는 상기 제 1 비아들(V1)이 제공되지 않을 수 있으나, 이와는 달리 상기 제 3 서브 배선들(41)과 상기 제 1 서브 배선들(31) 사이에도 상기 제 1 비아들(V1)이 제공될 수 있다.
상기 제 4 상부 절연막(14) 내에 제 2 중간 배선들(46), 제 2 연장 패드들(45), 제 2 주변 패드들(47) 및 제 3 중간 배선(48)이 제공될 수 있다. 상기 제 2 중간 배선들(46)은 평면적으로는 상기 제 2 배선 구조체(40)의 양 측에 배치되고 단면적으로는 상기 수직 전극들(140)의 일부와 오버랩될 수 있다. 상기 제 2 중간 배선들(46)의 단부들은 인접 셀 블럭들 상으로 연장될 수 있다. 상기 제 2 연장 패드들(45)은 상기 연장 영역(ER)에서 상기 제 1 연장 패드들(35) 상에 배치되고 상기 제 1 비아들(V1)을 통하여 상기 제 1 연장 패드들(35)과 전기적으로 연결될 수 있다. 상기 제 2 주변 패드들(47)은 상기 제 1 비아들(V1)을 통하여 상기 제 1 주변 패드들(37)과 전기적으로 연결될 수 있다. 상기 제 3 중간 배선(48)은 상기 연장 영역(ER)에서 상기 제 1 비아들(V1)을 통하여 상기 제 1 주변 패드들(37)과 전기적으로 연결될 수 있다. 상기 제 3 중간 배선(48)은 상기 제 1 콘택들(CT1)을 통하여 상기 수평 전극들(GP)에 전압을 인가하는 배선일 수 있다.
일 예로, 상기 제 2 배선 구조체(40), 상기 제 2 연장 패드들(45), 상기 제 2 중간 배선들(46), 상기 제 3 중간 배선(48) 및 상기 제 2 주변 패드들(47)은 티타늄막, 티타늄 질화막 및 텅스텐막을 포함할 수 있다. 일 예로, 상기 티타늄 질화막은 상기 텅스텐막의 측벽 및 하면을 덮고, 상기 티타늄막은 상기 티타늄 질화막의 측벽 및 하면을 덮을 수 있다. 상기 제 1 비아들(V1)은 그 위에 배치되는 상기 제 2 배선 구조체(40), 상기 제 2 연장 패드들(45), 상기 제 2 중간 배선들(46), 상기 제 3 중간 배선(48) 또는 상기 제 2 주변 패드들(47)과 함께 듀얼 다마신 공정으로 형성될 수 있다.
상기 제 1 내지 제 4 상부 절연막들(11, 12, 13, 14)을 관통하여 상기 수직 구조체들(VS)의 패드 패턴들(128)에 연결되는 스터드들(ST)이 제공될 수 있다. 상기 스터드들(ST)은 각 수직 구조체들(VS)과 연결될 수 있으나, 상술한 바와 같이 상기 제 1 배선 구조체(30)와 오버랩되는 수직 구조체들(VS) 상에는 배치되지 않을 수 있다. 상기 스터드들(ST)은 상기 제 2 배선 구조체(40)와 동일한 물질을 포함할 수 있다.
상기 제 4 상부 절연막(14) 상에 차례로 제 5 상부 절연막(15) 및 제 6 상부 절연막(16)이 제공될 수 있다. 상기 제 5 상부 절연막(15) 내에는 제 2 비아들(V2)이 제공될 수 있다. 상기 제 6 상부 절연막(16) 내에 제 3 배선들(51, 52) 및 제 4 배선들(56)이 제공될 수 있다. 상기 제 3 배선들(51, 52)은 상기 제 2 비아들(V2)을 통하여 상기 스터드들(ST)과 전기적으로 연결될 수 있다. 상기 제 4 배선들(56)은 상기 제 2 비아들(V2)을 통하여 상기 제 2 배선 구조체(40)와 연결될 수 있다. 상기 제 4 배선들(56)의 제 1 방향(D1)으로의 폭은 상기 제 3 배선들(51, 52)의 제 1 방향(D1)으로의 폭보다 클 수 있다. 일 예로, 상기 제 4 배선들(56)의 폭은 상기 제 3 배선들(51, 52)의 폭의 약 3배 내지 약 8배일 수 있다. 제 2 방향(D2)을 따라 배열되며 하나의 행을 구성하는 수직 구조체들(VS) 상에는 한 쌍의 제 3 배선들(51, 52)이 배치될 수 있다. 일 예로, 하나의 행을 구성하는 수직 구조체들(VS) 중 홀수 번째 수직 구조체들(VS)은 제3a 배선(51)에 연결될 수 있고, 짝수 번째 수직 구조체들(VS)은 제3b 배선(52)에 연결될 수 있다. 상기 제 4 배선들(56)과 연결되는 제 2 비아들(V2)의 크기는 상기 제 3 배선들(51, 52)에 연결되는 제 2 비아들(V2)의 크기보다 클 수 있으나 이에 한정되지 않는다.
상기 제 6 상부 절연막(16) 내에 상부 배선들(58)이 제공될 수 있다. 상기 상부 배선들(58)은 상기 제 2 비아들(V2)을 통하여 상기 제 2 중간 배선들(46)과 연결될 수 있다. 일 예로, 상기 제 3 배선들(51, 52), 상기 제 4 배선들(56), 및 상기 상부 배선들(58)은 구리층을 포함할 수 있다.
본 발명의 실시예들에 따르면, 제 1 배선 구조체(30) 및 제 2배선 구조체(40)에 의하여 수직 전극들(140)을 용이하게 전기적으로 연결할 수 있다. 또한, 제 1 내지 제 3 콘택들(CT1, CT2, CT3)을 동일 레벨의 상면을 갖도록 형성할 수 있어, 그 위의 배선들을 효율적으로 배치할 수 있다.
도 6, 도 13, 및 도 15는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 7a 및 도 7b는 도 6의 A-A'선 및 B-B'선에 따른 단면도들이다. 도 14a 및 도 14b는 도 13의 A-A'선 및 B-B'선에 따른 단면도들이다. 도 16a 및 도 16b는 도 15의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 6, 도 7a 및 도 7b를 참조하여, 셀 어레이 영역(CR) 및 주변 회로 영역(PR)을 포함하는 반도체 기판(100) 이 제공될 수 있다. 상기 셀 어레이 영역(CR)은 상기 주변 회로 영역(PR)과의 사이에 연장 영역(ER)을 포함할 수 있다. 일 예로, 상기 반도체 기판(100)은 단결정 실리콘 기판일 수 있다. 일 예로, 상기 반도체 기판(100)은 제 1 도전형 불순물로 도핑된 기판일 수 있다. 상기 제 1 도전형은 p형일 수 있다. 상기 주변 회로 영역(PR)에 주변 트랜지스터들(PT)이 형성될 수 있다. 상기 주변 트랜지스터들(PT)의 형성은 주변 불순물 영역(PS) 및 주변 게이트 전극(PG)을 형성하는 것을 포함할 수 있다. 상기 주변 불순물 영역(PS)의 도전형은 상기 주변 트랜지스터들(PT)의 종류에 따라 결정될 수 있다. 상기 주변 트랜지스터들(PT)의 형성 후, 상기 주변 트랜지스터들(PT)을 덮는 하부 층간 절연막(130)이 형성될 수 있다. 일 예로, 상기 하부 층간 절연막(130)은 실리콘 산화막으로 형성될 수 있다.
상기 셀 어레이 영역(CR)에 버퍼층(111)을 형성한 후, 상기 버퍼층(111) 상에 희생층들 및 절연층들(120)이 교대로 반복하여 형성될 수 있다. 상기 버퍼층(111)은 실리콘 산화층일 수 있다. 일 예로, 상기 버퍼층(111)은 열산화 공정에 의하여 형성될 수 있다. 상기 희생층들과 상기 절연층들(120)은 상호 식각 선택성이 있는 물질로 선택될 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 희생층들을 식각하는 공정에서, 상기 희생층들은 상기 절연층들(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다.
상기 희생층들 및 상기 절연층들(120)을 관통하여 상기 반도체 기판(100)에 연결되는 수직 구조체들(VS)이 형성될 수 있다. 상기 연장 영역(ER)에는 상기 수직 구조체들(VS)과 함께 더미 수직 구조체들(DVS)이 형성될 수 있다. 상기 수직 구조체들(VS)은 이방성 식각 공정에 의하여 상기 희생층들 및 상기 절연층들(120)을 관통하여 상기 반도체 기판(100)을 노출하는 수직 홀들을 형성한 후, 상기 수직 홀들 내에 정보 저장층(DS), 채널 패턴(CP), 매립 절연층(139)을 차례로 증착하여 형성될 수 있다. 상기 정보 저장층(DS), 상기 채널 패턴(CP), 및 상기 매립 절연층(139)은 화학 기상 증착, 원자층 증착 및 스퍼터링 중 적어도 하나의 방법으로 형성될 수 있다. 상기 채널 패턴(CP)은 상기 정보 저장층(DS)을 관통하도록 형성될 수 있다. 상기 매립 절연층(139)은 상기 수직 홀들을 완전히 채울 수 있다. 상기 매립 절연층(139) 및 상기 채널 패턴(CP)의 상부를 제거한 후, 이를 채우는 패드 패턴들(128)이 형성될 수 있다. 상기 패드 패턴들(128)은 도핑된 폴리 실리콘 또는 금속으로 형성될 수 있다.
상기 패드 패턴들(128)을 덮는 최상층 절연층(121)이 형성될 수 있다. 이 후, 상기 최상층 절연층(121)은 상기 절연층들(120)의 일부로 설명된다. 상기 희생층들 및 상기 절연층들(120)은 상기 연장 영역(ER)에서 계단 형상을 갖도록 패터닝 될 수 있다. 이후, 상기 셀 어레이 영역(CR) 및 상기 주변 회로 영역(PR)을 덮는 상부 층간 절연막(131)이 형성될 수 있다. 상기 상부 층간 절연막(131)은 실리콘 산화물을 포함할 수 있다.
상기 희생층들 및 상기 절연층들(120)을 관통하는 분리 트렌치들(141, 143)이 형성될 수 있다. 상기 분리 트렌치들(141,143)은 상기 셀 어레이 영역(CR)을 관통하여 상에서 제 1 방향(D1)으로 연장되는 제 1 분리 트렌치들(141) 및 상기 연장 영역(ER)에 한정되어 제공되는 제 2 분리 트렌치들(143)을 포함할 수 있다. 상기 분리 트렌치들(141, 143)은 상기 반도체 기판(100)의 상면을 노출할 수 있다. 상기 분리 트렌치들(141, 143)은 이방성 식각 공정으로 형성될 수 있다.
상기 희생층들이 수평 전극들(GP)로 교체될 수 있다. 즉, 상기 분리 트렌치들(141, 143)에 의하여 노출된 상기 희생층들이 제거된 후, 상기 희생층들이 제거되어 형성된 영역들에 수평 전극들(GP)이 형성될 수 있다. 일 예로, 상기 희생층들의 제거는 인산을 포함하는 식각액을 이용하여 수행될 수 있다. 실시예들에 따르면, 상기 수평 전극들(GP)을 형성하기 이전, 상기 희생층들이 제거된 영역 내에 콘포멀하게 블로킹 절연막을 형성할 수 있다.
상기 제 2 분리 트렌치들(143)을 채우는 더미 분리 패턴들(142)이 형성될 수 있다. 상기 더미 분리 패턴들(142)은 실리콘 산화막을 포함할 수 있다. 상기 제 1 분리 트렌치들(141)에 의하여 노출된 상기 반도체 기판(100)의 상부에 셀 불순물 영역들(SR)이 형성될 수 있다. 상기 셀 불순물 영역들(SR)은 제 1 방향(D1)을 따라 연장되고 제 2 방향(D2)을 따라 상호 이격될 수 있다. 상기 셀 불순물 영역들(SR)의 도전형은 상기 반도체 기판(100)의 도전형과 다른 제 2 도전형일 수 있다. 일 예로, 상기 제 2 도전형은 n형일 수 있다.
상기 제 1 분리 트렌치들(141) 내에 분리 패턴들(145) 및 상기 분리 패턴들(145)을 관통하여 상기 반도체 기판(100)에 연결되는 수직 전극들(140)이 형성될 수 있다. 상기 수직 전극들(140)은 제 1 방향(D1)을 따라 연장하는 판 형태로 형성될 수 있다. 일 예로, 상기 분리 패턴들(145)은 상기 분리 트렌치들(141)의 측벽을 덮도록 스페이서 형태로 형성되고, 상기 수직 전극들(140)은 상기 분리 트렌치들(141)을 채우도록 형성될 수 있다. 이와는 달리, 상기 수직 전극들(140)은 상기 분리 패턴들(145)을 관통하는 콘택홀들을 형성한 후, 이를 채워 형성될 수 있다. 상기 분리 패턴들(145)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함하도록 형성될 수 있다. 상기 수직 전극들(140)은 도핑된 다결정 실리콘, 금속, 및 도전성 금속 질화물 중 적어도 하나를 포함하도록 형성될 수 있다.
일 예로, 상기 수직 전극들(140)이 도핑된 다결정 실리콘을 포함하는 경우, 상기 수직 전극들(140)은 상기 반도체 기판(100)의 도전형과 다른 제 2 도전형을 갖도록 불순물로 인-시츄 도핑될 수 있다. 일 예로, 상기 제 2 도전형은 n형일 수 있다.
상기 셀 어레이 영역(CR)과 상기 주변 회로 영역(PR) 전체를 덮는 제 1 상부 절연막(11)이 형성될 수 있다. 일 예로, 제 1 상부 절연막(11)은 실리콘 산화물을 포함할 수 있다. 상기 제 1 상부 절연막(11)을 관통하는 제 1 내지 제 3 콘택들(CT1, CT2, CT3)이 형성될 수 있다. 이하, 제 1 내지 제 3 콘택들(CT1, CT2, CT3)의 형성 방법이 보다 상세히 설명된다.
도 8, 도 9, 및 도 10은 본 발명의 실시예들에 따른 도 7a 및 도 7b의 e1, e2, e3의 확대도들이다. 도 7a, 도 7b 및 도 8을 참조하면, 상기 제 1 상부 절연막(11)을 관통하여 상기 수직 전극들(140)을 노출하는 제 1 홀들(S1)이 형성될 수 있다. 상기 제 1 상부 절연막(11), 상기 상부 층간 절연막(131)을 관통하여 상기 수평 전극들(GP)을 노출하는 제 2 홀들(S2)이 형성될 수 있다. 상기 제 1 홀들(S1) 및 상기 제 2 홀들(S2)은 동일한 식각 공정에 의하여 동시에 형성될 수 있다.
도 7a, 도 7b 및 도 9을 참조하면, 상기 제 1 홀들(S1) 및 상기 제 2 홀들(S2)을 덮는 스페이서층이 형성될 수 있다. 상기 스페이서층은 실리콘 질화물을 포함할 수 있다. 이후, 상기 주변 트랜지스터들(PT)의 일부를 노출하는 제 3 홀들(S3)이 형성될 수 있다. 일 예로, 상기 제 3 홀들(S3)은 상기 제 1 상부 절연막(11), 상기 상부 층간 절연막(131), 및 상기 하부 층간 절연막(130)을 관통하여 상기 주변 게이트 전극(PG)을 노출할 수 있다. 이방성 식각 공정을 수행하여 상기 스페이서층의 하부를 제거하여 상기 수직 전극들(140)의 상면 및 상기 수평 전극들(GP)의 상면을 노출하는 스페이서 패턴들(SP)을 형성할 수 있다. 상기 스페이서 패턴들(SP)의 형성은 세정 공정을 포함할 수 있다.
상기 제 1 내지 제 3 홀들(S1, S2, 및 S3)을 콘포멀하게 덮는 배리어층(73)이 형성될 수 있다. 일 예로, 상기 배리어층(73)은 티타늄, 탄탈륨 및/또는 이들의 도전성 질화물을 포함할 수 있다. 일 예로, 상기 배리어층(73)은 티타늄층 및 티타늄질화물층을 차례로 적층하여 형성될 수 있다.
도 7a, 도 7b 및 도 10을 참조하면, 상기 배리어층(73) 상에 상기 제 1 내지 제 3 홀들(S1, S2, 및 S3)을 채우는 금속층(74)을 형성한 후, 평탄화 공정을 수행하여 상기 제 1 내지 제 3 콘택들(CT1, CT2, CT3)이 형성될 수 있다. 일 예로, 상기 금속층(74)는 텅스텐을 포함할 수 있다.
도 11 및 도 12는 본 발명의 다른 실시예들에 따른 도 7a 및 도 7b의 e1, e2, e3의 확대도들이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략된다.
도 7a, 도 7b 및 도 11을 참조하면, 상기 제 1 홀들(S1), 상기 제 2 홀들(S2), 및 상기 제 3 홀들(S3)은 동일한 식각 공정에 의하여 동시에 형성될 수 있다. 도 7a, 도 7b 및 도 12를 참조하면, 상기 제 1 홀들(S1), 상기 제 2 홀들(S2), 및 상기 제 3 홀들(S3)을 차례로 채우는 배리어층(73) 및 금속층(74)이 형성될 수 있다. 본 실시예에서, 도 8 내지 도 10을 참조하여 설명된 스페이서 패턴들(SP)의 형성은 생략될 수 있다.
도 13, 도 14a 및 도 14b를 참조하여, 상기 제 1 상부 절연막(11) 상에 제 2 상부 절연막(12)을 형성할 수 있다. 일 예로, 제 2 상부 절연막(12)은 실리콘 산화물을 포함할 수 있다. 상기 제 2 상부 절연막(12) 내에 제 1 배선 구조체(30)가 형성될 수 있다. 제 1 연장 패드들(35), 제 1 주변 패드들(37), 및 제 1 중간 배선들(38)이 상기 제 1 배선 구조체(30)와 함께 상기 제 2 상부 절연막(12) 내에 형성될 수 있다. 상기 제 1 배선 구조체(30), 상기 제 1 연장 패드들(35), 상기 제 1 주변 패드들(37), 및 상기 제 1 중간 배선들(38)은 제 1 상부 도전층으로 지칭될 수 있다. 상기 제 1 상부 도전층의 형성은 상기 제 2 상부 절연막(12)을 패터닝하여 리세스 영역들을 형성한 후, 도전 물질로 이를 채우는 것을 포함할 수 있다. 일 예로, 상기 제 1 상기 상부 도전층은 티타늄 질화막, 탄탈륨 질화막과 같은 도전성 금속 질화물층 및 텅스텐층과 같은 금속층을 포함할 수 있다 일 예로, 상기 제 1 상부 도전층은 티타늄 질화물층 및 텅스텐층의 이중층일 수 있다.
도 15, 도 16a 및 도 16b를 참조하여, 상기 제 2 상부 절연막(12) 상에 제 3 상부 절연막(13) 및 제 4 상부 절연막(14)을 차례로 형성할 수 있다. 일 예로, 제 3 상부 절연막(13) 및 상기 제 4 상부 절연막(14)은 실리콘 산화물을 포함할 수 있다. 상기 제 3 상부 절연막(13) 내에 제 1 비아들(V1)을 형성하고 상기 제 4 상부 절연막(14) 내에 제 2 배선 구조체(40), 제 2 중간 배선들(46), 제 2 연장 패드들(45), 제 2 주변 패드들(47) 및 제 3 중간 배선(48)을 형성할 수 있다. 상기 제 2 배선 구조체(40), 상기 제 2 중간 배선들(46), 상기 제 2 연장 패드들(45), 상기 제 2 주변 패드들(47) 및 제 3 중간 배선(48)은 제 2 상부 도전층으로 지칭될 수 있다.
상기 제 1 비아들(V1) 및 상기 제 2 상부 도전층은 듀얼 다마신 공정을 통하여 동일한 증착 공정으로 형성될 수 있다. 즉, 상기 제 3 상부 절연막(13)을 관통하는 제 1 리세스 영역들 및 상기 제 4 상부 절연막(14)을 관통하는 제 2 리세스 영역들을 형성한 후, 상기 제 1 및 제 2 리세스 영역들 동시에 채우는 증착 공정이 수행될 수 있다. 일 예로, 상기 증착 공정은 제 1 금속층, 도전성 금속질화물층, 및 제 2 금속층을 차례로 형성하는 것을 포함할 수 있다. 상기 제 1 비아들(V1) 및 상기 제 2 상부 도전층은 티타늄층, 티타늄질화물층, 및 텅스텐층의 3중층일 수 있다. 이 경우, 상기 제 1 비아들(V1) 및 상기 제 2 상부 도전층은 이중층으로 구성된 상기 제 1 상부 도전층 보다 티타늄층을 더 포함할 수 있다. 이와는 달리, 상기 제 1 비아들(V1) 및 상기 제 2 상부 도전층은 별개의 증착 공정에 의하여 형성될 수 있다.
상기 제 1 내지 제 4 상부 절연막들(11, 12, 13, 14)을 관통하여 상기 패드 패턴들(128)에 연결되는 스터드들(ST)이 형성될 수 있다. 상기 스터드들(ST)은 상기 제 1 내지 제 4 상부 절연막들(11, 12, 13, 14)을 관통하는 관통홀들을 형성한 후, 상기 관통홀들을 도전물질로 채워 형성할 수 있다. 상기 스터드들(ST)은 도전성 금속질화물층 및/또는 금속층을 포함할 수 있다. 일 예로, 상기 스터드들(ST)은 티타늄 질화물층 및 텅스텐층을 포함할 수 있다. 상기 스터드들(ST)은 상기 제 2 상부 도전층과 동일한 증착 공정을 통하여 동일한 물질로 형성될 수 있다.
도 1 및 도 5a, 도 5b 및 도 5c를 다시 참조하여, 상기 제 4 상부 절연막(14) 상에 제 5 상부 절연막(15)을 형성할 수 있다. 일 예로, 제 5 상부 절연막(15)은 실리콘 산화물을 포함할 수 있다. 상기 제 5 상부 절연막(15) 내에 제 2 비아들(V2)을 형성할 수 있다. 상기 제 2 비아들(V2)은 도전성 금속질화물층 및/또는 금속층을 포함할 수 있다. 상기 제 5 상부 절연막(15) 상에 제 6 상부 절연막(16)을 형성할 수 있다. 일 예로, 제 6 상부 절연막(16)은 실리콘 산화물을 포함할 수 있다. 상기 제 6 상부 절연막(16) 내에 제 3 배선들(51, 52) 및 제 4 배선들(56)이 형성될 수 있다. 일 예로, 상기 제 3 배선들(51, 52) 및 상기 제 4 배선들(56)은 구리층을 포함할 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 소자의 단면도이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략될 수 있다. 셀 어레이 영역(CR)을 사이에 두고 제 1 주변 회로 영역(PR1) 및 제 2 주변 회로 영역(PR2)이 배치될 수 있다. 일 예로, 상기 제 1 주변 회로 영역(PR1)과 상기 제 2 주변 회로 영역(PR2)은 디코더 영역들일 수 있다. 상기 제 1 주변 회로 영역(PR1)에 제 1 주변 트랜지스터(PT1)가 제공되고, 상기 제 2 주변 회로 영역(PR2)에 제 2 주변 트랜지스터(PT2)가 제공될 수 있다. 상기 제 1 주변 트랜지스터(PT1)는 상부 배선(57) 및 제 4 중간 배선(49)을 통하여 상기 제 2 주변 트랜지스터(PT2)와 전기적으로 연결될 수 있다. 상기 제 4 중간 배선(49)은 상기 셀 어레이 영역(CR) 상에 제공되고 복수의 수직 구조체들(VS)과 오버랩될 수 있다. 상기 제 4 중간 배선(49)은 제 2 비아들(V2)을 통하여 상기 상부 배선(57)과 연결될 수 있다. 상기 상부 배선(57)은 상기 제 2 비아들(V2), 상기 제 2 주변 패드들(47), 제 1 비아들(V1), 제 1 주변 패드들(37) 및 제 3 콘택들(CT3)을 통하여 상기 제 1 주변 트랜지스터(PT1) 및 상기 제 2 주변 트랜지스터(PT2)와 전기적으로 연결될 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 소자의 단면도이다. 본 발명의 실시예들에 있어서, 셀 어레이 영역이 주변 회로 영역 상에 제공될 수 있다. 일 예로, 수평 전극들(GP)은 중간 도전 패턴(201) 상에 제공되고, 수직 구조체들(VS) 및 수직 전극들(140)은 상기 중간 도전 패턴(201)의 상부와 연결될 수 있다. 반도체 기판(100)과 상기 중간 도전 패턴(201) 사이에 하부 절연막(270)이 제공되고, 상기 하부 절연막(270) 내에 주변 트랜지스터들(PT)이 제공될 수 있다. 상기 주변 트랜지스터들(PT)은 제 4 콘택들(CT4) 및 주변 배선들(290)을 통하여 상기 셀 어레이 영역과 연결될 수 있다. 상기 수직 전극들(140) 중 일부는 상기 중간 도전 패턴(201)을 관통하여 상기 주변 배선들(290)에 연결될 수 있으나, 이에 한정되지 않는다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 또한 각 실시예들의 구성 요소들은 서로 결합되거나 치환된 형태로 실시될 수 있다.

Claims (20)

  1. 기판 상에 차례로 배치된 수평 전극들을 포함하는 복수의 전극 구조체들;
    상기 전극 구조체들 사이에 배치되고 상기 수평 전극들을 따라 연장되는 수직 전극들;
    상기 전극 구조체들의 단부에서 상기 수평 전극들에 연결되는 제 1 콘택들;
    상기 수직 전극들의 상부에 연결되는 제 2 콘택들; 및
    상기 제 2 콘택들의 상면과 연결되는 제 1 배선 구조체를 포함하고,
    상기 제 1 배선 구조체는:
    제 1 방향으로 연장되고 상기 제 2 콘택들의 상면과 접하는 제 1 서브 배선들; 및
    상기 제 1 방향과 교차하는 제 2 방향으로 연장되며 상기 제 1 서브 배선들과 접하는 제 2 서브 배선들을 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제 1 콘택들의 상면과 상기 제 2 콘택들의 상면은 실질적으로 동일 레벨인 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제 2 콘택들은 상기 제 1 방향으로의 폭이 상기 제 2 방향으로의 폭보다 큰 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제 2 콘택들의 상기 제 1 방향으로의 이격 거리는 상기 제 1 콘택들의 상기 제 1 방향으로의 이격 거리보다 큰 반도체 메모리 소자.
  5. 제 4 항에 있어서,
    상기 제 2 콘택들의 상기 제 1 방향으로의 이격 거리는 상기 제 1 콘택들의 상기 제 1 방향으로의 이격 거리의 10배 내지 20배인 반도체 메모리 소자.
  6. 제 1 항에 있어서,
    상기 제 1 배선 구조체는 그리드 형상을 갖는 반도체 메모리 소자.
  7. 제 1 항에 있어서,
    상기 전극 구조체들을 관통하고 채널 패턴들을 포함하는 수직 구조체들을 더 포함하고,
    상기 제 1 서브 배선들은 상기 수평 전극들과 오버랩되고,
    상기 제 2 서브 배선들은 상기 수직 구조체들과 오버랩되는 반도체 메모리 소자.
  8. 제 1 항에 있어서,
    상기 제 1 배선 구조체 상에 제공되는 제 2 배선 구조체를 더 포함하고,
    상기 제 2 배선 구조체는:
    상기 제 1 서브 배선들과 오버랩되고 상기 제 1 서브 배선들과 동일한 방향으로 연장되는 제 3 서브 배선들; 및
    상기 제 2 서브 배선들과 오버랩되고 상기 제 2 서브 배선들과 동일한 방향으로 연장되는 제 4 서브 배선들을 포함하는 반도체 메모리 소자.
  9. 제 8 항에 있어서,
    상기 제 2 서브 배선들과 상기 제 4 서브 배선들을 연결하는 제 1 비아들을 더 포함하는 반도체 메모리 소자.
  10. 제 8 항에 있어서,
    상기 수직 구조체들의 상부에 접속되는 스터드들을 더 포함하고,
    상기 제 2 배선 구조체의 상면과 상기 스터드들의 상면은 실질적으로 동일 레벨인 반도체 메모리 소자.
  11. 제 10 항에 있어서,
    상기 제 2 배선 구조체 상의 제 2 비아들;
    상기 제 2 방향으로 연장되며 상기 제 2 비아들을 통하여 상기 스터드들과 연결되는 제 3 배선들;
    상기 제 2 방향으로 연장되며 상기 제 2 비아들을 통하여 상기 제 2 배선 구조체와 연결되는 제 4 배선들을 더 포함하고,
    상기 제 4 배선들의 상기 제 1 방향으로의 폭은 상기 제 3 배선들의 상기 제 1 방향으로의 폭보다 큰 반도체 메모리 소자.
  12. 제 1 항에 있어서,
    상기 반도체 메모리 소자는 셀 어레이 영역 및 주변 회로 영역을 포함하고, 상기 전극 구조체들은 상기 셀 어레이 영역에 제공되고,
    상기 주변 회로 영역에 제공되는 주변 트랜지스터 및 상기 주변 트랜지스터에 연결되는 제 3 콘택들을 더 포함하고,
    상기 제 3 콘택들의 상면은 상기 제 2 콘택들의 상면과 실질적으로 동일 레벨인 반도체 메모리 소자.
  13. 제 1 항에 있어서,
    상기 제 1 콘택들 및 상기 제 2 콘택들은 그들의 측벽들을 둘러싸는 스페이서 패턴들을 포함하는 반도체 메모리 소자.
  14. 제 13 항에 있어서,
    상기 반도체 메모리 소자는 셀 어레이 영역 및 주변 회로 영역을 포함하고, 상기 전극 구조체들은 상기 셀 어레이 영역에 제공되고,
    상기 주변 회로 영역에 제공되는 주변 트랜지스터, 상기 주변 트랜지스터를 덮는 층간 절연막, 및 상기 층간 절연막을 관통하여 상기 주변 트랜지스터에 연결되는 제 3 콘택들을 더 포함하고,
    상기 제 3 콘택들은 금속층 및 상기 금속층의 측벽을 덮는 배리어층을 포함하고, 상기 배리어층은 상기 층간 절연막과 접하는 반도체 메모리 소자.
  15. 기판 상에 차례로 배치된 수평 전극들을 포함하는 복수의 전극 구조체들;
    상기 전극 구조체들 사이에 배치되고 상기 수평 전극들을 따라 연장되는 수직 전극들;
    상기 전극 구조체들의 단부에서 상기 수평 전극들에 연결되는 제 1 콘택들;
    상기 수직 전극들의 상부에 연결되는 제 2 콘택들; 및
    상기 제 2 콘택들의 상면과 연결되는 제 1 배선 구조체를 포함하고,
    상기 제 1 콘택들의 상면과 상기 제 2 콘택들의 상면은 실질적으로 동일 레벨이고,
    상기 수직 전극들은 제 1 방향으로 연장되고, 상기 제 2 콘택들의 상기 제 1 방향으로의 이격 거리는 상기 제 1 콘택들의 상기 제 1 방향으로의 이격 거리보다 큰 반도체 메모리 소자.
  16. 제 15 항에 있어서,
    상기 제 1 배선 구조체는:
    상기 제 1 방향으로 연장되고 상기 제 2 콘택들의 상면과 접하는 제 1 서브 배선들; 및
    상기 제 1 방향과 교차하는 제 2 방향으로 연장되며 상기 제 1 서브 배선들과 접하는 제 2 서브 배선들을 포함하는 반도체 메모리 소자.
  17. 제 15 항에 있어서,
    상기 제 1 배선 구조체 상에 제공되는 제 2 배선 구조체를 더 포함하고,
    상기 제 2 배선 구조체는:
    상기 제 1 서브 배선들과 오버랩되고 상기 제 1 서브 배선들과 동일한 방향으로 연장되는 제 3 서브 배선들; 및
    상기 제 2 서브 배선들과 오버랩되고 상기 제 2 서브 배선들과 동일한 방향으로 연장되는 제 4 서브 배선들을 포함하는 반도체 메모리 소자.
  18. 제 15 항에 있어서,
    상기 반도체 메모리 소자는 셀 어레이 영역 및 주변 회로 영역을 포함하고, 상기 전극 구조체들은 상기 셀 어레이 영역에 제공되고,
    상기 주변 회로 영역에 제공되는 주변 트랜지스터 및 상기 주변 트랜지스터에 연결되는 제 3 콘택들을 더 포함하고,
    상기 제 3 콘택들의 상면은 상기 제 2 콘택들의 상면과 실질적으로 동일 레벨인 반도체 메모리 소자.
  19. 제 15 항에 있어서,
    상기 제 1 콘택들 및 상기 제 2 콘택들은 그들의 측벽들을 둘러싸는 스페이서 패턴들을 포함하고,
    상기 반도체 메모리 소자는 셀 어레이 영역 및 주변 회로 영역을 포함하고, 상기 전극 구조체들은 상기 셀 어레이 영역에 제공되고,
    상기 주변 회로 영역에 제공되는 주변 트랜지스터, 상기 주변 트랜지스터를 덮는 층간 절연막, 및 상기 층간 절연막을 관통하여 상기 주변 트랜지스터에 연결되는 제 3 콘택들을 더 포함하고,
    상기 제 3 콘택들은 금속층 및 상기 금속층의 측벽을 덮는 배리어층을 포함하고, 상기 배리어층은 상기 층간 절연막과 접하는 반도체 메모리 소자.
  20. 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판 상에 차례로 배치된 수평 전극들을 포함하는 복수의 전극 구조체들;
    상기 전극 구조체들을 관통하는 수직 구조체들;
    상기 수직 구조체들의 상부에 연결되는 스터드들;
    상기 전극 구조체들 사이에 배치되고 상기 수평 전극들을 따라 제 1 방향으로 연장되는 수직 전극들;
    상기 전극 구조체들의 단부에서 상기 수평 전극들에 연결되는 제 1 콘택들;
    상기 수직 전극들의 상부에 연결되는 제 2 콘택들;
    상기 제 2 콘택들의 상면과 연결되는 연장 패드들;
    상기 주변 회로 영역의 주변 트랜지스터에 연결되는 제 3 콘택들;
    상기 제 3 콘택들의 상면과 연결되는 주변 패드들;
    상기 제 2 콘택들의 상면과 연결되는 제 1 배선 구조체; 및
    상기 제 1 배선 구조체 상에 제공되고 상기 제 1 배선 구조체와 제 1 비아들을 통하여 연결되는 제 2 배선 구조체를 포함하고,
    상기 제 1 콘택들의 상면들, 상기 제 2 콘택들의 상면들, 및 상기 제 3 콘택들의 상면은 실질적으로 동일 레벨이고,
    상기 제 1 배선 구조체의 상면, 연장 패드들의 상면들, 및 상기 주변 패드들의 상면은 실질적으로 동일 레벨이고,상기 스터드들의 상면들 및 상기 제 2 배선 구조체의 상면은 실질적으로 동일 레벨인 반도체 메모리 소자.
KR1020190092568A 2019-07-30 2019-07-30 반도체 메모리 소자 및 이의 제조 방법 KR20210014828A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190092568A KR20210014828A (ko) 2019-07-30 2019-07-30 반도체 메모리 소자 및 이의 제조 방법
US16/875,174 US11495542B2 (en) 2019-07-30 2020-05-15 Semiconductor memory device and method of fabricating the same
CN202010724423.3A CN112310109A (zh) 2019-07-30 2020-07-24 半导体存储器装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190092568A KR20210014828A (ko) 2019-07-30 2019-07-30 반도체 메모리 소자 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20210014828A true KR20210014828A (ko) 2021-02-10

Family

ID=74260523

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190092568A KR20210014828A (ko) 2019-07-30 2019-07-30 반도체 메모리 소자 및 이의 제조 방법

Country Status (3)

Country Link
US (1) US11495542B2 (ko)
KR (1) KR20210014828A (ko)
CN (1) CN112310109A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11839080B2 (en) * 2020-05-28 2023-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D memory with graphite conductive strips
DE102020133314A1 (de) 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. 3d-speicher mit leitfähigen graphitstreifen
JP2023044175A (ja) * 2021-09-17 2023-03-30 キオクシア株式会社 半導体記憶装置、及び半導体記憶装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140022205A (ko) * 2012-08-13 2014-02-24 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9401309B2 (en) 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
KR102285788B1 (ko) 2014-09-29 2021-08-04 삼성전자 주식회사 메모리 소자의 제조 방법
KR102298605B1 (ko) 2015-01-14 2021-09-06 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
US9524983B2 (en) 2015-03-10 2016-12-20 Samsung Electronics Co., Ltd. Vertical memory devices
US9673213B1 (en) 2016-02-15 2017-06-06 Sandisk Technologies Llc Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof
KR102604053B1 (ko) 2016-05-09 2023-11-20 삼성전자주식회사 수직형 메모리 장치
CN109935593B (zh) 2017-03-08 2021-09-28 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
KR102416028B1 (ko) 2017-04-07 2022-07-04 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20180135642A (ko) * 2017-06-13 2018-12-21 삼성전자주식회사 수직형 메모리 장치

Also Published As

Publication number Publication date
US11495542B2 (en) 2022-11-08
CN112310109A (zh) 2021-02-02
US20210035910A1 (en) 2021-02-04

Similar Documents

Publication Publication Date Title
US10854622B2 (en) Vertical memory devices and methods of manufacturing the same
KR102471722B1 (ko) 반도체 메모리 장치
US20230292515A1 (en) Vertical memory devices and methods of manufacturing the same
US10700085B2 (en) Vertical memory devices
US20220285356A1 (en) Semiconductor memory devices and methods of fabricating the same
US11101283B2 (en) Semiconductor memory device
US11700731B2 (en) Stacked structure for a vertical memory device
KR102504258B1 (ko) 반도체 소자 및 이의 제조방법
KR20180020528A (ko) 수직형 메모리 장치 및 그 제조 방법
US10515979B2 (en) Three-dimensional semiconductor devices with inclined gate electrodes
US8415738B2 (en) Semiconductor memory device and manufacturing method thereof
KR20210077098A (ko) 반도체 메모리 소자 및 그의 제조 방법
CN112534576B (zh) 用于三维存储设备中的中心阶梯结构的底部选择栅极触点
US10804363B2 (en) Three-dimensional semiconductor memory device and method of fabricating the same
CN113437079A (zh) 存储器器件及其制造方法
US10811418B2 (en) DRAM cell array using facing bar and method of fabricating the same
US11495542B2 (en) Semiconductor memory device and method of fabricating the same
KR20180018239A (ko) 반도체 메모리 장치
US9997525B2 (en) Semiconductor devices and methods of fabricating the same
US9853052B1 (en) Semiconductor device and method for manufacturing same
KR20210018578A (ko) 반도체 메모리 소자
CN113421884A (zh) 存储器器件及其制造方法
TW201909341A (zh) 記憶元件及其製造方法
KR20210108548A (ko) 3차원 반도체 메모리 장치
KR20190066489A (ko) 반도체 메모리 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right