KR20180135642A - 수직형 메모리 장치 - Google Patents

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김광수
김현석
홍순혁
황두희
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Abstract

본 발명의 일 실시예에 따른 수직형 메모리 장치는, 기판 상에 적층되는 복수의 게이트 전극층들을 갖는 게이트 구조체, 상기 게이트 구조체를 관통하며, 상기 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 구조체들, 상기 게이트 구조체에 인접하게 배치되고, 제1 방향으로 연장되는 공통 소스 라인, 상기 공통 소스 라인 상에서 상기 제1 방향으로 연장되는 금속 라인, 및 상기 금속 라인과 상기 공통 소스 라인 사이에 배치되는 복수의 연결부들을 포함할 수 있다.

Description

수직형 메모리 장치 {VERTICAL TYPE MEMORY DEVICE}
본 발명은 수직형 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 셀들이 적층된 수직형 메모리 장치가 제안되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 공통 소스 라인의 접촉 저항 및 노이즈가 개선된 수직형 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 수직형 메모리 장치는, 기판 상에 적층되는 복수의 게이트 전극층들을 갖는 게이트 구조체, 상기 게이트 구조체를 관통하며, 상기 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 구조체들, 상기 게이트 구조체에 인접하게 배치되고, 제1 방향으로 연장되는 공통 소스 라인, 상기 공통 소스 라인 상에서 상기 제1 방향으로 연장되는 금속 라인, 및 상기 금속 라인과 상기 공통 소스 라인 사이에 배치되는 복수의 연결부들을 포함할 수 있다.
본 발명의 일 실시예에 따른 수직형 메모리 장치는, 기판 상에 적층되며 제1 방향으로 연장되는 복수의 게이트 전극층들, 상기 복수의 게이트 전극층들에 인접하게 배치되며, 상기 제1 방향으로 연장되는 공통 소스 라인, 상기 공통 소스 라인 상에서 상기 제1 방향으로 연장되는 적어도 하나의 금속 라인, 및 상기 적어도 하나의 금속 라인과 상기 공통 소스 라인 사이에 배치되는 복수의 연결부들을 포함할 수 있다.
본 발명의 일 실시예에 따른 수직형 메모리 장치는, 기판 상에 적층되며 제1 방향으로 연장되는 복수의 게이트 전극층들, 상기 복수의 게이트 전극층들에 인접하게 배치되며, 상기 제1 방향으로 연장되는 공통 소스 라인, 상기 공통 소스 라인 상에서 상기 제1 방향으로 연장되는 적어도 하나의 금속 라인, 상기 적어도 하나의 금속 라인 상에 배치되며, 상기 제1 방향에서 제1 간격으로 배치된 복수의 소스 스트래핑 라인들, 및 상기 적어도 하나의 금속 라인과 상기 공통 소스 라인 사이에 배치되며, 상기 제1 간격보다 좁은 제2 간격으로 배치되는 복수의 연결부들을 포함할 수 있다.
본 발명의 실시예에 따르면, 공통 소스 라인의 접촉 저항 및 노이즈가 개선된 수직형 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 개념도이다.
도 2는 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 6 및 도 7은 본 발명의 실시예들에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 11 및 도 12는 본 발명의 다른 실시예들에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 13은 본 발명의 다른 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다.
도 14 내지 도 16은 본 발명의 다른 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 17 내지 도 21은 본 발명의 다른 실시예들에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 개념도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 수직형 메모리 장치는 복수의 메모리 셀들이 형성되는 셀 영역(CR) 및 메모리 셀들을 구동시키기 위한 주변 회로들이 형성되는 주변 회로 영역(PR)을 포함할 수 있다. 주변 회로 영역(PR)에는 행 디코더 회로, 열 디코더 회로, 페이지 버퍼 회로 등이 배치될 수 있다. 도 1은 예시적인 것이며, 주변 회로 영역(PR)의 배치는 도시된 바에 한정되지 않는다. 셀 영역(CR)에는 제1 방향으로 연장되는 복수의 공통 소스 라인(180)이 배치될 수 있다. 복수의 공통 소스 라인(180)은 상기 제1 방향과 교차하는 제2 방향에서 소정의 간격으로 배치될 수 있다. 셀 영역(CR)은 공통 소스 라인(180)에 의해 복수의 영역으로 구분될 수 있다.
셀 영역(CR)에는 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 소스 스트래핑 라인(195)을 포함할 수 있다. 복수의 소스 스트래핑 라인(195)은 상기 제1 방향에서 소정의 간격으로 배치될 수 있다. 하나의 소스 스트래핑 라인(195)은 복수의 공통 소스 라인(180)에 연결될 수 있다. 각각의 소스 스트래핑 라인(195)은 상기 제2 방향으로 셀 영역(CR)을 가로지르는 길이로 배치되는 것으로 도시되어 있으나, 이에 한정되지 않는다.
도 2은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다. 도 2에서는 도 1의 A 영역에 대해 도시한 것이다.
도 2를 참조하면, 일 실시예에 따른 수직형 메모리 장치는 복수의 메모리 셀들이 형성되는 셀 어레이 영역(CA), 상기 메모리 셀들의 게이트 전극들을 배선과 연결하기 위한 연결 영역(CT) 및 상기 메모리 셀들을 제어하는 주변 회로들이 형성되는 주변 회로 영역(PR)을 포함한다. 셀 어레이 영역(CA)과 연결 영역(CT)은 함께 셀 영역(CR)을 이룰 수 있다.
셀 어레이 영역(CA) 및 연결 영역(CT)에는 제1 방향으로 연장되는 복수의 공통 소스 라인들(180)에 의해 복수의 영역들로 분할되는 게이트 구조체(GS)가 배치될 수 있다. 게이트 구조체(GS)는 기판 상에 번갈아 적층된 복수의 게이트 전극층들과 복수의 몰드 절연층들을 포함할 수 있다. 복수의 공통 소스 라인들(180)은 셀 어레이 영역(CA) 및 연결 영역(CE)에서 연속적으로 연장될 수 있다. 복수의 공통 소스 라인들(180)은 기판과 전기적으로 연결될 수 있다.
공통 소스 라인(180) 상에는 금속 라인(186)이 배치될 수 있다. 금속 라인(186)과 공통 소스 라인(186) 사이에 복수의 연결부들(185)이 배치될 수 있다. 복수의 연결부들(185)에 의해 금속 라인(186)과 공통 소스 라인(186)을 전기적으로 연결될 수 있다.
셀 어레이 영역(CA)에는 공통 소스 라인(180)과 교차하는 복수의 소스 스트래핑 라인들(195)이 배치될 수 있다. 복수의 소스 스트래핑 라인들(195)은 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다. 복수의 스트래핑 라인들(195)은 상기 제1 방향에서 제1 간격(S1)으로 배치될 수 있다.
셀 어레이 영역(CA)에는 게이트 구조체(GS)를 관통하여 상기 기판에 연결되는 복수의 채널 구조체들(CH)이 배치되고, 연결 영역(CE)에는 게이트 구조체(GS)를 관통하여 상기 기판에 연결되는 복수의 더미 채널 구조체들(DCH)과 복수의 콘택 플러그들(171)이 배치될 수 있다. 또한, 셀 어레이 영역(CA)에도 복수의 소스 스트래핑 라인들(195)의 아래에 또는 인접하게 배치되는 복수의 더미 채널 구조체들(DCH)이 배치될 수 있다. 복수의 더미 채널 구조체들(DCH)은 복수의 채널 구조체들(CH)과 동일하거나 유사한 구조를 가질 수 있다.
셀 어레이 영역(CA)에는 복수의 채널 구조체들(CH)은 복수의 열로 배치될 수 있다. 도 2에는 한 쌍의 공통 소스 라인들(180) 사이에 예시적으로 4열의 채널 구조체들(CH)이 도시되었다. 복수의 채널 구조체들(CH)은 지그재그 형태로 배치될 수 있다. 복수의 채널 구조체들(CH)의 배치 형태는 도 2에 도시된 바에 한정되지 않으며, 다양하게 변형될 수 있다.
게이트 구조체(GS)는 연결 영역(CT)에서 복수의 계단층들을 포함하는 계단 구조를 형성할 수 있다. 상기 계단 구조는 게이트 구조체(GS)의 상기 복수의 게이트 전극층들과 상기 복수의 몰드 절연층들이 서로 다른 길이로 연장됨으로써, 형성될 수 있다. 복수의 더미 채널 구조체들(DCH)은 계단층들의 끝단에 인접하도록 배치될 수 있다. 복수의 더미 구조체들(DCH)은 한 쌍의 공통 소스 라인들(180) 사이에 예시적으로, 2열로 배치되는 것으로 도 2에 도시되었으나, 더미 구조체들(DCH)의 배치 형태는 도시된 바에 한정되지 않는다. 예를 들어, 더미 구조체들(DCH) 중 일부는 계단층들의 끝단에 인접하도록 배치되고, 나머지 일부는 계단층들의 끝단에서 이격되어 배치될 수 있다.
복수의 채널 구조체들(CH)은 비트 라인(195)에 연결되고, 복수의 더미 채널 구조체들(DCH)은 비트 라인(195)에 연결되지 않는다. 따라서, 복수의 더미 채널 구조체들(DCH)에 의해 제공되는 메모리 셀들은 읽기/쓰기 동작 등이 실행되지 않는다.
연결 영역(CT)에는 게이트 전극층들에 연결되는 복수의 게이트 콘택 플러그들(171)이 배치될 수 있다. 복수의 게이트 콘택 플러그들(171) 상에 복수의 게이트 배선(174)이 배치될 수 있다. 각각의 게이트 배선(174)은 상기 제2 방향에서 복수의 게이트 콘택 플러그들(171)에 연결될 수 있다.
한편, 주변 회로 영역(PR)은 여러 개의 회로 트랜지스터들이 배치될 수 있다. 도 2에는 편의상 하나의 회로 트랜지스터가 도시되었다. 게이트 전극(214), 게이트 전극(214)의 양측에 배치된 소스/드레인 영역(208), 소스/드레인 영역(208)에 연결되는 콘택 플러그(271), 콘택 플러그(271)에 연결되는 제1 회로 배선(272) 및 제2 회로 배선(274)이 배치될 수 있다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다. 도 3은 도 2의 I-I'선을 따라 절단한 단면도이고, 도 4는 도 2의 II-II'을 따라 절단한 단면도이고, 도 5의 III-III'을 따라 절단한 단면도이다.
도 3 내지 도 5를 함께 참조하면, 상기 수직형 메모리 장치는 기판(101)에 수직한 방향(제3 방향)으로 서로 이격되어 기판(101) 상에 적층된 복수의 게이트 전극층들(131)을 포함할 수 있다. 기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 복수의 게이트 전극층들(131)은 상기 제1 방향으로 연장되며 셀 어레이 영역(CA) 및 연결 영역(CT)에 배치될 수 있다. 셀 어레이 영역(CA)에는 복수의 게이트 전극층들(131)을 관통하는 복수의 채널 구조체들(CH)이 배치될 수 있다. 연결 영역(CE)에는 복수의 게이트 전극층들(131)에 연결되는 복수의 게이트 콘택 플러그들(171)이 배치될 수 있다.
게이트 전극층들(131) 사이에 몰드 절연층들(114)이 배치될 수 있다. 최하부의 게이트 전극층(131)과 기판(101) 사이에 버퍼 절연층(111)이 배치될 수 있다. 버퍼 절연층(111), 게이트 전극층들(131) 및 몰드 절연층들(114)은 게이트 구조체(GS)를 구성할 수 있다. 게이트 전극층들(131)은 금속 물질, 금속 질화물, 금속 실리사이드 물질, 다결정질 실리콘 및 이들의 조합을 포함할 수 있다. 상기 금속 물질은 예를 들어, 텅스텐(W), 구리(Cu)를 포함할 수 있다. 상기 금속 실리사이드는 예를 들어, 코발트(Co), 니켈(Ni), 하프늄(Hf), 백금(Pt), 텅스텐(W) 및 티타늄(Ti) 중에서 선택되는 어느 하나의 금속 실리사이드 물질 또는 이들의 조합을 포함할 수 있다. 상기 금속 질화물은 예를 들어, 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다. 버퍼 절연층(111) 및 몰드 절연층들(114)은 실리콘 산화물을 포함할 수 있다.
상기 수직형 메모리 장치는 연결 영역(CT) 및 주변 회로 영역(PR)에 배치되는 제1 층간 절연층(118), 게이트 구조체(GS) 및 제1 층간 절연층(118) 상에 배치된 제2 내지 제8 층간 절연층(121 ~ 127)을 포함할 수 있다. 제1 내지 제8 층간 절연층들(118, 121~127)은 실리콘 산화물 및 저유전 물질을 포함할 수 있다.
게이트 전극층들(131)의 수는 도 4 및 도 5에 도시된 바에 한정되지 않는다. 상기 수직형 메모리 장치의 저장 용량이 증가됨에 따라 메모리 셀들을 구성하는 게이트 전극층들(131)의 개수가 증가될 수 있으며, 예를 들어, 수 십층 내지 수 백층의 게이트 전극층들(131)이 기판(101) 상에 적층될 수 있다.
복수의 게이트 전극층들(131)은 상기 제1 방향으로 서로 다른 길이로 연장되어 계단 구조를 이룰 수 있다. 몰드 절연층들(114)도 게이트 전극층들(131)과 함께 계단 구조를 이룰 수 있다.
상기 수직형 메모리 장치는 복수의 게이트 전극층들(131)을 분할하는 공통 소스 라인들(180)을 포함할 수 있다. 복수의 공통 소스 라인들(180)은 셀 어레이 영역(CA) 및 연결 영역(CT)에 배치되고, 복수의 공통 소스 라인들(180)의 측벽에는 절연층(182)이 배치될 수 있다. 절연층(182)은 복수의 공통 소스 라인들180)과 복수의 게이트 전극층들(131)으로 절연시킨다. 절연층(182)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 복수의 공통 소스 라인들(180)과 절연층(182)은 상기 제1 방향으로 연장될 수 있다. 복수의 공통 소스 라인들(180)은 기판(101)까지 연장되고, 공통 소스 라인(180)은 기판(101)의 상부에 형성된 불순물 영역(108)에 연결될 수 있다. 복수의 공통 소스 라인들(180)은 도전성 물질로 이루어질 수 있다. 예를 들어, 복수의 공통 소스 라인들(180)은 텅스텐, 구리, 티타늄, 알루미늄 등의 금속, 도핑된 반도체 물질, 도전성 금속 질화막 등의 도전성 물질 중 적어도 하나를 포함할 수 있다. 복수의 공통 소스 라인들(180)이 도핑된 반도체 물질인 경우, 불순물 영역(108)과 동일한 타입의 불순물을 포함하고, 불순물 영역(108)보다 더 높은 도핑 농도를 가질 수 있다.
상기 수직형 메모리 장치는 공통 소스 라인(180) 상에서 상기 제1 방향으로 연장되는 금속 라인(186), 및 금속 라인(186)과 공통 소스 라인(180) 사이에 배치되는 복수의 연결부들(185)을 포함할 수 있다. 복수의 연결부들(185)은 제3 층간 절연층(122), 제4 층간 절연층(123) 및 제5 층간 절연층(124)을 관통하여 공통 소스 라인(180)에 연결될 수 있다. 복수의 연결부들(185)은 원형의 수평 단면을 가질 수 있다. 이와 달리, 도 6을 참조하면, 복수의 연결부들(185')은 도 3의 복수의 연결부들(185)에 비해 상기 제1 방향으로 더 연장되고, 타원형의 수평 단면을 가질 수 있다. 이와 달리, 도 7을 참조하면, 복수의 연결부들(185'')은 도 6의 복수의 연결부들(185')에 비해 상기 제1 방향으로 더 연장되고, 바 형상의 수평 단면을 가질 수 있다. 본 발명의 실시예들에 따르면, 공통 소스 라인(180)과 연결부들(185, 185', 185'') 사이의 접촉 저항을 개선하고, 공통 소스 라인(180)의 노이즈가 개선될 수 있다.
상기 수직형 메모리 장치는 금속 라인(186)에 연결되며, 상기 제1 방향에서 제1 간격(S1)으로 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 소스 스트래핑 라인들(194)을 포함할 수 있다. 상기 복수의 연결부들(185)은 상기 제1 간격(S1)보다 좁은 제2 간격(S2)으로 배치될 수 있다.
소스 스트래핑 라인(194)과 금속 라인(186) 사이에 이들을 연결하기 위한 콘택 플러그(193)가 배치될 수 있다. 콘택 플러그들(193)은 제7 층간 절연층(126)을 관통하여 금속 라인(186)에 연결될 수 있다.
복수의 소스 스트래핑 라인들(194) 사이에는 상기 제2 방향으로 연장되는 복수의 비트 라인들(195)이 배치될 수 있다. 비트 라인(195)과 채널 구조체(CH)를 연결하는 채널 콘택 플러그(191)가 배치될 수 있다. 비트 라인(195)은 공통 소스 라인(180)을 사이에 두고 서로 인접하는 2개의 채널 콘택 플러그들(191)에 공통적으로 연결될 수 있다. 복수의 소스 스트래핑 라인들(194)은 복수의 비트 라인들(195)과 동일한 수직 레벨에 위치할 수 있다. 금속 라인(186)은 복수의 비트 라인들(195)보다 낮은 수직 레벨에 위치할 수 있다.
도 3의 확대도를 참조하면, 금속 라인(186)과 복수의 연결부들(185)은 듀얼 다마신 공정에 의해 형성되고, 콘택 플러그(193), 소스 스트래핑 라인(194) 및 비트 라인(195)은 싱글 다마신 공정에 의해 형성될 수 있다. 이와 달리, 일 실시예에서, 금속 라인(186)과 복수의 연결부들(185)은 각각 싱글 다마신 공정에 의해 형성될 수 있다. 배리어층들(185a, 186a, 193a, 194a)은 티타늄 질화물(TiN) 등의 도전성 금속 질화물을 포함하고, 금속층들(185b, 186b, 193b, 194b)은 텅스텐 등의 금속을 포함할 수 있다.
복수의 게이트 콘택 플러그들(171) 상에 복수의 게이트 배선(174)이 배치될 수 있다. 게이트 콘택 플러그(171)와 게이트 배선(174)을 연결하는 게이트 연결부(173)가 배치될 수 있다. 게이트 배선(174)과 게이트 연결부(173)는 듀얼 다마신 공정에 의해 형성될 수 있다. 게이트 연결부(173)는 제4 층간 절연층(123) 및 제5 층간 절연층(124)을 관통하여 게이트 콘택 플러그(171)에 연결될 수 있다.
주변 회로 영역(PC)에는 회로 게이트 절연층(212), 회로 게이트 전극(214) 및 소스/드레인 영역(208)을 포함하는 회로 트랜지스터들이 배치될 수 있다. 소스/드레인 영역(208)에 연결되는 콘택 플러그(271), 콘택 플러그(271)에 연결되는 제1 회로 배선(272) 및 제2 회로 배선(274)이 배치될 수 있다. 제1 회로 배선(272) 및 제2 회로 배선(274) 사이에는 회로 연결부(273)가 배치될 수 있다. 제2 회로 배선(274)과 회로 연결부(273)는 듀얼 다마신 공정에 의해 형성될 수 있다.
셀 어레이 영역(CA)에 배치되는 복수의 채널 구조체들(CH)은 에피택셜층(151), 게이트 절연층(161), 채널층(163), 충진 절연층(165) 및 콘택 패드(167)를 포함할 수 있다. 더미 채널 구조체(DCH)는 채널 구조체(CH)와 동일하거나 유사한 구조를 가질 수 있다.
에피택셜층(151)은 기판(101)에 접촉하고, 채널층(163)의 하단부는 에피택셜층(151)과 접촉하여 전기적으로 연결될 수 있고, 채널층(163)의 상단부는 콘택 패드(167)와 접촉하여 전기적으로 연결될 수 있다.
게이트 절연층(161)이 채널층(162)의 외측면을 둘러싸도록 형성될 수 있다. 게이트 절연층(161)은 채널층(163)의 외측면으로부터 순차로 배치되는 터널링층, 전하 저장층, 및 블록킹층을 포함할 수 있다.
상기 터널링층은 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 전하 저장층은 예를 들어, 실리콘 질화물을 포함할 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
채널층(162)은 하단부가 막힌 파이프 형상을 가질 수 있다. 채널층(163)의 내부 공간은 충진 절연층(65)로 채워질 수 있다. 채널층(163)은 다결정질 실리콘, 단결정질 실리콘 등의 반도체 물질을 포함할 수 있다.
에피택셜층(151)과 최하부의 게이트 전극층(131) 사이에 국부적으로 접지 선택 게이트 절연층(155)이 배치될 수 있다. 접지 선택 게이트 절연층(155)은 에피택셜층(151)의 일부가 산화되어 형성될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다. 도 9 및 도 10은 본 발명의 다른 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 8 내지 도 10에 도시된 상기 수직형 메모리 장치에 대해서는 도 2 내지 도 5에 도시된 수직형 메모리 장치와 비교해 다른 점 위주로 설명한다. 도 8 내지 도 10에 도시된 상기 수직형 메모리 장치는 도 2 내지 도 5에 도시된 수직형 메모리 장치와 달리, 공통 소스 라인(180) 상에 2개의 금속 라인들(184, 186)을 포함할 수 있다.
도 8 내지 도 10을 함께 참조하면, 상기 수직형 메모리 장치는 공통 소스 라인(180) 상에서 상기 제1 방향으로 연장되는 제1 금속 라인(186) 및 제2 금속 라인(184)을 포함할 수 있다. 제2 금속 라인(184)은 제1 금속 라인(186)과 공통 소스 라인(180) 사이에 배치되고, 상기 제1 방향으로 연장될 수 있다. 그리고, 상기 수직 메모리 장치는 제1 금속 라인(186)과 제2 금속 라인(184) 사이에 배치되어 전기적인 연결을 제공하는 복수의 제1 연결부들(185) 및 제2 금속 라인(184)과 공통 소스 라인(180) 사이에 배치되어 전기적인 연결을 제공하는 복수의 제2 연결부들(183)을 포함할 수 있다. 복수의 제1 연결부들(185)은 제5 층간 절연층(124)을 관통하여 제2 금속 라인(184)에 연결될 수 있다. 복수의 제2 연결부들(183)은 제3 층간 절연층(122)을 관통하여 공통 소스 라인(180)에 연결될 수 있다. 복수의 소스 스트래핑 라인들(194)은 상기 제1 방향에서 제1 간격(S1)으로 배치될 수 있다. 복수의 제1 연결부들(185)은 상기 제1 간격(S1)보다 좁은 제2 간격(S2)으로 배치될 수 있다. 복수의 제2 연결부들(183)은 상기 제1 간격(S1)보다 좁은 제3 간격(S3)으로 배치될 수 있다. 제2 간격(S2)과 제3 간격(S3)은 서로 동일할 수 있다. 복수의 제2 연결부들(183)과 게이트 콘택 플러그들(171)은 동시에 형성되며, 복수의 제2 연결부들(183)의 상면은 게이트 콘택 플러그들(171)의 상면과 동일한 수직 레벨에 위치할 수 있다.
복수의 제1 연결부들(185) 및 복수의 제2 연결부들(183)은 원형의 수평 단면을 가질 수 있다. 이와 달리, 도 11을 참조하면, 복수의 제1 연결부들(185)은 원형의 수평 단면을 가지고, 복수의 제2 연결부들(183')은 도 9의 복수의 제2 연결부들(183)에 비해 상기 제1 방향으로 더 연장되고, 타원형의 수평 단면을 가질 수 있다. 이와 달리, 도 12을 참조하면, 복수의 제1 연결부들(185)은 원형의 수평 단면을 가지고, 복수의 제2 연결부들(183'')은 도 11의 복수의 연결부들(183')에 비해 상기 제1 방향으로 더 연장되고, 바 형상의 수평 단면을 가질 수 있다.
이와 달리, 복수의 제1 연결부들(185)은 타원형 또는 바 형상의 수평 단면을 가지고, 복수의 제2 연결부들(183)이 원형의 수평 단면을 가질 수도 있다.
이와 달리, 복수의 제1 연결부들(185)과 복수의 제2 연결부들(183) 모두가 타원형의 수평 단면을 가지거나, 바 형상의 수평 단면을 가질 수 있다.
본 발명의 실시예들에 따르면, 공통 소스 라인(180)과 제2 연결부들(183, 183', 183'') 사이의 접촉 저항을 개선하고, 공통 소스 라인(180)의 노이즈가 개선될 수 있다.
도 9의 확대도를 참조하면, 제1 금속 라인(186)과 복수의 제1 연결부들(185)은 듀얼 다마신 공정에 의해 형성되고, 제2 금속 라인(184), 복수의 제2 연결부들(183), 콘택 플러그(193), 소스 스트래핑 라인(194) 및 비트 라인(195)은 싱글 다마신 공정에 의해 형성될 수 있다. 이와 달리, 일 실시예에서, 제1 금속 라인(186)과 복수의 제1 연결부들(185)은 각각 싱글 다마신 공정에 의해 형성될 수 있다. 배리어층들(183a, 184a, 185a, 186a, 193a, 194a)은 TiN 등의 도전성 금속 질화물을 포함하고, 금속층들(183b, 184b, 185b, 186b, 193b, 194b)은 텅스텐 등의 금속을 포함할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다. 도 14 내지 도 16은 본 발명의 다른 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 14 내지 도 16에 도시된 상기 수직형 메모리 장치에 대해서는 도 2 내지 도 5에 도시된 수직형 메모리 장치와 비교해 다른 점 위주로 설명한다. 도 14 내지 도 16에 도시된 상기 수직형 메모리 장치는 도 2 내지 도 5에 도시된 수직형 메모리 장치와 달리, 공통 소스 라인(180) 상에 2개의 금속 라인들(184, 186')을 포함할 수 있다. 또한, 공통 소스 라인(180)을 사이에 두고 서로 인접하는 2개의 채널 콘택 플러그들(191')에 공통적으로 연결되는 서브 비트 라인(192)을 포함할 수 있다. 이 경우, 비트 라인(195)과 서브 비트 라인(192)을 연결하는 제2 채널 콘택 플러그(196)를 포함할 수 있다.
도 14 내지 도 16을 함께 참조하면, 상기 수직형 메모리 장치는 공통 소스 라인(180) 상에서 상기 제1 방향과 교차하는 상기 제2 방향으로 연장되는 제1 금속 라인(186') 및 상기 제1 방향으로 연장되는 제2 금속 라인(184)을 포함할 수 있다. 제2 금속 라인(184)은 제1 금속 라인(186')과 공통 소스 라인(180) 사이에 배치되고, 상기 제1 방향으로 연장될 수 있다. 그리고, 상기 수직 메모리 장치는 제1 금속 라인(186)과 제2 금속 라인(184) 사이에 배치되어 전기적인 연결을 제공하는 복수의 제1 연결부들(185) 및 제2 금속 라인(184)과 공통 소스 라인(180) 사이에 배치되어 전기적인 연결을 제공하는 복수의 제2 연결부들(183)을 포함할 수 있다. 복수의 제1 연결부들(185)은 제5 층간 절연층(124)을 관통하여 제2 금속 라인(184)에 연결될 수 있다. 복수의 제2 연결부들(183)은 제3 층간 절연층(122)을 관통하여 공통 소스 라인(180)에 연결될 수 있다. 복수의 소스 스트래핑 라인들(194)은 상기 제1 방향에서 제1 간격(S1)으로 배치될 수 있다. 복수의 제1 금속 라인들(186')은 복수의 소스 스트래핑 라인들(194)과 실질적으로 동일한 간격으로 배치될 수 있다. 복수의 제1 금속 라인들(186')은 복수의 소스 스트래핑 라인들(194)과 동일한 방향으로 연장되며, 중첩되는 위치에 배치될 수 있다. 복수의 제2 연결부들(183)은 상기 제1 간격(S1)보다 좁은 제2 간격(S2)으로 배치될 수 있다. 복수의 제2 연결부들(183)과 게이트 콘택 플러그들(171)은 동시에 형성되며, 복수의 제2 연결부들(183)의 상면은 게이트 콘택 플러그들(171)의 상면과 동일한 수직 레벨에 위치할 수 있다.
복수의 제1 연결부들(185) 및 복수의 제2 연결부들(183)은 원형의 수평 단면을 가질 수 있다. 이와 달리, 도 17을 참조하면, 복수의 제1 연결부들(185)은 원형의 수평 단면을 가지고, 복수의 제2 연결부들(183')은 도 14의 복수의 제2 연결부들(183)에 비해 상기 제1 방향으로 더 연장되고, 타원형의 수평 단면을 가질 수 있다. 이와 달리, 도 18을 참조하면, 복수의 제1 연결부들(185)은 원형의 수평 단면을 가지고, 복수의 제2 연결부들(183'')은 도 17의 복수의 연결부들(183')에 비해 상기 제1 방향으로 더 연장되고, 바 형상의 수평 단면을 가질 수 있다.
본 발명의 실시예들에 따르면, 공통 소스 라인(180)과 제2 연결부들(183, 183', 183'') 사이의 접촉 저항을 개선하고, 공통 소스 라인(180)의 노이즈가 개선될 수 있다.
도 14의 확대도를 참조하면, 제1 금속 라인(186')과 복수의 제1 연결부들(185)은 듀얼 다마신 공정에 의해 형성되고, 제2 금속 라인(184), 복수의 제2 연결부들(183), 콘택 플러그(193), 소스 스트래핑 라인(194) 및 비트 라인(195)은 싱글 다마신 공정에 의해 형성될 수 있다. 이와 달리, 일 실시예에서, 금속 라인(186)과 복수의 연결부들(185)은 각각 싱글 다마신 공정에 의해 형성될 수 있다. 배리어층들(183a, 184a, 185a, 186a', 193a, 194a)은 TiN 등의 도전성 금속 질화물을 포함하고, 금속층들(183b, 184b, 185b, 186b', 193b, 194b)은 텅스텐 등의 금속을 포함할 수 있다.
도 19 내지 도 21은 본 발명의 다른 실시예들에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 19에 도시된 상기 수직형 메모리 장치에 대해서는 도 2 내지 도 5에 도시된 수직형 메모리 장치와 비교해 다른 점 위주로 설명한다. 도 14에 도시된 상기 수직형 메모리 장치는 도 2 내지 도 5에 도시된 수직형 메모리 장치와 달리, 에피택셜층(151)과 접지 선택 게이트 절연층(155)을 포함하지 않는다.
따라서, 채널층(163)의 하단이 직접 기판(101)에 접촉할 수 있다. 그리고, 게이트 절연층(161)의 하단이 직접 기판(101)에 접촉할 수 있다.
도 20 및 도 21에 도시된 상기 수직형 메모리 장치에 대해서는 도 2 내지 도 5에 도시된 수직형 메모리 장치와 비교해 다른 점 위주로 설명한다. 도 20 및 도 21에 도시된 수직형 메모리 장치는 도 2 내지 도 5에 도시된 수직형 메모리 장치와 달리, 주변 회로 영역(PR)이 셀 영역(CR) 아래에 배치된 구조이다.
제1 기판(301) 상에 회로 게이트 절연층(312), 회로 게이트 전극(314) 및 소스/드레인 영역(308)을 포함하는 회로 트랜지스터들이 배치될 수 있다. 소스/드레인 영역(308)에 연결되는 콘택 플러그(371) 및 회로 배선(376)이 배치될 수 있다. 층간 절연층(321) 상에 제2 기판(101') 상에 셀 영역(CR)이 배치될 수 있다. 제2 기판(101')은 예를 들어, 다결정 실리콘으로 이루어질 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판, GS: 게이트 구조체, CH: 채널 구조체, DCH: 더미 구조체, 111: 버퍼 절연층, 114: 몰드 절연층, 131: 게이트 전극층, 151: 에피택셜층, 161: 게이트 유전층, 163: 채널층, 165: 충진 절연층, 167: 콘택 패드, 171: 게이트 콘택 플러그, 174: 게이트 배선, 180: 공통 소스 라인, 185: 연결부, 186: 금속 라인, 191: 채널 콘택 플러그, 194: 소스 스트래핑 라인, 195: 비트 라인

Claims (10)

  1. 기판 상에 적층되는 복수의 게이트 전극층들을 갖는 게이트 구조체;
    상기 게이트 구조체를 관통하며, 상기 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 구조체들;
    상기 게이트 구조체에 인접하게 배치되고, 제1 방향으로 연장되는 공통 소스 라인; 및
    상기 공통 소스 라인 상에서 상기 제1 방향으로 연장되는 금속 라인;
    상기 금속 라인과 상기 공통 소스 라인 사이에 배치되는 복수의 연결부들;
    을 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 연결부들은 원형, 타원형, 또는 바 형상의 수평 단면을 가지는 수직형 메모리 장치.
  3. 제1항에 있어서,
    상기 금속 라인에 연결되며, 상기 제1 방향에서 제1 간격으로 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 소스 스트래핑 라인들을 더 포함하고,
    상기 복수의 연결부들은 상기 제1 간격보다 좁은 제2 간격으로 배치되는 수직형 메모리 장치.
  4. 제3항에 있어서,
    상기 복수의 채널 구조체들에 연결되는 복수의 비트 라인들을 더 포함하고,
    상기 금속 라인은 상기 비트 라인들보다 낮은 수직 레벨에 위치하는 수직형 메모리 장치.
  5. 제4항에 있어서,
    상기 복수의 소스 스트래핑 라인들은 상기 복수의 비트 라인들과 동일한 수직 레벨에 위치하는 수직형 메모리 장치.
  6. 제1항에 있어서,
    상기 금속 라인은 제1 금속 라인이고, 상기 복수의 연결부들은 복수의 제1 연결부들이고,
    상기 복수의 제1 연결부들에 연결되고 상기 제1 금속 라인과 상기 공통 소스 라인 사이에 배치되고, 상기 제1 방향으로 연장되는 제2 금속 라인; 및
    상기 제2 금속 라인과 상기 공통 소스 라인을 연결하는 복수의 제2 연결부들; 을 포함하는 수직형 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 금속 라인에 연결되며, 상기 제1 방향에서 제1 간격으로 배치된 복수의 소스 스트래핑 라인들을 더 포함하고,
    상기 복수의 제1 연결부들 및 상기 복수의 제2 연결부들은 상기 제1 간격보다 좁은 간격으로 배치되는 수직형 메모리 장치.
  8. 제6항에 있어서,
    상기 복수의 게이트 전극층들에 연결되는 게이트 콘택 플러그들을 더 포함하고,
    상기 복수의 제2 연결부들의 상면은 상기 게이트 콘택 플러그들의 상면과 동일한 수직 레벨에 위치하는 수직형 메모리 장치.
  9. 제1항에 있어서,
    상기 금속 라인은 제2 금속 라인이고, 상기 복수의 연결부들은 복수의 제2 연결부들이고,
    상기 제2 금속 라인 상에서 상기 제1 방향에서 제1 간격으로 배치된 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제1 금속 라인들;
    상기 복수의 제1 금속 라인들과 상기 제2 금속 라인을 연결하는 복수의 제1 연결부들;을 포함하고,
    상기 복수의 제1 연결부들은 상기 제1 간격으로 배치되고, 상기 복수의 제2 연결부들은 상기 제1 간격보다 좁은 제2 간격으로 배치되는 수직형 메모리 장치.
  10. 제9항에 있어서,
    상기 복수의 채널 구조체들 중 2개의 채널 구조체들을 연결하는 복수의 서브 비트 라인들을 더 포함하고,
    상기 복수의 제1 금속 라인들은 상기 복수의 서브 비트 라인들은 동일한 수직 레벨에 위치하는 수직형 메모리 장치.
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