DE102020109326B4 - Ic-vorrichtung, verfahren zum herstellen und verfahren zum herstellen eines layout-diagramms - Google Patents

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Abstract

IC-Vorrichtung (100, 100A-C, 300, 860), die Folgendes aufweist:eine Gate-Struktur (110), die eine Isolationsschicht (114) seitlich benachbart zu einer Gate-Elektrode (112) aufweist;einen Transistor, der eine erste Source/Drain-Struktur, S/D-Struktur (122, 124), eine zweite S/D-Struktur (122, 124) und einen Kanal (126), der sich durch die Gate-Elektrode (112) erstreckt, aufweist;eine dritte S/D-Struktur (132, 134), die über der ersten S/D-Struktur (122, 124) liegt;eine vierte S/D-Struktur (132, 134), die über der zweiten S/D-Struktur (122, 124) liegt;einen ersten Kanalabschnitt (136A, 136B) zwischen der dritten S/D-Struktur (132, 134) und der Isolationsschicht (114);einen zweiten Kanalabschnitt (136A, 136B) zwischen der vierten S/D-Struktur (132, 134) und der Isolationsschicht (114); undeine leitfähige Struktur (138), die über der Isolationsschicht (114) liegt und konfiguriert ist, um die dritte S/D-Struktur (132, 134) elektrisch mit der vierten S/D-Struktur (132, 134) zu verbinden.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Eine integrierte Schaltung (IC, Integrated Circuit) weist typischerweise eine Anzahl an IC-Vorrichtungen auf, die gemäß einem oder mehreren IC-Layout-Diagrammen hergestellt werden. IC-Vorrichtungen weisen manchmal komplementäre Feldeffekttransistorvorrichtungen (CFET-Vorrichtungen (Complementary Field Effect Transistor)) auf, bei welchen ein oberer FET über einem unteren FET in einer Stapelkonfiguration einschließlich einer gemeinsamen Gate-Elektrode liegt.
  • US 2017/0005106 A1 offenbart eine modulare Verbindungsstruktur, die den Aufbau komplexer und dennoch kompakter integrierter Schaltkreise aus vertikalen GAA-FETs erleichtern soll. DE 10 2018 101 652 A1 beschreibt eine integrierte Schaltungsvorrichtung mit einem aktiven Bereich vom Finnentyp, welcher sich in einer ersten Richtung auf einem Substrat erstreckt. US 2018/0061992 A1 offenbart eine Nanoblatt-Halbleiterstruktur und ein Verfahren zur Herstellung derselben. US 2016/0005851 A1 offenbart ein Halbleiterbauelement. US 2019/0057867 A1 offenbart ein Verfahren zum Bilden eines Halbleiterbauelements.
  • Die Erfindung ist in den Ansprüchen definiert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A-1D sind Diagramme einer IC-Vorrichtung gemäß einigen Ausführungsformen.
    • 2 ist ein Flussdiagramm eines Verfahrens zum Herstellen einer IC-Vorrichtung gemäß einigen Ausführungsformen.
    • 3A-3G sind Diagramme einer IC-Vorrichtung in verschiedenen Herstellungsphasen gemäß einigen Ausführungsformen.
    • 4 ist ein Flussdiagramm eines Verfahrens zum Erzeugen eines IC-Layout-Diagramms gemäß einigen Ausführungsformen.
    • 5 stellt ein IC-Layout-Diagramm gemäß einigen Ausführungsformen dar.
    • 6A1 stellt ein IC-Layout-Diagramm gemäß einigen Ausführungsformen dar.
    • 6A2 ist ein schematisches Diagramm einer IC-Vorrichtung gemäß einigen Ausführungsformen.
    • 6A3 ist ein Diagramm einer IC-Vorrichtung gemäß einigen Ausführungsformen.
    • 6B1 stellt ein IC-Layout-Diagramm gemäß einigen Ausführungsformen dar.
    • 6B2 ist ein schematisches Diagramm einer IC-Vorrichtung gemäß einigen Ausführungsformen.
    • 6B3 ist ein Diagramm einer IC-Vorrichtung gemäß einigen Ausführungsformen.
    • 6C1 stellt ein IC-Layout-Diagramm gemäß einigen Ausführungsformen dar.
    • 6C2 ist ein schematisches Diagramm einer IC-Vorrichtung gemäß einigen Ausführungsformen.
    • 6C3 und 6C4 sind Diagramme einer IC-Vorrichtung gemäß einigen Ausführungsformen.
    • 7 ist ein Blockdiagramm eines elektronischen Designautomatisierungssystems (EDA-System) gemäß einigen Ausführungsformen.
    • 8 ist ein Blockdiagramm eines IC-Herstellungssystems und eines IC-Herstellungsflusses, der mit diesem verknüpft ist, gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Es werden spezifische Beispiele von Komponenten, Werten, Operationen, Materialien, Anordnungen oder dergleichen nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Es werden andere Komponenten, Werte, Operationen, Materialien, Anordnungen oder dergleichen in Betracht gezogen. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumlich bezogene Begriffe, wie etwa „darunterliegend“, „unterhalb“, „unterer“, „oberhalb“, „oberer“ und dergleichen hierin für eine bequemere Beschreibung zum Beschreiben der Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Figuren veranschaulicht, verwendet werden. Die räumlich bezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder mit anderen Ausrichtungen) ausgerichtet sein und die räumlich bezogenen Deskriptoren, die hierin verwendet werden, können dementsprechend gleichermaßen interpretiert werden.
  • In verschiedenen Ausführungsformen weist eine Gate-Elektrode einer CFET-Vorrichtung eine Isolationsschicht auf, die von einer leitfähigen Struktur überspannt wird, so dass Source/Drain-Strukturen (S/D-Strukturen) der oberen FET-Struktur elektrisch miteinander verbunden und von der Gate-Elektrode, die in der unteren FET-Struktur enthalten ist, isoliert sind. Durch Aufnehmen der leitfähigen Struktur über die Isolationsschicht ist die CFET-Vorrichtung in der Lage, eine elektrische Verbindung zwischen Schaltungselementen benachbart zu der CFET-Vorrichtung bereitzustellen, ohne ein Segment einer darüberliegenden Metallschicht, z. B. einer ersten Metallschicht, zu verwenden. Schaltungen und Schaltungslayouts, die solche CFET-Vorrichtungen aufweisen, benötigen dadurch weniger Routingressourcen und weisen eine verbesserte Routingflexibilität im Vergleich zu Ansätzen, bei welchen die CFET-Vorrichtungen keine isolierte leitfähige Struktur über ein Gate aufweisen, auf.
  • 1A-1D sind Diagramme einer IC-Vorrichtung 100, die eine leitfähige Struktur 138 aufweist, die über einer Isolationsschicht 114 liegt, gemäß einigen Ausführungsformen. In verschiedenen Ausführungsformen ist die IC-Vorrichtung 100, in einigen Ausführungsformen auch als eine abgeänderte CFET-Vorrichtung bezeichnet, durch Ausführen einiger oder aller der Operationen der Verfahren 200 und/oder 400 gebildet und/oder auf Grundlage eines IC-Layout-Diagramms 500, 600A, 600B oder 600C konfiguriert, das nachstehend unter Bezugnahme auf 4-6C4 erörtert wird. In einigen Ausführungsformen ist die IC-Vorrichtung 100 in einer IC-Vorrichtung 860 enthalten, die von einem IC-Hersteller/-Produzenten („fab“) 850 hergestellt wird, der nachstehend unter Bezugnahme auf 8 erörtert wird.
  • 1A stellt eine perspektivische Ansicht der IC-Vorrichtung 100 dar, die die X-, die Y- und die Z-Richtung aufweist. 1B stellt eine Draufsicht der IC-Vorrichtung 100, die die X- und die Y-Richtung aufweist, einen Schnittpunkt mit einer Ebene A-A' entlang der X-Richtung und einen Schnittpunkt mit einer Ebene B-B' entlang der Y-Richtung dar. 1C stellt eine Querschnittsansicht der IC-Vorrichtung 100 entlang der Ebene A-A' dar, die die X- und die Z-Richtung aufweist, und 1D stellt eine Querschnittsansicht der IC-Vorrichtung 100 entlang der Ebene B-B' dar, die die Y- und die Z-Richtung aufweist.
  • Die IC-Vorrichtung 100 weist eine Gate-Struktur 110, die über einem Substrat 100B liegt, eine untere Struktur 120, die über dem Substrat 100B liegt, und eine obere Struktur 130, die über der unteren Struktur 120 liegt, auf. Es wird basierend darauf, dass mindestens ein Abschnitt des ersten Elements in der positiven Z-Richtung mit mindestens einem Abschnitt des zweiten Elements fluchtet, erachtet, dass ein erstes Element über einem zweiten Element liegt.
  • Die Gate-Struktur 110 weist eine Gate-Elektrode 112, die sich entlang derY-Richtung erstreckt, eine Isolationsschicht 114 innerhalb der Gate-Elektrode 112 und eine Gate-Durchkontaktierung 116, die über der Gate-Elektrode 112 liegt, auf. Die untere Struktur 120 weist die S/D-Strukturen 122 und 124 und den Kanal 126 auf, die in der X-Richtung fluchten. Die obere Struktur 130 weist die S/D-Strukturen 132 und 134 und die Kanalabschnitte 136A und 136B, die in der X-Richtung fluchten, und die leitfähige Struktur 138, die sich entlang der X-Richtung erstreckt und über den S/D-Strukturen 132 und 134 und den Kanalabschnitten 136A und 136B liegt, auf.
  • Der Kanal 126 ist elektrisch mit jeder der S/D-Strukturen 122 und 124 verbunden und erstreckt sich durch die Gate-Elektrode 112, und die Gate-Elektrode 112 ist elektrisch mit der Gate-Durchkontaktierung 116 verbunden. Die untere Struktur 120 und die Gate-Struktur 110 sind dadurch als ein FET 125 konfiguriert, der S/D-Anschlüsse entsprechend den S/D-Strukturen 122 und 124 und einen Gate-Anschluss entsprechend der Gate-Durchkontaktierung 116 aufweist, wie nachstehend weiter erörtert wird.
  • Der Kanalabschnitt 136A ist elektrisch mit der S/D-Struktur 132 verbunden, der Kanalabschnitt 136B ist elektrisch mit der S/D-Struktur 134 verbunden; die Kanalabschnitte 136A und 136B sind durch die Isolationsschicht 114 elektrisch voneinander und von der Gate-Elektrode 112 isoliert; und die leitfähige Struktur 138 ist elektrisch mit jeder der S/D-Strukturen 132 und 134 verbunden. Die obere Struktur 130 und die Gate-Struktur 110 sind dadurch als eine leitfähige Vorrichtung 135 konfiguriert, die elektrisch von dem FET 125 isoliert ist und Anschlüsse entsprechend den S/D-Strukturen 132 und 134 aufweist, wie nachstehend weiter erörtert wird.
  • Die Darstellungen der IC-Vorrichtung 100 in 1A-1D sind der Klarheit wegen vereinfacht. 1A-1D stellen Ansichten der IC-Vorrichtung 100 mit verschiedenen Merkmalen, die enthalten sind, ausgeschlossen sind oder vereinfachte Formen aufweisen und/oder vereinfachte Größen-, Form- und/oder Ausrichtungsverhältnisse zu anderen Merkmalen zum Erleichtern der nachstehenden Erörterung aufweisen, dar. In verschiedenen Ausführungsformen weist die IC-Vorrichtung 100 ein oder mehrere Merkmale (nicht gezeigt), z. B. Kontakte, Dielektrikumsschichten, Durchkontaktierungen, Metallsegmente oder Stromschienen, Metallverschaltungen, Transistorelemente, Wannen, Isolationsstrukturen oder dergleichen zusätzlich zu den Elementen, die in 1A-1D dargestellt sind, auf.
  • Das Substrat 100B ist ein Abschnitt eines Halbleiterwafers, z. B. eines Halbleiterwafers 853, der nachstehend unter Bezugnahme auf 8 erörtert wird, der zum Herstellen von einer oder mehreren IC-Vorrichtungen geeignet ist. In verschiedenen Ausführungsformen weist das Substrat 100B n-Silizium (Si) einschließlich eines oder mehrerer Donatordotiermitteln, z. B. Phosphor (P) oder Arsen (As), oder p-Silizium einschließlich eines oder mehrerer Akzeptordotiermitteln, z. B. Bor (B) oder Aluminium (Al), auf.
  • Jeder des Kanals 126 und der Kanalabschnitte 136A und 136B (gemeinsam als Kanalabschnitte 136A/136B bezeichnet) ist eine oder mehrere Halbleiterstrukturen, die sich entlang der X-Richtung erstrecken, die ein oder mehrere Halbleitermaterialien aufweisen und als Komponenten von FET-Vorrichtungen verwendet werden können. In verschiedenen Ausführungsformen weisen der Kanals 126 oder die Kanalabschnitte 136A/136B oder beide eines oder mehrere von Si, Indiumphosphid (InP), Germanium (Ge), Galliumarsenid (GaAs), Siliziumgermanium (SiGe), Indiumarsenid (InAs), Siliziumcarbid (SiC) oder ein anderes geeignetes Halbleitermaterial auf.
  • In verschiedenen Ausführungsformen weisen der Kanal 126 oder die Kanalabschnitte 136A/136B oder beide eine oder mehrere einer epitaxialen Schicht, eines Nanoblatts oder einer anderen geeigneten Halbleiterstruktur auf. Der Begriff „Nanoblatt“ bezieht sich auf ein im Wesentlichen zweidimensionales Material, das eine Dicke von einer einzelnen Monoschicht oder mehreren Monoschichten aufweist, wodurch es eine Dicke aufweist, die in einigen Ausführungsformen 1 Nanometer (nm) bis 100 nm beträgt, und seitliche Abmessungen zum Beispiel von mehreren hundert Nanometer bis mehr als ein Mikrometer aufweist. In einigen Ausführungsformen definiert ein Nanoblatt oder ein Nanoblattstapel ein metallartig definiertes Segment (MD-Segment).
  • In verschiedenen Ausführungsformen weist ein MD-Segment einen Teil von mindestens einer Metallschicht, z. B. eines oder mehrere von Kupfer (Cu), Silber (Ag), Wolfram (W), Titan (Ti), Nickel (Ni), Zinn (Sn), Aluminium (Al) oder einem anderen Metall oder Material, das zum Bereitstellen einer elektrischen Verbindung mit geringem Widerstand zwischen IC-Strukturelementen, d. h., einer Widerstandsgrenze unterhalb eines vorbestimmten Schwellenwerts entsprechend einer oder mehreren Toleranzstufen eines widerstandsbasierten Effekts bei der Schaltungsleistung, geeignet ist, auf.
  • In verschiedenen Ausführungsformen weist ein MD-Segment einen Abschnitt des Halbleitersubstrats und/oder eine epitaxiale Schicht mit einer Dotierebene auf, z. B. basierend auf einem Implantationsprozess, der ausreicht, um zu bewirken, dass das Segment die geringe Widerstandsgrenze aufweist. In verschiedenen Ausführungsformen weist ein dotiertes MD-Segment eines oder mehrere von Si, SiGe, SiC, B, P, As, Ga, einem Metall, wie zuvor erörtert, oder ein anderes Material, das zum Bereitstellen der geringen Widerstandsgrenze geeignet ist, auf. In einigen Ausführungsformen weist ein MD-Segment ein Dotiermittel auf, das eine Dotierkonzentration von ungefähr 1*1016 pro Kubikzentimeter (cm3) oder höher aufweist.
  • In einigen Ausführungsformen weist einer des Kanals 126 oder der Kanalabschnitte 136A/136B ein n-Halbleitermaterial einschließlich eines oder mehrerer Donatordotiermittel auf, und weist der andere des Kanals 126 oder der Kanalabschnitte 136A/136B ein p-Halbleitermaterial einschließlich eines oder mehrerer Akzeptordotiermittel auf, wodurch der Kanal 126 und die Kanalabschnitte 136A/136B separate Arten von Halbleitermaterialien aufweisen. In einigen Ausführungsformen weisen der Kanal 126 und die Kanalabschnitte 136A/136B jeweils ein selbes n- oder p-Halbleitermaterial auf.
  • Die S/D-Strukturen 122 und 124 sind Halbleiterstrukturen, die derart konfiguriert sind, dass sie eine Dotierart aufweisen, die jener des Kanals 126 entgegengesetzt ist, und die S/D-Strukturen 132 und 134 sind Halbleiterstrukturen, die derart konfiguriert sind, dass sie eine Dotierart aufweisen, die jener der Kanalabschnitte 136A/136B entgegengesetzt ist. In einigen Ausführungsformen sind eine oder mehrere der S/D-Strukturen 122, 124, 132 oder 134 derart konfiguriert, dass sie eine geringere Widerstandsfähigkeit als der entsprechende Kanal 126 oder die Kanalabschnitte 136A/136B aufweisen. In einigen Ausführungsformen weisen die S/D-Strukturen 122, 124, 132 und 134 einen oder mehrere Abschnitte auf, die Dotierkonzentrationen aufweisen, die größer als eine oder mehrere Dotierkonzentrationen sind, die in dem entsprechenden Kanal 126 oder den entsprechenden Kanalabschnitten 136A/136B vorhanden sind. In verschiedenen Ausführungsformen weisen eine oder mehrere der S/D-Strukturen 122, 124, 132 oder 134 epitaxiale Regionen eines Halbleitermaterials, z. B. Si, SiGe und/oder Siliziumcarbid SiC, auf. In verschiedenen Ausführungsformen weisen eine oder mehrere der S/D-Strukturen 122, 124, 132 oder 134 ein oder mehrere MD-Segmente auf.
  • Die Gate-Elektrode 112 ist ein Volumen, das ein oder mehrere leitfähige Materialien aufweist, das im Wesentlichen von einer oder mehreren Dielektrikumsschichten (nicht gezeigt) umgeben ist, die ein oder mehrere dielektrische Materialien aufweisen, die konfiguriert sind, um das eine oder die mehreren leitfähigen Materialien von darüberliegenden, darunterliegenden und/oder benachbarten Strukturen, z. B. dem Kanal 126, elektrisch zu isolieren.
  • Die leitfähigen Materialien umfassen eines oder mehrere von Polysilizium, Kupfer (Cu), Aluminium (Al), Wolfram (W), Kobalt (Co), Ruthenium (Ru) oder ein oder mehrere andere Metalle und/oder ein oder mehrere andere geeignete Materialien. Die dielektrischen Materialien umfassen eines oder mehrere von Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4) und/oder ein dielektrisches high-k-Material, z. B. ein dielektrisches Material, das einen k-Wert aufweist, der größer als 3,8 oder 7,0 ist, wie etwa Aluminiumoxid (Al2O3), Hafniumoxid (HfO2), Tantalpentoxid (Ta2O5) oder Titanoxid (TiO2), oder ein anderes geeignetes Material.
  • In der Ausführungsform, die in 1A-1D dargestellt ist, umgibt die Gate-Elektrode 112 den Kanal 126, weist das eine oder die mehreren leitfähigen Materialien auf, die von dem Kanal 126 durch die eine oder die mehreren Dielektrikumsschichten getrennt sind, und ist dadurch derart konfiguriert, dass sie eine elektrische Feldstärke steuert, die bei dem Kanal 126 angewendet wird. In verschiedenen Ausführungsformen ist die Gate-Elektrode 112 anderweitig konfiguriert, weist z. B. keinen Abschnitt unterhalb des Kanals 126 auf, um den Kanal 126 vollständig zu umgeben, und ist dadurch in der Lage, eine elektrische Feldstärke zu steuern, die bei dem Kanal 126 angewendet wird.
  • Durch die zuvor erörterte Konfiguration sind die S/D-Strukturen 122 und 124 und der Kanal 126 der unteren Struktur 120 und die Gate-Elektrode 112 der Gate-Struktur 110 als Komponenten des FET 125 eingerichtet, bei welchen eine Spannung auf der Gate-Elektrode 112 die Leitung zwischen den S/D-Strukturen 122 und 124 durch den Kanal 126 steuern kann. In einigen Ausführungsformen sind die Komponenten des FET 125 als ein NMOS-Transistor eingerichtet. In einigen Ausführungsformen sind die Komponenten des FET 125 als ein PMOS-Transistor eingerichtet.
  • In der Ausführungsform, die in 1A-1D dargestellt ist, weist der Kanal 126 des FET 125 einen Abschnitt zwischen der S/D-Struktur 122 und der Gate-Elektrode 112, einen Abschnitt innerhalb der Gate-Elektrode 112 und einen Abschnitt zwischen der Gate-Elektrode 112 und der S/D-Struktur 124 auf. In verschiedenen Ausführungsformen sind eine oder beide der S/D-Strukturen 122 oder 124 benachbart zu der Gate-Elektrode 112, so dass der Kanal 126 des FET 125 nicht einen entsprechenden des Abschnitts zwischen der S/D-Struktur 122 und der Gate-Elektrode 112 oder des Abschnitts zwischen der Gate-Elektrode 112 und der S/D-Struktur 124 oder beide aufweist.
  • Die Anordnung des FET 125, die in 1A-1D dargestellt ist, ist der Veranschaulichung wegen vereinfacht. In verschiedenen Ausführungsformen weist der FET 125 ein oder mehrere Elemente (nicht gezeigt) zusätzlich zu den in 1A-1D dargestellten auf und/oder erstrecken sich eine oder beide der S/D-Strukturen 122 oder 124 in der X- und/oder derY-Richtung, um elektrische Verbindungen zu ermöglichen.
  • Die Gate-Durchkontaktierung 116 ist eine IC-Struktur, die ein oder mehrere leitfähige Materialien aufweist, die konfiguriert ist, um die Gate-Elektrode 112 elektrisch mit einem darüberliegenden Metallsegment (nicht gezeigt) zu verbinden, und ist dadurch als der Gate-Anschluss des FET 125 konfiguriert. In der Ausführungsform, die in 1A-1D dargestellt ist, weist die IC-Vorrichtung 100 eine einzige Gate-Durchkontaktierung 116 auf, die elektrisch mit der Gate-Elektrode 112 verbunden und von der leitfähigen Struktur 138 in der positiven Y-Richtung weg positioniert ist. In verschiedenen Ausführungsformen weist die IC-Vorrichtung 100 eine oder mehrere Gate-Durchkontaktierungen (nicht gezeigt) zusätzlich zu der Gate-Durchkontaktierung 116 auf, die elektrisch mit der Gate-Elektrode 112 verbunden sind und von der leitfähigen Struktur 138 in einer oder beiden der positiven oder der negativen Y-Richtung weg positioniert sind, und sind die Gate-Durchkontaktierungen einschließlich der Gate-Durchkontaktierung 116 dadurch gemeinsam als der Gate-Anschluss des FET 125 konfiguriert.
  • Die Isolationsschicht 114 ist eine oder mehrere Dielektrikumsschichten einschließlich eines oder mehrerer dielektrischer Materialien, die konfiguriert sind, um die Kanalabschnitte 136A und 136B elektrisch voneinander und von der Gate-Elektrode 112 zu isolieren. Dementsprechend weist die Isolationsschicht 114 eine Abmessung D1 in der X-Richtung, die gleich groß wie oder größer als eine Abmessung D2 der Gate-Elektrode 112 in der X-Richtung ist, eine Abmessung D3 in der Y-Richtung, die gleich groß wie oder größer als eine Abmessung D4 der Kanalabschnitte 136A und 136B in der Y-Richtung ist, und eine Abmessung D5 in der Z-Richtung, die gleich groß wie oder größer als eine Abmessung D6 der Kanalabschnitte 136A und 136B in der Z-Richtung ist, auf.
  • In der Ausführungsform, die in 1A-1D dargestellt ist, weist die Isolationsschicht 114 eine Abmessung D1, die der Abmessung D2 der Gate-Elektrode 112 entspricht, eine Abmessung D3, die größer als die Abmessung D4 der Kanalabschnitte 136A und 136B ist, und eine Abmessung D5, die größer als die Abmessung D6 der Kanalabschnitte 136A und 136B ist, auf, und ist dadurch konfiguriert, um die Kanalabschnitte 136A und 136B elektrisch voneinander und von der Gate-Elektrode 112 zu isolieren. In verschiedenen Ausführungsformen weist die Isolationsschicht 114 eine oder mehrere der Abmessungen D1, D2 oder D3 auf, die ansonsten mit den jeweiligen Abmessungen D4, D5 oder D6 im Zusammenhang stehen, und ist dadurch konfiguriert, um die Kanalabschnitte 136A und 136B elektrisch voneinander und von der Gate-Elektrode 112 zu isolieren.
  • In der Ausführungsform, die in 1A-1D dargestellt ist, ist die Isolationsschicht 114 innerhalb der Gate-Elektrode 112 positioniert, so dass die Gate-Elektrode 112 sowohl in der positiven als auch der negativen Y-Richtung seitlich zu der Isolationsschicht 114 benachbart ist. In einigen Ausführungsformen erstreckt sich die Isolationsschicht 114 entlang der gesamten Gate-Elektrode 112 in einer der positiven oder der negativen Y-Richtung, so dass die Gate-Elektrode 112 nur in der anderen der positiven oder der negativen Y-Richtung seitlich zu der Isolationsschicht 114 benachbart ist.
  • In der Ausführungsform, die in 1A-1D dargestellt ist, ist eine obere Fläche 114S der Isolationsschicht 114 koplanar mit einer oberen Fläche 112S der Gate-Elektrode 112. In verschiedenen Ausführungsformen ist die gesamte obere Fläche 114S oder ein Teil davon von der gesamten oberen Fläche 112S oder einem Teil davon in der positiven oder der negativen Z-Richtung verschoben.
  • Die leitfähige Struktur 138 ist eine IC-Struktur, die ein oder mehrere leitfähige Materialien aufweist, die konfiguriert ist, um die S/D-Struktur 132 elektrisch mit der S/D-Struktur 134 zu verbinden. Dementsprechend erstreckt sich die leitfähige Struktur 138 entlang der X-Richtung und liegt über mindestens einem Abschnitt jeder der S/D-Strukturen 132 und 134 in der Z-Richtung. In verschiedenen Ausführungsformen berührt die leitfähige Struktur 138 direkt die Isolationsschicht 114 und jede der S/D-Strukturen 132 und 134 oder weist die IC-Vorrichtung 100 eine oder mehrere zusätzliche Schichten (nicht gezeigt) zwischen der leitfähigen Struktur 138 und einer entsprechenden einen oder mehreren der Isolationsschicht 114 oder der S/D-Strukturen 132 oder 134 auf.
  • In der Ausführungsform, die in 1A-1D dargestellt ist, erstreckt sich die S/D-Struktur 132 über die leitfähige Struktur 138 in der negativen X-Richtung hinaus und erstreckt sich die S/D-Struktur 134 über die leitfähige Struktur 138 in der positiven X-Richtung hinaus. In verschiedenen Ausführungsformen stimmt die leitfähige Struktur 138 mit der S/D-Struktur 132 in der negativen X-Richtung überein oder erstreckt sich über diese hinaus und/oder stimmt die leitfähige Struktur 138 mit der S/D-Struktur 134 in der positiven X-Richtung überein oder erstreckt sich über diese hinaus.
  • In der Ausführungsform, die in 1A-1D dargestellt ist, erstreckt sich die S/D-Struktur 132 über die leitfähige Struktur 138 in jeder der positiven und der negativen Y-Richtung hinaus und erstreckt sich die S/D-Struktur 134 über die leitfähige Struktur 138 in jeder der positiven und der negativen Y-Richtung hinaus. In verschiedenen Ausführungsformen stimmt die leitfähige Struktur 138 mit der S/D-Struktur 132 in einer oder beiden der positiven oder der negativen Y-Richtung überein oder erstreckt sich über diese hinaus und/oder stimmt die leitfähige Struktur 138 mit der S/D-Struktur 134 in einer oder beiden der positiven oder der negativen Y-Richtung überein oder erstreckt sich über diese hinaus.
  • In der Ausführungsform, die in 1A-1D dargestellt ist, weist die leitfähige Struktur 138 eine Abmessung (nicht bezeichnet) in der Y-Richtung auf, die geringer als die Abmessung D4 der Kanalabschnitte 136A/136B ist, und ist innerhalb der Abmessung D4 in der Y-Richtung zentriert. In einigen Ausführungsformen weist die leitfähige Struktur 138 die Abmessung in der Y-Richtung auf, die gleich groß wie oder größer als die Abmessung D4 ist. In einigen Ausführungsformen ist die leitfähige Struktur 138 von dem Zentrum der Abmessung D4 in der Y-Richtung verschoben. In einigen Ausführungsformen ist die leitfähige Struktur 138 teilweise oder ganz außerhalb der Abmessung D4 in der Y-Richtung positioniert.
  • In der Ausführungsform, die in 1A-1D dargestellt ist, weist die leitfähige Struktur 138 eine Abmessung D7 in der Z-Richtung auf, die einer Abmessung D8 der Gate-Durchkontaktierung 116 in der Z-Richtung entspricht. In verschiedenen Ausführungsformen weist die leitfähige Struktur 138 eine Abmessung D7 auf, die größer oder kleiner als die Abmessung D8 ist.
  • Durch die zuvor erörterte Konfiguration sind die S/D-Strukturen 132 und 134, die Kanalabschnitte 136A/136B und die leitfähige Struktur 138 der oberen Struktur 130 und die Isolationsschicht 114 der Gate-Struktur 110 als Komponenten der leitfähigen Vorrichtung 135 eingerichtet, in welchen eine elektrische Verbindung zwischen den S/D-Strukturen 132 und 134 durch Überlagern der leitfähigen Struktur 138 bereitgestellt wird. In der Ausführungsform, die in 1A-1D dargestellt ist, weist die leitfähige Vorrichtung 135 den Kanalabschnitt 136A zwischen der S/D-Struktur 132 und der Isolationsschicht 114 und den Kanalabschnitt 136B zwischen der Isolationsschicht 114 und der S/D-Struktur 134 auf. In verschiedenen Ausführungsformen sind eine oder beide der S/D-Strukturen 132 oder 134 seitlich benachbart zu der Isolationsschicht 114, so dass die leitfähige Vorrichtung 135 keinen entsprechenden des Kanalabschnitts 136A zwischen der S/D-Struktur 132 und der Isolationsschicht 114 oder des Kanalabschnitts 136B zwischen der Isolationsschicht 114 und der S/D-Struktur 134 oder beide aufweist.
  • Die Anordnung der leitfähigen Vorrichtung 135, die in 1A-1D dargestellt ist, ist der Veranschaulichung wegen vereinfacht. In verschiedenen Ausführungsformen weist die leitfähige Vorrichtung 135 ein oder mehrere Elemente (nicht gezeigt) zusätzlich zu den in 1A-1D dargestellten auf und/oder erstrecken sich eine oder beide der S/D-Strukturen 132 oder 134 in der X- und/oder der Y-Richtung, um elektrische Verbindungen zu ermöglichen. In einigen Ausführungsformen weist die leitfähige Vorrichtung 135 eine oder mehrere Dielektrikumsschichten (nicht gezeigt) auf, die über einer oder mehreren der Source/Drain-Strukturen 132 oder 134, Kanalabschnitte 136A oder 136B oder der leitfähigen Struktur 138 liegen, wodurch die leitfähige Vorrichtung 135 konfiguriert ist, um elektrisch von einem oder mehreren Elementen (nicht gezeigt) über, unter und/oder benachbart zu der leitfähigen Vorrichtung 135 isoliert zu sein.
  • Wie zuvor erörtert wurde, ist die IC-Vorrichtung 100 einschließlich der Isolationsschicht 114 und der leitfähigen Struktur 138 konfiguriert, um eine elektrische Verbindung durch die S/D-Strukturen 132 und 134 der leitfähigen Vorrichtung 135, die von dem FET 125 isoliert ist, bereitzustellen. Durch Anwenden dieser elektrischen Verbindung an den Schaltungselementen benachbart zu der IC-Vorrichtung 100 sind die Schaltungsverbindungen in der Lage, hergestellt zu werden, ohne ein Segment einer darüberliegenden Metallschicht, z. B. einer ersten Metallschicht, zu verwenden. Schaltungen und Schaltungslayouts, die die IC-Vorrichtung 100 aufweisen, benötigen dadurch weniger Routingressourcen und weisen eine verbesserte Routingflexibilität im Vergleich zu Ansätzen, bei welchen die CFET-Vorrichtungen keine isolierte leitfähige Struktur über ein Gate aufweisen, auf.
  • 2 ist ein Flussdiagramm eines Verfahrens 200 zum Herstellen einer abgeänderten CFET-Vorrichtung, z. B. der IC-Vorrichtung 100, die zuvor unter Bezugnahme auf 1A-1D erörtert wurde, gemäß einigen Ausführungsformen. 3A-3G sind Diagramme einer IC-Vorrichtung 300 einschließlich der IC-Vorrichtung 100 und einem benachbarten CFET 300C in verschiedenen Herstellungsphasen entsprechend den Operationen des Verfahrens 200 gemäß einigen Ausführungsformen. Jede der 3A-3G weist ein erstes und ein zweites Diagramm von links nach rechts auf, die der Draufsicht und der Querschnittsansicht der IC-Vorrichtung 100 entsprechen, die in den jeweiligen 1B und 1C dargestellt sind. Um die Veranschaulichung der verschiedenen Merkmale zu erleichtern, sind in den Draufsichten, die in 3A-3G dargestellt sind, alle verschiedenen Vorrichtungselemente, z. B. Dielektrikumsschichten, Abstandshalter oder dergleichen, oder Teile davon, weggelassen.
  • Die Sequenz, in welcher die Operationen des Verfahrens 200 in 2 dargestellt sind, dient nur der Veranschaulichung; die Operationen des Verfahrens 200 können gleichzeitig oder in anderen Sequenzen als den in 2 dargestellten ausgeführt werden. In einigen Ausführungsformen werden Operationen zusätzlich zu den in 2 dargestellten vor, zwischen, während und/oder nach den Operationen, die in 2 dargestellt sind, durchgeführt.
  • Bei der Operation 210 wird in einigen Ausführungsformen ein oberer Kanal gebildet, der über einem unteren Kanal in einer Gate-Elektrode liegt. In einigen Ausführungsformen entspricht das Bilden des oberen Kanals, der über dem unteren Kanal in der Gate-Elektrode liegt, dem Bilden eines Kanals 136 entsprechend Kanalabschnitten 136A/136B, der über dem Kanal 126 in einer Gate-Elektrode, einschließlich der Gate-Elektrode 112, die zuvor unter Bezugnahme auf 1A-1D erörtert wurde und in 3A dargestellt ist, liegt.
  • In einigen Ausführungsformen umfasst das Bilden eines des oberen oder des unteren Kanals oder von beiden in der Gate-Elektrode das Bilden einer oder mehrerer epitaxialer Schichten und/oder Nanoblattschichten eines Halbleitermaterials. In einigen Ausführungsformen umfasst das Bilden von einem oder beiden des oberen oder des unteren Kanals in der Gate-Elektrode das Abscheiden von einem oder mehreren von Si, InP, Ge, GaAs, SiGe, InAs, SiC oder einem anderen geeigneten Halbleitermaterial.
  • In verschiedenen Ausführungsformen umfasst ein Abscheidungsprozess eine chemische Dampfabscheidung (CVD, Chemical Vapor Deposition), eine plasmaverstärkte CVD (PECVD, Plasma Enhanced CVD), eine Atomschichtabscheidung (ALD, Atomic Layer Deposition) oder einen anderen Prozess, der zum Abscheiden einer oder mehrerer Materialschichten geeignet ist.
  • In verschiedenen Ausführungsformen umfasst das Bilden des oberen oder des unteren Kanals in der Gate-Elektrode das Bilden eines Abschnitts der Gate-Elektrode oder der gesamten Gate-Elektrode. In einigen Ausführungsformen umfasst das Bilden des oberen oder des unteren Kanals in der Gate-Struktur das Bilden von mehreren Schichten des oberen oder des unteren Kanals und mindestens eines Abschnitts der Gate-Elektrode zwischen den mehreren Schichten.
  • In verschiedenen Ausführungsformen umfasst das Bilden des Abschnitts der Gate-Elektrode oder der gesamten Gate-Elektrode das Abscheiden eines oder mehrerer leitfähiger Materialien, z. B. Polysilizium, Cu, Al, W, Co, Ru und/oder eines oder mehrerer dielektrischer Materialien, z. B. SiO2, Si3N4, Al2O3, HfO2, Ta2O5 oder TiO2.
  • In einigen Ausführungsformen ist die Gate-Elektrode eine Gate-Elektrode einer Vielzahl von Gate-Elektroden und ist das Bilden des oberen Kanals, der über dem unteren Kanal liegt, Teil des Bildens eines oberen Kanals einer entsprechenden Vielzahl an oberen Kanälen, der über einem unteren Kanal einer entsprechenden Vielzahl an unteren Kanälen liegt. In der Ausführungsform, die in 3A dargestellt ist, ist das Bilden des oberen Kanals 136 der IC-Vorrichtung 100 Teil einer Operation, bei welcher ein oberer Kanal 336 gebildet wird, der über einem unteren Kanal 326 in einer Gate-Elektrode 312 des CFET 300C liegt.
  • Bei der Operation 220 werden in einigen Ausführungsformen epitaxiale Schichten und/oder MD-Schichten benachbart zu dem oberen Kanal abgeschieden. Das Abscheiden der epitaxialen Schichten und/oder MD-Schichten benachbart zu dem oberen Kanal umfasst das Bilden von S/D-Strukturen benachbart zu dem oberen Kanal oder ist Teil davon. In einigen Ausführungsformen entspricht das Abscheiden der epitaxialen Schichten und/oder MD-Schichten benachbart zu dem oberen Kanal dem Bilden der S/D-Strukturen 132 und 134 benachbart zu dem Kanal 136, wie zuvor unter Bezugnahme auf 1A-1D erörtert wurde und in 3B dargestellt ist.
  • In einigen Ausführungsformen umfasst das Abscheiden der epitaxialen Schichten und/oder MD-Schichten das Abscheiden mindestens einer epitaxialen Schicht benachbart zu dem oberen Kanal gefolgt von dem Abscheiden mindestens einer MD-Schicht benachbart zu der mindestens einen epitaxialen Schicht. In einigen Ausführungsformen umfasst das Abscheiden der epitaxialen Schichten und/oder der MD-Schichten das Abscheiden der epitaxialen Schicht 132E gefolgt von dem Abscheiden der MD-Schicht 132MD, wodurch die S/D-Struktur 132 gebildet wird, und das Abscheiden der epitaxialen Schicht 134E gefolgt von dem Abscheiden der MD-Schicht 134MD, wodurch die S/D-Struktur 134 gebildet wird, wie in 3B dargestellt ist.
  • In einigen Ausführungsformen umfasst das Abscheiden der epitaxialen Schichten und/oder der MD-Schichten benachbart zu dem oberen Kanal das Abscheiden von epitaxialen Schichten und/oder MD-Schichten benachbart zu dem unteren Kanal. In einigen Ausführungsformen entspricht das Abscheiden der epitaxialen Schichten und/oder der MD-Schichten benachbart zu dem unteren Kanal dem Bilden der S/D-Strukturen 122 und 124 benachbart zu dem Kanal 126, die zuvor unter Bezugnahme auf 1A-1D erörtert wurden und in 3B dargestellt ist.
  • In einigen Ausführungsformen umfasst das Abscheiden der epitaxialen Schichten und/oder der MD-Schichten benachbart zu dem oberen Kanal das Abscheiden von einem oder mehreren von Cu, Ag, W, Ti, Ni, Sn, Al. In verschiedenen Ausführungsformen umfasst das Abscheiden von epitaxialen Schichten und/oder MD-Schichten benachbart zu dem oberen Kanal das Durchführen einer Dotieroperation, z. B. eines Implantationsprozesses. In verschiedenen Ausführungsformen umfasst das Durchführen der Dotieroperation das Verwenden von einem oder mehreren von Si, SiGe, SiC, B, P, As, Ga, einem Metall oder einem anderen Material, das zum Bereitstellen einer geringen Widerstandsgrenze geeignet ist. In einigen Ausführungsformen umfasst das Durchführen der Dotieroperation das Dotieren auf eine Dotierkonzentration von ungefähr 1*1016 pro Kubikzentimeter (cm-3) oder mehr.
  • In einigen Ausführungsformen ist der obere Kanal ein oberer Kanal einer Vielzahl an oberen Kanälen und ist das Abscheiden von epitaxialen Schichten und/oder MD-Schichten benachbart zu dem oberen Kanal Teil des Abscheidens von epitaxialen Schichten und/oder MD-Schichten benachbart zu jedem oberen Kanal der Vielzahl an oberen Kanälen. In der Ausführungsform, die in 3B dargestellt ist, ist das Abscheiden von epitaxialen Schichten und/oder MD-Schichten benachbart zu dem oberen Kanal 136 Teil einer Operation, bei welcher die epitaxialen Schichten und/oder die MD-Schichten benachbart zu dem oberen Kanal des CFET 300C abgeschieden werden, wodurch die S/D-Struktur 132, die mit der IC-Vorrichtung 100 geteilt wird, und eine zusätzliche S/D-Struktur 334 des CFET 300C gebildet werden.
  • Bei der Operation 230 wird eine Aussparung durch Entfernen mindestens eines Abschnitts des oberen Kanals und eines Abschnitts der Gate-Elektrode erzeugt. Das Entfernen des mindestens einen Abschnitts des oberen Kanals und des Abschnitts der Gate-Elektrode umfasst das Erzeugen der Aussparung, die eine Positionierung und ausreichend große Abmessungen in jeder Richtung aufweist, um die S/D-Strukturen elektrisch voneinander zu isolieren, wie nachstehend erörtert wird.
  • In der X-Richtung sind die Position und die Abmessung der Aussparung, z. B. die Abmessung D1, die zuvor unter Bezugnahme auf 1B erörtert wurde, derart konfiguriert, dass sich die Aussparung mindestens über die entsprechende Abmessung der Gate-Elektrode, z. B. die Abmessung D2, die zuvor unter Bezugnahme auf 1B erörtert wurde, erstreckt.
  • In der Y-Richtung sind die Position und die Abmessung der Aussparung, z. B. die Abmessung D3, die zuvor unter Bezugnahme auf 1B erörtert wurde, derart konfiguriert, dass sich die Aussparung mindestens über die entsprechende Abmessung des oberen Kanals, z. B. die Abmessung D4, die zuvor unter Bezugnahme auf 1B erörtert wurde, oder in einigen Ausführungsformen über die entsprechende Abmessung von einer oder beiden der S/D-Strukturen erstreckt. In einigen Ausführungsformen sind die Position und die Abmessung der Aussparung in der Y-Richtung derart konfiguriert, dass sich die Aussparung über die entsprechende Abmessung von einer oder beiden der S/D-Strukturen in einer oder beiden der positiven oder der negativen Y-Richtung erstreckt.
  • In der Z-Richtung sind die Position und die Abmessung der Aussparung, z. B. die Abmessung D5, die zuvor unter Bezugnahme auf 1C erörtert wurde, derart konfiguriert, dass sich die Aussparung mindestens über die entsprechende Abmessung des oberen Kanals, z. B. die Abmessung D6, die zuvor unter Bezugnahme auf 1C erörtert wurde, oder in einigen Ausführungsformen über die entsprechende Abmessung von einer oder beiden der S/D-Strukturen erstreckt.
  • In verschiedenen Ausführungsformen umfasst das elektrische Isolieren der S/D-Strukturen voneinander das Auftrennen des oberen Kanals in zwei elektrisch isolierte Abschnitte benachbart zu der Aussparung, das Verkleinern des oberen Kanals zu einem einzelnen Abschnitt benachbart zu der Aussparung oder das Entfernen des gesamten oberen Kanals. Das Verkleinern des oberen Kanals auf den einzelnen Abschnitt entspricht dem Erzeugen der Aussparung benachbart zu einer der S/D-Strukturen, und das Entfernen des gesamten oberen Kanals entspricht dem Erzeugen der Aussparung benachbart zu jeder der S/D-Strukturen.
  • In einigen Ausführungsformen umfasst das Auftrennen des oberen Kanals in zwei elektrisch isolierte Abschnitte das Auftrennen des oberen Kanals, z. B. des Kanals 136, in die Kanalabschnitte 136A und 136B, wie zuvor unter Bezugnahme auf 1A-1D erörtert wurde. In der Ausführungsform, die in 3C dargestellt ist, umfasst das Erzeugen der Aussparung das Erzeugen der Aussparung 114R benachbart zu jeder der S/D-Strukturen 132 und 134 durch Entfernen des gesamten Kanals 136.
  • In einigen Ausführungsformen umfasst das Erzeugen der Aussparung das Entfernen des mindestens einen Abschnitts des oberen Kanals und des Abschnitts der Gate-Elektrode ohne das Entfernen eines Abschnitts des unteren Kanals oder des gesamten unteren Kanals.
  • In einigen Ausführungsformen umfasst das Erzeugen der Aussparung das Aufbringen einer Maske und Entfernen des mindestens einen Abschnitts des oberen Kanals und des Abschnitts der Gate-Elektrode, die durch die Maske freigelegt werden. In einigen Ausführungsformen umfasst das Erzeugen der Aussparung das Aufbringen der Maske M1, die in 3C dargestellt ist.
  • In einigen Ausführungsformen umfasst das Entfernen des mindestens einen Abschnitts des oberen Kanals und des Abschnitts der Gate-Elektrode das Durchführen einer oder mehrerer Ätzoperationen. In verschiedenen Ausführungsformen umfasst das Durchführen einer Ätzoperation das Verwenden eines oder mehrerer Ätzprozesse, wie etwa ein Nassätzen, ein Trockenätzen, ein Sputterätzen oder ein anderer geeigneter Entfernungsprozess. In verschiedenen Ausführungsformen umfasst das Verwenden eines Ätzprozesses das Verwenden eines oder mehrerer Ätzmaterialien, z. B. eines oder mehrerer von Cl2, SF6, HBr, HCl, CF4, CHF3, C2F6, C4F8 oder eines anderen geeigneten Ätzmaterials.
  • In einigen Ausführungsformen umfasst das Erzeugen der Aussparung das Entfernen der Maske, z. B. der Maske M1.
  • Bei der Operation 240 wird die Aussparung mit einem dielektrischen Material gefüllt, um eine Isolationsschicht zu bilden. Das Füllen der Aussparung mit dem dielektrischen Material umfasst das Bilden der Dielektrikumsschicht, die Abmessungen entsprechend den Abmessungen der zuvor erörterten Aussparung aufweist. In einigen Ausführungsformen umfasst das Füllen der Aussparung mit dem dielektrischen Material zum Herstellen der Isolationsschicht das Bilden der Isolationsschicht 114, das zuvor unter Bezugnahme auf 1A-1D erörtert wurde und in 3D dargestellt ist. In einigen Ausführungsformen umfasst das Füllen der Aussparung mit dem dielektrischen Material zum Herstellen der Isolationsschicht das Füllen der Aussparung 114R, das in 3C dargestellt ist.
  • In einigen Ausführungsformen umfasst das Füllen der Aussparung das Verwenden eines Abscheidungsprozesses. In einigen Ausführungsformen umfasst das Füllen der Aussparung das Füllen der gesamten Aussparung bis zu einer oberen Fläche der Gate-Elektrode, z. B. der oberen Fläche 112S, das zuvor unter Bezugnahme auf 1A-1D erörtert wurde, oder der gesamten Aussparung plus ein Volumen (nicht gezeigt) oberhalb der oberen Fläche benachbart zu der Aussparung.
  • In einigen Ausführungsformen umfasst das Füllen der Aussparung das Durchführen eines Planarisierungsprozesses. In verschiedenen Ausführungsformen umfasst ein Planarisierungsprozess ein chemisch-mechanisches Polieren (CMP) oder einen anderen Prozess, der zum Produzieren einer planarisierten oberen Fläche in einer gegebenen Herstellungsphase geeignet ist. In einigen Ausführungsformen umfasst das Durchführen des Planarisierungsprozesses das Bewirken, dass die obere Fläche 114S der Isolationsschicht 114 koplanar mit der oberen Fläche 112S der Gate-Elektrode 112 wird, wie zuvor unter Bezugnahme auf 1A-1D erörtert wurde.
  • Bei der Operation 250 wird eine Schlitzdurchkontaktierung konstruiert, die über der Isolationsschicht liegt. Das Konstruieren der Schlitzdurchkontaktierung umfasst das Abscheiden von einem oder mehreren leitfähigen Materialien gemäß einer oder mehreren Masken. In verschiedenen Ausführungsformen umfasst das Konstruieren der Schlitzdurchkontaktierung das Abscheiden des einen oder der mehreren leitfähigen Materialien direkt auf der Isolationsschicht oder auf einer Schicht (nicht gezeigt), die über der Isolationsschicht liegt. In einigen Ausführungsformen umfasst das Konstruieren der Schlitzdurchkontaktierung das Konstruieren der gesamten leitfähigen Struktur 138 oder eines Abschnitts davon, die die Abmessung D7 in der Z-Richtung aufweist und über der Isolationsschicht 114 liegt, das zuvor unter Bezugnahme auf 1A-1D erörtert wurde.
  • Das Konstruieren der Schlitzdurchkontaktierung umfasst das derartige Positionieren und Konstruieren der Schlitzdurchkontaktierung, dass sie eine Abmessung in der X-Richtung (nicht bezeichnet) aufweist, die sich mindestens über die entsprechende Abmessung der Isolationsschicht, z. B. die Abmessung D1, die zuvor unter Bezugnahme auf 1B erörtert wurde, erstreckt. In einigen Ausführungsformen umfasst das Konstruieren der Schlitzdurchkontaktierung das Konstruieren der Schlitzdurchkontaktierung, die sich zwischen Positionen entsprechend Rändern der Isolationsschicht entlang der X-Richtung erstreckt, z. B. das Konstruieren einer Schlitzdurchkontaktierung 138VG, die sich zu Rändern der Isolationsschicht 114 erstreckt, die in 3E dargestellt ist.
  • In einigen Ausführungsformen umfasst das Konstruieren der Schlitzdurchkontaktierung das Konstruieren der Schlitzdurchkontaktierung, die sich über die Ränder der Isolationsdurchkontaktierung in einer oder beiden der positiven oder der negativen X-Richtung erstreckt, wodurch die Schlitzdurchkontaktierung über mindestens einem Abschnitt von einer oder beiden der S/D-Strukturen liegt. In verschiedenen Ausführungsformen umfasst das Konstruieren der Schlitzdurchkontaktierung das Abscheiden des einen oder der mehreren leitfähigen Materialien direkt auf dem mindestens einen Abschnitt einer oder beider der S/D-Strukturen.
  • In einigen Ausführungsformen ist die Schlitzdurchkontaktierung eine Gate-Durchkontaktierung einer Vielzahl von Gate-Durchkontaktierungen und ist das Konstruieren der Schlitzdurchkontaktierung Teil des Konstruierens der Vielzahl von Gate-Durchkontaktierungen. In einigen Ausführungsformen umfasst das Konstruieren der Vielzahl von Gate-Durchkontaktierungen das Konstruieren von Gate-Durchkontaktierungen, z. B. einer Gate-Durchkontaktierung 300VG, die in 1E dargestellt ist, die die Abmessung in der X-Richtung (nicht bezeichnet) aufweisen, die kleiner als die Abmessung der Schlitzdurchkontaktierung in der X-Richtung ist. In einigen Ausführungsformen umfasst das Konstruieren der Vielzahl von Gate-Durchkontaktierungen das Konstruieren der Gate-Durchkontaktierung 116, die zuvor unter Bezugnahme auf 1A-1D erörtert wurde und in 3E-3G dargestellt mindestens ist.
  • Bei der Operation 260 wird in einigen Ausführungsformen mindestens eine S/D-Durchkontaktierung konstruiert, die über mindestens einer der epitaxialen Schichten und/oder der MD-Schichten und benachbart zu der Schlitzdurchkontaktierung liegt. Das Konstruieren der mindestens einen S/D-Durchkontaktierung umfasst das Abscheiden eines oder mehrerer leitfähigen Materialien gemäß einer oder mehreren Masken. In einigen Ausführungsformen umfasst das Konstruieren der mindestens einen S/D-Durchkontaktierung das Konstruieren eines Abschnitts oder von Abschnitten der leitfähigen Struktur 138, die über der entsprechenden mindestens einen der S/D-Strukturen 132 oder 134 liegen, die zuvor unter Bezugnahme auf 1A-1D erörtert wurden.
  • Das Konstruieren der mindestens einen S/D-Durchkontaktierung benachbart zu der Schlitzdurchkontaktierung umfasst das Konstruieren der mindestens einen S/D-Durchkontaktierung, die elektrisch mit der Schlitzdurchkontaktierung verbunden ist. In einigen Ausführungsformen umfasst das Konstruieren der mindestens einen S/D-Durchkontaktierung benachbart zu der Schlitzdurchkontaktierung das Konstruieren einer S/D-Durchkontaktierung 138D2, die über der S/D-Struktur 132 liegt, und benachbart zu der Schlitzdurchkontaktierung 138VG, und das Konstruieren einer S/D-Durchkontaktierung 138D4, die über der S/D-Struktur 134 und benachbart zu der Schlitzdurchkontaktierung 138VG liegt, wodurch die leitfähige Struktur 138 gebildet wird, die zuvor unter Bezugnahme auf 1A-1D erörtert wurde und in 3F dargestellt ist.
  • In einigen Ausführungsformen ist die mindestens eine S/D-Durchkontaktierung mindestens eine S/D-Durchkontaktierung einer Vielzahl von S/D-Durchkontaktierungen und ist das Konstruieren der mindestens einen S/D-Durchkontaktierung Teil des Konstruierens der Vielzahl von S/D-Durchkontaktierungen. In einigen Ausführungsformen umfasst das Konstruieren der Vielzahl von S/D-Durchkontaktierungen das Konstruieren einer S/D-Durchkontaktierung 300SD, die in 3F dargestellt ist.
  • Bei der Operation 270 wird in einigen Ausführungsformen ein dielektrisches Material abgeschieden, das über der Schlitzdurchkontaktierung und mindestens einer S/D-Durchkontaktierung, falls vorhanden, liegt. Das Abscheiden des dielektrischen Materials, das über der Schlitzdurchkontaktierung und mindestens einer S/D-Durchkontaktierung, falls vorhanden, liegt, umfasst das Bilden einer Isolationsschicht auf einer gesamten oberen Fläche der Schlitzdurchkontaktierung und mindestens einer S/D-Durchkontaktierung, wodurch die Schlitzdurchkontaktierung und mindestens eine S/D-Durchkontaktierung elektrisch von einer darüberliegenden leitfähigen Struktur, z. B. einem leitfähigen Segment einer ersten Metallschicht, isoliert werden.
  • In einigen Ausführungsformen umfasst das Abscheiden des dielektrischen Materials. Das über dem Schlitz und mindestens einer S/D-Durchkontaktierung liegt, das Bilden einer Isolationsschicht 138D auf gesamten oberen Flächen (nicht bezeichnet) der Schlitzdurchkontaktierung 138VG und der S/D-Durchkontaktierungen 138SD2 und 138SD4, die in 3G dargestellt sind.
  • In einigen Ausführungsformen ist das Abscheiden des dielektrischen Materials, das über der Schlitzdurchkontaktierung und mindestens einer S/D-Durchkontaktierung liegt, Teil einer Operation, bei welcher eine Isolationsschicht (nicht gezeigt) gebildet wird, die Öffnungen oberhalb von einer oder mehreren zusätzlichen Durchkontaktierungen, z. B. einer oder beiden der Gate-Durchkontaktierung 300VG oder der S/D-Durchkontaktierung 300SD, aufweist, wodurch elektrische Verbindungen von der einen oder den mehreren zusätzlichen Durchkontaktierungen zu einer oder mehreren darüberliegenden leitfähigen Strukturen, z. B. ein oder mehrere leitfähige Segmente einer ersten Metallschicht, ermöglicht werden.
  • Die Operationen des Verfahrens 200 können verwendet werden, um eine abgeänderte CFET-Vorrichtung, die eine Isolationsschicht aufweist, die von einer leitfähigen Struktur überspannt wird, z. B. die IC-Vorrichtung 100, die die Isolationsschicht 114 und die leitfähige Struktur 138 aufweist, die zuvor unter Bezugnahme auf 1A-1D erörtert wurde, zu bilden, wobei die abgeänderte CFET-Vorrichtung dabei konfiguriert ist, um eine elektrische Verbindung durch die S/D-Strukturen bereitzustellen, die von einem unteren FET, z. B. dem FET 125, isoliert ist. Durch Anwenden dieser elektrischen Verbindung bei Schaltungselementen benachbart zu der abgeänderten CFET-Vorrichtung, z. B. Verwenden der S/D-Struktur 134 als einen S/D-Anschluss des oberen Transistors des benachbarten CFET 300C, sind die Schaltungsverbindungen in der Lage, ohne das Verwenden eines Segments einer darüberliegenden Metallschicht hergestellt zu werden. Im Vergleich zu Verfahren, die nicht das Bilden der Isolationsschicht und der leitfähigen Struktur umfassen, kann das Verfahren 200 verwendet werden, um IC-Vorrichtungen mit verbesserter Routingflexibilität zu bilden, wie zuvor unter Bezugnahme auf die IC-Vorrichtung 100 erörtert wurde.
  • 4 ist ein Flussdiagramm eines Verfahrens 400 zum Erzeugen eines IC-Layout-Diagramms gemäß einigen Ausführungsformen. In einigen Ausführungsformen umfasst das Erzeugen des IC-Layout-Diagramms das Erzeugen eines oder mehrerer des IC-Layout-Diagramms 500, 600A, 600B oder 600C, die nachstehend erörtert werden, entsprechend einer IC-Vorrichtung, die eine Isolationsschicht und eine leitfähige Struktur aufweist, z. B. der IC-Vorrichtung 100, die die Isolationsschicht 114 und die leitfähige Struktur 138 aufweist, die zuvor unter Bezugnahme auf 1A-3G und nachstehend unter Bezugnahme auf 6A3, 6B3, 6C3 und 6C4 erörtert sind, die basierend auf dem erzeugten IC-Layout-Diagramm hergestellt wird. Beispiele von IC-Vorrichtungen umfassen Speicherschaltungen, Logikvorrichtungen, Verarbeitungsvorrichtungen, Signalverarbeitungsschaltungen und dergleichen.
  • In einigen Ausführungsformen wird das gesamte Verfahren 400 oder ein Teil davon von einem Prozessor eines Computers ausgeführt. In einigen Ausführungsformen wird das gesamte Verfahren 400 oder ein Teil davon von einem Prozessor 702 des EDA-Systems 700 ausgeführt, das nachstehend unter Bezugnahme auf 7 erörtert wird.
  • In einigen Ausführungsformen sind eine oder mehrere Operationen des Verfahrens 400 eine Teilgruppe von Operationen eines Verfahrens zum Herstellen einer IC-Vorrichtung. In einigen Ausführungsformen sind eine oder mehrere Operationen des Verfahrens 400 eine Untergruppe von Operationen eines IC-Herstellungsflusses, z. B. eines IC-Herstellungsflusses, der nachstehend unter Bezugnahme auf ein Herstellungssystem 800 und 8 erörtert wird.
  • In einigen Ausführungsformen werden die Operationen des Verfahrens 400 in der Reihenfolge durchgeführt, die in 4 dargestellt ist. In einigen Ausführungsformen werden die Operationen des Verfahrens 400 gleichzeitig und/oder in einer anderen Reihenfolge als der in 4 dargestellten Reihenfolge durchgeführt. In einigen Ausführungsformen werden eine oder mehrere Operationen vor, zwischen, während und/oder nach dem Durchführen einer oder mehrerer Operationen des Verfahrens 400 durchgeführt.
  • 5, 6A1, 6B1 und 6C1 sind Darstellungen von Beispielen der entsprechenden IC-Layout-Diagramme 500, 600A, 600B und 600C, die durch Ausführen von einer oder mehreren Operationen des Verfahrens 400 in einigen Ausführungsformen erzeugt werden. Zusätzlich zu dem IC-Layout-Diagramm 500, 600A, 600B oder 600C weist jede der 5, 6A1, 6B1 und 6C1 die X- und die Y-Richtung auf, die zuvor unter Bezugnahme auf 1A-3G erörtert wurden.
  • 6A2 ist ein schematisches Diagramm 600AS entsprechend dem IC-Layout-Diagramm 600A und einer IC-Vorrichtung 100A, die in 6A3 dargestellt ist, zusammen mit der X-, der Y- und der Z-Richtung, die zuvor unter Bezugnahme auf 1A-3G erörtert wurden. 6B2 ist ein schematisches Diagramm 600BS entsprechend dem IC-Layout-Diagramm 600B und einer IC-Vorrichtung 100B, die in 6B3 dargestellt ist, zusammen mit der X-, der Y- und der Z-Richtung. 6C2 ist ein schematisches Diagramm 600CS entsprechend dem IC-Layout-Diagramm 600C und einer IC-Vorrichtung 100C, die in 6C3 und 6C4 dargestellt ist, zusammen mit der X-, der Y- und der Z-Richtung. Die schematischen Diagramme 600AS, 600BS und 600CS und die IC-Vorrichtungen 100A, 100B und 100C werden nachstehend weiter erörtert.
  • Jedes der IC-Layout-Diagramme 500, 600A, 600B und 600C weist Layoutmerkmale entsprechend einer abgeänderten CFET-Vorrichtung auf, die eine Isolationsschicht und eine leitfähige Struktur aufweist, z. B. die Isolationsschicht 114 und die leitfähige Struktur 138, die zuvor unter Bezugnahme auf 1A-3G erörtert wurden. Das IC-Layout-Diagramm 500 entspricht einer abgeänderten CFET-Vorrichtung, das IC-Layout-Diagramm 600A entspricht einer abgeänderten CFET-Vorrichtung, die als eine Brücke zwischen benachbarten Transistoren konfiguriert ist, das IC-Layout-Diagramm 600B entspricht einer abgeänderten CFET-Vorrichtung, die als ein Transistor und eine Brücke konfiguriert ist, und das IC-Layout-Diagramm 600C entspricht einer abgeänderten CFET-Vorrichtung, die als ein Transistor und eine Brücke eines Übertragungsgates konfiguriert ist.
  • Die IC-Layout-Diagramme 500, 600A, 600B und 600C sind der Klarheit wegen vereinfacht. In verschiedenen Ausführungsformen weisen eines oder mehrere der IC-Layout-Diagramme 500, 600A, 600B oder 600C Merkmale zusätzlich zu den in 5, 6A1, 6B1 und 6C1 dargestellten auf, z. B. ein oder mehrere Transistorelemente, Stromschienen, Isolationsstrukturen, Wannen, leitfähige Elemente oder dergleichen. In verschiedenen Ausführungsformen stellt jedes der IC-Layout-Diagramme 500, 600A, 600B und 600C Merkmale dar, die einem oder mehreren oberen FETs oder FET-basierten Vorrichtungen einer CFET-Vorrichtung entsprechen, und weist Merkmale auf, die einem oder mehreren unteren FETs der CFET-Vorrichtung entsprechen, die der Klarheit wegen nicht notwendigerweise dargestellt oder nur teilweise dargestellt sind.
  • Wie in 5 dargestellt ist, weist das IC-Layout-Diagramm 500 eine Gate-Region 512, die sich in der Y-Richtung erstreckt, eine Isolationsregion 514 innerhalb der Gate-Region 512, eine Durchkontaktierungsregion 516, die S/D-Regionen 532 und 534, eine Kanalregion 536, die sich in der X-Richtung erstreckt, und eine leitfähige Region 538, die sich in der X-Richtung erstreckt, auf. Eine Kanalüberlappungsregion 500CO entspricht einer Überlappung der Gate-Region 512 mit der Kanalregion 536.
  • Wie in 6A1 dargestellt ist, weist das IC-Layout-Diagramm 600A die Gate-Region 512, die Isolationsregion 514, die S/D-Regionen 532 und 534, die Kanalregion 536, die leitfähige Region 538 und die Kanalüberlappungsregion 500CO (schraffiert) auf und weist nicht die Durchkontaktierungsregion 516 auf. Das IC-Layout-Diagramm 600A weist auch die Gate-Regionen 612A und 612B parallel zu der Gate-Region 512, die Durchkontaktierungsregionen 616A und 616B, die S/D-Regionen 622 und 624, die Kanalregionen 636A und 636C, die mit der Kanalregion 536 in der X-Richtung fluchten, und eine leitfähige Region 641, die sich in der X-Richtung erstreckt, auf.
  • Wie in 6B1 dargestellt ist, weist das IC-Layout-Diagramm 600B die Gate-Regionen 512, 612A und 612B, die Isolationsregion 514, die Durchkontaktierungsregionen 516 und 616A, die S/D-Regionen 532, 534, 622 und 624, die Kanalregionen 536, 636A und 636C, die leitfähigen Regionen 538 und 641, die Kanalüberlappungsregion 500CO (schraffiert), und eine leitfähige Region 642, die sich in der X-Richtung erstreckt, auf.
  • Wie in 6C1 dargestellt ist, weist das IC-Layout-Diagramm 600C die Gate-Regionen 512, 612A, 612B und 612C, die Isolationsregion 514, die Durchkontaktierungsregionen 516, 616A, 617A-617E, 618 und 619, die S/D-Regionen 532, 534, 622, 624, 625, 627, 635 und 637, die Kanalregionen 536, 636A und 636C, die leitfähigen Regionen 538, 641 und 642, die Kanalüberlappungsregion 500CO (schraffiert) und die leitfähigen Regionen 643-647, die sich in der X-Richtung erstrecken, auf.
  • Eine Gate-Region, z. B. eine der Gate-Regionen 512, 612A, 612B oder 612C, ist eine Region in dem IC-Layout-Diagramm, die in dem Herstellungsprozess als Teil des Definierens einer Gate-Struktur in der IC-Vorrichtung, die mindestens eines eines leitfähigen Materials oder eines dielektrischen Materials aufweist, enthalten ist. In verschiedenen Ausführungsformen weisen eine oder mehrere Gate-Strukturen entsprechend einer Gate-Region mindestens ein leitfähiges Material auf, das über mindestens einem dielektrischen Material liegt und/oder dieses umgibt. In verschiedenen Ausführungsformen ist die Gate-Region 512 in einem Herstellungsprozess als Teil des Definierens der entsprechenden Gate-Struktur 110 enthalten, das zuvor unter Bezugnahme auf 1-3G erörtert wurde.
  • Eine Isolationsregion, z. B. die Isolationsregion 514, ist eine Region in dem IC-Layout-Diagramm, die in dem Herstellungsprozess als Teil des Definierens von einer oder mehreren dielektrischen Materialschichten in der IC-Vorrichtung enthalten ist. In verschiedenen Ausführungsformen ist die Isolationsregion 514 in einem Herstellungsprozess als Teil des Definierens der Isolationsschicht 114 enthalten, das zuvor unter Bezugnahme auf 1A-3G erörtert wurde.
  • Eine Durchkontaktierungsregion, z. B. eine der Durchkontaktierungsregionen 516, 616A, 616B, 617A-617E, 618 oder 619, ist eine Region in dem IC-Layout-Diagramm, die in dem Herstellungsprozess als Teil des Definierens einer Durchkontaktierung einschließlich eines oder mehrerer Segmente von einer oder mehreren leitfähigen Schichten in der IC-Vorrichtung, die konfiguriert sind, um eine elektrische Verbindung zwischen einem oder mehreren darunterliegenden Kontakten, leitfähigen Segmenten oder Gate-Strukturen und einem oder mehreren darüberliegenden leitfähigen Segmenten zu bilden, enthalten. In verschiedenen Ausführungsformen ist die Durchkontaktierungsregion 516 in einem Herstellungsprozess als Teil des Definierens der Durchkontaktierung 116 enthalten, das zuvor unter Bezugnahme auf 1A-3G erörtert wurde.
  • Eine S/D-Region, z. B. eine der S/D-Regionen 532, 534, 622, 624, 625, 627, 635 oder 637, ist eine Region in dem IC-Layout-Diagramm, die in einem Herstellungsprozess als Teil des Definierens einer S/D-Struktur, die in einigen Ausführungsformen auch als eine epitaxiale Schicht und/oder eine MD-Schicht bezeichnet wird, auf einem Halbleitersubstrat enthalten ist. In verschiedenen Ausführungsformen sind eine oder mehrere der S/D-Regionen 532, 534, 622 oder 624 in einem Herstellungsprozess als Teil des Definierens von einer oder mehreren S/D-Strukturen 122, 124, 132 oder 134 enthalten, das zuvor unter Bezugnahme auf 1A-3G erörtert wurde.
  • Eine Kanalregion, z. B. eine der Kanalregionen 536, 636A oder 636C, ist eine Region in dem IC-Layout-Diagramm, die in dem Herstellungsprozess als Teil des Definierens von einem oder mehreren Kanälen einer CFET-Vorrichtung enthalten ist. In verschiedenen Ausführungsformen ist die Kanalregion 536 in einem Herstellungsprozess als Teil des Definierens des Kanals 136 und der Kanalabschnitte 136A und 136B enthalten, das zuvor unter Bezugnahme auf 1A-3G erörtert wurde.
  • Eine leitfähige Region, z. B. eine der leitfähigen Regionen 538 oder 641-647, ist eine Region in dem IC-Layout-Diagramm, die in dem Herstellungsprozess als Teil des Definierens von einer oder mehreren leitfähigen, z. B. metallischen, Segmenten einer leitfähigen Schicht in der IC-Vorrichtung enthalten ist. In verschiedenen Ausführungsformen entspricht eine leitfähige Region einer oder mehreren einer MD-Schicht, einer Durchkontaktierungsschicht, einer ersten Metallschicht (in einigen Ausführungsformen auch als Metall-Null-Schicht bezeichnet), einer oder einer zweiten oder höheren Metallschicht in der IC-Vorrichtung. In verschiedenen Ausführungsformen ist die leitfähige Region 538 in einem Herstellungsprozess als Teil des Definierens der leitfähigen Struktur 138 enthalten, das zuvor unter Bezugnahme auf 1A-3G erörtert wurde. In einigen Ausführungsformen sind eine oder mehrere der leitfähigen Regionen 641-647 in einem Herstellungsprozess als Teil des Definierens eines ersten Metallsegments enthalten.
  • In den Ausführungsformen, die in 5, 6A1, 6B1 und 6C1 dargestellt sind, weist jedes der IC-Layout-Diagramme 500, 600A, 600B und 600C die leitfähige Region 538 auf, die jeweils die Isolationsregion 114 und die S/D-Regionen 532 und 534 überlappt, und ist dadurch konfiguriert, um eine leitfähige Struktur zu definieren, die eine Isolationsschicht überspannt, die innerhalb einer Gate-Elektrode positioniert ist. Die leitfähige Region 538, die Isolationsregion 514 und die S/D-Regionen 532 und 534 entsprechen dabei einer leitfähigen Vorrichtung, z. B. der leitfähigen Vorrichtung 135, die zuvor unter Bezugnahme auf 1A-3G erörtert wurde, in welcher die S/D-Strukturen elektrisch miteinander verbunden und elektrisch von einem unteren FET einer abgeänderten CFET-Vorrichtung isoliert sind. Somit kann jedes der IC-Layout-Diagramme 500, 600A, 600B und 600C verwendet werden, um IC-Vorrichtungen zu bilden, die die Vorteile, z. B. verbesserte Routingflexibilität, die zuvor unter Bezugnahme auf die IC-Vorrichtung 100 erörtert wurden, aufweist.
  • In verschiedenen Ausführungsformen sind eines oder mehrere der IC-Layout-Diagramme 500, 600A, 600B oder 600C in einem oder mehreren IC-Layout-Diagrammen entsprechend einer oder mehreren IC-Vorrichtungen, z. B. einer Logikvorrichtung, einem Übertragungsgate, einer Latch-Schaltung oder dergleichen, in welchen elektrische Verbindungen mit CFETs und einem oder mehreren abgeänderten CFETs durch leitfähige Segmente in einer ersten Metallschicht geleitet werden, enthalten, und entsprechen basierend auf der verbesserten Routingflexibilität die leitfähigen Segmente einem Abstand von insgesamt vier oder weniger ersten Metallschichtbahnen zwischen benachbarten Stromschienen (nicht in 5, 6A1 ,6B1 und 6C1 gezeigt).
  • Jedes der IC-Layout-Diagramme 500, 600B und 600C weist auch die Durchkontaktierungsregion 516 auf, die die Gate-Region 512 überlappt, und ist dadurch konfiguriert, um eine Durchkontaktierung zu definieren, die elektrisch mit der Gate-Elektrode verbunden ist, die durch die Gate-Region 112 definiert ist. Die Durchkontaktierungsregion 516 und die Gate-Region 512 entsprechen dadurch einem Gate-Anschluss des unteren FET der abgeänderten CFET-Vorrichtung.
  • Das IC-Layout-Diagramm 500 weist auch die Kanalregion 536 auf, die von der Isolationsregion 514 geschnitten wird, und ist dadurch konfiguriert, um die Kanalabschnitte 136A und 136B zu definieren, die zuvor unter Bezugnahme auf 1A-3G erörtert wurden.
  • Das IC-Layout-Diagramm 600A weist auch die S/D-Regionen 622 und 624 des unteren FET und die leitfähige Region 641 entsprechend einem ersten Metallsegment der ersten Metallschicht auf. Die S/D-Region 622 überlappt die Durchkontaktierungsregion 616A und die leitfähige Region 641, und die S/D-Region 624 überlappt die Durchkontaktierungsregion 616A und die leitfähige Region 641; das IC-Layout-Diagramm 600A ist dadurch konfiguriert, um eine leitfähige Struktur einschließlich Anschlüssen entsprechend S/D-Strukturen, die durch die S/D-Regionen 622 und 624 definiert sind, die durch das erste Metallsegment, das durch die leitfähige Region 641 definiert ist, elektrisch miteinander verbunden sind, zu definieren.
  • Das IC-Layout-Diagramm 600A weist auch die Kanalregion 636A auf, die die Gate-Region 612A schneidet und benachbart zu den S/D-Regionen 532 und 622 ist, und ist dadurch konfiguriert, um einen ersten CFET benachbart zu der abgeänderten CFET-Vorrichtung zu definieren, die durch das IC-Layout-Diagramm 500 definiert ist, und weist die Kanalregion 636C auf, die die Gate-Region 612B schneidet und benachbart zu den S/D-Regionen 534 und 624 ist, und ist dadurch konfiguriert, um einen zweiten CFET benachbart zu der abgeänderten CFET-Vorrichtung zu definieren.
  • Wie zuvor erörtert wurde, ist das IC-Layout-Diagramm 600A dadurch konfiguriert, um eine IC-Vorrichtung zu definieren, die den ersten und den zweiten CFET aufweist, die durch die abgeänderte CFET-Vorrichtung überbrückt werden, bei welcher die oberen FETs des ersten und des zweiten CFET von der leitfähigen Struktur, die durch die leitfähige Region 538 definiert ist, der Isolationsschicht 514 und den S/D-Regionen 532 und 534 überbrückt werden und die unteren FETs des ersten und des zweiten CFET von der leitfähigen Struktur, die durch die leitfähige Region 641 definiert ist, den Durchkontaktierungsregionen 616A und 616B und den S/D-Regionen 622 und 624 überbrückt werden. Das IC-Layout-Diagramm 600A ist dadurch konfiguriert, um die abgeänderte CFET-Vorrichtung zu definieren, die jeden der oberen und der unteren FETs des ersten CFET elektrisch mit jedem der oberen und der unteren FETs des zweiten CFET durch Aufnehmen eines einzigen Metallsegments der ersten Metallschicht elektrisch verbindet. Im Vergleich zu Layouts, die mehr als ein einziges Element einer ersten Metallschicht verwenden, um die oberen und die unteren FETs des ersten und des zweiten CFET elektrisch zu verbinden, kann das IC-Layout-Diagramm 600A verwendet werden, um IC-Vorrichtungen mit verbesserter Routingflexibilität zu bilden, wie zuvor erörtert wurde.
  • In dem Beispiel, das durch das Schaltbild 600AS dargestellt wird, wird das IC-Layout-Diagramm 600A verwendet, um die IC-Vorrichtung 100A zu definieren, bei welcher obere PMOS-Merkmale von der leitfähigen Struktur 138 überbrückt werden und ein unterer NMOS von einem leitfähigen Segment 141 basierend auf der leitfähigen Region 641 überbrückt wird.
  • Wie in dem Schaltbild 600AS von 6A2 dargestellt ist, entspricht ein PMOS-Transistor P1 der Gate-Region 612A und der S/D-Region 532, die verwendet wird, um die S/D-Struktur 132 zu definieren, und entspricht ein PMOS-Transistor P2 der Gate-Region 612B und der S/D-Region 534, die verwendet wird, um die S/D-Struktur 134 zu definieren. Die PMOS-Transistoren P1 und P2 werden durch die leitfähige Struktur 138 basierend auf der leitfähigen Region 538 überbrückt und basierend auf der Gate-Region 512 elektrisch von der Gate-Elektrode 112 isoliert.
  • Ein NMOS-Transistor N1 entspricht der Gate-Region 612A und der S/D-Region 622, die verwendet wird, um die S/D-Struktur 122 zu definieren, und ein NMOS-Transistor N2 entspricht der Gate-Region 612B und der S/D-Region 624, die verwendet wird, um die S/D-Struktur 124 zu definieren. Die NMOS-Transistoren N1 und N2 werden von dem leitfähigen Segment 141 basierend auf der leitfähigen Region 641 und den Durchkontaktierungen 116A und 116B basierend auf den jeweiligen Durchkontaktierungsregionen 616A und 616B überbrückt.
  • Wie in 6A3 dargestellt ist, weist die IC-Vorrichtung 100A die S/D-Struktur 132, die durch die leitfähige Struktur 138 elektrisch mit der S/D-Struktur 134 verbunden ist, und die S/D-Struktur 122, die durch die Durchkontaktierung 116A, die leitfähige Struktur 141 und die Durchkontaktierung 116B elektrisch mit der S/D-Struktur 124 verbunden ist, auf.
  • Im Vergleich zu dem IC-Layout-Diagramm 600A weist das IC-Layout-Diagramm 600B nicht die Durchkontaktierungsregion 616B auf und weist auch die Durchkontaktierungsregion 516 und die leitfähige Region 642 entsprechend einem zweiten Metallsegment der ersten Metallschicht auf. Die Durchkontaktierungsregion 516 überlappt die Gate-Region 512 und die leitfähige Region 642, und das IC-Layout-Diagramm 600B ist dadurch konfiguriert, um einen unteren FET zu definieren, der einen ersten Anschluss entsprechend der S/D-Struktur, die durch die S/D-Region 622 definiert ist, der mit dem ersten Metallsegment elektrisch verbunden ist, das durch die leitfähige Region 641 definiert ist, einen zweiten Anschluss entsprechend der S/D-Struktur, die durch die S/D-Region 624 definiert ist, und einen Gate-Anschluss entsprechend der Gate-Struktur, die durch die Gate-Region 512 definiert ist, der mit dem zweiten Metallsegment elektrisch verbunden ist, das durch die leitfähige Region 642 definiert ist, aufweist.
  • Indem auch die Kanalregion 636A aufgenommen wird, die die Gate-Region 612A schneidet und benachbart zu den S/D-Regionen 532 und 622 ist, ist das IC-Layout-Diagramm 600B konfiguriert, um einen ersten und einen zweiten CFET zu definieren, die benachbart zu der abgeänderten CFET-Vorrichtung sind, die durch das IC-Layout-Diagramm 500 definiert ist, wie zuvor unter Bezugnahme auf 6A erörtert wurde.
  • Wie zuvor erörtert wurde, ist das IC-Layout-Diagramm 600B dadurch konfiguriert, um eine IC-Vorrichtung zu definieren, die den ersten und den zweiten CFET aufweist, die von der abgeänderten CFET-Vorrichtung überbrückt werden, bei welcher die oberen FETs des ersten und des zweiten CFET von der leitfähigen Struktur, die durch die leitfähige Region 538 definiert ist, der Isolationsschicht 514 und den S/D-Regionen 532 und 534 überbrückt werden und die unteren FETs des ersten und des zweiten CFET durch den unteren FET gekoppelt werden, der durch die leitfähigen Regionen 641 und 642, die Durchkontaktierungsregionen 516 und 616A und die S/D-Regionen 622 und 624 definiert ist. Das IC-Layout-Diagramm 600B ist dadurch konfiguriert, um die abgeänderte CFET-Vorrichtung zu definieren, die elektrische Verbindungen mit dem unteren FET durch zwei Metallsegmente der ersten Metallschicht aufweist, und den oberen FET des ersten CFET mit dem oberen FET des zweiten CFET elektrisch verbindet, ohne ein zusätzliches einzelnes Metallsegment der ersten Metallschicht zu verwenden. Im Vergleich zu Layouts, die ein zusätzliches Metallsegment einer ersten Metallschicht verwenden, um die oberen FETs des ersten und des zweiten CFET elektrisch zu verbinden, kann das IC-Layout-Diagramm 600B verwendet werden, um IC-Vorrichtungen mit verbesserter Routingflexibilität zu bilden, wie zuvor erörtert wurde.
  • In dem Beispiel, das durch das Schaltbild 600BS dargestellt ist, wird das IC-Layout-Diagramm 600B verwendet, um die IC-Vorrichtung 100B zu definieren, in welcher obere PMOS-Merkmale von der leitfähigen Struktur 138 überbrückt werden und ein unterer NMOS durch das leitfähige Segment 141 basierend auf der leitfähigen Region 641 und einem leitfähigen Segment 142 basierend auf der leitfähigen Region 642 elektrisch verbunden ist.
  • Wie in dem Schaltbild 600BS von 6B2 dargestellt ist und zuvor unter Bezugnahme auf 6A2 und 6A3 erörtert wurde, werden die PMOS-Transistoren P1 und P2 durch die leitfähige Struktur 138 basierend auf der leitfähigen Region 538 überbrückt und sind elektrisch von der Gate-Elektrode 112 basierend auf der Gate-Region 512 isoliert.
  • Wie ferner in dem Schaltbild 600BS dargestellt ist, sind die S/D-Struktur 122 basierend auf der S/D-Region 622, die S/D-Struktur 124 basierend auf der S/D-Region 624 und die Gate-Elektrode 112 basierend auf der Gate-Region 512 als ein NMOS-Transistor N3 konfiguriert. Die S/D-Struktur 122 ist elektrisch durch die Durchkontaktierung 116A basierend auf der Durchkontaktierungsregion 616A und das leitfähige Segment 141 basierend auf der leitfähigen Region 641 zugänglich, und die Gate-Elektrode 112 basierend auf der Gate-Region 512 ist elektrisch durch die Gate-Durchkontaktierung 116 basierend auf der Durchkontaktierungsregion 516 und ein leitfähiges Segment 142 basierend auf der leitfähigen Region 642 zugänglich. Da sich die NMOS-Transistoren N1 und N3 die S/D-Struktur 122 teilen und sich die NMOS-Transistoren N2 und N3 die S/D-Struktur 124 teilen, ist der NMOS-Transistor N1 selektiv mit dem NMOS-Transistor N2 durch den NMOS-Transistor N3 gekoppelt.
  • Wie in 6B3 dargestellt ist, weist die IC-Vorrichtung 100B die S/D-Struktur 132, die elektrisch mit der S/D-Struktur 134 durch die leitfähige Struktur 138 verbunden ist, die S/D-Struktur 122, die elektrisch mit der S/D-Struktur 141 durch die Durchkontaktierung 116A verbunden ist, und die Gate-Elektrode 112, die elektrisch mit der leitfähigen Struktur 142 durch die Gate-Durchkontaktierung 116 verbunden ist, auf. 6B3 stellt ferner die Isolationsschicht 114 und die Kanalabschnitte 136A und 136B dar, die jeweils zuvor unter Bezugnahme auf 1A-3G dargestellt sind.
  • Wie in 6C1 dargestellt ist, weist das IC-Layout-Diagramm 600C zusätzlich zu den Merkmalen des IC-Layout-Diagramms 600B, die zuvor unter Bezugnahme auf 6B1-6B3 erörtert wurden, die Gate-Region 612C, die S/D-Regionen 625, 627, 635 und 637, die Durchkontaktierungsregionen 617A-617E, 618 und 619 und die leitfähigen Regionen 643-647 auf. Da das IC-Layout-Diagramm 600C die Merkmale des IC-Layout-Diagramms 600B aufweist, die angeordnet sind, wie zuvor unter Bezugnahme auf 6B1 erörtert wurde, kann das IC-Layout-Diagramm 600C verwendet werden, um IC-Vorrichtungen mit verbesserter Routingflexibilität im Vergleich zu Layouts zu bilden, die ein zusätzliches Metallsegment einer ersten Metallschicht verwenden, um die oberen FETs des ersten und des zweiten CFET elektrisch zu verbinden, wie zuvor unter Bezugnahme auf das IC-Layout-Diagramm 600B erörtert wurde.
  • Die zusätzlichen Merkmale des IC-Layout-Diagramms 600C entsprechen einem Übertragungsgate, z. B. einem Übertragungsgate, das durch das Schaltbild 600CS von 6C2 dargestellt ist und der IC-Vorrichtung 100C entspricht, die in 6C3 und 6C4 dargestellt ist. 6C3 und 6C4 stellen sich überlappende Untergruppen der zusätzlichen Merkmale zur Veranschaulichung dar.
  • Das Übertragungsgate, das durch das Schaltbild 600CS dargestellt ist, weist die PMOS-Transistoren P3 und P4, den NMOS-Transistor N3, der zuvor unter Bezugnahme auf 6B1-6B3 erörtert wurde, und einen NMOS-Transistor N4 auf. Ein Gate A1 des PMOS-Transistors P3 ist elektrisch mit einem Gate A2 des NMOS-Transistors N4 verbunden, ein Gate B1 des PMOS-Transistors P4 ist elektrisch mit einem Gate B2 des NMOS-Transistors N3 verbunden, ein S/D-Anschluss, der von den PMOS-Transistoren P3 und P4 geteilt wird, ist elektrisch mit einem S/D-Anschluss, der von den NMOS-Transistoren N3 und N4 geteilt wird, durch eine leitfähige Strecke Z verbunden, und ein S/D-Anschluss S' des PMOS-Transistors P3 ist elektrisch mit einem S/D-Anschluss S verbunden.
  • Das gestrichelte Kästchen in dem Schaltbild 600CS entspricht der Gate-Region 512, den S/D-Regionen 532, 534, 622 und 624, der Kanalregion 536, den Durchkontaktierungsregionen 516 und 617A und den leitfähigen Regionen 538, 641 und 642 des IC-Layout-Diagramms 600C, die verwendet werden, um jeweils die Gate-Elektrode 112, die S/D-Strukturen 132, 134, 122 und 124, die Kanalabschnitte 136A und 136B, die Gate-Durchkontaktierung 116, die Durchkontaktierung 117A und die leitfähigen Strukturen 138, 141 und 142 der IC-Vorrichtung 100C, die in 6C3 und 6C4 dargestellt sind, zu definieren.
  • Wie in 6C1-6C4 dargestellt ist, entspricht dementsprechend das Gate B2 der Gate-Elektrode 112, die auf der Gate-Region 512 basiert, entspricht der S/D-Anschluss S der S/D-Struktur 132, die auf der S/D-Region 532 basiert, und entspricht der S/D-Anschluss S' der S/D-Struktur 134, die auf der S/D-Region 534 basiert. Der S/D-Anschluss S ist durch die leitfähige Struktur 138, die auf der leitfähigen Region 538 basiert, elektrisch mit dem S/D-Anschluss S' verbunden.
  • Der PMOS-Transistor P3 entspricht einer Gate-Elektrode 112B, die auf der Gate-Region 612B basiert, der S/D-Struktur 134, die auf der S/D-Region 534 basiert und einer S/D-Struktur 135, die auf der S/D-Region 635 basiert und die mit dem PMOS-Transistor P4 geteilt wird. Der PMOS-Transistor P4 entspricht auch einer Gate-Elektrode 112C basierend auf der Gate-Region 612C und einer S/D-Struktur 137 basierend auf der S/D-Region 637.
  • Der NMOS-Transistor N4 entspricht der Gate-Elektrode 112B, die auf der Gate-Region 612B basiert, der S/D-Struktur 124, die auf der S/D-Region 624 basiert und mit dem Transistor N3 geteilt wird, und einer S/D-Struktur 125, die auf der S/D-Region 625 basiert.
  • Wie in 6C4 dargestellt ist, ist das Gate A1 des PMOS-Transistors P3 elektrisch mit dem Gate A2 des NMOS-Transistors N4 durch die gemeinsame Gate-Elektrode 112B basierend auf der Gate-Region 612B verbunden. Das Gate B2 des NMOS-Transistors N3 ist elektrisch mit dem Gate B1 des PMOS-Transistors P4 durch die Durchkontaktierung 117A basierend auf der Durchkontaktierungsregion 617A, die leitfähige Struktur 142 basierend auf der leitfähigen Region 642, eine Durchkontaktierung 117 basierend auf der Durchkontaktierungsregion 617, eine leitfähige Struktur 145 basierend auf der leitfähigen Region 645 und eine oder mehrere zusätzliche leitfähige Strukturen (nicht gezeigt) verbunden.
  • Wie in 6C3 dargestellt ist, ist die S/D-Struktur 135, die von den PMOS-Transistoren P3 und P4 geteilt wird, elektrisch mit der S/D-Struktur 124, die von den NMOS-Transistoren N3 und N4 geteilt wird, durch eine Durchkontaktierung 117C basierend auf der Durchkontaktierungsregion 617C, eine leitfähige Struktur 144 basierend auf der leitfähigen Region 644 und eine Durchkontaktierung 117B basierend auf der Durchkontaktierungsregion 617B verbunden, dadurch der leitfähigen Strecke Z entsprechend.
  • Wie in 6C3 und 6C4 dargestellt ist, weist die IC-Vorrichtung 100C auch eine S/D-Struktur 127 basierend auf der S/D-Region 637 auf, die elektrisch mit der S/D-Struktur 125 durch eine Durchkontaktierung 117E basierend auf der Durchkontaktierungsregion 617E, eine leitfähige Struktur 143 basierend auf der leitfähigen Region 643 und eine Durchkontaktierung 117D basierend auf der Durchkontaktierungsregion 617D verbunden ist.
  • Bei der Operation 410 wird in einigen Ausführungsformen eine Kanalregion eines oberen Transistors eines CFET in einem IC-Layout mit einer Gate-Region des CFET überlappt, wodurch eine Kanalüberlappungsregion definiert wird. Die Kanalregion kann in einem Herstellungsprozess als Teil des Definierens von einer oder mehreren Kanalstrukturen verwendet werden, und die Gate-Region kann in dem Herstellungsprozess als Teil des Definierens einer entsprechenden Gate-Elektrode, z. B. des Kanals 136 einschließlich der Kanalabschnitte 136A/136B entsprechend der Gate-Elektrode 112, verwendet werden, das zuvor unter Bezugnahme auf 1A-3G erörtert wurde.
  • Das Überlappen der Kanalregion mit der Gate-Region des CFET umfasst das Überlappen der Kanalregion, die sich in einer ersten Richtung erstreckt, mit der Gate-Region, die sich in einer zweiten Richtung senkrecht zu der ersten Richtung erstreckt. Das Überlappen der Kanalregion mit der Gate-Region des CFET umfasst das Definieren der Kanalüberlappungsregion einschließlich der gesamten Kanalregion oder eines Abschnitts davon und eines Abschnitts der Gate-Region. In einigen Ausführungsformen umfasst das Überlappen der Kanalregion mit der Gate-Region das Überlappen der Kanalregion 536, die sich in der X-Richtung erstreckt, mit der Gate-Region 512, die sich in der Y-Richtung erstreckt, wodurch die Kanalüberlappungsregion 500CO definiert wird, die zuvor unter Bezugnahme auf 5-6C4 erörtert wurde.
  • In einigen Ausführungsformen umfasst das Definieren der Kanalüberlappungsregion das Definieren der Kanalüberlappungsregion zwischen der ersten und der zweiten S/D-Region. Die erste und die zweite S/D-Region können in dem Herstellungsprozess als Teil des Definierens der ersten und der zweiten S/D-Struktur entsprechend der einen oder der mehreren Kanalstrukturen, z. B. der S/D-Strukturen 132 und 134, die zuvor unter Bezugnahme auf 1A-3G erörtert wurden, verwendet werden. In einigen Ausführungsformen umfasst das Definieren der Kanalüberlappungsregion zwischen der ersten und der zweiten S/D-Region das Definieren der Kanalüberlappungsregion zwischen den S/D-Regionen 532 und 534, die zuvor unter Bezugnahme auf 5-6C4 erörtert wurde.
  • Bei der Operation 420 wird eine Isolationsregion in dem IC-Layout positioniert, wobei die Isolationsregion die gesamte Überlappungsregion aufweist. Die Isolationsregion kann in dem Herstellungsprozess als Teil des Definierens einer Isolationsschicht, z. B. der Isolationsschicht 114, die zuvor unter Bezugnahme auf 1A-3G erörtert wurde, verwendet werden.
  • In verschiedenen Ausführungsformen umfasst das Positionieren der Isolationsregion, dass die Isolationsregion eine Breite aufweist, die einer Breite der Überlappungsregion in der ersten Richtung entspricht oder größer als diese ist, und/oder dass die Isolationsregion eine Länge aufweist, die einer Länge der Überlappungsregion in der zweiten Richtung entspricht oder größer als diese ist. In einigen Ausführungsformen umfasst das Positionieren der Isolationsregion das Positionieren der Isolationsregion 514, die zuvor unter Bezugnahme auf 5-6C4 erörtert wurde.
  • Bei der Operation 430 wird die Isolationsregion mit einer leitfähigen Region geschnitten. Die leitfähige Region kann in dem Herstellungsprozess als Teil des Definierens von einer oder mehreren leitfähigen Strukturen, z. B. der leitfähigen Struktur 138, die zuvor unter Bezugnahme auf 1A-3G erörtert wurde, verwendet werden.
  • Das Kreuzen der Isolationsregion mit der leitfähigen Region umfasst, dass sich die leitfähige Region über mindestens die gesamte Isolationsregion in der ersten Richtung erstreckt. In einigen Ausführungsformen ist die leitfähige Region eine leitfähige Region einer Vielzahl von leitfähigen Regionen, z. B. einer Vielzahl von Durchkontaktierungsregionen, und umfasst das Kreuzen der Isolationsregion mit der leitfähigen Region das Kreuzen der Isolationsregion mit der Vielzahl von leitfähigen Regionen, die sich über mindestens die gesamte Isolationsregion in der ersten Richtung erstrecken.
  • In einigen Ausführungsformen umfasst das Kreuzen der Isolationsregion mit der leitfähigen Region das Überlappen der Isolationsregion mit einer Gate-Durchkontaktierungsregion der leitfähigen Region und umfasst das Überlappen jeder der S/D-Regionen mit der leitfähigen Region das Überlappen jeder der S/D-Regionen mit einer S/D-Durchkontaktierungsregion benachbart zu der Gate-Durchkontaktierungsregion. Die Gate-Durchkontaktierungsregion und die S/D-Durchkontaktierungsregionen können bei dem Herstellungsprozess als Teil des Definierens von einer oder mehreren leitfähigen Strukturen, z. B. die Schlitzdurchkontaktierung 138VG und die S/D-Durchkontaktierungen 138SD2 und 138SD4, die zuvor unter Bezugnahme auf 2-3G erörtert wurden, verwendet werden.
  • In einigen Ausführungsformen umfasst das Kreuzen der Isolationsregion mit der leitfähigen Region das Kreuzen der Isolationsregion 514 mit der leitfähigen Region 538, das zuvor unter Bezugnahme auf 5-6C4 erörtert wurde.
  • In einigen Ausführungsformen umfasst das Kreuzen der Isolationsregion mit der leitfähigen Region das Überlappen jeder der S/D-Regionen mit der leitfähigen Region, z. B. das Kreuzen der S/D-Regionen 532 und 534, das zuvor unter Bezugnahme auf 5-6C4 erörtert wurde.
  • In einigen Ausführungsformen umfasst das Kreuzen der Isolationsregion mit der leitfähigen Region, dass die leitfähige Region von der Kanalregion getrennt wird. In einigen Ausführungsformen umfasst das Kreuzen der Isolationsregion mit der leitfähigen Region das Überlappen der Kanalregion mit der leitfähigen Region. In einigen Ausführungsformen umfasst das Kreuzen der Isolationsregion mit der leitfähigen Region das Überlappen der Kanalregion 536 mit der leitfähigen Region 538, das zuvor unter Bezugnahme auf 5-6C4 erörtert wurde.
  • In einigen Ausführungsformen wird bei der Operation 440 die Gate-Region mit einer Gate-Durchkontaktierungsregion überlappt. Die Gate-Durchkontaktierungsregion kann in dem Herstellungsprozess als Teil des Definierens von einer oder mehreren leitfähigen Strukturen, z. B. der Gate-Durchkontaktierung 116, die zuvor unter Bezugnahme auf 1A-3G erörtert wurde, verwendet werden. In einigen Ausführungsformen umfasst das Überlappen der Gate-Region mit der Gate-Durchkontaktierungsregion das Überlappen der Gate-Region 512 mit der Gate-Durchkontaktierungsregion 516, das zuvor unter Bezugnahme auf 5-6C4 erörtert wurde.
  • Das Überlappen der Gate-Region mit der Gate-Durchkontaktierungsregion umfasst, dass die Gate-Durchkontaktierungsregion von der Kanalüberlappungsregion verschoben ist. In einigen Ausführungsformen ist die Gate-Durchkontaktierungsregion eine Gate-Durchkontaktierungsregion einer Vielzahl von Gate-Durchkontaktierungsregionen und umfasst das Überlappen der Gate-Region mit der Gate-Durchkontaktierungsregion das Überlappen der Gate-Durchkontaktierungsregion mit der Vielzahl von Gate-Durchkontaktierungsregionen, wobei jede Gate-Durchkontaktierungsregion von der Kanalüberlappungsregion verschoben ist. In einigen Ausführungsformen umfasst das Überlappen der Gate-Region mit der Gate-Durchkontaktierungsregion, dass die Gate-Durchkontaktierungsregion 516 von der Kanalüberlappungsregion 500CO verschoben ist, wie zuvor unter Bezugnahme auf 5-6C4 erörtert wurde.
  • In einigen Ausführungsformen wird bei der Operation 450 das IC-Layout-Diagramm in einer Speichervorrichtung gespeichert. In verschiedenen Ausführungsformen umfasst das Speichern des IC-Layout-Diagramms in der Speichervorrichtung das Speichern des IC-Layout-Diagramms in einem nichtflüchtigen computerlesbaren Speicher oder einer Zellbibliothek, z. B. einer Datenbank, und/oder das Speichern des IC-Layout-Diagramms über ein Netzwerk. In einigen Ausführungsformen umfasst das Speichern des IC-Layout-Diagramms in der Speichervorrichtung das Speichern des IC-Layout-Diagramms über das Netzwerk 714 des EDA-Systems 700, das nachstehend unter Bezugnahme auf 7 erörtert wird.
  • In einigen Ausführungsformen wird bei der Operation 460 mindestens eine von einer oder mehreren Halbleitermasken oder mindestens eine Komponente in einer Schicht einer Halbleiter-IC basierend auf dem IC-Layout-Diagramm produziert. Die Produktion von einer oder mehreren Halbleitermasken oder mindestens einer Komponente in einer Schicht einer Halbleiter-IC wird nachstehend unter Bezugnahme auf 8 erörtert.
  • Bei der Operation 470 werden in einigen Ausführungsformen eine oder mehrere Herstellungsoperationen basierend auf dem IC-Layout-Diagramm durchgeführt. In einigen Ausführungsformen umfasst das Durchführen einer oder mehrerer Herstellungsoperationen das Durchführen einer oder mehrerer lithographischer Belichtungen basierend auf dem IC-Layout-Diagramm. Das Durchführen einer oder mehrerer Herstellungsoperationen, z. B. einer oder mehrerer lithographischer Belichtungen, basierend auf dem IC-Layout-Diagramm wird nachstehend unter Bezugnahme auf 8 erörtert.
  • Durch Ausführen einiger oder aller der Operationen des Verfahrens 400 wird ein IC-Layout-Diagramm, z. B. das IC-Layout-Diagramm 500, 600A, 600B oder 600C, erzeugt, das einen CFET einschließlich einer Isolationsregion, die eine leitfähige Region schneidet, aufweist, wodurch es konfiguriert ist, um eine Isolationsschicht, die von einer leitfähigen Struktur überspannt wird, in einer abgeänderten CFET-Vorrichtung zu bilden, die basierend auf dem IC-Layout-Diagramm hergestellt wird. Im Vergleich zu Verfahren, die nicht das Konfigurieren einer Isolationsregion und leitfähigen Region zum Herstellen der Isolationsschicht und der leitfähigen Struktur umfassen, kann das Verfahren 400 verwendet werden, um IC-Layout-Diagramme und -vorrichtungen zu erzeugen, die eine verbesserte Routingflexibilität aufweisen, wie zuvor unter Bezugnahme auf die IC-Vorrichtung 100 erörtert wurde, wodurch IC-Layouts und -vorrichtungen unterstützt werden, bei welchen eine Trennung zwischen benachbarten Stromschienen insgesamt vier oder weniger Metallregionen entspricht, die Signalspuren entsprechen.
  • 7 ist ein Blockdiagramm eines elektronischen Designautomatisierungssystems (EDA-System) 700 gemäß einigen Ausführungsformen.
  • In einigen Ausführungsformen umfasst das EDA-System 700 ein APR-System. Die hierin beschriebenen Verfahren zum Gestalten von Layout-Diagrammen, die drahtgebundene Routinganordnungen darstellen, gemäß einer oder mehreren Ausführungsformen, können zum Beispiel unter Verwendung des EDA-Systems 700 gemäß einigen Ausführungsformen implementiert werden.
  • In einigen Ausführungsformen ist das EDA-System 700 eine Universalrechenvorrichtung, die einen Prozessor 702 und ein nichtflüchtiges computerlesbares Speichermedium 704, in einigen Ausführungsformen auch als Speicher 704 bezeichnet, aufweist. Das computerlesbare Speichermedium 704 ist unter anderem mit dem Computerprogrammcode 706, d. h., einem Satz von ausführbaren Befehlen, die in einigen Ausführungsformen auch als Befehle 706 bezeichnet werden, codiert, d. h., speichert diesen. Die Ausführung des Computerprogrammcodes 706 durch den Prozessor 702 stellt (zumindest zum Teil) ein EDA-Werkzeug dar, welches ein Verfahren gemäß einer Ausführungsform, z. B. das Verfahren 400, das zuvor unter Bezugnahme auf 4 beschrieben wurde (im Folgenden die genannten Prozesse und/oder Verfahren), teilweise oder ganz implementiert.
  • Der Prozessor 702 ist über einen Bus 708 elektrisch mit dem computerlesbaren Speichermedium 704 gekoppelt. Der Prozessor 702 ist auch durch den Bus 708 elektrisch mit einer E/A-Schnittstelle 710 gekoppelt. Eine Netzwerkschnittstelle 712 ist auch über den Bus 708 elektrisch mit dem Prozessor 702 verbunden. Die Netzwerkschnittstelle 712 ist mit einem Netzwerk 714 verbunden, so dass der Prozessor 702 und das computerlesbare Speichermedium 704 in der Lage sind, sich über das Netzwerk 714 mit externen Elementen zu verbinden. Der Prozessor 702 ist konfiguriert, um den Computerprogrammcode 706 auszuführen, der in dem computerlesbaren Speichermedium 704 codiert ist, um zu bewirken, dass das System 700 verwendet werden kann, um alle oder einen Teil der genannten Prozesse und/oder Verfahren durchzuführen. In einer oder mehreren Ausführungsformen ist der Prozessor 702 eine zentrale Verarbeitungseinheit (CPU, Central Processing Unit), ein Mehrfachprozessor, ein verteiltes Verarbeitungssystem, eine anwendungsspezifische integrierte Schaltung (ASIC, Application Specific Integrated Circuit) und/oder eine geeignete Verarbeitungseinheit.
  • In einer oder mehreren Ausführungsformen ist das computerlesbare Speichermedium 704 ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- und/oder ein Halbleitersystem (oder -gerät oder -vorrichtung). Zum Beispiel umfasst das computerlesbare Speichermedium 704 einen Halbleiter- oder Festkörperspeicher, ein Magnetband, eine entfernbare Computerdiskette, einen Direktzugriffsspeicher (RAM, Random Access Memory), einen Nur-Lese-Speicher (ROM, Read-Only-Memory), eine starre Magnetplatte und/oder eine optische Platte. In einer oder mehreren Ausführungsformen, die optische Platten verwenden, umfasst das computerlesbare Speichermedium 704 einen Compact Disc-Nur-Lese-Speicher (CD-ROM), einen Compact Disk-Lese-/Schreib-Speicher (CD-R/W) und/oder eine digitale Videoplatte (DVD, Digital Video Disc).
  • In einer oder mehreren Ausführungsformen speichert das computerlesbare Speichermedium 704 den Computerprogrammcode 706, der konfiguriert ist, um zu bewirken, dass das System 700 (wo solch eine Ausführung (mindestens zum Teil) das EDA-Tool darstellt) zum Durchführen aller genannten Prozesse und/oder Verfahren oder eines Teils davon verwendet werden kann. In einer oder mehreren Ausführungsformen speichert das computerlesbare Speichermedium 704 auch Informationen, welche das Durchführen aller genannten Prozesse und/oder Verfahren oder eines Teils davon ermöglichen. In einer oder mehreren Ausführungsformen speichert das computerlesbare Speichermedium 704 (das) IC-Layout-Diagramm(e) 707 einschließlich der IC-Layout-Diagramme, wie sie hierin offenbart sind, z. B. die IC-Layout-Diagramme 500, 600A, 600B und/oder 600C, die zuvor unter Bezugnahme auf 5-6C4 erörtert wurden.
  • Das EDA-System 700 weist die E/A-Schnittstelle 710 auf. Die E/A-Schnittstelle 710 ist mit der externen Schaltungsanordnung gekoppelt. In einer oder mehreren Ausführungsformen umfasst die E/A-Schnittstelle 710 eine Tastatur, ein Keypad, eine Maus, einen Trackball, ein Trackpad, einen Touchscreen und/oder Cursor-Richtungstasten zum Kommunizieren von Informationen und Befehlen an den Prozessor 702.
  • Das EDA-System 700 weist auch die Netzwerkschnittstelle 712 auf, die mit dem Prozessor 702 gekoppelt ist. Die Netzwerkschnittstelle 712 erlaubt dem System 700, mit dem Netzwerk 714 zu kommunizieren, mit welchem ein oder mehrere andere Computersysteme verbunden sind. Die Netzwerkschnittstelle 712 umfasst drahtlose Netzwerkschnittstellen, wie etwa BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA; oder drahtgebundene Netzwerkschnittstellen, wie etwa ETHERNET, USB oder IEEE-1364. In einer oder mehreren Ausführungsformen sind ein Teil oder alle der genannten Prozesse und/oder Verfahren in zwei oder mehr Systemen 700 implementiert.
  • Das System 700 ist konfiguriert, um Informationen durch die E/A-Schnittstelle 710 zu erhalten. Die Informationen, die durch die E/A-Schnittstelle 710 erhalten werden, umfassen einzelne oder mehrere von Befehlen, Daten, Designregeln, Bibliotheken von Standardzellen und/oder andere Parameter zur Verarbeitung durch den Prozessor 702. Die Informationen werden über den Bus 708 zu dem Prozessor 702 übertragen. Das EDA-System 700 ist konfiguriert, um Informationen bezüglich einer UI durch die E/A-Schnittstelle 710 zu erhalten. Diese Informationen werden in dem computerlesbaren Medium 704 als Benutzerschnittstelle (UI, User Interface) 742 gespeichert.
  • In einigen Ausführungsformen sind ein Teil oder alle der genannten Prozesse und/oder Verfahren als eine eigenständige Softwareanwendung zur Ausführung durch einen Prozessor implementiert. In einigen Ausführungsformen sind ein Teil oder alle der genannten Prozesse und/oder Verfahren als eine Softwareanwendung implementiert, die ein Teil einer zusätzlichen Softwareanwendung ist. In einigen Ausführungsformen sind ein Teil oder alle der genannten Prozesse und/oder Verfahren als ein Plug-in für eine Softwareanwendung implementiert. In einigen Ausführungsformen ist mindestens einer bzw. eines der genannten Prozesse und/oder Verfahren als eine Softwareanwendung implementiert, die ein Teil eines EDA-Tools ist. In einigen Ausführungsformen ist ein Teil oder alle der genannten Prozesse und/oder Verfahren als eine Softwareanwendung implementiert, die von dem EDA-System 700 verwendet wird. In einigen Ausführungsformen wird ein Layout-Diagramm, welches Standardzellen aufweist, unter Verwendung eines Tools, wie etwa VIRTUOSO®, das bei CADENCE DESIGN SYSTEMS, Inc. erhältlich ist, oder eines anderen geeigneten Layout-Erzeugungstools erzeugt.
  • In einigen Ausführungsformen werden die Prozesse als Funktionen eines Programms realisiert, das in einem nichtflüchtigen computerlesbaren Aufnahmemedium gespeichert ist. Beispiele eines nichtflüchtigen computerlesbaren Aufnahmemediums umfassen eine externe/entfernbare und/oder interne/eingebaute Speicher- oder Ablageeinheit, z. B. eine(n) oder mehrere einer optischen Platte, wie etwa eine DVD, einer Magnetplatte, wie etwa einer Festplatte, eines Halbleiterspeichers, wie etwa ein ROM, ein RAM, eine Speicherkarte und dergleichen, ohne jedoch darauf beschränkt zu sein.
  • 8 ist ein Blockdiagramm des IC-Herstellungssystems 800 und eines IC-Herstellungsflusses, der mit diesem verknüpft ist, gemäß einigen Ausführungsformen. In einigen Ausführungsformen wird basierend auf einem Layout-Diagramm mindestens eine von (A) einer oder mehreren Halbleitermasken oder (B) mindestens einer Komponente in einer Schicht einer integrierten Halbleiterschaltung unter Verwendung des Herstellungssystems 800 produziert.
  • In 8 weist das IC-Herstellungssystem 800 Entitäten auf, wie etwa ein Designhaus 820, ein Maskenhaus 830 und einen IC-Hersteller/-Produzenten („fab“) 850, die bezüglich des Designs, der Entwicklung und der Herstellungszyklen und/oder Dienstleistungen bezüglich der Herstellung einer IC-Vorrichtung 860 miteinander interagieren. Die Entitäten in dem System 800 sind durch ein Kommunikationsnetzwerk verbunden. In einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einzelnes Netzwerk. In einigen Ausführungsformen ist das Kommunikationsnetzwerk eine Vielfalt von verschiedenen Netzwerken, wie etwa ein Intranet und das Internet. Das Kommunikationsnetzwerk weist drahtgebundene und/oder drahtlose Kommunikationskanäle auf. Jede Entität interagiert mit einer oder mehreren der anderen Entitäten und stellt Dienste einer oder mehreren der anderen Entitäten bereit und/oder erhält Dienste von diesen. In einigen Ausführungsformen befinden zwei oder mehr des Designhauses 820, des Maskenhauses 830 und des IC-Produzenten 850 in Besitz eines einzigen größeren Unternehmens. In einigen Ausführungsformen existieren zwei oder mehr des Designhauses 820, des Maskenhauses 830 und des IC-Produzenten 850 nebeneinander in einer gemeinsamen Einrichtung und verwenden gemeinsame Ressourcen.
  • Das Designhaus (oder Designteam) 820 erzeugt ein IC-Design-Layoutdiagramm 822. Das IC-Design-Layoutdiagramm 822 weist verschiedene geometrische Strukturen auf, z. B. ein IC-Layout-Diagramm 500, 600A, 600B oder 600C, das zuvor unter Bezugnahme auf 5-6C4 erörtert wurde, die für eine IC-Vorrichtung 860, z. B. die IC-Vorrichtung 100, die zuvor unter Bezugnahme auf 1A-3G erörtert wurde, gestaltet sind. Die geometrischen Strukturen entsprechen Strukturen aus Metall-, Oxid- oder Halbleiterschichten, die die verschiedenen Komponenten der zu produzierenden IC-Vorrichtung 860 bilden. Die verschiedenen Schichten werden kombiniert, um verschiedene IC-Merkmale zu bilden. Zum Beispiel weist ein Abschnitt des IC-Design-Layoutdiagramms 822 verschiedene IC-Merkmale, wie etwa eine aktive Region, Gate-Elektrode, Source und Drain, Metallleitungen oder Durchkontaktierungen einer Zwischenschichtverschaltung und Öffnungen für Bonding-Pads, die in einem Halbleitersubstrat (wie etwa einem Siliziumwafer) und verschiedenen Materialschichten, die auf dem Halbleitersubstrat angeordnet sind, zu bilden sind, auf. Das Designhaus 820 implementiert ein geeignetes Designverfahren zum Herstellen des IC-Design-Layoutdiagramms 822. Das Designverfahren umfasst eines oder mehrere eines Logikdesigns, physischen Designs oder Place-and-Route. Das IC-Design-Layoutdiagramm 822 ist in einer oder mehreren Datendateien präsentiert, die Informationen bezüglich der geometrischen Strukturen aufweisen. Zum Beispiel kann das IC-Design-Layoutdiagramm 822 in einem GDSII-Dateiformat oder DFII-Dateiformat ausgedrückt werden.
  • Das Maskenhaus 830 weist die Datenvorbereitung 832 und die Maskenproduktion 844 auf. Das Maskenhaus 830 verwendet das IC-Design-Layoutdiagramm 822, um eine oder mehrere Masken 845 herzustellen, die zum Produzieren der verschiedenen Schichten der IC-Vorrichtung 860 gemäß dem IC-Design-Layoutdiagramm 822 zu verwenden sind. Das Maskenhaus 830 führt die Maskendatenvorbereitung 832 durch, wo das IC-Design-Layout-Diagramm 822 in eine repräsentative Datendatei („RDF“) übersetzt wird. Die Maskendatenvorbereitung 832 stellt die RDF der Maskenproduktion 844 zur Verfügung. Die Maskenproduktion 844 weist einen Maskenschreiber auf. Ein Maskenschreiber wandelt die RDF in ein Bild auf einem Substrat, wie etwa eine Maske (Retikel) 845 oder ein Halbleiterwafer 853, um. Das Design-Layoutdiagramm 822 wird durch die Maskendatenvorbereitung 832 manipuliert, um bestimmten Merkmalen des Maskenschreibers und/oder Anforderungen des IC-Produzenten 850 zu entsprechen. In 10 sind die Maskendatenvorbereitung 832 und die Maskenproduktion 844 als separate Elemente veranschaulicht. In einigen Ausführungsformen können die Maskendatenvorbereitung 832 und die Maskenproduktion 844 gemeinsam als Maskendatenvorbereitung bezeichnet werden.
  • In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 832 eine optische Proximitätskorrektur (OPC, Optical Proximity Correction), welche Lithographieverbesserungstechniken zum Kompensieren von Bildfehlern, wie etwa jenen, die aus der Diffraktion, Interferenz, anderen Prozesseffekten und dergleichen entstehen können, verwendet. Die OPC passt das IC-Design-Layout-Diagramm 822 an. In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 832 weitere Auflösungsverbesserungstechniken (RET, Resolution Enhancement Techniques), wie etwa außeraxiale Beleuchtung, Subauflösungshilfsmerkmale, Phasenverschiebungsmasken, andere geeignete Techniken und dergleichen oder Kombinationen davon. In einigen Ausführungsformen wird auch eine umgekehrte Lithographietechnologie (ILT, Inverse Lithography Technology) verwendet, welche OPC als ein umgekehrtes Bildgebungsproblem behandelt.
  • In einigen Ausführungsformen weist die Maskendatenvorbereitung 832 einen Maskenregelprüfer (MRC, Mask Rule Checker) auf, der das IC-Design-Layoutdiagramm 822, das Prozesse bei der OPC unterlaufen hat, mit einem Satz von Maskenerstellungsregeln prüft, welche bestimmte geometrische und/oder Konnektivitätsbeschränkungen enthalten, um ausreichende Spannen sicherzustellen, um die Vielfalt bei Halbleiterherstellungsprozessen und dergleichen zu berücksichtigen. In einigen Ausführungsformen ändert der MRC das IC-Design-Layoutdiagramm 822 ab, um Beschränkungen während der Maskenproduktion 844 zu kompensieren, was einen Teil der Abänderungen rückgängig machen kann, die von der OPC durchgeführt wurden, um Maskenerstellungsregeln einzuhalten.
  • In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 832 eine Lithographieprozessprüfung (LPC, Lithography Process Checking), die die Verarbeitung simuliert, die von dem IC-Produzenten 850 implementiert werden wird, um die IC-Vorrichtung 860 zu produzieren. Die LPC simuliert diese Verarbeitung basierend auf dem IC-Design-Layoutdiagramm 822, um eine simulierte hergestellte Vorrichtung zu erzeugen, wie etwa die IC-Vorrichtung 860. Die Verarbeitungsparameter in der LPC-Simulation können Parameter, die mit verschiedenen Prozessen des IC-Herstellungszyklus verknüpft sind, Parameter, die mit Tools verknüpft sind, die zur Herstellung der IC verwendet werden, und/oder andere Aspekte des Herstellungsprozesses umfassen. Die LPC berücksichtigt verschiedene Faktoren, wie etwa den Luftbildkontrast, die Fokustiefe („DOF“, Depth of Focus), den Maskenfehlerverbesserungsfaktor („MEEF“, Mask Error Enhancement Factor), andere geeignete Faktoren und dergleichen oder Kombinationen davon. In einigen Ausführungsformen werden die OPC und/oder der MRC wiederholt, um das IC-Design-Layoutdiagramm 822 weiter zu verfeinern, nachdem eine simulierte hergestellte Vorrichtung durch die LPC erzeugt worden ist, wenn die simulierte Vorrichtung bezüglich der Form nicht genau genug ist, um DesignRegeln zu entsprechen.
  • Es sei darauf hingewiesen, dass die vorherige Beschreibung der Maskendatenvorbereitung 832 der Klarheit wegen vereinfacht worden ist. In einigen Ausführungsformen weist die Datenvorbereitung 832 zusätzliche Merkmale auf, wie etwa eine Logikoperation (LOP), um das IC-Design-Layoutdiagramm 822 gemäß Herstellungsregeln abzuändern. Zusätzlich können die Prozesse, die bei dem IC-Design-Layoutdiagramm 822 während der Datenvorbereitung 832 angewendet werden, in einer Vielfalt von verschiedenen Reihenfolgen ausgeführt werden.
  • Nach der Maskendatenvorbereitung 832 und während der Maskenproduktion 844 wird eine Maske 845 oder eine Gruppe von Masken 845 basierend auf dem abgeänderten IC-Design-Layoutdiagramm 832 produziert. In einigen Ausführungsformen umfasst die Maskenproduktion 844 das Durchführen von einer oder mehreren lithographischen Belichtungen basierend auf dem IC-Design-Layoutdiagramm 822. In einigen Ausführungsformen wird ein Elektronenstrahl (E-Beam) oder ein Mechanismus von mehreren E-Beams verwendet, um eine Struktur auf einer Maske (Photomaske oder Retikel) 845 basierend auf dem abgeänderten IC-Design-Layoutdiagramm 822 zu bilden. Die Maske 845 kann in verschiedenen Technologien gebildet werden. In einigen Ausführungsformen wird die Maske 845 unter Verwendung einer binären Technologie gebildet. In einigen Ausführungsformen weist eine Maskenstruktur opake Regionen und transparente Regionen auf. Ein Strahlenbündel, wie etwa ein ultravioletter Strahl (UV-Strahl), das verwendet wird, um die gegenüber dem Bild empfindliche Materialschicht (z. B. Photoresist) zu belichten, welche auf einen Wafer gezogen worden ist, wird durch die opake Region blockiert und wird durch die transparenten Regionen übertragen. In einem Beispiel weist eine binäre Maskenversion der Maske 845 ein transparentes Substrat (z. B. geschmolzenes Quarz) und ein opakes Material (z. B. Chrom), das in den opaken Regionen der binären Maske gezogen wurde, auf. In einem anderen Beispiel wird die Maske 845 unter Verwendung einer Phasenverschiebungstechnologie gebildet. Bei einer Phasenverschiebungsmaskenversion (PSM-Version (Phase ShiftMask Version) der Maske 845 sind verschiedene Merkmale in der Struktur, die auf der Phasenverschiebungsmaske gebildet sind, derart konfiguriert, dass sie eine geeignete Phasendifferenz aufweisen, um die Auflösung und Bildgebungsqualität zu verbessern. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine gedämpfte PSM oder eine wechselnde PSM sein. Die Maske(n), die durch die Maskenproduktion 844 erzeugt wird/werden, wird/werden bei einer Vielfalt an Prozessen verwendet. Zum Beispiel wird/werden solch(e) (eine) Maske(n) in einem Ionenimplantierungsprozess zum Herstellen verschiedener dotierter Regionen in dem Halbleiterwafer 853 in einem Ätzprozess zum Herstellen verschiedener Ätzregionen in dem Halbleiterwafer 853 und/oder in anderen geeigneten Prozessen verwendet.
  • Der IC-Produzent 850 ist ein IC-Produktionsunternehmen, das eine oder mehrere Herstellungseinrichtungen zum Produzieren einer Vielfalt an verschiedenen IC-Produkten aufweist. In einigen Ausführungsformen ist der IC-Produzent 850 eine Halbleiter-Foundry. Zum Beispiel kann eine Herstellungseinrichtung für die Front-End-Produktion einer Vielzahl von IC-Produkten (Front-end-of-line-Produktion (FEOL-Produktion)) vorhanden sein, während eine zweite Herstellungseinrichtung die Back-End-Produktion für die Verschaltung und das Packen der IC-Produkte (Back-end-of-line-Produktion (BEOL-Produktion)) bereitstellen kann, und kann eine dritte Herstellungseinrichtung andere Dienstleistungen für das Foundry-Unternehmen bieten.
  • Der IC-Produzent 850 weist Waferproduktionswerkzeuge 852 auf, die konfiguriert sind, um verschiedene Herstellungsoperationen bei dem Halbleiterwafer 853 durchzuführen, so dass die IC-Vorrichtung 860 gemäß der/den Masken(n), z. B. der Maske 845, produziert wird. In verschiedenen Ausführungsformen umfassen die Produktionswerkzeuge 852 einen oder mehrere eines Wafersteppers, eines Ionenimplantierers, eines Photoresistbeschichters, einer Prozesskammer, z. B. eine CVD-Kammer oder ein LPCVD-Ofen, eines CMP-Systems, eines Plasmaätzsystems, eines Waferreinigungssystems oder eines anderen Herstellungsgeräts, das in der Lage ist, einen oder mehrere geeignete Herstellungsprozesse durchzuführen, wie hierin erörtert wird.
  • Der IC-Produzent 850 verwendet (eine) Maske(n) 845, die durch das Maskenhaus 830 produziert werden, um die IC-Vorrichtung 860 zu produzieren. Somit verwendet der IC-Produzent 850 zumindest indirekt das IC-Design-Layoutdiagramm 822, um die IC-Vorrichtung 860 zu produzieren. In einigen Ausführungsformen wird der Halbleiterwafer 853 durch den IC-Produzenten 850 unter Verwendung von (einer) Maske(n) 845 produziert, um die IC-Vorrichtung 860 zu bilden. In einigen Ausführungsformen umfasst die IC-Produktion das Durchführen von einer oder mehreren lithographischen Belichtungen basierend zumindest indirekt auf dem IC-Design-Layoutdiagramm 822. Der Halbleiterwafer 853 weist ein Siliziumsubstrat oder ein anderes geeignetes Substrat, auf dem Materialschichten gebildet sind, auf. Der Halbleiterwafer 853 weist ferner einzelne oder mehrere von verschiedenen dotierten Regionen, dielektrischen Merkmalen, Mehrfachebenenverschaltungen und dergleichen (die in folgenden Herstellungsschritten gebildet werden) auf.
  • Details bezüglich eines Systems zur Herstellung einer integrierten Schaltung (IC) (z. B. das System 800 von 8) und eines IC-Herstellungsflusses, der damit verknüpft ist, sind z. B. in dem US-Patent US 9 256 709 B2 , das am 9. Februar 2016 erteilt wurde, in der US-Veröffentlichung US 2015 / 0 278 429 A1 , die am 1. Oktober 2015 veröffentlicht wurde, in der US-Veröffentlichung US 2014 / 0 040 838 A1 , die am 6. Februar 2014 veröffentlicht wurde, und in dem US-Patent US 7 260 442 B2 , das am 21. August 2007 erteilt wurde, zu finden.
  • In einigen Ausführungsformen weist eine IC-Vorrichtung unter anderem eine Gate-Struktur, die eine Isolationsschicht seitlich benachbart zu einer Gate-Elektrode aufweist, einen Transistor, der eine erste S/D-Struktur, eine zweite S/D-Struktur und einen Kanal, der sich durch die Gate-Elektrode erstreckt, aufweist, eine dritte S/D-Struktur, die über der ersten S/D-Struktur liegt, eine vierte S/D-Struktur, die über der zweiten S/D-Struktur liegt, und eine leitfähige Struktur, die über der Isolationsschicht liegt und konfiguriert ist, um die dritte S/D-Struktur elektrisch mit der vierten S/D-Struktur zu verbinden, auf. In einigen Ausführungsformen ist eine obere Fläche der Isolationsschicht koplanar mit einer oberen Fläche der Gate-Elektrode. In einigen Ausführungsformen ist die Gate-Elektrode seitlich benachbart zu der Isolationsschicht auf zwei Seiten der Isolationsschicht. In einigen Ausführungsformen berührt die leitfähige Struktur direkt die Isolationsschicht und jede der dritten und der vierten S/D-Region. In einigen Ausführungsformen ist eine Abmessung der Isolationsschicht entlang einer Länge der leitfähigen Struktur ungefähr dieselbe wie eine Abmessung der Gate-Elektrode entlang des Kanals. In einigen Ausführungsformen ist jede der dritten und der vierten S/D-Struktur seitlich benachbart zu der Isolationsschicht. In einigen Ausführungsformen weist die IC-Vorrichtung einen ersten Kanalabschnitt zwischen der dritten S/D-Struktur und der Isolationsschicht und einen zweiten Kanalabschnitt zwischen der vierten S/D-Struktur und der Isolationsschicht auf. In einigen Ausführungsformen weist die IC-Vorrichtung eine Gate-Durchkontaktierung auf, die über der Gate-Elektrode liegt und elektrisch mit dieser verbunden ist. In einigen Ausführungsformen ist der Transistor ein NMOS-Transistor.
  • In einigen Ausführungsformen umfasst ein Verfahren zum Herstellen einer IC-Vorrichtung unter anderem das Erzeugen einer Aussparung durch Entfernen mindestens eines Abschnitts eines Kanals eines ersten Transistors und eines Abschnitts einer Gate-Elektrode, wobei die Gate-Elektrode dem ersten Transistor und einem darunter liegenden zweiten Transistor gemeinsam ist, das Füllen der Aussparung mit einem dielektrischen Material, um eine Isolationsschicht zu bilden, und das Konstruieren einer Schlitzdurchkontaktierung, die über der Isolationsschicht liegt. In einigen Ausführungsformen umfasst das Erzeugen der Aussparung das Erzeugen der Aussparung zwischen der ersten und der zweiten S/D-Struktur des ersten Transistors und umfasst das Verfahren ferner das Konstruieren von S/D-Durchkontaktierungen auf jeder der S/D-Strukturen und benachbart zu der Schlitzdurchkontaktierung. In einigen Ausführungsformen umfasst das Verfahren das Abscheiden eines dielektrischen Materials, das über jeder der Schlitzdurchkontaktierung und der S/D-Durchkontaktierungen liegt. In einigen Ausführungsformen umfasst das Entfernen des mindestens einen Abschnitts des Kanals des ersten Transistors das Entfernen des gesamten Kanals. In einigen Ausführungsformen umfasst das Verfahren das Bilden des Kanals des ersten Transistors, der über einem Kanal des zweiten Transistors liegt, wobei das Bilden des Kanals des ersten Transistors Teil einer Operation ist, die das Bilden eines Kanals eines dritten Transistors benachbart zu dem ersten Transistor umfasst.
  • In einigen Ausführungsformen umfasst ein Verfahren zum Erzeugen eines IC-Layout-Diagramms unter anderem das Überlappen einer Kanalregion eines oberen Transistors eines CFET in einem IC-Layout mit einer Gate-Region des CFET, wodurch eine Kanalüberlappungsregion definiert wird, das Positionieren einer Isolationsregion in dem IC-Layout, wobei die Isolationsregion die gesamte Überlappungsregion umfasst, das Kreuzen der Isolationsregion mit einer leitfähigen Region und das Erzeugen eines IC-Layout-Diagramms basierend auf dem IC-Layout. In einigen Ausführungsformen umfasst das Definieren der Kanalüberlappungsregion das Definieren der Kanalüberlappungsregion zwischen der ersten und der zweiten S/D-Region und umfasst das Kreuzen der Isolationsregion mit der leitfähigen Region das Überlappen jeder der S/D-Regionen mit der leitfähigen Region. In einigen Ausführungsformen umfasst das Kreuzen der Isolationsregion mit der leitfähigen Region das Überlappen der Isolationsregion mit einer Gate-Durchkontaktierungsregion der leitfähigen Region und umfasst das Überlappen jeder der S/D-Regionen mit der leitfähigen Region das Überlappen jeder der S/D-Regionen mit einer S/D-Durchkontaktierungsregion benachbart zu der Gate-Durchkontaktierungsregion. In einigen Ausführungsformen umfasst das Kreuzen der Isolationsregion mit der leitfähigen Region das Überlappen der Kanalregion mit der leitfähigen Region. In einigen Ausführungsformen umfasst das Positionieren der Isolationsregion, dass die Isolationsregion eine Breite aufweist, die einer Breite der Überlappungsregion entspricht. In einigen Ausführungsformen umfasst das Verfahren das Überlappen der Gate-Region mit einer Gate-Durchkontaktierungsregion, wobei die Gate-Durchkontaktierungsregion von der Kanalüberlappungsregion verschoben ist.

Claims (20)

  1. IC-Vorrichtung (100, 100A-C, 300, 860), die Folgendes aufweist: eine Gate-Struktur (110), die eine Isolationsschicht (114) seitlich benachbart zu einer Gate-Elektrode (112) aufweist; einen Transistor, der eine erste Source/Drain-Struktur, S/D-Struktur (122, 124), eine zweite S/D-Struktur (122, 124) und einen Kanal (126), der sich durch die Gate-Elektrode (112) erstreckt, aufweist; eine dritte S/D-Struktur (132, 134), die über der ersten S/D-Struktur (122, 124) liegt; eine vierte S/D-Struktur (132, 134), die über der zweiten S/D-Struktur (122, 124) liegt; einen ersten Kanalabschnitt (136A, 136B) zwischen der dritten S/D-Struktur (132, 134) und der Isolationsschicht (114); einen zweiten Kanalabschnitt (136A, 136B) zwischen der vierten S/D-Struktur (132, 134) und der Isolationsschicht (114); und eine leitfähige Struktur (138), die über der Isolationsschicht (114) liegt und konfiguriert ist, um die dritte S/D-Struktur (132, 134) elektrisch mit der vierten S/D-Struktur (132, 134) zu verbinden.
  2. IC-Vorrichtung (100, 100A-C, 300, 860) nach Anspruch 1, wobei eine obere Fläche der Isolationsschicht (114) koplanar mit einer oberen Fläche der Gate-Elektrode (112) ist.
  3. IC-Vorrichtung (100, 100A-C, 300, 860) nach Anspruch 1 oder 2, wobei die Gate-Elektrode (112) seitlich benachbart zu der Isolationsschicht (114) auf zwei Seiten der Isolationsschicht (114) ist.
  4. IC-Vorrichtung (100, 100A-C, 300, 860) nach einem der vorherigen Ansprüche, wobei die leitfähige Struktur (138) die Isolationsschicht (114) und jede der dritten und der vierten S/D-Struktur (132, 134) direkt berührt.
  5. IC-Vorrichtung (100, 100A-C, 300, 860) nach einem der vorherigen Ansprüche, wobei eine Abmessung der Isolationsschicht (114) entlang einer Länge der leitfähigen Struktur (138) ungefähr gleich einer Abmessung der Gate-Elektrode (112) entlang des Kanals (126) ist.
  6. IC-Vorrichtung (100, 100A-C, 300, 860) nach einem der vorherigen Ansprüche, wobei jede der dritten und der vierten S/D-Struktur (132, 134) seitlich benachbart zu der Isolationsschicht (114) ist.
  7. IC-Vorrichtung (100, 100A-C, 300, 860) nach einem der vorherigen Ansprüche, wobei sich leitfähige Struktur in eine erste Richtung erstreckt und wobei der erste und der zweite Kanalabschnitt (136A, 136B) in der ersten Richtung fluchten.
  8. IC-Vorrichtung (100, 100A-C, 300, 860) nach einem der vorherigen Ansprüche, die ferner eine Gate-Durchkontaktierung (116) aufweist, die über der Gate-Elektrode (112) liegt und elektrisch mit dieser verbunden ist.
  9. IC-Vorrichtung (100, 100A-C, 300, 860) nach einem der vorherigen Ansprüche, wobei der Transistor ein NMOS-Transistor ist.
  10. Verfahren (200) zum Herstellen einer IC-Vorrichtung (100, 100A-C, 300, 860), wobei das Verfahren (200) Folgendes umfasst: Erzeugen einer Aussparung (114R) durch Entfernen mindestens eines Abschnitts eines Kanals (136) eines ersten Transistors und eines Abschnitts einer Gate-Elektrode (112), wobei die Gate-Elektrode (112) dem ersten Transistor und einem darunter liegenden zweiten Transistor gemeinsam ist, wobei das Erzeugen der Aussparung (114R) das Erzeugen der Aussparung (114R) zwischen einer ersten und einer zweiten Source/Drain-Struktur, S/D-Struktur (132, 134), des ersten Transistors umfasst, um die erste und die zweite S/D-Struktur voneinander zu isolieren und im zweiten Transistor einen Kanal zu behalten, der sich durch die Gate-Elektrode erstreckt; Füllen der Aussparung (114R) mit einem dielektrischen Material, um eine Isolationsschicht (114) zu bilden; Konstruieren einer Schlitzdurchkontaktierung (138VG), die über der Isolationsschicht (114) liegt; und Konstruieren von S/D-Durchkontaktierungen (138SD2, 138SD4) auf jeder der S/D-Strukturen (132, 134) und benachbart zu der Schlitzdurchkontaktierung (138V).
  11. Verfahren (200) nach Anspruch 10, wobei das Erzeugen einer Aussparung ein Auftrennen des Kanals (136) in zwei elektrisch isolierte Kanalabschnitte (136A, 136B) umfasst.
  12. Verfahren (200) nach Anspruch 10, ferner umfassend das Abscheiden eines dielektrischen Materials (138D), das jeweils über der Schlitzdurchkontaktierung (138V) und den S/D-Durchkontaktierungen (138SD2, 138SD4) liegt.
  13. Verfahren (200) nach einem der Ansprüche 10 bis 12, wobei das Entfernen des mindestens einen Abschnitts des Kanals (126) des ersten Transistors das Entfernen des gesamten Kanals (126) umfasst.
  14. Verfahren (200) nach einem der Ansprüche 10 bis 13, ferner umfassend das Bilden des Kanals (126) des ersten Transistors, der über einem Kanal (126) des zweiten Transistors liegt, wobei das Bilden des Kanals (126) des ersten Transistors Teil einer Operation ist, die das Bilden eines Kanals (126) eines dritten Transistors benachbart zu dem ersten Transistor umfasst.
  15. Verfahren (400) zum Erzeugen eines IC-Layout-Diagramms (500, 600A-C) für eine IC-Vorrichtung, welche CFETs aufweist, wobei ein CFET eine komplementäre Feldeffekttransistor-Vorrichtung ist, bei welcher ein oberer FET über einem unteren FET in einer Stapelkonfiguration einschließlich einer gemeinsamen Gate-Elektrode liegt, wobei das Verfahren (400) zum Bereitstellen zumindest eines abgeänderten CFETs Folgendes umfasst: Überlappen einer Kanalregion (536) eines oberen Transistors eines CFET (100) in einem IC-Layout mit einer Gate-Region (512) des CFET (100), wodurch eine Kanalüberlappungsregion (500CO) definiert wird, wobei das Definieren der Kanalüberlappungsregion (500CO) das Definieren der Kanalüberlappungsregion (500CO) zwischen einer ersten und einer zweiten Source/Drain-Region, S/D-Region (532, 534), des oberen Transistors (532, 534) umfasst; Positionieren einer Isolationsregion (514) in dem IC-Layout, wobei die Isolationsregion (514) die gesamte Überlappungsregion (500CO) umfasst; Kreuzen der Isolationsregion (514) mit einer leitfähigen Region (538), wobei das Kreuzen der Isolationsregion (514) mit der leitfähigen Region (538) das Überlappen jeder der S/D-Regionen des oberen Transistors (532, 534) mit der leitfähigen Region (538) umfasst; und Erzeugen eines IC-Layout-Diagramms (500, 600A-C) basierend auf dem IC-Layout, wobei zumindest ein abgeänderter CFET als ein unterer Transistor und eine Brücke konfiguriert ist.
  16. Verfahren (400) nach Anspruch 15, wobei sich die Kanalregion in einer ersten Richtung erstreckt und sie die Gate-Region in eine zweite Richtung erstreckt, die senkrecht zu der ersten Richtung ist.
  17. Verfahren (400) nach Anspruch 15, wobei das Verfahren bei zumindest einem anderen abgeänderten CFET das Überlappen der S/D-Regionen des unteren Transistors mit jeweils einer S/D-Durchkontaktierungsregion (616A, 616B) und mit einer weiteren leitfähigen Region (641) umfasst, die sie verbindet.
  18. Verfahren (400) nach einem der Ansprüche 15 bis 17, wobei das Kreuzen der Isolationsregion (514) mit der leitfähigen Region (538) das Überlappen der Kanalregion (536) mit der leitfähigen Region (538) umfasst.
  19. Verfahren (400) nach einem der Ansprüche 15 bis 18, wobei das Positionieren der Isolationsregion (514) umfasst, dass die Isolationsregion (514) eine Breite aufweist, die einer Breite der Überlappungsregion entspricht.
  20. Verfahren (400) nach einem der Ansprüche 15 bis 19, ferner umfassend das Überlappen der Gate-Region (512) mit einer Gate-Durchkontaktierungsregion (516), wobei die Gate-Durchkontaktierungsregion (516) von der Kanalüberlappungsregion (500C) verschoben ist.
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