CN107431074B - 半导体存储器 - Google Patents
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Abstract
本发明实施方式的半导体存储器具备：第1及第2半导体柱，在第1方向延伸，并且沿着相对于所述第1方向交叉的第2方向排列；第1及第2配线，设置在所述第1半导体柱与所述第2半导体柱之间，并且在相对于所述第1方向及所述第2方向这两者交叉的第3方向延伸；第1电极，设置在所述第1半导体柱与所述第1配线之间；第2电极，设置在所述第2半导体柱与所述第2配线之间；第3及第4配线，在所述第2方向延伸，并且分别通过所述第1半导体柱的正上方区域及第2半导体柱的正上方区域这两者；第1接触件，相接于所述第1半导体柱，并且连接在所述第3配线；以及第2接触件，相接于所述第2半导体柱，并且连接在所述第4配线。
Description
技术领域
实施方式涉及一种半导体存储器。
背景技术
一直以来，NAND闪存通过平面构造的细微化使集成度增加，能够降低位成本，但平面构造的细微化正不断接近极限。因此，近年来，提出一种在上下方向积层存储单元的技术。但是，这种积层型存储器在制造容易性及产品可靠性上成为问题。
背景技术文献
专利文献
专利文献1：日本专利特开2013-182949号公报
发明内容
[发明要解决的问题]
实施方式的目的在于提供一种制造容易且可靠性高的半导体存储器。
[解决问题的技术手段]
实施方式的半导体存储器具备：第1及第2半导体柱，在第1方向延伸，并且沿着相对于所述第1方向交叉的第2方向排列；第1及第2配线，设置在所述第1半导体柱与所述第2半导体柱之间，并且在相对于所述第1方向及所述第2方向这两者交叉的第3方向延伸；第1电极，设置在所述第1半导体柱与所述第1配线之间；第2电极，设置在所述第2半导体柱与所述第2配线之间；第3及第4配线，在所述第2方向延伸，并且分别通过所述第1半导体柱的正上方区域及第2半导体柱的正上方区域这两者；第1接触件，相接于所述第1半导体柱，并且连接在所述第3配线；以及第2接触件，相接于所述第2半导体柱，并且连接在所述第4配线。
附图说明
图1(a)是表示第1实施方式的半导体存储器的俯视图，图1(b)是图1(a)所示的A-A'线的剖视图。
图2(a)是相当于图1(a)的区域A的局部放大剖视图，图2(b)是表示图1(b)的区域B的局部放大剖视图。
图3是表示第1实施方式的半导体存储器的接触件周边的立体图。
图4(a)是表示第1实施方式的半导体存储器的制造方法的剖视图，图4(b)是图4(a)所示的A-A'线的剖视图。
图5(a)是表示第1实施方式的半导体存储器的制造方法的剖视图，图5(b)是图5(a)所示的A-A'线的剖视图。
图6(a)是表示第1实施方式的半导体存储器的制造方法的剖视图，图6(b)是图6(a)所示的A-A'线的剖视图。
图7(a)是表示第1实施方式的半导体存储器的制造方法的剖视图，图7(b)是图7(a)所示的A-A'线的剖视图。
图8是表示第1实施方式的半导体存储器的制造方法的剖视图。
图9是表示第1实施方式的半导体存储器的制造方法的剖视图。
图10是表示第1实施方式的半导体存储器的制造方法的剖视图。
图11是表示第1实施方式的半导体存储器的制造方法的剖视图。
图12是表示第1实施方式的半导体存储器的制造方法的剖视图。
图13是表示第1实施方式的半导体存储器的制造方法的剖视图。
图14是表示第1实施方式的半导体存储器的制造方法的剖视图。
图15(a)是表示第2实施方式的半导体存储器的俯视图，图15(b)是图15(a)所示的A-A'线的剖视图。
图16是表示第2实施方式的半导体存储器的接触件周边的立体图。
图17(a)是表示第3实施方式的半导体存储器的俯视图，图17(b)是图17(a)所示的A-A'线的剖视图。
图18是表示第4实施方式的半导体存储器的剖视图。
图19是表示第5实施方式的半导体存储器的剖视图。
图20是表示第5实施方式的半导体存储器的制造方法的剖视图。
具体实施方式
(第1实施方式)
首先，对第1实施方式进行说明。
图1(a)是表示本实施方式的半导体存储器的俯视图，图1(b)是图1(a)所示的A-A'线的剖视图。
图2(a)是相当于图1(a)的区域A的局部放大剖视图，图2(b)是表示图1(b)的区域B的局部放大剖视图。
图3是表示本实施方式的半导体存储器的接触件周边的立体图。
首先，对本实施方式的半导体存储器1的概略构成进行说明。
如图1(a)及图1(b)以及图3所示，在半导体存储器1中设置着硅衬底10。以下，为便于说明，在本说明书中，采用XYZ正交坐标系。将相对于硅衬底10的上表面平行并且相互正交的两个方向设为“X方向”及“Y方向”，将相对于上表面垂直的方向设为“Z方向”。在硅衬底10上，设置着多根硅柱21。硅柱21沿着X方向及Y方向呈矩阵状排列。各硅柱21的形状为在Z方向延伸的四角柱形。硅柱21的下端连接在硅衬底10。另外，硅柱21可越朝向下方即越接近硅衬底10则变得越细。
在硅柱21上设置着接触件22。接触件22包含例如钨(W)等金属。接触件22的形状例如为倒椭圆锥台形。即，接触件22的中心轴在Z方向延伸，并且从Z方向来看，接触件22的形状是以X方向为长径方向且以Y方向为短径方向的椭圆形。而且，接触件22的长径及短径越朝向下方则变得越小。接触件22的上表面22b及下表面22a均为椭圆形，并且下表面22a的面积小于上表面22b的面积，例如，上表面22b与下表面22a为相似形。接触件22的下表面22a的一部分相接于硅柱21上表面的一部分，由此，接触件22连接在硅柱21。
接触件22的下表面22a的长径、即X方向长度长于硅柱21的上表面的X方向长度。因此，在X方向上，接触件22的下表面从硅柱21的上表面朝X方向两侧突出。另一方面，接触件22的下表面22a的短径、即Y方向长度短于硅柱21的上表面的Y方向长度。因此，在Y方向上，接触件22的下表面22a仅相接于硅柱21的上表面的一部分。接触件22的下表面22a相接于硅柱21的上表面的Y方向的一侧区域，例如，相接于包含在X方向延伸的端缘的区域。并且，沿着X方向，接触件22在硅柱21的Y方向上的一侧端部上及另一侧端部上交替配置。
在接触件22上，设置着在X方向延伸的多条位线23。位线23由例如钨等金属形成。位线23的宽度、即Y方向长度为与接触件22上表面22b的短径、即Y方向长度相同程度。接触件22的上表面22b相接于位线23的下表面，由此，接触件22连接在位线23。
而且，在沿着X方向排列的硅柱21的每列，设置着两条位线23。相邻的两条位线23通过沿着X方向排列成一列的硅柱21的Y方向两端部的正上方区域。并且，各硅柱21经由1个接触件22连接在1条位线23。由此，在X方向上相邻的两个硅柱21连接在互不相同的位线23。换句话说，连接在相邻的两条位线23的两个接触件22在X方向及Y方向这两方向上配置在互不相同的位置。将这种接触件22的排列形态称为“双重错位”。
另外，图1(a)及图1(b)是表示装置概况的图，因此主要示意性描述若干导电部件，除此以外的部分简化描绘。而且，在图1(a)中，为了容易看清图，以二点划线表示位线23。进而，在图1(a)中，以灰色表示硅柱21。关于下述的图15(a)及图17(a)也相同。
而且，在硅衬底10上，设置着在Y方向延伸的多条字线25。如下所述，字线25由钨等金属形成。在沿着Y方向排列成一列的硅柱21的X方向两侧，字线25沿着Z方向排列成一列。并且，由沿着Y方向排列成一列的多根硅柱21与在其X方向两侧分别沿着Z方向排列成一列的多条字线25构成1个单位单元。换句话说，沿着X方向，交替排列着1根硅柱21与两条字线25。每若干个单位单元，便设置1根源极电极26。源极电极26的形状是沿着YZ平面扩展的板状，并且配置在相邻的两个单位单元间。源极电极26的下端连接在硅衬底10。
在各硅柱21与各字线25之间，设置着浮栅电极28。浮栅电极28的形状是在Y方向延伸的棒状。浮栅电极28是与周围绝缘且蓄积电荷的导电性部件，并且由例如多晶硅(Si)形成。
如下所述，硅柱21、字线25、源极电极26、浮栅电极28及位线23之间被绝缘材料填埋。
接下来，就半导体存储器1的各硅柱21与各字线25的交叉部分周边的构成，详细地进行说明。
如图2(a)及图2(b)所示，在硅柱21的周围，设置着隧道绝缘膜31。隧道绝缘膜31是当被施加处于半导体存储器1的驱动电压范围内的特定电压时流通隧道电流的膜，例如为单层硅氧化膜或者包含硅氧化层、硅氮化层及硅氧化层的三层膜。隧道绝缘膜31的形状是沿着硅柱21的侧面在Z方向延伸的管状。隧道绝缘膜31的一部分配置在硅柱21与浮栅电极28之间。
在字线25中，设置着包含例如钨的主体部25a及包含例如钛氮化物(TiN)的势垒金属层25b。主体部25a的形状是在Y方向延伸的带状。势垒金属层25b覆盖主体部25a的浮栅电极28侧的侧面、主体部25a的上表面及主体部25a的下表面。
而且，在字线25的浮栅电极28侧的侧面上、字线25的上表面上及下表面上，设置着阻断绝缘膜32。XZ截面的阻断绝缘膜41的形状是包围字线25的C字状。阻断绝缘膜32是即使被施加半导体存储器1的驱动电压范围内的电压，实质上也不流通电流的膜，例如为整体介电常数高于硅氧化物的介电常数的高介电常数膜。例如，阻断绝缘膜32的介电常数高于隧道绝缘膜31的介电常数。在阻断绝缘膜32中，从字线25侧依次积层包含铪氧化物(HfO2)的铪氧化层32a、包含硅氧化物(SiO2)的硅氧化层32b、包含铪硅氧化物(HfSiO)的铪硅氧化层32c。
在硅柱21中，设置着包含中心轴的本体部21a及覆盖本体部21a侧面的覆盖层21b。本体部21a及覆盖层21b互相接触。本体部21a的下端相接于硅衬底10，覆盖层21b的下端未与硅衬底10相接。在硅衬底10中被本体部21a所接触的部分，形成杂质扩散层10a。而且，在硅衬底10中被源极电极26所接触的部分，形成杂质扩散层10b。
在Z方向上相邻的阻断绝缘膜32间，设置着包含例如硅氧化物、并且在Y方向延伸的带状的层间绝缘膜35。而且，在X方向上相邻的字线25间、在X方向上相邻的阻断绝缘膜32间以及在X方向上相邻的层间绝缘膜35间的空间，且未设置硅柱21的空间，设置着包含例如硅氧化物且沿着YZ平面扩展的板状绝缘部件36。在X方向上相邻的绝缘部件36的间隔长于连接有被这些绝缘部件36所夹着的硅柱21的接触件22的下表面22a的X方向长度。进而，在Y方向上相邻的隧道绝缘膜31间，设置着包含例如硅氧化物的绝缘部件37。
在半导体存储器1中，在硅柱21与字线25的每个交叉部分，形成包含1个浮栅电极28的晶体管，该晶体管作为存储单元发挥功能。而且，在位线23与硅衬底10之间，连接着将多个存储单元串联连接而成的NAND串。
接下来，对本实施方式的半导体存储器的制造方法进行说明。
图4(a)～图7(b)是表示本实施方式的半导体存储器的制造方法的剖视图。
图4(b)是图4(a)所示的A-A'线的剖视图。其他图也相同。
图8～图14是表示本实施方式的半导体存储器的制造方法的剖视图。
首先，如图4(a)～图4(b)所示，准备硅衬底10。
其次，在硅衬底10上，交替积层包含例如硅氧化物的层间绝缘膜35、与包含例如硅氮化物的牺牲膜41，而形成积层体42。在积层体42上，形成包含例如硅氮化物或包含多晶硅的蚀刻终止膜43。
其次，如图5(a)及图5(b)所示，在蚀刻终止膜43及积层体42形成多个在Y方向延伸的存储槽45。使存储槽45贯通蚀刻终止膜43及积层体42，并且在存储槽45的底面使硅衬底10露出。其次，在存储槽45内，埋入包含例如硅氧化物的绝缘部件37。
其次，如图6(a)及图6(b)所示，在蚀刻终止膜43上，形成将在X方向延伸的线与间隙状图案沿着Y方向排列的掩模60。其次，通过以掩模60及蚀刻终止膜43为掩模实施RIE(Reactive Ion Etching，反应性离子蚀刻)等各向异性蚀刻，选择性去除绝缘部件37。由此，在存储槽45内形成存储孔46。硅衬底10在存储孔46的底面露出。其次，去除掩模60及蚀刻终止膜43。
其次，如图7(a)及图7(b)所示，经由存储孔46对牺牲膜41实施各向同性蚀刻。例如，实施使用热磷酸作为蚀刻剂的湿式蚀刻。由此，去除牺牲膜41露出在存储孔46的侧面的部分。其结果，在存储孔46的朝X方向的侧面形成凹部47。另外，以后说明的图8～图14是表示相当于图7(b)的区域C的区域。
其次，如图8所示，例如进行热氧化处理，在凹部47内的牺牲膜41的露出面上，形成包含硅氧化物的终止层49。另外，也可通过CVD(Chemical Vapor Deposition，化学气相沉积)法等，使硅氧化物沉积而形成终止层49。
其次，如图9所示，利用例如CVD法等使非晶硅沉积，而在存储孔46的内表面上形成硅膜51。硅膜51也埋入至凹部47内。
其次，如图10所示，对硅膜51实施回蚀，使硅膜51中的配置在凹部47内的部分保留，并且去除配置在凹部47外部的部分。由此，硅膜51在Z方向上被每个牺牲膜41分断。
其次，如图11所示，利用例如CVD法等使硅氧化物沉积，并在存储孔46的内表面上形成隧道绝缘膜31。其次，利用CVD法等使非晶硅沉积，而在隧道绝缘膜31上形成覆盖层21b。此时，使覆盖层21b不埋入整个存储孔46。
其次，对覆盖层21b及隧道绝缘膜31实施RIE等各向异性蚀刻。由此，从存储孔46的底面上去除覆盖层21b及隧道绝缘膜31，而露出硅衬底10。另外，此时，隧道绝缘膜31中的配置在存储孔46侧面上的部分受覆盖层21b保护，因此不易因各向异性蚀刻而受到损伤。其次，对整面离子注入砷(As)、磷(P)等杂质。由此，在硅衬底10的存储孔46的底面开口的部分形成杂质扩散层10a。
其次，利用CVD法等使非晶硅沉积，将本体部21a埋入至存储孔46内。本体部21a的下端接触于硅衬底10的杂质扩散层10a。由覆盖层21b及本体部21a形成硅柱21。
其次，如图12所示，实施例如RIE，在积层体42的存储槽46间的部分，形成在Y方向延伸的狭缝53。使狭缝53贯通积层体42。其次，经由狭缝53，对牺牲膜41(参照图11)，实施以终止层49为终止点的各向同性蚀刻。例如，实施使用热磷酸作为蚀刻剂的湿式蚀刻。由此，去除牺牲膜41，在狭缝53的侧面形成在Y方向延伸的凹部54。在凹部54的里侧表面，露出终止层49。
其次，如图13所示，经由狭缝53及凹部54，通过实施例如使用DHF(dilutedhydrofluoric acid，稀释氢氟酸)作为蚀刻剂的湿式蚀刻，而从凹部54里侧表面上去除包含硅氧化物的终止层49(参照图12)。由此，在凹部54的里侧表面露出硅膜51。此时，也去除包含硅氧化物的层间绝缘膜35的一部分，扩大凹部54的Z方向长度。
其次，如图14所示，通过经由狭缝53及凹部54使铪硅氧化物(HfSiO)沉积而形成铪硅氧化层32c，通过使硅氧化物(SiO2)沉积而形成硅氧化层32b，通过使铪氧化物(HfO2)沉积而形成铪氧化层32a。由此，在狭缝53及凹部54的内表面上，形成阻断绝缘膜32。此时，使阻断绝缘膜32不埋入整个凹部54内。
其次，经由狭缝53及凹部54，利用例如CVD法使钛氮化物(TiN)沉积。由此，在阻断绝缘膜32的侧面上形成势垒金属层25b。其次，在狭缝53及凹部54内，利用例如CVD法使钨沉积。由此，在势垒金属层25b的侧面上形成主体部25a。主体部25a埋入至整个凹部54内。以这样的方式，在狭缝53内及凹部54内，形成包含势垒金属层25b及主体部25a的字线25。
其次，如图2(a)及图2(b)所示，经由狭缝53回蚀字线25。由此，使字线25的配置在凹部54内的部分保留，并且去除配置在凹部54外部的部分。其次，经由狭缝53回蚀阻断绝缘膜32。由此，使阻断绝缘膜32的配置在凹部54内的部分保留，并且去除配置在凹部54外部的部分。由此，阻断绝缘膜32也被每个凹部54分断。其次，通过使硅氧化物沉积而将绝缘部件36埋入至狭缝53内。
其次，如图1(a)及图1(b)所示，在一部分绝缘部件36内，形成在Y方向延伸并且到达硅衬底10的狭缝。其次，通过对整面离子注入砷或磷等杂质，而在硅衬底10的在狭缝底面露出的部分形成杂质扩散层10b。其次，在该狭缝内埋入例如钨等导电性材料，而形成源极电极26。源极电极26接触于硅衬底10的杂质扩散层10b。
以这样的方式，在硅衬底10上形成积层构造体70。在积层构造体70内，将在Z方向延伸的多根硅柱21沿着X方向及Y方向呈矩阵状排列，在硅柱21间，将在Y方向延伸的多条字线25沿着X方向及Z方向呈矩阵状排列，在硅柱21与字线25之间配置着浮栅电极28。而且，在积层构造体70内，配置沿着YZ平面扩展且下端连接在硅衬底10的源极电极26。在积层构造体70的上表面露出硅柱21的上表面。
其次，在积层构造体70上形成层间绝缘膜71，在层间绝缘膜71形成接触孔72。接触孔72针对每根硅柱21形成，并且整体配置成错位状。即，沿着Y方向排列成一列的多个接触孔72形成在沿着Y方向排列成一列的多根硅柱21的Y方向一端部的正上方区域。而且，从该接触孔72的列观察属于相邻列的接触孔72形成在各硅柱21的Y方向另一端部的正上方区域。其次，例如，在接触孔72的内表面上形成包含钛氮化物的势垒金属层(未图示)，并且将钨等金属材料埋入至接触孔72内，由此在接触孔72内形成接触件22。各接触件22的下表面相接于各硅柱21的上表面，而将各接触件22连接在硅柱21。
其次，在层间绝缘膜71及接触件22上，形成在X方向延伸的多条位线23。此时，相邻的两条位线23通过各硅柱21的Y方向两端部的正上方区域。由此，各位线23连接在沿着X方向排列成一列的接触件22。其结果，各位线23经由接触件22连接在沿着X方向每隔1个配置的硅柱21上。以后经过一般步骤来制造本实施方式的半导体存储器1。
接下来，就本实施方式的效果进行说明。
根据本实施方式，可将Y方向上的硅柱21的排列周期设为位线23的排列周期的两倍。因此，在用以形成硅柱21的纵横比高的加工中，能放宽加工条件。具体来说，在图6所示的步骤中，可将掩模60的线与间隙排列周期设为位线23的排列周期的两倍，因此掩模60的形成以及以掩模60为掩模的各向异性蚀刻变得容易。
而且，在本实施方式中是使接触件22呈错位状排列，因此与使接触件22沿着X方向及Y方向呈矩阵状排列的情况相比，能延长接触件22间的距离。由此，能容易形成接触件22，并且抑制接触件22彼此短路。
进而，在本实施方式中，使在X方向上相邻的绝缘部件36的间隔长于连接有被这些绝缘部件36所夹着的硅柱21的接触件22的下表面22a的X方向长度。由此，能抑制配置在源极电极26附近的接触件22接触于源极电极26。
进而，而且，在本实施方式的半导体存储器1中，将共用1条字线25的多个存储单元设为1页，并且以页为单位进行数据的写入动作或读取动作。因此，当对连接在所选择的存储单元的位线23施加特定电位时，对其相邻两侧的位线23施加固定电位。由此，可由已施加有固定电位的位线23夹着要施加特定电位的位线23，以进行电磁屏蔽。其结果，能抑制随着所选择的位线23的电位变化而产生噪声，并且能降低外部电场变化对选择的位线23带来的影响。因此，半导体存储器1的动作稳定。
(第2实施方式)
接下来，对第2实施方式进行说明。
图15(a)是表示本实施方式的半导体存储器的俯视图，图15(b)是图15(a)所示的A-A'线的剖视图。
图16是表示本实施方式的半导体存储器的接触件周边的立体图。
如图15(a)及图15(b)所示，本实施方式的半导体存储器2与所述第1实施方式的半导体存储器1(参照图1(a)及图1(b))相比，在由隧道绝缘膜31包围的空间内设置着在Z方向延伸的绝缘部件81。硅柱21的下端部除外的部分由绝缘部件81分割成在X方向隔开的两个部分21d。两个部分21d是下端部彼此连接而连接在硅衬底10，并且上端部连接在同一接触件22。另外，硅柱21的下端部也可被分割成两个部分。但是，在该情况下，也是各部分的上端部连接在同一接触件22。
根据本实施方式，硅柱21针对每条字线25被分割成两个部分21d，因此可将每个形成在部分21d与字线25的最接近部分的存储单元与形成在同一硅柱21的X方向相反侧的存储单元分离。由此，更进一步提高动作的稳定性。
本实施方式中除所述以外的构成、制造方法、动作及效果，均与所述第1实施方式相同。
(第3实施方式)
接下来，对第3实施方式进行说明。
图17(a)是表示本实施方式的半导体存储器的俯视图，图17(b)是图17(a)所示的A-A'线的剖视图。
如图17(a)及图17(b)所示，在本实施方式的半导体存储器3中，对沿着X方向排列成一列的硅柱21，设置有在Y方向上取互不相同的3个位置的多个接触件22。而且，以通过沿着X方向排列成一列的硅柱21的正上方区域的方式，设置3条位线23。因此，Y方向上的硅柱21的排列周期及接触件22的排列周期是位线23的排列周期的3倍。以下，将这种接触件22的排列形态称为“三重错位”。
更具体来说，当沿着X方向连续排列3根硅柱21_1～21_3时，在硅柱21_1的Y方向上一端部的正上方区域设置接触件22_1，并以通过其正上方区域的方式，设置在X方向延伸的位线23_1。由此，硅柱21_1经由接触件22_1连接在位线23_1。
而且，在硅柱21_2的Y方向中央部的正上方区域设置接触件22_2，并以通过其正上方区域的方式，设置位线23_2。由此，硅柱21_2经由接触件22_2连接在位线23_2。
进而，在硅柱21_3的Y方向上另一端的正上方区域设置接触件22_3，并以通过其正上方区域的方式，设置位线23_3。由此，硅柱21_3经由接触件22_3连接在位线23_3。并且，沿着X方向及Y方向重复排列这种基本单位构成。
接下来，对本实施方式的效果进行说明。
根据本实施方式，可将Y方向上的硅柱21的排列周期设为位线23的排列周期的3倍。由此，与所述第1实施方式相比，能进一步容易地实现用以形成硅柱21的纵横比高的加工。而且，接触件22间的间隔也能进一步扩大。
本实施方式中除所述以外的构成、制造方法、动作及效果，均与所述第1实施方式相同。
(第4实施方式)
接下来，对第4实施方式进行说明。
图18是表示本实施方式的半导体存储器的剖视图。
如图18所示，在本实施方式的半导体存储器4中，在硅衬底10与硅柱21之间，设置着单元源极线15。在单元源极线15中，依次积层例如多晶硅层15a、钨层15b、多晶硅层15c。并且，硅柱21的下端及源极电极26的下端连接在单元源极线15而非硅衬底10。在硅衬底10与单元源极线15之间设置包含例如硅氧化物的绝缘膜11。利用绝缘膜11，将单元源极线15与硅衬底10绝缘。
本实施方式中除所述以外的构成、制造方法、动作及效果，均与所述第1实施方式相同。
(第5实施方式)
接下来，对第5实施方式进行说明。
图19是表示本实施方式的半导体存储器的剖视图。
如图19所示，在本实施方式的半导体存储器5中，在硅衬底10与硅柱21之间，设置着硅外延层12。而且，在硅外延层12的X方向两侧，未设置浮栅电极28，而仅设置1段字线25a。X方向上的字线25a的宽度为另一段字线25与浮栅电极28的合计宽度。
接下来，对本实施方式的半导体存储器的制造方法进行说明。
图20是表示本实施方式的半导体存储器的制造方法的剖视图。
首先，实施图4～图6所示的步骤。
其次，如图20所示，以硅衬底10为种形成硅外延层12。此时，将硅外延层12上表面的位置设为从下而上为第1段牺牲膜41与第2段牺牲膜41之间的位置。由此，在存储孔46的下部，不会形成最下段的凹部47，也不会形成最下段的浮栅电极28。另一方面，最下段的凹部54到达至硅外延层12。
以后能利用与所述第1实施方式相同的方法来制造本实施方式的半导体存储器5。
本实施方式中除所述以外的构成、制造方法、动作及效果，均与所述第1实施方式相同。
另外，在所述第1～第5实施方式中，表示双重错位与三重错位的例子，但本发明不限定于此，可为四重错位以上。当将n设为2以上的整数时，“n重错位”的半导体存储器的构成能如下般表现。
即，在n重错位的半导体存储器中，在沿着X方向排列成一列的n根硅柱21上设置n个接触件22，这些n个接触件22的Y方向上的位置互不相同。而且，在X方向延伸的n条位线23全部通过各硅柱21的正上方区域。并且，各硅柱21经由各接触件22连接在各位线23。
根据以上说明的实施方式，能实现制造容易并且可靠性高的半导体存储器。
以上，说明了本发明的若干实施方式，但这些实施方式均作为例子而提出，並非意图限定发明的范围。这些新颖的实施方式能以其他各种方式实施，并且能在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且也包含在权利要求书所记载的发明及其等效发明的范围内。而且，所述各实施方式能互相组合而实施。
Claims (16)
1.一种半导体存储器，其特征在于具备：
第1及第2半导体柱，在第1方向延伸，并且沿着相对于所述第1方向交叉的第2方向排列；
第1及第2配线，设置在所述第1半导体柱与所述第2半导体柱之间，并且在相对于所述第1方向及所述第2方向这两者交叉的第3方向延伸；
第1电极，设置在所述第1半导体柱与所述第1配线之间；
第2电极，设置在所述第2半导体柱与所述第2配线之间；
第3及第4配线，在所述第2方向延伸，并且分别通过所述第1半导体柱的正上方区域及第2半导体柱的正上方区域这两者；
第1接触件，相接于所述第1半导体柱，并且连接在所述第3配线；以及
第2接触件，相接于所述第2半导体柱，并且连接在所述第4配线；且
在所述第1配线与所述第2配线之间，设置有与所述第1配线及所述第2配线相接的绝缘部件。
2.根据权利要求1所述的半导体存储器，其特征在于：在所述第2方向及所述第3方向上，所述第1接触件的位置与所述第2接触件的位置互不相同。
3.根据权利要求1所述的半导体存储器，其特征在于：所述第1接触件的所述第2方向长度长于所述第3方向长度。
4.根据权利要求1所述的半导体存储器，其特征在于：所述第2方向上的所述第1接触件的长度长于所述第2方向上的所述第1半导体柱的长度。
5.根据权利要求1所述的半导体存储器，其特征在于：所述第3方向上的所述第1接触件的长度短于所述第3方向上的所述第1半导体柱的长度。
6.根据权利要求1所述的半导体存储器，其特征在于具备：
第3半导体柱，在所述第1方向延伸，并且从所述第1半导体柱来看配置在所述第3方向；
第4半导体柱，在所述第1方向延伸，并且从所述第2半导体柱来看配置在所述第3方向；
第3电极，设置在所述第3半导体柱与所述第1配线之间；
第4电极，设置在所述第4半导体柱与所述第2配线之间；
第5及第6配线，在所述第2方向延伸，并且分别通过所述第3半导体柱的正上方区域及第4半导体柱的正上方区域这两者；
第3接触件，相接于所述第3半导体柱，并且连接在所述第5配线；以及
第4接触件，相接于所述第4半导体柱，并且连接在所述第6配线。
7.根据权利要求1所述的半导体存储器，其特征在于：
所述第1半导体柱具有在所述第2方向隔开并且上端部连接在所述第1接触件的两个部分；
所述第2半导体柱具有在所述第2方向隔开并且上端部连接在所述第2接触件的两个部分。
8.根据权利要求1所述的半导体存储器，其特征在于还具备：
第3半导体柱，从所述第1及第2半导体柱来看配置在所述第2方向，并且在所述第1方向延伸；
第5配线，在所述第2方向延伸，并且通过所述第1半导体柱的正上方区域、第2半导体柱的正上方区域及所述第3半导体柱的正上方区域；以及
第3接触件，相接于所述第3半导体柱，并且连接在所述第5配线；且
所述第3及第4配线还通过所述第3半导体柱的正上方区域。
9.一种半导体存储器，其特征在于具备：
n根(n是2以上的整数)半导体柱，在第1方向延伸，并且沿着相对于所述第1方向交叉的第2方向排列成一列；
n个接触件，设置在所述n根半导体柱上；
n条第1配线，在所述第2方向延伸，并且以通过全部所述n根半导体柱的正上方区域的方式配置；
多条第2配线，在第3方向延伸，并且在所述半导体柱间沿着所述第1方向排列成两列；
第1电极，设置在各所述半导体柱与各所述第2配线之间；
第1绝缘膜，设置在各所述半导体柱与所述第1电极之间；
第2绝缘膜，设置在所述第1电极与所述第2配线之间；以及
绝缘部件，与所述第1配线及所述第2配线相接；且
所述n个接触件在所述第3方向的位置互不相同，所述第3方向相对于所述第1方向及所述第2方向两者交叉；
各所述半导体柱经由各所述接触件连接在各所述第1配线。
10.根据权利要求9所述的半导体存储器，其特征在于：所述第2绝缘膜的介电常数高于所述第1绝缘膜的介电常数。
11.根据权利要求9所述的半导体存储器，其特征在于：
还具备半导体衬底，所述半导体衬底的上表面相对于所述第2方向及所述第3方向平行；且
所述n根半导体柱的一端部连接在所述半导体衬底。
12.根据权利要求11所述的半导体存储器，其特征在于：
还具备第2电极，所述第2电极设置在所述半导体柱间，在所述第3方向延伸，并且连接在所述半导体衬底。
13.根据权利要求9所述的半导体存储器，其特征在于还具备：
衬底，上表面相对于所述第2方向及所述第3方向平行；以及
第2电极，配置在所述衬底与所述n根半导体柱之间；且
所述n根半导体柱的一端部连接在所述第2电极。
14.根据权利要求13所述的半导体存储器，其特征在于：还具备第3电极，所述第3电极设置在所述半导体柱间，在所述第3方向延伸，并且连接在所述第2电极。
15.根据权利要求9所述的半导体存储器，其特征在于：所述n是2。
16.根据权利要求9所述的半导体存储器，其特征在于：所述n是3。
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