JP2021048372A - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents

半導体記憶装置及び半導体記憶装置の製造方法 Download PDF

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Abstract

【課題】大容量化が実現できる半導体記憶装置を提供する。【解決手段】メモリセルアレイ１００は、複数の第１の絶縁層１４と複数のゲート電極層ＷＬとが第１の方向に交互に積層された積層体２２と、積層体の中に設けられ、第１の方向に延びる半導体層１０と、電荷蓄積層と、積層体の中に設けられ、第１の方向に延び、ゲート電極層を含む面内において、半導体層又は電荷蓄積層と接する第２の絶縁層２０と、を備える。第１の方向に平行で第２の絶縁層を含む第１の断面において、ゲート電極層の２つの端面の間の第１の距離は、第１の方向に向かって単調増加し、第１の方向に平行で第２の絶縁層を含み第１の断面と異なる第２の断面においてゲート電極層の２つの端面の間の第２の距離ｄ２が、第１の方向に向かって単調増加した後、一旦減少し、更に単調増加する。【選択図】図３

Description

本発明の実施形態は、半導体記憶装置及び半導体記憶装置の製造方法に関する。
メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリを製造する際に、例えば、複数の絶縁層と複数のゲート電極層とが交互に積層された積層体に、積層体を貫通するメモリ穴を形成し、メモリ穴の中に電荷蓄積層と半導体層を形成することで、複数のメモリセルが直列に接続されたメモリストリングを形成する。積層体のゲート電極の積層数を増やすこと、あるいは、メモリ穴のサイズを微細化することで、３次元ＮＡＮＤフラッシュメモリの更なる大容量化が実現される。
米国特許出願公開第２０１８／００１９２５７号明細書
本発明が解決しようとする課題は、大容量化が実現できる半導体記憶装置を提供することにある。
実施形態の半導体記憶装置は、複数の第１の絶縁層と複数のゲート電極層とが第１の方向に交互に積層された積層体と、
前記積層体の中に設けられ、前記第１の方向に延びる第１の半導体層と、前記積層体の中に設けられ、前記第１の方向に延びる第２の半導体層と、前記積層体の中に設けられ、前記第１の方向に延びる第３の半導体層と、前記ゲート電極層と前記第１の半導体層との間に設けられた第１の電荷蓄積層と、前記ゲート電極層と前記第２の半導体層との間に設けられた第２の電荷蓄積層と、前記ゲート電極層と前記第３の半導体層との間に設けられた第３の電荷蓄積層と、前記積層体の中に設けられ、前記第１の方向に延び、前記第１の方向に垂直で前記ゲート電極層を含む面内において、前記第１の半導体層又は前記第１の電荷蓄積層、前記第２の半導体層又は前記第２の電荷蓄積層、及び、前記第３の半導体層又は前記第３の電荷蓄積層と接する第２の絶縁層と、を備え、前記第１の方向に平行で前記第２の絶縁層を含む第１の断面において、前記ゲート電極層の前記第２の絶縁層を間に挟む２つの端面の間の第１の距離が、前記ゲート電極層のうちの一つの第１のゲート電極層から前記第１の方向に向かって離れた前記ゲート電極層のうちの別の一つの第２のゲート電極層にかけて単調増加し、前記第１の方向に平行で前記第２の絶縁層を含み前記第１の断面と異なる第２の断面において前記ゲート電極層の前記第２の絶縁層を間に挟む２つの端面の間の第２の距離が、前記第１のゲート電極層から前記第１の方向に向かって単調増加した後、一旦減少し、更に前記第２のゲート電極層にかけて単調増加する。
第１の実施形態の記憶装置のメモリセルアレイの回路図。 第１の実施形態の半導体記憶装置のメモリセルアレイの一部の模式図。 第１の実施形態の半導体記憶装置のメモリセルアレイの一部の模式図。 第１の実施形態の半導体記憶装置のメモリセルアレイの一部の模式図。 第１の実施形態の半導体記憶装置のメモリセルアレイの一部の模式図。 第１の実施形態の半導体記憶装置のメモリセルの模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式図。 第１の実施形態の半導体記憶装置の製造方法を示す模式図。 第１の実施形態の半導体記憶装置の製造方法を示す模式図。 第１の実施形態の半導体記憶装置の製造方法を示す模式図。 第１の実施形態の半導体記憶装置の製造方法を示す模式図。 第１の実施形態の半導体記憶装置の製造方法を示す模式図。 第１の実施形態の半導体記憶装置の製造方法を示す模式図。 第１の実施形態の半導体記憶装置の製造方法を示す模式図。 第１の実施形態の半導体記憶装置の製造方法を示す模式図。 第１の実施形態の半導体記憶装置の製造方法を示す模式図。 第１の実施形態の半導体記憶装置の製造方法を示す模式図。 第１の実施形態の半導体記憶装置の製造方法を示す模式図。 第１の実施形態の半導体記憶装置の製造方法を示す模式図。 第１の実施形態の半導体記憶装置の製造方法を示す模式図。 第１の実施形態の半導体記憶装置の製造方法を示す模式図。 第１の実施形態の半導体記憶装置の製造方法を示す模式図。 第１の実施形態の半導体記憶装置の製造方法を示す模式図。 第１の実施形態の半導体記憶装置の製造方法を示す模式図。 第１の実施形態の半導体記憶装置の製造方法を示す模式図。 第１の実施形態の半導体記憶装置の製造方法を示す模式図。 第２の実施形態の半導体記憶装置のメモリセルの模式断面図。 第３の実施形態の半導体記憶装置の模式図。 第４の実施形態の半導体記憶装置のメモリセルアレイの回路図。 第４の実施形態の半導体記憶装置のメモリセルアレイの一部の模式図。 第４の実施形態の半導体記憶装置のメモリセルアレイの一部の模式図。 第４の実施形態の半導体記憶装置のメモリセルアレイの一部の模式図。 第４の実施形態の半導体記憶装置のメモリセルアレイの一部の模式図。 第４の実施形態の半導体記憶装置のメモリセルアレイの一部の模式図。 第４の実施形態の半導体記憶装置のメモリセルアレイの一部の模式図。 第４の実施形態の半導体記憶装置のメモリセルの模式断面図。 第４の実施形態の半導体記憶装置の製造方法を示す模式図。 第４の実施形態の半導体記憶装置の製造方法を示す模式図。 第４の実施形態の半導体記憶装置の製造方法を示す模式図。 第４の実施形態の半導体記憶装置の製造方法を示す模式図。 第４の実施形態の半導体記憶装置の製造方法を示す模式図。 第４の実施形態の半導体記憶装置の製造方法を示す模式図。 第４の実施形態の半導体記憶装置の製造方法を示す模式図。 第４の実施形態の半導体記憶装置の製造方法を示す模式図。 第４の実施形態の半導体記憶装置の製造方法を示す模式図。 第４の実施形態の半導体記憶装置の製造方法を示す模式図。 第４の実施形態の半導体記憶装置の製造方法を示す模式図。 第４の実施形態の半導体記憶装置の製造方法を示す模式図。 第４の実施形態の半導体記憶装置の製造方法を示す模式図。 第４の実施形態の半導体記憶装置の製造方法を示す模式図。 第４の実施形態の半導体記憶装置の製造方法を示す模式図。 第４の実施形態の半導体記憶装置の製造方法を示す模式図。 第４の実施形態の半導体記憶装置の製造方法を示す模式図。 第４の実施形態の半導体記憶装置の製造方法を示す模式図。 第４の実施形態の半導体記憶装置の製造方法を示す模式図。 第４の実施形態の半導体記憶装置の製造方法を示す模式図。 第４の実施形態の変形例の半導体記憶装置のメモリセルアレイの一部の模式断面図。 第５の実施形態の半導体記憶装置のメモリセルアレイの一部の模式図。 第６の実施形態の半導体記憶装置のメモリセルアレイの回路図。 第６の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。 第６の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。 第６の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。 第６の実施形態の半導体記憶装置のメモリセルの模式断面図。 第６の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。 第６の実施形態の半導体記憶装置の製造方法を示す模式図。 第６の実施形態の半導体記憶装置の製造方法を示す模式図。 第６の実施形態の半導体記憶装置の製造方法を示す模式図。 第６の実施形態の半導体記憶装置の製造方法を示す模式図。 第６の実施形態の半導体記憶装置の製造方法を示す模式図。 第６の実施形態の半導体記憶装置の製造方法を示す模式図。 第６の実施形態の半導体記憶装置の製造方法を示す模式図。 第６の実施形態の半導体記憶装置の製造方法を示す模式図。 第６の実施形態の半導体記憶装置の製造方法を示す模式図。 第６の実施形態の半導体記憶装置の製造方法を示す模式図。 第６の実施形態の半導体記憶装置の製造方法を示す模式図。 第６の実施形態の半導体記憶装置の製造方法を示す模式図。 第６の実施形態の半導体記憶装置の製造方法を示す模式図。 第６の実施形態の半導体記憶装置の製造方法を示す模式図。 第６の実施形態の半導体記憶装置の製造方法を示す模式図。 第６の実施形態の半導体記憶装置の製造方法を示す模式図。 第７の実施形態の半導体記憶装置のメモリセルの模式断面図。 第７の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。 第８の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。 第９の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。
以下、図面を参照しつつ実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）や透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）で取得される画像を用いることが可能である。
（第１の実施形態）
第１の実施形態の半導体記憶装置は、複数の第１の絶縁層と複数のゲート電極層とが第１の方向に交互に積層された積層体と、積層体の中に設けられ、第１の方向に延びる第１の半導体層と、積層体の中に設けられ、第１の方向に延びる第２の半導体層と、積層体の中に設けられ、第１の方向に延びる第３の半導体層と、ゲート電極層と第１の半導体層との間に設けられた第１の電荷蓄積層と、ゲート電極層と第２の半導体層との間に設けられた第２の電荷蓄積層と、ゲート電極層と第３の半導体層との間に設けられた第３の電荷蓄積層と、積層体の中に設けられ、第１の方向に延び、第１の方向に垂直でゲート電極層を含む面内において、第１の半導体層又は第１の電荷蓄積層、第２の半導体層又は第２の電荷蓄積層、及び、第３の半導体層又は第３の電荷蓄積層と接する第２の絶縁層と、を備え、第１の方向に平行で第２の絶縁層を含む第１の断面において、ゲート電極層の第２の絶縁層を間に挟む２つの端面の間の第１の距離が、ゲート電極層のうちの一つの第１のゲート電極層から第１の方向に向かって離れたゲート電極層のうちの別の一つの第２のゲート電極層にかけて単調増加し、第１の方向に平行で第２の絶縁層を含み第１の断面と異なる第２の断面においてゲート電極層の第２の絶縁層を間に挟む２つの端面の間の第２の距離が、第１のゲート電極層から第１の方向に向かって単調増加した後、一旦減少し、更に第２のゲート電極層にかけて単調増加する。
第１の実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリである。第１の実施形態の半導体記憶装置は、メモリセルＭＣの電荷蓄積層が絶縁膜の積層構造を備える。第１の実施形態の半導体記憶装置のメモリセルＭＣは、いわゆる、Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ型（ＭＯＮＯＳ型）のメモリセルである。
図１は、第１の実施形態の半導体記憶装置のメモリセルアレイの回路図である。
第１の実施形態の３次元ＮＡＮＤフラッシュメモリのメモリセルアレイ１００は、図１に示すように複数のワード線ＷＬ（ゲート電極層）、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、及び、複数のメモリストリングＭＳを備える。
複数のワード線ＷＬがｚ方向に積層して配置される。複数のメモリストリングＭＳは、ｚ方向に延びる。複数のビット線ＢＬは、例えば、ｙ方向に延びる。
以下、ｘ方向を第２の方向、ｙ方向を第３の方向、ｚ方向を第１の方向と定義する。ｘ方向、ｙ方向、ｚ方向は、例えば、互いに垂直である。
図１に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセルＭＣ、及び、ドレイン選択トランジスタＳＤＴを備える。１本のビット線ＢＬと１本のドレイン選択ゲート線ＳＧＤを選択することにより１本のメモリストリングＭＳが選択され、１個のワード線ＷＬを選択することにより１個のメモリセルＭＣが選択可能となる。ワード線ＷＬは、メモリセルＭＣを構成するメモリセルトランジスタのゲート電極である。
図２、図３、図４、図５は、第１の実施形態の半導体記憶装置のメモリセルアレイの一部の模式図である。図２、図３、図５は断面図、図４は上面図である。
図２は、メモリセルアレイ１００のｚ方向に平行な断面である。図２は、図４のＡＡ’断面である。図２は、第１の断面の一例である。図２中、矩形で囲まれた領域が１個のメモリセルＭＣである。
図３は、メモリセルアレイ１００のｘ方向及びｚ方向に平行な断面である。図３は、メモリセルアレイ１００のｘｚ断面である。図３は、図４のＢＢ’断面である。図３は、第２の断面の一例である。
図４は、メモリセルアレイ１００の上面図である。図５は、メモリセルアレイ１００のｘ方向及びｙ方向に平行な断面である。図５（ａ）は、メモリセルアレイ１００のｚ方向に垂直な断面である。図５（ａ）は、図２及び図３のＣＣ’断面である。図５は、ｚ方向（第１の方向）に垂直で、ワード線ＷＬ（ゲート電極層）を含む断面である。図５（ｂ）、図５（ｃ）は、図５（ａ）の一部の拡大図である。
図６は、第１の実施形態の半導体記憶装置のメモリセルの模式断面図である。図６は、メモリセルＭＣの断面図である。図６は、メモリセルＭＣのｚ方向に平行な断面である。図６は、図２中、矩形で囲まれた領域（図２中のＭＣ）に対応する。
メモリセルアレイ１００は、図２、図３、図４、図５に示すように、半導体基板１０、基板絶縁層１２、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤ、複数のワード線ＷＬ（ゲート電極層）、複数の層間絶縁層１４（第１の絶縁層）、第１のチャネル層１６ａ（第１の半導体層）、第２のチャネル層１６ｂ（第２の半導体層）、第３のチャネル層１６ｃ（第３の半導体層）、第４のチャネル層１６ｄ（第４の半導体層）、第１の電荷蓄積層１８ａ、第２の電荷蓄積層１８ｂ、第３の電荷蓄積層１８ｃ、第４の電荷蓄積層１８ｄ、中央絶縁層２０（第２の絶縁層）、複数のビット線ＢＬ備える。
なお、以下、第１のチャネル層１６ａ（第１の半導体層）、第２のチャネル層１６ｂ（第２の半導体層）、第３のチャネル層１６ｃ（第３の半導体層）、第４のチャネル層１６ｄ（第４の半導体層）を総称して、チャネル層１６と記述する場合がある。また、第１の電荷蓄積層１８ａ、第２の電荷蓄積層１８ｂ、第３の電荷蓄積層１８ｃ、第４の電荷蓄積層１８ｄを総称して、電荷蓄積層１８と記述する場合がある。
積層体２２は、複数のワード線ＷＬと複数の層間絶縁層１４を備える。積層体２２は、第１の領域２２ａと第２の領域２２ｂを有する。第２の領域２２ｂは、第１の領域２２ａのｚ方向（第１の方向）に位置する。
半導体基板１０は、例えば、シリコン基板である。
基板絶縁層１２は、半導体基板１０の上に設けられる。基板絶縁層１２は、例えば、酸化シリコンである。
共通ソース線ＣＳＬは、基板絶縁層１２の上に設けられる。共通ソース線ＣＳＬは、例えば、金属、又は、半導体である。
積層体２２は、共通ソース線ＣＳＬの上に設けられる。
層間絶縁層１４と、ワード線ＷＬ、ソース選択ゲート線ＳＧＳ、またはドレイン選択ゲート線ＳＧＤとは、半導体基板１０の上に、ｚ方向（第１の方向）に交互に積層される。ｚ方向（第１の方向）に交互に積層されるワード線ＷＬ、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤのうち、最も半導体基板１０に近い側の層がソース選択ゲート線ＳＧＳ、最も半導体基板１０から離れた側の層がドレイン選択ゲート線ＳＧＤである。ワード線ＷＬは、ソース選択ゲート線ＳＧＳとドレイン選択ゲート線ＳＧＤとの間に設けられる。ワード線ＷＬ、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤは、ｚ方向に離間して配置される。積層体２２は、複数のワード線ＷＬ、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤ、および複数の層間絶縁層１４を備える。
ワード線ＷＬ、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤは、例えば、板状の導電体である。ワード線ＷＬ、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤは、例えば、金属、金属窒化物、金属炭化物、又は、半導体を含む。金属には、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）を用いることができる。半導体には、例えば、多結晶シリコンを用いることができる。ワード線ＷＬ、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤは、窒化チタン、窒化タンタル等のバリアメタルを含んでも構わない。
ワード線ＷＬは、メモリセルＭＣのトランジスタの制御電極として機能する。ワード線ＷＬは、ゲート電極層の一例である。
層間絶縁層１４は、ワード線ＷＬとワード線ＷＬ、ソース選択ゲート線ＳＧＳとワード線ＷＬ、およびドレイン選択ゲート線ＳＧＤとワード線ＷＬと、を分離する。層間絶縁層１４には、例えば、酸化物、酸窒化物、又は、窒化物を用いることができる。層間絶縁層１４は、例えば、酸化シリコンを含む。
チャネル層１６は、積層体２２の中に設けられる。チャネル層１６は、ｚ方向に延びる。第１のチャネル層１６ａは、積層体２２の中に設けられ、ｚ方向に延びる。第２のチャネル層１６ｂは、積層体２２の中に設けられ、ｚ方向に延びる。第３のチャネル層１６ｃは、積層体２２の中に設けられ、ｚ方向に延びる。第４のチャネル層１６ｄは、積層体２２の中に設けられ、ｚ方向に延びる。なお、チャネル層１６が延びる方向は、第１の方向に必ずしも完全一致しなくても良い。例えば、チャネル層１６が延びる方向は、第１の方向に対して±５度の範囲にあれば良い。
チャネル層１６には、例えば、多結晶の半導体を用いる。多結晶の半導体には、例えば、多結晶シリコンを用いる。チャネル層１６は、メモリセルＭＣのトランジスタのチャネル領域として機能する。
電荷蓄積層１８は、ワード線ＷＬとチャネル層１６との間に設けられる。第１の電荷蓄積層１８ａは、ワード線ＷＬと第１のチャネル層１６ａとの間に設けられる。第２の電荷蓄積層１８ｂは、ワード線ＷＬと第２のチャネル層１６ｂとの間に設けられる。第３の電荷蓄積層１８ｃは、ワード線ＷＬと第３のチャネル層１６ｃとの間に設けられる。第４の電荷蓄積層１８ｄは、ワード線ＷＬと第４のチャネル層１６ｄとの間に設けられる。
図６に示すように、例えば、電荷蓄積層１８は、トンネル絶縁膜１８ｘ、電荷トラップ膜１８ｙ、ブロック絶縁膜１８ｚを有する。電荷トラップ膜１８ｙは、トンネル絶縁膜１８ｘとブロック絶縁膜１８ｚとの間に設けられる。トンネル絶縁膜１８ｘ、電荷トラップ膜１８ｙ、ブロック絶縁膜１８ｚは、例えば、それぞれ、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜を用いる。
トンネル絶縁膜１８ｘは、電荷を選択的に通過させる機能を有する。電荷トラップ膜１８ｙは、電荷をトラップして蓄積する機能を有する。ブロック絶縁膜１８ｚは、電荷トラップ膜１８ｙとワード線ＷＬとの間に流れる電流を阻止する機能を有する。メモリセルＭＣは、いわゆる、ＭＯＮＯＳ型のメモリセルである。
電荷蓄積層１８は、チャネル層１６の側面に沿って設けられる。電荷蓄積層１８は、チャネル層１６と層間絶縁層１４との間にも設けても構わない。電荷蓄積層１８は、ｚ方向に隣り合うメモリセルＭＣの間で分断されることなく設けても構わない。
電荷蓄積層１８に蓄積される電荷の量に応じて、メモリセルＭＣのトランジスタの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルＭＣがデータを記憶することが可能となる。
例えば、メモリセルＭＣのトランジスタの閾値電圧が変化することで、トランジスタのオンする電圧が変化する。例えば、閾値電圧が高い状態をデータ“０”、閾値電圧が低い状態をデータ“１”と定義すると、メモリセルＭＣは“０”と“１”の１ビットデータを記憶することが可能となる。
中央絶縁層２０は、積層体２２の中に設けられる。中央絶縁層２０は、ｚ方向に延びる。中央絶縁層２０は、例えば、積層体２２を貫通する。
中央絶縁層２０は、絶縁体である。中央絶縁層２０は、例えば、酸化物、酸窒化物、又は、窒化物である。中央絶縁層２０は、例えば、酸化シリコンを用いる。
中央絶縁層２０は、図５に示すように、ｚ方向に垂直でワード線ＷＬを含む面内において、複数のチャネル層１６又は電荷蓄積層１８に接する。中央絶縁層２０の外側に、複数のチャネル層１６及び電荷蓄積層１８が設けられる。中央絶縁層２０を囲むように、複数のチャネル層１６及び電荷蓄積層１８が設けられる。
中央絶縁層２０の周囲には、図５に示すように４つのチャネル層１６が配置される。中央絶縁層２０は、４つのチャネル層１６に囲まれる。
中央絶縁層２０は、図５に示すように、ｚ方向に垂直でワード線ＷＬを含む面内において、第１のチャネル層１６ａ又は第１の電荷蓄積層１８ａ、第２のチャネル層１６ｂ又は第２の電荷蓄積層１８ｂ、第３のチャネル層１６ｃ又は第３の電荷蓄積層１８ｃ、及び、第４のチャネル層１６ｄ又は第４の電荷蓄積層１８ｄと接する。図５では、特に、中央絶縁層２０が、第１のチャネル層１６ａ及び第１の電荷蓄積層１８ａ、第２のチャネル層１６ｂ及び第２の電荷蓄積層１８ｂ、第３のチャネル層１６ｃ及び第３の電荷蓄積層１８ｃ、及び、第４のチャネル層１６ｄ及び第４の電荷蓄積層１８ｄと接する場合を示している。
図５（ｂ）に示すように、ｚ方向に垂直でワード線ＷＬを含む面内において、第１のチャネル層１６ａと第２のチャネル層１６ｂを結ぶ線分、第２のチャネル層１６ｂと第３のチャネル層１６ｃを結ぶ線分、第３のチャネル層１６ｃと第４のチャネル層１６ｄを結ぶ線分、第４のチャネル層１６ｄと第１のチャネル層１６ａを結ぶ線分で囲まれた領域（図５（ｂ）の中の領域Ｓ）に、中央絶縁層２０は位置する。また、図５（ｃ）に示すように、ｚ方向に垂直でワード線ＷＬを含む面内において、第１のチャネル層１６ａと第２のチャネル層１６ｂを結ぶ線分、第２のチャネル層１６ｂと第３のチャネル層１６ｃを結ぶ線分、第３のチャネル層１６ｃと第１のチャネル層１６ａを結ぶ線分で囲まれた領域（図５（ｃ）の中の領域Ｔ）に、中央絶縁層２０は位置する。
図２に示すように、ｚ方向に平行で中央絶縁層２０を含む第１の断面において、同一のワード線ＷＬの中央絶縁層２０を間に挟む２つの端面の間の第１の距離（図２中のｄ１）が、ｚ方向に向かって、例えば第１のワード線ＷＬ１から第２のワード線ＷＬ２にかけて単調増加する。言い換えれば、積層体２２の第１の領域２２ａから第２の領域２２ｂを通して、第１の距離ｄ１が、ｚ方向に向かって単調増加する。第１の距離ｄ１が、半導体基板１０側からビット線ＢＬ側に向かって単調に増加する。
一方、図３に示すように、ｚ方向に平行で中央絶縁層２０を含み、第１の断面と異なる第２の断面においては、同一のワード線ＷＬの中央絶縁層２０を間に挟む２つの端面の間の第２の距離（図３中のｄ２）が、ｚ方向に向かって、例えば第１のワード線ＷＬ１から単調増加した後、一旦減少し、更に第２のワード線ＷＬ２にかけて単調増加する。積層体２２の第１の領域２２ａでは第２の距離ｄ２が単調増加する。また、積層体２２の第２の領域２２ｂでも第２の距離ｄ２が単調増加する。
しかし、第１の領域２２ａと第２の領域２２ｂとの間で、第２の距離ｄ２の変化が不連続である。第１の領域２２ａと第２の領域２２ｂとの間で、第２の距離ｄ２が一旦小さくなる。
第２の領域２２ｂの最下部のワード線ＷＬの２つの端面の間の第２の距離ｄ２は、第１の領域２２ａの最上部のワード線ＷＬの２つの端面の間の第２の距離ｄ２よりも小さい。例えば、第２の領域２２ｂの最下部のワード線ＷＬの２つの端面の間の第２の距離ｄ２は、第１の領域２２ａの最上部のワード線ＷＬの２つの端面の間の第２の距離ｄ２の９０％以下である。
第１の断面は、第１のチャネル層１６ａ、第２のチャネル層１６ｂ、第３のチャネル層１６ｃ、及び、第４のチャネル層１６ｄの少なくともいずれか一つを含む。また、第２の断面は、第１のチャネル層１６ａ、第２のチャネル層１６ｂ、第３のチャネル層１６ｃ、及び、第４のチャネル層１６ｄのいずれも含まない。
複数のビット線ＢＬは、積層体２２の上に設けられる。ビット線ＢＬは、ｙ方向に延びる。ビット線ＢＬは、例えば、金属、金属窒化物、金属炭化物、又は、半導体を含む。金属には、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）を用いることができる。半導体には、例えば、多結晶シリコンを用いることができる。ビット線ＢＬは、窒化チタン、窒化タンタル等のバリアメタルを含んでも構わない。
次に、第１の実施形態の半導体記憶装置の製造方法の一例について説明する。図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、図１８、図１９、図２０、図２１、図２２、図２３、図２４、図２５、図２６は、第１の実施形態の半導体記憶装置の製造方法を示す模式図である。図７、図８、図１０、図１１、図１２、図１３、図１４、図１６、図１７、図１８、図２０、図２１、図２３、図２４、図２５、図２６は、図２に対応する断面を示す断面図である。図９、図１５、図１９、図２２は、それぞれ、図８、図１４、図１８、図２１の上面図である。
最初に、半導体基板１０上に、基板絶縁層１２と共通ソース線ＣＳＬを形成する。基板絶縁層１２は、例えば、酸化シリコン層である。次に、共通ソース線ＣＳＬの上に、酸化シリコン層３０（第１の層）と窒化シリコン層３２（第２の層）とを交互に積層する（図７）。酸化シリコン層３０と窒化シリコン層３２により積層体１２２の第１の領域１２２ａが形成される。
酸化シリコン層３０と窒化シリコン層３２は、例えば、Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。酸化シリコン層３０の一部は、最終的に層間絶縁層１４となる。
窒化シリコン層３２は、犠牲層である。窒化シリコン層３２は、最終的に、導電層に置換されワード線ＷＬ、ソース選択ゲート線ＳＧＳ、およびドレイン選択ゲート線ＳＧＤとなる。
次に、積層体１２２の第１の領域１２２ａの上に第１の加工マスク４１を形成する（図８）。第１の加工マスク４１には、例えば、フォトレジストやカーボン膜を用いる。第１の加工マスク４１は、円形の中央開口部４１ａを有する（図９）。
次に、第１の加工マスク４１をマスクに、酸化シリコン層３０と窒化シリコン層３２をエッチングし、第１の領域１２２ａを貫通する中央穴４１ｘを形成する（図１０）。中央穴４１ｘは、共通ソース線ＣＳＬに達する。中央穴４１ｘは、例えば、Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）により形成する。
次に、第１の加工マスク４１を剥離する（図１１）。
次に、中央穴４１ｘを、スピンオングラス４９（ＳＯＧ）で埋め込む（図１２）。
次に、第１の領域１２２ａの上に、酸化シリコン層３０と窒化シリコン層３２とを交互に積層する（図１３）。積層体１２２の第２の領域１２２ｂが形成される。
次に、積層体１２２の第２の領域１２２ｂの上に第２の加工マスク４２を形成する（図１４）。第２の加工マスク４２には、例えば、フォトレジストやカーボン膜を用いる。第２の加工マスク４２は、円形の中央開口部４２ａを有する（図１５）。
次に、第２の加工マスク４２をマスクに、酸化シリコン層３０と窒化シリコン層３２をエッチングし、第２の領域１２２ｂを貫通する中央穴４２ｘを形成する（図１６）。中央穴４２ｘは、スピンオングラス４９に達する。中央穴４２ｘは、例えば、ＲＩＥ法により形成する。
次に、第２の加工マスク４２及びスピンオングラス４９を除去する（図１７）。スピンオングラス４９は、例えば、ウェットエッチングにより除去する。
次に、第３の加工マスク４３を形成する（図１８）。第３の加工マスク４３は、中央穴４２ｘに一部が重なる第１の開口部４３ａと、中央穴４２ｘに一部が重なる第２の開口部４３ｂと、中央穴に一部が重なる第３の開口部４３ｃと、中央穴に一部が重なる第４の開口部４３ｄと、を有する（図１９）。図１９で一部破線の円が、中央穴４２ｘを示す。
次に、第３の加工マスク４３をマスクに、酸化シリコン層３０と窒化シリコン層３２をエッチングする（図２０）。エッチングにより、中央穴４１ｘ、及び、中央穴４２ｘの周囲に、積層体１２２を貫通する第１のメモリ穴４３ｐ（第１の穴）、第２のメモリ穴４３ｑ（第２の穴）、第３のメモリ穴４３ｒ（第３の穴）、第４のメモリ穴４３ｓ（第４の穴）が形成される。酸化シリコン層３０と窒化シリコン層３２をエッチングは、例えば、ＲＩＥ法により形成する。なお、実体的には、中央穴４１ｘ、中央穴４２ｘ、第１のメモリ穴４３ｐ、第２のメモリ穴４３ｑ、第３のメモリ穴４３ｒ、第４のメモリ穴４３ｓは、それぞれ独立した複数の穴ではなく、それぞれが連結された１つの穴である。すなわち、中央穴４１ｘ、中央穴４２ｘ、第１のメモリ穴４３ｐ、第２のメモリ穴４３ｑ、第３のメモリ穴４３ｒ、第４のメモリ穴４３ｓは、それぞれ１つの穴の中央穴部４１ｘ、中央穴部４２ｘ、第１のメモリ穴部４３ｐ（第１の穴部）、第２のメモリ穴部４３ｑ（第２の穴部）、第３のメモリ穴部４３ｒ（第３の穴部）、第４のメモリ穴部４３ｓ（第４の穴部）と呼ぶこともできる。
次に、第３の加工マスク４３を剥離する（図２１）。中央穴４１ｘ、及び、中央穴４２ｘの周囲に、第１のメモリ穴４３ｐ（第１の穴）、第２のメモリ穴４３ｑ（第２の穴）、第３のメモリ穴４３ｒ（第３の穴）、第４のメモリ穴４３ｓ（第４の穴）が形成されている（図２２）。
次に、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の積層膜５２を、第１のメモリ穴４３ｐ（第１の穴）、第２のメモリ穴４３ｑ（第２の穴）、第３のメモリ穴４３ｒ（第３の穴）、第４のメモリ穴４３ｓ（第４の穴）に形成する（図２３）。積層膜５２は、窒化シリコン層３２に接する。積層膜５２は、例えば、ＣＶＤ法で形成される。積層膜５２は、少なくとも一部は、最終的に電荷蓄積層１８となる。なお、第２の領域１２２ｂの表面、共通ソース線ＣＳＬの露出した部分にも、積層膜５２は形成されるが、エッチバック法により除去する。
次に、非晶質シリコン膜５３を、第１のメモリ穴４３ｐ（第１の穴）、第２のメモリ穴４３ｑ（第２の穴）、第３のメモリ穴４３ｒ（第３の穴）、第４のメモリ穴４３ｓ（第４の穴）に形成する（図２４）。非晶質シリコン膜５３は、後の工程で加熱されて、最終的にはポリシリコンを用いたチャネル層１６となる。なお、第２の領域１２２ｂの表面、共通ソース線ＣＳＬの露出した部分、中央穴４１ｘ、中央穴４２ｘにも、非晶質シリコン膜５３は形成される。チャネル層１６を分離するために、第１のメモリ穴４３ｐ（第１の穴）、第２のメモリ穴４３ｑ（第２の穴）、第３のメモリ穴４３ｒ（第３の穴）、第４のメモリ穴４３ｓ（第４の穴）以外の領域に形成された非晶質シリコン膜５３を、例えば、等方性のドライエッチング法により除去することも可能である。
例えば、チャネル層１６を分離するために、第２の領域１２２ｂの表面と、中央穴４１ｘ、及び、中央穴４２ｘの内面に形成された非晶質シリコン膜５３を、等方性のドライエッチング法により除去することも可能である。また、中央穴４１ｘ、中央穴４２ｘにも、積層膜５２は形成されるが、積層膜５２の一部を等方性のドライエッチング法により除去することも可能である。
次に、中央穴４１ｘ、及び、中央穴４２ｘを酸化シリコン膜５４で埋め込む（図２５）。酸化シリコン膜５４は最終的に中央絶縁層２０となる。酸化シリコン膜５４は、例えば、ＣＶＤ法で形成される。
次に、図示しないエッチング用の溝を用いて、窒化シリコン層３２をウェットエッチングより選択的に除去する。ウェットエッチングには、例えば、リン酸溶液を用い、窒化シリコン層３２を酸化シリコン層３０に対して選択的にエッチングする。次に、窒化シリコン層３２が除去された領域に、例えば、タングステン膜５５を形成する（図２６）。窒化シリコン層３２がタングステン膜５５に置換される。タングステン膜５５は、最終的にワード線ＷＬ、ソース選択ゲート線ＳＧＳ、およびドレイン選択ゲート線ＳＧＤとなる。
その後、積層体１２２の上に、複数のビット線ＢＬが公知のプロセス技術を用いて形成される。
以上の製造方法により、第１の実施形態の半導体記憶装置のメモリセルアレイ１００が製造される。
なお、積層体１２２を形成する際の第２の層を導電層とすることも可能である。
次に、第１の実施形態の半導体記憶装置及びその製造方法の作用及び効果について説明する。
メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリを製造する際に、例えば、複数の絶縁層と複数のゲート電極層とが積層された積層体に、積層体を貫通するメモリ穴を形成し、メモリ穴の中に電荷蓄積層と半導体層を形成することで、複数のメモリセルが直列に接続されたメモリストリングを形成する。積層体のゲート電極の積層数を増やすこと、あるいは、メモリ穴のサイズを微細化することで、３次元ＮＡＮＤフラッシュメモリの更なる大容量化が実現される。
積層体のゲート電極の積層数を増やした場合、あるいは、メモリ穴のサイズを微細化した場合、メモリ穴のアスペクト比（深さ／幅）が大きくなる。このため、メモリ穴のエッチングによる形成が困難となる。メモリ穴のアスペクト比が大きくなると、例えば、ＲＩＥ法によるエッチングの際にエッチングレートが低下したり、エッチングの停止が生じたりする。
第１の実施形態の半導体記憶装置のメモリセルアレイ１００では、積層体２２の内部にｚ方向に延びる中央絶縁層２０の周囲に、複数のチャネル層１６を設ける。この構造を採用することにより、アスペクト比の大きいメモリ穴を容易に形成することが可能となり、３次元ＮＡＮＤフラッシュメモリの更なる大容量化が実現される。
メモリセルアレイ１００を製造する際、穴径の小さいメモリ穴を形成する前に、積層体１２２に、穴径が大きくアスペクト比の小さい中央穴４１ｘ、及び、中央穴４２ｘを形成する。その後、図２２に示すように、中央穴４１ｘ、及び、中央穴４２ｘに一部が重なるように、第１のメモリ穴４３ｐ、第２のメモリ穴４３ｑ、第３のメモリ穴４３ｒ、第４のメモリ穴４３ｓを形成することで、実効的なアスペクト比が小さい状態で穴径の小さいメモリ穴のエッチングを行うことが可能となる。したがって、穴径が小さくアスペクト比の高いメモリ穴を形成する際、エッチングレートの低下や、エッチングの停止が生じたりする可能性を低減することが可能となる。
また、積層体のゲート電極の積層数を更に増やそうとする場合、メモリ穴より穴径が大きくアスペクト比が大きい中央穴であっても、エッチングが困難になるおそれがある。第１の実施形態の半導体記憶装置のメモリセルアレイ１００では、中央穴を、中央穴４１ｘと中央穴４２ｘの二つに上下に分割して製造することが可能である。したがって、中央穴のエッチングが容易となり、更に、穴径が小さくアスペクト比の高いメモリ穴を形成することが可能となる。
なお、中央穴は上下に分割して形成されるため、上下の合わせズレや寸法ズレが生じるおそれがある。しかし、メモリ穴は一括して形成することが可能であるため、積層体２２の下から上までチャネル層１６はずれることなく連続して形成できる。
以上、第１の実施形態の半導体記憶装置によれば、高いアスペクト比のメモリ穴を形成することが可能となる。したがって、大容量化が実現できる半導体記憶装置を提供することが可能となる。
（第２の実施形態）
第２の実施形態の半導体記憶装置は、第１の電荷蓄積層、第２の電荷蓄積層、第３の電荷蓄積層は、それぞれ、トンネル絶縁膜、トンネル絶縁膜とゲート電極層との間の半導体膜、半導体膜とゲート電極層との間のブロック絶縁膜と、を有する点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については記述を一部省略する場合がある。
図２７は、第２の実施形態の半導体記憶装置のメモリセルの模式断面図である。図２７は、メモリセルＭＣの断面図である。図２７は、メモリセルＭＣのｚ方向に平行な断面である。図２７は、図２中、矩形で囲まれた領域（図２のＭＣ）に対応する。
図２７に示すように、例えば、電荷蓄積層１８は、トンネル絶縁膜１８ｐ、半導体膜１８ｑ、ブロック絶縁膜１８ｒを備える。半導体膜１８ｑは、トンネル絶縁膜１８ｐとブロック絶縁膜１８ｒとの間に設けられる。トンネル絶縁膜１８ｐ、半導体膜１８ｑ、ブロック絶縁膜１８ｒは、例えば、それぞれ、酸化シリコン膜、多結晶シリコン膜、酸化シリコン膜を用いる。
トンネル絶縁膜１８ｐは、電荷を選択的に通過させる機能を有する。半導体膜１８ｑは、電荷を蓄積する機能を有する。ブロック絶縁膜１８ｒは、半導体膜１８ｑとワード線ＷＬとの間に流れる電流を阻止する機能を有する。第２の実施形態の半導体記憶装置のメモリセルＭＣは、いわゆる、フローティングゲート型のメモリセルである。
チャネル層１６またはトンネル絶縁膜１８ｐは、層間絶縁層１４と接触している。言い換えると、半導体膜１８ｑは、ｚ方向に隣り合うメモリセルＭＣの間で分断される。また、半導体膜１８ｑは、第１の電荷蓄積層１８ａ、第２の電荷蓄積層１８ｂ、第３の電荷蓄積層１８ｃ、第４の電荷蓄積層１８ｄの間でも分断される。
以上、第２の実施形態の半導体記憶装置によれば、第１の実施形態と同様、高いアスペクト比のメモリ穴を形成することが可能となる。したがって、大容量化が実現できる半導体記憶装置を提供することが可能となる。
（第３の実施形態）
第３の実施形態の半導体記憶装置は、第２の絶縁層の周りに配置される半導体層の数が異なる点、又は、第２の絶縁層の周りに配置される半導体層と第２の絶縁層の位置関係が異なる点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については記述を一部省略する場合がある。
図２８は、第３の実施形態の半導体記憶装置の模式図である。図２８は、メモリセルアレイの中央絶縁層２０、チャネル層１６、及び、電荷蓄積層１８のみを図示している。
図２８（ａ）は、中央絶縁層２０の周りに、３個のチャネル層１６と３個の電荷蓄積層１８が配置される場合である。図２８（ｂ）は、中央絶縁層２０の周りに、６個のチャネル層１６と６個の電荷蓄積層１８が配置される場合である。図２８（ｃ）は、中央絶縁層２０の周りに、８個のチャネル層１６と８個の電荷蓄積層１８が配置される場合である。
例えば、図２８（ａ）の場合に比べ、図２８（ｃ）の場合のように、中央絶縁層２０のサイズが大きい方が、メモリ穴を形成する際の中央穴のサイズも大きくできる。したがって、図２８（ａ）の場合に比べ、図２８（ｃ）の場合の方が、より積層数の多い積層体２２を一度に加工することが可能となる。
なお、第１の実施形態の半導体記憶装置では、中央絶縁層２０の周りに配置されるチャネル層１６の数が４個の場合、第３の実施形態の半導体記憶装置では、３個、６個、８個の場合を例示したが、中央絶縁層２０の周りに配置されるチャネル層１６の数をその他の数とすることも可能である。
図２８（ｄ）は、中央絶縁層２０とチャネル層１６が接しない形態を示す。図２８（ｄ）の形態では、４個の電荷蓄積層１８のみが、中央絶縁層２０と接する。
以上、第３の実施形態の半導体記憶装置によれば、第１の実施形態と同様、高いアスペクト比のメモリ穴を形成することが可能となる。したがって、大容量化が実現できる半導体記憶装置を提供することが可能となる。
（第４の実施形態）
第４の実施形態の半導体記憶装置は、複数の第１の絶縁層と複数のゲート電極層とが第１の方向に交互に積層された積層体と、積層体の中に設けられ、第１の方向に延びる第１の半導体層と、積層体の中に設けられ、第１の方向に延びる第２の半導体層と、積層体の中に設けられ、第１の方向に延びる第３の半導体層と、ゲート電極層と第１の半導体層との間に設けられた第１の電荷蓄積層と、ゲート電極層と第２の半導体層との間に設けられた第２の電荷蓄積層と、ゲート電極層と第３の半導体層との間に設けられた第３の電荷蓄積層と、積層体の中に設けられ、第１の方向に延び、第１の方向に垂直でゲート電極層を含む面内において、第１の半導体層又は第１の電荷蓄積層、第２の半導体層又は第２の電荷蓄積層、及び、第３の半導体層又は第３の電荷蓄積層と接する第２の絶縁層と、を備え、第１の方向に垂直で第１の半導体層うちの１つを含む第１の平面には、第２の絶縁層を含まず、第１の方向に垂直で第１の半導体層のうちの他の１つを含み第１の平面よりも第１の方向に位置する第２の平面には、第２の絶縁層を含む。
第４の実施形態の半導体記憶装置は、第２の絶縁層が積層体を貫通していない点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第４の実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリである。第４の実施形態の半導体記憶装置は、メモリセルＭＣの電荷蓄積層が絶縁膜の積層構造を備える。第４の実施形態の半導体記憶装置のメモリセルＭＣは、いわゆる、Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ型（ＭＯＮＯＳ型）のメモリセルである。
図２９は、第４の実施形態の半導体記憶装置のメモリセルアレイの回路図である。
第４の実施形態の３次元ＮＡＮＤフラッシュメモリのメモリセルアレイ２００は、図２９に示すように複数のワード線ＷＬ（ゲート電極層）、複数のソース線ＳＬ、ソース選択ゲート線ＳＧＳ、複数のビット線ＢＬ、及び、複数のメモリストリングＭＳを備える。
複数のワード線ＷＬがｚ方向に積層して配置される。複数のメモリストリングＭＳは、ｚ方向に延びる。複数のビット線ＢＬは、例えば、ｙ方向に延びる。
以下、ｘ方向を第２の方向、ｙ方向を第３の方向、ｚ方向を第１の方向と定義する。ｘ方向、ｙ方向、ｚ方向は、例えば、互いに垂直である。
図２９に示すように、メモリストリングＭＳは、ソース線ＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、及び、複数のメモリセルＭＣを備える。１本のソース線ＳＬと１本のビット線ＢＬを選択することにより１本のメモリストリングＭＳが選択され、１個のワード線ＷＬを選択することにより１個のメモリセルＭＣが選択可能となる。ワード線ＷＬは、メモリセルＭＣを構成するメモリセルトランジスタのゲート電極である。
図３０、図３１、図３２、図３３、図３４は、第４の実施形態の半導体記憶装置のメモリセルアレイの一部の模式図である。図３０、図３１、図３３、図３４は断面図、図３２は上面図である。
図３０は、メモリセルアレイ２００のｚ方向に平行な断面である。図３０は、図３２のＡＡ’断面である。図３０中、矩形で囲まれた領域が１個のメモリセルＭＣである。
図３１は、メモリセルアレイ２００のｘ方向及びｚ方向に平行な断面である。図３１は、メモリセルアレイ２００のｘｚ断面である。図３１は、図３２のＢＢ’断面である。
図３２は、メモリセルアレイ２００の上面図である。
図３３は、メモリセルアレイ２００のｘ方向及びｙ方向に平行な断面である。図３３（ａ）は、メモリセルアレイ２００のｚ方向に垂直な断面である。図３３（ａ）は、図３０及び図３１のＣＣ’断面である。図３３（ａ）は、ｚ方向（第１の方向）に垂直で、ワード線ＷＬ（ゲート電極層）及び半導体層を含む断面である。図３３は、第１の平面の一例を示す。図３３（ｂ）、図３３（ｃ）は、図３３（ａ）の一部の拡大図である。
図３４は、メモリセルアレイ２００のｘ方向及びｙ方向に平行な断面である。図３４（ａ）は、メモリセルアレイ２００のｚ方向に垂直な断面である。図３４（ａ）は、図３０及び図３１のＤＤ’断面である。図３４（ａ）は、ｚ方向（第１の方向）に垂直で、ワード線ＷＬ（ゲート電極層）及び半導体層を含む断面である。図３４は、第２の平面の一例を示す。図３４（ｂ）、図３４（ｃ）は、図３４（ａ）の一部の拡大図である。
図３５は、第４の実施形態の半導体記憶装置のメモリセルアレイの一部の模式図である。図３５は、メモリセルアレイ２００のｘ方向及びｙ方向に平行な位置での模式図である。図３５は、ソース線ＳＬ、ビット線ＢＬ、及び、半導体層のレイアウトパターンを示している。
図３６は、第４の実施形態の半導体記憶装置のメモリセルの模式断面図である。図３６は、メモリセルＭＣの断面図である。図３５は、メモリセルＭＣのｚ方向に平行な断面である。図３６は、図３０中、矩形で囲まれた領域に対応する。
メモリセルアレイ２００は、図３０、図３１、図３２、図３３、図３４に示すように、半導体基板１０、基板絶縁層１２、複数のソース線ＳＬ、ソース選択ゲート線ＳＧＳ、複数のワード線ＷＬ（ゲート電極層）、複数の層間絶縁層１４（第１の絶縁層）、第１のチャネル層１６ａ（第１の半導体層）、第２のチャネル層１６ｂ（第２の半導体層）、第３のチャネル層１６ｃ（第３の半導体層）、第４のチャネル層１６ｄ（第４の半導体層）、第１の電荷蓄積層１８ａ、第２の電荷蓄積層１８ｂ、第３の電荷蓄積層１８ｃ、第４の電荷蓄積層１８ｄ、中央絶縁層２０（第２の絶縁層）、複数のビット線ＢＬを備える。
なお、以下、第１のチャネル層１６ａ（第１の半導体層）、第２のチャネル層１６ｂ（第２の半導体層）、第３のチャネル層１６ｃ（第３の半導体層）、第４のチャネル層１６ｄ（第４の半導体層）を総称して、チャネル層１６と記述する場合がある。また、第１の電荷蓄積層１８ａ、第２の電荷蓄積層１８ｂ、第３の電荷蓄積層１８ｃ、第４の電荷蓄積層１８ｄを総称して、電荷蓄積層１８と記述する場合がある。
複数のソース線ＳＬは、第１のソース線ＳＬ１（第１の導電線）、第２のソース線ＳＬ２（第２の導電線）、第３のソース線ＳＬ３、第４のソース線ＳＬ４、第５のソース線ＳＬ５、第６のソース線ＳＬ６を含む。複数のビット線ＢＬは、第１のビット線ＢＬ１（第３の導電線）、第２のビット線ＢＬ２（第４の導電線）、第３のビット線ＢＬ３、第４のビット線ＢＬ４、第５のビット線ＢＬ５、第６のビット線ＢＬ６を含む。
積層体２２は、複数のワード線ＷＬと複数の層間絶縁層１４を備える。積層体２２は、第１の領域２２ａと第２の領域２２ｂを有する。第２の領域２２ｂは、第１の領域２２ａのｚ方向（第１の方向）に位置する。
半導体基板１０は、例えば、シリコン基板である。
基板絶縁層１２は、半導体基板１０の上に設けられる。基板絶縁層１２は、例えば、酸化シリコンである。
ソース線ＳＬ（第１の導電線）は、基板絶縁層１２の上に設けられる。ソース線ＳＬは、ｘ方向に延びる。ソース線ＳＬは、例えば、金属、又は、半導体である。
積層体２２は、ソース線ＳＬの上に設けられる。積層体２２は、ソース線ＳＬとビット線との間に挟まれる。
層間絶縁層１４と、ワード線ＷＬ、またはソース選択ゲート線ＳＧＳとは、半導体基板１０の上に、ｚ方向（第１の方向）に交互に積層される。ｚ方向（第１の方向）に交互に積層されるワード線ＷＬ、ソース選択ゲート線ＳＧＳのうち、最も半導体基板１０に近い側の層がソース選択ゲート線ＳＧＳである。ソース選択ゲート線ＳＧＳは、ワード線ＷＬとソース線ＳＬとの間に設けられる。ワード線ＷＬ、ソース選択ゲート線ＳＧＳは、ｚ方向に離間して配置される。積層体２２は、複数のワード線ＷＬ、ソース選択ゲート線ＳＧＳ、および複数の層間絶縁層１４を備える。
ワード線ＷＬ、ソース選択ゲート線ＳＧＳは、例えば、板状の導電体である。ワード線ＷＬ、ソース選択ゲート線ＳＧＳは、例えば、金属、金属窒化物、金属炭化物、又は、半導体を含む。金属には、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）を用いることができる。半導体には、例えば、多結晶シリコンを用いることができる。ワード線ＷＬ、ソース選択ゲート線ＳＧＳは、窒化チタン、窒化タンタル等のバリアメタルを含んでも構わない。
ワード線ＷＬは、メモリセルＭＣのトランジスタの制御電極として機能する。ワード線ＷＬは、ゲート電極層の一例である。
層間絶縁層１４は、ワード線ＷＬとワード線ＷＬ、およびソース選択ゲート線ＳＧＳとワード線ＷＬと、を分離する。層間絶縁層１４には、例えば、酸化物、酸窒化物、又は、窒化物を用いることができる。層間絶縁層１４は、例えば、酸化シリコンを含む。
チャネル層１６は、積層体２２の中に設けられる。チャネル層１６は、ｚ方向に延びる。第１のチャネル層１６ａは、積層体２２の中に設けられ、ｚ方向に延びる。第２のチャネル層１６ｂは、積層体２２の中に設けられ、ｚ方向に延びる。第３のチャネル層１６ｃは、積層体２２の中に設けられ、ｚ方向に延びる。第４のチャネル層１６ｄは、積層体２２の中に設けられ、ｚ方向に延びる。なお、チャネル層１６が延びる方向は、第１の方向に必ずしも完全一致しなくても良い。例えば、チャネル層１６が延びる方向は、第１の方向に対して±５度の範囲にあれば良い。
チャネル層１６には、例えば、多結晶の半導体を用いる。多結晶の半導体には、例えば、多結晶シリコンを用いる。チャネル層１６は、メモリセルＭＣのトランジスタのチャネルとして機能する。
電荷蓄積層１８は、ワード線ＷＬとチャネル層１６との間に設けられる。第１の電荷蓄積層１８ａは、ワード線ＷＬと第１のチャネル層１６ａとの間に設けられる。第２の電荷蓄積層１８ｂは、ワード線ＷＬと第２のチャネル層１６ｂとの間に設けられる。第３の電荷蓄積層１８ｃは、ワード線ＷＬと第３のチャネル層１６ｃとの間に設けられる。第４の電荷蓄積層１８ｄは、ワード線ＷＬと第４のチャネル層１６ｄとの間に設けられる。
中央絶縁層２０は、積層体２２の中に設けられる。中央絶縁層２０は、ｚ方向に延びる。中央絶縁層２０は、積層体２２を貫通しない。中央絶縁層２０は、積層体２２の半導体基板１０の側の一部には設けられない。
中央絶縁層２０は、絶縁体である。中央絶縁層２０は、例えば、酸化物、酸窒化物、又は、窒化物である。中央絶縁層２０は、例えば、酸化シリコンを用いる。
図３３に示すように、積層体２２の半導体基板１０の側に位置し、ｚ方向に垂直でチャネル層１６を含む第１の平面（図３０、図３１の中のＰ１）には、中央絶縁層２０は含まれない。
図３３（ｂ）に示すように、第１の平面Ｐ１において、第１のチャネル層１６ａと第２のチャネル層１６ｂを結ぶ線分、第２のチャネル層１６ｂと第３のチャネル層１６ｃを結ぶ線分、第３のチャネル層１６ｃと第４のチャネル層１６ｄを結ぶ線分、第４のチャネル層１６ｄと第１のチャネル層１６ａを結ぶ線分で囲まれた領域（図３３（ｂ）の中の領域Ｘ）に、ワード線ＷＬが位置する。また、図３３（ｃ）に示すように、ｚ方向に垂直でワード線ＷＬを含む面内において、第１のチャネル層１６ａと第２のチャネル層１６ｂを結ぶ線分、第２のチャネル層１６ｂと第３のチャネル層１６ｃを結ぶ線分、第３のチャネル層１６ｃと第１のチャネル層１６ａを結ぶ線分で囲まれた領域（図３３（ｃ）の中の領域Ｙ）に、ワード線ＷＬが位置する。
図３４に示すように、ｚ方向に垂直でチャネル層１６を含み、第１の平面Ｐ１よりもｚ方向、すなわちビット線ＢＬ側に位置する第２の平面（図３０、図３１の中のＰ２）には、中央絶縁層２０が含まれる。
中央絶縁層２０は、図３４に示すように、ｚ方向に垂直でワード線ＷＬを含む面内において、複数のチャネル層１６又は電荷蓄積層１８に接する。中央絶縁層２０の外側に、複数のチャネル層１６及び電荷蓄積層１８が設けられる。中央絶縁層２０を囲むように、複数のチャネル層１６及び電荷蓄積層１８が設けられる。
中央絶縁層２０の周囲には、図３４に示すように４つのチャネル層１６が配置される。中央絶縁層２０は、４つのチャネル層１６に囲まれる。
中央絶縁層２０は、図３４に示すように、ｚ方向に垂直でワード線ＷＬを含む面内において、第１のチャネル層１６ａ又は第１の電荷蓄積層１８ａ、第２のチャネル層１６ｂ又は第２の電荷蓄積層１８ｂ、第３のチャネル層１６ｃ又は第３の電荷蓄積層１８ｃ、及び、第４のチャネル層１６ｄ又は第４の電荷蓄積層１８ｄと接する。図３４では、特に、中央絶縁層２０が、第１のチャネル層１６ａ及び第１の電荷蓄積層１８ａ、第２のチャネル層１６ｂ及び第２の電荷蓄積層１８ｂ、第３のチャネル層１６ｃ及び第３の電荷蓄積層１８ｃ、及び、第４のチャネル層１６ｄ及び第４の電荷蓄積層１８ｄと接する場合を示している。
図３４（ｂ）に示すように、ｚ方向に垂直でワード線ＷＬを含む面内において、第１のチャネル層１６ａと第２のチャネル層１６ｂを結ぶ線分、第２のチャネル層１６ｂと第３のチャネル層１６ｃを結ぶ線分、第３のチャネル層１６ｃと第４のチャネル層１６ｄを結ぶ線分、第４のチャネル層１６ｄと第１のチャネル層１６ａを結ぶ線分で囲まれた領域（図３４（ｂ）の中の領域Ｓ）に、中央絶縁層２０は位置する。また、図３４（ｃ）に示すように、ｚ方向に垂直でワード線ＷＬを含む面内において、第１のチャネル層１６ａと第２のチャネル層１６ｂを結ぶ線分、第２のチャネル層１６ｂと第３のチャネル層１６ｃを結ぶ線分、第３のチャネル層１６ｃと第１のチャネル層１６ａを結ぶ線分で囲まれた領域（図３４（ｃ）の中の領域Ｔ）に、中央絶縁層２０は位置する。
図３０に示すように、ｚ方向に平行で中央絶縁層２０を含む第１の断面において、同一のワード線ＷＬの２つの端面の間の第１の距離（図３０中のｄ１）が、ｚ方向に向かって、例えば第１のワード線ＷＬ１から第２のワード線ＷＬ２にかけて単調増加する。言い換えれば、積層体２２の第１の領域２２ａから第２の領域２２ｂを通して、第１の距離ｄ１が、ｚ方向に向かって単調増加する。第１の距離ｄ１が、半導体基板１０側からビット線ＢＬ側に向かって単調に増加する。
一方、図３１に示すように、ｚ方向に平行で中央絶縁層２０を含み、第１の断面と異なる第２の断面においては、同一のワード線ＷＬの２つの端面の間の第２の距離（図３１中のｄ２）が、ｚ方向に向かって、例えば第１のワード線ＷＬ１から単調増加した後、一旦減少し、更に第２のワード線ＷＬ２にかけて単調増加する。積層体２２の第１の領域２２ａでは第２の距離ｄ２が単調増加する。また、積層体２２の第２の領域２２ｂでも第２の距離ｄ２が単調増加する。しかし、第１の領域２２ａと第２の領域２２ｂとの間で、第２の距離ｄ２の変化が不連続である。第１の領域２２ａと第２の領域２２ｂとの間で、第２の距離ｄ２が一旦小さくなる。
第２の領域２２ｂの最下部のワード線ＷＬの２つの端面の間の第２の距離ｄ２は、第１の領域２２ａの最上部のワード線ＷＬの２つの端面の間の第２の距離ｄ２よりも小さい。例えば、第２の領域２２ｂの最下部のワード線ＷＬの２つの端面の間の第２の距離ｄ２は、第１の領域２２ａの最上部のワード線ＷＬの２つの端面の間の第２の距離ｄ２の９０％以下である。
第１の断面は、第１のチャネル層１６ａ、第２のチャネル層１６ｂ、第３のチャネル層１６ｃ、及び、第４のチャネル層１６ｄの少なくともいずれか一つを含む。また、第２の断面は、第１のチャネル層１６ａ、第２のチャネル層１６ｂ、第３のチャネル層１６ｃ、及び、第４のチャネル層１６ｄのいずれも含まない。
複数のビット線ＢＬは、積層体２２の上に設けられる。ビット線ＢＬは、ｙ方向に延びる。ビット線ＢＬは、ソース線ＳＬのｚ方向に位置する。ビット線ＢＬは、ソース線ＳＬに直交する方向に伸びる。
ビット線ＢＬは、例えば、金属、金属窒化物、金属炭化物、又は、半導体を含む。金属には、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）を用いることができる。半導体には、例えば、多結晶シリコンを用いることができる。ビット線ＢＬは、は、窒化チタン、窒化タンタル等のバリアメタルを含んでも構わない。
図３０及び図３５に示すように、第２のチャネル層１６ｂの下端（一端）及び第３のチャネル層１６ｃの下端（一端）が第１のソース線ＳＬ１（第１の導電線）に電気的に接続される。また、第１のチャネル層１６ａの下端（一端）及び第４のチャネル層１６ｄの下端（一端）が第２のソース線ＳＬ２（第２の導電線）に電気的に接続される。また、第１のチャネル層１６ａの上端（他端）及び第２のチャネル層１６ｂの上端（他端）が第１のビット線ＢＬ１（第３の導電線）に電気的に接続される。また、第３のチャネル層１６ｃの上端（他端）及び第４のチャネル層１６ｄの上端（他端）が第２のビット線ＢＬ２（第４の導電線）に電気的に接続される。
次に、第４の実施形態の半導体記憶装置の製造方法の一例について説明する。
第４の実施形態の半導体記憶装置の製造方法は、複数の絶縁体である第１の層と複数の第２の層を第１の方向に交互に積層して第１の積層体を形成し、第１の積層体の上に中央開口部を有する第１のマスク材を形成し、第１のマスク材をマスクに第１の積層体の厚さよりも浅い第１の中央穴を形成し、複数の第１の層と複数の第２の層を第１の方向に交互に積層して第２の積層体を形成し、第１の積層体に第２の中央穴を形成し、第２の積層体の上に、第２の中央穴に一部が重なる第１の開口部と、第２の中央穴に一部が重なる第２の開口部と、第２の中央穴に一部が重なる第３の開口部と、を有する第２のマスク材を形成し、第２のマスク材をマスクに第１の積層体と第２の積層体とを貫通する第１の穴、第２の穴、第３の穴を形成する。以下、第２の層は絶縁体であり、第１の穴、第２の穴、第３の穴を形成した後に第２の層を導電層に置換する場合を例に説明する。
図３７、図３８、図３９、図４０、図４１、図４２、図４３、図４４、図４５、図４６、図４７、図４８、図４９、図５０、図５１、図５２、図５３、図５４、図５５、図５６は、第４の実施形態の半導体記憶装置の製造方法を示す模式図である。図３７、図３８、図４０、図４１、図４２、図４３、図４４、図４６、図４７、図４８、図５０、図５１、図５２、図５４、図５５、図５６は、図３０に対応する断面を示す断面図である。図３９、図４５、図４９、図５２は、それぞれ、図３８、図４４、図４８、図５０の上面図である。
最初に、半導体基板１０上に、基板絶縁層１２と複数のソース線ＳＬを形成する。ソース線ＳＬは、例えば、ｚ方向に垂直なｘ方向に延びる。基板絶縁層１２は、例えば、酸化シリコン層である。次に、ソース線ＳＬの上に、複数の酸化シリコン層３０（第１の層）と複数の窒化シリコン層３２（第２の層）とを交互に積層する（図３７）。酸化シリコン層３０と窒化シリコン層３２により積層体１２２の第１の領域１２２ａが形成される。
酸化シリコン層３０と窒化シリコン層３２は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。酸化シリコン層３０の一部は、最終的に層間絶縁層１４となる。
窒化シリコン層３２は、犠牲層である。窒化シリコン層３２は、最終的に、導電層に置換されワード線ＷＬ、およびソース選択ゲート線ＳＧＳとなる。
次に、積層体１２２の第１の領域１２２ａの上に第１の加工マスク４１（第１のマスク材）を形成する（図３８）。第１の加工マスク４１には、例えば、フォトレジストやカーボン膜を用いる。第１の加工マスク４１は、円形の中央開口部４１ａを有する（図３９）。
次に、第１の加工マスク４１をマスクに、酸化シリコン層３０と窒化シリコン層３２をエッチングし、第１の領域１２２ａを貫通しない中央穴４１ｘを形成する（図４０）。言い換えると、中央穴４１ｘの深さは、第１の領域１２２ａの厚さよりも浅い。第１の領域１２２ａの下部にはエッチングにて除去されない酸化シリコン層３０と窒化シリコン層３２が残る。中央穴４１ｘは、例えば、Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）により形成する。
次に、第１の加工マスク４１を剥離する（図４１）。
次に、中央穴４１ｘを、スピンオングラス４９（ＳＯＧ）で埋め込む（図４２）。
次に、第１の領域１２２ａの上に、酸化シリコン層３０と窒化シリコン層３２とを交互に積層する（図４３）。積層体１２２の第２の領域１２２ｂが形成される。
次に、積層体１２２の第２の領域１２２ｂの上に第２の加工マスク４２を形成する（図４４）。第２の加工マスク４２には、例えば、フォトレジストやカーボン膜を用いる。第２の加工マスク４２は、円形の中央開口部４２ａを有する（図４５）。
次に、第２の加工マスク４２をマスクに、酸化シリコン層３０と窒化シリコン層３２をエッチングし、第２の領域１２２ｂを貫通する中央穴４２ｘを形成する（図４６）。中央穴４２ｘは、スピンオングラス４９に達する。中央穴４２ｘは、例えば、ＲＩＥ法により形成する。
次に、第２の加工マスク４２及びスピンオングラス４９を除去する（図４７）。スピンオングラス４９は、例えば、ウェットエッチングにより除去する。
次に、第３の加工マスク４３（第２のマスク材）を形成する（図４８）。第３の加工マスク４３は、中央穴４２ｘに一部が重なる第１の開口部４３ａと、中央穴４２ｘに一部が重なる第２の開口部４３ｂと、中央穴に一部が重なる第３の開口部４３ｃと、中央穴に一部が重なる第４の開口部４３ｄと、を有する（図４９）。図４９で一部破線の円が、中央穴４２ｘを示す。
次に、第３の加工マスク４３をマスクに、酸化シリコン層３０と窒化シリコン層３２をエッチングする（図５０）。エッチングにより、中央穴４１ｘ、及び、中央穴４２ｘの周囲に、積層体１２２を貫通する第１のメモリ穴４３ｐ（第１の穴）、第２のメモリ穴４３ｑ（第２の穴）、第３のメモリ穴４３ｒ（第３の穴）、第４のメモリ穴４３ｓ（第４の穴）が形成される。酸化シリコン層３０と窒化シリコン層３２をエッチングは、例えば、ＲＩＥ法により形成する。なお、実体的には、中央穴４１ｘ、中央穴４２ｘ、第１のメモリ穴４３ｐ、第２のメモリ穴４３ｑ、第３のメモリ穴４３ｒ、第４のメモリ穴４３ｓは、それぞれ独立した複数の穴ではなく、それぞれが連結された１つの穴である。すなわち、中央穴４１ｘ、中央穴４２ｘ、第１のメモリ穴４３ｐ、第２のメモリ穴４３ｑ、第３のメモリ穴４３ｒ、第４のメモリ穴４３ｓは、それぞれ１つの穴の中央穴部４１ｘ、中央穴部４２ｘ、第１のメモリ穴部４３ｐ（第１の穴部）、第２のメモリ穴部４３ｑ（第２の穴部）、第３のメモリ穴部４３ｒ（第３の穴部）、第４のメモリ穴部４３ｓ（第４の穴部）と呼ぶこともできる。
中央穴４１ｘを形成した際に、第１の領域１２２ａの下部にはエッチングされずに残存していた酸化シリコン層３０と窒化シリコン層３２にも、第１のメモリ穴４３ｐ、第２のメモリ穴４３ｑ、第３のメモリ穴４３ｒ、第４のメモリ穴４３ｓが形成される。
次に、第３の加工マスク４３を剥離する（図５１）。中央穴４１ｘ、及び、中央穴４２ｘの周囲に、第１のメモリ穴４３ｐ（第１の穴）、第２のメモリ穴４３ｑ（第２の穴）、第３のメモリ穴４３ｒ（第３の穴）、第４のメモリ穴４３ｓ（第４の穴）が形成されている（図５２）。
次に、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の積層膜５２を、第１のメモリ穴４３ｐ（第１の穴）、第２のメモリ穴４３ｑ（第２の穴）、第３のメモリ穴４３ｒ（第３の穴）、第４のメモリ穴４３ｓ（第４の穴）に形成する（図５３）。積層膜５２は、窒化シリコン層３２に接する。積層膜５２は、例えば、ＣＶＤ法で形成される。積層膜５２の少なくとも一部は、最終的に電荷蓄積層１８となる。なお、第２の領域１２２ｂの表面、ソース線ＳＬの露出した部分にも、積層膜５２は形成されるが、エッチバック法により除去する。
次に、非晶質シリコン膜５３を、第１のメモリ穴４３ｐ（第１の穴）、第２のメモリ穴４３ｑ（第２の穴）、第３のメモリ穴４３ｒ（第３の穴）、第４のメモリ穴４３ｓ（第４の穴）に形成する（図５４）。非晶質シリコン膜５３は、後の工程で加熱されて、最終的にはポリシリコンを用いたチャネル層１６となる。なお、第２の領域１２２ｂの表面、ソース線ＳＬの露出した部分、中央穴４１ｘ、中央穴４２ｘにも、非晶質シリコン膜５３は形成される。チャネル層１６を分離するために、第１のメモリ穴４３ｐ（第１の穴）、第２のメモリ穴４３ｑ（第２の穴）、第３のメモリ穴４３ｒ（第３の穴）、第４のメモリ穴４３ｓ（第４の穴）以外の領域に形成された非晶質シリコン膜５３を、例えば、等方性のドライエッチング法により除去することも可能である。
例えば、チャネル層１６を分離するために、第２の領域１２２ｂの表面と、中央穴４１ｘ、及び、中央穴４２ｘの内面に形成された非晶質シリコン膜５３を、等方性のドライエッチング法により除去することも可能である。また、中央穴４１ｘ、中央穴４２ｘにも、積層膜５２は形成されるが、積層膜５２の一部を等方性のドライエッチング法により除去することも可能である。
次に、中央穴４１ｘ、及び、中央穴４２ｘを酸化シリコン膜５４で埋め込む（図５５）。酸化シリコン膜５４は最終的に中央絶縁層２０となる。酸化シリコン膜５４は、例えば、ＣＶＤ法で形成される。
次に、図示しないエッチング用の溝を用いて、窒化シリコン層３２をウェットエッチングより選択的に除去する。ウェットエッチングには、例えば、リン酸溶液を用い、窒化シリコン層３２を酸化シリコン層３０に対して選択的にエッチングする。次に、窒化シリコン層３２が除去された領域に、タングステン膜５５を形成する（図５６）。窒化シリコン層３２がタングステン膜５５に置換される。タングステン膜５５は、最終的にワード線ＷＬ、およびソース選択ゲート線ＳＧＳとなる。
その後、積層体１２２の上に、複数のビット線ＢＬが公知のプロセス技術を用いて形成される。
以上の製造方法により、第４の実施形態の半導体記憶装置のメモリセルアレイ２００が製造される。
なお、積層体１２２を形成する際の第２の層を導電層とすることも可能である。
次に、第４の実施形態の半導体記憶装置及びその製造方法の作用及び効果について説明する。
メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリを製造する際に、例えば、複数の絶縁層と複数のゲート電極層とが積層された積層体に、積層体を貫通するメモリ穴を形成し、メモリ穴の中に電荷蓄積層と半導体層を形成することで、複数のメモリセルが直列に接続されたメモリストリングを形成する。積層体のゲート電極の積層数を増やすこと、あるいは、メモリ穴のサイズを微細化することで、３次元ＮＡＮＤフラッシュメモリの更なる大容量化が実現される。
積層体のゲート電極の積層数を増やした場合、あるいは、メモリ穴のサイズを微細化した場合、メモリ穴のアスペクト比（深さ／幅）が大きくなる。このため、メモリ穴のエッチングによる形成が困難となる。すなわち、メモリ穴のアスペクト比が大きくなると、例えば、ＲＩＥ法によるエッチングの際にエッチングレートが低下したり、エッチングの停止が生じたりする。
第４の実施形態の半導体記憶装置のメモリセルアレイ２００では、積層体２２の内部にｚ方向に延びる中央絶縁層２０の周囲に、複数のチャネル層１６を設ける。この構造を採用することにより、アスペクト比の大きいメモリ穴を形成することが可能となり、３次元ＮＡＮＤフラッシュメモリの更なる大容量化が実現される。
メモリセルアレイ２００を製造する際、穴径の小さいメモリ穴を形成する前に、積層体１２２に、穴径が大きくアスペクト比の小さい中央穴４１ｘ、及び、中央穴４２ｘを形成する。その後、図４９に示すように、中央穴４１ｘ、及び、中央穴４２ｘに一部が重なるように、第１のメモリ穴４３ｐ、第２のメモリ穴４３ｑ、第３のメモリ穴４３ｒ、第４のメモリ穴４３ｓを形成することで、実効的なアスペクト比が小さい状態で穴径の小さいメモリ穴のエッチングを行うことが可能となる。したがって、穴径が小さくアスペクト比の高いメモリ穴を形成する際、エッチングレートの低下や、エッチングの停止が生じたりする可能性を低減することが可能となる。
また、積層体のゲート電極の積層数を更に増やそうとする場合、メモリ穴より穴径が大きくアスペクト比が大きい中央穴であっても、エッチングが困難になるおそれがある。第４の実施形態の半導体記憶装置のメモリセルアレイ２００では、中央穴を、中央穴４１ｘと中央穴４２ｘの二つに上下に分割して製造することが可能である。したがって、中央穴のエッチングが容易となり、更に、穴径が小さくアスペクト比の高いメモリ穴を形成することが可能となる。
なお、中央穴は上下に分割して形成されるため、上下の合わせズレや寸法ズレが生じるおそれがある。しかし、メモリ穴は一括して形成することが可能であるため、積層体２２の下から上までチャネル層１６はずれることなく連続して形成できる。
更に、メモリセルアレイ２００では、中央穴４１ｘは積層体２２を貫通しないように設けられている。このため、積層体２２の下部では、第２のチャネル層１６ｂ及び第３のチャネル層１６ｃが第１のソース線ＳＬ１に接続され、第１のチャネル層１６ａ及び第４のチャネル層１６ｄが第２のソース線ＳＬ２に接続することが可能となっている。言い換えれば、一つの中央絶縁層２０の周りに配置される複数のチャネル層１６を、分割された異なるソース線ＳＬに接続することが可能となっている。
例えば、ソース線ＳＬがメモリセルアレイ２００のように分割された状態で、中央穴４１ｘが積層体２２を貫通するように設けるとする。この場合、例えば、図示しないメモリセルアレイ２００の下の配線や素子にダメージを与えたり、メモリセルアレイ２００の下の配線や素子のショートを引き起こしたりするおそれがある。メモリセルアレイ２００では、中央穴４１ｘが積層体２２を貫通しないように設けることで上記問題を抑制している。
そして、一つの中央絶縁層２０の周りに配置される複数のチャネル層１６を、分割された異なるソース線ＳＬに接続することが可能となっている。このため、図２９に示すように、１本のソース線ＳＬと１本のビット線ＢＬにより１本のメモリストリングＭＳが選択され、１個のワード線ＷＬにより１個のメモリセルＭＣが選択可能となる。したがって、例えば、第１の実施形態の半導体記憶装置に設けられた、メモリストリングＭＳを選択するためのドレイン選択ゲート線ＳＧＤやドレイン選択トランジスタＳＤＴが不要となる。よって、簡易な回路構成の半導体記憶装置が実現できる。
また、メモリセルアレイ２００の上部に設ける配線や素子の微細加工の難易度は一般的に高い。メモリセルアレイ２００の上部に設ける配線や素子を省略できることで、半導体記憶装置の製造が容易となる。
図５７は、第４の実施形態の変形例の半導体記憶装置のメモリセルアレイの一部の模式断面図である。図５７は、図３１に対応する断面図である。
第４の実施形態のメモリセルアレイ２００では、図３１に示すように、ｚ方向に平行で中央絶縁層２０を含み、第１の断面と異なる第２の断面においては、同一のワード線ＷＬの２つの端面の間の第２の距離（図３１中のｄ２）が、ｚ方向に向かって、例えば第１のワード線ＷＬ１から単調増加した後、一旦減少し、更に第２のワード線ＷＬ２にかけて単調増加する
一方、変形例のメモリセルアレイ２５０は、図５７に示すように、ｚ方向に平行で中央絶縁層２０を含み、第１の断面と異なる第２の断面においては、同一のワード線ＷＬの２つの端面の間の第２の距離（図５７中のｄ２）が、ｚ方向に向かって、例えば第１のワード線ＷＬ１から第２のワード線ＷＬ２にかけて単調増加する。
第４の実施形態の変形例においても、一つの中央絶縁層２０の周りに配置される複数のチャネル層１６を、分割された異なるソース線ＳＬに接続することが可能となる。
以上、第４の実施形態の半導体記憶装置によれば、高いアスペクト比のメモリ穴を形成することが可能となる。したがって、大容量化が実現できる半導体記憶装置を提供することが可能となる。また、簡易な回路構成で製造が容易な半導体記憶装置を提供することが可能となる。
（第５の実施形態）
第５の実施形態の半導体記憶装置は、第２の絶縁層の周りに配置される半導体層の数が異なる点、及び、第１ないし第４の導電線の配置が異なる点で、第４の実施形態の半導体記憶装置と異なる。以下、第４の実施形態と重複する内容については記述を一部省略する場合がある。
図５８は、第５の実施形態の半導体記憶装置のメモリセルアレイの一部の模式図である。図５８は、メモリセルアレイのｘ方向及びｙ方向に平行な位置での模式図である。図５８は、ソース線ＳＬ、ビット線ＢＬ、及び、半導体層のレイアウトパターンを示している。
図５８は、中央絶縁層２０の周りに、６個のチャネル層１６と６個の電荷蓄積層１８が配置される場合である。６個のチャネル層１６の内の２個のチャネル層１６の下端（一端）が同一のソース線ＳＬに接続される。また、６個のチャネル層１６の内の３個のチャネル層１６の上端（他端）が同一のビット線ＢＬに接続される。
以上、第５の実施形態の半導体記憶装置によれば、第４の実施形態と同様、高いアスペクト比のメモリ穴を形成することが可能となる。したがって、大容量化が実現できる半導体記憶装置を提供することが可能となる。また、簡易な回路構成で製造が容易な半導体記憶装置を提供することが可能となる。
（第６の実施形態）
第６の実施形態の半導体記憶装置は、複数の第１の絶縁層と複数のゲート電極層とが第１の方向に交互に積層された積層体と、積層体の中に設けられ、第１の方向に延びる第１の半導体層と、積層体の中に設けられ、第１の方向に延びる第２の半導体層と、積層体の中に設けられ、第１の方向に延びる第３の半導体層と、ゲート電極層と第１の半導体層との間に設けられた第１の電荷蓄積層と、ゲート電極層と第２の半導体層との間に設けられた第２の電荷蓄積層と、ゲート電極層と第３の半導体層との間に設けられた第３の電荷蓄積層と、を備え、第１の方向に垂直でゲート電極層を含む第１の面において第１の電荷蓄積層と第２の電荷蓄積層とが連続し、第１の面において、第１の電荷蓄積層と第３の電荷蓄積層が分離し、第１の面において、第１の半導体層と第２の半導体層との間の第１の距離が、第１の半導体層と第３の半導体層との間の第２の距離よりも小さい。
第６の実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリである。第６の実施形態の半導体記憶装置は、メモリセルＭＣの電荷蓄積層が絶縁膜の積層構造で構成される。第６の実施形態の半導体記憶装置のメモリセルＭＣは、いわゆる、Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ型（ＭＯＮＯＳ型）のメモリセルである。
図５９は、第６の実施形態の半導体記憶装置のメモリセルアレイの回路図である。
第６の実施形態の３次元ＮＡＮＤフラッシュメモリのメモリセルアレイ３００は、図５８に示すように複数のワード線ＷＬ（ゲート電極層）、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、及び、複数のメモリストリングＭＳを備える。
複数のワード線ＷＬがｚ方向に積層して配置される。複数のメモリストリングＭＳは、ｚ方向に延びる。複数のビット線ＢＬは、例えば、ｙ方向に延びる。
以下、ｘ方向を第２の方向、ｙ方向を第３の方向、ｚ方向を第１の方向と定義する。ｘ方向、ｙ方向、ｚ方向は、例えば、互いに垂直である。
図５８に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセルＭＣ、及び、ドレイン選択トランジスタＳＤＴを備える。１本のビット線ＢＬと１本のドレイン選択ゲート線ＳＧＤを選択することにより１本のメモリストリングＭＳが選択され、１個のワード線ＷＬを選択することにより１個のメモリセルＭＣが選択可能となる。ワード線ＷＬは、メモリセルＭＣを構成するメモリセルトランジスタのゲート電極である。
図６０、図６１、図６２は、第６の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図である。
図６０は、メモリセルアレイ３００のｙ方向及びｚ方向に平行な断面である。図６０は、メモリセルアレイ３００のｙｚ断面である。図６０は、図６２のＡＡ’断面である。図６０中、矩形で囲まれた領域が１個のメモリセルＭＣである。
図６１、メモリセルアレイ３００のｘ方向及びｚ方向に平行な断面である。図６１は、メモリセルアレイ３００のｘｚ断面である。図６１は、図６２のＢＢ’断面である。
図６２は、メモリセルアレイ３００のｘ方向及びｙ方向に平行な断面である。図６２は、メモリセルアレイ３００のｚ方向に垂直な断面である。図６２は、図６０及び図６２のＣＣ’断面である。図６２は、ｚ方向（第１の方向）に垂直で、ワード線ＷＬ（ゲート電極層）を含む断面である。図６２は、第１の面の一例である。
図６３は、第６の実施形態の半導体記憶装置のメモリセルの模式断面図である。図６３は、メモリセルＭＣの断面図である。図６３は、メモリセルＭＣのｚ方向に平行な断面である。図６３は、図６０中、矩形で囲まれた領域（図６０中のＭＣ）に対応する。
メモリセルアレイ３００は、図６０、図６１、図６２に示すように、半導体基板１０、基板絶縁層１２、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤ、複数のワード線ＷＬ（ゲート電極層）、複数の層間絶縁層１４（第１の絶縁層）、第１のチャネル層１６ａ（第１の半導体層）、第２のチャネル層１６ｂ（第２の半導体層）、第３のチャネル層１６ｃ（第３の半導体層）、第４のチャネル層１６ｄ（第４の半導体層）、第１の電荷蓄積層１８ａ、第２の電荷蓄積層１８ｂ、第３の電荷蓄積層１８ｃ、第４の電荷蓄積層１８ｄ、複数のビット線ＢＬ備える。
なお、以下、第１のチャネル層１６ａ（第１の半導体層）、第２のチャネル層１６ｂ（第２の半導体層）、第３のチャネル層１６ｃ（第３の半導体層）、第４のチャネル層１６ｄ（第４の半導体層）を総称して、チャネル層１６と記述する場合がある。また、第１の電荷蓄積層１８ａ、第２の電荷蓄積層１８ｂ、第３の電荷蓄積層１８ｃ、第４の電荷蓄積層１８ｄを総称して、電荷蓄積層１８と記述する場合がある。
積層体２２は、複数のワード線ＷＬと複数の層間絶縁層１４を備える。
半導体基板１０は、例えば、シリコン基板である。
基板絶縁層１２は、半導体基板１０の上に設けられる。基板絶縁層１２は、例えば、酸化シリコンである。
共通ソース線ＣＳＬは、基板絶縁層１２の上に設けられる。共通ソース線ＣＳＬは、例えば、金属、又は、半導体である。
積層体２２は、共通ソース線ＣＳＬの上に設けられる。
ワード線ＷＬと、層間絶縁層１４、ソース選択ゲート線ＳＧＳ、またはドレイン選択ゲート線ＳＧＤとは、半導体基板１０の上に、ｚ方向（第１の方向）に交互に積層される。ｚ方向（第１の方向）に交互に積層されるワード線ＷＬ、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤのうち、最も半導体基板１０に近い側の層がソース選択ゲート線ＳＧＳ、最も半導体基板１０に近い側の層がドレイン選択ゲート線ＳＧＤである。ワード線ＷＬは、ソース選択ゲート線ＳＧＳとドレイン選択ゲート線ＳＧＤとの間に設けられる。ワード線ＷＬ、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤは、ｚ方向に離間して配置される。積層体２２は、複数のワード線ＷＬ、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤ、および複数の層間絶縁層１４を備える。
ワード線ＷＬ、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤは、例えば、板状の導電体である。ワード線ＷＬ、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤは、例えば、金属、金属窒化物、金属炭化物、又は、半導体を含む。金属には、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）を用いることができる。半導体には、例えば、多結晶シリコンを用いることができる。ワード線ＷＬ、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤは、窒化チタン、窒化タンタル等のバリアメタルを含んでも構わない。
ワード線ＷＬは、メモリセルＭＣのトランジスタの制御電極として機能する。ワード線ＷＬは、ゲート電極層の一例である。
層間絶縁層１４は、ワード線ＷＬとワード線ＷＬ、ソース選択ゲート線ＳＧＳとワード線ＷＬ、およびドレイン選択ゲート線ＳＧＤとワード線ＷＬと、を分離する。層間絶縁層１４には、例えば、酸化物、酸窒化物、又は、窒化物を用いることができる。層間絶縁層１４は、例えば、酸化シリコンを含む。
チャネル層１６は、積層体２２の中に設けられる。チャネル層１６は、ｚ方向に延びる。第１のチャネル層１６ａは、積層体２２の中に設けられ、ｚ方向に延びる。第２のチャネル層１６ｂは、積層体２２の中に設けられ、ｚ方向に延びる。第３のチャネル層１６ｃは、積層体２２の中に設けられ、ｚ方向に延びる。第４のチャネル層１６ｄは、積層体２２の中に設けられ、ｚ方向に延びる。なお、チャネル層１６が延びる方向は、第１の方向に必ずしも完全一致しなくても良い。例えば、チャネル層１６が延びる方向は、第１の方向に対して±５度の範囲にあれば良い。
チャネル層１６には、例えば、多結晶の半導体を用いる。多結晶の半導体には、例えば、多結晶シリコンを用いる。チャネル層１６は、メモリセルＭＣのトランジスタのチャネル領域として機能する。
電荷蓄積層１８は、ワード線ＷＬとチャネル層１６との間に設けられる。第１の電荷蓄積層１８ａは、ワード線ＷＬと第１のチャネル層１６ａとの間に設けられる。第２の電荷蓄積層１８ｂは、ワード線ＷＬと第２のチャネル層１６ｂとの間に設けられる。第３の電荷蓄積層１８ｃは、ワード線ＷＬと第３のチャネル層１６ｃとの間に設けられる。第４の電荷蓄積層１８ｄは、ワード線ＷＬと第４のチャネル層１６ｄとの間に設けられる。
図６３に示すように、例えば、電荷蓄積層１８は、トンネル絶縁膜１８ｘ、電荷トラップ膜１８ｙ、ブロック絶縁膜１８ｚを有する。電荷トラップ膜１８ｙは、トンネル絶縁膜１８ｘとブロック絶縁膜１８ｚとの間に設けられる。トンネル絶縁膜１８ｘ、電荷トラップ膜１８ｙ、ブロック絶縁膜１８ｚは、例えば、それぞれ、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜を用いる。
トンネル絶縁膜１８ｘは、電荷を選択的に通過させる機能を有する。電荷トラップ膜１８ｙは、電荷をトラップして蓄積する機能を有する。ブロック絶縁膜１８ｚは、電荷トラップ膜１８ｙとワード線ＷＬとの間に流れる電流を阻止する機能を有する。メモリセルＭＣは、いわゆる、ＭＯＮＯＳ型のメモリセルである。
電荷蓄積層１８は、チャネル層１６の側面に沿って設けられる。電荷蓄積層１８は、チャネル層１６と層間絶縁層１４との間にも設けても構わない。電荷蓄積層１８は、ｚ方向に隣り合うメモリセルＭＣの間で分断されることなく設けても構わない。
電荷蓄積層１８に蓄積される電荷の量に応じて、メモリセルＭＣのトランジスタの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルＭＣがデータを記憶することが可能となる。
例えば、メモリセルＭＣのトランジスタの閾値電圧が変化することで、トランジスタのオンする電圧が変化する。例えば、閾値電圧が高い状態をデータ“０”、閾値電圧が低い状態をデータ“１”と定義すると、メモリセルＭＣは“０”と“１”の１ビットデータを記憶することが可能となる。
図６４は、第６の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図である。図６４は、図６２の一部の拡大図である。図６４では、ワード線ＷＬの図示を省略している。
図６２、図６４に示すように、ｚ方向に垂直でワード線ＷＬを含む第１の面において、第１の電荷蓄積層１８ａの少なくとも一部と第２の電荷蓄積層１８ｂの少なくとも一部が連続する。また、第３の電荷蓄積層１８ｃの少なくとも一部と第４の電荷蓄積層１８ｄの少なくとも一部が連続する。
図６２に示すように、ｘ方向に並ぶ複数のチャネル層１６とワード線ＷＬとの間の電荷蓄積層１８が連続している。一方、ｙ方向に並ぶ複数のチャネル層１６とワード線ＷＬとの間の電荷蓄積層１８は分離している。
例えば、図６４に示すように、第１の電荷蓄積層１８ａの電荷トラップ膜１８ｙａと、第２の電荷蓄積層１８ｂの電荷トラップ膜１８ｙｂが連続する。また、第１の電荷蓄積層１８ａのブロック絶縁膜１８ｚａと、第２の電荷蓄積層１８ｂのブロック絶縁膜１８ｚｂが連続する。第１の電荷蓄積層１８ａのトンネル絶縁膜１８ｘａと、第２の電荷蓄積層１８ｂのトンネル絶縁膜１８ｘｂは分離する。なお、第１の電荷蓄積層１８ａのトンネル絶縁膜１８ｘａと、第２の電荷蓄積層１８ｂのトンネル絶縁膜１８ｘｂが連続していても構わない。
また、第３の電荷蓄積層１８ｃの電荷トラップ膜１８ｙｃと、第４の電荷蓄積層１８ｄの電荷トラップ膜１８ｙｄが連続する。また、第３の電荷蓄積層１８ｃのブロック絶縁膜１８ｚｃと、第４の電荷蓄積層１８ｄのブロック絶縁膜１８ｚｄが連続する。第３の電荷蓄積層１８ｃのトンネル絶縁膜１８ｘｃと、第４の電荷蓄積層１８ｄのトンネル絶縁膜１８ｘｄは分離する。なお、第３の電荷蓄積層１８ｃのトンネル絶縁膜１８ｘｃと、第４の電荷蓄積層１８ｄのトンネル絶縁膜１８ｘｄが連続していても構わない。
一方、第１の面において、第１の電荷蓄積層１８ａと第３の電荷蓄積層１８ｃが分離する。また、第２の電荷蓄積層１８ｂと第３の電荷蓄積層１８ｃが分離する。また、第１の電荷蓄積層１８ａと第４の電荷蓄積層１８ｄが分離する。また、第２の電荷蓄積層１８ｂと第４の電荷蓄積層１８ｄが分離する。
第１の電荷蓄積層１８ａと第３の電荷蓄積層１８ｃとの間には、ワード線ＷＬが位置する。第２の電荷蓄積層１８ｂと第３の電荷蓄積層１８ｃとの間には、ワード線ＷＬが位置する。第１の電荷蓄積層１８ａと第４の電荷蓄積層１８ｄとの間には、ワード線ＷＬが位置する。第２の電荷蓄積層１８ｂと第４の電荷蓄積層１８ｄとの間には、ワード線ＷＬが位置する。
第１の面において、第１のチャネル層１６ａと第２のチャネル層１６ｂとの間の第１の距離（図６４中のｄｘ）は、第１のチャネル層１６ａと第３のチャネル層１６ｃとの間の第２の距離（図６４中のｄｙ）よりも小さい。第２の距離ｄｙは、例えば、第１の距離ｄｘの１．２倍以上２倍以下である。
複数のビット線ＢＬは、積層体２２の上に設けられる。ビット線ＢＬは、ｙ方向に延びる。ビット線ＢＬは、例えば、金属、金属窒化物、金属炭化物、又は、半導体を含む。金属には、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）を用いることができる。半導体には、例えば、多結晶シリコンを用いることができる。ビット線ＢＬは、窒化チタン、窒化タンタル等のバリアメタルを含んでも構わない。
次に、第６の実施形態の半導体記憶装置の製造方法の一例について説明する。
第６の実施形態の半導体記憶装置の製造方法は、複数の絶縁体である第１の層と複数の第２の層を第１の方向に交互に積層して積層体を形成し、積層体の上に第１の開口部と、第２の開口部と、第１の開口部と第２の開口部とを連結する連結部と、第１の開口部と分離された第３の開口部とを有するマスク材を形成し、マスク材をマスクに積層体を貫通する第１の穴、第２の穴、連結穴、及び、第３の穴を形成し、第１の穴に第２の層に接する第１の電荷蓄積層、第２の穴に第２の層に接する第２の電荷蓄積層、第３の穴に第２の層に接する第３の電荷蓄積層を形成し、第１の穴に第１の電荷蓄積層に接し第１の方向に延びる第１の半導体層、第２の穴に第２の電荷蓄積層に接し第１の方向に延び第１の半導体層と分離された第２の半導体層、第３の穴に第３の電荷蓄積層に接し第１の方向に延びる第３の半導体層を形成する。以下、第２の層は絶縁体であり、第１の穴、第２の穴、第３の穴を形成した後に第２の層を導電層に置換する場合を例に説明する。
図６５、図６６、図６７、図６８、図６９、図７０、図７１、図７２、図７３、図７４、図７５、図７６、図７７、図７８、図７９、図８０は、第６の実施形態の半導体記憶装置の製造方法を示す模式図である。図６５、図６７、図７０、図７２、図７５、図７７、図７９は、図６０に対応する断面を示す断面図である。図６６、図６８、図７１、図７３、図７６、図７８、図８０は、図６１に対応する断面を示す断面図である。図６９、図７４は、それぞれ、図６７、図７２の上面図である。
最初に、半導体基板１０上に、基板絶縁層１２と共通ソース線ＣＳＬを形成する。基板絶縁層１２は、例えば、酸化シリコン層である。次に、共通ソース線ＣＳＬの上に、複数の酸化シリコン層３０（第１の層）と複数の窒化シリコン層３２（第２の層）とをｚ方向に交互に積層する（図６５、図６６）。酸化シリコン層３０と窒化シリコン層３２により積層体１２２が形成される。
酸化シリコン層３０と窒化シリコン層３２は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。酸化シリコン層３０の一部は、最終的に層間絶縁層１４となる。
窒化シリコン層３２は、犠牲層である。窒化シリコン層３２は、最終的に、導電層に置換されワード線ＷＬ、ソース選択ゲート線ＳＧＳ、およびドレイン選択ゲート線ＳＧＤとなる。
次に、積層体１２２の上に加工マスク４５（マスク材）を形成する（図６７、６８）。加工マスク４５は、例えば、フォトレジストやカーボン膜を用いる。加工マスク４５は、複数の開口部５０と、複数の連結部５１を有する（図６９）。複数の開口部５０は、第１の開口部５０ａ、第２の開口部５０ｂ、第３の開口部５０ｃを含む。連結部５１は、第１の開口部５０ａと第２の開口部５０ｂとを連結する。第３の開口部５０ｃは、第１の開口部５０ａ及び第２の開口部５０ｂと分離される。
連結部５１の幅は、開口部５０の幅よりも小さい。連結部５１の幅は、第１の開口部５０ａの幅及び第２の開口部５０ｂの幅よりも小さい
次に、加工マスク４５をマスクに、酸化シリコン層３０と窒化シリコン層３２をエッチングする（図７０、図７１）。エッチングにより、積層体１２２を貫通する開口穴６０が形成される。エッチングは、例えば、Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）により行われる。開口穴６０は、共通ソース線ＣＳＬに達する。
次に、加工マスク４５を剥離する（図７２、７３）。
開口穴６０には、メモリ穴６１と連結穴６２とが含まれる。メモリ穴６１には、第１のメモリ穴６１ａ（第１の穴）、第２のメモリ穴６１ｂ（第２の穴）、第３のメモリ穴６１ｃ（第３の穴）が含まれる（図７４）。なお、実体的には、メモリ穴６１と連結穴６２は、それぞれ独立した複数の穴ではなく、連結された１つの穴である。すなわち、メモリ穴６１と連結穴６２は、メモリ穴部６１と連結穴部６２と呼ぶこともできる。
次に、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜で構成される積層膜５２を、メモリ穴６１に形成する（図７５、図７６）。積層膜５２は、窒化シリコン層３２に接する。
第１のメモリ穴６１ａに形成される積層膜５２は、第１の電荷蓄積層１８ａとなる。また、第２のメモリ穴６１ｂに形成される積層膜５２は、第２の電荷蓄積層１８ｂとなる。また、第３のメモリ穴６１ｃに形成される積層膜５２は、第３の電荷蓄積層１８ｃとなる。
メモリ穴６１に比べて幅の狭い連結穴６２は、積層膜５２により閉塞される。なお、積層体１２２のの表面、共通ソース線ＣＳＬの露出した部分にも、積層膜５２は形成されるが、エッチバック法により除去する。
次に、メモリ穴６１に積層膜５２に接する非晶質シリコン膜５３を形成する（図７７、図７８）。非晶質シリコン膜５３は、後の工程で加熱されて、最終的にはポリシリコンを用いたチャネル層１６となる。
第１のメモリ穴６１ａ中に設けられた第１の電荷蓄積層１８ａに接する様に、ｚ方向に延びる第１のチャネル層１６ａ（第１の半導体層）が形成される。第２のメモリ穴６１ｂ中に設けられた第２の電荷蓄積層１８ｂに接する様に、ｚ方向に延び、第１のチャネル層１６ａ（第１の半導体層）と分離された第２のチャネル層１６ｂ（第２の半導体層）が形成される。また、第３のメモリ穴６１ｃ中に設けられた第３の電荷蓄積層１８ｃに接する様に、ｚ方向に延び、第１のチャネル層１６ａ（第１の半導体層）及び第２のチャネル層１６ｂ（第２の半導体層）と分離された第３のチャネル層１６ｃ（第３の半導体層）が形成される。
次に、図示しないエッチング用の溝を用いて、窒化シリコン層３２をウェットエッチングより選択的に除去する。ウェットエッチングには、例えば、リン酸溶液を用い、窒化シリコン層３２を酸化シリコン層３０に対して選択的にエッチングする。
次に、窒化シリコン層３２が除去された領域に、タングステン膜５５を形成する（図７９、図８０）。窒化シリコン層３２がタングステン膜５５に置換される。タングステン膜５５は、最終的にワード線ＷＬ、ソース選択ゲート線ＳＧＳ、およびドレイン選択ゲート線ＳＧＤとなる。タングステン膜５５は、導電層の一例である。
その後、積層体１２２の上に、複数のビット線ＢＬが公知のプロセス技術を用いて形成される。
以上の製造方法により、第６の実施形態の半導体記憶装置のメモリセルアレイ３００が製造される。
なお、積層体１２２を形成する際の第２の層を導電層とすることも可能である。
次に、第６の実施形態の半導体記憶装置及びその製造方法の作用及び効果について説明する。
メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリを製造する際に、例えば、複数の絶縁層と複数のゲート電極層とが積層された積層体に、積層体を貫通するメモリ穴を形成し、メモリ穴の中に電荷蓄積層と半導体層を形成することで、複数のメモリセルが直列に接続されたメモリストリングを形成する。積層体のゲート電極の積層数を増やすこと、あるいは、メモリ穴のサイズを微細化することで、３次元ＮＡＮＤフラッシュメモリの更なる大容量化が実現される。
積層体のゲート電極の積層数を増やした場合、あるいは、メモリ穴のサイズを微細化した場合、メモリ穴のアスペクト比（深さ／幅）が大きくなる。このため、メモリ穴のエッチングによる形成が困難となる。メモリ穴のアスペクト比が大きくなると、例えば、ＲＩＥ法によるエッチングの際にエッチングレートが低下したり、エッチングの停止が生じたりする。
第６の実施形態の半導体記憶装置のメモリセルアレイ３００では、隣り合う２つのチャネル層１６の電荷蓄積層１８が連続するように設けられる。隣り合う２つのメモリ穴６１が連結穴６２で結合している。したがって、メモリ穴６１を形成する際の加工マスク４５のパターンが、隣り合う開口部５０のパターンが連結部５１で連結された大きなパターンとなる。
このため、メモリ穴６１をエッチングにより形成する際の、メモリ穴６１の実効的なアスペクト比（メモリ穴６１と連結穴６２とを合わせた穴のアスペクト比）が小さくなる。したがって、穴径が小さくアスペクト比の高いメモリ穴を形成する際、エッチングレートの低下や、エッチングの停止が生じたりする可能性を低減することが可能となる。よって、３次元ＮＡＮＤフラッシュメモリの更なる大容量化が実現される。
また、図６２に示すように、ｘ方向に並ぶ複数のチャネル層１６とワード線ＷＬとの間の電荷蓄積層１８が連続している。一方、ｙ方向に並ぶ複数のチャネル層１６とワード線ＷＬとの間の電荷蓄積層１８は分離している。このため、ワード線ＷＬが電荷蓄積層１８に分断されて孤立することがない。よって、ワード線ＷＬがフローティング状態になることを抑制できる。
更に、メモリセルアレイ３００では、第１のチャネル層１６ａと第２のチャネル層１６ｂとの間の第１の距離（図６４中のｄｘ）が、第１のチャネル層１６ａと第３のチャネル層１６ｃとの間の第２の距離（図６４中のｄｙ）よりも小さい。すなわち、ｙ方向に並ぶ複数のチャネル層１６の間の距離が、ｘ方向に並ぶ複数のチャネル層１６の間の距離よりも大きくなっている。この構成により、ワード線ＷＬの幅を十分に大きくとることができる。
したがって、特に、絶縁体の第２の層を、導電層によって置換してワード線ＷＬ、ソース選択ゲート線ＳＧＳ、およびドレイン選択ゲート線ＳＧＤを形成する製造方法を適用する場合、絶縁体の除去と導電層の堆積が容易となる。よって、安定したワード線ＷＬ、ソース選択ゲート線ＳＧＳ、およびドレイン選択ゲート線ＳＧＤの形成が可能となる。
第１のチャネル層１６ａと第３のチャネル層１６ｃとの間の第２の距離（図６４中のｄｙ）は、第１のチャネル層１６ａと第２のチャネル層１６ｂとの間の第１の距離（図６４中のｄｘ）の１．２倍以上２倍以下であることが好ましい。第２の距離ｄｙが第１の距離ｄｘの１．２倍以上であることで、更に安定したワード線ＷＬの形成が可能となる。また、第２の距離ｄｙが第１の距離ｄｘの２倍以下であることで、メモリ穴６１の密度が高くなり、３次元ＮＡＮＤフラッシュメモリの更なる大容量化が実現される。
以上、第６の実施形態の半導体記憶装置及びその製造方法によれば、高いアスペクト比のメモリ穴を形成することが可能となる。したがって、大容量化が実現できる半導体記憶装置及びその製造方法を提供することが可能となる。
（第７の実施形態）
第７の実施形態の半導体記憶装置は、第１の電荷蓄積層は、第１のトンネル絶縁膜、第１のトンネル絶縁膜とゲート電極層との間の第１の半導体膜、第１の半導体膜とゲート電極層との間の第１のブロック絶縁膜と、を有し、第２の電荷蓄積層は、第２のトンネル絶縁膜、第２のトンネル絶縁膜とゲート電極層との間の第２の半導体膜、第２の半導体膜とゲート電極層との間の第２のブロック絶縁膜と、を有し、第３の電荷蓄積層は、第３のトンネル絶縁膜、第３のトンネル絶縁膜とゲート電極層との間の第３の半導体膜、第３の半導体膜とゲート電極層との間の第３のブロック絶縁膜と、を有し、第１の面において、第１の半導体膜と第２の半導体膜は分離し、第１のブロック絶縁膜と第２のブロック絶縁膜は連続する点で、第６の実施形態の半導体記憶装置と異なる。以下、第６の実施形態と重複する内容については記述を一部省略する場合がある。
図８１は、第７の実施形態の半導体記憶装置のメモリセルの模式断面図である。図８１は、メモリセルＭＣの断面図である。図８１は、メモリセルＭＣのｚ方向に平行な断面である。図８１は、図６０中、矩形で囲まれた領域（図６０中のＭＣ）に対応する。
図８１に示すように、例えば、電荷蓄積層１８は、トンネル絶縁膜１８ｐ、半導体膜１８ｑ、ブロック絶縁膜１８ｒを備える。半導体膜１８ｑは、トンネル絶縁膜１８ｐとブロック絶縁膜１８ｒとの間に位置する。ブロック絶縁膜１８ｒは、半導体膜１８ｑとワード線ＷＬとの間に位置する。トンネル絶縁膜１８ｐ、半導体膜１８ｑ、ブロック絶縁膜１８ｒは、例えば、それぞれ、酸化シリコン膜、多結晶シリコン膜、酸化シリコン膜を用いる。
トンネル絶縁膜１８ｐは、電荷を選択的に通過させる機能を有する。半導体膜１８ｑは、電荷を蓄積する機能を有する。ブロック絶縁膜１８ｒは、半導体膜１８ｑとワード線ＷＬとの間に流れる電流を阻止する機能を有する。メモリセルＭＣは、いわゆる、フローティングゲート型のメモリセルである。
チャネル層１６またはトンネル絶縁膜１８ｐは、層間絶縁層１４と接触している。言い換えると、半導体膜１８ｑは、ｚ方向に隣り合うメモリセルＭＣの間で分断される。
図８２は、第７の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図である。図８２は、第７の実施形態の図６４に対応する断面図である。図８２では、ワード線ＷＬの図示を省略している。
図８２に示すように、ｚ方向に垂直でワード線ＷＬを含む第１の面において、第１の電荷蓄積層１８ａの少なくとも一部と、第２の電荷蓄積層１８ｂの少なくとも一部が連続する。また、第３の電荷蓄積層１８ｃの少なくとも一部と、第４の電荷蓄積層１８ｄの少なくとも一部が連続する。
例えば、図８２に示すように、第１の電荷蓄積層１８ａのブロック絶縁膜１８ｒａと、第２の電荷蓄積層１８ｂのブロック絶縁膜１８ｒｂが連続する。第１の電荷蓄積層１８ａの半導体膜１８ｑａと、第２の電荷蓄積層１８ｂの半導体膜１８ｑｂは分離する。第１の電荷蓄積層１８ａのトンネル絶縁膜１８ｐａと、第２の電荷蓄積層１８ｂのトンネル絶縁膜１８ｐｂは分離する。
また、第３の電荷蓄積層１８ｃのブロック絶縁膜１８ｒｃと、第４の電荷蓄積層１８ｄのブロック絶縁膜１８ｒｄが連続する。第３の電荷蓄積層１８ｃの半導体膜１８ｑｃと、第４の電荷蓄積層１８ｄの半導体膜１８ｑｄは分離する。また、第３の電荷蓄積層１８ｃのトンネル絶縁膜１８ｐｃと、第４の電荷蓄積層１８ｄのトンネル絶縁膜１８ｐｄは分離する。
一方、第１の面において、第１の電荷蓄積層１８ａと第３の電荷蓄積層１８ｃが分離する。また、第２の電荷蓄積層１８ｂと第３の電荷蓄積層１８ｃが分離する。また、第１の電荷蓄積層１８ａと第４の電荷蓄積層１８ｄが分離する。また、第２の電荷蓄積層１８ｂと第４の電荷蓄積層１８ｄが分離する。
第１の電荷蓄積層１８ａと第３の電荷蓄積層１８ｃとの間には、ワード線ＷＬが位置する。第２の電荷蓄積層１８ｂと第３の電荷蓄積層１８ｃとの間には、ワード線ＷＬが位置する。第１の電荷蓄積層１８ａと第４の電荷蓄積層１８ｄとの間には、ワード線ＷＬが位置する。第２の電荷蓄積層１８ｂと第４の電荷蓄積層１８ｄとの間には、ワード線ＷＬが位置する。
第１の面において、第１のチャネル層１６ａと第２のチャネル層１６ｂとの間の第１の距離（図８２中のｄｘ）は、第１のチャネル層１６ａと第３のチャネル層１６ｃとの間の第２の距離（図８２中のｄｙ）よりも小さい。第２の距離ｄｙは、例えば、第１の距離ｄｘの１．２倍以上２倍以下である。
以上、第７の実施形態の半導体記憶装置によれば、第６の実施形態と同様、高いアスペクト比のメモリ穴を形成することが可能となる。したがって、大容量化が実現できる半導体記憶装置を提供することが可能となる。
（第８の実施形態）
第８の実施形態の半導体記憶装置は、メモリ穴の配置が異なる点で、第６の実施形態の半導体記憶装置と異なる。以下、第６の実施形態と重複する内容については記述を一部省略する場合がある。
図８３は、第８の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図である。図８３は、メモリセルアレイのｘ方向及びｙ方向に平行な断面である。図８３は、メモリセルアレイのｚ方向に垂直な断面である。図８３は、ｚ方向（第１の方向）に垂直で、ワード線ＷＬ（ゲート電極層）を含む面である。図８３は、第６の実施形態の図６２に対応する断面である。
チャネル層１６がジグザグに配置される。図８３に示すように、ｘ方向にジグザグに並ぶ複数のチャネル層１６とワード線ＷＬとの間の電荷蓄積層１８が連続している。一方、ｙ方向に並ぶ複数のチャネル層１６とワード線ＷＬとの間の電荷蓄積層１８は分離している。
図８３に示すように、ｚ方向に垂直でワード線ＷＬを含む第１の面において、第１の電荷蓄積層１８ａと第２の電荷蓄積層１８ｂが連続する。また、第３の電荷蓄積層１８ｃと第４の電荷蓄積層１８ｄが連続する。
一方、第１の面において、第１の電荷蓄積層１８ａと第３の電荷蓄積層１８ｃが分離する。また、第２の電荷蓄積層１８ｂと第３の電荷蓄積層１８ｃが分離する。また、第１の電荷蓄積層１８ａと第４の電荷蓄積層１８ｄが分離する。また、第２の電荷蓄積層１８ｂと第４の電荷蓄積層１８ｄが分離する。
第１の電荷蓄積層１８ａと第３の電荷蓄積層１８ｃとの間には、ワード線ＷＬが位置する。第２の電荷蓄積層１８ｂと第３の電荷蓄積層１８ｃとの間には、ワード線ＷＬが位置する。第１の電荷蓄積層１８ａと第４の電荷蓄積層１８ｄとの間には、ワード線ＷＬが位置する。第２の電荷蓄積層１８ｂと第４の電荷蓄積層１８ｄとの間には、ワード線ＷＬが位置する。
第１の面において、第１のチャネル層１６ａと第２のチャネル層１６ｂとの間の第１の距離は、第１のチャネル層１６ａと第３のチャネル層１６ｃとの間の第２の距離よりも小さい。第２の距離は、例えば、第１の距離の１．２倍以上２倍以下である。
以上、第８の実施形態の半導体記憶装置によれば、第６の実施形態と同様、高いアスペクト比のメモリ穴を形成することが可能となる。したがって、大容量化が実現できる半導体記憶装置を提供することが可能となる。
（第９の実施形態）
第９の実施形態の半導体記憶装置は、メモリ穴の配置が異なる点で、第６の実施形態の半導体記憶装置と異なる。以下、第６の実施形態と重複する内容については記述を一部省略する場合がある。
図８４は、第９の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図である。図８４は、メモリセルアレイのｘ方向及びｙ方向に平行な断面である。図８４は、メモリセルアレイのｚ方向に垂直な断面である。図８４は、ｚ方向（第１の方向）に垂直で、ワード線ＷＬ（ゲート電極層）を含む面である。図８４は、第６の実施形態の図６２に対応する断面である。
図８４に示すように、ｘ方向に並ぶ２つのチャネル層１６とワード線ＷＬとの間の電荷蓄積層１８が連続している。一方、ｙ方向に並ぶ複数のチャネル層１６とワード線ＷＬとの間の電荷蓄積層１８は分離している。
ｘ方向に並び互いの電荷蓄積層１８が連続する２つのチャネル層１６と、ｘ方向に隣り合うチャネル層１６との間では、電荷蓄積層１８は分離している。例えば、電荷蓄積層１８が連続する２つのチャネル層１６が、ｘ方向に繰り返し配置される。
第１の面において、第１の電荷蓄積層１８ａと第３の電荷蓄積層１８ｃが分離する。また、第２の電荷蓄積層１８ｂと第３の電荷蓄積層１８ｃが分離する。また、第１の電荷蓄積層１８ａと第４の電荷蓄積層１８ｄが分離する。また、第２の電荷蓄積層１８ｂと第４の電荷蓄積層１８ｄが分離する。
第１の電荷蓄積層１８ａと第３の電荷蓄積層１８ｃとの間には、ワード線ＷＬが位置する。第２の電荷蓄積層１８ｂと第３の電荷蓄積層１８ｃとの間には、ワード線ＷＬが位置する。第１の電荷蓄積層１８ａと第４の電荷蓄積層１８ｄとの間には、ワード線ＷＬが位置する。第２の電荷蓄積層１８ｂと第４の電荷蓄積層１８ｄとの間には、ワード線ＷＬが位置する。
第１の面において、第１のチャネル層１６ａと第２のチャネル層１６ｂとの間の第１の距離は、第１のチャネル層１６ａと第３のチャネル層１６ｃとの間の第２の距離よりも小さい。第２の距離ｄｙは、例えば、第１の距離ｄｘの１．２倍以上２倍以下である。
以上、第９の実施形態の半導体記憶装置によれば、第６の実施形態と同様、高いアスペクト比のメモリ穴を形成することが可能となる。したがって、大容量化が実現できる半導体記憶装置を提供することが可能となる。
なお、第１ないし第９の実施形態において、ワード線ＷＬの間の絶縁層は、例えば、空洞であっても構わない。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１４ 層間絶縁層（第１の絶縁層）
１６ａ 第１のチャネル層（第１の半導体層）
１６ｂ 第２のチャネル層（第２の半導体層）
１６ｃ 第３のチャネル層（第３の半導体層）
１６ｄ 第４のチャネル層（第４の半導体層）
１８ａ 第１の電荷蓄積層
１８ｂ 第２の電荷蓄積層
１８ｃ 第３の電荷蓄積層
１８ｄ 第４の電荷蓄積層
１８ｐ トンネル絶縁膜
１８ｑ 半導体膜
１８ｒ ブロック絶縁膜
２０ 中央絶縁層（第２の絶縁層）
２２ 積層体
３０ 酸化シリコン層（第１の層）
３２ 窒化シリコン層（第２の層）
４１ 第１の加工マスク（第１のマスク材）
４１ａ 中央開口部
４２ｘ 中央穴
４３ 第３の加工マスク（第２のマスク材）
４３ａ 第１の開口部
４３ｂ 第２の開口部
４３ｃ 第３の開口部
４３ｄ 第４の開口部
４３ｐ 第１のメモリ穴（第１の穴）
４３ｑ 第２のメモリ穴（第２の穴）
４３ｒ 第３のメモリ穴（第３の穴）
４３ｓ 第４のメモリ穴（第４の穴）
４５ 加工マスク（マスク材）
５０ａ 第１の開口部
５０ｂ 第２の開口部
５０ｃ 第３の開口部
５１ 連結部
６１ａ 第１のメモリ穴（第１の穴）
６１ｂ 第２のメモリ穴（第２の穴）
６１ｃ 第３のメモリ穴（第３の穴）
６２ 連結穴
１２２ 積層体
ｄ１ 第１の距離
ｄ２ 第２の距離
ｄｘ 第１の距離
ｄｙ 第２の距離
ＢＬ１ 第１のビット線（第３の導電線）
ＢＬ２ 第２のビット線（第４の導電線）
Ｐ１ 第１の平面
Ｐ２ 第２の平面
ＳＬ１ 第１のソース線（第１の導電線）
ＳＬ２ 第２のソース線（第２の導電線）
ＷＬ ワード線（ゲート電極層）

Claims (21)

  1. 複数の第１の絶縁層と複数のゲート電極層とが第１の方向に交互に積層された積層体と、
    前記積層体の中に設けられ、前記第１の方向に延びる第１の半導体層と、
    前記積層体の中に設けられ、前記第１の方向に延びる第２の半導体層と、
    前記積層体の中に設けられ、前記第１の方向に延びる第３の半導体層と、
    前記ゲート電極層と前記第１の半導体層との間に設けられた第１の電荷蓄積層と、
    前記ゲート電極層と前記第２の半導体層との間に設けられた第２の電荷蓄積層と、
    前記ゲート電極層と前記第３の半導体層との間に設けられた第３の電荷蓄積層と、
    前記積層体の中に設けられ、前記第１の方向に延び、前記第１の方向に垂直で前記ゲート電極層を含む面内において、前記第１の半導体層又は前記第１の電荷蓄積層、前記第２の半導体層又は前記第２の電荷蓄積層、及び、前記第３の半導体層又は前記第３の電荷蓄積層と接する第２の絶縁層と、
    を備え、
    前記第１の方向に平行で前記第２の絶縁層を含む第１の断面において、前記ゲート電極層の前記第２の絶縁層を間に挟む２つの端面の間の第１の距離が、前記ゲート電極層のうちの一つの第１のゲート電極層から前記第１の方向に向かって離れた前記ゲート電極層のうちの別の一つの第２のゲート電極層にかけて単調増加し、
    前記第１の方向に平行で前記第２の絶縁層を含み前記第１の断面と異なる第２の断面において前記ゲート電極層の前記第２の絶縁層を間に挟む２つの端面の間の第２の距離が、前記第１のゲート電極層から前記第１の方向に向かって単調増加した後、一旦減少し、更に前記第２のゲート電極層にかけて単調増加する半導体記憶装置。
  2. 前記第１の断面は、前記第１の半導体層、前記第２の半導体層、及び、前記第３の半導体層の少なくともいずれか一つを含み、
    前記第２の断面は、前記第１の半導体層、前記第２の半導体層、及び、前記第３の半導体層のいずれも含まない請求項１記載の半導体記憶装置。
  3. 前記積層体の中に設けられ、前記第１の方向に延びる第４の半導体層と、
    前記ゲート電極層と前記第４の半導体層との間に設けられた第４の電荷蓄積層を、更に備え、
    前記第２の絶縁層は前記第４の半導体層又は前記第４の電荷蓄積層と接する請求項１記載の半導体記憶装置。
  4. 複数の第１の絶縁層と複数のゲート電極層とが第１の方向に交互に積層された積層体と、
    前記積層体の中に設けられ、前記第１の方向に延びる第１の半導体層と、
    前記積層体の中に設けられ、前記第１の方向に延びる第２の半導体層と、
    前記積層体の中に設けられ、前記第１の方向に延びる第３の半導体層と、
    前記ゲート電極層と前記第１の半導体層との間に設けられた第１の電荷蓄積層と、
    前記ゲート電極層と前記第２の半導体層との間に設けられた第２の電荷蓄積層と、
    前記ゲート電極層と前記第３の半導体層との間に設けられた第３の電荷蓄積層と、
    前記積層体の中に設けられ、前記第１の方向に延び、前記第１の方向に垂直で前記ゲート電極層を含む面内において、前記第１の半導体層又は前記第１の電荷蓄積層、前記第２の半導体層又は前記第２の電荷蓄積層、及び、前記第３の半導体層又は前記第３の電荷蓄積層と接する第２の絶縁層と、
    を備え、
    前記第１の方向に垂直で前記第１の半導体層を含む第１の平面には、前記第２の絶縁層を含まず、
    前記第１の方向に垂直で前記第１の半導体層を含み前記第１の平面よりも前記第１の方向に位置する第２の平面には、前記第２の絶縁層を含む半導体記憶装置。
  5. 前記第１の平面において、前記第１の半導体層と前記第２の半導体層を結ぶ線分、前記第２の半導体層と前記第３の半導体層を結ぶ線分、前記第３の半導体層と前記第１の半導体層を結ぶ線分で囲まれた領域に前記ゲート電極層が位置する請求項４記載の半導体記憶装置。
  6. 前記第１の方向と垂直な第２の方向に延びる第１の導電線と、
    前記第２の方向に延びる第２の導電線と、
    前記第１の導電線及び前記第２の導電線との間に前記積層体を挟み、前記第１の導電線及び前記第２の導電線の前記第１の方向に位置し、前記第１の方向に垂直で前記第２の方向に交差する第３の方向に延びる第３の導電線と、
    前記第１の導電線及び前記第２の導電線との間に前記積層体を挟み、前記第１の導電線及び前記第２の導電線の前記第１の方向に位置し、前記第３の方向に延びる第４の導電線を、更に備え、
    前記第２の半導体層の一端及び前記第３の半導体層の一端が前記第１の導電線に電気的に接続され、
    前記第１の半導体層の一端が前記第２の導電線に電気的に接続され、
    前記第１の半導体層の他端及び前記第２の半導体層の他端が前記第３の導電線に電気的に接続され、
    前記第３の半導体層の他端が前記第４の導電線に電気的に接続される請求項４記載の半導体記憶装置。
  7. 前記積層体の中に設けられ、前記第１の方向に延びる第４の半導体層と、
    前記ゲート電極層と前記第４の半導体層との間に設けられた第４の電荷蓄積層を、更に備え、
    前記第２の絶縁層は前記第４の半導体層又は前記第４の電荷蓄積層に接し、
    前記第４の半導体層の一端は、前記第２の導電線に電気的に接続され、
    前記第４の半導体層の他端は、前記第４の導電線に電気的に接続される請求項６記載の半導体記憶装置。
  8. 前記第１の電荷蓄積層、前記第２の電荷蓄積層、前記第３の電荷蓄積層は、それぞれ、トンネル絶縁膜、前記トンネル絶縁膜と前記ゲート電極層との間の半導体膜、前記半導体膜と前記ゲート電極層との間のブロック絶縁膜と、を有する請求項１乃至７のいずれか１項に記載の半導体記憶装置。
  9. 複数の絶縁体である第１の層と複数の第２の層を第１の方向に交互に積層して第１の積層体を形成し、
    前記第１の積層体の上に中央開口部を有する第１のマスク材を形成し、
    前記第１のマスク材をマスクに前記第１の積層体の厚さよりも浅い第１の中央穴を形成し、
    複数の前記第１の層と複数の前記第２の層を前記第１の方向に交互に積層して第２の積層体を形成し、
    前記第１の積層体に第２の中央穴を形成し、
    前記第２の積層体の上に、前記第２の中央穴に一部が重なる第１の開口部と、前記第２の中央穴に一部が重なる第２の開口部と、前記第２の中央穴に一部が重なる第３の開口部と、を有する第２のマスク材を形成し、
    前記第２のマスク材をマスクに前記第１の積層体と前記第２の積層体とを貫通する第１の穴、第２の穴、第３の穴を形成する半導体記憶装置の製造方法。
  10. 前記第１の穴、前記第２の穴、前記第３の穴を形成した後に、前記第１の穴に前記第２の層に接する第１の電荷蓄積層、前記第２の穴に前記第２の層に接する第２の電荷蓄積層、前記第３の穴に前記第１の層に接する第３の電荷蓄積層を形成し、
    前記第１の穴に前記第１の電荷蓄積層に接し第１の方向に延びる第１の半導体層、前記第２の穴に前記第２の電荷蓄積層に接し第１の方向に延び前記第１の半導体層と分離された第２の半導体層、前記第３の穴に前記第３の電荷蓄積層に接し第１の方向に延び前記第１の半導体層及び前記第２の半導体層と分離された第３の半導体層を形成する請求項９記載の半導体記憶装置の製造方法。
  11. 前記第１の積層体を形成する前に前記第１の方向に垂直な第２の方向に延びる第１の導電線と、前記第２の方向に延びる第２の導電線と、を形成し、
    前記第１の穴、前記第２の穴、前記第３の穴を形成する際に、前記第２の穴の底部及び前記第３の穴の底部に前記第１の導電線が露出し、前記第１の穴の底部に前記第２の導電線が露出する請求項１０記載の半導体記憶装置の製造方法。
  12. 前記第２の積層体を形成した後に、前記第１の方向に垂直で前記第２の方向に交差する第３の方向に延び、前記第１の半導体層及び前記第２の半導体層に電気的に接続される第３の導電線と、前記第３の方向に延び前記第３の半導体層に接続される第４の導電線と、を形成する請求項１１記載の半導体記憶装置の製造方法。
  13. 前記第１の半導体層、前記第２の半導体層、及び、前記第３の半導体層を形成する際に、半導体膜の堆積により前記第１の穴、前記第２の穴、及び、前記第３の穴を埋め込み、前記第１の中央穴及び前記第２の中央穴に形成された前記半導体膜をエッチングにより除去する請求項１０記載の半導体記憶装置の製造方法。
  14. 前記第１の半導体層、前記第２の半導体層、及び、前記第３の半導体層を形成した後に、前記第１の中央穴を前記第２の中央穴を絶縁体で埋め込む請求項１０記載の半導体記憶装置の製造方法。
  15. 前記第２の層は絶縁体であり、前記第１の穴、前記第２の穴、前記第３の穴を形成した後に前記第２の層を導電層に置換する請求項９記載の半導体記憶装置の製造方法。
  16. 複数の第１の絶縁層と複数のゲート電極層とが第１の方向に交互に積層された積層体と、
    前記積層体の中に設けられ、前記第１の方向に延びる第１の半導体層と、
    前記積層体の中に設けられ、前記第１の方向に延びる第２の半導体層と、
    前記積層体の中に設けられ、前記第１の方向に延びる第３の半導体層と、
    前記ゲート電極層と前記第１の半導体層との間に設けられた第１の電荷蓄積層と、
    前記ゲート電極層と前記第２の半導体層との間に設けられた第２の電荷蓄積層と、
    前記ゲート電極層と前記第３の半導体層との間に設けられた第３の電荷蓄積層と、
    を備え、
    前記第１の方向に垂直で前記ゲート電極層を含む第１の面において、前記第１の電荷蓄積層と前記第２の電荷蓄積層とが連続し、
    前記第１の面において、前記第１の電荷蓄積層と前記第３の電荷蓄積層が分離し、
    前記第１の面において、前記第１の半導体層と前記第２の半導体層との間の第１の距離が、前記第１の半導体層と前記第３の半導体層との間の第２の距離よりも小さい半導体記憶装置。
  17. 前記第１の電荷蓄積層は、第１のトンネル絶縁膜、前記第１のトンネル絶縁膜と前記ゲート電極層との間の第１の半導体膜、前記第１の半導体膜と前記ゲート電極層との間の第１のブロック絶縁膜と、を有し、
    前記第２の電荷蓄積層は、第２のトンネル絶縁膜、前記第２のトンネル絶縁膜と前記ゲート電極層との間の第２の半導体膜、前記第２の半導体膜と前記ゲート電極層との間の第２のブロック絶縁膜と、を有し、
    前記第３の電荷蓄積層は、第３のトンネル絶縁膜、前記第３のトンネル絶縁膜と前記ゲート電極層との間の第３の半導体膜、前記第３の半導体膜と前記ゲート電極層との間の第３のブロック絶縁膜と、を有し、
    前記第１の面において、前記第１の半導体膜と前記第２の半導体膜は分離し、前記第１のブロック絶縁膜と前記第２のブロック絶縁膜は連続する請求項１６記載の半導体記憶装置。
  18. 前記積層体の中に設けられ、前記第１の方向に延びる第４の半導体層と、
    前記ゲート電極層と前記第４の半導体層との間に設けられた第４の電荷蓄積層と、を更に備え、
    前記第１の面において、前記第３の電荷蓄積層と前記第４の電荷蓄積層とが連続する請求項１６記載の半導体記憶装置。
  19. 複数の絶縁体である第１の層と複数の第２の層を第１の方向に交互に積層して積層体を形成し、
    前記積層体の上に第１の開口部と、第２の開口部と、前記第１の開口部と前記第２の開口部とを連結する連結部と、前記第１の開口部と分離された第３の開口部とを有するマスク材を形成し、
    前記マスク材をマスクに前記積層体を貫通する第１の穴、第２の穴、連結穴、及び、第３の穴を形成し、
    前記第１の穴に前記第２の層に接する第１の電荷蓄積層、前記第２の穴に前記第２の層に接する第２の電荷蓄積層、前記第３の穴に前記第２の層に接する第３の電荷蓄積層を形成し、
    前記第１の穴に前記第１の電荷蓄積層に接し第１の方向に延びる第１の半導体層、前記第２の穴に前記第２の電荷蓄積層に接し第１の方向に延び前記第１の半導体層と分離された第２の半導体層、前記第３の穴に前記第３の電荷蓄積層に接し第１の方向に延びる第３の半導体層を形成する半導体記憶装置の製造方法。
  20. 前記連結部の幅は、前記第１の開口部の幅及び前記第２の開口部の幅よりも小さい請求項１９記載の半導体記憶装置の製造方法。
  21. 前記第２の層は絶縁体であり、前記第１の穴、前記第２の穴、前記第３の穴を形成した後に前記第２の層を導電層に置換する請求項１９記載の半導体記憶装置の製造方法。
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