CN112542463A - 半导体存储装置及半导体存储装置的制造方法 - Google Patents

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Abstract

实施方式提供一种可以实现大容量化的半导体存储装置及半导体存储装置的制造方法。实施方式的半导体存储装置具备：积层体，在第1方向上交替地积层有多个第1绝缘层与多个栅极电极层；第1半导体层、第2半导体层及第3半导体层，设置在积层体之中且在第1方向上延伸；第1电荷蓄积层、第2电荷蓄积层及第3电荷蓄积层；以及第2绝缘层，设置在积层体之中，在第1方向上延伸，在与第1方向垂直且包含栅极电极层的面内，与第1半导体层或第1电荷蓄积层、第2半导体层或第2电荷蓄积层、及第3半导体层或第3电荷蓄积层相接；且在与第1方向平行且包含第2绝缘层的第1截面中，栅极电极层的2个端面之间的第1距离朝向第1方向单调递增，在与第1方向平行且包含第2绝缘层、与第1截面不同的第2截面中，栅极电极层的2个端面之间的第2距离朝向第1方向单调递增之后，暂时减少，进而单调递增。

Description

半导体存储装置及半导体存储装置的制造方法
(相关申请)
本申请享有以日本专利申请2019-171712号(申请日：2019年9月20日)作为基础申请的优先权。本申请是通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置及半导体存储装置的制造方法。
背景技术
三维地配置存储单元而成的三维NAND(Not-And，与非)闪速存储器实现高集成度与低成本。在制造三维NAND闪速存储器时，例如，在交替地积层多个绝缘层与多个栅极电极层而成的积层体中，形成贯通积层体的存储器孔，在存储器孔之中形成电荷蓄积层及半导体层，由此形成串联连接着多个存储单元的存储器串。可以通过增加积层体的栅极电极的积层数、或将存储器孔的尺寸微细化，来实现三维NAND闪速存储器的进一步的大容量化。
发明内容
本发明要解决的问题是提供一种可以实现大容量化的半导体存储装置及半导体存储装置的制造方法。
实施方式的半导体存储装置具备：积层体，在第1方向上交替地积层有多个第1绝缘层与多个栅极电极层；第1半导体层，设置在积层体之中，在第1方向上延伸；第2半导体层，设置在积层体之中，在第1方向上延伸；第3半导体层，设置在积层体之中，在第1方向上延伸；第1电荷蓄积层，设置在栅极电极层与第1半导体层之间；第2电荷蓄积层，设置在栅极电极层与第2半导体层之间；第3电荷蓄积层，设置在栅极电极层与第3半导体层之间；及第2绝缘层，设置在积层体之中，在第1方向上延伸，在与第1方向垂直且包含所述栅极电极层之面内，与第1半导体层或第1电荷蓄积层、第2半导体层或第2电荷蓄积层、及第3半导体层或第3电荷蓄积层相接；且在与第1方向平行且包含第2绝缘层之第1截面中，栅极电极层的中间隔着第2绝缘层的2个端面之间的第1距离是从栅极电极层中的一个第1栅极电极层到朝向第1方向远离的栅极电极层中的另一个第2栅极电极层单调递增，在与第1方向平行且包含第2绝缘层、与第1截面不同的第2截面中，栅极电极层的中间隔着第2绝缘层的2个端面之间的第2距离是从第1栅极电极层朝向所述第1方向单调递增之后，暂时减少，进而一直到第2栅极电极层单调递增。
附图说明
图1是第1实施方式的半导体存储装置的存储单元阵列的电路图。
图2是第1实施方式的半导体存储装置的存储单元阵列的局部示意图。
图3是第1实施方式的半导体存储装置的存储单元阵列的局部示意图。
图4是第1实施方式的半导体存储装置的存储单元阵列的局部示意图。
图5A、5B、5C是第1实施方式的半导体存储装置的存储单元阵列的局部示意图。
图6是第1实施方式的半导体存储装置的存储单元的示意剖视图。
图7是表示第1实施方式的半导体存储装置的制造方法的示意图。
图8是表示第1实施方式的半导体存储装置的制造方法的示意图。
图9是表示第1实施方式的半导体存储装置的制造方法的示意图。
图10是表示第1实施方式的半导体存储装置的制造方法的示意图。
图11是表示第1实施方式的半导体存储装置的制造方法的示意图。
图12是表示第1实施方式的半导体存储装置的制造方法的示意图。
图13是表示第1实施方式的半导体存储装置的制造方法的示意图。
图14是表示第1实施方式的半导体存储装置的制造方法的示意图。
图15是表示第1实施方式的半导体存储装置的制造方法的示意图。
图16是表示第1实施方式的半导体存储装置的制造方法的示意图。
图17是表示第1实施方式的半导体存储装置的制造方法的示意图。
图18是表示第1实施方式的半导体存储装置的制造方法的示意图。
图19是表示第1实施方式的半导体存储装置的制造方法的示意图。
图20是表示第1实施方式的半导体存储装置的制造方法的示意图。
图21是表示第1实施方式的半导体存储装置的制造方法的示意图。
图22是表示第1实施方式的半导体存储装置的制造方法的示意图。
图23是表示第1实施方式的半导体存储装置的制造方法的示意图。
图24是表示第1实施方式的半导体存储装置的制造方法的示意图。
图25是表示第1实施方式的半导体存储装置的制造方法的示意图。
图26是表示第1实施方式的半导体存储装置的制造方法的示意图。
图27是第2实施方式的半导体存储装置的存储单元的示意剖视图。
图28A、28B、28C、28D是第3实施方式的半导体存储装置的示意图。
图29是第4实施方式的半导体存储装置的存储单元阵列的电路图。
图30是第4实施方式的半导体存储装置的存储单元阵列的局部示意图。
图31是第4实施方式的半导体存储装置的存储单元阵列的局部示意图。
图32是第4实施方式的半导体存储装置的存储单元阵列的局部示意图。
图33A、33B、33C是第4实施方式的半导体存储装置的存储单元阵列的局部示意图。
图34A、34B、34C是第4实施方式的半导体存储装置的存储单元阵列的局部示意图。
图35是第4实施方式的半导体存储装置的存储单元阵列的局部示意图。
图36是第4实施方式的半导体存储装置的存储单元的示意剖视图。
图37是表示第4实施方式的半导体存储装置的制造方法的示意图。
图38是表示第4实施方式的半导体存储装置的制造方法的示意图。
图39是表示第4实施方式的半导体存储装置的制造方法的示意图。
图40是表示第4实施方式的半导体存储装置的制造方法的示意图。
图41是表示第4实施方式的半导体存储装置的制造方法的示意图。
图42是表示第4实施方式的半导体存储装置的制造方法的示意图。
图43是表示第4实施方式的半导体存储装置的制造方法的示意图。
图44是表示第4实施方式的半导体存储装置的制造方法的示意图。
图45是表示第4实施方式的半导体存储装置的制造方法的示意图。
图46是表示第4实施方式的半导体存储装置的制造方法的示意图。
图47是表示第4实施方式的半导体存储装置的制造方法的示意图。
图48是表示第4实施方式的半导体存储装置的制造方法的示意图。
图49是表示第4实施方式的半导体存储装置的制造方法的示意图。
图50是表示第4实施方式的半导体存储装置的制造方法的示意图。
图51是表示第4实施方式的半导体存储装置的制造方法的示意图。
图52是表示第4实施方式的半导体存储装置的制造方法的示意图。
图53是表示第4实施方式的半导体存储装置的制造方法的示意图。
图54是表示第4实施方式的半导体存储装置的制造方法的示意图。
图55是表示第4实施方式的半导体存储装置的制造方法的示意图。
图56是表示第4实施方式的半导体存储装置的制造方法的示意图。
图57是第4实施方式的变化例的半导体存储装置的存储单元阵列的局部示意剖视图。
图58是第5实施方式的半导体存储装置的存储单元阵列的局部示意图。
图59是第6实施方式的半导体存储装置的存储单元阵列的电路图。
图60是第6实施方式的半导体存储装置的存储单元阵列的局部示意剖视图。
图61是第6实施方式的半导体存储装置的存储单元阵列的局部示意剖视图。
图62是第6实施方式的半导体存储装置的存储单元阵列的局部示意剖视图。
图63是第6实施方式的半导体存储装置的存储单元的示意剖视图。
图64是第6实施方式的半导体存储装置的存储单元阵列的局部示意剖视图。
图65是表示第6实施方式的半导体存储装置的制造方法的示意图。
图66是表示第6实施方式的半导体存储装置的制造方法的示意图。
图67是表示第6实施方式的半导体存储装置的制造方法的示意图。
图68是表示第6实施方式的半导体存储装置的制造方法的示意图。
图69是表示第6实施方式的半导体存储装置的制造方法的示意图。
图70是表示第6实施方式的半导体存储装置的制造方法的示意图。
图71是表示第6实施方式的半导体存储装置的制造方法的示意图。
图72是表示第6实施方式的半导体存储装置的制造方法的示意图。
图73是表示第6实施方式的半导体存储装置的制造方法的示意图。
图74是表示第6实施方式的半导体存储装置的制造方法的示意图。
图75是表示第6实施方式的半导体存储装置的制造方法的示意图。
图76是表示第6实施方式的半导体存储装置的制造方法的示意图。
图77是表示第6实施方式的半导体存储装置的制造方法的示意图。
图78是表示第6实施方式的半导体存储装置的制造方法的示意图。
图79是表示第6实施方式的半导体存储装置的制造方法的示意图。
图80是表示第6实施方式的半导体存储装置的制造方法的示意图。
图81是第7实施方式的半导体存储装置的存储单元的示意剖视图。
图82是第7实施方式的半导体存储装置的存储单元阵列的局部示意剖视图。
图83是第8实施方式的半导体存储装置的存储单元阵列的局部示意剖视图。
图84是第9实施方式的半导体存储装置的存储单元阵列的局部示意剖视图。
具体实施方式
以下，一边参考附图，一边对实施方式进行说明。
此外，在以下的说明中，对相同或相似的部件等标注相同的符号，针对已说明过一次的部件等，适当省略其说明。
另外，在本说明书中，有时为了方便起见，使用「上」或「下」这种用语。「上」或「下」只是表示附图内的相对位置关系的用语，而并非规定相对于重力的位置关系的用语。
关于本说明书中的构成半导体存储装置的部件的化学组成的定性分析及定量分析，例如能够利用二次离子质谱法(Secondary Ion Mass Spectroscopy：SIMS)、能量分散型X射线光谱法(Energy Dispersive X-ray Spectroscopy：EDX)来进行。另外，为了测定构成半导体存储装置的部件的厚度、部件间的距离等，例如能够使用利用扫描式电子显微镜(Scanning Electron Microscope：SEM)或穿透式电子显微镜(Transmission ElectronMicroscope：TEM)所取得的图像。
(第1实施方式)
第1实施方式的半导体存储装置具备：积层体，在第1方向上交替地积层有多个第1绝缘层与多个栅极电极层；第1半导体层，设置在积层体之中，在第1方向上延伸；第2半导体层，设置在积层体之中，在第1方向上延伸；第3半导体层，设置在积层体之中，在第1方向上延伸；第1电荷蓄积层，设置在栅极电极层与第1半导体层之间；第2电荷蓄积层，设置在栅极电极层与第2半导体层之间；第3电荷蓄积层，设置在栅极电极层与第3半导体层之间；以及第2绝缘层，设置在积层体之中，在第1方向上延伸，在与第1方向垂直且包含栅极电极层的面内，与第1半导体层或第1电荷蓄积层、第2半导体层或第2电荷蓄积层、及第3半导体层或第3电荷蓄积层相接；且在与第1方向平行且包含第2绝缘层的第1截面中，栅极电极层的中间隔着第2绝缘层的2个端面之间的第1距离是从栅极电极层中的一个第1栅极电极层到朝向第1方向远离的栅极电极层中的另一个第2栅极电极层单调递增，在与第1方向平行且包含第2绝缘层、与第1截面不同的第2截面中，栅极电极层的中间隔着第2绝缘层的2个端面之间的第2距离是从第1栅极电极层朝向第1方向单调递增之后，暂时减少，进而一直到第2栅极电极层单调递增。
第1实施方式的半导体存储装置为三维NAND闪速存储器。第1实施方式的半导体存储装置中，存储单元MC的电荷蓄积层具备绝缘膜的积层结构。第1实施方式的半导体存储装置的存储单元MC是所谓的金属-氧化物-氮化物-氧化物-半导体型(Metal-Oxide-Nitride-Oxide-Semiconductor型，MONOS型)存储单元。
图1是第1实施方式的半导体存储装置的存储单元阵列的电路图。
如图1所示，第1实施方式的三维NAND闪速存储器的存储单元阵列100具备多条字线WL(栅极电极层)、共通源极线CSL、源极选择栅极线SGS、多条漏极选择栅极线SGD、多条位线BL及多条存储器串MS。
多条字线WL在z方向上积层配置。多条存储器串MS在z方向上延伸。多条位线BL例如在y方向上延伸。
以下，将x方向定义为第2方向，将y方向定义为第3方向，将z方向定义为第1方向。x方向、y方向、z方向例如相互垂直。
如图1所示，存储器串MS具备串联连接在共通源极线CSL与位线BL之间的源极选择晶体管SST、多个存储单元MC及漏极选择晶体管SDT。能够通过选择1条位线BL及1条漏极选择栅极线SGD来选择1条存储器串MS，能够通过选择1条字线WL来选择1个存储单元MC。字线WL为构成存储单元MC的存储单元晶体管的栅极电极。
图2、图3、图4、图5A、图5B及图5C是第1实施方式的半导体存储装置的存储单元阵列的局部示意图。图2、图3、图5A、图5B及图5C是剖视图，图4是俯视图。
图2是存储单元阵列100的与z方向平行的截面。图2是图4的AA'截面。图2是第1截面的一例。图2中，由矩形所包围的区域为1个存储单元MC。
图3是存储单元阵列100的与x方向及z方向平行的截面。图3是存储单元阵列100的xz截面。图3是图4的BB'截面。图3是第2截面的一例。
图4是存储单元阵列100的俯视图。图5是存储单元阵列100的与x方向及y方向平行的截面。图5A是存储单元阵列100的与z方向垂直的截面。图5A是图2及图3的CC'截面。图5是与z方向(第1方向)垂直且包含字线WL(栅极电极层)的截面。图5B、图5C是图5A的局部放大图。
图6是第1实施方式的半导体存储装置的存储单元的示意剖视图。图6是存储单元MC的剖视图。图6为存储单元MC的与z方向平行的截面。图6对应于图2中由矩形所包围的区域(图2中的MC)。
如图2、图3、图4、图5A、图5B及图5C所示，存储单元阵列100具备半导体衬底10、衬底绝缘层12、共通源极线CSL、源极选择栅极线SGS、漏极选择栅极线SGD、多条字线WL(栅极电极层)、多个层间绝缘层14(第1绝缘层)、第1通道层16a(第1半导体层)、第2通道层16b(第2半导体层)、第3通道层16c(第3半导体层)、第4通道层16d(第4半导体层)、第1电荷蓄积层18a、第2电荷蓄积层18b、第3电荷蓄积层18c、第4电荷蓄积层18d、中央绝缘层20(第2绝缘层)及多条位线BL。
此外，以下，有时将第1通道层16a(第1半导体层)、第2通道层16b(第2半导体层)、第3通道层16c(第3半导体层)及第4通道层16d(第4半导体层)统称地记载为通道层16。另外，有时将第1电荷蓄积层18a、第2电荷蓄积层18b、第3电荷蓄积层18c及第4电荷蓄积层18d统称地记载为电荷蓄积层18。
积层体22具备多条字线WL及多个层间绝缘层14。积层体22具有第1区域22a及第2区域22b。第2区域22b位于第1区域22a的z方向(第1方向)上。
半导体衬底10例如为硅衬底。
衬底绝缘层12设置在半导体衬底10之上。衬底绝缘层12例如为氧化硅。
共通源极线CSL设置在衬底绝缘层12之上。共通源极线CSL例如为金属或半导体。
积层体22设置在共通源极线CSL之上。
层间绝缘层14与字线WL、源极选择栅极线SGS、或漏极选择栅极线SGD在z方向(第1方向)上交替地积层于半导体衬底10之上。在z方向(第1方向)上交替地积层的字线WL、源极选择栅极线SGS及漏极选择栅极线SGD中最靠近半导体衬底10一侧的层是源极选择栅极线SGS，最远离半导体衬底10一侧的层是漏极选择栅极线SGD。字线WL设置在源极选择栅极线SGS与漏极选择栅极线SGD之间。字线WL、源极选择栅极线SGS及漏极选择栅极线SGD在z方向上分开配置。积层体22具备多条字线WL、源极选择栅极线SGS、漏极选择栅极线SGD及多个层间绝缘层14。
字线WL、源极选择栅极线SGS及漏极选择栅极线SGD例如为板状导电体。字线WL、源极选择栅极线SGS及漏极选择栅极线SGD例如包含金属、金属氮化物、金属碳化物、或半导体。金属例如可以使用钨(W)、钛(Ti)、钽(Ta)。半导体例如可以使用多晶硅。字线WL、源极选择栅极线SGS及漏极选择栅极线SGD也可以包含氮化钛、氮化钽等势垒金属。
字线WL作为存储单元MC的晶体管的控制电极发挥功能。字线WL是栅极电极层的一例。
层间绝缘层14使字线WL与字线WL、源极选择栅极线SGS与字线WL、及漏极选择栅极线SGD与字线WL分离。层间绝缘层14例如可以使用氧化物、氮氧化物、或氮化物。层间绝缘层14例如包含氧化硅。
通道层16设置在积层体22之中。通道层16在z方向上延伸。第1通道层16a设置在积层体22之中，在z方向上延伸。第2通道层16b设置在积层体22之中，在z方向上延伸。第3通道层16c设置在积层体22之中，在z方向上延伸。第4通道层16d设置在积层体22之中，在z方向上延伸。此外，通道层16延伸之方向也可以不一定与第1方向完全一致。例如，通道层16延伸之方向只要处于相对于第1方向±5度的范围内即可。
通道层16例如使用多晶半导体。多晶半导体例如使用多晶硅。通道层16作为存储单元MC的晶体管的通道区域发挥功能。
电荷蓄积层18设置在字线WL与通道层16之间。第1电荷蓄积层18a设置在字线WL与第1通道层16a之间。第2电荷蓄积层18b设置在字线WL与第2通道层16b之间。第3电荷蓄积层18c设置在字线WL与第3通道层16c之间。第4电荷蓄积层18d设置在字线WL与第4通道层16d之间。
如图6所示，例如，电荷蓄积层18具有隧道绝缘膜18x、电荷捕获膜18y及阻挡绝缘膜18z。电荷捕获膜18y设置在隧道绝缘膜18x与阻挡绝缘膜18z之间。隧道绝缘膜18x、电荷捕获膜18y及阻挡绝缘膜18z例如分别使用氧化硅膜、氮化硅膜及氧化硅膜。
隧道绝缘膜18x具有选择性地使电荷通过的功能。电荷捕获膜18y具有捕获并蓄积电荷的功能。阻挡绝缘膜18z具有阻止在电荷捕获膜18y与字线WL之间流动的电流的功能。存储单元MC是所谓的MONOS型存储单元。
电荷蓄积层18是沿着通道层16的侧面设置。电荷蓄积层18也可以还设置在通道层16与层间绝缘层14之间。电荷蓄积层18也可以于在z方向上相邻的存储单元MC之间不被分断地设置。
存储单元MC的晶体管的阈值电压是根据电荷蓄积层18中所蓄积的电荷量而变化。1个存储单元MC能够通过利用该阈值电压的变化来存储数据。
例如，通过存储单元MC的晶体管的阈值电压发生变化，而晶体管导通的电压发生变化。例如，如果将阈值电压高的状态定义为数据“0”，将阈值电压低的状态定义为数据“1”，那么存储单元MC能够存储“0”与“1”这种1位数据。
中央绝缘层20设置在积层体22之中。中央绝缘层20在z方向上延伸。中央绝缘层20例如贯通积层体22。
中央绝缘层20为绝缘体。中央绝缘层20例如为氧化物、氮氧化物、或氮化物。中央绝缘层20例如使用氧化硅。
如图5A、图5B、图5C所示，中央绝缘层20在与z方向垂直且包含字线WL的面内，与多个通道层16或电荷蓄积层18相接。多个通道层16及电荷蓄积层18设置在中央绝缘层20的外侧。多个通道层16及电荷蓄积层18是以包围中央绝缘层20的方式设置。
在中央绝缘层20的周围，像图5A、图5B、图5C所示那样配置着4个通道层16。中央绝缘层20被4个通道层16包围。
如图5A、图5B、图5C所示，中央绝缘层20在与z方向垂直且包含字线WL的面内，与第1通道层16a或第1电荷蓄积层18a、第2通道层16b或第2电荷蓄积层18b、第3通道层16c或第3电荷蓄积层18c、及第4通道层16d或第4电荷蓄积层18d相接。于图5A、图5B、图5C中，特别地示出中央绝缘层20与第1通道层16a及第1电荷蓄积层18a、第2通道层16b及第2电荷蓄积层18b、第3通道层16c及第3电荷蓄积层18c、以及第4通道层16d及第4电荷蓄积层18d相接的情况。
如图5B所示，在与z方向垂直且包含字线WL的面内，中央绝缘层20位于由连结第1通道层16a与第2通道层16b的线段、连结第2通道层16b与第3通道层16c的线段、连结第3通道层16c与第4通道层16d的线段、及连结第4通道层16d与第1通道层16a的线段所包围的区域(图5B中的区域S)内。另外，如图5C所示，在与z方向垂直且包含字线WL的面内，中央绝缘层20位于由连结第1通道层16a与第2通道层16b的线段、连结第2通道层16b与第3通道层16c的线段、连结第3通道层16c与第1通道层16a的线段所包围的区域(图5C中的区域T)内。
如图2所示，在与z方向平行且包含中央绝缘层20的第1截面中，同一字线WL的中间隔着中央绝缘层20的2个端面之间的第1距离(图2中的d1)朝向z方向、例如从第1字线WL1到第2字线WL2单调递增。换句话说，第1距离d1从积层体22的第1区域22a通过第2区域22b，朝向z方向单调递增。第1距离d1从半导体衬底10侧朝向位线BL侧单调递增。
另一方面，如图3所示，在与z方向平行且包含中央绝缘层20、与第1截面不同的第2截面中，同一字线WL的中间隔着中央绝缘层20的2个端面之间的第2距离(图3中的d2)朝向z方向、例如从第1字线WL1起单调递增之后，暂时减少，进而一直到第2字线WL2单调递增。在积层体22的第1区域22a中，第2距离d2单调递增。另外，在积层体22的第2区域22b中，第2距离d2也单调递增。
但，在第1区域22a与第2区域22b之间，第2距离d2的变化不连续。在第1区域22a与第2区域22b之间，第2距离d2暂时变小。
第2区域22b最下部的字线WL的2个端面之间的第2距离d2小于第1区域22a最上部的字线WL的2个端面之间的第2距离d2。例如，第2区域22b最下部的字线WL的2个端面之间的第2距离d2为第1区域22a最上部的字线WL的2个端面之间的第2距离d2的90％以下。
第1截面包含第1通道层16a、第2通道层16b、第3通道层16c、及第4通道层16d中的至少任一个。另外，第2截面不包含第1通道层16a、第2通道层16b、第3通道层16c、及第4通道层16d中的任一个。
多条位线BL设置在积层体22之上。位线BL在y方向上延伸。位线BL例如包含金属、金属氮化物、金属碳化物、或半导体。金属例如可以使用钨(W)、钛(Ti)、钽(Ta)。半导体例如可以使用多晶硅。位线BL也可以包含氮化钛、氮化钽等势垒金属。
接下来，对第1实施方式的半导体存储装置的制造方法的一例进行说明。图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22、图23、图24、图25及图26是表示第1实施方式的半导体存储装置的制造方法的示意图。图7、图8、图10、图11、图12、图13、图14、图16、图17、图18、图20、图21、图23、图24、图25及图26是表示与图2对应的截面的剖视图。图9、图15、图19及图22分别为图8、图14、图18及图21的俯视图。
首先，在半导体衬底10上形成衬底绝缘层12及共通源极线CSL。衬底绝缘层12例如为氧化硅层。接下来，在共通源极线CSL之上，交替地积层氧化硅层30(第1层)与氮化硅层32(第2层)(图7)。由氧化硅层30及氮化硅层32形成积层体122的第1区域122a。
氧化硅层30及氮化硅层32例如利用化学气相沉积法(Chemical VaporDeposition法，CVD法)形成。氧化硅层30的一部分最终成为层间绝缘层14。
氮化硅层32为牺牲层。氮化硅层32最终被替换成导电层，成为字线WL、源极选择栅极线SGS、及漏极选择栅极线SGD。
接下来，在积层体122的第1区域122a之上形成第1加工掩模41(图8)。第1加工掩模41例如使用光阻或碳膜。第1加工掩模41具有圆形的中央开口部41a(图9)。
接下来，以第1加工掩模41为掩模，对氧化硅层30及氮化硅层32进行蚀刻，形成贯通第1区域122a的中央孔41x(图10)。中央孔41x到达共通源极线CSL。中央孔41x例如利用反应性离子蚀刻法(Reactive Ion Etching法，RIE法)形成。
接下来，将第1加工掩模41剥离(图11)。
接下来，利用旋涂玻璃49(SOG)嵌埋中央孔41x(图12)。
接下来，在第1区域122a之上，交替地积层氧化硅层30与氮化硅层32(图13)。形成积层体122的第2区域122b。
接下来，在积层体122的第2区域122b之上形成第2加工掩模42(图14)。第2加工掩模42例如使用光阻或碳膜。第2加工掩模42具有圆形的中央开口部42a(图15)。
接下来，以第2加工掩模42为掩模，对氧化硅层30及氮化硅层32进行蚀刻，而形成贯通第2区域122b的中央孔42x(图16)。中央孔42x到达旋涂玻璃49。中央孔42x例如利用RIE法形成。
接下来，去除第2加工掩模42及旋涂玻璃49(图17)。旋涂玻璃49例如利用湿式蚀刻去除。
接下来，形成第3加工掩模43(图18)。第3加工掩模43具有一部分与中央孔42x重叠的第1开口部43a、一部分与中央孔42x重叠的第2开口部43b、一部分与中央孔42x重叠的第3开口部43c、及一部分与中央孔42x重叠的第4开口部43d(图19)。图19中，局部为虚线的圆表示中央孔42x。
接下来，以第3加工掩模43为掩模，对氧化硅层30及氮化硅层32进行蚀刻(图20)。利用蚀刻，在中央孔41x及中央孔42x的周围，形成贯通积层体122的第1存储器孔43p(第1孔)、第2存储器孔43q(第2孔)、第3存储器孔43r(第3孔)及第4存储器孔43s(第4孔)。对氧化硅层30及氮化硅层32进行的蚀刻例如利用RIE法来形成。此外，实质上，中央孔41x、中央孔42x、第1存储器孔43p、第2存储器孔43q、第3存储器孔43r及第4存储器孔43s并非分别独立的多个孔，而是分别连结的1个孔。即，中央孔41x、中央孔42x、第1存储器孔43p、第2存储器孔43q、第3存储器孔43r及第4存储器孔43s也可以分别称为1个孔的中央孔部41x、中央孔部42x、第1存储器孔部43p(第1孔部)、第2存储器孔部43q(第2孔部)、第3存储器孔部43r(第3孔部)及第4存储器孔部43s(第4孔部)。
接下来，将第3加工掩模43剥离(图21)。在中央孔41x及中央孔42x的周围，形成有第1存储器孔43p(第1孔)、第2存储器孔43q(第2孔)、第3存储器孔43r(第3孔)及第4存储器孔43s(第4孔)(图22)。
接下来，将氧化硅膜、氮化硅膜及氧化硅膜的积层膜52形成于第1存储器孔43p(第1孔)、第2存储器孔43q(第2孔)、第3存储器孔43r(第3孔)及第4存储器孔43s(第4孔)(图23)。积层膜52与氮化硅层32相接。积层膜52例如利用CVD法形成。积层膜52的至少一部分最终成为电荷蓄积层18。此外，虽然在第2区域122b的表面、及共通源极线CSL的露出的部分，也形成有积层膜52，但利用回蚀法去除。
接下来，将非晶硅膜53形成于第1存储器孔43p(第1孔)、第2存储器孔43q(第2孔)、第3存储器孔43r(第3孔)及第4存储器孔43s(第4孔)(图24)。非晶硅膜53在后续步骤中被加热，最终成为使用多晶硅的通道层16。此外，在第2区域122b的表面、共通源极线CSL的露出的部分、中央孔41x、及中央孔42x，也形成有非晶硅膜53。为了将通道层16分离，例如也能够利用各向同性干式蚀刻法将形成在除第1存储器孔43p(第1孔)、第2存储器孔43q(第2孔)、第3存储器孔43r(第3孔)及第4存储器孔43s(第4孔)以外的区域的非晶硅膜53去除。
例如，为了将通道层16分离，也能够利用各向同性干式蚀刻法将形成在第2区域122b的表面、与中央孔41x及中央孔42x的内表面的非晶硅膜53去除。另外，虽然在中央孔41x、中央孔42x中也形成有积层膜52，但也能够利用各向同性干式蚀刻法将积层膜52的一部分去除。
接下来，利用氧化硅膜54嵌埋中央孔41x及中央孔42x(图25)。氧化硅膜54最终成为中央绝缘层20。氧化硅膜54例如利用CVD法形成。
接下来，使用未图示的蚀刻用槽，利用湿式蚀刻选择性地去除氮化硅层32。湿式蚀刻中，例如，使用磷酸溶液，对氮化硅层32相对于氧化硅层30选择性地进行蚀刻。接下来，在已去除氮化硅层32的区域，例如形成钨膜55(图26)。氮化硅层32被替换成钨膜55。钨膜55最终成为字线WL、源极选择栅极线SGS、及漏极选择栅极线SGD。
然后，在积层体122之上，使用众所周知的工艺技术形成多条位线BL。
可以通过以上的制造方法，制造第1实施方式的半导体存储装置的存储单元阵列100。
此外，也能够将形成积层体122时的第2层设为导电层。
接下来，对第1实施方式的半导体存储装置及其制造方法的作用及效果进行说明。
三维地配置存储单元而成的三维NAND闪速存储器实现高集成度与低成本。在制造三维NAND闪速存储器时，例如，在积层多个绝缘层与多个栅极电极层而成的积层体中，形成贯通积层体的存储器孔，在存储器孔之中形成电荷蓄积层及半导体层，由此形成串联连接着多个存储单元的存储器串。可以通过增加积层体的栅极电极的积层数、或将存储器孔的尺寸微细化，来实现三维NAND闪速存储器的进一步的大容量化。
在增加积层体的栅极电极的积层数的情况、或将存储器孔的尺寸微细化的情况下，存储器孔的纵横比(深度/宽度)变大。因此，利用蚀刻形成存储器孔变得困难。如果存储器孔的纵横比变大，那么例如在利用RIE法进行蚀刻时蚀刻速率下降、或发生蚀刻停止。
在第1实施方式的半导体存储装置的存储单元阵列100中，在积层体22的内部，于在z方向上延伸的中央绝缘层20的周围，设置多个通道层16。通过采用该结构，能够容易地形成大纵横比的存储器孔，可以实现三维NAND闪速存储器的进一步的大容量化。
在制造存储单元阵列100时，在形成小孔径的存储器孔之前，在积层体122中形成大孔径且小纵横比的中央孔41x及中央孔42x。然后，如图22所示，通过以一部分与中央孔41x及中央孔42x重叠的方式，形成第1存储器孔43p、第2存储器孔43q、第3存储器孔43r及第4存储器孔43s，能够在有效纵横比较小的状态下进行小孔径的存储器孔的蚀刻。因而，在形成小孔径且高纵横比的存储器孔时，能够减小蚀刻速率的下降、或发生蚀刻停止的可能性。
另外，在想要进一步增加积层体的栅极电极的积层数的情况下，即使是孔径及纵横比都比存储器孔大的中央孔，也有难以进行蚀刻的顾虑。在第1实施方式的半导体存储装置的存储单元阵列100中，能够将中央孔在上下方向上分割成中央孔41x及中央孔42x这两者而制造。因而，中央孔的蚀刻变得容易，进而，能够形成小孔径且高纵横比的存储器孔。
此外，因中央孔是在上下方向上分割地形成，所以有产生上下对准偏差或尺寸偏差的顾虑。但，因存储器孔能够总括地形成，所以可以在积层体22中由下而上，不偏移地连续形成通道层16。
以上，根据第1实施方式的半导体存储装置，能够形成高纵横比的存储器孔。因而，能够提供可以实现大容量化的半导体存储装置。
(第2实施方式)
第2实施方式的半导体存储装置在第1电荷蓄积层、第2电荷蓄积层、第3电荷蓄积层分别具有隧道绝缘膜、隧道绝缘膜与栅极电极层之间的半导体膜、及半导体膜与栅极电极层之间的阻挡绝缘膜的方面，与第1实施方式的半导体存储装置不同。以下，关于与第1实施方式重复的内容，有时省略一部分记载。
图27是第2实施方式的半导体存储装置的存储单元的示意剖视图。图27是存储单元MC的剖视图。图27是存储单元MC的与z方向平行的截面。图27对应于图2中由矩形所包围的区域(图2的MC)。
如图27所示，例如，电荷蓄积层18具备隧道绝缘膜18p、半导体膜18q及阻挡绝缘膜18r。半导体膜18q设置在隧道绝缘膜18p与阻挡绝缘膜18r之间。隧道绝缘膜18p、半导体膜18q及阻挡绝缘膜18r例如分别使用氧化硅膜、多晶硅膜、氧化硅膜。
隧道绝缘膜18p具有选择性地使电荷通过的功能。半导体膜18q具有蓄积电荷的功能。阻挡绝缘膜18r具有阻止在半导体膜18q与字线WL之间流动的电流的功能。第2实施方式的半导体存储装置的存储单元MC是所谓的浮栅型存储单元。
通道层16或隧道绝缘膜18p与层间绝缘层14接触。换句话说，半导体膜18q于在z方向上相邻的存储单元MC之间被分断。另外，半导体膜18q在第1电荷蓄积层18a、第2电荷蓄积层18b、第3电荷蓄积层18c、第4电荷蓄积层18d之间也被分断。
以上，根据第2实施方式的半导体存储装置，与第1实施方式同样，能够形成高纵横比的存储器孔。因而，能够提供一种可以实现大容量化的半导体存储装置。
(第3实施方式)
第3实施方式的半导体存储装置是在配置在第2绝缘层周围的半导体层的个数不同的方面、或配置在第2绝缘层周围的半导体层与第2绝缘层的位置关系不同的方面，与第1实施方式的半导体存储装置不同。以下，关于与第1实施方式重复的内容，有时省略一部分记载。
图28A、图28B、图28C、图28D是第3实施方式的半导体存储装置的示意图。图28A、图28B、图28C、图28D只图示了存储单元阵列的中央绝缘层20、通道层16、及电荷蓄积层18。
图28A是在中央绝缘层20的周围配置着3个通道层16及3个电荷蓄积层18的情况。图28B是在中央绝缘层20的周围配置着6个通道层16及6个电荷蓄积层18的情况。图28C是在中央绝缘层20的周围配置着8个通道层16及8个电荷蓄积层18的情况。
例如，与图28A的情况相比，如图28C的情况那样中央绝缘层20的尺寸较大者可以使形成存储器孔时的中央孔的尺寸也变大。因而，与图28A的情况相比，图28C的情况能够同时加工积层数更多的积层体22。
此外，第1实施方式的半导体存储装置中，例示了配置在中央绝缘层20周围的通道层16的个数为4个的情况，第3实施方式的半导体存储装置中，例示了3个、6个、8个的情况，但也能够将配置在中央绝缘层20周围的通道层16的个数设为其它个数。
图28D表示中央绝缘层20与通道层16不相接的形态。在图28D的形态中，只有4个电荷蓄积层18与中央绝缘层20相接。
以上，根据第3实施方式的半导体存储装置，与第1实施方式同样，能够形成高纵横比的存储器孔。因而，能够提供一种可以实现大容量化的半导体存储装置。
(第4实施方式)
第4实施方式的半导体存储装置具备：积层体，在第1方向上交替地积层有多个第1绝缘层与多个栅极电极层；第1半导体层，设置在积层体之中，在第1方向上延伸；第2半导体层，设置在积层体之中，在第1方向上延伸；第3半导体层，设置在积层体之中，在第1方向上延伸；第1电荷蓄积层，设置在栅极电极层与第1半导体层之间；第2电荷蓄积层，设置在栅极电极层与第2半导体层之间；第3电荷蓄积层，设置在栅极电极层与第3半导体层之间；以及第2绝缘层，设置在积层体之中，在第1方向上延伸，在与第1方向垂直且包含栅极电极层的面内，与第1半导体层或第1电荷蓄积层、第2半导体层或第2电荷蓄积层、及第3半导体层或第3电荷蓄积层相接；且在与第1方向垂直且包含第1半导体层的第1平面中，不包含第2绝缘层，在与第1方向垂直且包含第1半导体层、位于比第1平面更靠第1方向的第2平面中，包含第2绝缘层。
第4实施方式的半导体存储装置在第2绝缘层未贯通积层体的方面，与第1实施方式的半导体存储装置不同。以下，关于与第1实施方式重复的内容，有时省略一部分记载。
第4实施方式的半导体存储装置为三维NAND闪速存储器。第4实施方式的半导体存储装置中，存储单元MC的电荷蓄积层具备绝缘膜的积层结构。第4实施方式的半导体存储装置的存储单元MC是所谓的金属-氧化物-氮化物-氧化物-半导体型(Metal-Oxide-Nitride-Oxide-Semiconductor型，MONOS型)存储单元。
图29是第4实施方式的半导体存储装置的存储单元阵列的电路图。
如图29所示，第4实施方式的三维NAND闪速存储器的存储单元阵列200具备多条字线WL(栅极电极层)、多条源极线SL、源极选择栅极线SGS、多条位线BL及多条存储器串MS。
多条字线WL在z方向上积层配置。多条存储器串MS在z方向上延伸。多条位线BL例如在y方向上延伸。
以下，将x方向定义为第2方向，将y方向定义为第3方向，将z方向定义为第1方向。x方向、y方向、z方向例如相互垂直。
如图29所示，存储器串MS具备串联连接在源极线SL与位线BL之间的源极选择晶体管SST及多个存储单元MC。能够通过选择1条源极线SL及1条位线BL来选择1条存储器串MS，能够通过选择1条字线WL来选择1个存储单元MC。字线WL为构成存储单元MC的存储单元晶体管的栅极电极。
图30、图31、图32、图33A、图33B、图33C、图34A、图34B及图34C是第4实施方式的半导体存储装置的存储单元阵列的局部示意图。图30、图31、图33A、图33B、图33C、图34A、图34B及图34C是剖视图，图32是俯视图。
图30是存储单元阵列200的与z方向平行的截面。图30是图32的AA'截面。图30中，由矩形所包围的区域为1个存储单元MC。
图31是存储单元阵列200的与x方向及z方向平行的截面。图31是存储单元阵列200的xz截面。图31是图32的BB'截面。
图32是存储单元阵列200的俯视图。
图33A、图33B及图33C是存储单元阵列200的与x方向及y方向平行的截面。图33A是存储单元阵列200的与z方向垂直的截面。图33A是图30及图31的CC'截面。图33A是与z方向(第1方向)垂直且包含字线WL(栅极电极层)及半导体层的截面。图33A、图33B及图33C表示第1平面的一例。图33B、图33C是图33A的局部放大图。
图34A、图34B及图34C是存储单元阵列200的与x方向及y方向平行的截面。图34A是存储单元阵列200的与z方向垂直的截面。图34A是图30及图31的DD'截面。图34A是与z方向(第1方向)垂直且包含字线WL(栅极电极层)及半导体层的截面。图34A、图34B及图34C表示第2平面的一例。图34B、图34C是图34A的局部放大图。
图35是第4实施方式的半导体存储装置的存储单元阵列的局部示意图。图35是存储单元阵列200的与x方向及y方向平行的位置的示意图。图35示出源极线SL、位线BL及半导体层的布局图案。
图36是第4实施方式的半导体存储装置的存储单元的示意剖视图。图36是存储单元MC的剖视图。图36是存储单元MC的与z方向平行的截面。图36对应于图30中由矩形所包围的区域。
如图30、图31、图32、图33A、图33B、图33C、图34A、图34B及图34C所示，存储单元阵列200具备半导体衬底10、衬底绝缘层12、多条源极线SL、源极选择栅极线SGS、多条字线WL(栅极电极层)、多个层间绝缘层14(第1绝缘层)、第1通道层16a(第1半导体层)、第2通道层16b(第2半导体层)、第3通道层16c(第3半导体层)、第4通道层16d(第4半导体层)、第1电荷蓄积层18a、第2电荷蓄积层18b、第3电荷蓄积层18c、第4电荷蓄积层18d、中央绝缘层20(第2绝缘层)及多条位线BL。
此外，以下，有时将第1通道层16a(第1半导体层)、第2通道层16b(第2半导体层)、第3通道层16c(第3半导体层)及第4通道层16d(第4半导体层)统称地记载为通道层16。另外，有时将第1电荷蓄积层18a、第2电荷蓄积层18b、第3电荷蓄积层18c及第4电荷蓄积层18d统称地记载为电荷蓄积层18。
多条源极线SL包含第1源极线SL1(第1导电线)、第2源极线SL2(第2导电线)、第3源极线SL3、第4源极线SL4、第5源极线SL5及第6源极线SL6。多条位线BL包含第1位线BL1(第3导电线)、第2位线BL2(第4导电线)、第3位线BL3、第4位线BL4、第5位线BL5及第6位线BL6。
积层体22具备多条字线WL及多个层间绝缘层14。积层体22具有第1区域22a及第2区域22b。第2区域22b位于第1区域22a之z方向(第1方向)上。
半导体衬底10例如为硅衬底。
衬底绝缘层12设置在半导体衬底10之上。衬底绝缘层12例如为氧化硅。
源极线SL(第1导电线)设置在衬底绝缘层12之上。源极线SL在x方向上延伸。源极线SL例如为金属或半导体。
积层体22设置在源极线SL之上。积层体22夹在源极线SL与位线之间。
层间绝缘层14与字线WL或源极选择栅极线SGS在z方向(第1方向)上交替地积层于半导体衬底10之上。在z方向(第1方向)上交替地积层的字线WL及源极选择栅极线SGS中最靠近半导体衬底10一侧的层是源极选择栅极线SGS。源极选择栅极线SGS设置在字线WL与源极线SL之间。字线WL与源极选择栅极线SGS在z方向上分开配置。积层体22具备多条字线WL、源极选择栅极线SGS及多个层间绝缘层14。
字线WL及源极选择栅极线SGS例如为板状导电体。字线WL及源极选择栅极线SGS例如包含金属、金属氮化物、金属碳化物或半导体。金属例如可以使用钨(W)、钛(Ti)、钽(Ta)。半导体例如可以使用多晶硅。字线WL及源极选择栅极线SGS可以包含氮化钛、氮化钽等势垒金属。
字线WL作为存储单元MC的晶体管的控制电极发挥功能。字线WL是栅极电极层的一例。
层间绝缘层14使字线WL与字线WL、及源极选择栅极线SGS与字线WL分离。层间绝缘层14例如可以使用氧化物、氮氧化物、或氮化物。层间绝缘层14例如包含氧化硅。
通道层16设置在积层体22之中。通道层16在z方向上延伸。第1通道层16a设置在积层体22之中，在z方向上延伸。第2通道层16b设置在积层体22之中，在z方向上延伸。第3通道层16c设置在积层体22之中，在z方向上延伸。第4通道层16d设置在积层体22之中，在z方向上延伸。此外，通道层16延伸的方向也可以不一定与第1方向完全一致。例如，通道层16延伸的方向只要处于相对于第1方向±5度的范围内即可。
通道层16例如使用多晶半导体。多晶半导体例如使用多晶硅。通道层16作为存储单元MC的晶体管的通道区域发挥功能。
电荷蓄积层18设置在字线WL与通道层16之间。第1电荷蓄积层18a设置在字线WL与第1通道层16a之间。第2电荷蓄积层18b设置在字线WL与第2通道层16b之间。第3电荷蓄积层18c设置在字线WL与第3通道层16c之间。第4电荷蓄积层18d设置在字线WL与第4通道层16d之间。
中央绝缘层20设置在积层体22之中。中央绝缘层20在z方向上延伸。中央绝缘层20不贯通积层体22。在积层体22的半导体衬底10一侧的一部分，未设置中央绝缘层20。
中央绝缘层20为绝缘体。中央绝缘层20例如为氧化物、氮氧化物、或氮化物。中央绝缘层20例如使用氧化硅。
如图33A、图33B、图33C所示，在位于积层体22的半导体衬底10一侧，与z方向垂直且包含通道层16的第1平面(图30、图31中的P1)中，不包含中央绝缘层20。
如图33B所示，在第1平面P1中，字线WL位于由连结第1通道层16a与第2通道层16b的线段、连结第2通道层16b与第3通道层16c的线段、连结第3通道层16c与第4通道层16d的线段、连结第4通道层16d与第1通道层16a的线段所包围的区域(图33B中的区域X)内。另外，如图33C所示，在与z方向垂直且包含字线WL的面内，字线WL位于由连结第1通道层16a与第2通道层16b的线段、连结第2通道层16b与第3通道层16c的线段、连结第3通道层16c与第1通道层16a的线段所包围的区域(图33C中的区域Y)内。
如图34A、图34B、图34C所示，在与z方向垂直且包含通道层16、位于比第1平面P1更靠z方向、即位线BL侧的第2平面(图30、图31中的P2)中，包含中央绝缘层20。
如图34A、图34B、图34C所示，中央绝缘层20在与z方向垂直且包含字线WL的面内，与多个通道层16或电荷蓄积层18相接。多个通道层16及电荷蓄积层18设置在中央绝缘层20的外侧。多个通道层16及电荷蓄积层18是以包围中央绝缘层20的方式设置。
在中央绝缘层20的周围，像图34A、图34B、图34C所示那样配置着4个通道层16。中央绝缘层20被4个通道层16包围。
如图34A、图34B、图34C所示，中央绝缘层20在与z方向垂直且包含字线WL的面内，与第1通道层16a或第1电荷蓄积层18a、第2通道层16b或第2电荷蓄积层18b、第3通道层16c或第3电荷蓄积层18c、及第4通道层16d或第4电荷蓄积层18d相接。在图34A、图34B、图34C中，特别地示出中央绝缘层20与第1通道层16a及第1电荷蓄积层18a、第2通道层16b及第2电荷蓄积层18b、第3通道层16c及第3电荷蓄积层18c、以及第4通道层16d及第4电荷蓄积层18d相接的情况。
如图34B所示，在与z方向垂直且包含字线WL的面内，中央绝缘层20位于由连结第1通道层16a与第2通道层16b的线段、连结第2通道层16b与第3通道层16c的线段、连结第3通道层16c与第4通道层16d的线段、连结第4通道层16d与第1通道层16a的线段所包围的区域(图34B中的区域S)内。另外，如图34C所示，在与z方向垂直且包含字线WL的面内，中央绝缘层20位于由连结第1通道层16a与第2通道层16b的线段、连结第2通道层16b与第3通道层16c的线段、连结第3通道层16c与第1通道层16a的线段所包围的区域(图34C中的区域T)内。
如图30所示，在与z方向平行且包含中央绝缘层20的第1截面中，同一字线WL的2个端面之间的第1距离(图30中的d1)朝向z方向、例如从第1字线WL1到第2字线WL2单调递增。换句话说，第1距离d1从积层体22的第1区域22a通过第2区域22b，朝向z方向单调递增。第1距离d1从半导体衬底10侧朝向位线BL侧单调递增。
另一方面，如图31所示，在与z方向平行且包含中央绝缘层20、与第1截面不同的第2截面中，同一字线WL的2个端面之间的第2距离(图31中的d2)朝向z方向、例如从第1字线WL1起单调递增之后，暂时减少，进而一直到第2字线WL2单调递增。在积层体22的第1区域22a中，第2距离d2单调递增。另外，在积层体22的第2区域22b中，第2距离d2也单调递增。但，在第1区域22a与第2区域22b之间，第2距离d2的变化不连续。在第1区域22a与第2区域22b之间，第2距离d2暂时变小。
第2区域22b最下部的字线WL的2个端面之间的第2距离d2小于第1区域22a最上部的字线WL的2个端面之间的第2距离d2。例如，第2区域22b最下部的字线WL的2个端面之间的第2距离d2为第1区域22a最上部的字线WL的2个端面之间的第2距离d2的90％以下。
第1截面包含第1通道层16a、第2通道层16b、第3通道层16c、及第4通道层16d中的至少任一个。另外，第2截面不包含第1通道层16a、第2通道层16b、第3通道层16c、及第4通道层16d中的任一个。
多条位线BL设置在积层体22之上。位线BL在y方向上延伸。位线BL位于源极线SL的z方向上。位线BL在与源极线SL正交的方向上延伸。
位线BL例如包含金属、金属氮化物、金属碳化物、或半导体。金属例如可以使用钨(W)、钛(Ti)、钽(Ta)。半导体例如可以使用多晶硅。位线BL也可以包含氮化钛、氮化钽等势垒金属。
如图30及图35所示，第2通道层16b的下端(一端)及第3通道层16c的下端(一端)电连接于第1源极线SL1(第1导电线)。另外，第1通道层16a的下端(一端)及第4通道层16d的下端(一端)电连接于第2源极线SL2(第2导电线)。另外，第1通道层16a的上端(另一端)及第2通道层16b的上端(另一端)电连接于第1位线BL1(第3导电线)。另外，第3通道层16c的上端(另一端)及第4通道层16d的上端(另一端)电连接于第2位线BL2(第4导电线)。
接下来，对第4实施方式的半导体存储装置的制造方法的一例进行说明。
第4实施方式的半导体存储装置的制造方法是：在第1方向上交替地积层多个作为绝缘体的第1层与多个第2层而形成第1积层体；在第1积层体之上，形成具有中央开口部的第1掩模材；以第1掩模材为掩模，形成比第1积层体的厚度浅的第1中央孔；在第1方向上交替地积层多个第1层与多个第2层而形成第2积层体；在第2积层体形成第2中央孔；在第2积层体之上形成第2掩模材，所述第2掩模材具有一部分与第2中央孔重叠的第1开口部、一部分与第2中央孔重叠的第2开口部、及一部分与第2中央孔重叠的第3开口部；以及以第2掩模材为掩模，形成贯通第1积层体及第2积层体的第1孔、第2孔及第3孔。以下，以第2层为绝缘体，在形成第1孔、第2孔及第3孔之后将第2层替换成导电层的情况为例进行说明。
图37、图38、图39、图40、图41、图42、图43、图44、图45、图46、图47、图48、图49、图50、图51、图52、图53、图54、图55及图56是表示第4实施方式的半导体存储装置的制造方法的示意图。图37、图38、图40、图41、图42、图43、图44、图46、图47、图48、图50、图51、图52、图54、图55及图56是表示与图30对应的截面的剖视图。图39、图45、图49及图52分别为图38、图44、图48及图50的俯视图。
首先，在半导体衬底10上形成衬底绝缘层12及多条源极线SL。源极线SL例如在与z方向垂直的x方向上延伸。衬底绝缘层12例如为氧化硅层。接下来，在源极线SL之上，交替地积层多个氧化硅层30(第1层)与多个氮化硅层32(第2层)(图37)。由氧化硅层30及氮化硅层32形成积层体122的第1区域122a。
氧化硅层30及氮化硅层32例如利用化学气相沉积法(Chemical VaporDeposition法，CVD法)形成。氧化硅层30的一部分最终成为层间绝缘层14。
氮化硅层32为牺牲层。氮化硅层32最终被替换成导电层，成为字线WL、及源极选择栅极线SG。
接下来，在积层体122的第1区域122a之上形成第1加工掩模41(第1掩模材)(图38)。第1加工掩模41例如使用光阻或碳膜。第1加工掩模41具有圆形的中央开口部41a(图39)。
接下来，以第1加工掩模41为掩模，对氧化硅层30及氮化硅层32进行蚀刻，形成不贯通第1区域122a的中央孔41x(图40)。换句话说，中央孔41x的深度比第1区域122a的厚度浅。在第1区域122a的下部，利用蚀刻未去除的氧化硅层30及氮化硅层32残留。中央孔41x例如利用反应性离子蚀刻法(Reactive Ion Etching法，RIE法)形成。
接下来，将第1加工掩模41剥离(图41)。
接下来，利用旋涂玻璃49(SOG)嵌埋中央孔41x(图42)。
接下来，在第1区域122a之上，交替地积层氧化硅层30与氮化硅层32(图43)。形成积层体122的第2区域122b。
接下来，在积层体122的第2区域122b之上形成第2加工掩模42(图44)。第2加工掩模42例如使用光阻或碳膜。第2加工掩模42具有圆形的中央开口部42a(图45)。
接下来，以第2加工掩模42为掩模，对氧化硅层30及氮化硅层32进行蚀刻，而形成贯通第2区域122b的中央孔42x(图46)。中央孔42x到达旋涂玻璃49。中央孔42x例如利用RIE法形成。
接下来，去除第2加工掩模42及旋涂玻璃49(图47)。旋涂玻璃49例如利用湿式蚀刻去除。
接下来，形成第3加工掩模43(第2掩模材)(图48)。第3加工掩模43具有一部分与中央孔42x重叠的第1开口部43a、一部分与中央孔42x重叠的第2开口部43b、一部分与中央孔重叠的第3开口部43c、及一部分与中央孔重叠的第4开口部43d(图49)。图49中，局部为虚线的圆表示中央孔42x。
接下来，以第3加工掩模43为掩模，对氧化硅层30及氮化硅层32进行蚀刻(图50)。利用蚀刻，在中央孔41x及中央孔42x的周围，形成贯通积层体122的第1存储器孔43p(第1孔)、第2存储器孔43q(第2孔)、第3存储器孔43r(第3孔)及第4存储器孔43s(第4孔)。对氧化硅层30及氮化硅层32进行的蚀刻例如利用RIE法来形成。此外，实质上，中央孔41x、中央孔42x、第1存储器孔43p、第2存储器孔43q、第3存储器孔43r及第4存储器孔43s并非分别独立的多个孔，而是分别连结的1个孔。即，中央孔41x、中央孔42x、第1存储器孔43p、第2存储器孔43q、第3存储器孔43r及第4存储器孔43s也可以分别称为1个孔的中央孔部41x、中央孔部42x、第1存储器孔部43p(第1孔部)、第2存储器孔部43q(第2孔部)、第3存储器孔部43r(第3孔部)及第4存储器孔部43s(第4孔部)。
当形成中央孔41x时，在第1区域122a的下部未被蚀刻而残存的氧化硅层30及氮化硅层32中也形成有第1存储器孔43p、第2存储器孔43q、第3存储器孔43r及第4存储器孔43s。
接下来，将第3加工掩模43剥离(图51)。在中央孔41x及中央孔42x的周围，形成有第1存储器孔43p(第1孔)、第2存储器孔43q(第2孔)、第3存储器孔43r(第3孔)及第4存储器孔43s(第4孔)(图52)。
接下来，将氧化硅膜、氮化硅膜及氧化硅膜的积层膜52形成于第1存储器孔43p(第1孔)、第2存储器孔43q(第2孔)、第3存储器孔43r(第3孔)及第4存储器孔43s(第4孔)(图53)。积层膜52与氮化硅层32相接。积层膜52例如利用CVD法形成。积层膜52的至少一部分最终成为电荷蓄积层18。此外，虽然在第2区域122b的表面、及源极线SL的露出的部分，也形成有积层膜52，但利用回蚀法去除。
接下来，将非晶硅膜53形成于第1存储器孔43p(第1孔)、第2存储器孔43q(第2孔)、第3存储器孔43r(第3孔)及第4存储器孔43s(第4孔)(图54)。非晶硅膜53在后续步骤中被加热，最终成为使用多晶硅的通道层16。此外，在第2区域122b的表面、源极线SL的露出的部分、中央孔41x、及中央孔42x，也形成有非晶硅膜53。为了将通道层16分离，例如也能够利用各向同性干式蚀刻法将形成在除第1存储器孔43p(第1孔)、第2存储器孔43q(第2孔)、第3存储器孔43r(第3孔)及第4存储器孔43s(第4孔)以外的区域的非晶硅膜53去除。
例如，为了将通道层16分离，也能够利用各向同性干式蚀刻法将形成在第2区域122b的表面、与中央孔41x及中央孔42x的内表面的非晶硅膜53去除。另外，虽然在中央孔41x、中央孔42x中也形成有积层膜52，但也能够利用各向同性干式蚀刻法将积层膜52的一部分去除。
接下来，利用氧化硅膜54嵌埋中央孔41x及中央孔42x(图55)。氧化硅膜54最终成为中央绝缘层20。氧化硅膜54例如利用CVD法形成。
接下来，使用未图示的蚀刻用槽，利用湿式蚀刻选择性地去除氮化硅层32。湿式蚀刻中，例如，使用磷酸溶液，对氮化硅层32相对于氧化硅层30选择性地进行蚀刻。接下来，在已去除氮化硅层32的区域形成钨膜55(图56)。氮化硅层32被替换成钨膜55。钨膜55最终成为字线WL、及源极选择栅极线SGS。
然后，在积层体122之上，使用众所周知的工艺技术形成多条位线BL。
可以通过以上的制造方法，制造第4实施方式的半导体存储装置的存储单元阵列200。
此外，也能够将形成积层体122时的第2层设为导电层。
接下来，对第4实施方式的半导体存储装置及其制造方法的作用及效果进行说明。
三维配置存储单元而成的三维NAND闪速存储器实现高集成度与低成本。在制造三维NAND闪速存储器时，例如，在积层多个绝缘层与多个栅极电极层而成的积层体中，形成贯通积层体的存储器孔，在存储器孔之中形成电荷蓄积层及半导体层，由此形成串联连接着多个存储单元的存储器串。可以通过增加积层体的栅极电极的积层数、或将存储器孔的尺寸微细化，来实现三维NAND闪速存储器的进一步的大容量化。
在增加积层体的栅极电极的积层数的情况、或将存储器孔的尺寸微细化的情况下，存储器孔的纵横比(深度/宽度)变大。因此，利用蚀刻形成存储器孔变得困难。即，如果存储器孔的纵横比变大，那么例如在利用RIE法进行蚀刻时蚀刻速率下降、或发生蚀刻停止。
在第4实施方式的半导体存储装置的存储单元阵列200中，在积层体22的内部，于在z方向上延伸的中央绝缘层20的周围，设置多个通道层16。通过采用该结构，能够形成大纵横比的存储器孔，可以实现三维NAND闪速存储器的进一步的大容量化。
在制造存储单元阵列200时，在形成小孔径的存储器孔之前，在积层体122中形成大孔径且小纵横比的中央孔41x及中央孔42x。然后，如图49所示，通过以一部分与中央孔41x及中央孔42x重叠的方式，形成第1存储器孔43p、第2存储器孔43q、第3存储器孔43r及第4存储器孔43s，能够在有效纵横比较小的状态下进行小孔径的存储器孔的蚀刻。因而，在形成小孔径且高纵横比的存储器孔时，能够减小蚀刻速率的下降、或发生蚀刻停止的可能性。
另外，在想要进一步增加积层体的栅极电极的积层数的情况下，即使是孔径及纵横比都比存储器孔大的中央孔，也有难以进行蚀刻之顾虑。在第4实施方式的半导体存储装置的存储单元阵列200中，能够将中央孔在上下方向上分割成中央孔41x及中央孔42x这两者而制造。因而，中央孔的蚀刻变得容易，进而，能够形成小孔径且高纵横比的存储器孔。
此外，因中央孔是在上下方向上分割地形成，所以有产生上下对准偏差或尺寸偏差的顾虑。但，因存储器孔能够总括地形成，所以可以在积层体22中由下而上，不偏移地连续形成通道层16。
进而，在存储单元阵列200中，中央孔41x是以不贯通积层体22的方式设置。因此，在积层体22的下部，能够使第2通道层16b及第3通道层16c连接于第1源极线SL1，使第1通道层16a及第4通道层16d连接于第2源极线SL2。换句话说，能够将配置在一个中央绝缘层20周围的多个通道层16连接于被分割成的不同的源极线SL。
例如，在源极线SL像存储单元阵列200那样被分割的状态下，使中央孔41x以贯通积层体22的方式设置。在该情况下，例如有如下顾虑：对未图示的存储单元阵列200之下的配线或元件造成损害、或引起存储单元阵列200之下的配线或元件的短路。在存储单元阵列200中，通过使中央孔41x以不贯通积层体22的方式设置而抑制所述问题。
而且，能够将配置在一个中央绝缘层20周围的多个通道层16连接于被分割成的不同的源极线SL。因此，如图29所示，能够利用1条源极线SL及1条位线BL来选择1条存储器串MS，能够利用1条字线WL选择1个存储单元MC。因而，例如，无需第1实施方式的半导体存储装置中所设置的用来选择存储器串MS的漏极选择栅极线SGD或漏极选择晶体管SDT。因此，可以实现简易的电路构成的半导体存储装置。
另外，设置在存储单元阵列200的上部的配线或元件的微细加工通常难度较高。通过使设置在存储单元阵列200的上部的配线或元件可以省略，而半导体存储装置的制造变得容易。
图57是第4实施方式的变化例的半导体存储装置的存储单元阵列的局部示意剖视图。图57是对应于图31的剖视图。
在第4实施方式的存储单元阵列200中，如图31所示，在与z方向平行且包含中央绝缘层20、与第1截面不同的第2截面中，同一字线WL的2个端面之间的第2距离(图31中的d2)是朝向z方向、例如从第1字线WL1起单调递增之后，暂时减少，进而一直到第2字线WL2单调递增。
另一方面，如图57所示，变化例的存储单元阵列250在与z方向平行且包含中央绝缘层20、与第1截面不同的第2截面中，同一字线WL的2个端面之间的第2距离(图57中的d2)是朝向z方向、例如从第1字线WL1到第2字线WL2单调递增。
在第4实施方式的变化例中，也能够将配置在一个中央绝缘层20周围的多个通道层16连接于被分割成的不同的源极线SL。
以上，根据第4实施方式的半导体存储装置，能够形成高纵横比的存储器孔。因而，能够提供可以实现大容量化的半导体存储装置。另外，能够提供为简易的电路构成且容易制造的半导体存储装置。
(第5实施方式)
第5实施方式的半导体存储装置是在配置在第2绝缘层周围的半导体层的个数不同的方面、及第1至第4导电线的配置不同的方面，与第4实施方式的半导体存储装置不同。以下，关于与第4实施方式重复的内容，有时省略一部分记载。
图58是第5实施方式的半导体存储装置的存储单元阵列的局部示意图。图58是存储单元阵列的与x方向及y方向平行的位置的示意图。图58示出源极线SL、位线BL及半导体层的布局图案。
图58是在中央绝缘层20的周围，配置着6个通道层16及6个电荷蓄积层18的情况。6个通道层16中的2个通道层16的下端(一端)连接于同一源极线SL。另外，6个通道层16中的3个通道层16的上端(另一端)连接于同一位线BL。
以上，根据第5实施方式的半导体存储装置，与第4实施方式同样，能够形成高纵横比的存储器孔。因而，能够提供可以实现大容量化的半导体存储装置。另外，能够提供为简易的电路构成且容易制造的半导体存储装置。
(第6实施方式)
第6实施方式的半导体存储装置具备：积层体，在第1方向上交替地积层有多个第1绝缘层与多个栅极电极层；第1半导体层，设置在积层体之中，在第1方向上延伸；第2半导体层，设置在积层体之中，在第1方向上延伸；第3半导体层，设置在积层体之中，在第1方向上延伸；第1电荷蓄积层，设置在栅极电极层与第1半导体层之间；第2电荷蓄积层，设置在栅极电极层与第2半导体层之间；以及第3电荷蓄积层，设置在栅极电极层与第3半导体层之间；且在与第1方向垂直且包含栅极电极层的第1面中，第1电荷蓄积层与第2电荷蓄积层连续，在第1面中，第1电荷蓄积层与第3电荷蓄积层分离，在第1面中，第1半导体层与第2半导体层之间的第1距离小于第1半导体层与第3半导体层之间的第2距离。
第6实施方式的半导体存储装置为三维NAND闪速存储器。第6实施方式的半导体存储装置中，存储单元MC的电荷蓄积层包含绝缘膜的积层结构。第6实施方式的半导体存储装置的存储单元MC是所谓的金属-氧化物-氮化物-氧化物-半导体型(Metal-Oxide-Nitride-Oxide-Semiconductor型，MONOS型)存储单元。
图59是第6实施方式的半导体存储装置的存储单元阵列的电路图。
如图59所示，第6实施方式的三维NAND闪速存储器的存储单元阵列300具备多条字线WL(栅极电极层)、共通源极线CSL、源极选择栅极线SGS、多条漏极选择栅极线SGD、多条位线BL及多条存储器串MS。
多条字线WL在z方向上积层配置。多条存储器串MS在z方向上延伸。多条位线BL例如在y方向上延伸。
以下，将x方向定义为第2方向，将y方向定义为第3方向，将z方向定义为第1方向。x方向、y方向、z方向例如相互垂直。
如图58所示，存储器串MS具备串联连接在共通源极线CSL与位线BL之间的源极选择晶体管SST、多个存储单元MC及漏极选择晶体管SDT。能够通过选择1条位线BL及1条漏极选择栅极线SGD来选择1条存储器串MS，能够通过选择1条字线WL来选择1个存储单元MC。字线WL为构成存储单元MC的存储单元晶体管的栅极电极。
图60、图61、图62是第6实施方式的半导体存储装置的存储单元阵列的局部示意剖视图。
图60是存储单元阵列300的与y方向及z方向平行的截面。图60是存储单元阵列300的yz截面。图60是图62的AA'截面。图60中，由矩形所包围的区域为1个存储单元MC。
图61是存储单元阵列300的与x方向及z方向平行的截面。图61是存储单元阵列300的xz截面。图61是图62的BB'截面。
图62是存储单元阵列300的与x方向及y方向平行的截面。图62是存储单元阵列300的与z方向垂直的截面。图62是图60及图61的CC'截面。图62是与z方向(第1方向)垂直且包含字线WL(栅极电极层)的截面。图62是第1面的一例。
图63是第6实施方式的半导体存储装置的存储单元的示意剖视图。图63是存储单元MC的剖视图。图63是存储单元MC的与z方向平行的截面。图63对应于图60中由矩形所包围的区域(图60中的MC)。
如图60、图61及图62所示，存储单元阵列300具备半导体衬底10、衬底绝缘层12、共通源极线CSL、源极选择栅极线SGS、漏极选择栅极线SGD、多条字线WL(栅极电极层)、多个层间绝缘层14(第1绝缘层)、第1通道层16a(第1半导体层)、第2通道层16b(第2半导体层)、第3通道层16c(第3半导体层)、第4通道层16d(第4半导体层)、第1电荷蓄积层18a、第2电荷蓄积层18b、第3电荷蓄积层18c、第4电荷蓄积层18d及多条位线BL。
此外，以下，有时将第1通道层16a(第1半导体层)、第2通道层16b(第2半导体层)、第3通道层16c(第3半导体层)及第4通道层16d(第4半导体层)统称地记载为通道层16。另外，有时将第1电荷蓄积层18a、第2电荷蓄积层18b、第3电荷蓄积层18c及第4电荷蓄积层18d统称地记载为电荷蓄积层18。
积层体22具备多条字线WL及多个层间绝缘层14。
半导体衬底10例如为硅衬底。
衬底绝缘层12设置在半导体衬底10之上。衬底绝缘层12例如为氧化硅。
共通源极线CSL设置在衬底绝缘层12之上。共通源极线CSL例如为金属或半导体。
积层体22设置在共通源极线CSL之上。
字线WL与层间绝缘层14、源极选择栅极线SGS或漏极选择栅极线SGD在z方向(第1方向)上交替地积层于半导体衬底10之上。在z方向(第1方向)上交替地积层的字线WL、源极选择栅极线SGS及漏极选择栅极线SGD中最靠近半导体衬底10一侧的层是源极选择栅极线SGS，最远离半导体衬底10一侧的层是漏极选择栅极线SGD。字线WL设置在源极选择栅极线SGS与漏极选择栅极线SGD之间。字线WL、源极选择栅极线SGS及漏极选择栅极线SGD在z方向上分开配置。积层体22具备多条字线WL、源极选择栅极线SGS、漏极选择栅极线SGD及多个层间绝缘层14。
字线WL、源极选择栅极线SGS及漏极选择栅极线SGD例如为板状导电体。字线WL、源极选择栅极线SGS及漏极选择栅极线SGD例如包含金属、金属氮化物、金属碳化物、或半导体。金属例如可以使用钨(W)、钛(Ti)、钽(Ta)。半导体例如可以使用多晶硅。字线WL、源极选择栅极线SGS及漏极选择栅极线SGD也可以包含氮化钛、氮化钽等势垒金属。
字线WL作为存储单元MC的晶体管的控制电极发挥功能。字线WL是栅极电极层的一例。
层间绝缘层14使字线WL与字线WL、源极选择栅极线SGS与字线WL、及漏极选择栅极线SGD与字线WL分离。层间绝缘层14例如可以使用氧化物、氮氧化物、或氮化物。层间绝缘层14例如包含氧化硅。
通道层16设置在积层体22之中。通道层16在z方向上延伸。第1通道层16a设置在积层体22之中，在z方向上延伸。第2通道层16b设置在积层体22之中，在z方向上延伸。第3通道层16c设置在积层体22之中，在z方向上延伸。第4通道层16d设置在积层体22之中，在z方向上延伸。此外，通道层16延伸的方向也可以不一定与第1方向完全一致。例如，通道层16延伸的方向只要处于相对于第1方向±5度的范围内即可。
通道层16例如使用多晶半导体。多晶半导体例如使用多晶硅。通道层16作为存储单元MC的晶体管的通道区域发挥功能。
电荷蓄积层18设置在字线WL与通道层16之间。第1电荷蓄积层18a设置在字线WL与第1通道层16a之间。第2电荷蓄积层18b设置在字线WL与第2通道层16b之间。第3电荷蓄积层18c设置在字线WL与第3通道层16c之间。第4电荷蓄积层18d设置在字线WL与第4通道层16d之间。
如图63所示，例如，电荷蓄积层18具有隧道绝缘膜18x、电荷捕获膜18y及阻挡绝缘膜18z。电荷捕获膜18y设置在隧道绝缘膜18x与阻挡绝缘膜18z之间。隧道绝缘膜18x、电荷捕获膜18y及阻挡绝缘膜18z例如分别使用氧化硅膜、氮化硅膜及氧化硅膜。
隧道绝缘膜18x具有选择性地使电荷通过的功能。电荷捕获膜18y具有捕获并蓄积电荷的功能。阻挡绝缘膜18z具有阻止在电荷捕获膜18y与字线WL之间流动的电流的功能。存储单元MC是所谓的MONOS型存储单元。
电荷蓄积层18是沿着通道层16的侧面设置。电荷蓄积层18也可以还设置在通道层16与层间绝缘层14之间。电荷蓄积层18也可以于在z方向上相邻的存储单元MC之间不被分断地设置。
存储单元MC的晶体管的阈值电压是根据电荷蓄积层18中所蓄积的电荷量而变化。1个存储单元MC能够通过利用该阈值电压的变化来存储数据。
例如，通过存储单元MC的晶体管的阈值电压发生变化，而晶体管导通的电压发生变化。例如，如果将阈值电压高的状态定义为数据“0”，将阈值电压低的状态定义为数据“1”，那么存储单元MC能够存储“0”与“1”这种1位数据。
图64是第6实施方式的半导体存储装置的存储单元阵列的局部示意剖视图。图64是图62的局部放大图。图64中，省略了字线WL的图示。
如图62、图64所示，在与z方向垂直且包含字线WL的第1面中，第1电荷蓄积层18a的至少一部分与第2电荷蓄积层18b的至少一部分连续。另外，第3电荷蓄积层18c的至少一部分与第4电荷蓄积层18d的至少一部分连续。
如图62所示，在x方向上排列的多个通道层16与字线WL之间的电荷蓄积层18连续。另一方面，在y方向上排列的多个通道层16与字线WL之间的电荷蓄积层18分离。
例如，如图64所示，第1电荷蓄积层18a的电荷捕获膜18ya与第2电荷蓄积层18b的电荷捕获膜18yb连续。另外，第1电荷蓄积层18a的阻挡绝缘膜18za与第2电荷蓄积层18b的阻挡绝缘膜18zb连续。第1电荷蓄积层18a的隧道绝缘膜18xa与第2电荷蓄积层18b的隧道绝缘膜18xb分离。此外，第1电荷蓄积层18a的隧道绝缘膜18xa与第2电荷蓄积层18b的隧道绝缘膜18xb也可以连续。
另外，第3电荷蓄积层18c的电荷捕获膜18yc与第4电荷蓄积层18d的电荷捕获膜18yd连续。另外，第3电荷蓄积层18c的阻挡绝缘膜18zc与第4电荷蓄积层18d的阻挡绝缘膜18zd连续。第3电荷蓄积层18c的隧道绝缘膜18xc与第4电荷蓄积层18d的隧道绝缘膜18xd分离。此外，第3电荷蓄积层18c的隧道绝缘膜18xc与第4电荷蓄积层18d的隧道绝缘膜18xd也可以连续。
另一方面，在第1面中，第1电荷蓄积层18a与第3电荷蓄积层18c分离。另外，第2电荷蓄积层18b与第3电荷蓄积层18c分离。另外，第1电荷蓄积层18a与第4电荷蓄积层18d分离。另外，第2电荷蓄积层18b与第4电荷蓄积层18d分离。
字线WL位于第1电荷蓄积层18a与第3电荷蓄积层18c之间。字线WL位于第2电荷蓄积层18b与第3电荷蓄积层18c之间。字线WL位于第1电荷蓄积层18a与第4电荷蓄积层18d之间。字线WL位于第2电荷蓄积层18b与第4电荷蓄积层18d之间。
在第1面中，第1通道层16a与第2通道层16b之间的第1距离(图64中的dx)小于第1通道层16a与第3通道层16c之间的第2距离(图64中的dy)。第2距离dy例如为第1距离dx的1.2倍以上2倍以下。
多条位线BL设置在积层体22之上。位线BL在y方向上延伸。位线BL例如包含金属、金属氮化物、金属碳化物、或半导体。金属例如可以使用钨(W)、钛(Ti)、钽(Ta)。半导体例如可以使用多晶硅。位线BL可以包含氮化钛、氮化钽等势垒金属。
接下来，对第6实施方式的半导体存储装置的制造方法的一例进行说明。
第6实施方式的半导体存储装置的制造方法是：在第1方向上交替地积层多个作为绝缘体的第1层与多个第2层而形成积层体；在积层体之上形成掩模材，所述掩模材具有第1开口部、第2开口部、连结第1开口部与第2开口部的连结部、及与第1开口部分离的第3开口部；以掩模材为掩模，形成贯通积层体的第1孔、第2孔、连结孔及第3孔；在第1孔中形成与第2层相接的第1电荷蓄积层，在第2孔中形成与第2层相接的第2电荷蓄积层，在第3孔中形成与第2层相接的第3电荷蓄积层；以及在第1孔中形成与第1电荷蓄积层相接且在第1方向上延伸的第1半导体层，在第2孔中形成与第2电荷蓄积层相接、在第1方向上延伸且与第1半导体层分离的第2半导体层，在第3孔中形成与第3电荷蓄积层相接且在第1方向上延伸的第3半导体层。以下，以第2层为绝缘体，在形成第1孔、第2孔及第3孔之后将第2层替换成导电层的情况为例进行说明。
图65、图66、图67、图68、图69、图70、图71、图72、图73、图74、图75、图76、图77、图78、图79及图80是表示第6实施方式的半导体存储装置的制造方法的示意图。图65、图67、图70、图72、图75、图77及图79是表示与图60对应的截面的剖视图。图66、图68、图71、图73、图76、图78及图80是表示与图61对应的截面的剖视图。图69、图74分别为图67、图72的俯视图。
首先，在半导体衬底10上形成衬底绝缘层12及共通源极线CSL。衬底绝缘层12例如为氧化硅层。接下来，在共通源极线CSL之上，在z方向上交替地积层多个氧化硅层30(第1层)与多个氮化硅层32(第2层)(图65、图66)。由氧化硅层30及氮化硅层32形成积层体122。
氧化硅层30及氮化硅层32例如利用化学气相沉积法(Chemical VaporDeposition法，CVD法)形成。氧化硅层30的一部分最终成为层间绝缘层14。
氮化硅层32为牺牲层。氮化硅层32最终被替换成导电层，成为字线WL、源极选择栅极线SGS、及漏极选择栅极线SGD。
接下来，在积层体122之上形成加工掩模45(掩模材)(图67、68)。加工掩模45例如使用光阻或碳膜。加工掩模45具有多个开口部50及多个连结部51(图69)。多个开口部50包含第1开口部50a、第2开口部50b及第3开口部50c。连结部51将第1开口部50a与第2开口部50b连结。第3开口部50c与第1开口部50a及第2开口部50b分离。
连结部51的宽度小于开口部50的宽度。连结部51的宽度小于第1开口部50a的宽度及第2开口部50b的宽度。
接下来，以加工掩模45为掩模，对氧化硅层30及氮化硅层32进行蚀刻(图70、图71)。利用蚀刻，形成贯通积层体122的开口孔60。蚀刻例如利用反应性离子蚀刻法(Reactive Ion Etching法，RIE法)来进行。开口孔60到达共通源极线CSL。
接下来，将加工掩模45剥离(图72、73)。
开口孔60包含存储器孔61及连结孔62。存储器孔61包含第1存储器孔61a(第1孔)、第2存储器孔61b(第2孔)及第3存储器孔61c(第3孔)(图74)。此外，实质上，存储器孔61与连结孔62并非分别独立的多个孔，而是相连结的1个孔。即，存储器孔61及连结孔62也可以称为存储器孔部61及连结孔部62。
接下来，将由氧化硅膜、氮化硅膜及氧化硅膜构成的积层膜52形成于存储器孔61(图75、图76)。积层膜52与氮化硅层32相接。
形成于第1存储器孔61a的积层膜52成为第1电荷蓄积层18a。另外，形成于第2存储器孔61b的积层膜52成为第2电荷蓄积层18b。另外，形成于第3存储器孔61c的积层膜52成为第3电荷蓄积层18c。
与存储器孔61相比宽度较窄的连结孔62是通过积层膜52而闭合。此外，虽然在积层体122的表面、及共通源极线CSL的露出的部分也形成有积层膜52，但利用回蚀法去除。
接下来，在存储器孔61中形成与积层膜52相接的非晶硅膜53(图77、图78)。非晶硅膜53在后续步骤中被加热，最终成为使用多晶硅的通道层16。
以与设置在第1存储器孔61a中的第1电荷蓄积层18a相接的方式，形成在z方向上延伸的第1通道层16a(第1半导体层)。以与设置在第2存储器孔61b中的第2电荷蓄积层18b相接的方式，形成在z方向上延伸且与第1通道层16a(第1半导体层)分离的第2通道层16b(第2半导体层)。另外，以与设置在第3存储器孔61c中的第3电荷蓄积层18c相接的方式，形成在z方向上延伸且与第1通道层16a(第1半导体层)及第2通道层16b(第2半导体层)分离的第3通道层16c(第3半导体层)。
接下来，使用未图示的蚀刻用槽，利用湿式蚀刻选择性地去除氮化硅层32。湿式蚀刻中，例如，使用磷酸溶液，对氮化硅层32相对于氧化硅层30选择性地进行蚀刻。
接下来，在已去除氮化硅层32的区域中，形成钨膜55(图79、图80)。氮化硅层32被替换成钨膜55。钨膜55最终成为字线WL、源极选择栅极线SGS、及漏极选择栅极线SGD。钨膜55是导电层的一例。
然后，在积层体122之上，使用众所周知的工艺技术形成多条位线BL。
可以通过以上的制造方法，制造第6实施方式的半导体存储装置的存储单元阵列300。
此外，也能够将形成积层体122时的第2层设为导电层。
接下来，对第6实施方式的半导体存储装置及其制造方法的作用及效果进行说明。
三维地配置存储单元而成的三维NAND闪速存储器实现高集成度与低成本。在制造三维NAND闪速存储器时，例如，在积层多个绝缘层与多个栅极电极层而成的积层体中，形成贯通积层体的存储器孔，在存储器孔之中形成电荷蓄积层及半导体层，由此形成串联连接着多个存储单元的存储器串。可以通过增加积层体的栅极电极的积层数、或将存储器孔的尺寸微细化，来实现三维NAND闪速存储器的进一步的大容量化。
在增加积层体的栅极电极的积层数的情况、或将存储器孔的尺寸微细化的情况下，存储器孔的纵横比(深度/宽度)变大。因此，利用蚀刻形成存储器孔变得困难。如果存储器孔的纵横比变大，那么例如在利用RIE法进行蚀刻时蚀刻速率下降、或发生蚀刻停止。
在第6实施方式的半导体存储装置的存储单元阵列300中，相邻的2个通道层16的电荷蓄积层18被设为连续。相邻的2个存储器孔61通过连结孔62而耦合。因而，形成存储器孔61时的加工掩模45的图案是相邻的开口部50的图案通过连结部51而连结的较大的图案。
因此，利用蚀刻形成存储器孔61时的存储器孔61的有效纵横比(存储器孔61与连结孔62合起来的孔的纵横比)变小。因此，在形成小孔径且高纵横比的存储器孔时，能够减小蚀刻速率的下降、或发生蚀刻停止的可能性。因此，可以实现三维NAND闪速存储器的进一步的大容量化。
另外，如图62所示，在x方向上排列的多个通道层16与字线WL之间的电荷蓄积层18连续。另一方面，在y方向上排列的多个通道层16与字线WL之间的电荷蓄积层18分离。因此，字线WL不会被电荷蓄积层18分断而孤立。因此，可以抑制字线WL变为浮动状态。
进而，在存储单元阵列300中，第1通道层16a与第2通道层16b之间的第1距离(图64中的dx)小于第1通道层16a与第3通道层16c之间的第2距离(图64中的dy)。即，在y方向上排列的多个通道层16之间的距离大于在x方向上排列的多个通道层16之间的距离。根据该构成，可以取足够大的字线WL的宽度。
因而，尤其是在应用利用导电层替换绝缘体的第2层而形成字线WL、源极选择栅极线SGS、及漏极选择栅极线SGD的制造方法的情况下，绝缘体的去除及导电层的沉积变得容易。因此，能够稳定地形成字线WL、源极选择栅极线SGS、及漏极选择栅极线SGD。
第1通道层16a与第3通道层16c之间的第2距离(图64中的dy)优选为第1通道层16a与第2通道层16b之间的第1距离(图64中的dx)的1.2倍以上2倍以下。通过第2距离dy为第1距离dx的1.2倍以上，能够更稳定地形成字线WL。另外，通过第2距离dy为第1距离dx的2倍以下，存储器孔61的密度变高，可以实现三维NAND闪速存储器的进一步的大容量化。
以上，根据第6实施方式的半导体存储装置及其制造方法，能够形成高纵横比的存储器孔。因而，能够提供可以实现大容量化的半导体存储装置及其制造方法。
(第7实施方式)
第7实施方式的半导体存储装置是在以下方面与第6实施方式的半导体存储装置不同，即：第1电荷蓄积层具有第1隧道绝缘膜、第1隧道绝缘膜与栅极电极层之间的第1半导体膜、及第1半导体膜与栅极电极层之间的第1阻挡绝缘膜，第2电荷蓄积层具有第2隧道绝缘膜、第2隧道绝缘膜与栅极电极层之间的第2半导体膜、及第2半导体膜与栅极电极层之间的第2阻挡绝缘膜，第3电荷蓄积层具有第3隧道绝缘膜、第3隧道绝缘膜与栅极电极层之间的第3半导体膜及第3半导体膜与栅极电极层之间的第3阻挡绝缘膜，在第1面中，第1半导体膜与第2半导体膜分离，第1阻挡绝缘膜与第2阻挡绝缘膜连续。以下，关于与第6实施方式重复的内容，有时省略一部分记载。
图81是第7实施方式的半导体存储装置的存储单元的示意剖视图。图81是存储单元MC的剖视图。图81是存储单元MC的与z方向平行的截面。图81对应于图60中由矩形所包围的区域(图60中的MC)。
如图81所示，例如，电荷蓄积层18具备隧道绝缘膜18p、半导体膜18q及阻挡绝缘膜18r。半导体膜18q位于隧道绝缘膜18p与阻挡绝缘膜18r之间。阻挡绝缘膜18r位于半导体膜18q与字线WL之间。隧道绝缘膜18p、半导体膜18q及阻挡绝缘膜18r例如分别使用氧化硅膜、多晶硅膜及氧化硅膜。
隧道绝缘膜18p具有选择性地使电荷通过的功能。半导体膜18q具有蓄积电荷的功能。阻挡绝缘膜18r具有阻止在半导体膜18q与字线WL之间流动的电流的功能。存储单元MC是所谓的浮栅型存储单元。
通道层16或隧道绝缘膜18p与层间绝缘层14接触。换句话说，半导体膜18q于在z方向上相邻的存储单元MC之间被分断。
图82是第7实施方式的半导体存储装置的存储单元阵列的局部示意剖视图。图82是与第6实施方式的图64对应的剖视图。图82中，省略了字线WL的图示。
如图82所示，在与z方向垂直且包含字线WL的第1面中，第1电荷蓄积层18a的至少一部分与第2电荷蓄积层18b的至少一部分连续。另外，第3电荷蓄积层18c的至少一部分与第4电荷蓄积层18d的至少一部分连续。
例如，如图82所示，第1电荷蓄积层18a的阻挡绝缘膜18ra与第2电荷蓄积层18b的阻挡绝缘膜18rb连续。第1电荷蓄积层18a的半导体膜18qa与第2电荷蓄积层18b的半导体膜18qb分离。第1电荷蓄积层18a的隧道绝缘膜18pa与第2电荷蓄积层18b的隧道绝缘膜18pb分离。
另外，第3电荷蓄积层18c的阻挡绝缘膜18rc与第4电荷蓄积层18d的阻挡绝缘膜18rd连续。第3电荷蓄积层18c的半导体膜18qc与第4电荷蓄积层18d的半导体膜18qd分离。另外，第3电荷蓄积层18c的隧道绝缘膜18pc与第4电荷蓄积层18d的隧道绝缘膜18pd分离。
另一方面，在第1面中，第1电荷蓄积层18a与第3电荷蓄积层18c分离。另外，第2电荷蓄积层18b与第3电荷蓄积层18c分离。另外，第1电荷蓄积层18a与第4电荷蓄积层18d分离。另外，第2电荷蓄积层18b与第4电荷蓄积层18d分离。
字线WL位于第1电荷蓄积层18a与第3电荷蓄积层18c之间。字线WL位于第2电荷蓄积层18b与第3电荷蓄积层18c之间。字线WL位于第1电荷蓄积层18a与第4电荷蓄积层18d之间。字线WL位于第2电荷蓄积层18b与第4电荷蓄积层18d之间。
在第1面中，第1通道层16a与第2通道层16b之间的第1距离(图82中的dx)小于第1通道层16a与第3通道层16c之间的第2距离(图82中的dy)。第2距离dy例如为第1距离dx的1.2倍以上2倍以下。
以上，根据第7实施方式的半导体存储装置，与第6实施方式同样，能够形成高纵横比的存储器孔。因而，能够提供可以实现大容量化的半导体存储装置。
(第8实施方式)
第8实施方式的半导体存储装置是在存储器孔的配置不同的方面，与第6实施方式的半导体存储装置不同。以下，关于与第6实施方式重复的内容，有时省略一部分记载。
图83是第8实施方式的半导体存储装置的存储单元阵列的局部示意剖视图。图83是存储单元阵列的与x方向及y方向平行的截面。图83是存储单元阵列的与z方向垂直的截面。图83是与z方向(第1方向)垂直且包含字线WL(栅极电极层)的面。图83是与第6实施方式的图62对应的截面。
通道层16呈锯齿状配置。如图83所示，在x方向上呈锯齿状排列的多个通道层16与字线WL之间的电荷蓄积层18连续。另一方面，在y方向上排列的多个通道层16与字线WL之间的电荷蓄积层18分离。
如图83所示，在与z方向垂直且包含字线WL的第1面中，第1电荷蓄积层18a与第2电荷蓄积层18b连续。另外，第3电荷蓄积层18c与第4电荷蓄积层18d连续。
另一方面，在第1面中，第1电荷蓄积层18a与第3电荷蓄积层18c分离。另外，第2电荷蓄积层18b与第3电荷蓄积层18c分离。另外，第1电荷蓄积层18a与第4电荷蓄积层18d分离。另外，第2电荷蓄积层18b与第4电荷蓄积层18d分离。
字线WL位于第1电荷蓄积层18a与第3电荷蓄积层18c之间。字线WL位于第2电荷蓄积层18b与第3电荷蓄积层18c之间。字线WL位于第1电荷蓄积层18a与第4电荷蓄积层18d之间。字线WL位于第2电荷蓄积层18b与第4电荷蓄积层18d之间。
在第1面中，第1通道层16a与第2通道层16b之间的第1距离小于第1通道层16a与第3通道层16c之间的第2距离。第2距离例如为第1距离的1.2倍以上2倍以下。
以上，根据第8实施方式的半导体存储装置，与第6实施方式同样，能够形成高纵横比的存储器孔。因而，能够提供可以实现大容量化的半导体存储装置。
(第9实施方式)
第9实施方式的半导体存储装置是在存储器孔的配置不同的方面，与第6实施方式的半导体存储装置不同。以下，关于与第6实施方式重复的内容，有时省略一部分记载。
图84是第9实施方式的半导体存储装置的存储单元阵列的局部示意剖视图。图84是存储单元阵列的与x方向及y方向平行的截面。图84是存储单元阵列的与z方向垂直的截面。图84是与z方向(第1方向)垂直且包含字线WL(栅极电极层)的面。图84是与第6实施方式的图62对应的截面。
如图84所示，在x方向上排列的2个通道层16与字线WL之间的电荷蓄积层18连续。另一方面，在y方向上排列的多个通道层16与字线WL之间的电荷蓄积层18分离。
于在x方向上排列且彼此的电荷蓄积层18连续的2个通道层16、与在x方向上相邻的通道层16之间，电荷蓄积层18分离。例如，电荷蓄积层18连续的2个通道层16是在x方向上重复配置。
在第1面中，第1电荷蓄积层18a与第3电荷蓄积层18c分离。另外，第2电荷蓄积层18b与第3电荷蓄积层18c分离。另外，第1电荷蓄积层18a与第4电荷蓄积层18d分离。另外，第2电荷蓄积层18b与第4电荷蓄积层18d分离。
字线WL位于第1电荷蓄积层18a与第3电荷蓄积层18c之间。字线WL位于第2电荷蓄积层18b与第3电荷蓄积层18c之间。字线WL位于第1电荷蓄积层18a与第4电荷蓄积层18d之间。字线WL位于第2电荷蓄积层18b与第4电荷蓄积层18d之间。
在第1面中，第1通道层16a与第2通道层16b之间的第1距离小于第1通道层16a与第3通道层16c之间的第2距离。第2距离例如为第1距离的1.2倍以上2倍以下。
以上，根据第9实施方式的半导体存储装置，与第6实施方式同样，能够形成高纵横比的存储器孔。因而，能够提供可以实现大容量化的半导体存储装置。
此外，在第1至第9实施方式中，字线WL之间的绝缘层例如也可以是空腔。
以上，对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，可以在不脱离发明的主旨的范围内进行各种省略、替换及变更。例如，可以将一实施方式的构成要素替换或变更成其它实施方式的构成要素。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
10 半导体层
14 层间绝缘层(第1绝缘层)
16a 第1通道层(第1半导体层)
16b 第2通道层(第2半导体层)
16c 第3通道层(第3半导体层)
16d 第4通道层(第4半导体层)
18a 第1电荷蓄积层
18b 第2电荷蓄积层
18c 第3电荷蓄积层
18d 第4电荷蓄积层
18p 隧道绝缘膜
18q 半导体膜
18r 阻挡绝缘膜
20 中央绝缘层(第2绝缘层)
22 积层体
30 氧化硅层(第1层)
32 氮化硅层(第2层)
41 第1加工掩模(第1掩模材)
41a 中央开口部
42x 中央孔
43 第3加工掩模(第2掩模材)
43a 第1开口部
43b 第2开口部
43c 第3开口部
43d 第4开口部
43p 第1存储器孔(第1孔)
43q 第2存储器孔(第2孔)
43r 第3存储器孔(第3孔)
43s 第4存储器孔(第4孔)
45 加工掩模(掩模材)
50a 第1开口部
50b 第2开口部
50c 第3开口部
51 连结部
61a 第1存储器孔(第1孔)
61b 第2存储器孔(第2孔)
61c 第3存储器孔(第3孔)
62 连结孔
122 积层体
d1 第1距离
d2 第2距离
dx 第1距离
dy 第2距离
BL1 第1位线(第3导电线)
BL2 第2位线(第4导电线)
P1 第1平面
P2 第2平面
SL1 第1源极线(第1导电线)
SL2 第2源极线(第2导电线)
WL 字线(栅极电极层)

Claims (22)

1.一种半导体存储装置，具备：
积层体，在第1方向上交替地积层有多个第1绝缘层与多个栅极电极层；
第1半导体层，设置在所述积层体之中，在所述第1方向上延伸；
第2半导体层，设置在所述积层体之中，在所述第1方向上延伸；
第3半导体层，设置在所述积层体之中，在所述第1方向上延伸；
第1电荷蓄积层，设置在所述栅极电极层与所述第1半导体层之间；
第2电荷蓄积层，设置在所述栅极电极层与所述第2半导体层之间；
第3电荷蓄积层，设置在所述栅极电极层与所述第3半导体层之间；以及
第2绝缘层，设置在所述积层体之中，在所述第1方向上延伸，在与所述第1方向垂直且包含所述栅极电极层的面内，与所述第1半导体层或所述第1电荷蓄积层、所述第2半导体层或所述第2电荷蓄积层、及所述第3半导体层或所述第3电荷蓄积层相接；且
在与所述第1方向平行且包含所述第2绝缘层的第1截面内，所述栅极电极层的中间隔着所述第2绝缘层的2个端面之间的第1距离是从所述栅极电极层中的一个第1栅极电极层到朝向所述第1方向远离的所述栅极电极层中的另一个第2栅极电极层单调递增，
在与所述第1方向平行且包含所述第2绝缘层、与所述第1截面不同的第2截面中，所述栅极电极层的中间隔着所述第2绝缘层的2个端面之间的第2距离是从所述第1栅极电极层朝向所述第1方向单调递增之后，暂时减少，进而一直到所述第2栅极电极层单调递增。
2.根据权利要求1所述的半导体存储装置，其中所述第1截面包含所述第1半导体层、所述第2半导体层、及所述第3半导体层中的至少任一个，
所述第2截面不包含所述第1半导体层、所述第2半导体层、及所述第3半导体层中的任一个。
3.根据权利要求1所述的半导体存储装置，其还具备：
第4半导体层，设置在所述积层体之中，在所述第1方向上延伸；及
第4电荷蓄积层，设置在所述栅极电极层与所述第4半导体层之间；且
所述第2绝缘层与所述第4半导体层或所述第4电荷蓄积层相接。
4.根据权利要求1所述的半导体存储装置，其中所述第1电荷蓄积层、所述第2电荷蓄积层、所述第3电荷蓄积层分别具有隧道绝缘膜、所述隧道绝缘膜与所述栅极电极层之间的半导体膜、及所述半导体膜与所述栅极电极层之间的阻挡绝缘膜。
5.一种半导体存储装置，具备：
积层体，在第1方向上交替地积层有多个第1绝缘层与多个栅极电极层；
第1半导体层，设置在所述积层体之中，在所述第1方向上延伸；
第2半导体层，设置在所述积层体之中，在所述第1方向上延伸；
第3半导体层，设置在所述积层体之中，在所述第1方向上延伸；
第1电荷蓄积层，设置在所述栅极电极层与所述第1半导体层之间；
第2电荷蓄积层，设置在所述栅极电极层与所述第2半导体层之间；
第3电荷蓄积层，设置在所述栅极电极层与所述第3半导体层之间；以及
第2绝缘层，设置在所述积层体之中，在所述第1方向上延伸，在与所述第1方向垂直且包含所述栅极电极层的面内，与所述第1半导体层或所述第1电荷蓄积层、所述第2半导体层或所述第2电荷蓄积层、及所述第3半导体层或所述第3电荷蓄积层相接；且
在与所述第1方向垂直且包含所述第1半导体层的第1平面中，不包含所述第2绝缘层，
在与所述第1方向垂直且包含所述第1半导体层、位于比所述第1平面更靠所述第1方向的第2平面中，包含所述第2绝缘层。
6.根据权利要求5所述的半导体存储装置，其中在所述第1平面中，所述栅极电极层位于由连结所述第1半导体层与所述第2半导体层的线段、连结所述第2半导体层与所述第3半导体层的线段、及连结所述第3半导体层与所述第1半导体层的线段所包围的区域内。
7.根据权利要求5所述的半导体存储装置，其还具备：
第1导电线，在与所述第1方向垂直的第2方向上延伸；
第2导电线，在所述第2方向上延伸；
第3导电线，与所述第1导电线及所述第2导电线之间夹着所述积层体，位于所述第1导电线及所述第2导电线的所述第1方向上，在与所述第1方向垂直且与所述第2方向交叉的第3方向上延伸；以及
第4导电线，与所述第1导电线及所述第2导电线之间夹着所述积层体，位于所述第1导电线及所述第2导电线的所述第1方向上，在所述第3方向上延伸；且
所述第2半导体层的一端及所述第3半导体层的一端电连接于所述第1导电线，所述第1半导体层的一端电连接于所述第2导电线，
所述第1半导体层的另一端及所述第2半导体层的另一端电连接于所述第3导电线，
所述第3半导体层的另一端电连接于所述第4导电线。
8.根据权利要求7所述的半导体存储装置，其还具备：
第4半导体层，设置在所述积层体之中，在所述第1方向上延伸；及
第4电荷蓄积层，设置在所述栅极电极层与所述第4半导体层之间；且
所述第2绝缘层与所述第4半导体层或所述第4电荷蓄积层相接，
所述第4半导体层的一端电连接于所述第2导电线，
所述第4半导体层的另一端电连接于所述第4导电线。
9.根据权利要求5所述的半导体存储装置，其中所述第1电荷蓄积层、所述第2电荷蓄积层、所述第3电荷蓄积层分别具有隧道绝缘膜、所述隧道绝缘膜与所述栅极电极层之间的半导体膜、及所述半导体膜与所述栅极电极层之间的阻挡绝缘膜。
10.一种半导体存储装置的制造方法，是在第1方向上交替地积层多个作为绝缘体的第1层与多个第2层而形成第1积层体；
在所述第1积层体之上，形成具有中央开口部的第1掩模材；
以所述第1掩模材为掩模，形成比所述第1积层体的厚度浅的第1中央孔；
在所述第1方向上交替地积层多个所述第1层与多个所述第2层而形成第2积层体；
在所述第2积层体形成第2中央孔；
在所述第2积层体之上形成第2掩模材，所述第2掩模材具有一部分与所述第2中央孔重叠的第1开口部、一部分与所述第2中央孔重叠的第2开口部、及一部分与所述第2中央孔重叠的第3开口部；以及
以所述第2掩模材为掩模，形成贯通所述第1积层体及所述第2积层体的第1孔、第2孔及第3孔。
11.根据权利要求10所述的半导体存储装置的制造方法，其中在形成所述第1孔、所述第2孔及所述第3孔之后，在所述第1孔中形成与所述第2层相接的第1电荷蓄积层，在所述第2孔中形成与所述第2层相接的第2电荷蓄积层，在所述第3孔中形成与所述第1层相接的第3电荷蓄积层，
在所述第1孔中形成与所述第1电荷蓄积层相接且在第1方向上延伸的第1半导体层，在所述第2孔中形成与所述第2电荷蓄积层相接、在第1方向上延伸且与所述第1半导体层分离的第2半导体层，在所述第3孔中形成与所述第3电荷蓄积层相接、在第1方向上延伸且与所述第1半导体层及所述第2半导体层分离的第3半导体层。
12.根据权利要求11所述的半导体存储装置的制造方法，其中在形成所述第1积层体之前，形成在与所述第1方向垂直的第2方向上延伸的第1导电线、及在所述第2方向上延伸的第2导电线，
在形成所述第1孔、所述第2孔及所述第3孔时，所述第1导电线在所述第2孔的底部及所述第3孔的底部露出，所述第2导电线在所述第1孔的底部露出。
13.根据权利要求12所述的半导体存储装置的制造方法，其中在形成所述第2积层体之后，形成在与所述第1方向垂直且与所述第2方向交叉的第3方向上延伸而且电连接于所述第1半导体层及所述第2半导体层的第3导电线、及在所述第3方向上延伸且电连接于所述第3半导体层的第4导电线。
14.根据权利要求11所述的半导体存储装置的制造方法，其中在形成所述第1半导体层、所述第2半导体层、及所述第3半导体层时，通过半导体膜的沉积来嵌埋所述第1孔、所述第2孔及所述第3孔，利用蚀刻将形成于所述第1中央孔及所述第2中央孔的所述半导体膜去除。
15.根据权利要求11所述的半导体存储装置的制造方法，其中在形成所述第1半导体层、所述第2半导体层、及所述第3半导体层之后，利用绝缘体嵌埋所述第1中央孔及所述第2中央孔。
16.根据权利要求10所述的半导体存储装置的制造方法，其中所述第2层为绝缘体，在形成所述第1孔、所述第2孔及所述第3孔之后将所述第2层替换成导电层。
17.一种半导体存储装置，具备：
积层体，在第1方向上交替地积层有多个第1绝缘层与多个栅极电极层；
第1半导体层，设置在所述积层体之中，在所述第1方向上延伸；
第2半导体层，设置在所述积层体之中，在所述第1方向上延伸；
第3半导体层，设置在所述积层体之中，在所述第1方向上延伸；
第1电荷蓄积层，设置在所述栅极电极层与所述第1半导体层之间；
第2电荷蓄积层，设置在所述栅极电极层与所述第2半导体层之间；以及
第3电荷蓄积层，设置在所述栅极电极层与所述第3半导体层之间；且
在与所述第1方向垂直且包含所述栅极电极层的第1面中，所述第1电荷蓄积层与所述第2电荷蓄积层连续，
在所述第1面中，所述第1电荷蓄积层与所述第3电荷蓄积层分离，
在所述第1面中，所述第1半导体层与所述第2半导体层之间的第1距离小于所述第1半导体层与所述第3半导体层之间的第2距离。
18.根据权利要求17所述的半导体存储装置，其中所述第1电荷蓄积层具有第1隧道绝缘膜、所述第1隧道绝缘膜与所述栅极电极层之间的第1半导体膜、及所述第1半导体膜与所述栅极电极层之间的第1阻挡绝缘膜，
所述第2电荷蓄积层具有第2隧道绝缘膜、所述第2隧道绝缘膜与所述栅极电极层之间的第2半导体膜、及所述第2半导体膜与所述栅极电极层之间的第2阻挡绝缘膜，
所述第3电荷蓄积层具有第3隧道绝缘膜、所述第3隧道绝缘膜与所述栅极电极层之间的第3半导体膜、及所述第3半导体膜与所述栅极电极层之间的第3阻挡绝缘膜，
在所述第1面中，所述第1半导体膜与所述第2半导体膜分离，所述第1阻挡绝缘膜与所述第2阻挡绝缘膜连续。
19.根据权利要求17所述的半导体存储装置，其还具备：
第4半导体层，设置在所述积层体之中，在所述第1方向上延伸；及
第4电荷蓄积层，设置在所述栅极电极层与所述第4半导体层之间；且
在所述第1面中，所述第3电荷蓄积层与所述第4电荷蓄积层连续。
20.一种半导体存储装置的制造方法，是在第1方向上交替地积层多个作为绝缘体的第1层与多个第2层而形成积层体；
在所述积层体之上形成掩模材，所述掩模材具有第1开口部、第2开口部、连结所述第1开口部与所述第2开口部的连结部、及与所述第1开口部分离的第3开口部；
以所述掩模材为掩模，形成贯通所述积层体的第1孔、第2孔、连结孔、及第3孔；
在所述第1孔中形成与所述第2层相接的第1电荷蓄积层，在所述第2孔中形成与所述第2层相接的第2电荷蓄积层，在所述第3孔中形成与所述第2层相接的第3电荷蓄积层；以及
在所述第1孔中形成与所述第1电荷蓄积层相接且在第1方向上延伸的第1半导体层，在所述第2孔中形成与所述第2电荷蓄积层相接、在第1方向上延伸且与所述第1半导体层分离的第2半导体层，在所述第3孔中形成与所述第3电荷蓄积层相接且在第1方向上延伸的第3半导体层。
21.根据权利要求20所述的半导体存储装置的制造方法，其中所述连结部的宽度小于所述第1开口部的宽度及所述第2开口部的宽度。
22.根据权利要求20所述的半导体存储装置的制造方法，其中所述第2层为绝缘体，在形成所述第1孔、所述第2孔及所述第3孔之后将所述第2层替换成导电层。
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