CN107180836A - 半导体存储装置及其制造方法 - Google Patents
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Abstract
本发明涉及一种半导体存储装置及其制造方法。实施方式的半导体存储装置包含第1积层体、第2积层体、中间导电层、中间绝缘层、半导体柱、电荷储存膜及绝缘膜。所述半导体柱包含第1部分、第2部分、及第3部分。所述电荷储存部包含第1电荷储存部、及第2电荷储存部。所述电荷储存部包含选自由氮、铪、及铝所组成的群中的至少1种第1元素。所述绝缘膜设置在所述中间导电层与所述第1部分之间的至少一部分。所述绝缘膜不包含所述第1元素或所述第1元素的浓度低于所述电荷储存膜的第1元素的浓度。
Description
相关申请
本申请享有以美国临时专利申请62/306,672号(申请日：2016年3月11日)为基础申请的优先权。本申请是通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置及其制造方法。
背景技术
业界提出了三维配置存储单元而成的三维构造的半导体存储装置。在这种半导体存储装置的制造中，在衬底上形成包含多个导电层的积层体。并且，形成贯通积层体的孔。如果积层体的积层数增加，那么难以通过一次性加工形成孔。期待能够增大积层数且增大单位面积的存储容量。
发明内容
本发明的实施方式提供一种能够容易地增加积层数且能够增大单位面积的存储容量的半导体存储装置及其制造方法。
实施方式的半导体存储装置包含第1积层体、第2积层体、中间导电层、中间绝缘层、半导体柱、电荷储存膜及绝缘膜。所述第1积层体包含在第1方向上排列的多个第1导电层。所述第2积层体包含在所述第1方向上排列的多个第2导电层，且与所述第1积层体沿所述第1方向排列。中间导电层设置在所述第1积层体与所述第2积层体之间。中间绝缘层设置在所述中间导电层与所述第2积层体之间。所述半导体柱包含：第1部分，在所述第1积层体中及所述中间导电层中沿所述第1方向延伸；第2部分，在所述第2积层体中沿所述第1方向延伸；及第3部分，设置在所述中间绝缘层中，且与所述第1部分及所述第2部分连续。所述第1部分的中心轴与所述第2部分的中心轴在与所述第1方向交叉的第2方向上错开。所述电荷储存部包含：第1电荷储存部，设置在所述第1积层体与所述第1部分之间；及第2电荷储存部，设置在所述第2积层体与所述第2部分之间及所述中间绝缘层与所述第3部分之间。所述电荷储存部包含选自由氮、铪、及铝所组成的群中的至少1种第1元素。所述绝缘膜设置在所述中间导电层与所述第1部分之间的至少一部分。所述绝缘膜不包含所述第1元素或所述第1元素的浓度低于所述电荷储存膜的第1元素的浓度。
附图说明
图1A及图1B是例示第1实施方式的半导体存储装置的示意图。
图2A及图2B是例示第2实施方式的半导体存储装置的示意图。
图3A及图3B是例示第3实施方式的半导体存储装置的示意图。
图4A、4B、4C、4D、4E、4F、5A、5B、5C、5D、6A、6B、6C、6D、7A、7B是例示第4实施方式的半导体存储装置的制造方法的示意性步骤顺序剖视图。
图8A及图8B是例示第5实施方式的半导体存储装置的制造方法的示意性步骤顺序剖视图。
图9A及图9B是例示第6实施方式的半导体存储装置的制造方法的示意性步骤顺序剖视图。
图10A、10B、10C、10D、10E、10F、11A、11B、11C、11D是例示第7实施方式的半导体存储装置的制造方法的示意性步骤顺序剖视图。
具体实施方式
以下，一边参照附图，一边对本发明的实施方式进行说明。
此外，附图是示意图或概念图，各部分的厚度与宽度的关系、部分间的大小的比系数等未必与实物相同。另外，即便在表示相同部分的情况下，也存在根据附图而以相互不同尺寸或比系数表示的情况。另外，在本申请说明书与各图中，对于与已经对应于示出的图叙述过的要素相同的要素标注相同的符号并适当省略详细的说明。
(第1实施方式)
图1A及图1B是例示第1实施方式的半导体存储装置的示意图。图1A是例示第1实施方式的半导体存储装置的剖视图。图1B是例示第1实施方式的半导体存储装置的电荷储存膜的形状的立体图。
如图1A所示，本实施方式的半导体存储装置110包含基体BS、第1积层体ML1、中间导电层31、中间绝缘层32、第2积层体ML2、半导体柱50、存储器膜40、及绝缘膜61。
第1积层体ML1设置在基体BS的主面BSm上。第2积层体ML2设置在第1积层体ML1上。中间导电层31设置在第1积层体ML1与第2积层体ML2之间。中间绝缘层32设置在中间导电层31与第2积层体ML2之间。
将从第1积层体ML1朝向第2积层体ML2的方向设为Z方向。主面BSm与Z方向交叉。将相对于Z方向垂直的1个方向设为X方向。将相对于Z方向及X方向垂直的方向设为Y方向。
半导体柱50包含：第1部分P1，在第1积层体ML1中及中间导电层31中沿Z方向延伸；第2部分P2，在与第1部分P1不同的位置在第2积层体ML2中沿Z方向延伸；及第3部分P3，设置在中间绝缘层32中且与第1部分P1及第2部分P2连续。例如，第1部分P1的中心轴相对于第2部分P2的中心轴在与Z方向交叉的方向(例如X方向或Y方向)上偏移。
存储器膜40例如包含阻挡绝缘膜41、电荷储存膜42及隧道绝缘膜43。存储器膜40设置在第1部分P1与第1积层体ML1之间、第3部分P3与中间绝缘层32之间、及第2部分P2与第2积层体ML2之间。在第1部分P1与中间导电层31之间，存储器膜40非连续。例如，存储器膜40并未设置在第1部分P1与中间导电层31之间。
电荷储存膜42包含第1电荷储存部42a及第2电荷储存部42b。第1电荷储存部42a设置在第1部分P1与第1积层体ML1之间。第2电荷储存部42b设置在第2部分P2与第2积层体ML2之间。第2电荷储存部42b也存在于第3部分P3与中间绝缘层32之间。
如图1B所示，电荷储存部42a及电荷储存部42b分别为筒状。第1电荷储存部42a与第2电荷储存部42b在Z方向上隔开设置。如图1A所示，在第1部分P1与中间导电层31之间，第1电荷储存部42a不与第2电荷储存部42b连续。例如，在第1部分P1与中间导电层31之间不存在电荷储存膜42。
阻挡绝缘膜41设置在第1电荷储存部42a与第1积层体ML1之间、第2电荷储存部42b与中间绝缘层32之间、及第2电荷储存部42b与第2积层体ML2之间。
隧道绝缘膜43设置在第1部分P1与第1电荷储存部42a之间、第3部分P3与第2电荷储存部42b之间、及第2部分P2与第2电荷储存部42b之间。
在第1部分P1与中间导电层31之间的至少一部分设置着绝缘膜61。半导体柱50是通过绝缘膜61而与中间导电层31绝缘。
半导体柱50例如包含半导体膜51。半导体柱50除半导体膜51以外，也可以包含芯体绝缘膜52。芯体绝缘膜52在第1积层体ML1中、中间导电层31中、中间绝缘层32中、及第2积层体ML2中沿Z方向延伸。半导体膜51设置在芯体绝缘膜52与存储器膜40之间及芯体绝缘膜52与绝缘膜61之间。例如，芯体绝缘膜52与存储器膜40之间的半导体膜51的厚度t1薄于芯体绝缘膜52与绝缘膜61之间的半导体膜51的厚度t2。厚度t1及厚度t2例如为相对于Z方向垂直的1个方向上的长度。
电荷储存膜42包含选自由氮、铪及铝所组成的群中的至少1种第1元素。绝缘膜61例如包含氧化硅。绝缘膜61的第1元素的浓度低于电荷储存膜42的第1元素的浓度。绝缘膜61也可以不包含第1元素。在与Z方向交叉的方向(例如X方向)上，绝缘膜61的至少一部分不与电荷储存膜42重叠。
也就是说，在本实施方式中，在中间导电层31与第1部分P1之间未设置包含电荷储存膜42的存储器膜40。
另一方面，存在也在中间导电层31与第1部分P1之间设置包含电荷储存膜42的存储器膜40的参考例。在该参考例中，例如当如图1A所示那样中间导电层31具有阶差部31s时，会产生起因于阶差部31s的阈值电压的偏差。
相对于此，在本实施方式中，在第1部分P1与具有阶差部31s的中间导电层31之间不存在包含电荷储存膜42的存储器膜40。由此，即便在中间导电层31具有阶差部31s的情况下，也会降低阈值电压的偏差。
在实施方式中，在中间导电层31与第1部分P1之间设置绝缘膜61代替所述包含电荷储存膜42的存储器膜40。通过该绝缘膜61使第1部分P1(半导体膜51)与中间导电层31电绝缘。
如下所述，所述第1部分P1及第2部分P2例如是通过分别在第1积层体ML1及第2积层体ML2形成孔并在所述孔中形成半导体膜51而形成。通过使所述2个孔的位置错开，在第1部分P1与第2部分P2中错开位置而产生阶差部31s。在实施方式中，在与Z方向交叉的方向(例如X方向)上，绝缘膜61的至少一部分不与电荷储存膜42重叠。也就是说，在中间导电层31与第1部分P1之间不存在包含电荷储存部42的存储器膜40。由此，即便在产生阶差部31s的情况下，也会降低阈值电压的偏差。在实施方式中，例如即便增大积层数，也能够维持良好的特性。例如，能够容易地增加积层数，且能够增大单位面积的存储容量。
在本例中，第1积层体ML1包含在Z方向上排列的多个第1导电层11。在该例中，第1积层体ML1包含沿Z方向交替地排列的多个第1导电层11及多个第1绝缘层12。
第2积层体ML2包含在Z方向上排列的多个第2导电层21。在该例中，第2积层体ML2包含在Z方向上交替地排列的多个第2导电层21及多个第2绝缘层22。
第3部分P3分别粗于第1部分P1及第2部分P2。也就是说，与Z方向交叉的至少1个方向(例如X方向及Y方向的至少任一方向)上的第3部分P3的长度分别长于与Z方向交叉的所述1个方向(例如X方向及Y方向的至少任一方向)上的第1部分P1的长度、及与Z方向交叉的所述1个方向(例如X方向及Y方向的至少任一方向)上的第2部分P2的长度。
存在未设置第3部分P3而将第1部分P1与第2部分P2连接的参考例。第1部分P1与第2部分P2的连接部位于中间绝缘层32内。在参考例中，半导体膜51在远离中间导电层31及第2导电层21的部分弯曲。当半导体膜51在远离中间导电层31及第2导电层21的部分弯曲时，半导体膜51的电阻增加。因半导体膜51的电阻增加而例如使导通电流降低。
在本实施方式中，在第1部分P1与第2部分P2之间设置第3部分P3。第3部分P3分别粗于第1部分P1及第2部分P2。通过第3部分P3将第1部分P1与第2部分P2顺利地连接。通过第3部分P3抑制半导体膜51在远离中间导电层31及第2导电层21的部分弯曲。例如，抑制半导体膜51中的电阻的增加。由此，能够维持良好的导通电流。
在实施方式中，即便于在第1部分P1与第2部分P2中错开位置而产生阶差部31s的情况下，也能够抑制半导体膜51在远离中间导电层31及第2导电层21的部分弯曲，从而能够维持良好的导通电流。由此，即便在积层体中的积层数增多且多个孔的位置错开时，也能够维持良好的导通电流。在实施方式中，例如即便增大积层数，也能够维持良好的特性。例如，能够容易地增加积层数，且能够增大单位面积的存储容量。
(第2实施方式)
在本实施方式中，在中间导电层31与第1部分P1之间的一部分区域不存在存储器膜40。于该区域设置绝缘膜61。
图2A及图2B是例示第2实施方式的半导体存储装置的示意图。图2A是例示第2实施方式的半导体存储装置的剖视图。图2B是例示第2实施方式的半导体存储装置的电荷储存膜的形状的立体图。
如图2A所示，在本实施方式的半导体存储装置120中，在中间导电层31与第1部分P1之间的一部分设置着包含电荷储存膜42的存储器膜40。绝缘膜61设置在存储器膜40与中间导电层31之间、及第1部分P1与中间导电层31之间的其它部分。
如图2B所示，在电荷储存膜42中，第1电荷储存部42a与第2电荷储存部42b在至少一部分相连。
在本实施方式中，在第1部分P1与第2部分P2之间设置着第3部分P3。通过第3部分P3将第1部分P1与第2部分P2顺利地连接。由此，能够维持良好的导通电流。在实施方式中，例如，即便增大积层数，也能够维持良好的特性。例如，能够容易地增加积层数，且能够增大单位面积的存储容量。
(第3实施方式)
在本实施方式中，在中间导电层31与芯体绝缘膜52之间的一部分区域不存在存储器膜40及半导体膜51。在该区域设置绝缘膜61。
图3A及图3B是例示第3实施方式的半导体存储装置的示意图。图3A是例示第3实施方式的半导体存储装置的剖视图。图3B是例示第3实施方式的半导体存储装置的半导体膜的形状的立体图。
如图3A所示，在本实施方式的半导体存储装置130中，在中间导电层31与第1部分P1之间的一部分设置着包含电荷储存膜42的存储器膜40。如图3A及图3B所示，绝缘膜61设置在第1部分P1的芯体绝缘膜52与中间导电层31之间的其它部分。在芯体绝缘膜52与绝缘膜61之间并未设置半导体膜51。
绝缘膜61也可以与芯体绝缘膜52一体化。也就是说，绝缘膜61与芯体绝缘膜52之间也可以不存在交界。
在本实施方式中，在第1部分P1与第2部分P2之间设置着第3部分P3。通过第3部分P3将第1部分P1与第2部分P2顺利地连接。由此，获得良好的导通电流。在实施方式中，例如，即便增大积层数，也能够维持良好的特性。例如，能够容易地增加积层数，且能够增大单位面积的存储容量。
(第4实施方式)
本实施方式的半导体存储装置的制造方法与半导体存储装置110的制造方法对应。
图4A～图7B是例示第4实施方式的半导体存储装置的制造方法的步骤剖视图。
如图4A所示，在基体BS的主面BSm上形成第1构造体MLf1。第1构造体MLf1是通过将多个第1膜11f与多个第2膜12f交替地积层而形成。第1膜11f是包含氮化硅的膜。第2膜12f是包含氧化硅的膜。
在第1构造体MLf1上形成中间膜31f。在中间膜31f上形成中间绝缘膜32f。中间膜31f是使用与第1膜11f及第2膜12f不同的材料形成。例如，中间膜31f是使用氧化铝及氧化铪的至少任一种而形成。
如图4B所示，在第1构造体MLf1、中间膜31f及中间绝缘膜32f形成第1孔MH1。第1孔MH1沿Z方向贯通第1构造体MLf1、中间膜31f及中间绝缘膜32f。
如图4C所示，在第1孔MH1内形成第1部件71。第1部件71例如是由包含多晶硅的材料形成。此时，第1部件71并未形成于第1孔MH1的贯通中间绝缘膜32f的部分。也就是说，第1部件71形成于第1孔MH1的贯通第1构造体MLf1的部分及第1孔MH1的贯通中间膜31f的部分。
如图4D所示，在第1孔MH1内将中间绝缘膜32f的一部分去除。例如，经由第1孔MH1对中间绝缘膜32f的一部分进行蚀刻。由此，将中间绝缘膜32f的一部分去除。通过将中间绝缘膜32f的一部分去除而使第1孔MH1的一部分的直径增大。
由此，形成包含在第1构造体MLf1中及中间膜31f中沿Z方向延伸的第1区域MHr1、及在中间绝缘膜32f中沿Z方向延伸且与第1区域MHr1连续的第2区域MHr2的第1孔MH1。第2区域MHr2的直径大于第1区域MHr1的直径。
如图4E所示，在第2区域MHr2中形成第2部件72。第2部件72例如是由包含多晶硅的材料形成。由此，通过第1部件71及第2部件72填埋第1孔MH1。
如图4F所示，在中间绝缘膜32f上及第2部件72上形成第2构造体MLf2。例如，在中间绝缘膜32f上及第2部件72上交替地积层多个第3膜21f及多个第4膜22f。由此，形成第2构造体。第3膜21f是包含氮化硅的膜。第4膜22f是包含氧化硅的膜。
如图5A所示，在与第1区域MHr1不同的位置形成在第2构造体MLf2中沿Z方向延伸的第2孔MH2。第2孔MH2到达至第2区域MHr2。第2孔MH2与第1孔MH1连续。
如图5B所示，从第1孔MH1内将第1部件71及第2部件72去除。例如，经由第2孔MH2将指定的蚀刻剂导入至第1孔MH1内，由此将第1部件71及第2部件72去除。
如图5C所示，在第1孔MH1的内壁及第2孔MH2的侧壁形成存储器膜40。例如，在第1孔MH1的内壁及第2孔MH2的侧壁形成阻挡绝缘膜41。在阻挡绝缘膜41的内壁形成电荷储存膜42。在电荷储存膜42的内壁形成隧道绝缘膜43。由此，形成包含阻挡绝缘膜41、电荷储存膜42及隧道绝缘膜43的存储器膜40。
如图5D所示，将形成于第1孔MH1的底部的存储器膜40去除。此时，存储器膜40残留在第1孔MH1的侧壁及第2孔MH2的侧壁。例如，进行使用掩模(未图示)的RIE(反应性离子蚀刻)。由此，将形成于第1孔MH1的底部的存储器膜40去除。此时，也可以将形成于中间膜31f的侧壁的存储器膜40的一部分去除。
如图6A所示，在存储器膜40的侧壁及第1孔MH1的底部形成半导体膜51。于在第1孔MH1内中间膜31f的一部分从存储器膜40露出的情况下，半导体膜51也形成于中间膜31f的露出面。
如图6B所示，在第1孔MH1内及第2孔MH2内形成芯体绝缘膜52。第1孔MH1及第2孔MH2由芯体绝缘膜52填埋。由此，在第1孔MH1内及第2孔MH2内形成包含半导体膜51及芯体绝缘膜52的半导体柱50。
如图6C所示，将中间膜31f去除。例如，形成沿Z方向贯通第1构造体MLf1、中间膜31f、中间绝缘膜32f及第2构造体MLf2的狭缝(未图示)。通过将指定的蚀刻剂导入至该狭缝而对中间膜31f进行蚀刻。该蚀刻是在中间膜31f的蚀刻速率分别高于第1构造体MLf1的蚀刻速率、中间绝缘膜32f的蚀刻速率、及第2构造体MLf2的蚀刻速率的条件下进行。由此，将中间膜31f去除。
如图6D所示，经由将中间膜31f去除而形成的第1空间SP1将存储器膜40的一部分去除。由此，半导体膜51的一部分在第1空间SP1内露出。
如图7A所示，将第1膜11f及第3膜21f去除。例如，通过将指定的蚀刻剂导入至所述狭缝(未图示)而将第1膜11f及第3膜21f去除。通过将第1膜11f去除而形成第2空间SP2。通过将第3膜21f去除而形成第3空间SP3。
如图7B所示，使第1空间SP1内的半导体膜51的一部分氧化。例如，通过将氧化剂导入第1空间SP1内而使半导体膜51的一部分氧化。由此，在第1空间SP1与半导体膜51的剩余部分之间形成绝缘膜61。
在第1空间SP1内、第2空间SP2内及第3空间SP3内设置导电材料。由此，如图1A所示，在第1空间SP1内形成中间导电层31。在第2空间SP2内形成第1导电层11。在第3空间SP3内形成第2导电层21。多个第2膜12f成为多个第1绝缘层12。多个第4膜22f成为多个第2绝缘层22。第1构造体MLf1成为第1积层体ML1。第2构造体MLf2成为第2积层体ML2。
通过实施以上的步骤，能够制造半导体存储装置110。
在本实施方式中，将贯通构造体的孔的形成分2次进行。也就是说，在第1构造体MLf1形成第1孔MH1后，在第1构造体MLf1上形成中间膜31f、中间绝缘膜32f及第2构造体MLf2。之后，形成第2孔MH2。由此，能够在构造体形成比可一次形成的孔的深度更深的孔。
在将孔的形成分2次进行的情况下，存在将形成于孔内的存储器膜的一部分去除的情况。在本实施方式中，通过使从存储器膜40露出的半导体膜51氧化而形成绝缘膜61。由此，能够抑制半导体柱50(半导体膜51)与导电层(例如中间导电层31等)的短路。在半导体存储装置的制造步骤中，良率提高。
(第5实施方式)
本实施方式与所述第2实施方式的半导体存储装置120的制造方法对应。
图8A及图8B是例示第5实施方式的半导体存储装置的制造方法的示意性步骤顺序剖视图。
与所述第4实施方式的制造方法同样地，实施图4A～图6C所示的步骤。
如图8A所示，在第1空间SP1的内壁形成绝缘膜61。如图8B所示，将第1膜11f及第3膜21f去除。通过将第1膜11f去除而形成第2空间SP2。通过将第3膜21f去除而形成第3空间SP3。
在第1空间SP1内、第2空间SP2内及第3空间SP3内设置导电材料。由此，如图2A所示，在第1空间SP1内形成中间导电层31。在第2空间SP2内形成第1导电层11。在第3空间SP3内形成第2导电层21。多个第2膜12f成为多个第1绝缘层12。多个第4膜22f成为多个第2绝缘层22。第1构造体MLf1成为第1积层体ML1。第2构造体MLf2成为第2积层体ML2。绝缘膜61的形成也可以在形成第2空间SP2、及第3空间SP3后进行。在此情况下，绝缘膜61形成于第1空间SP1的内壁、第2空间SP2的内壁、及第3空间SP3的内壁。
通过实施以上的步骤，能够制造半导体存储装置120。
在本实施方式中，省略将露出于第1空间SP1内的存储器膜40去除的步骤。由此，能够削减步骤数。
(第6实施方式)
本实施方式与所述第3实施方式的半导体存储装置130的制造方法对应。
图9A及图9B是例示第6实施方式的半导体存储装置的制造方法的示意性步骤顺序剖视图。
与所述第4实施方式的制造方法同样地，实施图4A～图6C所示的步骤。
如图9A所示，在第1空间SP1内，使半导体膜51的从存储器膜40露出的部分氧化而形成绝缘膜61。例如，将氧化剂导入至第1空间SP1内。通过该氧化剂使半导体膜51的从存储器膜40露出的部分氧化。
如图9B所示，将第1膜11f及第3膜21f去除。通过将第1膜11f去除而形成第2空间SP2。通过将第3膜21f去除而形成第3空间SP3。
在第1空间SP1内、第2空间SP2内及第3空间SP3内设置导电材料。由此，如图2A所示，在第1空间SP1内形成中间导电层31。在第2空间SP2内形成第1导电层11。在第3空间SP3内形成第2导电层21。多个第2膜12f成为多个第1绝缘层12。多个第4膜22f成为多个第2绝缘层22。第1构造体MLf1成为第1积层体ML1。第2构造体MLf2成为第2积层体ML2。
通过实施以上的步骤，能够制造半导体存储装置130。
在本实施方式中，省略将在第1空间SP1内露出的存储器膜40去除的步骤。由此，能够削减步骤数。
(第7实施方式)
本实施方式与第3实施方式的半导体存储装置130的制造方法对应。本实施方式是未在第1构造体MLf1与中间绝缘膜32f之间形成中间膜31f的情况下的制造方法。
图10A～图11D是例示第7实施方式的半导体存储装置的制造方法的示意性步骤顺序剖视图。
如图10A所示，在基体BS的主面BSm上形成第1构造体MLf1。第1构造体MLf1是通过在主面BSm上交替地积层多个第1膜11f与多个第2膜12f而形成。第1膜11f是包含氮化硅的膜。第2膜12f是包含氧化硅的膜。在第1构造体MLf1形成孔(第1区域MHr1)。
如图10B所示，在第1区域MHr1内形成第1部件71。在第1构造体MLf1上及第1部件71上形成中间绝缘膜32f。在中间绝缘膜32f形成孔(第2区域MHr2)。例如，第2区域MHr2的直径大于第1区域MHr1的直径。由此，形成包含第1区域MHr1及第2区域MHr2的第1孔MH1。
如图10C所示，在第2区域MHr2内形成第2部件72。在中间绝缘膜32f上及第2部件72上形成第2构造体MLf2。第2构造体MLf2是通过在中间绝缘膜32f上及第2部件72上交替地积层多个第3膜21f与多个第4膜22f而形成。
在与第1孔MH1不同的位置形成在第2构造体MLf2中沿Z方向延伸的第2孔MH2。第2孔MH2与第1孔MH1连续。如图10D所示，将第1部件71及第2部件72去除。
如图10E所示，在第1孔MH1的内壁及第2孔MH2的侧壁形成存储器膜40。例如，在第1孔MH1的内壁及第2孔MH2的侧壁形成阻挡绝缘膜41。在阻挡绝缘膜41的内壁形成电荷储存膜42。在电荷储存膜42的内壁形成隧道绝缘膜43。由此，形成包含阻挡绝缘膜41、电荷储存膜42及隧道绝缘膜43的存储器膜40。
如图10F所示，将存储器膜40的形成于第1孔MH1的底部的部分去除。例如，于第2构造体MLf2上形成掩模(未图示)。之后，使用该掩模(未图示)进行RIE。由此，将存储器膜40的形成于第1孔MH1的底部的部分去除。此时，也可以将形成于第1孔MH1的侧壁的存储器膜的一部分去除。进而，除该存储器膜40的一部分以外，也可以将第1构造体MLf1所包含的第1膜11f中最远离基体BS的第1膜11f的一部分去除。在此情况下，在该第1膜11f形成阶差部11s。
如图11A所示，在第1孔MH1的底部、存储器膜40的内壁、及阶差部11s形成半导体膜51。
如图11B所示，在第1孔MH1内形成芯体绝缘膜52。第1孔MH1由芯体绝缘膜52填埋。由此，在第1孔MH1内形成包含芯体绝缘膜52及半导体膜51的半导体柱50。
如图11C所示，将第1膜11f及第2膜去除。通过将第1膜11f去除而形成第2空间SP2。通过将第3膜21f去除而形成第3空间SP3。此时，在第2空间SP2中，半导体膜51的一部分从存储器膜40露出。
经由第2空间SP2，使从存储器膜40露出的半导体膜51的一部分氧化。半导体膜51的被氧化的部分成为绝缘膜61。
绝缘膜61也可以形成于第1空间SP1的内壁、第2空间SP2的内壁、及第3空间SP3的内壁。在此情况下，在第1空间SP1的内壁、第2空间SP2的内壁、及第3空间SP3的内壁形成包含例如氧化硅的膜。由此，形成绝缘膜61。
之后，在第2空间SP2内及第3空间SP3内形成导电层(第1导电层11、中间导电层31、及第2导电层21)。由此，制造图3A所示的半导体存储装置130。在本实施方式中，形成于第2空间SP2内的导电层中的最远离基体BS的导电层与中间导电层31对应。第1构造体MLf1成为包含多个第1导电层11及多个第1绝缘层12的第1积层体ML1。第2构造体MLf2成为包含多个第2导电层21及多个第2绝缘层22的第2积层体ML2。于在第1膜11f形成着阶差部11s的情况下，中间导电层31是延续该阶差部11s的形状而形成。在此情况下，中间导电层31具有阶差部31s。
在本实施方式中，能够省略中间膜31f的形成及中间膜31f的去除而形成绝缘膜61。由此，能够削减制造步骤的数量。
根据以上所说明的实施方式，例如能够实现能够增大单位面积的存储容量的半导体存储装置及其制造方法。
已对本发明的若干实施方式进行了说明，但所述实施方式是作为例子而提出的，并非旨在限定发明的范围。所述新颖的实施方式能够以其它各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。所述实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围内。
Claims (15)
1.一种半导体存储装置，其特征在于具备：
第1积层体，包含在第1方向上排列的多个第1导电层；
第2积层体，包含在所述第1方向上排列的多个第2导电层，且与所述第1积层体沿所述第1方向排列；
中间导电层，设置在所述第1积层体与所述第2积层体之间；
中间绝缘层，设置在所述中间导电层与所述第2积层体之间；
半导体柱，包含：第1部分，在所述第1积层体中及所述中间导电层中沿所述第1方向延伸；第2部分，在所述第2积层体中沿所述第1方向延伸；及第3部分，设置在所述中间绝缘层中且与所述第1部分及所述第2部分连续；所述第1部分的中心轴相对于所述第2部分的中心轴在与所述第1方向交叉的第2方向上偏移；
电荷储存膜，包含：第1电荷储存部，设置在所述第1积层体与所述第1部分之间；及第2电荷储存部，设置在所述第2积层体与所述第2部分之间及所述中间绝缘层与所述第3部分之间；且包含选自由氮、铪及铝所组成的群中的至少1种第1元素；以及
绝缘膜，设置在所述中间导电层与所述第1部分之间的至少一部分，不包含所述第1元素或所述第1元素的浓度低于所述电荷储存膜的第1元素的浓度。
2.根据权利要求1所述的半导体存储装置，其特征在于：所述绝缘层的至少一部分与所述电荷储存膜在所述第2方向上不重叠。
3.根据权利要求1所述的半导体存储装置，其特征在于：所述绝缘层的至少一部分与所述电荷储存膜在所述第2方向上重叠。
4.根据权利要求1所述的半导体存储装置，其特征在于：所述电荷储存膜包含第3电荷储存部，该第3电荷储存部也设置在所述中间导电层与所述第1部分之间的其它部分，且与所述第1电荷储存部及所述第2电荷储存部连续。
5.根据权利要求1所述的半导体存储装置，其特征在于还具备基体，
所述第1积层体设置在与所述第1方向交叉的所述基体的主面上，且所述第1积层体位于所述基体与所述第2积层体之间。
6.根据权利要求1所述的半导体存储装置，其特征在于所述半导体柱包含：
芯体绝缘膜，在所述积层体中沿所述第1方向延伸；以及
半导体膜，设置在所述芯体绝缘膜与所述第1积层体之间、所述芯体绝缘膜与所述中间导电层之间、所述中间绝缘层与所述第1积层体之间、及所述芯体绝缘膜与所述第2积层体之间；
所述中间绝缘层与所述芯体绝缘膜之间的所述半导体膜的厚度薄于所述电荷储存膜与所述芯体绝缘膜之间的所述半导体膜的厚度。
7.根据权利要求1所述的半导体存储装置，其特征在于：所述第2方向上的所述第1部分的长度、及所述第2方向上的所述第2部分的长度分别短于所述第2方向上的所述第3部分的长度。
8.根据权利要求1所述的半导体存储装置，其特征在于还具备：
隧道绝缘膜，设置在所述电荷储存膜与所述半导体柱之间；以及
阻挡绝缘膜，设置在所述第1积层体与所述电荷储存膜之间、所述第2积层体与所述电荷储存膜之间及所述中间绝缘层与所述电荷储存膜之间。
9.一种半导体存储装置的制造方法，其特征在于包括如下步骤：
在基体上交替地积层多个第1膜与多个第2膜而形成第1构造体；
在所述第1构造体上形成中间绝缘膜；
形成第1孔，该第1孔包含：第1区域，在所述第1构造体中沿着从所述第1构造体朝向所述中间绝缘膜的第1方向延伸；及第2区域，在所述中间绝缘膜中沿所述第1方向延伸且与所述第1区域连续；
在所述中间绝缘膜上交替地积层多个第3膜与多个第4膜而形成第2构造体；
在与所述第1区域不同的位置形成在所述第2构造体中沿第1方向延伸且与所述第1孔连续的第2孔；
在所述第1孔的内壁及所述第2孔的内壁形成阻挡绝缘膜；
在所述阻挡绝缘膜的内壁形成电荷储存膜；
在所述电荷储存膜的内壁形成隧道绝缘膜；
将形成于所述第1孔的底部的阻挡绝缘膜的至少一部分、形成于所述第1孔的底部的电荷储存膜的至少一部分、及形成于所述第1孔的底部的隧道绝缘膜的至少一部分去除；
在所述第1孔内形成半导体膜；
将所述多个第1膜及所述多个第3膜去除；
在露出于将所述第1膜去除后所成的第1空间的所述半导体膜的一部分，形成所述绝缘膜；以及
分别在所述第1空间及将所述多个第3膜去除后所成的第2空间形成导电层。
10.根据权利要求9所述的半导体存储装置的制造方法，其特征在于：形成所述绝缘膜的所述步骤包括使露出于所述第1空间的半导体膜的一部分氧化。
11.一种半导体存储装置的制造方法，其特征在于包括如下步骤：
在基体上交替地积层多个第1膜与多个第2膜而形成第1构造体；
在所述第1构造体上形成中间膜；
在所述中间膜上形成中间绝缘膜；
形成第1孔，该第1孔包含：第1区域，在所述第1构造体中及中间膜中沿着从所述第1构造体朝向所述中间绝缘膜的第1方向延伸；及第2区域，在所述中间绝缘膜中沿所述第1方向延伸且与所述第1区域连续；
在所述中间绝缘膜上交替地积层多个第3膜与多个第4膜而形成第2构造体；
在与所述第1区域不同的位置形成在所述第2积层体中沿第1方向延伸且与所述第1孔连续的第2孔；
在所述第1孔的内壁及所述第2孔的内壁形成阻挡绝缘膜；
在所述阻挡绝缘膜的内壁形成电荷储存膜；
在所述电荷储存膜的内壁形成隧道绝缘膜；
将形成于所述第1孔的底部的阻挡绝缘膜的至少一部分、形成于所述第1孔的底部的电荷储存膜的至少一部分、及形成于所述第1孔的底部的隧道绝缘膜的至少一部分去除；
在所述第1孔内形成半导体膜；
将所述中间膜去除；以及
在将所述中间膜去除后所成的第1空间内形成所述绝缘膜。
12.根据权利要求11所述的半导体存储装置的制造方法，其特征在于：形成所述绝缘膜的所述步骤包括使露出于所述第1空间的半导体膜的一部分氧化。
13.根据权利要求11所述的半导体存储装置的制造方法，其特征在于形成所述绝缘膜的所述步骤在使所述半导体膜的所述一部分氧化的所述步骤之前包括如下步骤，即：将所述第1空间与所述半导体柱之间的所述阻挡绝缘膜的一部分、所述第1空间与所述半导体柱之间的所述电荷储存膜的一部分及所述第1空间与所述半导体柱之间的所述隧道绝缘膜的一部分去除。
14.根据权利要求11所述的半导体存储装置的制造方法，其特征在于：将所述中间膜去除的所述步骤包括使用所述中间膜的蚀刻速率分别高于所述第1构造体的蚀刻速率、所述中间绝缘膜的蚀刻速率、及所述第2构造体的蚀刻速率的蚀刻剂进行。
15.根据权利要求12所述的半导体存储装置的制造方法，其特征在于：形成所述绝缘膜的步骤包括在所述第1空间的内壁形成绝缘膜的步骤。
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