CN106531738A - 半导体存储装置及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体存储装置及其制造方法。实施方式的半导体存储装置具备衬底、积层体、柱状部、及存储器膜。所述积层体设置在所述衬底上，且包含在与所述衬底的主面交叉的第1方向上相互隔开排列的多个导电层。所述柱状部包含在所述积层体内沿第1方向延伸的第1部分及设置在所述衬底内的第2部分。所述存储器膜设置在所述积层体与所述柱状部之间。所述第1部分在与所述第1方向交叉的第2方向上具有与所述多个导电层中的1个重叠的区域。所述区域在所述第2方向上的第1长度短于所述第2部分在所述第2方向上的第2长度。

Description

半导体存储装置及其制造方法
[相关申请]
本申请享有以美国临时专利申请62/216,175号(申请日：2015年9月9日)及美国专利申请15/049,258号(申请日：2016年2月22日)为基础申请的优先权。本申请通过参照所述多个基础申请而包含基础申请的全部内容。
技术领域
下述实施方式涉及一种半导体存储装置及其制造方法。
背景技术
提出有将存储器单元三维配置而成的三维结构的存储器装置。在此种存储器装置的制造中，在衬底上形成包含多个导电层的积层体。然后，形成贯通积层体的存储器孔。在该存储器孔内形成用来记录信息的存储器膜及包含半导体材料的柱状部。
发明内容
本发明的实施方式提供一种能够抑制存储器孔的开孔故障的半导体存储装置及其制造方法。
实施方式的半导体存储装置具备衬底、积层体、柱状部、及存储器膜。所述积层体设置在所述衬底上，且包含在与所述衬底的主面交叉的第1方向上相互隔开排列的多个导电层。所述柱状部包含在所述积层体内沿第1方向延伸的第1部分及设置在所述衬底内的第2部分。所述存储器膜设置在所述积层体与所述柱状部之间。所述第1部分在与所述第1方向交叉的第2方向上具有与所述多个导电层中的1个重叠的区域。所述区域在所述第2方向上的第1长度短于所述第2部分在所述第2方向上的第2长度。
附图说明
图1是例示实施方式的半导体存储装置的立体图。
图2及图3是例示实施方式的半导体存储装置的剖视图。
图4～图6是例示实施方式的半导体存储装置的制造方法的步骤剖视图。
图7是例示实施方式的半导体存储装置的制造方法的俯视图。
图8～图12是例示实施方式的半导体存储装置的制造方法的步骤剖视图。
图13是例示实施方式的变化例的半导体存储装置的剖视图。
图14～图17是相当于图9所示的区域RE1的区域的剖视图。
具体实施方式
下面，一边参照附图一边对本发明的实施方式进行说明。
此外，附图是示意图或概念图，各部分的厚度与宽度的关系、部分间的大小的比系数等未必与实物相同。另外，即便在表示相同部分的情况下，也存在根据图式而相互的尺寸或比系数被不同地表示的情况。另外，在本申请说明书与各图中，关于已出现的图，对与上述要素相同的要素标注相同的符号并适当省略详细的说明。
图1是例示实施方式的半导体存储装置的立体图。
图2及图3是例示实施方式的半导体存储装置的剖视图。
图2是例示沿图1所示的A-A'线的剖面的剖视图，图3是例示沿图2所示的B-B'线的剖面的剖视图。
如图1所示，在实施方式的半导体存储装置100设置有衬底10。衬底10例如为包含硅的半导体衬底。在衬底10上设置有柱状部CL、积层体ML及配线层LI。
柱状部CL在积层体ML内沿例如相对于衬底10的主面正交的方向延伸。将柱状部CL延伸的方向设为Z方向(第1方向)。将与Z方向正交的1方向设为Y方向(第2方向)。将与Z方向及Y方向正交的方向设为X方向(第3方向)。
积层体ML包含相互隔开并沿Z方向排列的多个导电层21。多个导电层21包含在Z方向上多个导电层21中与衬底10的距离最近的第1导电层21a。例如多个导电层21隔着绝缘体而沿Z方向排列。绝缘体例如为绝缘层20。绝缘体例如也可为气隙。
配线层LI在积层体ML内沿X方向及Z方向延伸。配线层LI包含导电部及绝缘部。例如绝缘部设置在积层体ML与导电部之间。配线层LI与衬底10电连接。
位线BL及源极线SL相互隔开地设置在积层体ML上。位线BL及源极线SL分别沿Y方向延伸。柱状部CL经由插塞Cb与位线BL电连接。配线层LI与源极线SL电连接。在图1中，为了使图便于观察，绝缘层20以外的绝缘性的部件省略图示。如图2所示，插塞Cb设置在设于积层体ML上的绝缘膜22内。
如图2所示，柱状部CL包含芯体绝缘膜40及半导体膜30。芯体绝缘膜40在积层体ML内沿Z方向延伸。芯体绝缘膜40在与Z方向正交的方向(例如Y方向)上与积层体ML及衬底10的一部分重叠。半导体膜30设置在芯体绝缘膜40与积层体ML之间及芯体绝缘膜40与衬底10之间。半导体膜30例如包含第1半导体膜31与第2半导体膜32。第1半导体膜31例如为第1半导体区域。第2半导体膜32例如为第2半导体膜。
在柱状部CL与积层体ML之间设置有存储器膜MF。存储器膜MF例如包含阻挡绝缘膜51、电荷储存膜52及隧道绝缘膜53。阻挡绝缘膜51设置在积层体ML与柱状部CL之间。隧道绝缘膜53设置在阻挡绝缘膜51与柱状部CL之间。电荷储存膜52设置在阻挡绝缘膜51与隧道绝缘膜53之间。
阻挡绝缘膜51是即便在半导体存储装置100的驱动电压的范围内被施加电压，实质上也不会流通电流的膜。电荷储存膜52是具有保存电荷的能力的膜。隧道绝缘膜53是通常为绝缘性，但当被施加处于半导体存储装置100的驱动电压的范围内的指定电压时会流通隧道电流的膜。
阻挡绝缘膜51及隧道绝缘膜53例如包含氧化硅。阻挡绝缘膜51及隧道绝缘膜53例如也可以包含Al2O3、Y2O3、La2O3，Gd2O3，Ce2O3、CeO2、Ta2O5、HfO2、ZrO2、TiO2、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiO。电荷储存膜52例如包含氮化硅。电荷储存膜52可为导电膜，也可为绝缘膜。存储器膜MF例如也可以包含浮栅。
柱状部CL包含第1部分CLa及第2部分CLb。第1部分CLa在与Z方向正交的方向(例如Y方向)上与积层体ML重叠。第2部分CLb在与Z方向正交的方向(例如Y方向)上与衬底10的一部分重叠。在第2部分CLb，第1半导体膜31包含沿与Z方向正交的方向扩展的部分31w。
第1部分CLa在Y方向上具有与多个导电层21中的1个重叠的区域。将该区域在Y方向上的长度设为长度t0。长度t0是该区域在Y方向上的最大长度。
例如在第1部分CLa的Y方向上具有与第1导电层21a重叠的区域。将该区域在Y方向上的长度设为长度t1。长度t1是该区域在Y方向上的最大长度。
将第2部分CLb的Y方向的长度设为长度t2。长度t2是第2部分CLa在Y方向上的最大长度。
长度t2长于长度t1。长度t2也可以长于长度t0。
芯体绝缘膜40例如包含氧化硅等绝缘材料。第2部分CLb中的芯体绝缘膜40也可以包含空气等空隙。
如图3所示，半导体膜30包含部分30a、及部分30b。部分30a在Y方向上与第1导电层21a重叠。部分30b在Y方向上与衬底10及芯体绝缘膜40重叠。
部分30a具有外径r1。部分30b具有外径r2。圆环状的部分30a的剖面例如为圆状。在实施方式中，部分30a的剖面也可以为扁平圆状。部分30b的剖面例如为圆状。在实施方式中，部分30b的剖面也可以为扁平圆状。部分30a的外径r1例如是根据包含部分30a的柱状部CL的X-Y平面上的截面积而获得的有效直径。部分30b的外径r2例如是根据包含部分30b的柱状部CL的X-Y平面上的截面积而获得的有效直径。
例如将所述截面积设为S，将所述有效直径设为R。此时，成为S＝π(R/2)2的关系。根据该式获得与截面积S相符的有效直径R。例如该直径R与外径r1、r2对应。外径r2例如为部分30b中的最大外径。外径r1小于外径r2。
对实施方式的半导体存储装置100的制造方法进行说明。
图4～图6是例示实施方式的半导体存储装置的制造方法的步骤剖视图。
图7是例示实施方式的半导体存储装置的制造方法的俯视图。
图8～图12是例示实施方式的半导体存储装置的制造方法的步骤剖视图。
图7是例示图6所示的步骤中相当于沿图2所示的B-B'线的剖面的剖面的剖视图。
如图4所示，在衬底10上形成积层体ML。积层体ML包含在Z方向上隔开排列的多个牺牲层21f。积层体MLa是通过将例如牺牲层21f与绝缘层20交替地积层而形成。衬底10例如为包含硅的半导体衬底。牺牲层21f例如是使用包含氮化硅的材料而形成。绝缘层20是使用包含氧化硅的材料而形成。多个牺牲层21f包含作为在Z方向上最靠近衬底10的牺牲层21f的第1牺牲层21af。
如图5所示，对积层体MLa实施RIE(Reactive Ion Etching，反应性离子蚀刻)等各向异性蚀刻。由此，形成在Z方向上贯通积层体MLa的存储器孔MH。存储器孔MH的形状例如为大致圆柱状。存储器孔MH到达至衬底10。
如图6所示，经由存储器孔MH对衬底10实施蚀刻处理。由此，衬底10的上层部中的存储器孔MH的空间扩展。该蚀刻处理例如为干式蚀刻处理或湿式蚀刻处理。将在Y方向上与积层体MLa重叠的存储器孔MH的区域设为第1区域MHa。将在Y方向上与衬底10重叠的存储器孔MH的区域设为第2区域MHb。
将在Y方向上与多个牺牲层21f中的1个重叠的第1区域MHa在Y方向上的长度设为长度t3。长度t3例如为在Y方向上与多个牺牲层21f中的1个重叠的第1区域MHa在Y方向上的最大长度。
将在Y方向上与第1牺牲层21a重叠的第1区域MHa在Y方向上的长度设为长度t4。长度t4例如为在Y方向上与第1牺牲层21af重叠的第1区域MHa在Y方向上的最大长度。
在Y方向上，将第2区域MHb在Y方向上的长度设为长度t5。长度t5例如为第2区域MHb在Y方向上的最大长度。
长度t5长于长度t4。长度t5也可以长于长度t3。
如图7所示，在Y方向上与第1牺牲层21af重叠的第1区域MHa的直径r3小于第2区域MHb的直径r4。
在实施方式中，表示了圆状的第1区域MHa的剖面，也可以为椭圆状。表示了圆状的第2区域MHb的剖面，也可以为椭圆状。能够将第1区域MHa的直径r3定义为根据第1区域MHa的X-Y平面上的截面积而获得的有效直径。能够将第2区域MHb的直径r4定义为根据第2区域MHb的X-Y平面上的截面积而获得的有效直径。
若将所述截面积设为S2、将所述有效直径设为R2，便能够根据S2＝π(R2/2)2的关系式获得与截面积S2相符的有效直径R2。直径r2例如为第2区域MHb中的最大直径。第2区域MHb的直径r4与第1区域MHa的直径r3的差优选为在之后的步骤中形成的存储器膜MF在Y方向上的长度以上。
如图8所示，在存储器孔MH的内壁形成存储器膜MF。存储器膜MF例如是通过将阻挡绝缘膜51、电荷储存膜52及隧道绝缘膜53依次积层而形成。在存储器膜MF的内壁形成第1半导体膜31。
如图9所示，在积层体ML上形成掩模材料MS，并通过RIE等各向异性蚀刻将存储器孔MH的底部的存储器膜MF的一部分及第1半导体膜31的一部分去除。由此，衬底10的一部分在存储器孔MH的底部露出。
如图10所示，经由存储器孔MH对形成于第2区域MHb的存储器膜MF的一部分实施蚀刻处理。由此，将覆盖第2区域MHb的侧壁的存储器膜MF去除。由此，衬底10在第2区域MHb的侧壁露出。
如图11所示，在第1半导体膜31及第2区域MHb的内壁形成第2半导体膜32。由此，形成包含第1半导体膜31及第2半导体膜32的半导体膜30。半导体膜30与衬底10电连接。
如图12所示，在存储器孔MH内设置绝缘材料。由此，在存储器孔MH内形成芯体绝缘膜40。将形成于积层体ML的上表面的第1半导体膜30及存储器膜MF去除。由此，形成包含芯体绝缘膜40及半导体膜30的柱状部CL。在积层体ML之上、存储器膜MF之上及柱状部CL之上形成绝缘膜22。
然后，对积层体MLa的牺牲层21f实施湿式蚀刻处理。由此，将牺牲层21f去除。在将牺牲层21f去除后的区域设置钨等导电材料。由此，形成导电层21。由此，积层体MLa成为积层体ML。针对牺牲层21f的蚀刻例如是在积层体MLa形成槽部并经由该槽部而进行。
如图2所示，在柱状部CL上形成插塞Cb。插塞Cb贯通绝缘膜22。在插塞Cb及绝缘膜22上形成位线BL。位线BL沿Y方向延伸。由此，制造实施方式的半导体存储装置100。
在本实施方式中，经由存储器孔MH对衬底10进行蚀刻处理。由此，在衬底10内形成第2区域MHb。由此，能够将通过RIE将存储器孔MH的底部的存储器膜MF去除时受到蚀刻损伤的衬底10的部分去除。由此，衬底10与柱状部CL之间的接触电阻被降低。因此，单元电流得到改善。将存储器孔MH的底部的存储器膜MF去除的步骤的良率得到改善。存储器孔MH的开孔故障得到抑制。
柱状部CL中的第2部分CLb发挥锚固的作用。由此，在制造中途的加工时，能够抑制积层体ML(MLa)从衬底10剥落。
对实施方式的变化例进行说明。
图13是例示变化例的半导体存储装置的剖视图。
图13是例示相当于沿图1所示的A-A'线的剖面的剖面的剖视图。
如图13所示，在本变化例的半导体存储装置100a中，柱状部CL包含第1部分CLa、第2部分CLb及第3部分CLc。第3部分CLc设置在第1部分CLa与第2部分CLb之间。第3部分是在与Z方向正交的方向(例如Y方向)上与衬底10的一部分及存储器膜MF的一部分重叠的部分。
存储器膜MF具有在与Z方向正交的方向(例如Y方向)上与积层体ML重叠的第4部分MF1。将第4部分MF1在Y方向上的长度设为长度t6。存储器膜MF具有在与Z方向正交的方向(例如Y方向)上与第3部分CLc重叠的第5部分(MF2)。将第5部分(MF2)在Y方向上的长度设为t7。长度t7长于长度t6。
将所述第2部分在Z方向上的长度与所述第3部分在Z方向上的长度的和设为长度t8。长度t8的长度长于长度t6的2倍的长度。
其他构成、制造方法与第1实施方式相同。
接下来，对图9～图11所示的制造步骤中的蚀刻详细地进行叙述。
图14～图17是相当于图9所示的区域RE1的区域的剖视图。
如图14所示，通过RIE等各向异性蚀刻将存储器孔MH的底部的第1半导体膜31的一部分及存储器膜MF的一部分去除。
如图15所示，对第2区域MHb内的存储器膜MF的电荷储存膜52实施蚀刻处理。电荷储存膜52按箭头A～箭头C所示的顺序后退。在箭头C后退的电荷储存膜52的部分沿与Z方向正交的方向(例如Y方向)延伸。由此，在与Z方向正交的方向(例如Y方向)上产生电荷储存膜52的蚀刻的偏差。
然后，如图16所示那样经由通过将第2区域MHb中的电荷储存膜52去除而产生的空间对阻挡绝缘膜51及隧道绝缘膜53进行蚀刻。由此，将覆盖第2区域MHb的侧壁的存储器膜MF去除。如图17所示，在存储器孔MH的内壁形成第2半导体膜32。
考虑使电荷储存膜52沿Z方向直线延伸的构成。在此情况下，在Z方向上也会产生蚀刻的偏差。例如在对电荷储存膜52进行蚀刻直至达到第1牺牲层21af的位置的情况下，存储器膜MF也会后退至第1牺牲层21af的位置。在此情况下，在之后的步骤中形成的半导体膜30与在之后的步骤中形成的第1导电层21a接触。因此，该部分作为存储器单元成为故障。
在实施方式及变化例中，在第2区域MHb中，电荷储存膜52具有沿与Z方向正交的方向(例如Y方向)延伸的部分。该部分成为针对存储器膜MF的蚀刻中的偏差的裕度。即，能够抑制Z方向上的存储器膜MF的蚀刻中的偏差。
根据以上所说明的实施方式，能够实现抑制了存储器孔的开孔故障的半导体存储装置及其制造方法。
已对本发明的若干实施方式进行了说明，但所述多个实施方式是作为例子而提出的，并不意图限定发明的范围。所述多个新颖的实施方式能够以其他各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。所述多个实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围内。

Claims (13)

1.一种半导体存储装置，其特征在于具备：
衬底；
积层体，设置在所述衬底上，且包含在与所述衬底的主面交叉的第1方向上相互隔开排列的多个导电层；
柱状部，包含在所述积层体内沿所述第1方向延伸的第1部分及设置在所述衬底内的第2部分；以及
存储器膜，设置在所述积层体与所述柱状部之间；且
所述第1部分在与所述第1方向交叉的第2方向上具有与所述多个导电层中的1个重叠的区域，
所述区域在所述第2方向上的第1长度短于所述第2部分在所述第2方向上的第2长度。
2.根据权利要求1所述的半导体存储装置，其特征在于：所述1个导电层在所述多个导电层中最靠近所述衬底。
3.根据权利要求1所述的半导体存储装置，其特征在于：
还包含第3部分，所述第3部分设置在所述第1部分与所述第2部分之间，
所述3部分在所述第2方向上与所述衬底及所述存储器膜重叠，且
所述存储器膜包含：
第4部分，在所述第2方向上与所述第1部分重叠；以及
第5部分，在所述第2方向上与第3部分重叠；
所述第5部分的所述第2方向的长度长于所述第4部分的所述第2方向的长度。
4.根据权利要求3所述的半导体存储装置，其特征在于：
在所述第2方向上，所述第4部分的所述长度的2倍的长度短于所述第2部分在所述第1方向上的长度与第3区域在所述第1方向上的长度的长度之和。
5.根据权利要求1所述的半导体存储装置，其特征在于，
所述柱状部包含：
芯体绝缘膜，沿所述第1方向延伸；以及
半导体膜，设置在所述芯体绝缘膜与所述积层体之间及所述芯体绝缘膜与所述衬底之间；
在所述第2方向上，与所述1个导电层重叠的所述第1部分中的所述半导体膜的第1外径，小于所述第2部分中的所述半导体膜的第2外径。
6.根据权利要求1所述的半导体存储装置，其特征在于，
所述柱状部包含：
芯体绝缘膜，沿所述第1方向延伸；
第1半导体区域；以及
第2半导体区域；且
在所述第1部分，所述第1半导体区域设置在所述积层体与所述芯体绝缘膜之间，
在所述第1部分，所述第2半导体区域设置在所述第1半导体区域与所述芯体绝缘膜之间，
在所述第2部分，所述第2半导体区域设置在所述衬底与所述芯体绝缘膜之间，
在所述第2部分，所述第1半导体区域的至少一部分位于第2半导体区域的一部分与第2半导体区域的另一部分之间。
7.根据权利要求6所述的半导体存储装置，其特征在于：
在所述第2部分，所述第1半导体区域包含沿与所述第1方向交叉的方向扩展的部分。
8.根据权利要求6所述的半导体存储装置，其特征在于：
所述第1半导体区域经由所述第2半导体区域而与所述衬底电连接。
9.根据权利要求6所述的半导体存储装置，其特征在于：
还具备配线层，所述配线层在所述积层体内沿所述第1方向及与所述第1方向和所述第2方向交叉的第3方向延伸，
所述第1半导体区域经由所述第2半导体区域而与所述配线层电连接。
10.一种半导体存储装置的制造方法，其特征在于具备以下步骤：
在衬底上形成包含在Z方向上相互隔开而设置的多个第1层的积层体；
形成贯通所述积层体的第1区域；
第1蚀刻步骤，通过经由所述第1区域对所述衬底进行蚀刻而形成第2区域；
在所述第1区域及所述第2区域的内壁形成存储器膜；
在所述存储器膜的内壁形成第1半导体膜；
将形成于所述第2区域的底部的所述存储器膜及形成于所述第2区域的底部的第1半导体膜去除；
第2蚀刻步骤，对所述第2区域中的所述存储器膜进行蚀刻；以及
在所述第1区域及所述第2区域内形成第2半导体膜。
11.根据权利要求10所述的半导体存储装置的制造方法，其特征在于：所述第1蚀刻步骤中的蚀刻为干式蚀刻。
12.根据权利要求10所述的半导体装置的制造方法，其特征在于：所述第1蚀刻步骤中的蚀刻为湿式蚀刻。
13.根据权利要求10所述的半导体存储装置的制造方法，其特征在于，
形成所述存储器膜的步骤包含以下步骤：
在所述第1区域及所述第2区域的内壁形成阻挡绝缘膜；
在所述阻挡绝缘膜的内壁形成电荷储存膜；以及
在所述电荷储存膜的内壁形成隧道绝缘膜；且
所述第2蚀刻步骤包含以下步骤：
经由所述第2区域对所述电荷储存膜的一部分进行蚀刻；以及
经由所述第2区域对所述阻挡绝缘膜及所述隧道绝缘膜的一部分进行蚀刻。
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