CN108573978A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种可靠性较高的半导体存储装置。实施方式的半导体存储装置具备基板、电路部、层叠体、至少1个柱状部件、元件分离部和至少1个第1支承部件。上述电路部设在上述基板上，具有配线层。上述层叠体设在上述电路部上，具有相互分离而被层叠、且在沿着上述基板的上表面的第1方向上延伸的多个电极膜。上述柱状部件与上述配线层接触，具有在上述层叠体内在上述多个电极膜的层叠方向上延伸的触头。上述元件分离部设在上述层叠体内，在上述第1方向及上述层叠方向上延伸。上述第1支承部件设在上述层叠体内，在上述层叠方向上延伸，位于与上述第1方向交叉且沿着上述基板的上表面的第2方向的上述元件分离部上。

Description

半导体存储装置
本申请主张以日本专利申请第2017－48591号(申请日：2017年3月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明涉及半导体存储装置。
背景技术
在三维构造的半导体存储装置中，在基板上设有交替地层叠有绝缘膜和电极膜的层叠体，设有将层叠体贯穿的沟道。并且，在电极膜与沟道的交叉部分形成存储单元。此外，为了实现进一步的高集成化，在基板与层叠体之间配置有控制存储单元的控制电路，经由层叠体内的贯通导通孔向控制电路供给电位。在这样的半导体存储装置中，有在贯通导通孔的附近层叠体的构造强度容易下降、层叠体变形的问题。
发明内容
本发明提供一种可靠性较高的半导体存储装置。
有关技术方案的半导体存储装置具备基板、电路部、层叠体、至少1个柱状部件、元件分离部和至少1个第1支承部件。上述电路部设在上述基板上，具有配线层。上述层叠体设在上述电路部上，具有相互分离而被层叠、在沿着上述基板的上表面的第1方向上延伸的多个电极膜。上述柱状部件与上述配线层接触，具有在上述层叠体内在上述多个电极膜的层叠方向上延伸的触头。上述元件分离部设在上述层叠体内，在上述第1方向及上述层叠方向上延伸。上述第1支承部件设在上述层叠体内，在上述层叠方向上延伸，位于与上述第1方向交叉且沿着上述基板的上表面的第2方向的上述元件分离部上。
附图说明
图1是表示有关第1实施方式的半导体存储装置的平面图。
图2(a)及图2(b)是图1的A1－A2线及B1－B2线的剖视图。
图3是图2(a)的区域A的放大图。
图4是有关第1实施方式的半导体存储装置的一部分的平面图。
图5是图4的C1-C2线的剖视图。
图6是表示有关第1实施方式的半导体存储装置的制造方法的平面图。
图7是表示有关第1实施方式的半导体存储装置的制造方法的平面图。
图8是表示有关第1实施方式的半导体存储装置的制造方法的平面图。
图9是表示有关第1实施方式的半导体存储装置的制造方法的平面图。
图10是表示有关第1实施方式的半导体存储装置的制造方法的平面图。
具体实施方式
以下，参照附图对本发明的各实施方式进行说明。
另外，附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等并不一定与现实相同。此外，即使是表示相同部分的情况，也有根据附图而以相互的尺寸或比率不同的方式表示的情况。
另外，在本说明书和各图中，对与关于已出现的图的上述内容同样的要素赋予相同的标号，并适当省略详细的说明。
(第1实施方式)
图1是表示半导体存储装置1的平面图。
图2(a)及图2(b)是图1的A1－A2线及B1－B2线的剖视图。
图3是图2(a)的区域A的放大图。
如图1、图2(a)及图2(b)所示，在半导体存储装置1中，设有包含硅(Si)等的基板10。以下，在本说明书中，为了说明的方便而采用XYZ正交坐标系。设相对于基板10的上表面10a平行且相互正交的2个方向为“X方向”及“Y方向”，设相对于上表面10a垂直的方向为“Z方向”。
如图1所示，在半导体存储装置1中，设有贯通导通孔区域Rv、单元区域Rc和周边区域Rs。
在贯通导通孔区域Rv中设有多个贯通导通孔44(触头)。
单元区域Rc位于贯通导通孔区域Rv的X方向两侧。在单元区域Rc中，设有包括多个存储单元的存储单元阵列。
周边区域Rs位于单元区域Rc的周围。在周边区域Rs中设有行解码器等的控制电路20A。例如，控制电路20A位于单元区域Rc的X方向单侧。
如图2(a)及图2(b)所示，在单元区域Rc及贯通导通孔区域Rv中，在基板10的上部有选择地设有STI(Shallow Trench Isolation)12。由STI12将基板10的上部划区为多个半导体区域13。在半导体区域13内设有源极层14及漏极层15。在基板10上、源极层14与漏极层15之间的区域的正上方区域中，设有栅极绝缘膜16及栅极电极17。由此，在基板10的上表面10a上形成了多个场效应型的晶体管18。
在基板10上，例如设有包含硅氧化物(SiO)的层间绝缘膜60。在层间绝缘膜60内设有多个配线层22。在基板10与最下层的配线层22之间连接着触头23。在Z方向上隔离的配线层22间，连接着导通孔24。由晶体管18、配线层22、触头23及导通孔24构成读出放大器等的控制电路20B。
在最上层的配线层22上设有埋入源极线31。埋入源极线31例如是具有包含钨(W)的下层部分和包含硅的上层部分的2层膜。埋入源极线31在X方向上被分为多个部分，被配置在贯通导通孔区域Rv及单元区域Rc中。对于埋入源极线31，从控制电路20B供给电位。
在埋入源极线31上设有层叠体32。在层叠体32中，沿着Z方向交替地层叠着例如包含硅氧化物的绝缘膜33和包含钨的电极膜34。
如图1所示，在层叠体32内设有多个元件分离部36。例如，元件分离部36的下端接触在埋入源极线31上(参照图5)。元件分离部36的形状是沿着XZ平面展开的板状。通过元件分离部36，层叠体32在Y方向上被截断为多个部分，电极膜34的形状为在X方向上延伸的配线状。
在元件分离部36上，作为源极线的一部分而设有与埋入源极线31连接的配线部。在此情况下，在元件分离部36上，设有配线部和设在配线部的两侧面上的绝缘膜。元件分离部36也可以由包含硅氧化物等的绝缘膜构成。
在沿Y方向相邻的元件分离部36间，设有沿X方向延伸的绝缘部件37。绝缘部件37例如位于在Y方向上相邻的元件分离部36间的中央。绝缘部件37被配置在层叠体32的上部内，将从上起1层以上的电极膜34分别截断为2个。该截断的电极膜34作为上部选择栅极线发挥功能。在图1的例子中，绝缘部件37将从上起3层的电极膜34截断。
如图1及图2(a)所示，在单元区域Rc中，设有正台阶区域Rs1、柱配置区域Rp、伪台阶区域Rs2，沿着X方向按此顺序排列。即，在柱配置区域Rp的X方向两侧配置有正台阶区域Rs1及伪台阶区域Rs2。
在柱配置区域Rp中，在层叠体32内设有多个在Z方向上延伸的柱状部CL。如图1所示，柱状部CL在元件分离部36与绝缘部件37之间配置有多列、例如4列。
如图3所示，柱状部CL具有绝缘芯部40、硅柱41及存储器膜42。绝缘芯部40例如包含硅氧化物。硅柱41设在绝缘芯部40的周围。硅柱41例如包含硅，其形状是下端部闭塞的圆筒形。在硅柱41中，下端连接在埋入源极线31上，上端到达层叠体32的上表面。
存储器膜42具有隧道绝缘膜42a、电荷储存膜42b及块绝缘膜42c。
隧道绝缘膜42a设在硅柱41的侧面上。隧道绝缘膜42a例如包含硅氧化物。
电荷储存膜42b设在隧道绝缘膜42a的侧面上。电荷储存膜42b是用来储存电荷的膜，例如包含硅氮化物(SiN)。
块绝缘膜42c设在电荷储存膜42b的侧面上。块绝缘膜42c例如包含硅氧化物。
在柱状部CL上，设有多个沿Y方向延伸的比特线，柱状部CL的硅柱41经由触头连接在比特线上。另外，在图1中，没有图示被配置在比层叠体32靠上方的构成要素。
在正台阶区域Rs1及伪台阶区域Rs2中，层叠体32的形状为在电极膜34上形成有台阶39的台阶状。在正台阶区域Rs1中，在台阶39的正上方区域中设有触头(未图示)，连接在形成台阶39的电极膜34上。电极膜34经由触头连接在控制电路20A上。另一方面，在伪台阶区域Rs2中，没有设置连接在电极膜34上的触头。
接着，对贯通导通孔区域Rv内的构成要素详细地说明。
图4是半导体存储装置1的一部分的平面图。
图5是图4的C1-C2线的剖视图。
图4将图1的贯通导通孔区域Rv放大表示，图5表示位于贯通导通孔44间的元件分离部36的截面。
如图4及图5所示，在贯通导通孔区域Rv中，贯通导通孔44沿Z方向延伸，将层叠体32贯通。贯通导通孔44例如由包含钨的主体部、和在主体部的侧面上及下表面上、且包含钛氮化物(TiN)的阻挡金属层构成。例如，贯通导通孔44的形状是圆柱。在贯通导通孔44中，下端连接在控制电路20B的最上层的配线层22上，上端到达层叠体32的上表面。
贯通导通孔44沿着X方向及Y方向配置在元件分离部36间。这里，在贯通导通孔44的形状是圆柱的情况下，贯通导通孔44的中心相当于图4所示的圆的中心。
在贯通导通孔44的侧面上，设有例如包含硅氧化物的绝缘膜45。贯通导通孔44通过绝缘膜45而从电极膜34绝缘。此外，贯通导通孔44穿过埋入源极线31的部分间，被从埋入源极线31隔离而绝缘。以下，在本说明书中，有将贯通导通孔44及绝缘膜45称作柱状部件46的情况。
在贯通导通孔44上设有上层配线(未图示)。贯通导通孔44连接在上层配线上。即，上层配线经由贯通导通孔44连接在控制电路20B的配线层22上。该配线层22连接在晶体管18的源极层14、漏极层15或栅极电极17上。这样，对于控制电路20B，经由上层配线及贯通导通孔44供给电源电位或信号电位。
在贯通导通孔区域Rv中设有多个支承部件50。支承部件50沿Z方向延伸，将层叠体32贯通。支承部件50例如包含硅氧化物。例如，支承部件50的形状是圆柱。例如，在支承部件50中，下端接触在埋入源极线31上，上端到达层叠体32的上表面。
支承部件50具有支承部件50a和支承部件50b。
支承部件50a在元件分离部36与绝缘部件37之间配置有多列、例如2列。在此情况下，在X方向上，支承部件50a的一部分位于柱状部件46之间，支承部件50a的其他部位于柱状部CL与柱状部件46之间。
这里，在支承部件50的形状是圆柱的情况下，支承部件50的中心相当于图4所示的圆的中心。
支承部件50b沿着X方向配置在绝缘部件37间。此外，支承部件50b在Y方向上位于柱状部件46之间。
在贯通导通孔区域Rv中设有多个支承部件55。支承部件55沿Z方向延伸，将层叠体32贯通。支承部件55例如包含硅氧化物。支承部件55也可以包含多晶硅。支承部件55的形状例如是在一部分中形成有圆弧的柱状。支承部件55的形状也可以是棱柱。例如，在支承部件50中，下端接触在埋入源极线31上，上端到达层叠体32的上表面。
在层叠体32内，形成有由图4的虚线表示那样的多个贯通孔70(参照图7)，支承部件55以将贯通孔70的一部分(Y方向的两端部分)埋入的方式存在。另一方面，元件分离部36被埋入在贯通孔70的其他部分(中央部分)中。由此，支承部件55位于元件分离部36的Y方向的两侧面上。在图4所示的例子中，支承部件55位于元件分离部36的Y方向的两侧面上，但也可以位于Y方向的一方的侧面上。
支承部件55被沿着X方向配置。支承部件55在Y方向上位于柱状部件46之间。即，如图4所示，支承部件55在贯通导通孔区域Rv内位于被元件分离部36、柱状部件46和支承部件50a包围的区域R1内。区域R1相当于柱状部件46及支承部件50(支承部件50a、50b)的哪个都没有设置的区域。
例如，从在X方向上配置的支承部件55的端部到相邻的支承部件55的端部的最短距离优选的是150纳米以上、600纳米以下。
接着，对有关本实施方式的半导体存储装置的制造方法进行说明。
图6～图10是表示半导体存储装置1的制造方法的剖视图。
在图6～图10中，表示形成半导体存储装置1的贯通导通孔区域Rv的工序。图6～图10所示的区域相当于图4所示的区域。
首先，如图6所示，在基板10上形成交替地层叠有绝缘膜33及牺牲膜的层叠体32a。牺牲膜例如由硅氮化膜形成。接着，在层叠体32a内形成存储孔MH后，在存储孔MH内依次形成存储器膜42、硅柱41及绝缘芯部40。由此，形成柱状部CL。然后，在层叠体32a内形成沟槽T后，在沟槽T内形成绝缘部件37。
接着，如图7所示，例如通过使用掩模的光刻法及RIE(Reactive Ion Etching)等的蚀刻处理，在层叠体32a内形成多个贯通孔70、71、72。从Z方向观察，贯通孔70、71、72的形状例如是圆形。例如，贯通孔70的直径比贯通孔71的直径小，比贯通孔72的直径大。
接着，如图8所示，例如通过CVD(Chemical Vapor Deposition)法，在贯通孔70、71、72内埋入例如硅氧化物。在贯通孔70内形成绝缘膜73。多个绝缘膜73在X方向上配置。此外，在贯通孔71内形成绝缘膜45，在贯通孔72内形成具有支承部件50a及支承部件50b的支承部件50。
接着，在贯通孔71内、且绝缘膜45上形成贯通导通孔44。由此，形成具有贯通导通孔44及绝缘膜45的柱状部件46。
接着，如图9所示，通过RIE等的蚀刻处理，在层叠体32a上形成沿X方向及Z方向延伸的多个狭缝ST。通过狭缝ST的形成而将绝缘膜73的一部分除去，以使绝缘膜73在Y方向上截断。由此，形成支承部件55。支承部件55位于狭缝ST的Y方向的两侧面上。
接着，通过经由狭缝ST实施湿式蚀刻，将层叠体32a的牺牲膜除去。在通过牺牲膜的除去而形成的空洞内，经由狭缝ST沉积钨等的金属而形成电极膜34。由此，形成层叠体32。
接着，如图10所示，例如通过CVD法在狭缝ST内形成元件分离部36。支承部件55位于元件分离部36的Y方向的两侧面上。这样，制造出半导体存储装置1。
接着，对本实施方式的效果进行说明。
在有关本实施方式的半导体存储装置1中，在设有贯通导通孔44的贯通导通孔区域Rv内、且元件分离部36的Y方向的两侧面上，设有支承部件55。如果设置这样的支承部件55，则能够使贯通导通孔44的附近的构造上的强度提高。由此，能够抑制层叠体32的变形。
此外，如果在贯通导通孔区域Rv的区域R1中设置支承部件55，则使贯通导通孔区域Rv的区域R1内的构造上的强度提高，能够进一步抑制层叠体32的变形。
例如，如图9所示，在经由狭缝ST从层叠体32a除去牺牲膜的工序中，在牺牲膜的除去后将空洞内清洗及干燥。通过这样的清洗及干燥，有在层叠体32a上发生表面张力而层叠体32a弯曲变形的情况。如图4所示，在贯通导通孔区域Rv中，在没有形成贯通导通孔44及支承部件50的区域R1中构造上强度降低，所以容易发生层叠体32a的变形。通过层叠体32a的变形而电极膜34弯曲变形，有可能发生电极膜34的开路或短路的不良。
在电极膜34由钨等的金属形成的情况下，因为在X方向及Y方向上在电极膜34中发生的应力的差异，电极膜34容易弯曲变形。由于电极膜34的变形而层叠体32变形，有可能将形成在层叠体32内的图案破坏。
在本实施方式中，由于在贯通导通孔区域Rv的区域R1中设有支承部件55，所以抑制了层叠体32的变形。
根据本实施方式，提供一种可靠性较高的半导体存储装置。
说明了本发明的几个实施方式，但这些实施方式是作为例子提示的，并不是要限定发明的范围。这些新的实施方式能够以其他的各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种各样的省略、替换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明和其等同的范围中。

Claims (5)

1.一种半导体存储装置，其特征在于，具备：
基板；
电路部，设在上述基板上，具有配线层；
层叠体，设在上述电路部上，具有相互分离而被层叠、在沿着上述基板的上表面的第1方向上延伸的多个电极膜；
至少1个柱状部件，与上述配线层接触，具有在上述层叠体内在上述多个电极膜的层叠方向上延伸的触头；
元件分离部，设在上述层叠体内，在上述第1方向及上述层叠方向上延伸；以及
至少1个第1支承部件，设在上述层叠体内，在上述层叠方向上延伸，位于与上述第1方向交叉且沿着上述基板的上表面的第2方向的上述元件分离部上。
2.如权利要求1所述的半导体存储装置，其特征在于，
上述第1支承部件位于上述元件分离部的上述第2方向的一个侧面上。
3.如权利要求1所述的半导体存储装置，其特征在于，
上述第1支承部件沿着上述第1方向设有多个；
上述第1支承部件位于上述元件分离部的上述第2方向的两侧面上。
4.如权利要求1～3中任一项所述的半导体存储装置，其特征在于，
还具备设在上述层叠体内、沿上述层叠方向延伸的多个第2支承部件；
上述第1支承部件位于被上述柱状部件、上述元件分离部和上述多个第2支承部件包围的区域内。
5.如权利要求1～3中任一项所述的半导体存储装置，其特征在于，
上述第1支承部件包含绝缘材料。
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