JP6740129B2 - 技術スケーリングのためのｍｒａｍ統合技法 - Google Patents

技術スケーリングのためのｍｒａｍ統合技法 Download PDF

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Description

開示された実施形態は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）の統合を対象とし、より詳細には、例示的な実施形態は、デバイス技術の進歩およびデバイスサイズの縮小に伴いスケーラブルである論理プロセスとのＭＲＡＭ統合の技法を対象とする。
磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、磁性素子を用いる不揮発性メモリの技術である。ＭＲＡＭ動作は、よく知られており、一般的に使用される様々なＭＲＡＭ、スピン転送トルクＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）の例を使用して、簡単に説明することができる。ＳＴＴ−ＭＲＡＭは、電子が薄膜（スピンフィルタ）を通過するとき、スピン偏極される電子を使用する。
図１は、従来のＳＴＴ−ＭＲＡＭビットセル１００を示す。ＳＴＴ−ＭＲＡＭビットセル１００は、磁気トンネル接合（ＭＴＪ）記憶素子１０５（「ＭＴＪ積層体」または「ＭＴＪセル」とも呼ばれる）、トランジスタ１０１、ビット線１０２、およびワード線１０３を含む。ＭＴＪセル１０５は、たとえば、ピン止め層１２４およびフリー層１２０から形成され、これらの層の各々は、磁気モーメントまたは極性を保持することができ、絶縁トンネルバリア層１２２によって分離される。
ＭＴＪセル１０５の設計が面内ＭＴＪのものである場合、反強磁性（ＡＦＭ）層およびキャップ層（図示せず）がＭＴＪセル１０５において使用される。ＡＦＭ層は、面内ＭＴＪのピン止め層の磁気モーメントをピニングするために使われる。キャップ層は、ＭＴＪと金属の相互接続との間で、バッファ層として使われる。ＭＴＪセル１０５が垂直なＭＴＪとして設計されている場合、ピン止め層１２４は存在するが、ＡＦＭ層は含まれない。
フリー層の極性は、ピン止め層およびフリー層の極性が、実質的に揃うか反対になるかのいずれかとなるように、特定の方向に電流を流すことによって反転され得る。ＭＴＪを通る電気経路の抵抗は、ピン止め層およびフリー層の極性の一致度に応じて変化する。知られているように、この抵抗の変動は、ＳＴＴ−ＭＲＡＭビットセル１００をプログラムし読み取るのに用いられ得る。また、ＳＴＴ−ＭＲＡＭビットセル１００は、回路素子、ソース線１０４、センス増幅器１０８、読取り／書込み回路１０６、およびビット線基準１０７を含む。当業者は、当技術分野で知られているように、ＳＴＴ−ＭＲＡＭビットセル１００の動作および構造を理解するであろう。
上記の例からわかるように、従来のＳＴＴ−ＭＲＡＭビットセルの形成は、回路基板または半導体パッケージ上の様々な上記の構成要素の統合を伴う。より具体的には、メモリまたは記憶素子（たとえば、ＭＴＪビットセル１０５）は、たとえば、受動構成要素、金属ワイヤ、トランジスタ、論理ゲートなど、様々な他の回路素子（本明細書では一般に「論理素子」と呼ばれる）と統合されなければならない。一般に、そのような統合は、メモリ素子と論理素子との間のプロセスの互換性を必要とする。
しかし、半導体技術のスケーリングは、集積回路の様々な構成要素に対して均一ではないことが、よく知られている。たとえば、ＭＲＡＭ形成に関して、Ｖｅｒｔｉｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ａｃｃｅｓｓ（一般に「ビア（ｖｉａ）」として知られている）の金属配線の幅および高さは、ある世代から次の世代に進むと約７０％のスケーリングになることがわかる。一方、ＭＴＪビットセルの高さ、キャップ層厚さなどの側面は、同等のペースでスケーリングしていない。
Ｌｉらの出願人の同一出願人が所有する米国特許出願（現在係属中であり、以下「Ｌｉ」と呼ぶ、“ＭＲＡＭ Ｄｅｖｉｃｅ ａｎｄ Ｉｎｔｅｇｒａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ Ｃｏｍｐａｔｉｂｌｅ ｗｉｔｈ Ｌｏｇｉｃ Ｉｎｔｅｇｒａｔｉｏｎ”という名称の米国特許公報第２０１２／００３２２８７号）は、ＭＲＡＭデバイス素子、たとえばＭＴＪビットセルを形成するプロセスとの論理プロセス（すなわち、論理素子の形成に関係する）の統合の様々な技法を開示する。
図２を参照すると、Ｌｉの開示された実施形態のうちの１つと類似のメモリデバイスが示される。より詳細には、図２はメモリデバイス２００の断面図を示し、これは、本開示では、参照番号が変更され、および／または追加された状態で、Ｌｉの実施形態を反映する。以下の名称は、図２に適用可能である。メモリデバイス２００の要素は、金属間誘電体（ＩＭＤ）層ＩＭＤｘ−１、ＩＭＤｘ、およびＩＭＤｘ＋１に対応する“ｘ−１”、“ｘ”および“ｘ＋１”と識別される３つの層において示される。ＩＭＤ層を識別するための同じ接尾辞は、対応するＩＭＤ層に存在する金属／ビア要素にも加えられる。図示の要素は、「論理」要素として区分されるように示されており、「ＭＴＪ」要素と並置される。
さらに詳細には、論理素子は、それぞれ層ｘ＋１およびｘにおけるビアＶ’ｘ＋１およびＶ’ｘ、ならびにそれぞれ層ｘおよびｘ−１における金属線Ｍ’ｘおよびＭ’ｘ−１によって、上記の表記の後のビアおよび金属線として代表的に示される。
ＭＴＪ側に、ビットセルＭＴＪ２０２は、上部電極（ＴＥ）２０４および下部電極（ＢＥ）２０６を含む、層ｘにおいて示される。金属線Ｍｘは、層ｘにおけるＴＥ２０４に結合されてもよく、これはさらに、層ｘにおける上部ビアｔｏｐ＿Ｖｘの随意の使用によって、層ｘ＋１におけるビアＶｘ＋１に結合することができる。層ｘにおけるキャップ層Ｃａｐ３ｘは、金属線Ｍｘのための金属島の絶縁および形成のためのオプションの特徴である。ＢＥ２０６は、ビアＶｘを介して層ｘ−１における金属線Ｍｘ−１に結合されてもよい。
論理側とＭＴＪ側の両方の要素に共通するのは、それぞれ、層ｘ−１、ｘ、およびｘ＋１の各々におけるＩＭＤ層、ＩＭＤｘ−１、ＩＭＤｘ、およびＩＭＤｘ＋１である。これらのＩＭＤ層は、表された実施形態における１つまたは複数のキャップ層によって分離される。絶縁キャップ層は、金属線のための拡散バリア層であり、たとえばＳｉＣ、ＳｉＮ膜などの絶縁体から形成されてもよい。より具体的には、１つまたは複数の下部キャップ層、ｂｏｔｔｏｍ−ｃａｐ１〜２は、ＩＭＤ層、ＩＭＤｘ−１およびＩＭＤｘ＋１を分離し、１つまたは複数の上部キャップ層、ｔｏｐ−ｃａｐ１〜２は、ＩＭＤ層、ＩＭＤｘおよびＩＭＤｘ＋１を分離する。
図２のメモリデバイス２００は、現在の技術のＬｉにおける論理側およびＭＴＪ側の要素のロバストで有効な統合を表すが、技術的進歩は、層ｘ−１、ｘ、およびｘ＋１の各々における最大利用可能な高さに常に増加する制限を加える。層の高さは、層に境界を付けるキャップ層間の分離と見なされてもよい。たとえば、層ｘの高さは、下部キャップ層、ｂｏｔｔｏｍ−ｃａｐ１〜２と上部キャップ層、ｔｏｐ−ｃａｐ１〜２との間の距離の観点から見られてもよい。将来の技術が、２０ｎｍ、１６ｎｍ、１０ｎｍ、およびそれ以上に発展するにつれて、たとえば、層ｘの高さは、層ｘの高さが論理側においてビアＶ’ｘおよび金属Ｍ’ｘに適応するのにかろうじて十分であるほど小さい寸法に達するように縮小してもよい。これは、上述したように、金属線およびビアが、技術の発展につれて比較的急速にスケーリングすることができるからである。しかしながら、ＭＲＡＭ技術は、同じレートで発展しそうにない。言い換えれば、技術の発展につれて、層ｘの高さがビアＶ’ｘに適応するのにかろうじて十分である寸法に達する場合、層ｘにおけるＭＴＪ側の現在図示されている構成に適応することは非常に難しい。
したがって、技術が発展し、デバイスサイズが縮小するにつれて、ＭＴＪ２０２は、金属島Ｍｘに押し出されてもよい。さらに、金属島Ｍｘが事実上存在しなくてもよいポイントまで、金属島Ｍｘは、薄くなる必要がある場合がある。Ｌｉは、ＢＥ２０６が、たとえば、ｂｏｔｔｏｍ−ｃａｐ２により深く沈むことをしてもよいように、層ｘにおけるＭＴＪ側上の構成要素が低くなってもよい実施形態を開示しているが、これは、技術が発展するにつれて、残りの下部キャップ層、ｂｏｔｔｏｍ−ｃａｐ１における応力の増加をもたらす場合がある。一方、ＭＴＪ側上の構成要素の位置を高くすることは、上部のｘ＋１層に入り込み始める場合がある。
したがって、多数の理由のために、半導体素子におけるＭＲＡＭおよび論理統合のための現在の手法は、デバイスサイズが縮小し続けるにつれて、将来の技術のために実用的ではなくなる場合がある。
米国特許公報第２０１２／００３２２８７号
例示的な実施形態は、縮小デバイス技術と互換性を持つ磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）統合に関係するシステムおよび方法を対象とする。
したがって、例示的なＭＲＡＭデバイスは、１つまたは複数の論理素子を有する共通の金属層間誘電体（ＩＭＤ：Ｉｎｔｅｒｌａｙｅｒ ｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃ）層において形成された磁気トンネル接合（ＭＴＪ）を含む。ＭＴＪは、下部ＩＭＤ層における下部金属線に接続され、上部ビアは上部ＩＭＤ層に接続される。ＭＴＪは、実質的に、共通のＩＭＤ層と下部ＩＭＤ層を分離するように構成された１つまたは複数の下部キャップ層と、共通のＩＭＤ層と上部ＩＭＤ層を分離するように構成された１つまたは複数の上部キャップ層との間に延在する。ＭＴＪは、上部ビアに接続するための上部電極を含むことができ、または小型デバイス技術のためにハードマスクを介して上部ビアに直接接続することができる。論理素子は、ビア、金属線、および半導体素子を含む。
別の例示的な実施形態は、１つまたは複数の論理素子を含む共通の金属層間誘電体（ＩＭＤ）層において磁気トンネル接合（ＭＴＪ）を形成する方法を対象とし、この方法は、下部ＩＭＤ層において下部金属線を形成するステップと、共通のＩＭＤ層と下部ＩＭＤ層を分離する１つまたは複数の下部キャップ層を形成するステップと、下部金属線に結合された下部電極コンタクトを形成するステップと、下部電極コンタクト上にＭＴＪを形成するステップと、共通のＩＭＤ層と上部ＩＭＤ層を分離する１つまたは複数の上部キャップ層を形成するステップと、１つまたは複数の上部キャップ層において上部ビアを形成するステップであって、上部ビアがＭＴＪに接続されており、ＭＴＪが、実質的に、１つまたは複数の下部キャップ層と１つまたは複数の上部キャップ層との間に延在する、ステップとを含む。
別の例示的な実施形態は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイスを対象とし、論理機能を実行するための１つまたは複数の手段を有する共通の絶縁手段で形成された磁気ストレージ手段を含み、磁気ストレージ手段は、下部絶縁手段における下部金属手段に接続され、上部スルー相互接続（ｔｈｒｏｕｇｈ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）手段は、上部絶縁手段に接続されており、ＭＴＪは、実質的に、共通の絶縁手段と下部絶縁手段を分離するための下部手段と、共通の絶縁手段と上部絶縁手段を分離するための１つまたは複数の上部手段との間に延在する。
また別の例示的な実施形態は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイスを形成する方法を対象とし、この方法は、下部ＩＭＤ層において下部金属線をパターニングするステップと、共通のＩＭＤ層から下部ＩＭＤ層を分離する１つまたは複数の下部キャップ層を形成するステップと、下部電極を形成し、下部電極穴を下部電極のための金属で埋めるために１つまたは複数の下部キャップ層において下部電極穴をパターニングするステップと、下部電極上に磁気トンネル接合（ＭＴＪ）を堆積させるステップと、ＭＴＪをパターニングするステップと、共通のＩＭＤ層を形成するために誘電体材料を堆積させ、ＭＴＪの上部に平坦化を実行するステップと、共通のＩＭＤ層において論理素子をパターニングし、堆積させるステップと、上部ＩＭＤ層から共通のＩＭＤ層を分離するための上部キャップ層を堆積させるステップと、上部キャップ層において上部ビアホールをパターニングし、ＭＴＪを上部ＩＭＤ層における上部金属線に接続するために上部ビアホールにおいて上部ビアを堆積させるステップとを含む。
添付の図面は、様々な実施形態の説明において助けとなるように与えられており、本発明の限定ではなく、実施形態の例示のみのために提供されている。
ＭＴＪ記憶素子を有する従来のＭＲＡＭ回路を示す図である。 Ｌｉの同時係属出願による、論理素子およびＭＲＡＭセルを含むメモリデバイスの断面図である。 デバイス技術の進歩に伴うデバイス寸法の傾向を示す図である。 例示的な実施形態による、論理プロセスと互換性を持つＭＲＡＭ統合のための例示的なメモリデバイス４００のバリエーションを示す図である。 例示的な実施形態による、論理プロセスと互換性を持つＭＲＡＭ統合のための例示的なメモリデバイス４００のバリエーションを示す図である。 例示的な実施形態による、論理プロセスと互換性を持つＭＲＡＭ統合のための例示的なメモリデバイス４００のバリエーションを示す図である。 例示的な実施形態による、論理プロセスと互換性を持つＭＲＡＭ統合のための例示的なメモリデバイス４００のバリエーションを示す図である。 例示的な実施形態による、論理プロセスと互換性を持つＭＲＡＭ統合のための例示的なメモリデバイス４００のバリエーションを示す図である。 例示的な実施形態による、論理プロセスと互換性を持つＭＲＡＭ統合のための例示的なメモリデバイス４００のバリエーションを示す図である。 例示的な実施形態による、論理プロセスと互換性を持つＭＲＡＭ統合のための例示的なメモリデバイス４００のバリエーションを示す図である。 例示的な実施形態による、論理プロセスと互換性を持つＭＲＡＭ統合のための例示的なメモリデバイス４００のバリエーションを示す図である。 例示的な実施形態による、論理プロセスと互換性を持つＭＲＡＭ統合のための例示的なメモリデバイス４００のバリエーションを示す図である。 例示的な実施形態による、論理プロセスと互換性を持つＭＲＡＭ統合のための例示的なメモリデバイス４００のバリエーションを示す図である。 例示的な実施形態による、論理プロセスと互換性を持つＭＲＡＭ統合のための例示的なメモリデバイス４００のバリエーションを示す図である。 例示的な実施形態による、論理プロセスと互換性を持つＭＲＡＭ統合のための例示的なメモリデバイス４００のバリエーションを示す図である。 実質的に図４Ａ〜図４Ｌにわたって見られるメモリデバイス４００のバリエーションのほとんどに対応する、メモリデバイス４００のＭＴＪ側のレイアウトの上面図を示す図である。 図４Ａ〜図４Ｌのメモリデバイス４００を形成する例示的なプロセスを詳述するフローチャートを示す図である。 例示的な実施形態による、論理プロセスと互換性を持つＭＲＡＭ統合のための例示的なメモリデバイス６００のバリエーションを示す図である。 例示的な実施形態による、論理プロセスと互換性を持つＭＲＡＭ統合のための例示的なメモリデバイス６００のバリエーションを示す図である。 例示的な実施形態による、論理プロセスと互換性を持つＭＲＡＭ統合のための例示的なメモリデバイス６００のバリエーションを示す図である。 例示的な実施形態による、論理プロセスと互換性を持つＭＲＡＭ統合のための例示的なメモリデバイス６００のバリエーションを示す図である。 例示的な実施形態による、論理プロセスと互換性を持つＭＲＡＭ統合のための例示的なメモリデバイス６００のバリエーションを示す図である。 例示的な実施形態による、論理プロセスと互換性を持つＭＲＡＭ統合のための例示的なメモリデバイス６００のバリエーションを示す図である。 例示的な実施形態による、論理プロセスと互換性を持つＭＲＡＭ統合のための例示的なメモリデバイス６００のバリエーションを示す図である。 例示的な実施形態による、論理プロセスと互換性を持つＭＲＡＭ統合のための例示的なメモリデバイス６００のバリエーションを示す図である。 実質的に図６Ａ〜図６Ｈにわたって見られるメモリデバイス６００のバリエーションのほとんどに対応する、メモリデバイス６００のＭＴＪ側のレイアウトの上面図を示す図である。 図６Ａ〜図６Ｈのメモリデバイス６００を形成する例示的なプロセスを詳述するフローチャートを示す図である。
様々な実施形態の態様が、以下の説明および特定の実施形態を対象とする関連する図面において、開示される。本発明の範囲から逸脱することなく、代替の実施形態を考案してもよい。さらに、様々な実施形態の関連する詳細を不明瞭にしないように、様々な実施形態のよく知られている要素については詳細に説明しないか、または省略する。
「例示的」という言葉は、「例、事例、または例示として役立つ」ことを意味するように本明細書において使用される。「例示的」として本明細書で説明するいかなる実施形態も、他の実施形態よりも好ましいまたは有利であると必ずしも解釈されるべきではない。同様に、「実施形態」という用語は、すべての実施形態が、論じられている特徴、利点、または動作モードを含むことを必要としない。
本明細書で使用する用語は、特定の実施形態を説明するためのものにすぎず、実施形態を限定するものではない。本明細書で使用する単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が別段に明確に示すのでなければ、複数形をも含むものとする。「含む、備える（ｃｏｍｐｒｉｓｅｓ）」、「含んでいる、備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書において使用されるときに、述べられた特徴、整数、ステップ、動作、要素、および／または構成要素の存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を排除しないことはさらに理解されよう。
例示的な実施形態は、ＭＲＡＭの設計および製造を対象とし、いくつかの態様では、より具体的には、高度なデバイス技術に例示的に適用可能なように、論理素子を含むＭＲＡＭまたはＭＴＪ素子の改良された統合を対象とする。言い換えれば、実施形態は、極めて小さい、および常に縮小する寸法（たとえば、２０ｎｍ、１６ｎｍ、１０ｎｍなど）を有する将来のデバイス技術と互換性を持つ、ＭＴＪ素子の設計およびレイアウトを含む。しかしながら、例示的な実施形態は、現在または将来の任意の特定のデバイス技術に限定されると解釈すべきではなく、一方、実施形態は、ＭＲＡＭ統合を含む統合された回路または半導体素子におけるスペースおよびエリアの改良された利用のための効率的なソリューションを表すことを理解されよう。
図３を参照すると、デバイス技術の進歩に伴うデバイス寸法の傾向が示される。図３の態様は、再度図２を参照して説明することができる。ＭＲＡＭ統合における様々な上記の構成要素の高さは、デバイス技術サイズの関数として示される。より具体的には、図２で説明したように、論理素子は、たとえば、共通の層ｘにおいて、ビアおよび金属の高さによって表される。典型的に、たとえば、共通のＩＭＤ層の高さ（たとえば、ＩＭＤｘの高さ、および加えて、下部キャップ１〜２の厚さ）は、層ｘの高さに対応するように考えられる。図３から、ビアおよび金属の高さを急速にスケーリングすることができることを探り出すことができる。たとえば４０／４５ｎｍおよび２８ｎｍなど、現在の技術において、ＩＭＤの高さは、それぞれ約２８００ｎｍおよび１７００ｎｍであり、図２に示されるものなど、ＭＲＡＭ統合構造に適応するための十分な余地を可能にする。しかしながら、技術が進むにつれて、ビアおよび金属線の高さは、劇的に低下し、それに対応して、ＩＭＤ層の高さも低下する必要がある。たとえば、２０／１６ｎｍの技術では、６５０Ａのビア高さ、および１０ｎｍの技術では、４００Ａのビア高さが可能である。それに対応して、２０／１６ｎｍの技術では、図２のＩＭＤｘのＩＭＤ高さは（下部キャップ１〜２の厚さに加えて）、約１３５０Ａに限定され、これは、たとえば、図２に示したように、ＭＴＪ２０２の構成では、その接触する金属線Ｍｘとともに、ＭＴＪビットセルに適応するためのごくわずかな余地を残す。さらに、キャップ層の厚さは、ＩＭＤｘ層における論理よりもゆっくりスケーリングする。デバイスサイズを縮小することに関連したこれらの問題は、たとえば、ＩＭＤｘ層の高さが８００Ａに制限される、１０ｎｍなどの技術では、非常に厳しいことがわかる。
したがって、例示的な実施形態は、論理側におけるビアおよび金属線の高さにおけるスケーリングに一致するＭＴＪ側の要素の設計の改良を含む。いくつかの場合には、上部キャップ層および下部キャップ層の数に対応するパラメータ、キャップ層の位置決めおよび厚さ、下部電極ＢＥの位置決めおよび厚さ、ＭＴＪ上部電極ＴＥ、ならびに／またはハードマスク（ＨＭ）などは、以下でさらに説明するように、技術的進歩の要求に合うように適切に設計することができる。いくつかの実施形態では、共通のＩＭＤ層における１つまたは複数の論理素子は、共通のＩＭＤ層において形成されたビアおよび金属線の結合された高さが、例示的なＭＴＪおよび下部電極コンタクトの結合された高さに一致するように形成される。
次に図４Ａ〜図４Ｌを参照すると、デバイスサイズを縮小するためにロバストな論理プロセスとのＭＲＡＭの例示的な統合のために、そのバリエーションとともに第１の実施形態が表されている。より具体的には、これらの図には、メモリデバイス４００の様々な態様が示されている。例示的な実施形態の特徴的な態様の説明の整合性および容易さのために、図４Ａ〜図４Ｌは、Ｌｉの実施形態に関連する図２の上述したメモリデバイス２００のものと類似の例示的な特徴および名称を採用する。より具体的には、類似の特徴には類似の参照番号が付けられ、一方、特徴的な態様は、異なってラベルを付けられる。
図２と図４Ａ〜図４Ｌとの間の共通性に関して、図４Ａ〜図４Ｌにおいて、ＭＲＡＭ素子、または磁気ストレージ手段、またはＭＴＪ素子、互換性を持つ論理素子、または論理プロセスの統合を示すために、「論理」側の下に示される構成要素のセット、および「ＭＴＪ」側の下に示される構成要素の別のセットを含むメモリデバイス４００が示される。前記のように、ＩＭＤ層、ＩＭＤｘ−１、ＩＭＤｘ、およびＩＭＤｘ＋１として示される誘電体または絶縁手段を含む３つの層ｘ−１、ｘ、およびｘ＋１が示される。一般に、これらの層に属する構成要素は、構成要素が属する層を識別する適切な接尾辞でラベルが付けられている。たとえば、論理側には、スルー相互接続手段、またはビアＶ’ｘ＋１およびＶ’ｘ、ならびに金属線Ｍ’ｘおよびＭ’ｘ−１が示されている。論理側は、他の半導体素子を含むこともできるが、明快のために、これらは示されていない。一方、ＭＴＪ側には、ビアＶｘ＋１および金属線Ｍｘ−１が示されている。ＩＭＤｘ−１層とＩＭＤｘ層を分離するための２つの手段は、図４Ａ〜図４Ｌには、ＩＭＤｘ−１層とＩＭＤｘ層を分離するための下部キャップ層、“ｂｏｔｔｏｍ−ｃａｐ１”および“ｂｏｔｔｏｍ−ｃａｐ２”として示される。ＩＭＤ層は、論理側およびＭＴＪ側に共通である。一般に、「共通のＩＭＤ層」の言及は、ＭＴＪが形成されるＩＭＤｘ層に向けられる。
図２と比較して、ＩＭＤｘ層とＩＭＤｘ＋１層を分離するための１つの手段のみが上部キャップ層として示されており、これは、図４Ａ〜図４ＬにおいてＩＭＤｘ層とＩＭＤｘ＋１層を分離するものとして示されており、それによって、第２の上部キャップ層によって取られるスペースは、回避することができる。２つの下部キャップ層は、以下でさらに説明するように、ＭＴＪ素子の形成に安定性を提供するために、図４Ａ〜図４Ｌにおいて表される実施形態において依然として使用されてもよい。前記のように、図４Ａ〜図４Ｌは、たとえば、共通のＩＭＤｘ層またはｔｏｐ−ｃａｐおよびｂｏｔｔｏｍ−ｃａｐ１〜２の間の分離を含む層ｘの高さが、デバイスサイズの縮小に対応するために低下される（たとえば、２０ｎｍ、１６ｎｍ、１０ｎｍ、技術）ケースに適用可能である。したがって、図２と比較して、例示的な態様（しかし、限定としてではなく）の説明のために、ｘ層の高さまたは上部および下部のキャップ層の間の分離が著しく低下される（たとえば、例示的な実施形態が有利に適用されてもよい、デバイスサイズの縮小に関連する高度なデバイス技術に比例して）と仮定されてもよい。
次に、顕著な特徴のいくつかに関して、図４Ａ〜図４Ｌは、ＭＴＪビットセル構造のバリエーションを示し、ここにおいて、ＴＥ４０４およびＢＥ４０６とともに、ＭＴＪ４０２は、実質的に下部キャップ層と上部キャップ層との間に延在する。言い換えれば、Ｌｉのメモリデバイス２００とは対照的に、メモリデバイス４００は、ＭＴＪ４０２に接続されている金属線（たとえば、図２のＭｘ）を犠牲にする。代わりに、ＴＥ４０４は、層ｘ＋１における接続を形成するためにビアＶｘ＋１に直接接続され、したがって、共通のＩＭＤｘ層において利用可能な低下した高さでのＭＴＪ４０２の形成のためにより多くの余地を作る。
加えて、Ｌｉのメモリデバイス２００とは対照的に、図４Ａ〜図４Ｌのメモリデバイス４００は、それらをＭＴＪ４０２の本体に整合させることによって、ＢＥ４０６およびＴＥ４０４の水平または表面積を低下させてもよい。実質的に図４Ａ〜図４Ｌにわたって見られるメモリデバイス４００のバリエーションのほとんどに対応する、メモリデバイス４００のＭＴＪ側のレイアウトの上面図を示す図４Ｍを参照すると、この整合を理解することができる。（円形の水平面エリアを有してもよい）ＭＴＪ４０２のＭＴＪスタックは、ビアＶｘ＋１に結合するＴＥ４０４に整合され、またはその中央に配置される。一方、ＭＴＪ４０２は、ＢＥ４０６に結合され、これは、ＢＥコンタクトを介してＭｘ−１に結合される（この図には図示せず）。図４Ｍの上面図からわかるように、ＢＥ４０６の水平面エリアは、以下でさらに説明するように、図４Ａ〜図４Ｌにわたって変わり得る。
図をさらに詳細に参照して、図４Ａは、基本的な構造的詳細を提供し、そのバリエーションは、図４Ｂ〜図４Ｌの残りの図にわたって見られる。図４Ａは、たとえば、フリー層４０２ｆ、バリア層４０２ｂ、およびピン止め層４０２ｃを含む、ＭＴＪスタックを含むＭＴＪ４０２を示し、ここにおいて、ＭＴＪスタックは、ＴＥ４０４およびＢＥ４０６の中央に配置される。ＩＭＤｘ−１層における金属Ｍｘ−１に対する下部コンタクトは、示されるように、ＢＥコンタクト４１２を介して形成することができる（代替的に、ＢＥコンタクト４１２は、ビアによって形成されてもよい）。ＢＥコンタクト４１２は、（表されるように）ＢＥ４０６よりも小さい水平面エリアのものとすることができ、したがって、ＢＥコンタクト４１２の形成のために堆積される金属の量を節約することができるが、これは、必要条件ではなく、ＢＥコンタクト４１２は、任意の適切なサイズから形成されてもよい。ＭＴＪ４０２の本体は、保護カバーサイドキャップ４０８によってカバーされてもよい。さらに、ハードマスクＨＭ４１０（たとえば、ＭＴＪスタックを保護し、ＭＴＪ４０２をＴＥ４０４に電気的に結合するために導電性材料でできている）も存在していてもよい。図４Ｂおよび図４Ｃは、図４Ａの代替を表し、いくつかの態様において、上記の図４Ａの構造に達することに関係してもよい中間構造を含む。さらなる詳細では、図４Ｂにおいて、ＴＥ４０４、ＢＥ４０６、ならびに拡張されたピン止め層４０２ｐＡｂを含む、全ＭＴＪ構造を保護し、それを囲む側壁を形成する保護サイドキャップ４１４Ａｂを形成することができる。図４Ｃにおいて、保護サイドキャップ４１４Ａｃは、さらに、拡張されたピン止め層４０２ｐＡｃ上に形成される拡張されたバリア層４０２ｂＡｃをカバーする。保護サイドキャップ４１４Ａｂおよび４１４Ａｃは、以下で図５に関してさらに説明される、２ステップパターニングプロセスの間に図４Ａ〜図４Ｃに示されるＭＴＪ４０２のバリエーションを保護することができる。このようにして、ＭＴＪ側における要素は、それらが共通のＩＭＤｘ層の低下した高さ内で適応され得、論理側の統合との互換性を持ったままであり得るように設計することができる。
次に、図４Ｄ〜図４Ｆを参照しながら、図４Ａのメモリデバイス４００のバリエーションについて説明する。図４Ｄにおいて、ＢＥ４０６Ｂの水平面エリアは低減されてもよく、サイドキャップ４０８Ｂは、適切に調整されてもよい。図４Ｅにおいて、ＭＴＪ４０２のピン止め層は拡大されてもよく、サイドキャップ４０８Ｃは、より広いピン止め層をカバーするように成形することができ、ＢＥ４０６Ｃの水平面エリアも適切に増加または拡大することができる。サイドキャップ４０８Ｃの水平セグメントは、図４Ｆのサイドキャップ４０８Ｄにおいて削除される。
次に、図４Ｇ〜図４Ｌに関して、下部金属線Ｍ’ｘ−１およびＭｘ−１は、ｂｏｔｔｏｍ−ｃａｐ１を介して突出するように形成される。このようにして、ＭＴＪ側では、ＢＥコンタクト４１２Ｅの幅は縮小することができ、下位層ｘ−１における金属線Ｍｘ−１を、ＭＴＪ４０２のより近くにすることができる。この場合もまた、図４Ａのように、図４Ｇは、基本構造を表し、一方、図４Ｈおよび図４Ｉは、図４Ｇの代替を表し、これは、いくつかの態様では、図４Ｇの構造に達することに関係してもよい中間構造を含む。より具体的には、図４Ｇにおいて、ＢＥ４０６Ｅは、ＢＥコンタクト４１２Ｅを介して金属線Ｍｘ−１に接続され、ここにおいて、ＢＥコンタクト４１２Ｅは、ビアスルーｂｏｔｔｏｍ−ｃａｐ２として働く。この構成は、ｘ層におけるある余地を取り除く、または下部および上部のキャップ層の間の追加の分離を作ることができるので、ＨＭ４１０Ｅは、伸張され、またはＭＴＪ４０２をＴＥ４０４に結合するための追加の高さで形成されてもよい。それに対応して、ＨＭ４１０Ｅの追加の高さとともに、ＭＴＪ４０２を保護するために、サイドキャップ４０８Ｅは、拡大され得る。図４Ｈにおいて、ＴＥ４０４、ＢＥ４０６Ｅ、ならびに拡張されたピン止め層４０２ｐＥｂを含む、図４Ｇの全ＭＴＪ構造を保護し、その上に側壁を形成する保護サイドキャップ４１４Ｅｂを形成することができる。図４Ｉにおいて、保護サイドキャップ４１４Ｅｃは、さらに、拡張されたピン止め層４０２ｐＥｃ上に形成される拡張されたバリア層４０２ｂＥｃをカバーする。保護サイドキャップ４１４Ｅｂおよび４１４Ｅｃは、以下で図５に関してさらに説明される、２ステップパターニングプロセスの間に図４Ｇ〜図４Ｉに示されるＭＴＪ４０２のバリエーションを保護することができる。
図４Ｊにおいて、ＢＥ４０６Ｆの水平面エリアは低減され、図４ＧにおけるＢＥ４０６Ｅ上に形成されたその水平セグメントを削除するように、サイドキャップ４０８Ｆは対応して変更される。図４Ｋにおいて、ＭＴＪ４０２のピン止め層は拡大され、ＢＥ４０６Ｇの水平面エリアは増加し、サイドキャップ４０８Ｇは、適切に成形される。図４Ｋと比較して、ＢＥ４０６Ｈの水平面エリアは低減され、サイドキャップ４０８Ｈは、図４Ｌにおいて対応して調整される。
再び図４Ｍを参照すると、前述のように、実質的に図４Ａ〜図４Ｌにわたって見られるメモリデバイス４００のバリエーションのほとんどに対応する、メモリデバイス４００のＭＴＪ側のレイアウトの上面図が示される。さらに詳細には、表されるように、ＩＭＤｘ−１層における金属Ｍｘ−１は、大きい矩形領域であることが示され、これは、この上面図における下部のほとんどの層と見なされるものとする。この金属Ｍｘ−１層の上部に、上面図における矩形寸法のＢＥ４０６が形成される。ＭＴＪ４０２として表されるＭＴＪスタックは、ＢＥ４０６の上部に形成される、従来の円柱または円形／楕円形状で上面図に示される。ＴＥ４０４は、ＭＴＪ４０２の上部に形成され、ビアＶｘ＋１は、ＭＴＪ４０２を上部ＩＭＤｘ＋１層に接続するためにＴＥ４０４に接続されており、これは、たとえばＭｘ＋１（図示せず）など、金属線を含んでもよい。図４Ｍに示される素子の相対的な寸法は、例示的な実施形態の説明のためのものにすぎず、これらの相対的な寸法および形状は、限定的なものと解釈すべきではないことを理解されよう。
次に図５を参照すると、メモリデバイス４００を形成する例示的なプロセスを詳述するフローチャートが示されている。フローチャートは、以下のプロセスを含む。層ｘ−１におけるＩＭＤｘ−１の金属線Ｍｘ−１（ならびに、論理側の金属線Ｍ’ｘ−１）がパターニングされる−ブロック５０２、次に層ｘにおける絶縁下部キャップ層ｂｏｔｔｏｍ−ｃａｐ１および２を堆積させることができる−ブロック５０４、ＢＥコンタクト（たとえば、ＢＥコンタクト４１２Ｅ）のための余地を作るために、下部キャップ層がパターニングされ、ＢＥコンタクトを形成するために金属が堆積され、化学機械ポリッシング（ＣＭＰ）がＭＴＪ層の堆積前に実行される−ブロック５０６、いくつかの態様では、次いで薄いＢＥ層（明示的に図示せず）が堆積され、短いＣＭＰが実行され、その後、ＢＥ（たとえば、ＢＥ４０４）およびＭＴＪ層またはＭＴＪスタック（たとえば、ピン止め層、バリア層、フリー層、およびＨＭ４１０を含むＭＴＪ４０２）が薄いＢＥ層の上に堆積される−ブロック５０８、ＭＴＪ層（または、いくつかの態様では、たとえば、ＭＴＪ４０２の４０２ｆなど、フリー層）がパターニングされ、サイドキャップ層（たとえば、サイドキャップ４０８）が堆積され、その後、マスクまたはスペーサを使用して、またはＴＥマスクによって、ピン止め層（たとえば、ピン止め層４０２ｐ）およびＢＥがパターニングされる−ブロック５１０、共通のＩＭＤｘが層ｘにおけるＭＴＪ側と論理側との間の領域に堆積され、ＭＴＪの上部において平坦化が実行される−ブロック５１２、ＴＥ（たとえば、ＴＥ４０４）がＭＴＪスタック上に堆積され、ＴＥがパターニングされ、ここにおいて、随意に、（たとえば、図４Ａ〜図４Ｃ、図４Ｇ〜図４Ｉに従って）保護サイドキャップを含むツーステップＭＴＪエッチングに従って、ＭＴＪスタックまたはピン止め層ＢＥ層がパターニングされる−ブロック５１４、層ｘのオープン領域を充填するために、誘電体ＩＭＤｘが再度堆積され、その後、ＩＭＤｘ層の平坦化のために、ＩＭＤ ＣＭＰプロセスを使用することができる−ブロック５１６、ｂｏｔｔｏｍ−ｃａｐ１および２がパターニングされ、論理側のためのビアＶ’ｘがｂｏｔｔｏｍ−ｃａｐ１および２を介して作られ、ＭＴＪ側にパターニングしないように注意しながら、層ｘにおける論理側のための金属線Ｍ’ｘ／ビアＶ’ｘを堆積させることができる−ブロック５１８、ＭＴＪ側上のＴＥ上、および論理側の金属線Ｍ’ｘにｔｏｐ−ｃａｐ１を堆積させることができる−ブロック５２０、ＴＥに接続するために、ＭＴＪ側にビアＶｘ＋１を形成し、論理側に金属線Ｍ’ｘに接続するためのＶ’ｘ＋１を形成するためにｔｏｐ−ｃａｐがパターニングされる−ブロック５２２。
図５の上記のプロセスにおいて、図４Ａ〜図４Ｌに従って製作されるメモリデバイスの場合、３つのマスクが必要とされる場合があり、第１のマスクは、ブロック５０６〜５０８に記載される、ＢＥコンタクト形成のためのものであり、第２のマスクは、ブロック５０８〜５１０に記載される、ＭＴＪスタックの形成のためのものであり、第３のマスクは、ブロック５１４に記載される、ＭＴＪの上部とのＴＥ接続の形成のためのものである。メモリデバイス４００が論理プロセス（たとえば、ブロック５０２〜５０４および５１８〜５２２）と完全に互換性を持つことがわかる。
次に図６Ａ〜図６Ｈを参照すると、デバイスサイズを縮小するためにロバストな論理プロセスとのＭＲＡＭの例示的な統合のために、そのバリエーションとともに第２の実施形態が表されている。より具体的には、これらの図には、メモリデバイス６００の様々な態様が示されている。例示的な実施形態の特徴的な態様の説明の整合性および容易さのために、図６Ａ〜図６Ｌは、図２の上述したメモリデバイス２００および図４Ａ〜図４Ｌのデバイス４００のものと類似の例示的な特徴および名称を採用する。より具体的には、類似の特徴には類似の参照番号が付けられ、一方、はっきり区別できる態様は、異なってラベルを付けられる。簡潔のために、一般の態様の詳細な説明は、本明細書では繰り返さない。
簡単に言えば、図２および図４Ａ〜図４Ｌのように、図６Ａ〜図６Ｈにおいて、ＭＲＡＭまたはＭＴＪ素子の論理プロセスとの統合を示すために、「論理」側の下に示される構成要素のセット、および「ＭＴＪ」側の下に示される構成要素の別のセットを含むメモリデバイス６００が示される。前記のように、共通のＩＭＤ層、ＩＭＤｘ−１、ＩＭＤｘ、およびＩＭＤｘ＋１を含む３つの層ｘ−１、ｘ、およびｘ＋１、ならびに３つの層に属する構成要素は、構成要素が属する層を識別する適切な接尾辞でラベルが付けられている。たとえば、論理側には、ビアＶ’ｘ＋１およびＶ’ｘ、ならびに金属線Ｍ’ｘおよびＭ’ｘ−１が示されている。一方、ＭＴＪ側には、ビアＶｘ＋１および金属線Ｍｘ−１が示されている。ＩＭＤｘ−１層とＩＭＤｘ層を分離するために、２つの下部キャップ層、ｂｏｔｔｏｍ−ｃａｐ１および２が示されており、１つの上部キャップ層、ｔｏｐ−ｃａｐは、ＩＭＤｘ層とＩＭＤｘ＋１層を分離するものとして示されている。図４Ａ〜図４Ｌのケースのように、図６Ａ〜図６Ｈも、たとえば、図２と比較して、共通のＩＭＤｘ層またはｔｏｐ−ｃａｐおよびｂｏｔｔｏｍ−ｃａｐ１〜２の間の分離を含む層ｘの高さが、デバイスサイズの縮小に対応するために低下される（たとえば、２０ｎｍ、１６ｎｍ、１０ｎｍ、技術）態様を表す。
一方、メモリデバイス６００および４００の違いに関して、図６Ａ〜図６Ｈは、一般に、ＭＴＪビットセル構造上の上部電極（ＴＥ）形成を犠牲にする実施形態に関係し、したがって、ＭＴＪ側の要素の統合のためのより多くの余地を作る。別々のＴＥを形成する代わりに、メモリデバイス６００は、層ｘ＋１におけるＩＭＤｘ＋１層に接続する、ビアＶｘ＋１に接続するために、例示的なＭＴＪスタックにすでに存在する導電性のハードマスク（ＨＭ）を利用する。したがって、いくつかの非限定的な態様において、メモリデバイス６００は、メモリデバイス４００よりもさらに進歩した（すなわち、さらに少ない高さをＭＴＪ側の統合に提供する）デバイス技術に適用できると考えられてもよいが、これは必須ではなく、メモリデバイス４００も特定のＭＲＡＭ統合の効果に適用可能であり得る場合であっても、メモリデバイス６００は、設計選択の問題として選択されてもよい。
より具体的には、図６Ａ〜図６Ｈは、ＭＴＪ６０２が、仲介のＴＥなしに、層ｘにおいてＭＴＪ側上のビアＶｘ＋１に直接接続されるＨＭ６１０を含む、メモリデバイス６００のバリエーションを示す。図６Ａ〜図６Ｈの残りの態様は、実質的に図４Ａ〜図４Ｌであり、以下のセクションでさらに詳細に説明する。図４Ａ〜図４Ｌのメモリデバイス４００と同様に、図６Ａ〜図６Ｈのメモリデバイス６００は、ＢＥ６０６をＭＴＪ６０２の本体に整合させることによって、ＢＥ６０６の水平または表面積を低下させてもよい。実質的に図６Ａ〜図６Ｈにわたって見られるメモリデバイス６００のバリエーションのほとんどに対応する、メモリデバイス６００のＭＴＪ側のレイアウトの上面図を示す図６Ｉを参照すると、この整合を理解することができる。（円形の水平面エリアを有してもよい）ＭＴＪ６０２のＭＴＪスタックは、ビアＶｘ＋１に整合され、またはその中央に配置され、ＨＭ６１０を介してビアＶｘ＋１に結合される（この図には図示せず）。一方、前述のように、ＭＴＪ６０２は、ＢＥ６０６に結合され、これは、ＢＥコンタクトを介してＭｘ−１に結合される（この図には図示せず）。図６Ｉの上面図からわかるように、ＢＥ６０６の水平面エリアは、以下でさらに説明するように、図６Ａ〜図６Ｈにわたって変わり得る。
図６Ａをさらに詳細に参照すると、たとえば、ＭＴＪ６０２は、ＭＴＪスタックを形成し、ＢＥ６０６の中央に配置されるか、それに整合されるフリー層、バリア層、およびピン止め層を含む。ＩＭＤｘ−１層における金属Ｍｘ−１に対する下部コンタクトは、示されるように、ＢＥコンタクト６１２を介して形成することができる（代替的に、ＢＥコンタクト６１２は、ビアによって形成されてもよい）。ＢＥコンタクト６１２は、（表されるように）ＢＥ６０６よりも小さい水平面エリアのものとすることができ、したがって、ＢＥコンタクト６１２の形成のために堆積される金属の量を節約することができるが、これは、必要条件ではなく、ＢＥコンタクト６１２は、任意の適切なサイズから形成されてもよい。ＭＴＪ６０２の本体は、保護カバーサイドキャップ４０８などによってカバーされてもよい。すでに述べたように、ＨＭ６１０（たとえば、ＭＴＪスタックを保護するために、導電性材料でできている）は、層ｘにおけるＭＴＪ６０２を、たとえば、層ｘ＋１における金属線Ｍｘ＋１（図示せず）などの要素に接続するためにビアＶｘ＋１に電気的に結合される。わかるように、メモリデバイス６００も、論理プロセスと互換性を持つＭＲＡＭ統合の要件を満たし、ここにおいて、ＭＴＪ側の要素は、それらが共通のＩＭＤｘ層の低下した高さ内で適応できるように設計される。
次に、図６Ｂ〜図６Ｄを参照しながら、図６Ａのメモリデバイス６００のバリエーションについて説明する。図６Ｂにおいて、ＢＥ６０６Ｂの水平面エリアは低減されてもよく、サイドキャップ６０８Ｂは、適切に調整されてもよい。図６Ｃにおいて、ＭＴＪ６０２のピン止め層は拡大されてもよく、サイドキャップ６０８Ｃは、より広いピン止め層をカバーするように成形することができ、ＢＥ６０６Ｃの水平面エリアも適切に増加または拡大することができる。サイドキャップ６０８Ｃの水平セグメントは、図６Ｄのサイドキャップ６０８Ｄにおいて削除される。
次に、図６Ｅ〜図６Ｈに関して、図４Ｇ〜図４Ｌに表された実施形態と同様に、下部金属線Ｍ’ｘ−１およびＭｘ−１は、ｂｏｔｔｏｍ−ｃａｐ１を介して突出するように形成される。このようにして、ＭＴＪ側では、ＢＥコンタクト６１２Ｅの幅は縮小することができ、下位層ｘ−１における金属線Ｍｘ−１を、ＭＴＪ６０２のより近くにすることができる。より具体的には、図６Ｅにおいて、ＢＥ６０６Ｅは、ＢＥコンタクト６１２Ｅを介して金属線Ｍｘ−１に接続され、ここにおいて、ＢＥコンタクト６１２Ｅは、ビアスルーｂｏｔｔｏｍ−ｃａｐ２として働く。この構成は、ｘ層におけるある余地を取り除く、または下部および上部のキャップ層の間の追加の分離を作ることができるので、ＨＭ６１０Ｅは、伸張され、またはＭＴＪ６０２をビアＶｘ＋１に結合するための追加の高さで形成されてもよい。それに対応して、ＨＭ６１０Ｅの追加の高さとともに、ＭＴＪ６０２を保護するために、サイドキャップ６０８Ｅは、拡大され得る。図６Ｆにおいて、ＢＥ６０６Ｆの水平面エリアは低減され、図６ＥにおけるＢＥ６０６Ｅ上に形成されたその水平セグメントを削除するように、サイドキャップ６０８Ｆは対応して変更される。図６Ｇにおいて、ＭＴＪ６０２のピン止め層は拡大され、ＢＥ６０６Ｇの水平面エリアは増加し、サイドキャップ６０８Ｇは、適切に成形される。図６Ｇと比較して、ＢＥ６０６Ｈの水平面エリアは低減され、サイドキャップ６０８Ｈは、対応して調整される。
次に図７を参照すると、メモリデバイス６００を形成する例示的なプロセスを詳述するフローチャートが示されている。フローチャートは、以下のプロセスを含む。層ｘ−１におけるＩＭＤｘ−１の金属線Ｍｘ−１（ならびに、論理側の金属線Ｍ’ｘ−１）がパターニングされる−ブロック７０２、次に層ｘにおける絶縁下部キャップ層ｂｏｔｔｏｍ−ｃａｐ１および２を堆積させることができる−ブロック７０４、ＢＥコンタクト（たとえば、ＢＥコンタクト６１２）のための余地を作るために、下部キャップ層がパターニングされ、次いで、ＢＥコンタクトのための金属が充填され、化学機械ポリッシング（ＣＭＰ）が実行される−ブロック７０６、次いで薄いＢＥ層または膜が堆積され、短いＣＭＰが実行され、その後、ＢＥ（たとえば、ＢＥ６０４）およびＭＴＪ層またはＭＴＪスタック（たとえば、ピン止め層、バリア層、フリー層、およびＨＭ６１０を含むＭＴＪ６０２）が薄いＢＥ層の上に堆積される−ブロック７０８、ＭＴＪ層がパターニングされ、サイドキャップ層（たとえば、サイドキャップ６０８）が堆積され、マスクまたはスペーサを使用してＢＥがパターニングされる−ブロック７１０、共通のＩＭＤｘが層ｘにおけるＭＴＪ側と論理側との間の領域に堆積され、ＭＴＪの上部において平坦化が実行される−ブロック７１２、ｂｏｔｔｏｍ−ｃａｐ１および２がパターニングされ、論理側のためのビアＶ’ｘがｂｏｔｔｏｍ−ｃａｐ１および２を介して作られ、ＭＴＪ側にパターニングしないように注意しながら、層ｘにおける論理側のための金属線Ｍ’ｘを堆積させることができる−ブロック７１４、ＭＴＪ側上のハードマスク（たとえばＨＭ６１０）上、および論理側の金属線Ｍ’ｘにｔｏｐ−ｃａｐ１を堆積させることができる−ブロック７１６、ＨＭに接続するために、ＭＴＪ側にビアＶｘ＋１を形成し、論理側に金属線Ｍ’ｘに接続するためのＶ’ｘ＋１を形成するためにｔｏｐ−ｃａｐ１がパターニングされる−ブロック７１８。
図４Ａ〜図４Ｌによるメモリデバイス４００の形成のための図５に記載されているプロセスとは対照的に、より少しのステップが、図６Ａ〜図６Ｈによるメモリデバイス６００の形成のための図７の上記のプロセスに関与していることがわかる。これは、ＴＥの形成に関係するステップが、図７のプロセスに必要とされないからである。それに対応して、図７のプロセスに使用されるマスクの数も、図５に関して記載されたものよりも少ない。
さらなる詳細では、図７のプロセスについて、図６Ａ〜図６Ｈに従って製作されるメモリデバイス６００の場合、２つのマスクのみが必要とされる場合があり、ここにおいて、第１のマスクは、ブロック７０６〜７０８に記載されたＢＥコンタクトの形成のためのものであり、第２のマスクは、ブロック７０８〜７１０に記載されたＭＴＪスタックの形成のためのものである。メモリデバイス６００も論理プロセス（たとえば、ブロック７０２〜７０４および７１４〜７１８）と完全に互換性を持つことがわかる。
情報および信号が、多種多様な異なる技術および技法のいずれかを用いて表される場合があることが当業者には理解されよう。たとえば、上記の説明全体にわたって参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表されてもよい。
さらに、本明細書において開示された実施形態に関連して説明した種々の例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップを、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実現してもよいことが当業者には理解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップは、概してそれらの機能に関してこれまで説明されてきた。そのような機能が、ハードウェアとして実装されるかソフトウェアとして実装されるかは、具体的な適用例と、システム全体に課せられる設計制約とによって決まる。当業者は、説明された機能を各々の特定の応用分野について様々な方式で実装してもよいが、そのような実装判断は、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。
本明細書で開示した実施形態に関して説明した方法、シーケンス、および／またはアルゴリズムは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、またはその２つの組合せにおいて直接具現化されてもよい。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野において知られている任意の他の形の記憶媒体中に存在してもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替的に、記憶媒体はプロセッサと一体化されてもよい。
したがって、本発明の一実施形態は、デバイスサイズの縮小に関する将来のデバイス技術のために互換性を持ち、ロバストな、論理プロセスとのＭＲＡＭ統合のための方法を具現化するコンピュータ可読媒体を含み得る。したがって、本発明は図示の例に限定されず、本明細書で説明する機能を実行するためのあらゆる手段が、本発明の実施形態に含まれる。
上記の開示は本発明の例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、本明細書において様々な変更および修正を加えることができることに留意されたい。本明細書で説明する本発明の実施形態による方法クレームの機能、ステップ、および／または動作は、任意の特定の順序で実行される必要はない。さらに、本発明の要素は、単数形で説明または請求される場合があるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。
１００ 従来のＳＴＴ−ＭＲＡＭビットセル
１０１ トランジスタ
１０２ ビット線
１０３ ワード線
１０４ ソース線
１０５ 磁気トンネル接合（ＭＴＪ）記憶素子
１０６ 読取り／書込み回路
１０７ ビット線基準
１０８ センス増幅器
１２０ フリー層
１２２ 絶縁トンネルバリア層
１２４ ピン止め層
２００ メモリデバイス
２０２ ビットセルＭＴＪ
２０４ 上部電極（ＴＥ）
２０６ 下部電極（ＢＥ）
４００ メモリデバイス
４０２ ＭＴＪ
４０２ｂ バリア層
４０２ｃ ピン止め層
４０２ｆ フリー層
４０２ｐＡｂ 拡張されたピン止め層
４０２ｐＡｃ 拡張されたピン止め層
４０４ ＴＥ
４０６ ＢＥ
４０８ サイドキャップ
４１０ ハードマスクＨＭ
４１２ ＢＥコンタクト
４１４Ａｂ 保護サイドキャップ
４１４Ａｃ 保護サイドキャップ
６００ メモリデバイス
６０２ ＭＴＪ
６０４ ＢＥ
６０６ ＢＥ
６０８ サイドキャップ
６１０ ＨＭ
６１２ ＢＥコンタクト

Claims (13)

  1. 磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）であって、
    １つまたは複数の論理素子を有する共通の金属層間誘電体（ＩＭＤ）層において形成された磁気トンネル接合（ＭＴＪ）であって、前記ＭＴＪはハードマスクを含み、前記ハードマスクは上部電極に直接接続されている、磁気トンネル接合（ＭＴＪ）を含み、
    前記ＭＴＪが下部ＩＭＤ層における下部金属線に接続され、上部ビアが上部ＩＭＤ層に接続され、前記ＭＴＪは前記上部電極を介して直接上部ビアに接続されており、
    前記ＭＴＪは、前記共通のＩＭＤ層と前記下部ＩＭＤ層を分離するように構成された１つまたは複数の下部キャップ層であって、少なくとも１つの下部キャップ層が前記共通のＩＭＤ層に当接し、少なくとも１つの下部キャップ層が前記下部ＩＭＤ層に当接する、１つまたは複数の下部キャップ層と、前記共通のＩＭＤ層と前記上部ＩＭＤ層を分離するように構成された１つまたは複数の上部キャップ層との間に延在し、
    前記上部電極が、前記１つまたは複数の上部キャップ層に当接し、
    前記上部電極が、前記ＭＴＪと前記上部キャップ層とを分離するように、前記ＭＴＪと前記上部キャップ層との間に介在する、
    磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）。
  2. 前記ＭＴＪがフリー層と、バリア層と、ピン止め層とをさらに含む、請求項１に記載のＭＲＡＭ。
  3. 前記共通のＩＭＤ層と前記下部ＩＭＤ層を分離するように構成された２つの下部キャップ層を含み、前記ＭＴＪの下部電極が、下部電極コンタクトを介して前記下部金属線に接続され、前記下部電極コンタクトが、前記２つの下部キャップ層のうちの１つのみを通って延在する、請求項１に記載のＭＲＡＭ。
  4. 前記共通のＩＭＤ層と前記下部ＩＭＤ層を分離するように構成された２つの下部キャップ層を含み、前記ＭＴＪの下部電極が、下部電極コンタクトを介して前記下部金属線に接続され、前記下部電極コンタクトが、前記２つの下部キャップ層の両方を通って延在する、請求項１に記載のＭＲＡＭ。
  5. 前記共通のＩＭＤ層と前記下部ＩＭＤ層を分離するように構成された２つの下部キャップ層を含み、前記ＭＴＪの下部電極が、下部電極コンタクトを介して前記下部金属線に接続され、前記下部電極コンタクトが、前記２つの下部キャップ層のうちの１つのみを通って延在する、請求項１に記載のＭＲＡＭ。
  6. 前記論理素子が、前記共通のＩＭＤ層において形成されたビアおよび金属線のうちの１つまたは複数を含む、請求項１に記載のＭＲＡＭ。
  7. 前記ＭＴＪを囲むように構成された保護サイドキャップをさらに含む、請求項１に記載のＭＲＡＭ。
  8. １つまたは複数の論理素子を含む共通の金属層間誘電体（ＩＭＤ）層において磁気トンネル接合（ＭＴＪ）を形成する方法であって、
    下部ＩＭＤ層において下部金属線を形成するステップと、
    前記共通のＩＭＤ層と前記下部ＩＭＤ層を分離する１つまたは複数の下部キャップ層を形成するステップであって、少なくとも１つの下部キャップ層が前記下部ＩＭＤ層に当接し、少なくとも１つの下部キャップ層が前記共通のＩＭＤ層に当接する、ステップと、
    前記下部金属線に結合された下部電極コンタクトを形成するステップと、
    前記下部電極コンタクト上に前記ＭＴＪを形成するステップであって、ハードマスクを形成することを含む、前記ＭＴＪを形成するステップと、
    前記ハードマスクの上部に上部電極を形成するステップと、
    前記共通のＩＭＤ層と上部ＩＭＤ層を分離する１つまたは複数の上部キャップ層を形成するステップと、
    前記１つまたは複数の上部キャップ層において上部ビアを形成するステップであって、前記上部ビアが前記上部電極を介して直接に前記ＭＴＪに接続されており、前記ＭＴＪが、前記１つまたは複数の下部キャップ層と前記１つまたは複数の上部キャップ層との間に延在し、前記上部電極が前記１つまたは複数の上部キャップ層に当接する、ステップと
    を含み、
    前記上部電極が、前記ＭＴＪと前記上部キャップ層とを分離するように、前記ＭＴＪと前記上部キャップ層との間に介在する、
    方法。
  9. 前記ＭＴＪを形成するステップが、前記下部電極コンタクト上に下部電極を形成するステップと、前記下部電極の上部にピン止め層、バリア層、およびフリー層を形成するステップとを含む、請求項８に記載の方法。
  10. 第１のマスクにより前記下部電極コンタクトを形成し、第２のマスクにより前記ＭＴＪを形成するステップを含む、請求項８に記載の方法。
  11. 前記下部キャップ層のうちの１つにおいてエッチングされたパターンにおいて前記下部電極コンタクトを形成するステップを含む、請求項８に記載の方法。
  12. 前記共通のＩＭＤ層において前記１つまたは複数の論理要素を形成するステップが、前記共通のＩＭＤ層においてビアおよび金属線を形成するステップを含み、前記ビアおよび前記金属線の結合された高さが、前記ＭＴＪおよび前記下部電極コンタクトの結合された高さに一致するようにする、請求項８に記載の方法。
  13. 前記ＭＴＪを囲む保護サイドキャップを形成するステップをさらに含む、請求項８に記載の方法。
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