JP5690933B2 - 論理集積回路に適合するｍｒａｍデバイスおよび集積技法 - Google Patents

Description

開示される実施形態は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルを対象とする。より具体的には、例示的な実施形態は、磁気トンネル接合（ＭＴＪ）記憶素子と、ＭＴＪ記憶素子をＭＲＡＭセルの論理集積回路（ｌｏｇｉｃ ｉｎｔｅｇｒａｔｉｏｎ）とともに集積する方法とに関する。

磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、磁性素子を用いる不揮発性メモリの技術である。たとえば、スピン注入トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）では、薄膜（スピンフィルタ）を通過する際にスピン偏極した状態になる電子が用いられる。また、ＳＴＴ−ＭＲＡＭは、スピン注入トルクＲＡＭ（ＳＴＴ−ＲＡＭ）、スピントルク注入磁化スイッチングＲＡＭ（Ｓｐｉｎ−ＲＡＭ）、およびスピンモーメント注入（ＳＭＴ−ＲＡＭ）としても知られている。

図１は、従来のＳＴＴ−ＭＲＡＭビットセル１００を示す。ＳＴＴ−ＭＲＡＭビットセル１００は、磁気トンネル接合（ＭＴＪ）記憶素子１０５（「ＭＴＪ積層体」とも呼ばれる）、トランジスタ１０１、ビット線１０２、およびワード線１０３を含む。ＭＴＪ積層体は、たとえば、ピン止め層１２４およびフリー層１２０から形成され、これらの層の各々は、磁気モーメントまたは極性を保持することができ、絶縁トンネルバリア層１２２によって分離される。従来、ＭＴＪ積層体には、反強磁性（ＡＦＭ）層およびキャップ層（図示せず）が存在する。ＡＦＭ層は、ピン止め層の磁気モーメントを固定するために使われる。キャップ層は、ＭＴＪと金属の相互接続との間で、バッファ層として使われる。フリー層の極性は、ピン止め層およびフリー層の極性が、実質的に揃うか反対になるかのいずれかとなるように、特定の方向に電流を流すことによって反転され得る。ＭＴＪを通る電気経路の抵抗は、ピン止め層およびフリー層の極性の一致度に応じて変化する。知られているように、この抵抗の変動は、ビットセル１００を設定し（ｐｒｏｇｒａｍ）読み取るのに用いられ得る。また、ＳＴＴ−ＭＲＡＭビットセル１００は、ソース線１０４、センス増幅器１０８、読取り／書込み回路１０６、およびビット線基準１０７を含む。当業者は、当技術分野で知られているように、メモリセル１００の動作および構造を理解するであろう。

一般に、ＭＲＡＭセルは、メモリデバイスの開発において、様々な他の論理ゲート回路（ｌｏｇｉｃ ｇａｔｅｓ）、および、トランジスタ、キャパシタ、金属配線などのような電子コンポーネントとともに集積される。したがって、ＭＴＪ素子の製造のプロセスは、集積回路の製造に特有の制約に適合したままであることが望ましい。しかし、半導体技術のスケーリングは、集積回路の製造に関係のあるすべてのコンポーネントに対して均一ではないことが、よく知られている。たとえば、Ｖｅｒｔｉｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ａｃｃｅｓｓ （一般に「ビア（ｖｉａ）」として知られている）の金属配線の幅および大きさは、ある世代から次の世代に進むと約７０％の寸法になる。しかし、金属層間誘電体（ＩＭＤ）の厚さのスケーリングは、拡散キャップ層をそれほど速く微細化できないので、７０％よりもはるかに小さい。したがって、キャパシタの微細化の速度は、はるかに遅い。より具体的には、ＭＴＪセルの薄型化はさらに遅く、集積回路中の他の電子コンポーネントと比較して、当技術分野の現在の状況ではスケーリングはほとんど存在しない。

異なるコンポーネントにおけるスケーリングの速さが不均衡であるために、集積回路の設計および製造において、様々な課題が生まれている。ＭＲＡＭセルを使用する回路に関しては、急速に微細化する電子コンポーネントを、比較的大きさが変化しないＭＲＡＭとともに集積することに関連する、多くの問題がある。この議論においては、ＭＲＡＭセルの一部ではない、トランジスタ、金属配線、キャパシタ、ビアなどのような電子コンポーネントは一般に「論理素子」と呼ばれ、それらを集積するプロセスは「論理プロセス」と呼ばれる。ＭＲＡＭ素子の集積プロセスは、一般に「ＭＲＡＭプロセス」と呼ばれる。ＭＲＡＭプロセスは、関連する論理プロセスに適合することが望ましい。したがって、ＭＲＡＭプロセスを論理プロセスのフローに組み込むことが有益であろう。

少なくとも１つのＭＲＡＭセルを含むメモリデバイスの断面図が、図２に示される。特定のデバイス層「ｘ」、その下の層「ｘ−１」、およびその上の層「ｘ＋１」の素子が示される。論理素子とＭＲＡＭコンポーネントの両方が、並列に示される。論理素子は一般に、それぞれ層ｘおよびｘ−１の、金属配線Ｍ’ｘ／ＭｘおよびＭ’ｘ−１／Ｍｘ−１と、層ｘのビアＶ’ｘと、層ｘの絶縁層Ｃａｐ１ｘおよびＣａｐ２ｘと、層ｘ＋１のＣａｐ１ｘ＋１およびＣａｐ２ｘ＋１とによって表される。ＭＲＡＭコンポーネントは、上部電極（ＴＥ）と下部電極（ＢＥ）との間に形成されるＭＴＪ積層体（ＭＴＪ１０５のような）、それぞれ層ｘおよびｘ−１の金属配線ＭｘおよびＭｘ−１（たとえば、ビット線１０２およびソース線１０４を構成する）、金属間誘電体層ＩＭＤｘおよびＩＭＤｘ−１、層ｘのビアＶｘ、層ｘの絶縁層Ｃａｐ１ｘおよびＣａｐ２ｘ、ならびに、層ｘ＋１のＣａｐ１ｘ＋１およびＣａｐ２ｘ＋１を含む。絶縁キャップ層は、金属配線のための拡散バリア層として使われる。様々なキャップ層は、たとえば、ＳｉＣ、ＳｉＮ膜などのような材料でできた既知の絶縁体によって形成され得る。さらに、従来の材料およびプロセス技法を、本明細書で論じられる様々な論理回路、金属、およびＩＭＤ素子に対して使えることが、理解されよう。

図２の参照を続けると、Ｌ２は、下部電極ＢＥ、ＭＴＪ積層体、および上部電極ＴＥを含む、ＭＲＡＭセルの高さを表す。一般に、隣接する層の金属配線の間の垂直方向の距離は、ＭＲＡＭセルを形成するのに利用可能な最大の空間である。したがって、層ｘのＭＲＡＭセルは、金属配線ＭｘとＭｘ−１の間に含まれるべきである。しかし、図２に示されるように、この利用可能な垂直方向の空間はまた、ビア、絶縁層、および共通のＩＭＤ層のような素子によって共有される。これらの素子が占める垂直方向の空間を考慮して、Ｌ１は、ＭＲＡＭセルに利用可能な、金属層間の実効的な垂直方向の空間を表す。技術のスケーリングの傾向は、層間の垂直方向の空間が急速に小さくなっていることが示している。しかし、上で述べたように、キャップ層の厚さは同じ速さで微細化されず、微細化の速さはより遅い。さらに、示されたように、下部電極ＢＥがもたらす機械的なストレスを均衡させるために、二層絶縁構造が利用され得るが、これは、利用可能な空間に対してさらなる制限を与える。

その結果、ＭＲＡＭセルの形成に利用可能な垂直方向の空間Ｌ１は、ＭＲＡＭセルの実際の高さＬ２よりも小さくなる。したがって、示されるように、ＭＲＡＭセルが金属配線Ｍｘに干渉する重複部分が存在する。この干渉は、いくつかの問題を引き起こす。第１に、金属Ｍｘと、ＭＴＪ積層体の側壁および／またはトンネルバリア層との間で、回路短絡の危険が生まれる。この問題は、ＭＲＡＭセルの密度が高いデバイスでは悪化し得る。それは、複数のＭＲＡＭセルの間に薄いＩＭＤを充填しただけでは、エッチングおよびメタライゼーションのプロセスにおいて、セルの側壁を保護するのに不十分であり得るからである。さらに、二層絶縁キャップの使用によって、ＭＴＪ素子の垂直方向の位置が上がり、そのことで金属Ｍｘとの干渉が大きくなる。

一般に、ＭＲＡＭの高さは、さらなる微細化に対して改良可能ではない。したがって、金属配線Ｍｘを薄くする必要があり、金属パターンは、干渉を避けるために、上部電極ＴＥよりも小さくなければならない。上部電極ＴＥは導体層なので、ＭＴＪ素子の上部の金属配線は局所的な接続として働き、その金属配線を薄くすることは不利ではない。加えて、ＭＴＪセル間の金属配線の凹みは、ＩＭＤの充填に継ぎ目のような不良がある場合には、金属配線間の回路短絡を引き起こし得る。したがって、論理回路形成プロセスと適合する方式でＭＲＡＭセルをメモリデバイスに集積できる技術および装置が、本技術分野において必要である。

例示的な実施形態は、ＭＲＡＭセルのレイアウトを改善し、共通の層において論理回路とともに集積するための、装置および方法を対象とする。

たとえば、例示的な実施形態は、論理素子とともに共通の金属層間誘電体（ＩＭＤ）層に配置されるように構成される、磁気トンネル接合（ＭＴＪ）記憶素子と、論理素子の対応する金属配線よりも薄い、ＭＴＪ記憶素子に結合された共通のＩＭＤ層の中の薄型化された金属配線とを含む、半導体デバイスを含む。

別の実施形態は、論理素子とともに共通の金属層間誘電体（ＩＭＤ）層に磁気トンネル接合（ＭＴＪ）記憶素子を形成するステップと、論理素子の対応する金属配線よりも薄い、ＭＴＪ記憶素子に結合された共通のＩＭＤ層の中の薄型化された金属配線を形成するステップとを含む、半導体デバイスを形成する方法を含み得る。

別の実施形態は、論理回路手段とともに金属層間誘電体（ＩＭＤ）層に形成される磁気トンネル接合（ＭＴＪ）記憶手段と、論理回路手段の対応する導通手段よりも薄い、ＭＴＪ記憶手段に結合された共通のＩＭＤ層の中の薄型化された導通のための手段とを含む、半導体デバイスを含み得る。

別の実施形態は、論理素子とともに共通の金属層間誘電体（ＩＭＤ）層に磁気トンネル接合（ＭＴＪ）記憶素子を形成するためのステップと、論理素子の対応する金属配線よりも薄い、ＭＴＪ記憶素子に結合された共通のＩＭＤ層の中の薄型化された金属配線を形成するためのステップとを含む、半導体デバイスを形成する方法を含み得る。

別の実施形態は、論理素子とともに共通の金属層間誘電体（ＩＭＤ）層に配置される磁気トンネル接合（ＭＴＪ）記憶素子を含む、半導体デバイスを形成する方法を含むことができ、この方法は、ピン止め層、トンネルバリア層、およびフリー層を含むＭＴＪ記憶素子を、共通のＩＭＤ層の中の下部電極に堆積するステップと、ＭＴＪ記憶素子をパターニングするステップと、ＭＴＪ記憶素子の側壁に側壁キャップ層を堆積するステップと、ＭＴＪ記憶素子に上部電極を堆積するステップと、上部電極および下部電極をパターニングするステップと、共通のＩＭＤ層の一部を堆積するステップと、上部電極に第２の金属配線を堆積するステップと、上部電極よりも小さい金属の島を形成するように第２の金属配線をパターニングするステップと、共通のＩＭＤ層の別の一部を堆積するステップと、共通のＩＭＤ層に第２のキャップ層を堆積して、上部のＩＭＤ層から共通のＩＭＤ層を分離するステップと、上部のＩＭＤ層に第３の金属配線を形成するステップとを含み、第３の金属配線は第２の金属配線に結合される。

別の実施形態は、論理素子とともに共通の金属層間誘電体（ＩＭＤ）層に配置される磁気トンネル接合（ＭＴＪ）記憶素子を含む、半導体デバイスを形成する方法を含むことができ、この方法は、第１の部分および第２の部分を含む第１のキャップ層を形成するステップと、下部電極のための開口を形成するように第２の部分をパターニングするステップと、下部電極が第１の部分の中の第１の金属配線と接触するように下部電極を堆積するステップと、下部電極にＭＴＪ記憶素子を堆積するステップと、ＭＴＪ記憶素子の側壁に側壁キャップ層を堆積するステップと、ＭＴＪ記憶素子に上部電極を堆積するステップと、上部電極に第２の金属配線を堆積するステップであって、第２の金属配線が、論理素子の対応する金属配線と比較して薄い、ステップと、共通のＩＭＤ層の少なくとも一部を堆積するステップと、共通のＩＭＤ層に第２のキャップ層を堆積して、上部のＩＭＤ層から共通のＩＭＤ層を分離するステップとを含む。

添付の図面は、様々な実施形態の実施形態の説明において助けとなるように与えられており、本発明の限定ではなく、実施形態の例示のみのために提供されている。

ＭＴＪ記憶素子を有する従来のＭＲＡＭ回路を示す図である。 論理素子およびＭＲＡＭセルを含む従来のメモリデバイスの断面図である。 論理回路とともに集積されるＭＲＡＭセルを含む、例示的な実施形態の断面図である。 例示的な実施形態による、ＭＴＪセルのある方向の上面図である。 例示的な実施形態による、ＭＴＪセルの別の方向の上面図である。 例示的な実施形態による、ＭＲＡＭセルを含むメモリデバイスを形成するプロセスのフローの詳細を示す図である。 論理回路とともに集積されるＭＲＡＭセルを含む、別の例示的な実施形態を示す図である。 論理回路とともに集積されるＭＲＡＭセルを含む、さらに別の例示的な実施形態を示す図である。 別の例示的な実施形態による、ＭＲＡＭセルを含むメモリデバイスを形成するプロセスのフローの詳細を示す図である。

様々な実施形態の態様が、以下の説明および特定の実施形態を対象とする関連する図面において、開示される。代替的な実施形態が、本発明の範囲から逸脱することなく考案され得る。さらに、様々な実施形態の関連する詳細を不明瞭にしないように、様々な実施形態のよく知られている要素については詳細に説明しないか、または省略する。

「例示的な」という言葉は、「一例、実例または例として」を意味するように本明細書で使用される。「例示的」として本明細書で説明する任意の実施形態は、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されるべきではない。同様に、「実施形態」という用語は、すべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。

本明細書で使用する用語は、特定の実施形態を説明するためのものにすぎず、実施形態を限定するものではない。本明細書で使用する単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が別段に明確に示すのでなければ、複数形をも含むものとする。さらに、本明細書で使用する「含む（ｃｏｍｐｒｉｓｅｓ）」、「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、述べられた特徴、整数、ステップ、動作、要素、および／または構成要素の存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を排除しないことを理解されたい。

従来の技術では、半導体集積回路の論理プロセスに適応する方式で、ＭＲＡＭセルを形成するプロセスを統合するのが難しいことが、理解されよう。有益なことに、例示的な実施形態は、ＭＴＪに結合される共通のＩＭＤ層の中に薄型化された金属配線を設けることによって、ＭＴＪセルが実質的に金属配線に干渉するという問題を回避し、これによって、ＭＲＡＭセルの論理素子との集積を比較的簡単にする。

図３は、例示的な実施形態３００を示す。下部キャップ層（Ｃａｐ１ｘおよびＣａｐ２ｘ）と上部キャップ層（Ｃａｐ１ｘ＋１およびＣａｐ２ｘ＋１）との間の間隔は、従来の構成のように維持される。下部キャップ層の下の部分の素子（ＩＭＤｘ−１およびＭｘ−１）も、従来の構成と同様である。この間隔を維持するために、２つの突起手段が設けられ、ＭＲＡＭセルおよび金属配線ＭｘのためのＩＭＤ層ｘの中の空間が不十分であるという問題を軽減する。

第１に、上部電極ＴＥに隣接し任意選択の絶縁体Ｃａｐ３ｘによって囲まれた島に、金属配線Ｍｘを閉じ込めることによって、金属配線ＭｘがＭＴＪセルから絶縁される。この構成は、エッチングのマージンを改善し、回路短絡の危険を減らす。さらに、ＭＴＪ積層体の側壁が、絶縁層Ｓｉｄｅ＿Ｃａｐｘに封入もされ、ＭＴＪ積層体の層に対してさらなる絶縁を実現することができる。

第２に、金属配線Ｍｘの大きさが、厚さ（垂直方向の寸法）と面積の両方で低減される（これにより、金属の島への閉じ込めが可能になる）。薄型化によって、他の層への金属配線Ｍｘの凹みを伴うことなくＭＲＡＭセルを形成するための、垂直方向の空間が生まれる。しかし、金属の全体の断面積が小さくなるので、金属配線Ｍｘ（すなわちビット線）は、ＭＲＡＭセルが適切に機能するのに必要な電流密度に対応できない可能性がある。したがって、ビット線は、層ｘ＋１における金属接続から形成され得る。上部ビアｔｏｐ＿Ｖｘは、金属ＭｘをビアＶｘ＋１に接続することができる。金属配線Ｍｘ＋１（部分的な厚さが示される）は、ビアＶｘ＋１に結合され得る。そして金属Ｍｘ＋１は、ビット線の電流密度をサポートするのに適切な寸法を有する、新たなビット線として使われ得る。その結果、電流の方向は、金属配線Ｍｘの中で水平方向から垂直方向に変わり、Ｍｘの断面積は、ＭＲＡＭセルの正常な動作のために使われる電流密度をサポートするのに十分なものとなるように、構成され得る。図の一貫性のために、様々な「論理回路」素子Ｍ’ｘ−１、Ｖ’ｘ、Ｍ’ｘ、Ｖ’ｘ＋１、Ｍ’ｘ＋１が示される。さらに、例示的な実施形態によって、論理回路形成プロセスと完全に適合するＭＲＡＭセルを集積するのに成功するということが、論理素子Ｍ’ｘ−１、Ｖ’ｘ、Ｍ’ｘ、Ｖ’ｘ＋１、およびＭ’ｘ＋１の並置から理解されるだろう。

図４Ａ〜図４Ｂは、実施形態３００による、ＭＴＪ積層体の２つの方向の概略的な上面図を示す。図４Ａおよび図４Ｂの各々において、金属配線Ｍｘ＋１（図示せず）は一般に、（Ｍｘ−１と同様に）Ｙ軸の方向に向くことができる。図４Ａでは、ＭＴＪ積層体は、Ｍｘ＋１およびＭｘ−１の方向と実質的に垂直な、Ｘ軸の方向に向いている。図４Ｂは、Ｍｘ＋１およびＭｘ−１と実質的に平行なＹ軸の方向の、ＭＴＪ積層体の方向を示す。両方の場合において、上部電極ＴＥは、金属配線Ｍｘを島に閉じ込めるように形成されるので、金属配線ＭｘはＭＴＪ積層体から絶縁される。加えて、ＭＴＪ積層体の方向は、たとえば４５度の角度または他の鋭角のような、実質的に平行な角度と実質的に垂直な角度との間にある任意の角度となるように選択され得ることが、理解されよう。レイアウトの寸法に基づいてＭＴＪ積層体の方向の様々な角度を選択する際の自由度によって、金属配線を通る電流が作り出す場の擾乱を低減することができる。

図５は、実施形態３００による、ＭＲＡＭデバイスを集積するプロセスを詳述するフローチャートを示す。ブロック５０２において、ＩＭＤ層ｘ−１の中の金属配線Ｍｘ−１がパターニングされる。ブロック５０４において、層ｘの中の絶縁キャップ層Ｃａｐ１ｘおよびＣａｐ２ｘが次に堆積され得る。ブロック５０６において、堆積されるビアＶｘを形成するために、キャップ層Ｃａｐ１ｘおよびＣａｐ２ｘがパターニングされる。次に、ブロック５０８において、ＭＴＪ積層体の堆積とともに、下部電極ＢＥが、キャップ層（Ｃａｐ１ｘおよびＣａｐ２ｘ）およびビアＶｘに堆積される。当技術分野で知られているように、ＭＴＪ積層体は、様々な要素、たとえば、ピン止め層、トンネルバリア層、フリー層、反強磁性（ＡＦＭ）層、およびキャップ層を含み得る。次に、ブロック５１０において、ＭＴＪ積層体がパターニングされ、側壁キャップ層（Ｓｉｄｅ＿Ｃａｐｘ）が堆積される。ブロック５１２において、金属間誘電体ＩＭＤｘが、ＭＲＡＭセルと層ｘの中の他の論理回路セルとの間の領域に堆積される。ＭＴＪ積層体の上部には、平面化処理（たとえば、化学機械研磨（ＣＭＰ））が施される。ブロック５１４において、上部電極ＴＥおよび任意選択の絶縁層Ｃａｐ３ｘが堆積され、上部電極ＴＥおよび下部電極ＢＥがパターニングされる。次に、ブロック５１６において、誘電体ＩＭＤｘが、層ｘの開口領域を充填するために、再び堆積される。ＩＭＤ ＣＭＰプロセスが、ＩＭＤｘ層の平面化のために使われ得る。ブロック５１８において、上部ビアｔｏｐ＿Ｖｘおよび金属Ｍｘが次いでパターニングされて堆積され、上部ビアおよび金属配線Ｍｘを形成することができ、金属配線Ｍｘは本明細書で論じられるような金属の島を形成する。ブロック５２０において、Ｃａｐ１ｘ＋１、Ｃａｐ２ｘ＋１、およびＩＭＤｘ＋１が堆積され、パターニングされてビアＶｘ＋１を形成する。最後に、ブロック５２２において、金属Ｍｘ＋１が形成され、ビアｔｏｐ＿ＶｘおよびＶｘ＋１を通じて金属Ｍｘに結合される。前述のプロセス手順は、様々な実施形態を制限するためではなく、単に例示するために説明されたものであることが理解されよう。様々な手順を組み合わせて、かつ／または順序を並べ替えて、図３、図４Ａ、および図４Ｂに関連して例示され論じられた構成を実現することができる。さらに、論理素子を形成するための対応する動作は、当技術分野ではよく知られているので説明されておらず、任意の適合するプロセスを使うことができる。

図６は、別の例示的な実施形態６００を示す。この実施形態では、層ｃａｐ２ｘの中でＭＲＡＭセルの位置を低くすることで、重複の問題が回避される。このことは、下部電極ＢＥを金属配線Ｍｘ−１へ接続するのにビアＶｘを使うのを止め、金属Ｍｘ−１の頂部に直接ＢＥを形成することによって実現する。キャップ層Ｃａｐ１ｘおよびＣａｐ２ｘの位置が、変更される。示されるように、今度はＣａｐ１ｘがＭｘ−１の周囲に形成され、下部電極ＢＥがＣａｐ２ｘに組み込まれる。したがって、従来の設計と比較して、ＭＲＡＭセルの位置は、ほぼ、２つのキャップ層Ｃａｐ１ｘおよびＣａｐ２ｘの厚さの分だけ、低くなる。金属配線Ｍｘは、ビット線として使うことができ、上部電極ＴＥの頂部に形成することができる。図示されるように、（垂直方向における）Ｍｘの薄型化または凹みは、最小限になり得る。しかし、一般に薄型化は、デバイスの性能に大きい影響は与えない。さらに、金属配線Ｍｘは、上部電極ＴＥによって、側壁およびトンネルバリア層から良好に絶縁される。したがって、回路短絡が発生する危険を避けることができる。

しかし、代替的な構成では、Ｍｘの薄型化が最小限であることによる任意の有害な影響を、図７に示される構成を用いて避けることができる。実施形態７００では、金属配線Ｍｘは、層ｘの中で薄型化され、層ｘ＋１においてビアＶｘ＋１を通じて金属Ｍｘ＋１（図示せず）に接続される。金属Ｍｘ＋１は、実施形態３００と同様に、新たなビット線として使うのに適切な大きさにされ得る。したがって、金属Ｍｘの凹みの大きさは性能に影響を与えない。それは、層ｘ＋１において電流負荷を担うように金属Ｍｘ＋１を設計できる一方で、Ｍｘの低減が、層ｘにおけるＭＲＡＭセルの集積を容易にするからである。加えて、図３の実施形態と同様に、Ｍｘの薄型化による任意の不利な影響を軽減する垂直方向の導通経路を円滑にするために、金属配線Ｍｘが使われることが理解されよう。また、この構成では、金属配線Ｍｘは、上部電極ＴＥによって、側壁およびトンネルバリア層から絶縁され、回路短絡が発生する危険が回避される。

実施形態６００および７００による、論理回路とともに集積されるＭＲＡＭセルの集積のプロセスフローが、図８に示される。ブロック８０２において、Ｃａｐ１ｘは、ＩＭＤｘ−１層に堆積される。ブロック８０４において、層ｘ−１の金属配線Ｍｘ−１が、パターニングされ堆積される。次に、ブロック８０６において、下部電極ＢＥがＭｘ−１の頂部に直接堆積され、続いてＭＴＪ積層体が堆積される。次いで、ブロック８０８において、ＭＴＪ積層体がパターニングされ、側壁キャップＳｉｄｅ＿Ｃａｐｘが堆積される。ブロック８１０において、金属間誘電体ＩＭＤｘが、層ｘの中のＭＲＡＭセルと他の論理回路セルとの間の領域に堆積され、平面化処理が、ＭＴＪ積層体の上部で実行される。ブロック８１２において、上部電極ＴＥが堆積され、上部電極ＴＥがパターニングされる。ブロック８１４において、次いでキャップ層Ｃａｐ２ｘが、図６および図７に示されるように堆積され、ＢＥを組み込む。次に、ブロック８１６において、層ｘの任意の開口領域を充填するために誘電体ＩＭＤｘが再び堆積され、化学機械研磨（ＣＭＰ）のプロセスが、平面化のために実行され得る。図６の実施形態では、よく知られているように、層ｘ＋１の中のＭｘおよび絶縁キャップ層（Ｃａｐ１ｘ＋１およびＣａｐ２ｘ＋１）が形成され得る。図７の実施形態では、ブロック８１８において、金属配線Ｍｘがパターニングされて堆積され、金属の島を形成する。ブロック８２０において、ビアＶｘ＋１を形成するために、層ｘ＋１の絶縁キャップ層（Ｃａｐ１ｘ＋１およびＣａｐ２ｘ＋１）およびＩＭＤｘ＋１が、堆積されパターニングされる。ブロック８２２において、金属Ｍｘ＋１がビアＶｘ＋１を通じて金属Ｍｘに結合される。やはり、前述のプロセス手順は、様々な実施形態を制限するためではなく、単に例示するために説明されたものであることが理解されよう。様々な手順を組み合わせて、かつ／または順序を並べ替えて、図６および図７に関連して例示され論じられた構成を実現することができる。さらに、論理素子を形成するための対応する動作は、当技術分野ではよく知られているので説明されておらず、任意の適合するプロセスを使うことができる。

本明細書で開示される実施形態は、対応する論理回路層とともにＭＲＡＭセルを集積する従来の技法において直面する問題を克服する。例示的な実施形態は、ＭＲＡＭセルの形成のための垂直方向の空間が限られているという問題、金属配線とＭＴＪ積層体が重複するという問題、および、金属配線とＭＴＪ積層体との間の回路短絡のおそれを解決する。

上の記述から、いくつかの例示的な実施形態におけるＭＲＡＭの集積は、実施形態３００で説明されたように、Ｍｘからの金属の島の形成と、別の金属層（たとえばＭｘ＋１）とのＭｘの結合とを含むことが、理解されよう。この技法は、従来の論理回路形成プロセスに完全に適合し、論理素子の形成に対してまったく変更を必要としない。代替的な実施形態６００および７００は、図６〜図７に示されるように、Ｍｘ−１の頂部に直接ＢＥを形成し、それに従って二層絶縁キャップＣａｐ１ｘおよびＣａｐ２ｘの位置を変更することによって、層ｘにおけるＭＴＪ積層体の位置を低くすることを含む。実施形態６００と７００の両方が、基本的な論理回路形成プロセスに対する修正を含み、二層絶縁キャップ（たとえばＣａｐ１ｘおよびＣａｐ２ｘ）の位置が変更される。実施形態７００はさらに、実施形態３００におけるように、Ｍｘからの金属の島の形成と、別の金属層（たとえばＭｘ＋１）とのＭｘの結合を含む。

情報および信号は、多種多様な技術および技法のいずれかを使用して表せることが、当業者には諒解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光子、またはそれらの任意の組合せによって表され得る。

さらに、本明細書で開示された実施形態に関連して説明された様々な例示的な論理ブロック、モジュール、回路、アルゴリズム、および／または処理手順は、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装できることが、当業者には諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、具体的な適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明された機能を具体的な適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈すべきではない。

本明細書で説明されたＭＴＪ記憶素子を含む半導体デバイスは、モバイル電話、ポータブルコンピュータ、携帯型のパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末（ＰＤＡ）のような携帯型のデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読取り装置のような固定位置のデータユニット、データもしくはコンピュータ命令の記憶もしくは取り出しを行う任意の他のデバイス、またはこれらの任意の組合せの中に含まれ得ることが、理解されよう。したがって、本開示の実施形態は、本明細書で開示されたＭＴＪ記憶素子を有するメモリを含む、能動的な集積回路を含む任意のデバイスにおいて好適に利用することができる。

前述の開示されたデバイスおよび方法は、コンピュータ可読媒体に記憶されるＧＤＳＩＩおよびＧＥＲＢＥＲコンピュータファイルとなるように、設計され構成され得る。次にこれらのファイルは、これらのファイルに基づいてデバイスを製造する製造担当者に提供され得る。得られる製品は半導体ウェハであり、このウェハは次いで、半導体ダイに切断され、半導体チップにパッケージングされる。そしてこのチップは、本明細書で説明されたデバイスで利用される。

したがって、実施形態は、プロセッサによって実行されると、プロセッサおよび任意の他の協働する素子を、本明細書で説明された機能を命令で与えられたように実行するための機械に変換する命令を具現化する、機械可読媒体またはコンピュータ可読媒体を含み得る。

上記の開示は例示的な実施形態を示すが、添付の特許請求の範囲によって定義される本発明の範囲から逸脱することなく、本明細書において様々な変更および改変がなされ得ることに留意されたい。本明細書で説明した実施形態による方法のクレームの機能、ステップおよび／または動作は、特定の順序で実行されなくてもよい。さらに、実施形態の要素は、単数形で説明または請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。

１００ ＳＴＴ−ＭＲＡＭビットセル
１０１ トランジスタ
１０２ ビット線
１０３ ワード線
１０４ ソース線
１０６ 読取り／書込み回路
１０７ ビット線基準
１０８ センス増幅器
１２０ フリー層
１２２ 絶縁トンネルバリア層
１２４ ピン止め層

Claims (43)

1. 論理素子とともに共通の金属層間誘電体（ＩＭＤ）層に配置されるように構成される、磁気トンネル接合（ＭＴＪ）記憶素子であって、前記共通のＩＭＤ層の下面および上面は平坦である、磁気トンネル接合（ＭＴＪ）記憶素子と、
   前記ＭＴＪ記憶素子の上に設けられる上部電極と、
   前記共通のＩＭＤ層の中の前記論理素子の金属配線よりも薄い、前記上部電極を介して前記ＭＴＪ記憶素子に電気的に接続される前記共通のＩＭＤ層の中の薄型化された金属配線と
   を含み、前記薄型化された金属配線が、前記ＭＴＪ記憶素子から離隔され、かつ水平方向にずらされた金属の島の形状に形成される、半導体デバイス。
2. 前記共通のＩＭＤ層から上部のＩＭＤ層を分離する、上部キャップ層と、
   前記共通のＩＭＤ層から下部のＩＭＤ層を分離する、下部キャップ層と、
   前記ＭＴＪ記憶素子に電気的に接続される、下部電極および上部電極と、
   前記下部電極に電気的に接続される、前記下部のＩＭＤ層の中の第１の金属配線と、
   前記上部電極に電気的に接続される、前記共通のＩＭＤ層の中の第２の金属配線と
   をさらに含み、前記第２の金属配線が、前記薄型化された金属配線である、請求項１に記載の半導体デバイス。
3. 前記下部電極が、前記共通のＩＭＤ層の中に形成され、第１のビアを通じて前記第１の金属配線に電気的に接続され、
   前記第２の金属配線が、前記上部のＩＭＤ層の中の第３の金属配線と電気的に接続される、請求項２に記載の半導体デバイス。
4. 前記第２の金属配線が、前記共通のＩＭＤ層の中の第２のビアと、前記第３の金属配線に延びる前記上部のＩＭＤ層の中の第３のビアとによって、前記第３の金属配線に電気的に接続される、請求項３に記載の半導体デバイス。
5. 前記第２の金属配線が、第３のキャップ層によって実質的に囲まれる、請求項３に記載の半導体デバイス。
6. 前記下部電極が、直接の接触によって前記第１の金属配線に電気的に接続されるように、前記下部電極の一部が、前記下部キャップ層の中に形成される、請求項２に記載の半導体デバイス。
7. 前記第２の金属配線が、前記上部電極によって前記ＭＴＪ記憶素子から離隔される金属の島を形成し、前記第２の金属配線が、前記上部のＩＭＤ層の中の第３の金属配線に電気的に接続される、請求項６に記載の半導体デバイス。
8. 前記ＭＴＪ記憶素子の側壁に形成される側壁キャップ層をさらに含む、請求項２に記載の半導体デバイス。
9. 前記上部キャップ層または前記下部キャップ層の少なくとも１つが、２つのキャップ層を含む、請求項２に記載の半導体デバイス。
10. 前記第１の金属配線の方向に対する前記ＭＴＪ記憶素子の方向が、実質的に平行または実質的に垂直のうちの１つから選択される、請求項２に記載の半導体デバイス。
11. 前記半導体デバイスが、少なくとも１つの半導体ダイに組み込まれる、請求項１に記載の半導体デバイス。
12. セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置のデータユニット、およびコンピュータからなる群から選択されるデバイスに組み込まれる、請求項１に記載の半導体デバイス。
13. 論理素子とともに共通の金属層間誘電体（ＩＭＤ）層に磁気トンネル接合（ＭＴＪ）記憶素子を形成するステップであって、前記共通のＩＭＤ層の下面および上面は平坦である、ステップと、
    前記ＭＴＪ記憶素子の上に上部電極を形成するステップと、
    前記共通のＩＭＤ層の中の前記論理素子の金属配線よりも薄い、前記上部電極を介して前記ＭＴＪ記憶素子に電気的に接続される前記共通のＩＭＤ層の中の薄型化された金属配線を形成するステップと
    を含み、前記薄型化された金属配線が、前記ＭＴＪ記憶素子から離隔され、かつ水平方向にずらされた金属の島の形状に形成される、半導体デバイスを形成する方法。
14. 前記共通のＩＭＤ層から上部のＩＭＤ層を分離する、上部キャップ層を形成するステップと、
    前記共通のＩＭＤ層から下部のＩＭＤ層を分離する、下部キャップ層を形成するステップと、
    下部電極および上部電極を、前記ＭＴＪ記憶素子に電気的に接続するステップと、
    前記下部のＩＭＤ層の中の第１の金属配線を、前記下部電極に電気的に接続するステップと、
    前記共通のＩＭＤ層の中の第２の金属配線を、前記上部電極に電気的に接続するステップと
    をさらに含み、前記第２の金属配線が、前記薄型化された金属配線である、請求項１３に記載の方法。
15. 前記下部電極を前記共通のＩＭＤ層の中に形成し、第１のビアを通じて前記下部電極を前記第１の金属配線に電気的に接続するステップと、
    前記第２の金属配線を、前記上部のＩＭＤ層の中の第３の金属配線に電気的に接続するステップと
    をさらに含む、請求項１４に記載の方法。
16. 前記第２の金属配線が、前記共通のＩＭＤ層の中の第２のビアと、前記第３の金属配線に延びる前記上部のＩＭＤ層の中の第３のビアとによって、前記第３の金属配線に電気的に接続される、請求項１５に記載の方法。
17. 前記下部電極が、直接の接触によって前記第１の金属配線に電気的に接続されるように、前記下部電極の一部を、前記下部キャップ層の中に形成するステップ
    をさらに含む、請求項１４に記載の方法。
18. 前記第２の金属配線を、前記ＭＴＪ記憶素子から離隔される金属の島として形成するステップと、
    前記第２の金属配線を、前記上部のＩＭＤ層の中の第３の金属配線に電気的に接続するステップと
    をさらに含む、請求項１７に記載の方法。
19. 前記ＭＴＪ記憶素子の側壁に、側壁キャップ層を形成するステップ
    をさらに含む、請求項１４に記載の方法。
20. 前記半導体デバイスが、少なくとも１つの半導体ダイに組み込まれる、請求項１３に記載の方法。
21. 前記半導体デバイスが、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置のデータユニット、およびコンピュータからなる群から選択されるデバイスに組み込まれる、請求項１３に記載の方法。
22. 論理回路手段とともに共通の金属層間誘電体（ＩＭＤ）層に形成される、磁気トンネル接合（ＭＴＪ）記憶手段であって、前記共通のＩＭＤ層の下面および上面は平坦である、手段と、
    前記ＭＴＪ記憶手段の上に設けられる上部電極と、
    前記共通のＩＭＤ層の中の前記論理回路手段の導通手段よりも薄い、前記上部電極を介して前記ＭＴＪ記憶手段に電気的に接続される前記共通のＩＭＤ層の中の薄型化された導通のための手段と
    を含み、前記薄型化された導通のための手段が、前記ＭＴＪ記憶手段から離隔され、かつ水平方向にずらされた島の形状に形成される、半導体デバイス。
23. 前記共通のＩＭＤ層から上部の誘電体手段を分離するための、上部キャップ手段と、
    前記共通のＩＭＤ層から下部の誘電体手段を分離するための、下部キャップ手段と、
    前記ＭＴＪ記憶手段に電気的に接続される、下部電極手段および上部電極手段と、
    前記下部電極手段に電気的に接続される、前記下部の誘電体手段の中の第１の導通のための手段と、
    前記上部電極手段に電気的に接続される、前記共通のＩＭＤ層の中の第２の導通のための手段と
    をさらに含み、前記第２の導通のための手段が、前記薄型化された手段である、請求項２２に記載の半導体デバイス。
24. 前記下部電極手段が、前記共通のＩＭＤ層の中に形成され、第１の相互接続手段を通じて前記第１の導通のための手段に電気的に接続され、
    前記第２の導通のための手段が、上部のＩＭＤ層の中の第３の導通のための手段と電気的に接続される、請求項２３に記載の半導体デバイス。
25. 前記第２の導通のための手段が、前記共通のＩＭＤ層の中の第２のビアと、前記第３の導通のための手段に延びる前記上部のＩＭＤ層の中の第３のビアとによって、前記第３の導通のための手段に電気的に接続される、請求項２４に記載の半導体デバイス。
26. 前記下部電極手段が、直接の接触によって前記第１の導通のための手段に電気的に接続されるように、前記下部電極手段の一部が、前記下部キャップ手段の中に形成される、請求項２３に記載の半導体デバイス。
27. 前記第２の導通のための手段が、前記ＭＴＪ記憶手段から離隔された島として形成され、前記第２の導通のための手段が、前記上部の誘電体手段の中の第３の導通のための手段に電気的に接続される、請求項２６に記載の半導体デバイス。
28. 前記ＭＴＪ記憶手段の側壁を絶縁するための側壁キャップ手段をさらに含む、請求項２３に記載の半導体デバイス。
29. 前記半導体デバイスが、少なくとも１つの半導体ダイに組み込まれる、請求項２２に記載の半導体デバイス。
30. セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置のデータユニット、およびコンピュータからなる群から選択されるデバイスに組み込まれる、請求項２２に記載の半導体デバイス。
31. 論理素子とともに共通の金属層間誘電体（ＩＭＤ）層に磁気トンネル接合（ＭＴＪ）記憶素子を形成するためのステップであって、前記共通のＩＭＤ層の下面および上面は平坦である、ステップと、
    前記ＭＴＪ記憶素子の上に上部電極を形成するためのステップと、
    前記共通のＩＭＤ層の中の前記論理素子の金属配線よりも薄い、前記上部電極を介して前記ＭＴＪ記憶素子に電気的に接続される前記共通のＩＭＤ層の中の薄型化された金属配線を形成するためのステップと
    を含み、前記薄型化された金属配線が、前記ＭＴＪ記憶素子から離隔され、かつ水平方向にずらされた金属の島の形状に形成される、半導体デバイスを形成する方法。
32. 前記共通のＩＭＤ層から上部のＩＭＤ層を分離する、上部キャップ層を形成するためのステップと、
    前記共通のＩＭＤ層から下部のＩＭＤ層を分離する、下部キャップ層を形成するためのステップと、
    下部電極および上部電極を、前記ＭＴＪ記憶素子に電気的に接続するためのステップと、
    前記下部のＩＭＤ層の中の第１の金属配線を、前記下部電極に電気的に接続するためのステップと、
    前記共通のＩＭＤ層の中の第２の金属配線を、前記上部電極に電気的に接続するためのステップと
    をさらに含み、前記第２の金属配線が、前記薄型化された金属配線である、請求項３１に記載の方法。
33. 前記下部電極を前記共通のＩＭＤ層の中に形成し、第１のビアを通じて前記下部電極を前記第１の金属配線に電気的に接続するためのステップと、
    前記第２の金属配線を、前記上部のＩＭＤ層の中の第３の金属配線に電気的に接続するためのステップと
    をさらに含む、請求項３２に記載の方法。
34. 前記第２の金属配線が、前記共通のＩＭＤ層の中の第２のビアと、前記第３の金属配線に延びる前記上部のＩＭＤ層の中の第３のビアとによって、前記第３の金属配線に電気的に接続される、請求項３３に記載の方法。
35. 前記下部電極が、直接の接触によって前記第１の金属配線に電気的に接続されるように、前記下部電極の一部を、前記下部キャップ層の中に形成するためのステップ
    をさらに含む、請求項３２に記載の方法。
36. 前記第２の金属配線を、前記ＭＴＪ記憶素子から離隔される金属の島として形成するためのステップと、
    前記第２の金属配線を、前記上部のＩＭＤ層の中の第３の金属配線に電気的に接続するためのステップと
    をさらに含む、請求項３５に記載の方法。
37. 前記ＭＴＪ記憶素子の側壁に、側壁キャップ層を形成するためのステップ
    をさらに含む、請求項３２に記載の方法。
38. 前記半導体デバイスが、少なくとも１つの半導体ダイに組み込まれる、請求項３１に記載の方法。
39. 前記半導体デバイスが、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置のデータユニット、およびコンピュータからなる群から選択されるデバイスに組み込まれる、請求項３１に記載の方法。
40. 論理素子とともに共通の金属層間誘電体（ＩＭＤ）層に配置される、磁気トンネル接合（ＭＴＪ）記憶素子を含む、半導体デバイスを形成する方法であって、前記共通のＩＭＤ層の下面および上面は平坦であり、
    前記共通のＩＭＤ層の中の下部電極にＭＴＪ記憶素子を堆積するステップと、
    前記ＭＴＪ記憶素子をパターニングするステップと、
    前記ＭＴＪ記憶素子の側壁に側壁キャップ層を堆積するステップと、
    前記ＭＴＪ記憶素子に上部電極を堆積するステップと、
    前記上部電極および前記下部電極をパターニングするステップと、
    前記共通のＩＭＤ層の一部を堆積するステップと、
    前記上部電極に第２の金属配線を堆積するステップと、
    その表面積が前記上部電極よりも小さく、前記ＭＴＪ記憶素子から離隔され、かつ水平方向にずらされた金属の島を形成するように、前記第２の金属配線をパターニングするステップであって、前記第２の金属配線は前記共通のＩＭＤ層の中の前記論理素子の金属配線と比較して薄型化されている、ステップと、
    前記共通のＩＭＤ層の別の一部を堆積するステップと、
    前記共通のＩＭＤ層に第２のキャップ層を堆積して、上部のＩＭＤ層から前記共通のＩＭＤ層を分離するステップと、
    前記上部のＩＭＤ層の中に第３の金属配線を形成するステップであって、前記第３の金属配線が前記第２の金属配線に電気的に接続される、ステップと
    を含む、方法。
41. 前記上部電極に第３のキャップ層を堆積するステップをさらに含み、前記第３のキャップ層が、前記第２の金属配線を実質的に囲むように構成される、請求項４０に記載の方法。
42. 論理素子とともに共通の金属層間誘電体（ＩＭＤ）層に配置される、磁気トンネル接合（ＭＴＪ）記憶素子を含む、半導体デバイスを形成する方法であって、前記共通のＩＭＤ層の下面および上面は平坦であり、
    第１の部分および第２の部分を含む第１のキャップ層を形成するステップと、
    下部電極のための開口を形成するように前記第２の部分をパターニングするステップと、
    前記下部電極が前記第１の部分の中の第１の金属配線と接触するように、前記下部電極を堆積するステップと、
    前記下部電極にＭＴＪ記憶素子を堆積するステップと、
    前記ＭＴＪ記憶素子の側壁に側壁キャップ層を堆積するステップと、
    前記ＭＴＪ記憶素子に上部電極を堆積するステップと、
    前記上部電極に第２の金属配線を堆積するステップであって、前記第２の金属配線が、前記共通のＩＭＤ層の中の前記論理素子の金属配線と比較して薄型化されている、ステップと、
    その表面積が前記上部電極よりも小さく、前記ＭＴＪ記憶素子から離隔され、かつ水平方向にずらされた金属の島を形成するように、前記第２の金属配線をパターニングするステップと、
    前記共通のＩＭＤ層の少なくとも一部を堆積するステップと、
    前記共通のＩＭＤ層に第２のキャップ層を堆積して、上部のＩＭＤ層から前記共通のＩＭＤ層を分離するステップと
    を含む、方法。
43. 前記上部のＩＭＤ層の中に第３の金属配線を形成するステップであって、前記第３の金属配線が前記第２の金属配線に電気的に接続される、ステップ
    をさらに含む、請求項４２に記載の方法。

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