TWI706582B - 用於垂直磁性穿隧接面之應變工程的方法及所得結構 - Google Patents

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克里斯多福 威根
敏德 拉漢
布萊恩 馬提茲
歐勒 果倫茲卡
賈斯汀 布克曼
凱文 歐布萊恩
布萊恩 道爾
肯恩 歐固茲
塔何 甘尼
馬克 達克西
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美商英特爾股份有限公司
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Abstract

描述一種用於垂直磁性穿隧接面(pMTJ)之應變工程的方法，及所得結構。在範例中，記憶體結構包含設置在基板上的垂直磁性穿隧接面(pMTJ)元件。側向應變誘發材料層係設置在該pMTJ元件上。層間介電(ILD)層係側向相鄰於該pMTJ元件和該側向應變誘發材料層兩者設置。該ILD層具有與該側向應變誘發材料層的最上表面共面或實質上共面的最上表面。

Description

用於垂直磁性穿隧接面之應變工程的方法及所得結構
本發明的實施例在積體電路製造的領域，特別是，用於垂直磁性穿隧接面(pMTJ)之應變工程的方法及所得結構。
在過去的數十年中，積體電路中的特性縮放一直是不斷增長的半導體產業背後的驅動力。縮放到越來越小的特性使得能夠在半導體晶片的有限面積上增加功能單元的密度。例如，縮小電晶體尺寸使得在晶片上得以併入增加數量的記憶體裝置，導致具有增加容量之產品的製造。驅動了更大的容量，但也不是沒有問題。最佳化每個裝置的效能的必要性變得日益顯著。
非揮發性嵌入式記憶體，例如具有非揮發性的晶片上嵌入式記憶體可以使能量和計算有效率。然而，對於傳統自旋力矩轉移磁阻隨機存取記憶體(STT-MRAM)的整合以容納大的寫入切換電流和選擇電晶體要 求可能有密度限制。具體地，由於驅動電晶體要求提供足夠的自旋電流，傳統STT-MRAM具有胞元的大小限制。此外，這種記憶體與傳統磁性穿隧接面(MTJ)為基的裝置的大寫入電流(>100μA)和電壓(>0.7V)需求相關。
通常包含由穿隧屏障層分開的固定磁性層和自由磁性層的磁性穿隧接面(MTJ)裝置利用稱為穿隧磁阻(TMR)的現象。對於包含由薄絕緣穿隧層分開的兩個鐵磁層的結構，當兩個磁性層的磁化處於平行取向時，相較於它們不是處於平行取向時(非平行或反平行取向)，電子將更可能穿過穿隧材料層。因此，pMTJ可以在電阻的兩種狀態之間切換，具有低電阻的一種狀態與具有高電阻的一種狀態。電阻差愈大，TMR比愈高：(RAP-Rp)/Rp*100%，其中Rp和RAP分別是磁化的平行和反平行對準的電阻。TMR比愈高，位元就愈容易與pMTJ電阻狀態相關地可靠地儲存。因此，給定pMTJ的TMR比是採用pMTJ堆疊的自旋轉移力矩記憶體(STTM)的重要效能度量。
對於STTM裝置，電流感應磁化切換可用於設置位元狀態。第一(自由)鐵磁層的極化狀態可以經由自旋轉移力矩現象相對於第二(固定)鐵磁層的固定極化來切換，使得pMTJ的狀態能夠藉由施加電流來設置。電子的角動量(自旋)可以藉由一或多種結構和技術(例如，直流電，自旋霍爾效應等)來極化。這些自旋極化的電子可以將其自旋角動量轉移到自由層的磁化並使其進 動。因此，自由磁性層的磁化可以藉由超過某臨界值的電流脈衝(例如，約1-10奈秒)來切換，而只要電流脈衝是低於與固定層架構相關的一些較高閾值，則固定磁性層的磁化保持不變。
具有垂直(基板的平面外)磁性易軸的磁電極的MTJ具有實現比平面內變體更高密度記憶體的潛力。通常，當自由磁性層足夠薄時，垂直磁性各向異性(PMA)可以藉由由相鄰層(諸如，氧化鎂(MgO))建立的介面垂直各向異性在自由磁性層中實現。然而，薄層通常與相對低的矯頑磁場Hc相關。因此，可以增加給定的磁性層厚度Hc的技術和結構是有利的，例如為了提高pMTJ的穩定性。
因此，在基於pMTJ的非揮發性記憶體陣列的區域中仍然需要顯著改進。
100‧‧‧基板
102‧‧‧MTJ堆疊
104‧‧‧層間介電(ILD)層
106‧‧‧硬掩模層
108‧‧‧溝槽
110‧‧‧開口
112‧‧‧應變工程材料
114‧‧‧應變工程層
201‧‧‧pMTJ裝置
202‧‧‧pMTJ材料堆疊
205‧‧‧基板
207‧‧‧電極
220‧‧‧固定磁性材料層或堆疊
230‧‧‧穿隧介電材料層
260‧‧‧自由磁性材料層(或堆疊)
270‧‧‧介電材料層
280‧‧‧電極
300‧‧‧曲線圖
400‧‧‧曲線圖
500‧‧‧結構
502‧‧‧邏輯區
504‧‧‧STT-MRAM陣列區
506‧‧‧結構
508‧‧‧金屬2(M2)
510‧‧‧通孔1(V1)
512‧‧‧層間介電層
514‧‧‧蝕刻停止層
516‧‧‧導電基座
518‧‧‧pMTJ堆疊
520‧‧‧層間介電層
522‧‧‧蝕刻停止層
524‧‧‧導電層
526‧‧‧介電間隔層
528‧‧‧自由層MTJ膜
530‧‧‧介電或穿隧層
532‧‧‧固定層MTJ膜
534‧‧‧頂部電極
536‧‧‧蝕刻停止層
538‧‧‧金屬4(M4)
540‧‧‧至接面通孔(VTJ)
542‧‧‧層間介電層
550‧‧‧金屬2(M2)
552‧‧‧通孔1(V1)
554‧‧‧金屬3(M3)
556‧‧‧通孔2(V2)
558‧‧‧金屬4(M4)
560‧‧‧通孔3(V3)
600‧‧‧電子系統
602‧‧‧微處理器
604‧‧‧處理器
606‧‧‧控制單元
608‧‧‧記憶體裝置
610‧‧‧輸入/輸出裝置
700‧‧‧計算裝置
702‧‧‧板
704‧‧‧處理器
706‧‧‧通訊晶片
800‧‧‧中介層
802‧‧‧第一基板
804‧‧‧第二基板
806‧‧‧球閘陣列(BGA)
808‧‧‧金屬互連
810‧‧‧通孔
812‧‧‧穿矽通孔(TSV)
814‧‧‧嵌入式裝置
圖1顯示根據本發明實施例的製造包含應變工程層的pMTJ裝置的方法中的各種操作的橫截面圖。
圖2顯示根據本發明實施例的pMTJ裝置的橫截面圖。
圖3是顯示根據本發明實施例的，如藉由濺射壓力所控制的，毯覆MTJ堆疊中的自由層保磁力隨著硬掩模或頂部電極層的本徵應力而變化的曲線圖。
圖4是根據本發明實施例利用不同的本徵硬 掩模或頂部電極應力製造的pMTJ裝置的自由層保磁力的曲線圖。
圖5顯示根據本發明實施例的連同STT-MRAM記憶體陣列整合在共用基板上的邏輯區的橫截面圖。
圖6顯示根據本發明實施例的電子系統的方塊圖。
圖7顯示根據本發明實施例的計算裝置。
圖8顯示包含本發明的一或多個實施例的中介層。
【發明內容與實施方式】
描述一種用於垂直磁性穿隧接面(pMTJ)之應變工程的方法及所得結構。在下面的描述中，為了提供對本發明的實施例的透徹理解，許多具體的細節被闡述，如特定的磁性穿隧接面(MTJ)層機制。對於本領域技術人員顯而易見的，本發明的實施例可以在沒有這些具體細節的情況下實施。在其他範例中，眾所周知的特徵，例如與嵌入式記憶體相關的操作沒有被詳細描述以避免不必要地模糊本發明的實施例。此外，應當理解，圖式中所示的各種實施例是說明性表示且不一定按比例繪製。
本發明的一或多個實施例關於包含應變工程pMTJ的STT-MRAM記憶體陣列。實施例可能關於用於磁性穿隧接面的應變工程的凹陷硬掩膜回填方法。
根據本發明的一或多個實施例，所描述的是將應變應用施加到MTJ裝置以供控制磁特性的方法。該方法可包含一開始先將MTJ蝕刻硬掩模材料凹陷，接著用應力工程材料來再填充。該方法提供對於MTJ裝置，特別是pMTJ裝置的側向應變的直接控制，其獨立於該MTJ硬掩模的本徵薄膜應力。在一個實施例中，pMTJ裝置的開關層上的側向應變可用來藉由磁性自由層的保磁力的調變來控制裝置的熱穩定性。凹部蝕刻和再填充程序的實現在接近該MTJ處，以應變工程材料替換了硬掩模。在具體的實施例中，該方法的實現消除了pMTJ效能對於硬掩模應力條件的這種敏感性。該方法可以藉由消除同時最佳化硬掩模材料的應力和蝕刻掩蔽性質兩者的需求來提供pMTJ應變工程增強的靈活性。
在範例性處理方案中，圖1顯示根據本發明的實施例的製造包含應變工程層的pMTJ裝置的方法中的各種操作的橫截面圖。
參考圖1的(a)部分，初始結構包含設置在基板100上的MTJ堆疊102。MTJ堆疊102係形成在層間介電(ILD)層104內的溝槽108內。硬掩模層106係形成在MTJ堆疊102上、在ILD層104的溝槽108內。可以理解的是，MTJ堆疊102可以在形成ILD層104被形成，或ILD層104和溝槽108在形成MTJ堆疊102之前被形成。
參考圖1的(b)部分，MTJ堆疊102上的 硬掩模106被移除以提供在ILD 104內且暴露MTJ堆疊102的開口110。在實施例中，硬掩模層108係使用選擇性濕式蝕刻程序被移除。在另一個實施例中，硬掩模層108係使用選擇性乾式或電漿蝕刻程序被移除。
參考圖1的(c)部分，應變工程材料112係在圖1的(b)部分的結構上形成。在實施例中，應變工程材料112係形成在開口110內以及ILD層104上，例如，作為具有上覆部分的層。取決於應變工程材料112的目標屬性，應變工程材料112的沉積可包含諸如，但不限於物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)，或電或無電鍍程序的技術。
參考圖1的(d)部分，應變工程材料112被平面化以去除應變工程材料112的任何上覆。所述平坦化將應變工程層114侷限到ILD層104的開口110，並且將ILD層104的最上表面重新暴露。在實施例中，應變工程材料112被平面化以使用化學機械平坦化(CMP)程序來形成應變工程層114。在另一個實施例中，應變工程材料112被平面化以使用回蝕程序來形成應變工程層114。
再次參考圖1的(d)部分，在實施例中，接著，記憶體結構包含設置在基板100上的MTJ堆疊102。側向應變誘發材料層114係設置在MTJ堆疊102上。層間介電(ILD)層104係相鄰於MTJ堆疊102和側向應變誘發材料層114兩者側向設置。在實施例中，如在圖1的(d)部分中顯示的，ILD 層104具有與側向應變誘發材料層114的最上表面共面或實質上共面的最上表面。然而，在其他實施例中，沒有必要以應變誘發層來完全再填充凹陷的體積，以實現應變增強效果。在另一個實施例中，具有高應力材料的部分填充被實現以達到預期的效果。在一個這樣的實施例中，另一種覆蓋材料係形成在更有利於整合的，例如，具有更高的導電性、與隨後的通孔蝕刻更好的相容性，或提供用於氧化或擴散的阻擋層的上覆蓋層之上。
在實施例中，圖1的凹陷蝕刻方法使應力工程材料的鄰近位置接近MTJ堆疊以求增強的MTJ裝置應變效果。應當理解，接縫可能致使，且最終可由顯示應力工程層中，例如，應力工程層114和MTJ堆疊102之間的這種接縫的橫截面透射電子顯微鏡(TEM)檢測。此外，應力測量可以使用奈米點(nanospot)繞射和測量製造pMTJ裝置上的保磁力來執行。應當理解，由於硬掩模被替換為具有目標性質的應變工程層，與圖1相關的實施例可以提供對於硬掩模材料本身(例如，利用硬掩模之上的層)的應變工程的改善。在這態樣，本文所描述的實施例可以被實現為放寬硬掩模材料的膜應力的要求，致使改進的蝕刻或沉積特性或降低了製造成本的硬掩模屬性的最佳化。實施例還可以實現緩和或消除硬掩模的本徵膜應力的不期望的影響。額外地，實施例可被實現以獨立於自由層厚度來設計熱穩定性或潛在臨界電流。
再次參照圖1，如下述的範例性的材料和結構 適合於基板100、MTJ堆疊102，或ILD層104。在實施例中，硬掩模106是在組成MTJ堆疊102的層的較早圖案化期間提供抗蝕刻性的金屬或導電硬掩模層(或層的堆疊)。合適的金屬或其他導電硬掩模材料包含但不限於氮化鈦、氮化鉭、鉭、鈦或釕中的一或多種。然而，在其它實施例中，使用介電或絕緣硬掩模材料。合適的金屬或其它導電硬掩模材料包含但不限於氧化矽、氮化矽或碳化矽中的一或多種。在任一情況下，在實施例中，所有的硬掩模106係隨著從圖1的(a)部分移到(b)部分被去除。然而，在硬掩模106是金屬或導電層的情況下，在另一實施例中，只有硬掩模的一部分實際上是凹陷的，在應變工程材料112隨後形成於其上的硬掩模層留下導電殘留物。在金屬或導電硬掩模層106的殘餘被保留的情況下，為了便於本文實施例的描述，剩餘部分被認為是MTJ材料堆疊的一部分。因此，無論硬掩模部分是否被保留，所得到的裝置被描述為具有包含MTJ材料堆疊上的側向應變誘發材料層的頂部電極的MTJ。
在實施例中，應變工程材料112(最終應變工程層114)是側向應變誘發材料層。在一個實施例中，側向應變誘發材料層是壓縮的側向應變誘發材料層(例如，側向應變誘發材料層是拉伸應力材料，且對於底層pMTJ元件誘發壓縮應變)。在特定的此類實施例中，壓縮的側向應變誘發材料層係從由化學氣相沉積的鈦材料、原子層沉積的鈦材料，以及化學氣相沉積的鎢組成的群組中選擇 的一個。在另一個實施例中，側向應變誘發材料層是拉伸側向應變誘發材料層(例如，側向應變誘發材料層是壓縮應力材料，且對於底層pMTJ元件誘發拉伸應變)。在特定的此類實施例中，拉伸側向應變誘發材料層由選自鉭襯裡和銅填充材料堆疊、由物理氣相沉積形成的金屬膜，和金屬種子和電鍍金屬材料堆疊組成的群組中選擇的一個。適於用作應變工程材料112(最終應變工程層114)的其它材料在下面結合圖2進行描述。
為了提供更多的細節，根據本發明的實施例，本文所述的是pMTJ材料堆疊、採用這種材料堆疊的STTM裝置，以及採用這種STTM裝置的計算平台。本文所述的實施例的應用包含嵌入式記憶體、嵌入式非揮發性記憶體(NVM)、磁性隨機存取記憶體(MRAM)和非嵌入式或獨立記憶體。
圖2顯示根據本發明的一些實施例的pMTJ裝置201的橫截面圖。pMTJ裝置201包含設置在兩個電極207和280之間的pMTJ材料堆疊202。在示範性實施例中，金屬電極207(例如，底部電極)係設置在基板205上。包含一或多層磁性材料的固定磁性材料層(或堆疊)220係設置在電極207上。穿隧介電材料層230係設置在固定磁性材料層或堆疊220上。自由磁性材料層(或堆疊)260係設置在穿隧介電材料層230上。在示範性實施例中所示的介電材料層270，如金屬氧化物(例如，氧化鎂、氧化釩、氧化鎢、氧化砹、氧化鉭、氧化鉿、氧化 鉬)係設置在自由磁性材料層260上。對於自旋霍爾效應(SHE)實現，這種覆蓋層可以不存在。金屬電極280(例如，頂部電極)係設置在覆蓋介電材料層270上。值得注意的是，在替代實施例中，材料層207至280的順序可以顛倒，或者從地形特徵的側壁側向延伸離開。在實施例中，如在下面更詳細地描述的，頂部電極280是(或包含)側向應變誘發材料層。
在一些實施例中，pMTJ材料堆疊202是垂直的系統，其中該磁性層的自旋係垂直於該些材料層的平面(例如，易磁化軸在z方向出基板205的平面)。固定磁性層220可以由適合於保持固定磁化方向的任何材料或材料堆疊組成，同時自由磁性材料層260是磁性上較軟的(例如，相對於固定層，磁化可容易旋轉到平行和反平行狀態)。在一些實施例中，增強應變的pMTJ裝置係由足以誘發平行於pMTJ材料層的平面的pMTJ堆疊中的應變的側向定向應力的應用來提供。在一個這樣的實施例中，控制施加於pMTJ材料堆疊的膜中的應力，以提供對應於一或多個磁性材料層的應變的磁性材料層的保磁力的顯著影響。
如上面簡要地指出的，在實施例中，圖2的裝置的頂部電極280是或包含側向應變誘發材料層。在一個這種實施例中，側向應變誘發材料層係設置在pMTJ材料堆疊的頂表面上。因此，在一些實施例中，頂側側向應變誘發材料層還用作在pMTJ裝置中的頂部電極280。在 一些實施例中，頂側側向應變誘發材料層為鉭(Ta)，無論是純元素形式或其合金(例如，氮化鉭等)。在其他實施例中，頂側側向應變誘發材料層為鈦(Ti)，無論是純元素形式或其合金(例如，氮化鈦等)。可調諧到具有高的拉伸應力或高的壓縮應力(例如200兆帕或更多)的任何其它導電材料也可以被採用。在其他實施例中，應變誘發材料層被調諧以提供壓縮應力。頂側側向應變誘發材料也可以是覆蓋pMTJ裝置電極的介電質(例如，SiN)。對於這樣的實施例，導電通孔可以穿過側向應變誘發材料以接觸底層電極。在一些實施例中，為了增加pMTJ堆疊202內的側向應變的量，頂側側向應變誘發材料層具有比pMTJ堆疊中的任何材料層(例如，磁性或介電質)大的厚度。在一些其它實施例中，頂側側向應變誘發材料層具有比整個底層pMTJ堆疊202大的厚度。
根據本發明的實施例，自由層保磁力對於側向應變的靈敏度被利用，其由(a)毯覆MTJ堆疊測量中或(b)整合pMTJ處理流程中的硬掩模或頂部電極材料本身的應力的調變所顯示。圖3是顯示根據本發明實施例的，如藉由濺射壓力所控制的，毯覆MTJ堆疊中的自由層保磁力隨著硬掩模或頂部電極層的本徵應力而變化的曲線圖300。圖4是根據本發明實施例利用不同的本徵硬掩模或頂部電極應力製造的pMTJ裝置的自由層保磁力的曲線圖400。參考曲線圖400，自由層保磁力是由電阻場掃描得到的。
在另一態樣中，直接將記憶體整合到微處理器晶片上是有利的，因為相較於具有實體上獨立的邏輯和記憶體晶片，它能夠致使更高的操作速度。不幸的是，傳統的基於電荷的儲存技術，如DRAM和NAND快閃記憶體正面臨著關於越來越精確的電荷佈置和感測需求的嚴重縮放性問題。因此，對於未來的技術節點，直接將基於電荷的記憶體嵌入到高效能邏輯晶片不是非常有吸引力。然而，相對於傳統的基於電荷的記憶體，確實有潛在縮放到小得多的幾何形狀的記憶體的技術是自旋力矩轉移磁阻隨機存取記憶體(STT-MRAM)，因為它依賴於電阻率，而不是電荷作為資訊載體。然而，為了利用具有嵌入的STT-MRAM記憶體的高效能邏輯晶片的潛在益處，適當的積體邏輯加上STT-MRAM結構和製造方法是需要的。本發明的實施例包含這樣的結構和製造程序。
根據本文描述的一或多個實施例，揭露一種包含眾多磁性穿隧接面(MTJ)的自旋轉移矩隨機存取記憶體(STT-MRAM)陣列被嵌入高效能邏輯晶片的後端互連層內的結構。根據本發明的具體實施例，揭露在相鄰的邏輯區域中的互連之前，MTJ下方的“薄通孔”的結合、MTJ下方的MRAM基座材料的存在、和MTJ被製造的MTJ優先類型處理流程。
STT-MRAM陣列可以嵌入在邏輯晶片中。作為範例性實施例，圖5顯示根據本發明的實施例的連同STT-MRAM記憶體陣列整合到共用基板上的邏輯區的橫 截面圖。參見圖5，結構500包含邏輯區502和STT-MRAM陣列區504。
參照圖5的STT-MRAM陣列區504，在第一層中，金屬2(M2)508與通孔1(V1)510結構係形成在基板506上。M2 508和V1 510結構係形成在層間介電層512中，層間介電層512係設置在蝕刻停止層514上。
再次參照圖5的STT-MRAM陣列區504，在第二層中，複數個導電基座516和對應的pMTJ堆疊518係形成在層間介電層520中，層間介電層520係設置在蝕刻停止層522上。如圖5所示，複數個導電基座516可以藉由導電層524耦接到M2 508結構中對應的一些。如也在圖5中顯示的，介電間隔層526可以在pMTJ堆疊518的側壁上並在複數個導電基座516的上表面上形成。如圖5所示，pMTJ堆疊518中的每一個可以包含自由層MTJ膜528、介電或穿隧層530、固定層MTJ膜532，和頂部電極534。應當理解，堆疊可以顛倒，其中層528可以是固定層，而層532可以是自由層。在實施例中，圖5的裝置的頂部電極534是或包含側向應變誘發材料層。在一個這種實施例中，側向應變誘發材料層是壓縮側向應變誘發材料層。在另一個這樣的實施例中，側向應變誘發材料層是拉伸側向應變誘發材料層。
再次參照圖5的STT-MRAM陣列區域504，在第三層中，蝕刻停止層536係設置在層間介電層520上。金屬4(M4)538與至接面通孔(VTJ)540結構係 形成在層間介電層542中，層間介電層542係設置在蝕刻停止層536上。但是應當理解，額外的互連層可以被形成在圖5的STT-MRAM陣列區域504的M4/VTJ層的頂部上，例如使用本領域中眾所皆知的標準雙鑲嵌程序技術。因此，還應當理解，儘管在圖式中MTJ被顯示嵌入到對應的邏輯金屬3(M3)層，它們可以替代地嵌入到某些其它互連層(例如，M1、M2、M4等)。
現在參照圖5的邏輯區域502，在第一層中，金屬2(M2)550與通孔1(V1)552結構係形成在層間介電層512中，層間介電層512係設置在蝕刻停止層514上。在第二層中，蝕刻停止層522係設置在層間介電層512上。金屬3(M3)554與通孔2(V2)556結構係形成在層間介電層520中，層間介電層520係設置在蝕刻停止層522上。在第三層中，蝕刻停止層536係設置在層間介電層520上。金屬4(M4)558與通孔3(V3)560結構係形成在層間介電層542中，層間介電層542係設置在蝕刻停止層536上。但是應當理解，額外的互連層可以被形成在圖5的邏輯區域502的M4/V3層的頂部上，例如使用本領域中眾所皆知的標準雙鑲嵌程序技術。
再次參照圖5，在實施例中，自由層MTJ膜528(或者，替代地，532)根據應用是由適合於多數自旋和少數自旋之間轉變的材料組成。因此，自由磁性層(或記憶體層)可以被稱為鐵磁性記憶體層。在一個實施例中，自由磁性層是由鈷鐵(CoFe)或鈷鐵硼(CoFeB)層 組成。
再次參照圖5，在實施例中，介電或穿隧層530是由適於允許多數自旋的電流穿過該層，同時阻礙至少一定程度的少數自旋的電流穿過該層的材料組成。因此，介電或穿隧層530(或自旋過濾層)可以被稱為穿隧層。在一個實施例中，介電層是由諸如的材料但不限於氧化鎂(MgO)或氧化鋁(Al2O3)的材料組成。在一個實施例中，介電層具有大約1奈米的厚度。
再次參照圖5，在實施例中，固定層MTJ膜532(或在532是自由層的情況下，528)是由適合於保持固定的多數自旋的材料或材料堆疊組成。因此，固定磁性層(或參考層)可以被稱為鐵磁層。在一個實施例中，固定磁性層是由單一鈷鐵硼(CoFeB)層組成。然而，在另一實施例中，固定磁性層是由鈷鐵硼(CoFeB)層、釕(Ru)層、鈷鐵硼(CoFeB)層堆疊組成。在實施例中，儘管未顯示，合成反鐵磁(SAF)係設置在或鄰近於固定層MTJ膜532。
再次參照圖5，在實施例中，複數個導電基座516包含厚金屬層，諸如相對厚的氮化鈦(TiN)層。在實施例中，導電金屬層524是氮化鉭(TaN)層。在一個實施例中，導電金屬層524稱作“薄通孔”層。在實施例中，頂部電極534是或包含側向應變誘發材料層，其範例已在上面關於圖1和圖2描述。
再次參照圖5，在實施例中，一或多個層間介 電(ILD)，如層間介電材料層512、520和542被使用。ILD層可以使用已知其在積體電路結構中的適用性的介電材料來形成，如低k介電材料。可使用的介電材料的範例包含但不限於二氧化矽(SiO2)、摻雜碳的氧化物(CDO)、氮化矽、有機聚合物，如全氟環丁烷或聚四氟乙烯、氟矽酸鹽玻璃(FSG)，和有機矽酸酯，如矽倍半氧烷、矽氧烷或有機矽酸鹽玻璃。ILD層可以包含孔或氣隙以進一步降低它們的介電常數。
再次參照圖5，在實施例中，金屬線(諸如M2、M3和M4)和通孔(諸如V1、V2、V3和VTJ)係由一或多種金屬或其他導電結構組成。常見的範例是使用銅線和可以或可以不包含銅和周圍ILD材料之間的阻擋層的結構。如本文所使用的，用語金屬包含合金、堆疊和多種金屬的其它組合。例如，金屬互連線可以包含阻擋層，不同金屬或合金的堆疊等。互連線在本領域中有時也稱為，跡線、佈線、線、金屬或簡稱互連。
再次參照圖5，在實施例中，蝕刻停止材料(諸如用於層514、522和536)係由與層間介電材料不同的介電材料組成。在一些實施例中，蝕刻停止層包含矽的氮化物層(例如，氮化矽)或矽的氧化物層或兩者，或其組合。其它合適的材料可包含碳基材料，諸如碳化矽。可替代地，在本領域中已知的其他蝕刻停止層可以根據特定的實現來使用。該蝕刻停止層可藉由CVD、PVD或藉由其他沉積方法來形成。在實施例中，介電間隔層526為 氮化矽層。
再次參照圖5，在實施例中，基板506(或下面與圖1和圖2關聯分別描述的基板100或205)為半導體基板。在一種實現中，半導體基板可以是使用本體矽或絕緣體上矽子結構形成的結晶基板。在其他實現中，半導體基板可以使用替代材料來形成，該替代材料可以或可以不與矽結合，其包含但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵或III-V族或IV族材料的其它組合。雖然本文描述了可以形成基板的材料的一些範例，但是可以用作構建半導體裝置的基礎的任何材料落在本發明的精神和範圍內。
應當理解，關聯於圖1、圖2和圖5描述的層和材料通常形成在諸如積體電路的底層裝置層之底層半導體基板或結構上或之上。在實施例中，底層半導體基板100、205或506表示用於製造積體電路的一般工件對象。半導體基板通常包含晶圓或其它矽片或另一半導體材料。合適的半導體基板包含但不限於單晶矽、多晶矽和絕緣體上矽(SOI)，以及由其它半導體材料形成的類似基板。取決於製造的階段，半導體基板通常包含電晶體、積體電路等。基板也可以包含半導體材料、金屬、介電質、摻雜物和通常在半導體基板中發現的其它材料。在一個實施例中，所示在圖1、圖2和圖5描繪的結構被製造在底層電晶體之上或形成於基板100、205或506之中或之上的其他半導體裝置層之上。在另一個實施例中，所示在圖 1、圖2和圖5描繪的結構被製造在形成於基板100、205或506之上的底層較低層互連層之上。
應當理解，在本發明的某些態樣和至少一些實施例中，某些用語保持某些可定義含義。例如，“自由”磁性層是儲存計算變數的磁性層。“固定”磁性層是具有固定磁化(比自由磁性層磁性更硬)的磁性層。穿隧屏障，諸如穿隧介電質或穿隧氧化物是位於自由和固定磁性層之間的一者。固定磁性層可以被圖案化以產生到相關電路的輸入和輸出。磁化可藉由自旋霍爾效應被寫入。當施加電壓時，磁化可以經由穿隧磁阻效應來讀取。在實施例中，介電層的作用是致使大的磁阻比。磁阻是當兩個鐵磁性層具有反平行磁化和具有平行磁化狀態的電阻時，電阻之間的差的比率。
在實施例中，MTJ基本上用作電阻器，其中穿過MTJ的電路徑的電阻可以存在於“高”或“低”的兩個電阻狀態中，其取決於在自由磁性層和在固定磁性層中的磁化方向或取向。在自旋方向是自由磁性層中的少數的情況下，存在高電阻狀態，其中在自由磁性層與固定磁性層中的磁化方向基本上是彼此相對或反平行。在自旋方向是自由磁性層中的多數的情況下，存在低電阻狀態，其中自由磁性層與固定磁性層中的磁化方向大致彼此對準或平行。但是應當理解，關於MTJ的電阻狀態用語“低”和“高”是相對於彼此的。換言之，高電阻狀態僅僅是比低電阻狀態可檢測的較高電阻，反之亦然。因此，隨著電阻的可檢測差 異，低和高電阻狀態可以表示不同的資訊位元(即“0”或“1”)。
因此，MTJ可藉由其磁化狀態儲存單一的資訊位元(“0”或“1”)。儲存在MTJ中的資訊是由穿過MTJ的驅動電流來感測。自由磁性層不需要電源來保持其磁性取向。因此，當裝置的電源被移除時，MTJ的狀態被保留。因此，在實施例中，諸如圖1中所描繪的記憶體位元胞元是非揮發性的。
根據本發明的實施例中，資料的每個位元被儲存在獨立的磁性穿隧接面(MTJ)中。該MTJ是包含由薄絕緣穿隧屏障層分隔開的兩個磁性層的磁性元件。磁性層之一者被稱為參考層、固定層，或釕扎磁性層，其提供穩定的參考磁取向。該位元被儲存在被稱為自由層的第二磁性層，並且該自由層的磁矩的取向可以是在平行於參考層或反平行於參考層的兩個狀態中的一者。因為穿隧磁電阻(TMR)效應，反平行狀態的電阻係顯著地高於平行狀態。為了將資訊寫入STT-MRAM裝置中，自旋轉移力矩效應被用來將自由層從平行切換到反平行狀態，反之亦然。電流流過該MTJ產生自旋極化的電流，這導致被施加到該自由層的磁化的力矩。當自旋極化電流足夠強時，足夠的力矩被施加到自由層以致使其磁取向改變，因此允許位元被寫入。為了讀取所儲存的位元，感測電路測量MTJ的電阻。由於感測電路需要確定該MTJ是否處於低電阻(例如，平行)狀態，或在具有可接受訊號對雜訊的 高電阻狀態(例如，反平行)，該STT-MRAM單元需要被設計為使得該單元的總電阻和電阻變化最小化。
有關本文所描述的一或多個實施例，應該理解的是傳統的DRAM記憶體面臨嚴峻的縮放問題，並且因此在電子產業中正在積極探索其它類型的記憶體裝置。一個未來的競爭者是STT-MRAM裝置。本文所描述的實施例包含將STT-MRAM位元胞元陣列嵌入到邏輯程序技術的製造方法。描述的實施例可以利於處理關於具有嵌入式記憶體陣列的邏輯處理器的製造之方案。
在實施例中，與基板100、205或206相關的電晶體是金屬氧化物半導體場效電晶體(MOSFET或簡稱MOS電晶體)，其製造於基板100、205或506上。在本發明的各種實現中，MOS電晶體可以是平面電晶體、非平面電晶體，或兩者的組合。非平面電晶體包含FinFET電晶體，如雙閘極電晶體和三閘極電晶體，和迴繞或全繞式閘極電晶體，諸如奈米帶和奈米線電晶體。
在實施例中，基板100、205或506的每個MOS電晶體包含由至少兩層組成的閘極堆疊、閘極介電層和閘極電極層。閘極介電層可以包含一層或多層的堆疊。該一或多個層可包含氧化矽、二氧化矽(SiO2)和/或高k介電材料。高k介電材料可以包含諸如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮和鋅之元素。可在閘極介電層使用的高k材料的範例包含但不限於氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧 化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭和鈮酸鉛鋅。在一些實施例中，當使用高k材料時，退火程序可以在閘極介電層上進行以提高其品質。
基板100、205或506的每個MOS電晶體的閘極電極層形成在閘極介電層上，並且可以由至少一種P型功函數金屬或N型功函數金屬組成，其取決於電晶體是否為PMOS或NMOS電晶體。在一些實施例中，閘極電極層可以由兩個或多個金屬層的堆疊組成，其中一或多個金屬層為功函數金屬層，並且至少一個金屬層為填充金屬層。
對於PMOS電晶體，可以被用於閘極電極的金屬包含但不限於釕、鈀、鉑、鈷、鎳，以及導電金屬氧化物，例如，氧化釕。P型金屬層將致使具有約4.9電子伏特至約5.2電子伏特之間的功函數的PMOS閘極電極的形成。對於NMOS電晶體，可以被用於閘極電極的金屬包含但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金，和這些金屬的碳化物，如碳化鉿、碳化鋯、碳化鈦、碳化鉭和碳化鋁。N型金屬層將致使具有約3.9電子伏特至約4.2電子伏特之間的功函數的NMOS閘極電極的形成。
在一些實現中，閘極電極可以由“U”形結構組成，其包含基本上平行於基板的表面的底部與基本上垂直於基板的頂表面的兩個側壁部分。在另一實現中，形成閘極電極的金屬層中的至少一個可以簡單地是基本上平行於 基板的頂表面，並且不包含基本上垂直於基板的頂表面的側壁部分的平面層。在本發明的其它實施例中，閘極電極可包含U形結構和平面、非U形結構的組合。例如，閘極電極可以包含形成於一或多個平面、非U形層上的一或多個U形金屬層。
在本發明的一些實現中，一對側壁間隔件可在托住閘極堆疊的閘極堆疊之相對側上形成。側壁間隔件可以由下列材料來形成，諸如氮化矽、氧化矽、碳化矽、摻雜碳的氮化矽，和氮氧化矽。用於形成側壁間隔件的程序在本領域中是眾所周知的，並且通常包含沉積和蝕刻程序步驟。在替代實施例中，可以使用複數個間隔件對，例如，兩對、三對或四對的側壁間隔件可在閘極堆疊的相對兩側形成。
如在本領域中眾所皆知的，源極和汲極區是相鄰於每個MOS電晶體的閘極堆疊在基板內形成的。源極和汲極區通常使用植入/擴散程序或者蝕刻/沉積程序來形成。在前者的程序中，摻雜劑如硼、鋁、銻、磷或砷可以離子植入到基板以形成源極和汲極區。使摻雜物活化並致使它們進一步擴散到基板的退火程序通常在離子佈植程序之後。在後者的程序中，基板可以首先被蝕刻以形成在源極和汲極區的位置處的凹部。接著磊晶沉積程序可以進行以將凹部填充被用於製造源極和汲極區的材料。在一些實現中，源極和汲極區可使用的矽合金，諸如矽鍺或矽碳化物來製造。在一些實現中，磊晶沉積矽合金可利用諸如 硼、砷或磷的摻雜物來原地摻雜。在進一步的實施例中，可以使用一或多個替代的半導體材料，諸如鍺或III-V族材料或合金來形成源極和汲極區。並且在其它實施例中，一或多層的金屬和/或金屬合金可用於形成源極和汲極區。
圖6顯示根據本發明實施例的電子系統600的方塊圖。電子系統600可對應於，例如，可攜式系統、電腦系統、程序控制系統，或利用處理器和相關記憶體的任何其他系統。電子系統300可以包含微處理器602(具有處理器604和控制單元606)、記憶體裝置608，以及輸入/輸出裝置610(應理解的是，電子系統600在各種實施例中可具有複數個處理器、控制單元、記憶體裝置單元和/或輸入/輸出裝置)。在一個實施例中，電子系統600具有一組限定將由處理器604對資料執行的操作，以及處理器604、記憶體裝置608和輸入/輸出裝置610之間的交易之指令。控制單元606藉由通過一組致使指令從記憶體裝置608被檢索並執行的操作之循環來協調處理器604、記憶體裝置608和輸入/輸出裝置610的操作。如本文所述，記憶體裝置608可包含整合進邏輯處理器的STT-MRAM記憶體陣列。如圖6所示，在實施例中，記憶體裝置608被嵌入在微處理器602之中。
圖7顯示根據本發明的一個實施例的計算裝置700。計算裝置700容納板702。板702可包括多個部件，包括但不限於處理器704和至少一個通訊晶片706。 處理器704可以被物理地和電性地耦接到板702。在一些實現中，至少一個通訊晶片706也可以被物理地和電性地耦接到板702。在另外的實現中，通訊晶片706可以是處理器704的一部分。
取決於其應用，計算裝置700可以包括可以或可以不被物理地和電性地耦接到板702的其他部件。這些其他部件可以包括但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機和大容量儲存裝置(如硬碟、光碟(CD)、數位多功能光碟(DVD)等)。
通訊晶片706可以致使用於資料傳送往來於計算裝置700的無線通訊。用語“無線”及其衍生詞可以用於描述電路、裝置、系統、方法、技術、通訊通道等，其可藉由非固態媒體、藉由使用調變的電磁輻射來傳送資料。該用語不暗示相關的裝置不包含任何佈線，儘管在一些實施例中它們可能沒有。通訊晶片706可以實現任何數目的無線標準或協議，其包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、 DECT、藍芽，其衍生物以及那些被指定為3G、4G、5G和之後的任何其它無線協定。計算裝置700可以包括複數個通訊晶片706。例如，第一通訊晶片706可專用於短範圍無線通訊，例如Wi-Fi和藍芽，並且第二通訊晶片706可專用於長範圍無線通訊如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其他。
計算裝置700的處理器704包含封裝在處理器704內的積體電路晶粒。在本發明的實施例的一些實現中，該處理器的積體電路晶粒包含一或多個陣列，諸如根據本發明的實施例整合進邏輯處理器、建立的應變工程的基於pMTJ的STT-MRAM記憶體陣列。用語“處理器”可以指處理來自暫存器和/或記憶體的電子資料，以將該電子資料轉換成可儲存在暫存器和/或記憶體中的其他電子資料的任何裝置或裝置的部分。
通訊晶片706也可以包括封裝在通訊晶片706內的積體電路晶粒。根據本發明的實施例的其他實現，該通訊晶片的積體電路晶粒包含根據本發明的實施例整合進邏輯處理器、建立的應變工程的基於pMTJ的STT-MRAM記憶體陣列。
在進一步的實現中，容納在計算裝置700內的另一部件可以含有獨立的積體電路記憶體晶片，其包含一或多個陣列，諸如根據本發明的實施例整合進邏輯處理器、建立的應變工程的基於pMTJ的STT-MRAM記憶體陣列。
在各種實現中，計算裝置700可以是膝上型電腦、小筆電、筆記型電腦、超輕薄電腦、智慧手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或者數位錄影機。在另外的實現中，計算裝置700可以是用於處理資料的任何其它電子裝置。
因此，本發明的一或多個實施例一般關於嵌入式微電子記憶體的製造。該微電子記憶體可以是非揮發性的，其中該記憶體甚至可以在不通電時保留所儲存的資訊。本發明的一或多個實施例關於整合進邏輯處理器的應變工程的基於pMTJ的STT-MRAM記憶體陣列的製造。這樣陣列可以用來在嵌入式非揮發性記憶體，無論其非揮發性，或作為嵌入式動態隨機存取記憶體(eDRAM)的替代品。例如，這種陣列可用於在給定技術節點內的具競爭性的胞元尺寸之1T-1X記憶體或2T-1X記憶體(X=電容器或電阻器)。
圖8顯示包括本發明的一或多個實施例的中介層800。中介層800是用於將第一基板802橋接到第二基板804的居間基板。第一基板802可以例如是積體電路晶粒。第二基板804可以例如是記憶體模組、電腦主機板或另一積體電路晶粒。通常，中介層800的目的是散佈連接到更寬的間距和/或將連接重新路由到不同的連接。例如，中介層800可以將積體電路晶粒耦接到可以隨後被耦 接到第二基板804的球閘陣列(BGA)806。在一些實施例中，第一和第二基板802/804被附接到中介層800的相對側。在其它實施例中，第一和第二基板802/804被附接到中介層800的相同側。並且在進一步的實施例中，三個或更多的基板係藉由中介層800的方式被互連。
中介層800可以由環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料或聚合物材料，如聚醯亞胺形成。在進一步的實現中，中介層可以由可以替代包括上述在半導體基板中使用的相同材料，如矽、鍺以及其它III-V族和IV族的材料的剛性或柔性材料來形成。
中介層可以包括金屬互連808和通孔810，其包含但不限於穿矽通孔(TSV)812。中介層800可以進一步包括嵌入式裝置814，其包括被動和主動裝置。這樣的裝置包括但不限於電容、解耦電容、電阻、電感、熔斷器、二極體、變壓器、感測器和靜電放電(ESD)裝置。更複雜的裝置，如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器和MEMS裝置也可以在中介層800上形成。根據本發明的實施例，本文揭露的設備或程序可以用於製造中介層800。
因此，本發明的實施例包含用於垂直磁性穿隧接面(pMTJ)之應變工程的方法，及所得結構。
在實施例中，一種記憶體結構，包含設置在基板上的垂直磁性穿隧接面(pMTJ)元件。側向應變誘發材料層係設置在該pMTJ元件上。層間介電(ILD)層 係側向相鄰於該pMTJ元件和該側向應變誘發材料層兩者設置。該ILD層具有與該側向應變誘發材料層的最上表面共面或實質上共面的最上表面。
在一個實施例中，該側向應變誘發材料層為壓縮側向應變誘發材料層。
在一個實施例中，該壓縮側向應變誘發材料層包含從由鈦和鎢組成的群組中選出的材料。
在一個實施例中，該側向應變誘發材料層為拉伸側向應變誘發材料層。
在一個實施例中，該拉伸側向應變誘發材料層包含鉭襯裡和銅填充材料堆疊。
在一個實施例中，該pMTJ元件係設置在導電基座上。
在一個實施例中，該ILD層也側向相鄰於該導電基座。
在實施例中，一種製造記憶體結構的方法，包含：形成在基板上的垂直磁性穿隧接面(pMTJ)元件，該pMTJ具有形成在其上的硬掩模層。該方法也包含形成側向相鄰於該pMTJ元件和該硬掩模層兩者的層間介電(ILD)層。該方法也包含至少部分地將該硬掩模層凹陷以形成在該ILD中的開口。該方法也包含形成在該ILD層上和在該開口中的應變誘發材料。該方法也包含將該應變誘發材料平坦化以暴露該ILD層並形成該pMTJ元件上的側向應變誘發材料層。
在一個實施例中，至少部分地將該硬掩模層凹陷包含完全去除該硬掩模層。
在一個實施例中，該硬掩模層為金屬或導電硬掩模層。
在一個實施例中，該硬掩模層為介電或絕緣硬掩模層。
在一個實施例中，形成該應變誘發材料包含形成壓縮側向應變誘發材料。
在一個實施例中，形成該壓縮側向應變誘發材料包含形成從由化學氣相沉積的鈦材料、原子層沉積的鈦材料和化學氣相沉積的鎢組成的群組中選出的材料。
在一個實施例中，形成該應變誘發材料包含形成拉伸側向應變誘發材料。
在一個實施例中，形成該拉伸側向應變誘發材料包含形成從由鉭襯裡和銅填充材料堆疊、藉由物理氣相沉積形成金屬膜和金屬種子與電鍍金屬材料堆疊組成的群組中選出的材料。
在實施例中，一種半導體結構，包含設置在第一介電層中的複數個金屬2(M2)線/通孔1(V1)配對，該第一介電層設置在基板上。該半導體結構也包含設置在第二介電層中的複數個金屬3(M3)線/通孔2(V2)配對和複數個垂直磁性穿隧接面(pMTJ)，該第二介電層設置在該第一介電層上，該複數個M3/V2配對耦接到該複數個M2/V1配對的第一部分，以及該複數個 pMTJ耦接到該複數個M2/V1配對的第二部分。該複數個pMTJ中的每一個具有包含MTJ材料堆疊上的側向應變誘發材料層的頂部電極。該半導體結構也包含設置在第三介電層中的複數個金屬4(M4)線/通孔3(V3)配對和複數個金屬4(M4)線/至接面通孔(VTJ)配對，該第三介電層設置在該第二介電層上，該複數個M4/V3配對耦接到該複數個M3/V2配對，以及該複數個M4/VTJ配對耦接到該複數個pMTJ。
在一個實施例中，該側向應變誘發材料層為壓縮側向應變誘發材料層。
在一個實施例中，該側向應變誘發材料層為拉伸側向應變誘發材料層。
在一個實施例中，該複數個pMTJ中的每一個係設置在複數個導電基座中的對應一個上，該複數個導電基座設置在該第二介電層中。
在一個實施例中，該複數個導電基座中的每一個包含從由氮化鈦、氮化鉭、鉭、釕和鈷組成的群組中選出的材料。
在一個實施例中，該複數個導電基座中的每一個比設置在其上的該複數個pMTJ中的該對應一個更寬。
在一個實施例中，該半導體結構還包含沿著該複數個pMTJ中的每一個的側壁設置的介電間隔層。
在一個實施例中，該介電間隔層延伸到該複 數個導電基座中的每一個的暴露頂表面上。
201‧‧‧pMTJ裝置
202‧‧‧pMTJ材料堆疊
205‧‧‧基板
207‧‧‧電極
220‧‧‧固定磁性材料層或堆疊
230‧‧‧穿隧介電材料層
260‧‧‧自由磁性材料層(或堆疊)
270‧‧‧介電材料層
280‧‧‧電極

Claims (23)

  1. 一種記憶體結構，包含：設置在基板上的垂直磁性穿隧接面(pMTJ)元件；設置在該pMTJ元件上的側向應變誘發材料層；以及側向相鄰於該pMTJ元件和該側向應變誘發材料層兩者設置的層間介電(ILD)層，該ILD層具有與該側向應變誘發材料層的最上表面共面或實質上共面的最上表面。
  2. 如申請專利範圍第1項的記憶體結構，其中該側向應變誘發材料層為壓縮側向應變誘發材料層。
  3. 如申請專利範圍第2項的記憶體結構，其中該壓縮側向應變誘發材料層包含從由鈦和鎢組成的群組中選出的材料。
  4. 如申請專利範圍第1項的記憶體結構，其中該側向應變誘發材料層為拉伸側向應變誘發材料層。
  5. 如申請專利範圍第4項的記憶體結構，其中該拉伸側向應變誘發材料層包含鉭襯裡和銅填充材料堆疊。
  6. 如申請專利範圍第1項的記憶體結構，其中該pMTJ元件係設置在導電基座上。
  7. 如申請專利範圍第1項的記憶體結構，其中該ILD層也側向相鄰於該導電基座。
  8. 一種製造記憶體結構的方法，該方法包含：形成在基板上的垂直磁性穿隧接面(pMTJ)元件，該pMTJ具有形成在其上的硬掩模層；形成側向相鄰於該pMTJ元件和該硬掩模層兩者的層 間介電(ILD)層；至少部分地將該硬掩模層凹陷以形成在該ILD中的開口；形成在該ILD層上和在該開口中的應變誘發材料；以及將該應變誘發材料平坦化以暴露該ILD層並形成該pMTJ元件上的側向應變誘發材料層。
  9. 如申請專利範圍第8項的方法，其中至少部分地將該硬掩模層凹陷包含完全去除該硬掩模層。
  10. 如申請專利範圍第8項的方法，其中該硬掩模層為金屬或導電硬掩模層。
  11. 如申請專利範圍第8項的方法，其中該硬掩模層為介電或絕緣硬掩模層。
  12. 如申請專利範圍第8項的方法，其中形成該應變誘發材料包含形成壓縮側向應變誘發材料。
  13. 如申請專利範圍第12項的方法，其中形成該壓縮側向應變誘發材料包含形成從由化學氣相沉積的鈦材料、原子層沉積的鈦材料和化學氣相沉積的鎢組成的群組中選出的材料。
  14. 如申請專利範圍第8項的方法，其中形成該應變誘發材料包含形成拉伸側向應變誘發材料。
  15. 如申請專利範圍第14項的方法，其中形成該拉伸側向應變誘發材料包含形成從由鉭襯裡和銅填充材料堆疊、藉由物理氣相沉積形成金屬膜和金屬種子與電鍍金屬 材料堆疊組成的群組中選出的材料。
  16. 一種半導體結構，包含：設置在第一介電層中的複數個金屬2(M2)線/通孔1(V1)配對，該第一介電層設置在基板上；設置在第二介電層中的複數個金屬3(M3)線/通孔2(V2)配對和複數個垂直磁性穿隧接面(pMTJ)，該第二介電層設置在該第一介電層上，該複數個M3/V2配對耦接到該複數個M2/V1配對的第一部分，以及該複數個pMTJ耦接到該複數個M2/V1配對的第二部分，其中該複數個pMTJ中的每一個具有包含MTJ材料堆疊上的側向應變誘發材料層的頂部電極；以及設置在第三介電層中的複數個金屬4(M4)線/通孔3(V3)配對和複數個金屬4(M4)線/至接面通孔(VTJ)配對，該第三介電層設置在該第二介電層上，該複數個M4/V3配對耦接到該複數個M3/V2配對，以及該複數個M4/VTJ配對耦接到該複數個pMTJ。
  17. 如申請專利範圍第16項的半導體結構，其中該側向應變誘發材料層為壓縮側向應變誘發材料層。
  18. 如申請專利範圍第16項的半導體結構，其中該側向應變誘發材料層為拉伸側向應變誘發材料層。
  19. 如申請專利範圍第16項的半導體結構，其中該複數個pMTJ中的每一個係設置在複數個導電基座中的對應一個上，該複數個導電基座設置在該第二介電層中。
  20. 如申請專利範圍第19項的半導體結構，其中該複 數個導電基座中的每一個包含從由氮化鈦、氮化鉭、鉭、釕和鈷組成的群組中選出的材料。
  21. 如申請專利範圍第19項的半導體結構，其中該複數個導電基座中的每一個比設置在其上的該複數個pMTJ中的該對應一個更寬。
  22. 如申請專利範圍第21項的半導體結構，還包含：沿著該複數個pMTJ中的每一個的側壁設置的介電間隔層。
  23. 如申請專利範圍第22項的半導體結構，其中該介電間隔層延伸到該複數個導電基座中的每一個的暴露頂表面上。
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