CN108886092A - 用于垂直磁隧道结(pMTJ)的应变工程的方式以及所得到的结构 - Google Patents

Abstract

描述用于垂直磁隧道结(pMTJ)的应变工程的方式以及所得到的结构。在示例中，存储器结构包括设置在衬底上方的垂直磁隧道结(pMTJ)元件。横向应变诱导材料层设置在pMTJ元件上。层间介电(ILD)层与pMTJ元件和横向应变诱导材料层两者横向相邻地设置。ILD层具有与横向应变诱导材料层的最上表面共面或者基本上共面的最上表面。

Description

用于垂直磁隧道结(pMTJ)的应变工程的方式以及所得到的 结构

技术领域

本发明的实施例处于集成电路制作领域，以及尤其是垂直磁隧道结(pMTJ)的应变工程的方式以及所得到的结构。

背景技术

在过去数十年，集成电路中特征的缩放（scaling）已成为日益增长的半导体工业背后的驱动力。对越来越小特征的缩放实现半导体芯片的有限固定面积上的功能单元的增加密度。例如，缩小晶体管尺寸允许在芯片上结合增加数量的存储器装置，从而制作带有增加容量的产品。但是，针对越来越大容量的驱动并非没有问题。优化每个装置的性能的必要性变得越来越重要。

非易失性嵌入式存储器(例如具有非易失性的芯片上嵌入式存储器)能够实现能量和计算效率。但是，可存在对传统自旋扭矩转移磁阻随机存取存储器(STT-MRAM)集成的密度限制，以适应大写入切换电流和选择晶体管要求。具体来说，传统STT-MRAM由于提供充分自旋电流的驱动晶体管要求而具有单元尺寸限制。此外，这种存储器与基于常规磁隧道结(MTJ)的装置的大写入电流(> 100 µA)和电压(> 0.7 V)要求关联。

磁隧道结(MTJ)装置(其通常包括通过隧穿阻挡层所分隔的固定磁层和自由磁层)利用称作隧穿磁阻(TMR)的现象。对于包括通过薄绝缘隧道层所分隔的两个铁磁层的结构，与假如两个磁层的磁化不处于平行取向(不平行或者反平行取向)相比，当它们的磁化处于平行取向时，电子将更可能隧穿通过隧道材料层。因此，pMTJ能够在电阻的两种状态之间切换，即，具有低电阻的一种状态以及具有高电阻的一种状态。电阻的差异越大，则TMR比越高：(RAP-Rp)/Rp* 100 %，其中Rp和RAP分别是磁化的平行和反平行对齐的电阻。TMR比越高，则位能够越容易可靠地与pMTJ电阻状态关联地存储。因此，给定pMTJ的TMR比是采用pMTJ堆叠的自旋转移扭矩存储器(STTM)的重要性能度量。

对于STTM装置，电流感应磁化切换可用来设置位状态。第一(自由)铁磁层的极化状态能够经由自旋转移扭矩现象相对于第二(固定)铁磁层的固定极化来切换，从而使pMTJ的状态能够通过电流的施加来设置。电子的角动量(自旋)可经过一个或多个结构和技术(例如直流、自旋霍耳效应等)来极化。这些自旋极化电子能够将其自旋角动量转移成自由层的磁化，并且使它进动。因此，自由磁层的磁化能够通过超过某个临界值的电流的脉冲(例如持续大约1-10纳秒)来切换，而固定磁层的磁化保持不变（只要电流脉冲低于与固定层架构关联的某个更高阈值）。

具有磁电极(其具有垂直(在衬底的平面之外)的磁易轴)的MTJ具有实现比平面内变体要更高密度的存储器的潜能。一般来说，当自由磁层充分薄时，垂直磁各向异性(PMA)能够通过由相邻层(例如氧化镁(MgO))所建立的界面垂直各向异性来实现在自由磁层中。但是，薄层通常与相对低矫顽场Hc关联。因此，能够针对给定磁层厚度增加Hc的技术和结构是有利的，例如以改进pMTJ稳定性。

因此，在基于pMTJ的非易失性存储器阵列的领域中仍然需要显著改进。

附图说明

图1示出按照本发明的实施例、制作pMTJ装置(包括应变工程层)的方法中的各种操作的截面图。

图2示出按照本发明的一些实施例的pMTJ装置的截面图。

图3是示出按照本发明的实施例、在敷层（blanket）MTJ堆叠中的自由层矫顽性如何随硬掩模或顶部电极层的本征应力改变(如经由溅射压力所控制)的图表。

图4是按照本发明的实施例、采用不同本征硬掩模或顶部电极应力所制作的pMTJ装置的自由层矫顽性的图表。

图5示出按照本发明的实施例、连同公共衬底上集成的STT-MRAM存储器阵列的逻辑区的截面图。

图6示出按照本发明的实施例的电子系统的框图。

图7示出按照本发明的一个实施例的计算装置。

图8示出包括本发明的一个或多个实施例的插入器。

具体实施方式

描述用于垂直磁隧道结(pMTJ)的应变工程的方式以及所得到的结构。在以下描述中，提出例如特定磁隧道结(MTJ)层体系等的许多具体细节，以便提供对本发明的实施例的透彻理解。本领域的技术人员将会清楚，即使没有这些具体细节也可实践本发明的实施例。在其它实例中，没有详细描述众所周知的特征(例如与嵌入式存储器关联的操作)，以免不必要地使本发明的实施例晦涩。此外要理解的是，图中所示的各种实施例是说明性的表示，而不一定按比例绘制。

本发明的一个或多个实施例针对包括应变工程pMTJ的STT-MRAM存储器阵列。实施例可涉及用于磁隧道结的应变工程的凹陷硬掩模回填方式。

按照本发明的一个或多个实施例，描述一种对MTJ装置施加应变应用以用于磁性质的控制的方法。该方法可包括MTJ蚀刻硬掩模材料的初始凹陷，之后接着采用应力工程材料的重新填充。该方式提供对MTJ装置(特别是pMTJ装置)上的横向应变的直接控制，而与MTJ硬掩模的本征膜应力无关。在一个实施例中，pMTJ装置的交换层上的横向应变能够用来经由磁性自由层的矫顽性的调制来控制装置的热稳定性。凹陷蚀刻和重新填充工艺的实现在靠近MTJ之处采用应变工程材料来取代硬掩模。在具体实施例中，该方式的实现消除pMTJ性能对硬掩模应力条件的这种敏感度。该方法可通过消除对于同时优化硬掩模材料的应力和蚀刻掩蔽性质二者的需要，来提供针对pMTJ应变工程的增强灵活性。

在示范加工方案中，图1示出按照本发明的实施例、制作pMTJ装置(包括应变工程层)的方法中的各种操作的截面图。

参照图1的部分(a)，起始结构包括设置在衬底100上方的MTJ堆叠102。MTJ堆叠102在层间介电(ILD)层104内的沟槽108内形成。硬掩模层106在ILD层104的沟槽108内的MTJ堆叠102上形成。要理解的是，MTJ堆叠102可在形成ILD层104之前形成，或者ILD层104和沟槽108在形成MTJ堆叠102之前形成。

参照图1的部分(b)，去除MTJ堆叠102上的硬掩模106，以提供ILD 104内的开口110并且暴露MTJ堆叠102。在实施例中，硬掩模层108使用选择性湿式蚀刻工艺而被去除。在另一个实施例中，硬掩模层108使用选择性干式或等离子蚀刻工艺而被去除。

参照图1的部分(c)，应变工程材料112在图1的部分(b)的结构之上形成。在实施例中，应变工程材料112在开口110内以及在ILD层104之上例如作为具有复盖层（overburden）部分的层而形成。取决于应变工程材料112的目标性质，应变工程材料112的沉积可包括一种技术，诸如但不限于物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)或者电镀或无电镀工艺。

参照图1的部分(d)，应变工程材料112被平坦化以去除应变工程材料112的任何复盖层。平坦化将应变工程层114限定到ILD层104的开口110，并且重新暴露ILD层104的最上表面。在实施例中，应变工程材料112使用化学机械平坦化(CMP)工艺而被平坦化以形成应变工程层114。在另一实施例中，应变工程材料112使用回蚀工艺而被平坦化以形成应变工程层114。

再次参照图1的部分(d)，那么在实施例中，存储器结构包括垂直磁隧道结(pMTJ)元件102，其设置在衬底100上方。横向应变诱导材料层114设置在pMTJ元件102上。层间介电(ILD)层104与pMTJ元件102和横向应变诱导材料层114二者横向相邻地设置。在实施例中，ILD层104具有与横向应变诱导材料层114的最上表面共面或者基本上共面的最上表面，如图1的部分(d)中所描绘。然而，在其它实施例中，不必然采用应变诱导层完全重新填充凹陷容积以取得应变增强效果。在另一实施例中，实现采用高应力材料来部分填充，以取得预期效果。在一个这种实施例中，另一种覆盖（capping）材料在其上方形成，这对于集成是更为有利的，例如上覆盖层具有更高导电率、与后续通孔蚀刻的更好兼容性或者提供氧化或扩散的屏障。

在实施例中，图1的凹陷蚀刻方式实现应力工程材料与MTJ堆叠的紧邻放置，以获得增强MTJ装置应变效果。要理解的是，可能产生接缝，并且该接缝最终通过截面透射电子显微镜(TEM)(其展现例如应力工程层114与MTJ堆叠102之间的应力工程层中的这种接缝)是可检测的。此外，应变测量可使用纳米点衍射并且测量所制作的pMTJ装置上的矫顽性来执行。要理解的是，与图1关联的实施例可提供对于硬掩模材料本身的应变工程的改进(例如采用硬掩模上方的层)，因为采用具有目标性质的应变工程层来替代硬掩模。在这方面，能够实现本文所描述的实施例，以放宽对硬掩模材料的膜应力要求，从而实现硬掩模性质的优化，以获得改进的蚀刻或沉积特性或降低的制造成本。实施例还可实现减轻或消除硬掩模的本征膜应力的非预期影响。另外，能够实现实施例以便设计热稳定性或潜在临界电流，而与自由层厚度无关。

再次参照图1，下面描述适合于衬底100、MTJ堆叠102或ILD层104的示范材料和结构。在实施例中，硬掩模106是金属或导电硬掩模层(或者层的堆叠)，其在组成MTJ堆叠102的层的早期图案化期间提供耐蚀刻性。适当的金属或另外的导电硬掩模材料包括但不限于氮化钛、氮化钽、钽、钛或钌中的一个或多个。但是，在其它实施例中，使用介电或绝缘硬掩模材料。适当的金属或另外的导电硬掩模材料包括但不限于氧化硅、氮化硅或碳化硅中的一个或多个。在任一种情况下，在实施例中，硬掩模106在从图1的部分(a)移动到部分(b)中被全部去除。但是，在硬掩模106是金属或导电层的情况下，在另一实施例中，只有硬掩模的一部分实际上被凹陷，从而留下硬掩模层的导电残余，其上随后形成应变工程材料112。在保留金属或导电硬掩模层106的残余的情况下，为了便于本文实施例的描述，残余部分被认为是MTJ材料堆叠的部分。相应地，无论是否保留硬掩模部分，所得到的装置被描述为一种MTJ，其具有包括在MTJ材料堆叠上的横向应变诱导材料层的顶部电极。

在实施例中，应变工程材料112(最终为应变工程层114)是横向应变诱导材料层。在一个实施例中，横向应变诱导材料层是压缩横向应变诱导材料层(例如横向应变诱导材料层是拉伸应力材料，并且诱导对基础pMTJ元件的压缩应变)。在具体的这种实施例中，压缩横向应变诱导材料层是从由化学汽相沉积的钛材料、原子层沉积的钛材料和化学汽相沉积的钨所组成的组中选取的一项。在另一实施例中，横向应变诱导材料层是拉伸横向应变诱导材料层(例如横向应变诱导材料层是压缩应力材料，并且诱导对基础pMTJ元件的拉伸应变)。在具体的这种实施例中，拉伸横向应变诱导材料层是从由钽衬垫和铜填充材料堆叠、通过物理汽相沉积所形成的金属膜以及金属籽晶和电镀金属材料堆叠所组成的组中选取的一项。下面与图2关联地描述适合于用作应变工程材料112(最终为应变工程层114)的其它材料。

为了提供更多细节，按照本发明的实施例，本文所描述的是pMTJ材料堆叠、采用这类材料堆叠的STTM装置以及采用这类STTM装置的计算平台。针对本文所述实施例的应用包括嵌入式存储器、嵌入式非易失性存储器(NVM)、磁随机存取存储器(MRAM)以及非嵌入式或独立存储器。

图2示出按照本发明的一些实施例的pMTJ装置201的截面图。pMTJ装置201包括pMTJ材料堆叠202，其设置在两个电极207与280之间。在示范实施例中，金属电极207(例如底部电极)设置在衬底205之上。固定磁性材料层(或堆叠)220(其包括磁性材料的一个或多个层)设置在电极207之上。隧穿介电材料层230设置在固定磁性材料层或堆叠220之上。自由磁性材料层(或堆叠)260设置在隧穿介电材料层230之上。在所示的示范实施例中，介电材料层270(例如金属氧化物(例如MgO、VO、WO、VdO、TaO、HfO、MoO))设置在自由磁性材料层260之上。这种覆盖层针对自旋霍耳效应(SHE)实现可以不存在。金属电极280(例如顶部电极)设置在覆盖介电材料层270之上。值得注意，在备选实施例中，材料层207-280的顺序可颠倒或者远离地形特征侧壁横向延伸。在实施例中，顶部电极280是或者包括横向应变诱导材料层，如下面更详细描述。

在一些实施例中，pMTJ材料堆叠202是垂直系统，其中磁层的自旋与材料层的平面垂直(例如，磁易轴沿衬底205的平面之外的z方向)。固定磁层220可由适合于保持固定磁化方向的任何材料或者材料的堆叠来组成，而自由磁性材料层260在磁性上更软(例如，磁化能够易于相对于固定层旋转到平行和反平行状态)。在一些实施例中，通过施加足以诱导与pMTJ材料层的平面平行的pMTJ堆叠中的应变的横向定向应力，来提供应变增强pMTJ装置。在一个这种实施例中，控制在膜中施加在pMTJ材料堆叠之上的应力以提供对磁性材料层的矫顽性的显著影响，其对应于磁性材料层中的一个或多个中的应变。

如以上概要指示，在实施例中，图2的装置的顶部电极280是或者包括横向应变诱导材料层。在一个这种实施例中，横向应变诱导材料层设置在pMTJ材料堆叠的顶面之上。相应地，在一些实施例中，顶侧横向应变诱导材料层还充当pMTJ装置中的顶部电极280。在一些实施例中，顶侧横向应变诱导材料层是采取纯元素形式或者其合金(例如TaN等)的Ta。在其它实施例中，顶侧横向应变诱导材料层是采取纯元素形式或者其合金(例如TiN等)的Ti。还可采用可调谐成具有高拉伸应力或者高压缩应力(例如200 MPa或以上)的任何其它导电材料。在其它实施例中，应变诱导材料层调谐成提供压缩应力。顶侧横向应变诱导材料还可以是覆盖pMTJ装置电极的电介质(例如SiN)。对于这类实施例，导电通孔可经过横向应变诱导材料，以接触基础电极。在一些实施例中，为了增加pMTJ堆叠202内的横向应变量，顶侧横向应变诱导材料层具有比pMTJ堆叠中的任何材料层(例如磁或介电)要更大的厚度。在一些另外的实施例中，顶侧横向应变诱导材料层具有比整个基础pMTJ堆叠202要更大的厚度。

按照本发明的实施例，利用自由层矫顽性对横向应变的敏感度，这通过(a)敷层MTJ堆叠测量中或者(b)集成pMTJ工艺流程中的硬掩模或顶部电极材料本身的应力的调制来示出。图3是示出按照本发明的实施例、敷层MTJ堆叠中的自由层矫顽性如何随硬掩模或顶部电极层的本征应力而改变(如经由溅射压力所控制)的图表300。图4是按照本发明的实施例、采用不同本征硬掩模或顶部电极应力所制作的pMTJ装置的自由层矫顽性的图表400。参照图表400，从电阻场扫描（resistance-field sweeps）中获得自由层矫顽性。

在另一方面，将存储器直接集成到微处理器芯片上是有利的，因为与具有物理上分离的逻辑和存储器芯片相比，它实现更高的操作速度。然而，传统基于电荷的存储器技术(例如DRAM和NAND闪存)现在面临与越来越精确的电荷放置和感测要求相关的严峻的可缩放性问题。因此，将基于电荷的存储器直接嵌入到高性能逻辑芯片上对未来技术节点没有太大吸引力。但是，具有缩放到与传统基于电荷的存储器相比要小得多的几何结构的潜能的存储器技术是自旋扭矩转移磁阻随机存取存储器(STT-MRAM)，因为它依靠电阻率而不是作为信息载体的电荷。但是，为了利用具有嵌入式STT-MRAM存储器的高性能逻辑芯片的潜在益处，需要适当的集成逻辑加上STT-MRAM结构和制作方法。本发明的实施例包括这类结构和制作工艺。

按照本文所述的一个或多个实施例，公开一种结构，在其中自旋转移扭矩随机存取存储器(STT-MRAM)阵列(其包括大量磁隧道结(MTJ))嵌入在高性能逻辑芯片的后端互连层内。按照本发明的具体实施例，公开MTJ下面的“薄通孔”、MTJ下面的MRAM基座材料的存在以及MTJ优先类型工艺流程(其中在相邻逻辑区域中的互连之前制作MTJ)的组合。

STT-MRAM阵列可嵌入逻辑芯片中。作为示范实现，图5示出按照本发明的实施例、集成在公共衬底上的STT-MRAM存储器阵列连同逻辑区的截面图。参照图5，结构500包括逻辑区502和STT-MRAM阵列区504。

参照图5的STT-MRAM阵列区504，在第一层中，金属2(M2)508和通孔1(V1)510结构在衬底506上方形成。M2 508和V1 510结构在层间介电层512(其设置在蚀刻终止层514之上)中形成。

再次参照图5的STT-MRAM阵列区504，在第二层中，多个导电基座516和对应pMTJ堆叠518在层间介电层520(其设置在蚀刻终止层522之上)中形成。多个导电基座516可通过导电层524来耦合到M2 508结构的对应结构，如图5中所描绘。介电隔离片层526可在pMTJ堆叠518的侧壁上以及在多个导电基座516的上表面上形成，又如图5中所描绘。pMTJ堆叠518中的每个可包括一个或多个自由层MTJ膜528、介电或隧穿层530、一个或多个固定层MTJ膜532和顶部电极534，如图5中所描绘。要理解的是，堆叠可倒转，其中层528可以是固定层，而层532可以是自由层。在实施例中，图5的装置的顶部电极534是或者包括横向应变诱导材料层。在一个这种实施例中，横向应变诱导材料层是压缩横向应变诱导材料层。在另一这种实施例中，横向应变诱导材料层是拉伸横向应变诱导材料层。

再次参照图5的STT-MRAM阵列区504，在第三层中，蚀刻终止层536设置在层间介电层520上。金属4(M4)538和通孔到结(VTJ)540结构在层间介电层542(其设置在蚀刻终止层536之上)中形成。要理解的是，附加(一个或多个)互连层可例如使用本领域众所周知的标准双镶嵌工艺技术在图5的STT-MRAM阵列区504的M4/VTJ层的顶部之上形成。因此还要理解的是，虽然在图示中MTJ示出为嵌入到对应逻辑金属3(M3)层中，但是它们可替代地嵌入到某其它互连层(例如M1、M2、M4等)中。

现在参照图5的逻辑区502，在第一层中，金属2(M2)550和通孔1(V1)552结构在层间介电层512(其设置在蚀刻终止层514之上)中形成。在第二层中，蚀刻终止层522设置在层间介电层512上。金属3(M3)554和通孔2(V2)556结构在层间介电层520(其设置在蚀刻终止层522之上)中形成。在第三层中，蚀刻终止层536设置在层间介电层520上。金属4(M4)558和通孔3(V3)560结构在层间介电层542(其设置在蚀刻终止层536之上)中形成。要理解的是，附加(一个或多个)互连层可例如使用本领域众所周知的标准双镶嵌工艺技术在图5的逻辑区502的M4/V3层的顶部之上形成。

再次参照图5，在实施例中，一个或多个自由层MTJ膜528(或者备选地为532)由适合用于在多数自旋与少数自旋之间过渡的材料来组成，这取决于应用。因此，自由磁层(或者存储器层)可称作为铁磁存储器层。在一个实施例中，自由磁层由钴铁(CoFe)或钴铁硼(CoFeB)的层来组成。

再次参照图5，在实施例中，介电或隧穿层530由适合用于允许多数自旋的电流经过层、而至少在某种程度上阻止少数自旋的电流经过层的材料来组成。因此，介电或隧穿层530(或者自旋筛选层)可称作为隧穿层。在一个实施例中，介电层由例如但不限制于氧化镁(MgO)或氧化铝(Al₂O₃)等的材料来组成。在一个实施例中，介电层具有大约1纳米的厚度。

再次参照图5，在实施例中，一个或多个固定层MTJ膜532(或者在532是自由层的情况下为528)由适合用于保持固定多数自旋的材料或材料的堆叠来组成。因此，固定磁层(或者参考层)可称作为铁磁层。在一个实施例中，固定磁层由单层的钴铁硼(CoFeB)来组成。但是，在另一实施例中，固定磁层由钴铁硼(CoFeB)层、钌(Ru)层、钴铁硼(CoFeB)层堆叠来组成。在实施例中，虽然未被描绘，合成反铁磁体(SAF)设置在一个或多个固定层MTJ膜532上或邻近于其。

再次参照图5，在实施例中，多个导电基座516包括厚金属层(例如相对厚的氮化钛(TiN)层)。在实施例中，导电金属层524是氮化钽(TaN)层。在一个实施例中，导电金属层524称作为“薄通孔”层。在实施例中，顶部电极534是或者包括横向应变诱导材料层，其示例在上面并且还与图1和图2关联地描述。

再次参照图5，在实施例中，使用一个或多个层间电介质(ILD)(例如层间介电材料层512、520和542)。ILD层可使用对于集成电路结构中的其适用性已知的介电材料、例如低k介电材料来形成。可使用的介电材料的示例包括但不限于二氧化硅(SiO₂)、碳掺杂氧化物(CDO)、氮化硅、有机聚合物(例如过氟化环丁烷或聚四氟乙烯)、氟硅酸盐玻璃(FSG)以及有机硅酸盐(例如硅倍半氧烷、硅氧烷或有机硅酸盐玻璃)。ILD层可包括小孔或空气间隙，以进一步降低其介电常数。

再次参照图5，在实施例中，金属线(例如M2、M3和M4)和通孔(例如V1、V2、V3和VTJ)由一个或多个金属或其它导电结构来组成。常见示例是铜线和结构的使用，其可以或者可以不包括铜与周围ILD材料之间的阻挡层。如本文所使用的术语“金属”包括合金、堆叠以及多个金属的其它组合。例如，金属互连线可包括阻挡层、不同金属或合金的堆叠等。互连线在本领域中有时还称作迹线、导线、线路、金属或者简单地称作互连。

再次参照图5，在实施例中，蚀刻终止材料(例如对于层514、522和536)由与层间介电材料不同的介电材料来组成。在一些实施例中，蚀刻终止层包括硅的氮化物(例如氮化硅)的层或者硅的氧化物的层或两者或者其组合。其它适当材料可包括基于碳的材料，例如碳化硅。备选地，可根据特定实现来使用本领域中已知的其它蚀刻终止层。蚀刻终止层可通过CVD、PVD或者通过其它沉积方法来形成。在实施例中，介电隔离片层526是氮化硅层。

再次参照图5，在实施例中，衬底506(或者以下分别与图1和图2关联描述的衬底100或205)是半导体衬底。在一个实现中，半导体衬底可以是使用块体硅或绝缘体上硅子结构所形成的结晶衬底。在其它实现中，半导体衬底可使用交替材料来形成，其可以或者可以不与硅相结合，其包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓或者III-V族或IV族材料的其它组合。虽然这里描述可根据其形成衬底的材料的若干示例，但是可充当可在其上构建半导体装置的基础的任何材料落入本发明的精神和范围之内。

要理解的是，与图1、图2和图5关联描述的层和材料通常在基础半导体衬底或结构(例如集成电路的(一个或多个)基础装置层)上或上方来形成。在实施例中，基础半导体衬底100、205或506表示用来制造集成电路的通用工件物体。半导体衬底常常包括晶圆或其它件的硅或另一种半导体材料。适当半导体衬底包括但不限于单晶硅、多晶硅和绝缘体上硅(SOI)以及由其它半导体材料所形成的类似衬底。根据制造的阶段，半导体衬底常常包括晶体管、集成电路等。衬底还可包括半导体材料、金属、电介质、掺杂剂以及半导体衬底中通常存在的其它材料。在一个实施例中，图1、图2和图5所描绘的所示结构在基础晶体管或其它（一个或多个)半导体装置层(其在衬底100、205或506中或上方形成)上制作。在另一实施例中，图1、图2和图5所描绘的所示结构在基础较低级互连层(其在衬底100、205或506上方形成)上制作。

要理解的是，在本发明的某些方面和至少一些实施例中，某些术语保持某些可定义的含意。例如，“自由”磁层是存储计算变量的磁层。“固定”磁层是具有固定磁化的磁层(在磁性上比自由磁层要更硬)。隧穿屏障(例如隧穿电介质或隧穿氧化物)是位于自由与固定磁层之间的一种。固定磁层可经过图案化，以创建到关联电路的输入和输出。磁化可通过自旋霍耳效应来写入。磁化可在施加电压的同时经由隧穿磁阻效应来读取。在实施例中，介电层的作用是引起大的磁阻比。磁阻是当两个铁磁层具有反平行磁化时的电阻与在平行磁化情况下的状态的电阻之间的差异的比率。

在实施例中，MTJ基本上充当电阻器，其中经过MTJ的电路径的电阻可存在于两种电阻状态，即“高”或“低”，这取决于自由磁层中和固定磁层中的磁化的方向或取向。在自旋方向在自由磁层中属于少数的情况下，存在高电阻状态，其中自由磁层和固定磁层中的磁化的方向基本上彼此相反或者反平行。在自旋方向在自由磁层中属于多数的情况下，存在低电阻状态，其中自由磁层和固定磁层中的磁化的方向基本上彼此对齐或者平行。要理解的是，关于MTJ的电阻状态的术语“低”和“高”是彼此相对的。换言之，高电阻状态仅仅是可检测地比低电阻状态要高的电阻，并且反之亦然。因此，在电阻的可检测差异的情况下，低和高电阻状态能够表示信息的不同位(即，“0”或“1”)。

因此，MTJ可通过其磁化的状态存储信息的单个位(“0”或“1”)。MTJ中存储的信息通过驱动经过MTJ的电流来感测。自由磁层不要求电力来保持其磁取向。因此，MTJ的状态在去除到装置的电力时被保存。因此，例如图1所描绘的存储器位单元在实施例中是非易失性的。

按照本发明的实施例，数据的每个位存储在单独的磁隧道结(MTJ)中。MTJ是磁性元件，其包括通过薄绝缘隧道阻挡层所分隔的两个磁层。磁层之一称作为参考层、固定层或钉固（pinned）磁层，并且它提供稳定参考磁取向。位被存储在第二磁层(其称作自由层)中，并且自由层的磁矩的取向能够处于两种状态之一—与参考层平行或者与参考层反平行。由于隧穿磁阻(TMR)效应，反平行状态的电阻比平行状态显著要更高。为了在STT-MRAM装置中写入信息，自旋转移扭矩效应被用来将自由层从平行状态切换到反平行状态，并反之亦然。经过MTJ的电流的通过产生自旋极化电流，这引起扭矩被施加到自由层的磁化。当自旋极化电流足够强时，充足的扭矩被施加到自由层，以便使它的磁取向改变，因而允许位被写入。为了读取存储的位，感测电路测量MTJ的电阻。由于感测电路需要采用可接受的信噪比来确定MTJ是处于低电阻(例如平行)状态还是高电阻状态(例如反平行)，所以STT-MRAM单元需要被设计成使得单元的总电阻和电阻变化被最小化。

与本文所述的一个或多个实施例相关，要理解的是，传统DRAM存储器面临严峻的缩放问题，并且因此在电子工业中积极探究其它类型的存储器装置。一个未来竞争者是STT-MRAM装置。本文所述的实施例包括用于将STT-MRAM位单元阵列嵌入到逻辑工艺技术中的制作方法。所述实施例对于涉及具有嵌入式存储器阵列的逻辑处理器的制作的加工方案会是有利的。

在实施例中，与衬底100、205或506关联的晶体管是金属氧化物半导体场效应晶体管(MOSFET或者简单地称作MOS晶体管)，其在衬底100、205或506上制作。在本发明的各种实现中，MOS晶体管可以是平面晶体管、非平面晶体管或者两者的组合。非平面晶体管包括FinFET晶体管(例如双栅极晶体管和三栅极晶体管)以及回绕（wrap-around）或全面（all-around）栅极晶体管(例如纳米带和纳米线晶体管)。

在实施例中，衬底100、205或506的每个MOS晶体管包括栅极堆叠，其由至少两层、即栅极介电层和栅极电极层所形成。栅极介电层可包括一层或者层的堆叠。一个或多个层可包括氧化硅、二氧化硅(SiO₂)和/或高k介电材料。高k介电材料可包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可在栅极介电层中使用的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸锌铅。在一些实施例中，可对栅极介电层执行退火工艺，以改进它在使用高k材料时的质量。

衬底100、205或506的每个MOS晶体管的栅极电极层在栅极介电层上形成，并且可由至少一个P型功函数金属或N型功函数金属来组成，这取决于晶体管会是PMOS还是NMOS晶体管。在一些实现中，栅极电极层可由两个或更多金属层的堆叠来组成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。

对于PMOS晶体管，可用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如氧化钌)。P型金属层将实现具有在大约4.9 eV与大约5.2 eV之间的功函数的PMOS栅极电极的形成。对于NMOS晶体管，可用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物(例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)。N型金属层将实现具有在大约3.9 eV与大约4.2 eV之间的功函数的NMOS栅极电极的形成。

在一些实现中，栅极电极可由“U”形结构来组成，该“U”形结构包括与衬底表面基本上平行的底部部分以及两个侧壁部分(其与衬底的顶面基本上垂直)。在另一实现中，形成栅极电极的金属层中的至少一个可以只是平面层，其与衬底的顶面基本上平行，并且不包括与衬底的顶面基本上垂直的侧壁部分。在本发明的另外实现中，栅极电极可由U形结构和平面、非U形结构的组合来组成。例如，栅极电极可由一个或多个U形金属层(其在一个或多个平面、非U形层的顶部之上形成)来组成。

在本发明的一些实现中，一对侧壁隔离片可在栅极堆叠的相对侧上形成，该一对侧壁隔离片托住栅极堆叠。侧壁隔离片可由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅和氧氮化硅之类的材料来形成。用于形成侧壁隔离片的工艺是本领域众所周知的，并且一般包括沉积和蚀刻工艺步骤。在备选实现中，可使用多个隔离片配对，例如二对、三对或四对侧壁隔离片可在栅极堆叠的相对侧上形成。

如本领域众所周知，源极区和漏极区在衬底内与每个MOS晶体管的栅极堆叠相邻地形成。源极区和漏极区一般使用注入/扩散工艺或蚀刻/沉积工艺来形成。在前一工艺中，掺杂剂(例如硼、铝、锑、磷或砷)可离子注入到衬底中，以形成源极区和漏极区。活化掺杂剂并且使其进一步扩散到衬底中的退火工艺通常沿用离子注入工艺。在后一工艺中，衬底可首先被蚀刻，以便在源极区和漏极区的位置处形成凹陷。然后可实行外延沉积工艺，以采用用来制作源极区和漏极区的材料来填充凹陷。在一些实现中，源极区和漏极区可使用硅合金(例如硅锗或碳化硅)来制作。在一些实现中，外延沉积硅合金可采用掺杂剂(例如硼、砷或磷)在原位而被掺杂。在另外实施例中，源极区和漏极区可使用一个或多个备选半导体材料(例如锗或III-V族材料或者合金)来形成。以及在另外实施例中，金属和/或金属合金的一个或多个层可用来形成源极区和漏极区。

图6示出按照本发明的实施例的电子系统600的框图。电子系统600能够对应于例如便携系统、计算机系统、过程控制系统或者利用处理器和关联存储器的任何其它系统。电子系统600可包括微处理器602(具有处理器604和控制单元606)、存储器装置608以及输入/输出装置610(要理解的是，电子系统600在各种实施例中可具有多个处理器、控制单元、存储器装置单元和/或输入/输出装置)。在一个实施例中，电子系统600具有指令集，其定义将要由处理器604对数据所执行的操作以及处理器604、存储器装置608和输入/输出装置610之间的其它事务。控制单元606通过经过操作集合(其使指令从存储器装置608中取回并且被执行)循环来协调处理器604、存储器装置608和输入/输出装置610的操作。存储器装置608能够包括集成到逻辑处理器中的STT-MRAM存储器阵列，如本文所述。在实施例中，存储器装置608嵌入微处理器602中，如图6所描绘。

图7示出按照本发明的一个实施例的计算装置700。计算装置700包含板702。板702可包括多个组件，其包括但不限于处理器704和至少一个通信芯片706。处理器704物理和电耦合到板702。在一些实现中，至少一个通信芯片706也物理和电耦合到板702。在另外的实现中，通信芯片706是处理器704的一部分。

取决于计算装置700的应用，计算装置700可包括其它组件，其可以或者可以不在物理和电气上耦合到板702。这些其它组件包括但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪速存储器、图形处理器、数字信号处理器、加密处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速计、陀螺仪、扬声器、照相装置和大容量存储装置(例如硬盘驱动器、紧致盘(CD)、数字多功能光盘(DVD)等)。

通信芯片706实现用于来/往计算装置700的数据转移的无线通信。术语“无线”及其派生可用来描述可通过经由非固态介质使用调制电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等。该术语并不意指关联装置不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片706可实现任何多种无线标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其派生以及指派为3G、4G、5G和以上的任何其它无线协议。计算装置700可包括多个通信芯片706。例如，第一通信芯片706可专用于较短程无线通信、例如Wi-Fi和蓝牙，以及第二通信芯片706可专用于较长程无线通信、例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。

计算装置700的处理器704包括封装在处理器704内的集成电路管芯。在本发明的实施例的一些实现中，处理器的集成电路管芯包括按照本发明的实施例所构建的一个或多个阵列，例如集成到逻辑处理器中的基于应变工程pMTJ的STT-MRAM存储器阵列。术语“处理器”可指处理来自寄存器和/或存储器的电子数据以将该电子数据变换为可存储在寄存器和/或存储器中的其它电子数据的任何装置或者装置的一部分。

通信芯片706还包括封装在通信芯片706内的集成电路管芯。按照本发明的实施例的另一实现，通信芯片的集成电路管芯包括按照本发明的实施例所构建的、集成到逻辑处理器中的基于应变工程pMTJ的STT-MRAM存储器阵列。

在另外实现中，包含在计算装置700内的另一组件可含有独立集成电路存储器管芯，其包括按照本发明的实施例所构建的一个或多个阵列，例如集成到逻辑处理器中的基于应变工程pMTJ的STT-MRAM存储器阵列。

在各种实现中，计算装置700可以是膝上型电脑、上网本、笔记本电脑、超级本、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监测器、机顶盒、娱乐控制单元、数码相机、便携音乐播放器或者数字录像机。在另外实现中，计算装置700可以是处理数据的任何其它电子装置。

相应地，本发明的一个或多个实施例一般涉及嵌入式微电子存储器的制作。微电子存储器可以是非易失性的，其中存储器甚至在没有被供电时也能够保留所存储的信息。本发明的一个或多个实施例涉及集成到逻辑处理器中的基于应变工程pMTJ的STT-MRAM存储器阵列的制作。这类阵列可针对其非易失性或者作为对于嵌入式动态随机存取存储器(eDRAM)的替代而在嵌入式非易失性存储器中使用。例如，这种阵列可以以给定技术节点内的竞争性单元尺寸而用于1T-1X存储器或2T-1X存储器(X=电容器或电阻器)。

图8示出插入器800，其包括本发明的一个或多个实施例。插入器800是用来将第一衬底802桥接到第二衬底804的中间衬底。第一衬底802可以是例如集成电路管芯。第二衬底804可以是例如存储器模块、计算机主板或者另一个集成电路管芯。一般来说，插入器800的用途是将连接扩展到更宽间距或者将连接重新布线到不同连接。例如，插入器800可将集成电路管芯耦合到球栅阵列(BGA) 806，其随后能够耦合到第二衬底804。在一些实施例中，第一和第二衬底802/804附连到插入器800的相对侧。在其它实施例中，第一和第二衬底802/804附连到插入器800的同一侧。以及在另外的实施例中，三个或更多衬底通过插入器800的方式来互连。

插入器800可由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或聚合物材料(例如聚酰亚胺)来形成。在另外的实现中，插入器可由交替刚性或柔性材料(其可包括以上所述用于在半导体衬底中使用的相同材料，例如硅、锗和其它III-V族和IV族材料)来形成。

插入器可包括金属互连808和通孔810，其包括但不限于硅穿孔(TSV)812。插入器800还可包括嵌入式装置814，包括无源和有源两种装置。这类装置包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变换器、传感器和静电放电(ESD)装置。更复杂的装置(例如射频(RF)装置、功率放大器、电源管理装置、天线、阵列、传感器和MEMS装置)也可在插入器800上形成。按照本发明的实施例，本文公开的设备或过程可在插入器800的制作中使用。

因此，本发明的实施例包括用于垂直磁隧道结(pMTJ)的应变工程的方式以及所得到的结构。

在实施例中，存储器结构包括垂直磁隧道结(pMTJ)元件，其设置在衬底上方。横向应变诱导材料层设置在pMTJ元件上。层间介电(ILD)层与pMTJ元件和横向应变诱导材料层二者横向相邻地设置。ILD层具有与横向应变诱导材料层的最上表面共面或者基本上共面的最上表面。

在一个实施例中，横向应变诱导材料层是压缩横向应变诱导材料层。

在一个实施例中，压缩横向应变诱导材料层包括从由钛和钨所组成的组中选取的材料。

在一个实施例中，横向应变诱导材料层是拉伸横向应变诱导材料层。

在一个实施例中，拉伸横向应变诱导材料层包括钽衬垫和铜填充材料堆叠。

在一个实施例中，pMTJ元件设置在导电基座上。

在一个实施例中，ILD层还与导电基座横向相邻。

在实施例中，制作存储器结构的方法包括在衬底上方形成垂直磁隧道结(pMTJ)元件，pMTJ具有在其上形成的硬掩模层。该方法还包括形成与pMTJ元件和硬掩模层二者横向相邻的层间介电(ILD)层。该方法还包括至少部分凹陷硬掩模层，以形成ILD中的开口。该方法还包括在ILD层之上和开口中形成应变诱导材料。该方法还包括平坦化应变诱导材料，以暴露ILD层，并且在pMTJ元件上形成横向应变诱导材料层。

在一个实施例中，至少部分凹陷硬掩模层包括完全去除硬掩模层。

在一个实施例中，硬掩模层是金属或导电硬掩模层。

在一个实施例中，硬掩模层是介电或绝缘硬掩模层。

在一个实施例中，形成应变诱导材料包括形成压缩横向应变诱导材料。

在一个实施例中，形成压缩横向应变诱导材料包括形成从由化学汽相沉积钛材料、原子层沉积钛材料和化学汽相沉积钨所组成的组中选取的材料。

在一个实施例中，形成应变诱导材料包括形成拉伸横向应变诱导材料。

在一个实施例中，形成拉伸横向应变诱导材料包括形成从由钽衬垫和铜填充材料堆叠、通过物理汽相沉积所形成的金属膜以及金属籽晶和电镀金属材料堆叠所组成的组中选取的材料。

在实施例中，半导体结构包括设置在第一介电层(设置在衬底上方)中的多个金属2(M2)线路/通孔1(V1)配对。半导体结构还包括多个金属3(M3)线路/通孔2(V2)配对以及多个垂直磁隧道结(pMTJ)(设置在第二介电层(其设置在第一介电层上方)中)，多个M3/V2配对耦合到多个M2/V1配对的第一部分，并且多个pMTJ耦合到多个M2/V1配对的第二部分。多个pMTJ中的每个具有顶部电极，其包括MTJ材料堆叠上的横向应变诱导材料层。半导体结构还包括多个金属4(M4)线路/通孔3(V3)配对以及多个金属4(M4)线路/通孔到结(VTJ)配对(设置在第三介电层(其设置在第二介电层上方)中)，多个M4/V3配对耦合到多个M3/V2配对，并且多个M4/VTJ配对耦合到多个pMTJ。

在一个实施例中，横向应变诱导材料层是压缩横向应变诱导材料层。

在一个实施例中，横向应变诱导材料层是拉伸横向应变诱导材料层。

在一个实施例中，多个pMTJ中的每个设置在多个导电基座(其设置在第二介电层中)的对应导电基座上。

在一个实施例中，多个导电基座中的每个包括从由氮化钛、氮化钽、钽、钌和钴所组成的组中选取的材料。

在一个实施例中，多个导电基座中的每个比其上设置的多个pMTJ的对应pMTJ要宽。

在一个实施例中，半导体结构还包括介电隔离片层，其沿多个pMTJ中的每个的侧壁所设置。

在一个实施例中，介电隔离片层延伸到多个导电基座中的每个的外露顶面上。

Claims (23)

1.一种存储器结构，包括：

垂直磁隧道结(pMTJ)元件，所述pMTJ元件设置在衬底上方；

横向应变诱导材料层，所述横向应变诱导材料层设置在所述pMTJ元件上；以及

层间介电(ILD)层，所述ILD层与所述pMTJ元件和所述横向应变诱导材料层两者横向相邻地设置，所述ILD层具有与所述横向应变诱导材料层的最上表面共面或基本上共面的最上表面。

2.如权利要求1所述的存储器结构，其中，所述横向应变诱导材料层是压缩横向应变诱导材料层。

3.如权利要求2所述的存储器结构，其中，所述压缩横向应变诱导材料层包括从由钛和钨所组成的组中选取的材料。

4.如权利要求1所述的存储器结构，其中，所述横向应变诱导材料层是拉伸横向应变诱导材料层。

5.如权利要求4所述的存储器结构，其中，所述拉伸横向应变诱导材料层包括钽衬垫和铜填充材料堆叠。

6.如权利要求1所述的存储器结构，其中，所述pMTJ元件设置在导电基座上。

7.如权利要求1所述的存储器结构，其中，所述ILD层还与所述导电基座横向相邻。

8.一种制作存储器结构的方法，所述方法包括：

在衬底上方形成垂直磁隧道结(pMTJ)元件，所述pMTJ具有在所述pMTJ上形成的硬掩模层；

形成与所述pMTJ元件和所述硬掩模层两者横向相邻的层间介电(ILD)层；

至少部分凹陷所述硬掩模层，以形成所述ILD中的开口；

在所述ILD层之上和所述开口中形成应变诱导材料；以及

平坦化所述应变诱导材料，以暴露所述ILD层，并且在所述pMTJ元件上形成横向应变诱导材料层。

9.如权利要求8所述的方法，其中，至少部分凹陷所述硬掩模层包括完全去除所述硬掩模层。

10.如权利要求8所述的方法，其中，所述硬掩模层是金属或导电硬掩模层。

11.如权利要求8所述的方法，其中，所述硬掩模层是介电或绝缘硬掩模层。

12.如权利要求8所述的方法，其中，形成所述应变诱导材料包括形成压缩横向应变诱导材料。

13.如权利要求12所述的方法，其中，形成所述压缩横向应变诱导材料包括形成从由化学汽相沉积的钛材料、原子层沉积的钛材料和化学汽相沉积的钨所组成的组中选取的材料。

14.如权利要求8所述的方法，其中，形成所述应变诱导材料包括形成拉伸横向应变诱导材料。

15.如权利要求14所述的方法，其中，形成所述拉伸横向应变诱导材料包括形成从由钽衬垫和铜填充材料堆叠、通过物理汽相沉积所形成的金属膜以及金属籽晶和电镀金属材料堆叠所组成的组中选取的材料。

16.一种半导体结构，包括：

设置在衬底上方设置的第一介电层中的多个金属2(M2)线路/通孔1(V1)配对；

设置在所述第一介电层上方设置的第二介电层中的多个垂直磁隧道结(pMTJ)以及多个金属3(M3)线路/通孔2(V2)配对，所述多个M3/V2配对耦合到所述多个M2/V1配对的第一部分，并且所述多个pMTJ耦合到所述多个M2/V1配对的第二部分，其中所述多个pMTJ中的每个具有顶部电极，所述顶部电极包括MTJ材料堆叠上的横向应变诱导材料层；以及

设置在所述第二介电层上方设置的第三介电层中的多个金属4(M4)线路/通孔到结(VTJ)配对以及多个金属4(M4)线路/通孔3(V3)配对，所述多个M4/V3配对耦合到所述多个M3/V2配对，并且所述多个M4/VTJ配对耦合到所述多个pMTJ。

17.如权利要求16所述的半导体结构，其中，所述横向应变诱导材料层是压缩横向应变诱导材料层。

18.如权利要求16所述的半导体结构，其中，所述横向应变诱导材料层是拉伸横向应变诱导材料层。

19.如权利要求16所述的半导体结构，其中，所述多个pMTJ中的每个设置在所述第二介电层中设置的多个导电基座的对应导电基座上。

20.如权利要求19所述的半导体结构，其中，所述多个导电基座中的每个包括从由氮化钛、氮化钽、钽、钌和钴所组成的组中选取的材料。

21.如权利要求19所述的半导体结构，其中，所述多个导电基座中的每个比在所述导电基座上设置的所述多个pMTJ的所述对应pMTJ要宽。

22.如权利要求21所述的半导体结构，还包括：

介电隔离片层，所述介电隔离片层沿所述多个pMTJ中的每个的侧壁所设置。

23.如权利要求22所述的半导体结构，其中，所述介电隔离片层延伸到所述多个导电基座中的每个的外露顶面上。