KR102513079B1 - 스트레스-유발 층을 갖는 반도체 소자 및 그 형성 방법 - Google Patents

스트레스-유발 층을 갖는 반도체 소자 및 그 형성 방법 Download PDF

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Abstract

반도체 소자는 기판 상의 제1 전극을 포함한다. 상기 제1 전극 상에 자기 터널 접합(magnetic tunnel junction; MTJ)이 배치된다. 상기 자기 터널 접합 상에 캐핑 층이 배치된다. 상기 캐핑 층 상에 배치되고 인장 스트레스(tensile stress)를 띠는 스트레스-유발 층(stress-inducing layer)이 제공된다. 상기 스트레스-유발 층 상에 제2 전극이 배치된다.

Description

스트레스-유발 층을 갖는 반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICE INCLUDING STRESS-INDUCING LAYER AND METHOD OF FORMING THE SAME}
스트레스-유발 층(stress-inducing layer)을 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
고집적화 및 고속 동작에 유리한 반도체 메모리 소자가 연구되고 있다. 이러한 요구에 따라 자성체의 극성 변화에 따른 저항 변화를 이용하는 자기 저항 메모리(magnetoresistive random access memory; MRAM)가 제시된바 있다. 상기 자기 저항 메모리는 보자력(coercive force; Hc) 불량 및/또는 리텐션 불량 비트(Retention Fail Bit) 증가와 같은 다양한 난관에 봉착하고 있다.
본 개시의 실시예들에 따른 과제는 전기적 특성을 개선할 수 있는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 제1 전극을 포함한다. 상기 제1 전극 상에 자기 터널 접합(magnetic tunnel junction; MTJ)이 배치된다. 상기 자기 터널 접합 상에 캐핑 층이 배치된다. 상기 캐핑 층 상에 배치되고 인장 스트레스(tensile stress)를 띠는 스트레스-유발 층(stress-inducing layer)이 제공된다. 상기 스트레스-유발 층 상에 제2 전극이 배치된다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 하부 배선을 포함한다. 상기 하부 배선 상을 가로지르는 상부 배선이 배치된다. 상기 하부 배선 및 상기 상부 배선 사이에 자기 터널 접합이 배치된다. 상기 하부 배선 및 상기 자기 터널 접합 사이에 제1 전극이 배치된다. 상기 자기 터널 접합 및 상기 상부 배선 사이에 캐핑 층이 배치된다. 상기 캐핑 층 및 상기 상부 배선 사이에 배치되고 인장 스트레스를 띠는 스트레스-유발 층이 제공된다. 상기 스트레스-유발 층 및 상기 상부 배선 사이에 제2 전극이 배치된다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 제1 전극을 포함한다. 상기 제1 전극 상에 자기 터널 접합이 배치된다. 상기 자기 터널 접합 상에 금속 산화물을 갖는 캐핑 층이 배치된다. 상기 캐핑 층 상에 인장 스트레스를 띠는 4nm 내지 10nm 두께의 TiN 층을 갖는 스트레스-유발 층이 제공된다. 상기 스트레스-유발 층 상에 상기 스트레스-유발 층보다 두꺼운 TiN 층을 갖는 제2 전극이 배치된다. 상기 제2 전극, 상기 스트레스-유발 층, 상기 캐핑 층, 및 상기 자기 터널 접합의 측면들은 실질적으로 동일 평면을 이룬다.
본 개시의 실시예들에 따른 반도체 소자 형성 방법은 기판 상에 제1 전극 층을 형성하는 것을 포함한다. 상기 제1 전극 층 상에 자기 터널 접합(magnetic tunnel junction; MTJ)을 형성한다. 상기 자기 터널 접합 층 상에 캐핑 층을 형성한다. 상기 캐핑 층 상에 인장 스트레스(tensile stress)를 띠는 스트레스-유발 층(stress-inducing layer)을 형성한다. 상기 스트레스-유발 층 및 상기 자기 터널 접합을 열처리한다. 상기 스트레스-유발 층 상에 제2 전극 층을 형성한다. 상기 제2 전극 층, 상기 스트레스-유발 층, 상기 캐핑 층, 상기 자기 터널 접합, 및 상기 제1 전극 층을 패터닝한다.
본 개시의 실시예들에 따르면, 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 상에 유전층을 갖는 캐핑 층이 형성될 수 있다. 상기 캐핑 층 상에 인장 스트레스(tensile stress)를 띠는 스트레스-유발 층(stress-inducing layer)이 형성될 수 있다. 상기 자기 터널 접합을 결정화하기 위한 열처리 공정이 수행될 수 있다. 상기 자기 터널 접합의 전기적 특성은 현저히 개선될 수 있다. 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
도 1은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다.
도 2 내지 도 12는 본 개시에 따른 실시예로서, 반도체 소자 형성 방법을 설명하기 위한 단면도들이다.
도 13은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 사시도이다.
도 14는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다.
도 15는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 사시도이다.
도 16은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다.
도 1은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다. 본 개시의 실시예에 따른 반도체 소자는 MRAM(magnetoresistive random access memory), 또는 크로스포인트 메모리(X-point memory)와 같은 비-휘발성 메모리 소자를 포함할 수 있다. 일 실시예에서, 상기 반도체 소자는 eMRAM(embedded MRAM)을 포함할 수 있다. 일 실시예에서, 상기 반도체 소자는 pMTJ-STT-MRAM(perpendicular Magnetic Tunnel Junction - Spin Transfer Torque - MRAM)을 포함할 수 있다.
도 1을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 층간 절연층(38), 하부 플러그(51), 제1 전극(53), 자기 터널 접합(Magnetic Tunnel Junction; MTJ; 57), 캐핑 층(61), 스트레스-유발 층(stress-inducing layer; 63), 제2 전극(65), 상부 절연층(73), 및 상부 배선(75)을 포함할 수 있다. 상기 자기 터널 접합(57)은 기준 층(reference layer; 54), 터널 배리어 층(tunnel barrier layer; 55), 및 스토리지 층(storage layer; 56)을 포함할 수 있다.
상기 제1 전극(53)은 상기 하부 플러그(51)에 접속될 수 있다. 상기 제1 전극(53)은 상기 하부 플러그(51)보다 큰 폭을 가질 수 있다. 상기 제1 전극(53)은 Ti, TiN, Ta, TaN, W, WN, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 제1 전극(53)은 TiN 층을 포함할 수 있다. 상기 자기 터널 접합(57)은 상기 제1 전극(53) 상에 배치될 수 있다. 상기 기준 층(54) 및 상기 스토리지 층(56)의 각각은 CoFeB 와 같은 적어도 하나의 강자성층을 포함할 수 있다. 상기 터널 배리어 층(55)은 MgO 와 같은 금속산화물을 포함할 수 있다. 상기 캐핑 층(61)은 상기 자기 터널 접합(57) 상을 덮을 수 있다. 상기 캐핑 층(61)은 상기 자기 터널 접합(57)의 상면에 직접적으로 접촉될 수 있다. 상기 캐핑 층(61)은 RuO 층과 같은 유전 층(dielectric layer)을 포함할 수 있다.
상기 스트레스-유발 층(63)은 상기 캐핑 층(61) 상을 덮을 수 있다. 상기 스트레스-유발 층(63)은 상기 캐핑 층(61) 및 상기 제2 전극(65) 사이에 개재될 수 있다. 상기 스트레스-유발 층(63)의 하면은 상기 캐핑 층(61)의 상면에 직접적으로 접촉될 수 있다. 상기 스트레스-유발 층(63)의 상면은 상기 제2 전극(65)의 하면에 직접적으로 접촉될 수 있다. 상기 스트레스-유발 층(63)의 두께는 상기 캐핑 층(61)보다 두꺼울 수 있다. 상기 스트레스-유발 층(63)의 두께는 상기 제2 전극(65)보다 얇을 수 있다.
상기 스트레스-유발 층(63)은 인장 스트레스(tensile stress)를 띠는 도전층을 포함할 수 있다. 상기 스트레스-유발 층(63)은 TiN, TaN, WN, 또는 이들의 조합과 같은 금속 질화물을 포함할 수 있다. 일 실시예에서, 상기 스트레스-유발 층(63)은 TiN 층 일 수 있다. 상기 스트레스-유발 층(63)은 1 GPa 내지 4 GPa 의 인장 스트레스를 띨 수 있다. 상기 스트레스-유발 층(63)의 밀도는 5 g/㎤ 내지 15 g/㎤ 일 수 있다. 상기 스트레스-유발 층(63)의 시트 저항(sheet resistance; Rs)은 450 Ω/□ 내지 600 Ω/□ 일 수 있다. 상기 스트레스-유발 층(63)의 두께는 4nm 내지 60nm 일 수 있다. 일 실시예에서, 상기 스트레스-유발 층(63)의 두께는 4nm 내지 10nm 일 수 있다. 일 실시예에서, 상기 스트레스-유발 층(63)의 두께는 약5nm 일 수 있다.
상기 제2 전극(65)은 상기 스트레스-유발 층(63) 상을 덮을 수 있다. 상기 제2 전극(65)은 Ti, TiN, Ta, TaN, W, WN, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 제2 전극(65)은 TiN 층을 포함할 수 있다. 상기 제2 전극(65), 상기 스트레스-유발 층(63), 상기 캐핑 층(61), 상기 자기 터널 접합(57), 및 상기 제1 전극(53)의 측면들은 실질적으로 동일 평면을 이룰 수 있다. 상기 상부 배선(75)은 상기 제2 전극(65) 상에 배치될 수 있다. 상기 상부 배선(75)은 비트 라인에 해당되거나 상기 비트 라인에 접속될 수 있다.
상기 기준 층(54)의 자기 분극(magnetic polarization)은 고정될 수 있다. 상기 스토리지 층(56)의 자기 분극은 상기 제1 전극(53) 및 상기 제2 전극(65)을 통하여 상기 자기 터널 접합(57)에 인가되는 스위칭 전류에 의하여 바뀔 수 있다. 상기 기준 층(54) 및 상기 스토리지 층(56)이 평행 자기 분극(parallel magnetic polarization)을 갖는 경우에 상기 자기 터널 접합(57)은 저-저항 상태를 보일 수 있으며, 상기 기준 층(54) 및 상기 스토리지 층(56)이 반-평행 자기 분극(anti-parallel magnetic polarization)을 갖는 경우에 상기 자기 터널 접합(57)은 고-저항 상태를 보일 수 있다. 상기 자기 터널 접합(57)의 스핀 분극 전류(spin polarized current)를 이용하여 비-휘발성 메모리 소자(non-volatile memory device)를 구현할 수 있다. 상기 스트레스-유발 층(63)은 상기 자기 터널 접합(57)의 전기적 특성을 개선하는 역할을 할 수 있다.
도 2 내지 도 12는 본 개시에 따른 실시예로서, 반도체 소자 형성 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(21) 상에 스위칭 소자(31), 하부 절연층(37), 층간 절연층(38), 소스 플러그(41), 및 소스 라인(43)이 형성될 수 있다. 상기 스위칭 소자(31)는 활성 영역(23), 소스/드레인 영역들(25), 게이트 유전층(26), 및 게이트 전극(29)을 포함할 수 있다. 상기 게이트 전극(29)은 워크펑션 도전층(27) 및 게이트 도전층(28)을 포함할 수 있다. 상기 게이트 전극(29)의 측면에 게이트 스페이서(33)가 형성될 수 있다. 상기 게이트 전극(29) 상에 게이트 캐핑 패턴(35)이 형성될 수 있다.
일 실시예에서, 상기 활성 영역(23)은 핀 활성 영역(fin active region)을 포함할 수 있다. 상기 스위칭 소자(31)는 핀 전계 효과 트랜지스터(fin field effect transistor; finFET)에 해당될 수 있다. 일 실시예에서, 상기 스위칭 소자(31)는 플라나(planar) 트랜지스터, 리세스 채널 어레이 트랜지스터(recess channel array transistor; RCAT), 수직 트랜지스터, 나노와이어 트랜지스터, 멀티 브리지 채널 트랜지스터(multi-bridge channel transistor; MBC transistor), 3차원 트랜지스터, 다이오드, 또는 이들의 조합을 포함할 수 있다.
상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 활성 영역(23)은 상기 기판(21)의 일면에 한정될 수 있다. 일 실시예에서, 상기 활성 영역(23)은 P형 불순물들을 갖는 단결정 실리콘 층을 포함할 수 있다. 상기 소스/드레인 영역들(25)은 상기 게이트 전극(29) 양측에 인접하게 형성될 수 있다. 상기 소스/드레인 영역들(25)은 상기 활성 영역(23)과 다른 도전형일 수 있다. 예를들면, 상기 소스/드레인 영역들(25)은 에스이지(selective epitaxial growth; SEG) 방법에 의하여 형성된 N형 불순물들을 갖는 반도체 층을 포함할 수 있다. 상기 소스/드레인 영역들(25)의 상단들은 상기 게이트 전극(29)의 하면보다 높은 레벨에 돌출될 수 있다.
상기 게이트 전극(29)은 워드 라인에 해당될 수 있다. 상기 게이트 전극(29)은 금속, 금속 질화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 게이트 전극(29)은 리플레이스먼트 게이트(replacement gate)에 해당될 수 있다. 상기 게이트 전극(29)은 상기 활성 영역(23)의 상면 및 측면을 덮을 수 있다. 상기 게이트 유전층(26)은 상기 게이트 전극(29) 및 상기 활성 영역(23)사이에 개재될 수 있다. 상기 게이트 유전층(26)은 상기 게이트 전극(29)의 바닥 및 측면을 덮을 수 있다. 상기 게이트 유전층(26)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물(high-K dielectrics), 또는 이들의 조합을 포함할 수 있다.
상기 게이트 스페이서(33)는 상기 게이트 전극(29) 및 상기 게이트 캐핑 패턴(35)의 측면을 덮을 수 있다. 상기 게이트 스페이서(33)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물(low-K dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 게이트 캐핑 패턴(35)은 상기 게이트 전극(29) 상에 정렬될 수 있다. 상기 게이트 캐핑 패턴(35)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 게이트 스페이서(33) 및 상기 게이트 캐핑 패턴(35)은 실리콘 질화물을 포함할 수 있다.
상기 하부 절연층(37)은 상기 소스/드레인 영역들(25) 상을 덮을 수 있다. 상기 하부 절연층(37), 상기 게이트 캐핑 패턴(35), 및 상기 게이트 스페이서(33)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 층간 절연층(38)은 상기 하부 절연층(37), 상기 게이트 캐핑 패턴(35), 및 상기 게이트 스페이서(33) 상을 덮을 수 있다. 상기 하부 절연층(37) 및 상기 층간 절연층(38)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 또는 이들의 조합을 포함할 수 있다.
상기 소스 플러그(41)는 상기 하부 절연층(37)을 관통하여 상기 소스/드레인 영역들(25) 중 대응하는 하나에 접속될 수 있다. 상기 소스 라인(43)은 상기 층간 절연층(38) 내에 배치되고 상기 소스 플러그(41)에 접속될 수 있다. 상기 소스 플러그(41) 및 상기 소스 라인(43)은 금속, 금속 질화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
도 3을 참조하면, 상기 층간 절연층(38) 및 상기 하부 절연층(37)을 관통하여 상기 소스/드레인 영역들(25) 중 대응하는 하나에 접속된 하부 플러그(51)가 형성될 수 있다. 상기 하부 플러그(51)는 금속, 금속 질화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 상기 층간 절연층(38) 및 상기 하부 플러그(51)의 상면들은 실질적으로 동일한 평면 상에 노출될 수 있다.
도 4를 참조하면, 상기 층간 절연층(38) 상을 덮는 제1 전극 층(53L)이 형성될 수 있다. 상기 제1 전극 층(53L)의 하면은 상기 하부 플러그(51)에 직접적으로 접촉될 수 있다. 상기 제1 전극 층(53L)은 Ti, TiN, Ta, TaN, W, WN, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 제1 전극 층(53L)은 TiN 층을 포함할 수 있다. 상기 제1 전극 층(53L)은 상기 기판(21)의 일면을 덮을 수 있다.
도 5를 참조하면, 상기 제1 전극 층(53L) 상에 자기 터널 접합(Magnetic Tunnel Junction; MTJ; 57)이 형성될 수 있다. 상기 자기 터널 접합(57)은 차례로 적층된 기준 층(reference layer; 54), 터널 배리어 층(tunnel barrier layer; 55), 및 스토리지 층(storage layer; 56)을 포함할 수 있다. 일 실시예에서, 상기 기준 층(54)은 상기 제1 전극 층(53L) 및 상기 스토리지 층(56) 사이에 배치될 수 있다. 일 실시예에서, 상기 스토리지 층(56)은 상기 제1 전극 층(53L) 및 상기 기준 층(54) 사이에 배치될 수 있다.
상기 기준 층(54)은 CoFeB 와 같은 적어도 하나의 강자성층을 포함할 수 있다. 상기 기준 층(54)은 씨드 층(seed layer), 핀드 층(pinned layer), 고정 층(fixed layer), 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 기준 층(54)은 하나 또는 다수의 에스에이에프(synthetic antiferromagnetic; SAF)구조를 포함할 수 있다. 상기 에스에이에프(SAF)구조는 두 개의 자성 층 및 상기 두 개의 자성 층 사이에 개재된 스페이서 층을 포함할 수 있다. 예를들면, 상기 에스에이에프(SAF)구조는 차례로 적층된 CoFeB 층, Ru 층, 및 CoFe 층을 포함할 수 있다.
상기 터널 배리어 층(55)은 상기 기준 층(54) 및 상기 스토리지 층(56) 사이에 형성될 수 있다. 상기 터널 배리어 층(55)은 MgO, RuO, VO, WO, TaO, HfO, MoO, 또는 이들의 조합과 같은 금속 산화물을 포함할 수 있다. 예를들면, 상기 터널 배리어 층(55)은 MgO 층 일 수 있다. 상기 스토리지 층(56)은 CoFeB 와 같은 적어도 하나의 강자성층을 포함할 수 있다. 상기 스토리지 층(56)은 자유 층(free layer)을 포함할 수 있다. 상기 스토리지 층(56)은 하나 또는 다수의 에스에이에프(SAF)구조를 포함할 수 있다. 상기 에스에이에프(SAF)구조는 두 개의 자성 층 및 상기 두 개의 자성 층 사이에 개재된 스페이서 층을 포함할 수 있다.
도 6을 참조하면, 상기 자기 터널 접합(57) 상을 덮는 캐핑 층(61)이 형성될 수 있다. 상기 캐핑 층(61)은 RuO, MgO, VO, WO, TaO, HfO, MoO, 또는 이들의 조합과 같은 금속 산화물을 포함할 수 있다. 예를들면, 상기 캐핑 층(61)은 RuO 층 일 수 있다.
도 7을 참조하면, 상기 캐핑 층(61) 상에 스트레스-유발 층(stress-inducing layer; 63)이 형성될 수 있다. 상기 스트레스-유발 층(63)은 상기 캐핑 층(61)의 상면에 직접적으로 접촉될 수 있다. 상기 스트레스-유발 층(63)은 인장 스트레스(tensile stress)를 띨 수 있다. 일 실시예에서, 상기 스트레스-유발 층(63)의 두께는 상기 캐핑 층(61)보다 두꺼울 수 있다. 상기 스트레스-유발 층(63)은 피브이디(physical vapor deposition; PVD)방법, 에이엘디(atomic layer deposition; ALD)방법, 시브이디(chemical vapor deposition; CVD)방법, 싸이클릭 시브이디 (cyclic CVD)방법, 또는 이들의 조합을 이용하여 형성될 수 있다. 예를 들면, 상기 스트레스-유발 층(63)은 피브이디(PVD)방법을 이용하여 형성될 수 있다. 상기 스트레스-유발 층(63)은 TiN, TaN, WN, 또는 이들의 조합과 같은 금속 질화물을 포함할 수 있다.
일 실시예에서, 상기 스트레스-유발 층(63)은 TiN 층 일 수 있다. 상기 스트레스-유발 층(63)의 두께는 4nm 내지 60nm 일 수 있다. 상기 스트레스-유발 층(63)의 밀도는 5 g/㎤ 내지 15 g/㎤ 일 수 있다. 상기 스트레스-유발 층(63)의 밀도는 XRR(X-Ray Reflectometry)를 이용하여 측정될 수 있다. 상기 스트레스-유발 층(63)은 1 GPa 내지 4 GPa 의 인장 스트레스를 띨 수 있다. 상기 스트레스-유발 층(63)의 시트 저항(sheet resistance; Rs)은 450 Ω/□ 내지 600 Ω/□ 일 수 있다. 일 실시예에서, 상기 스트레스-유발 층(63)의 두께는 4nm 내지 10nm 일 수 있다. 일 실시예에서, 상기 스트레스-유발 층(63)의 두께는 약5nm 일 수 있다.
도 8을 참조하면, 상기 스트레스-유발 층(63)을 형성한 후, 상기 자기 터널 접합(57)을 결정화하기 위한 열처리 공정이 수행될 수 있다. 상기 열처리 공정은 진공 또는 저압 분위기에서 350℃ 내지 400℃ 온도로 50분 내지 70분 동안 수행될 수 있다. 예를들면, 상기 자기 터널 접합(57)을 결정화하기 위한 열처리 공정은 진공 또는 저압 챔버 내에서 약375℃ 온도 하에 약1시간 동안 상기 스트레스-유발 층(63) 및 상기 자기 터널 접합(57)을 갖는 상기 기판(21)을 열처리하는 것을 포함할 수 있다.
도 9를 참조하면, 상기 자기 터널 접합(57)을 결정화하기 위한 열처리 공정을 수행한 후, 상기 스트레스-유발 층(63) 상에 제2 전극 층(65L)이 형성될 수 있다. 상기 제2 전극 층(65L)은 Ti, TiN, Ta, TaN, W, WN, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 제2 전극 층(65L)은 TiN 층을 포함할 수 있다. 상기 제2 전극 층(65L)은 상기 스트레스-유발 층(63) 상을 덮을 수 있다.
도 10을 참조하면, 상기 제2 전극 층(65L) 상에 마스크 패턴(72)이 형성될 수 있다. 상기 마스크 패턴(72)은 포토레지스트 패턴, 하드마스크 패턴, 또는 이들의 조합을 포함할 수 있다.
도 11을 참조하면, 상기 제2 전극 층(65L), 상기 스트레스-유발 층(63), 상기 캐핑 층(61), 상기 자기 터널 접합(57), 및 상기 제1 전극 층(53L)을 패터닝하여 다수의 제1 전극(53) 및 다수의 제2 전극(65)이 형성될 수 있으며, 상기 스트레스-유발 층(63), 상기 캐핑 층(61), 및 상기 자기 터널 접합(57)은 상기 다수의 제1 전극(53) 및 상기 다수의 제2 전극(65) 사이에 보존될 수 있다. 상기 마스크 패턴(72)은 제거될 수 있다. 상기 패터닝 공정이 수행되는 동안, 상기 다수의 제2 전극(65)은 하드마스크의 역할을 할 수 있다. 상기 패터닝 공정이 수행되는 동안, 상기 다수의 제2 전극(65) 또한 부분적으로 식각되어 두께가 감소될 수 있으나 간략한 설명을 위하여 생략하기로 한다.
도 12를 참조하면, 상부 절연층(73) 및 상부 배선(75)이 형성될 수 있다. 상기 상부 절연층(73)은 상기 층간 절연층(38) 상을 덮고 상기 다수의 제1 전극(53) 사이와 상기 다수의 제2 전극(65) 사이를 채울 수 있다. 상기 상부 절연층(73) 및 상기 다수의 제2 전극(65)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 상부 절연층(73)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 또는 이들의 조합을 포함할 수 있다. 상기 상부 배선(75)은 상기 상부 절연층(73) 및 상기 다수의 제2 전극(65) 상에 형성될 수 있다. 상기 상부 배선(75)은 금속, 금속 질화물, 금속 실리사이드, 도전성 카본, 또는 이들의 조합을 포함할 수 있다.
실험예들에 있어서, 상기 스트레스-유발 층(63)은 4nm 내지 10nm 두께로(예를들면, 약5nm 두께의 TiN 층) 형성될 수 있다. 상기 자기 터널 접합(57)을 결정화하기 위하여, 진공 챔버 내에서 약375℃ 온도 하에 약1시간 동안 상기 스트레스-유발 층(63) 및 상기 자기 터널 접합(57)을 열처리할 수 있다. 상기 스트레스-유발 층(63)은 1 GPa 내지 4 GPa 의 인장 스트레스를 띨 수 있다. 상기 스트레스-유발 층(63)의 밀도는 5 g/㎤ 내지 15 g/㎤ 일 수 있다. 상기 스트레스-유발 층(63)의 시트 저항(sheet resistance; Rs)은 450 Ω/□ 내지 600 Ω/□ 일 수 있다. 상기 스트레스-유발 층(63) 및 상기 자기 터널 접합(57)을 갖는 반도체 소자는 우수한 전기적 특성을 보일 수 있다. 예를들면, 상기 스트레스-유발 층(63) 및 상기 자기 터널 접합(57)을 갖는 반도체 소자에 있어서, 평판의 보자력(coercive force; Hc)은 약20% 증가될 수 있으며, 패턴 셀(pattern cell)의 보자력은 약15% 증가될 수 있고, 스위칭 전류(Isw)가 개선될 수 있으며, 리텐션 불량 비트(Retention Fail Bit)는 감소될 수 있고, 수명은 증가할 수 있다.
도 13은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 사시도이고, 도 14는 상기 반도체 소자를 설명하기 위한 단면도이다.
도 13 및 도 14를 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 층간 절연층(138), 다수의 하부 배선(142), 제1 절연층(182), 제2 절연층(184), 다수의 중간 배선(185), 제3 절연층(186), 및 다수의 상부 배선(189)을 포함할 수 있다. 상기 층간 절연층(138)은 상기 기판(21) 상을 덮을 수 있다. 상기 다수의 하부 배선(142)은 상기 층간 절연층(138) 상에 서로 평행하게 2차원 배열될 수 있다. 상기 다수의 중간 배선(185)은 서로 평행하게 2차원 배열될 수 있으며 상기 다수의 하부 배선(142)의 상부를 가로지를 수 있다. 상기 다수의 상부 배선(189)은 서로 평행하게 2차원 배열될 수 있으며 상기 다수의 중간 배선(185)의 상부를 가로지를 수 있다.
상기 다수의 하부 배선(142) 및 상기 다수의 중간 배선(185) 사이의 교차점들과 상기 다수의 중간 배선(185) 및 상기 다수의 상부 배선(189) 사이의 교차점들에 각각 차례로 적층된 하부 스위칭 전극(143), 스위칭 소자(146), 상부 스위칭 전극(148), 제1 전극(153), 자기 터널 접합(Magnetic Tunnel Junction; MTJ; 157), 캐핑 층(161), 스트레스-유발 층(stress-inducing layer; 163), 및 제2 전극(165)이 배치될 수 있다. 상기 스위칭 소자(146)는 제1 반도체 층(144) 및 제2 반도체 층(145)을 포함할 수 있다. 상기 자기 터널 접합(157)은 기준 층(reference layer; 154), 터널 배리어 층(tunnel barrier layer; 155), 및 스토리지 층(storage layer; 156)을 포함할 수 있다.
상기 하부 스위칭 전극(143)은 상기 다수의 하부 배선(142) 및 상기 스위칭 소자(146) 사이와 상기 다수의 중간 배선(185) 및 상기 스위칭 소자(146) 사이에 형성될 수 있다. 상기 스위칭 소자(146)는 상기 하부 스위칭 전극(143)을 경유하여 상기 다수의 하부 배선(142) 또는 상기 다수의 중간 배선(185)에 접속될 수 있다. 상기 스위칭 소자(146)는 다이오드를 포함할 수 있다. 일 실시예에서, 상기 제1 반도체 층(144)은 P형 반도체 층을 포함할 수 있으며 상기 제2 반도체 층(145)은 N형 반도체 층을 포함할 수 있다. 상기 상부 스위칭 전극(148)은 상기 스위칭 소자(146) 및 상기 제1 전극(153) 사이에 형성될 수 있다.
상기 다수의 하부 배선(142), 상기 하부 스위칭 전극(143), 상기 상부 스위칭 전극(148), 상기 다수의 중간 배선(185), 및 상기 다수의 상부 배선(189)의 각각은 금속, 금속 질화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 층간 절연층(138), 상기 제1 절연층(182), 상기 제2 절연층(184), 및 상기 제3 절연층(186)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 또는 이들의 조합을 포함할 수 있다. 상기 제1 전극(153), 상기 자기 터널 접합(157), 상기 캐핑 층(161), 상기 스트레스-유발 층(163), 및 상기 제2 전극(165)은 도 1 내지 도 12를 참조하여 설명한 것과 유사할 수 있다. 상기 제2 전극(165)은 상기 다수의 중간 배선(185) 또는 상기 다수의 상부 배선(189)에 접속될 수 있다.
일 실시예에서, 상기 하부 스위칭 전극(143), 상기 스위칭 소자(146), 및 상기 상부 스위칭 전극(148)은 상기 제2 전극(165) 및 상기 다수의 중간 배선(185) 사이 또는 상기 제2 전극(165) 및 상기 다수의 상부 배선(189) 사이에 배치될 수 있다.
일 실시예에서, 상기 다수의 하부 배선(142) 및 상기 다수의 상부 배선(189)은 다수의 비트 라인에 해당될 수 있으며, 상기 다수의 중간 배선(185)은 다수의 워드 라인에 해당될 수 있다. 상기 다수의 하부 배선(142) 및 상기 다수의 상부 배선(189)은 다수의 워드 라인에 해당될 수 있으며, 상기 다수의 중간 배선(185)은 다수의 비트 라인에 해당될 수 있다. 상기 다수의 중간 배선(185)은 다수의 하부 배선 또는 다수의 상부 배선으로 해석될 수 있다.
도 15는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 사시도이고, 도 16은 상기 반도체 소자를 설명하기 위한 단면도이다.
도 15 및 도 16을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 층간 절연층(138), 다수의 하부 배선(142), 제1 절연층(182), 제2 절연층(184), 다수의 중간 배선(185), 제3 절연층(186), 및 다수의 상부 배선(189)을 포함할 수 있다.
상기 다수의 하부 배선(142) 및 상기 다수의 중간 배선(185) 사이의 교차점들과 상기 다수의 중간 배선(185) 및 상기 다수의 상부 배선(189) 사이의 교차점들에 각각 차례로 적층된 제1 전극(153), 자기 터널 접합(Magnetic Tunnel Junction; MTJ; 157), 캐핑 층(161), 스트레스-유발 층(stress-inducing layer; 163), 및 제2 전극(165)이 배치될 수 있다. 상기 제1 전극(153)은 상기 다수의 하부 배선(142) 또는 상기 다수의 중간 배선(185)에 직접적으로 접촉될 수 있다. 상기 제1 전극(153), 상기 자기 터널 접합(157), 상기 캐핑 층(161), 상기 스트레스-유발 층(163), 및 상기 제2 전극(165)은 도 1 내지 도 14를 참조하여 설명한 것과 유사할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판 23: 활성 영역
25: 소스/드레인 영역 26: 게이트 유전층
27: 워크펑션 도전층 28: 게이트 도전층
29: 게이트 전극 31: 스위칭 소자
33: 게이트 스페이서 35: 게이트 캐핑 패턴
37, 38, 73, 138, 182, 184, 186: 절연층
41: 소스 플러그 43: 소스 라인
51: 하부 플러그 53L: 제1 전극 층
53: 제1 전극 54: 기준 층(reference layer)
55: 터널 배리어 층(tunnel barrier layer)
56: 스토리지 층(storage layer)
57: 자기 터널 접합(Magnetic Tunnel Junction; MTJ)
61: 캐핑 층(61)
63: 스트레스-유발 층(stress-inducing layer)
65L: 제2 전극 층 65: 제2 전극
72: 마스크 패턴 75: 상부 배선
142: 하부 배선 143: 하부 스위칭 전극
144: 제1 반도체 층 145: 제2 반도체 층
146: 스위칭 소자 148: 상부 스위칭 전극
153: 제1 전극 154: 기준 층(reference layer)
155: 터널 배리어 층(tunnel barrier layer)
156: 스토리지 층(storage layer)
157: 자기 터널 접합(Magnetic Tunnel Junction; MTJ)
161: 캐핑 층
163: 스트레스-유발 층(stress-inducing layer)
165: 제2 전극 185: 중간 배선
189: 상부 배선

Claims (20)

  1. 기판 상의 제1 전극;
    상기 제1 전극 상의 자기 터널 접합(magnetic tunnel junction; MTJ), 상기 자기 터널 접합은 상기 제1 전극 상의 기준 층, 상기 기준 층 상의 터널 배리어 층, 그리고 상기 터널 배리어 층 상의 스토리지 층을 포함하고, 상기 터널 배리어 층은 상기 기준 층과 상기 스토리지 층 사이에 위치하고;
    상기 자기 터널 접합 상의 캐핑 층, 상기 캐핑 층은 금속 산화물을 포함하고;
    상기 캐핑 층 상에 배치되고 인장 스트레스(tensile stress)를 띠는 스트레스-유발 층(stress-inducing layer); 및
    상기 스트레스-유발 층 상의 제2 전극을 포함하되,
    상기 스트레스-유발 층은 상기 캐핑 층 및 상기 제2 전극 사이에 배치되고,
    상기 스트레스-유발 층은 금속 질화물을 포함하고,
    상기 스트레스-유발 층은 상기 캐핑 층 및 상기 제2 전극에 직접적으로 접촉되는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제2 전극, 상기 스트레스-유발 층, 상기 캐핑 층, 및 상기 자기 터널 접합의 측면들은 동일 평면을 이루는 반도체 소자.
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 스트레스-유발 층의 두께는 상기 제2 전극보다 얇은 반도체 소자.
  6. 제1 항에 있어서,
    상기 스트레스-유발 층의 두께는 상기 캐핑 층의 두께 보다 큰 반도체 소자.
  7. 삭제
  8. 제1 항에 있어서,
    상기 스트레스-유발 층은 TiN을 포함하는 반도체 소자.
  9. 제1 항에 있어서,
    상기 스트레스-유발 층의 두께는 4nm 내지 10nm 인 반도체 소자.
  10. 제1 항에 있어서,
    상기 스트레스-유발 층의 밀도는 5 g/㎤ 내지 15 g/㎤ 인 반도체 소자.
  11. 제1 항에 있어서,
    상기 스트레스-유발 층의 시트 저항(sheet resistance; Rs)은 450 Ω/□ 내지 600 Ω/□ 인 반도체 소자.
  12. 제1 항에 있어서,
    상기 스트레스-유발 층은 1 GPa 내지 4 GPa 의 인장 스트레스를 띠는 반도체 소자.
  13. 제1 항에 있어서,
    상기 캐핑 층은 RuO, MgO, VO, WO, TaO, HfO, MoO, 또는 이들의 조합을 포함하는 반도체 소자.
  14. 제1 항에 있어서,
    상기 제2 전극은 TiN, TaN, WN, 또는 이들의 조합을 포함하는 반도체 소자.
  15. 기판 상의 하부 배선;
    상기 하부 배선 상을 가로지르는 상부 배선;
    상기 하부 배선 및 상기 상부 배선 사이의 자기 터널 접합(magnetic tunnel junction; MTJ), 상기 자기 터널 접합은 기준 층, 상기 기준 층 상의 터널 배리어 층, 그리고 상기 터널 배리어 층 상의 스토리지 층을 포함하고, 상기 터널 배리어 층은 상기 기준 층과 상기 스토리지 층 사이에 위치하고;
    상기 하부 배선 및 상기 자기 터널 접합 사이의 제1 전극;
    상기 자기 터널 접합 및 상기 상부 배선 사이의 캐핑 층, 상기 캐핑 층은 금속 산화물을 가지고;
    상기 캐핑 층 및 상기 상부 배선 사이에 배치되고 인장 스트레스(tensile stress)를 띠는 스트레스-유발 층(stress-inducing layer); 및
    상기 스트레스-유발 층 및 상기 상부 배선 사이의 제2 전극을 포함하되,
    상기 스트레스-유발 층은 상기 캐핑 층 및 상기 제2 전극 사이에 배치되고,
    상기 스트레스-유발 층은 금속 질화물을 포함하는 반도체 소자.
  16. 제15 항에 있어서,
    상기 캐핑 층은 유전층을 포함하고,
    상기 스트레스-유발 층은 상기 캐핑 층 및 상기 제2 전극에 직접적으로 접촉되는 반도체 소자.
  17. 제15 항에 있어서,
    상기 제2 전극, 상기 스트레스-유발 층, 상기 캐핑 층, 및 상기 자기 터널 접합의 측면들은 동일 평면을 이루는 반도체 소자.
  18. 제15 항에 있어서,
    상기 스트레스-유발 층은 4nm 내지 10nm 두께의 TiN을 포함하되,
    상기 스트레스-유발 층은 1 GPa 내지 4 GPa 의 인장 스트레스를 띠는 반도체 소자.
  19. 기판 상의 제1 전극;
    상기 제1 전극 상의 자기 터널 접합(magnetic tunnel junction; MTJ), 상기 자기 터널 접합은 상기 제1 전극 상의 기준 층, 상기 기준 층 상의 터널 배리어 층, 그리고 상기 터널 배리어 층 상의 스토리지 층을 포함하고, 상기 터널 배리어 층은 상기 기준 층과 상기 스토리지 층 사이에 위치하고;
    상기 자기 터널 접합 상의 금속 산화물을 갖는 캐핑 층;
    상기 캐핑 층 상에 인장 스트레스(tensile stress)를 띠는 4nm 내지 10nm 두께의 TiN 층을 갖는 스트레스-유발 층(stress-inducing layer); 및
    상기 스트레스-유발 층 상에 상기 스트레스-유발 층 보다 두꺼운 TiN 층을 갖는 제2 전극을 포함하되,
    상기 제2 전극, 상기 스트레스-유발 층, 상기 캐핑 층, 및 상기 자기 터널 접합의 측면들은 동일 평면을 이루고,
    상기 스트레스-유발 층은 상기 캐핑 층 및 상기 제2 전극 사이에 배치되는 반도체 소자.
  20. 기판 상에 제1 전극 층을 형성하고,
    상기 제1 전극 층 상에 자기 터널 접합(magnetic tunnel junction; MTJ)을 형성하고,
    상기 자기 터널 접합 상에 캐핑 층을 형성하고,
    상기 캐핑 층 상에 인장 스트레스(tensile stress)를 띠는 스트레스-유발 층(stress-inducing layer)을 형성하고,
    상기 스트레스-유발 층을 형성한 후에, 상기 자기 터널 접합을 결정화하기 위한 열처리 공정을 수행하고,
    상기 열처리 공정을 수행한 후에, 상기 스트레스-유발 층 상에 제2 전극 층을 형성하고,
    상기 제2 전극 층, 상기 스트레스-유발 층, 상기 캐핑 층, 상기 자기 터널 접합, 및 상기 제1 전극 층을 패터닝하여, 패터닝된 구조물을 형성하고,
    상기 패터닝된 구조물의 측면들을 덮는 층간 절연 층을 형성하고,
    상기 패터닝된 구조물 및 상기 층간 절연 층 상에 상부 배선을 형성하는 것을 포함하는 반도체 소자 형성 방법.
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