KR20130056013A - 자기 메모리 소자 - Google Patents

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KR20130056013A
KR20130056013A KR1020110121731A KR20110121731A KR20130056013A KR 20130056013 A KR20130056013 A KR 20130056013A KR 1020110121731 A KR1020110121731 A KR 1020110121731A KR 20110121731 A KR20110121731 A KR 20110121731A KR 20130056013 A KR20130056013 A KR 20130056013A
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Abstract

본 발명은, 응력을 발생하여 터널 장벽층에 응력을 전달하는 응력 발생층을 포함하는 자기 메모리 소자를 제공한다. 본 발명의 일실시예에 따른 자기 메모리 소자는 복수의 자성층들 및 복수의 자성층들 사이에 개재된 터널 장벽층을 포함하는 자기 메모리층; 자기 메모리층의 양측에 위치하는 복수의 전극들; 및 복수의 전극들 사이에 위치하고, 복수의 전극들에 의하여 응력을 발생하고, 응력을 터널 장벽층에 전달하는 응력 발생층;을 포함한다.

Description

자기 메모리 소자{Magnetic memory device}
본 발명의 기술적 사상은 메모리 소자에 관한 것으로서, 더욱 상세하게는, 자기 저항을 이용하는 자기 메모리 소자에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이러한 반도체 제품에 사용되는 메모리 소자의 동작 속도를 높이고 집적도를 높일 필요가 있다. 이러한 요구를 만족시키기 위하여 자성체의 극성 변화에 따른 저항 변화를 이용하여 메모리 기능을 구현하는 자기 메모리 소자(MRAM)가 제시되고 있으며, 최근에는 스핀 분극을 이용한 STT-MRAM에 대한 연구가 활발히 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 항복 전압을 증가시켜 스위칭 전류 및 스위칭 전압을 증가시킬 수 있는 자기 메모리 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 자기 메모리 소자는, 복수의 자성층들 및 상기 복수의 자성층들 사이에 개재된 터널 장벽층을 포함하는 자기 메모리층; 및 상기 터널 장벽층에 응력을 인가하는 응력 발생층;을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 자기 메모리층의 양측에 위치하는 복수의 전극들을 더 포함하고, 상기 응력 발생층은 상기 복수의 전극들에 의하여 인가되는 전압에 의해 응력이 발생한다.
본 발명의 일부 실시예들에 있어서, 상기 응력 발생층은 상기 터널 장벽층에서 유발되는 응력과는 반대 응력이 발생될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 응력 발생층에서 발생된 상기 응력은 인장 응력일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 응력 발생층은 압전 변형 특성을 가질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 응력 발생층은 자기 변형 특성을 가질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 응력 발생층은 상기 복수의 전극들 중 어느 하나와 상기 자기 메모리층 사이에 위치할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 응력 발생층은 복수의 응력 발생층들을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 복수의 응력 발생층들은 상기 자기 메모리층의 양측에 위치할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 응력 발생층은 상기 복수의 자성층들 중 적어도 어느 하나와 일체형 구조체를 구성할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 응력 발생층은 자성 특성 또는 비자성 특성을 가질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 응력 발생층은 강유전 물질, 거대 자기 변형 물질, 및 다층 초격자 구조 물질 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 응력 발생층은 상기 터널 장벽층과 동일하거나 또는 더 큰 단면적을 가질 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 자기 메모리 소자는, 복수의 자성층들 및 상기 복수의 자성층들 사이에 개재된 터널 장벽층을 포함하는 자기 메모리층; 상기 자기 메모리층의 양측에 위치하는 복수의 전극들; 상기 복수의 전극들 중 적어도 어느 하나를 중심으로 상기 자기 메모리층의 반대에(opposite) 위치하는 보조 전극; 및 상기 복수의 전극들 중 적어도 어느 하나와 상기 보조 전극 사이에 위치하고, 상기 복수의 전극들 중 적어도 어느 하나와 상기 보조 전극에 의하여 인가되는 전압에 의하여 응력을 발생하는 응력 발생층;을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 응력 발생층에 상기 응력이 발생하도록, 상기 보조 전극은 복수의 전극들 중 적어도 어느 하나와 다른 전위차를 가질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 복수의 전극들 중 적어도 어느 하나는 상기 보조 전극과 전기적으로 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 자기 메모리 소자는, 복수의 자성층들 및 상기 복수의 자성층들 사이에 개재된 터널 장벽층을 포함하는 자기 메모리층;및 상기 터널 장벽층에 응력을 인가하고 거대 자기 변형 물질을 포함하는 는 응력 발생층;을 포함하고, 상기 거대 자기 변형 물질은 [AxBy]z 구조식을 가질 수 있고, 상기 구조식의 A는 Gd, Tb, Sm, Dy, 및 Mo 중 적어도 어느 하나일 수 있고, B는 Fe, Co, 및 Ni 중 적어도 어느 하나일 수 있다.
본 발명의 기술적 사상에 따른 자기 메모리 소자는, 응력을 발생하여 터널 장벽층에 응력을 전달하는 응력 발생층을 포함함에 따라 터널 장벽층 내의 산소 공공 발생에 따른 항복 침투 경로의 형성을 방지할 수 있고, 이에 따라 자기 메모리 소자의 항복 전압을 증가시킬 수 있고, 임계 스위칭 전류/전압을 증가시킬 수 있다. 또한, 자기 메모리 소자의 신뢰성과 수명을 증가시킬 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 자기 메모리 어레이를 나타내는 개략도이다.
도 2는 본 발명의 일부 실시예들에 따른 도 1의 "II" 영역의 자기 메모리 소자를 도시하는 단면도이다.
도 3 및 도 6는 도 2의 자기 메모리층의 자화 방향을 이용한 데이터 저장 방법을 설명하는 도면이다.
도 7은 본 발명의 일부 실시예들에 응력 발생층의 기능을 설명하는 도면들이다.
도 8 및 도 9는 본 발명의 일부 실시예들에 따른 도 1의 "II" 영역의 자기 메모리 소자를 도시하는 단면도들이다.
도 10 내지 도 12는 본 발명의 일부 실시예들에 따른 도 1의 "II" 영역의 자기 메모리 소자를 도시하는 단면도들이다.
도 13 내지 도 15는 본 발명의 일부 실시예들에 따른 도 1의 "II" 영역의 자기 메모리 소자를 도시하는 단면도들이다.
도 16은 본 발명의 일부 실시예에 따른 응력 발생층을 포함하는 DRAM 소자를 도시하는 단면도이다.
도 17은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 18은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
도 19는 본 발명의 실시예에 의해 제조된 반도체 소자가 응용될 수 있는 전자 장치를 보여주는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일부 실시예들에 따른 자기 메모리 어레이를 나타내는 개략도이다.
도 1을 참조하면, 자기 메모리 어레이는 매트릭스 형태로 배열된 복수의 자기 메모리 소자의 단위 셀들(U)들을 포함한다. 복수의 자기 메모리 소자의 단위 셀들(U)은 엑세스 부분(C)과 메모리 부분(M)을 포함한다. 복수의 자기 메모리 소자의 단위 셀들(U)은 워드 라인(WL)과 비트 라인(BL)과 전기적으로 연결된다. 또한, 도 1에 도시된 바와 같이 엑세스 부분(C)이 트랜지스터인 경우에는, 엑세스 부분(C)의 소스 영역과 전기적으로 연결되는 소스 라인(SL)을 더 포함할 수 있다. 워드 라인(WL)과 비트 라인(BL)은 일정한 각도로, 예를 들어 수직으로 2차원적으로 배열될 수 있다. 또한, 워드 라인(WL)과 소스 라인(SL)은 일정한 각도로, 예를 들어 서로 평행하게 배열될 수 있다. 소스 라인(SL)은 메모리 소자의 단위 셀들(U)들에 대하여 공통 소스 라인일 수 있다.
엑세스 부분(C)은 워드 라인(WL)의 전압에 따라 메모리 부분(M)으로의 전류 공급을 제어한다. 엑세스 부분(C)은 모스(MOS) 트랜지스터, 바이폴라(bipolar) 트랜지스터, 또는 다이오드(diode)일 수 있다.
메모리 부분(M)은 자성 물질을 포함할 수 있고, 자기 터널 접합 소자(magnetic tunnel junction, MTJ)를 포함할 수 있다. 또한, 메모리 부분(M)은 입력되는 전류에 의하여 자성체의 자화 방향이 가변되는 STT(spin transfer torque) 현상을 이용하여 메모리 기능을 수행할 수 있다.
도 2는 본 발명의 일부 실시예들에 따른 도 1의 "II" 영역의 자기 메모리 소자를 도시하는 단면도이다.
도 2를 참조하면, 자기 메모리 소자(1)는 기판(10), 기판(10) 상에 형성된 게이트 구조물(20), 게이트 구조물(20)과 전기적으로 연결되고 자기 저항(magnetoresistance)에 의하여 메모리 기능을 수행하는 자기 메모리층(60), 및 자기 메모리층(60)의 양측에 위치하는 하부 전극(50)과 상부 전극(80)을 포함한다. 게이트 구조물(20)은 도 1의 엑세스 부분(C)에 상응할 수 있고, 자기 메모리층(60)은 도 1의 메모리 부분(M)에 상응할 수 있다. 또한, 자기 메모리 소자(1)는 하부 전극(50)과 상부 전극(80) 사이에 위치하고, 하부 전극(50)과 상부 전극(80)에 의하여 응력을 발생하여 자기 메모리층(60)에 상기 응력을 전달하는 응력 발생층(70, stress generating layer)을 포함할 수 있다. 본 실시예에서는, 응력 발생층(70)은 자기 메모리층(60)과 상부 전극(80) 사이에 위치한다.
기판(10)은 실리콘(Si), 실리콘-게르마늄(SiGe), 및/또는 실리콘 카바이드(SiC)로 이루어진 반도체층을 포함하거나, 티타늄(Ti), 티타늄 질화물(TiN), 알루미늄(Al), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 및/또는 티타늄 알루미늄 질화물(TiAlN)을 포함하는 도전층을 포함하거나, 또는 실리콘 산화물, 티타늄 산화물, 알루미늄 산화물, 지르코늄 산화물 또는 하프늄 산화물을 포함하는 유전층을 포함할 수 있다. 또한, 기판(10)은 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI)층을 포함할 수 있다. 또한, 도시되지는 않았지만, 기판(10)은 워드 라인이나 비트 라인과 같은 도전 라인을 포함하거나 또는 다른 반도체 소자들을 더 포함할 수 있다.
기판(10)은 활성 영역(11)을 한정하는 소자분리막(12)을 포함한다. 소자분리막(12)은 통상적인 STI(Shallow Trench Isolation) 방법에 의하여 형성될 수 있다. 활성 영역(11) 내에는 불순물 영역(13)을 포함할 수 있다. 도시되지는 않았지만, 불순물 영역(13)은 게이트 구조물(20)에 인접한 저농도 불순물 영역과 게이트 구조물(20)로부터 이격된 고농도 불순물 영역을 더 포함할 수 있다. 불순물 영역(13)은 소스 영역(14)과 드레인 영역(15)을 포함할 수 있다.
기판(10)의 활성 영역(11) 상에 게이트 구조물(20)이 위치한다. 게이트 구조물(20)은 게이트 절연층(21), 게이트 전극층(22), 캡핑층(23) 및 스페이서(24)를 포함할 수 있다. 게이트 전극층(22)은 도 1의 워드 라인(WL)일 수 있다. 게이트 구조물(20), 소스 영역(14) 및 드레인 영역(15)은 모스 트랜지스터를 구성하여 엑세스 소자로서의 역할을 할 수 있다. 또한, 게이트 구조물(20)은 상기 모스 트랜지스터에 한정되지 않고, 바이폴라 트랜지스터이거나 또는 다이오드일 수 있다.
게이트 구조물(20)의 외측에는 도전성을 가지는 제1 콘택 플러그(25) 및 제2 콘택 플러그(26)가 위치할 수 있다. 제1 콘택 플러그(25)는 소스 영역(14)과 전기적으로 연결될 수 있고, 제2 콘택 플러그(26)는 드레인 영역(15)과 전기적으로 연결될 수 있다. 제1 콘택 플러그(25) 및 제2 콘택 플러그(26)는 도전성을 가지는 물질을 포함할 수 있고, 예를 들어 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 또는 텅스텐 질화물(WN) 중의 적어도 어느 하나를 포함할 수 있다. 또한, 제1 콘택 플러그(25) 및 제2 콘택 플러그(26)는 상술한 물질들의 적층 구조를 포함할 수 있다. 도 2에서는 제1 콘택 플러그(25) 및 제2 콘택 플러그(26)는 게이트 구조물(20)의 스페이서(24)를 이용한 자기 정렬(self-align) 방식에 따라 형성된 형상으로 도시되어 있으나, 이에 한정되는 것은 아니다. 즉, 제1 콘택 플러그(25) 및 제2 콘택 플러그(26)는 게이트 구조물(20) 사이의 영역을 부분적으로 제거하고 도전물을 충진하여 형성할 수 있다.
기판(10) 상에 게이트 구조물(20)을 덮는 제1 층간 절연층(30) 및 제2 층간 절연층(40)이 순차적으로 위치한다. 제1 층간 절연층(30) 및 제2 층간 절연층(40)은 산화물, 질화물, 및 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다. 제1 층간 절연층(30) 및 제2 층간 절연층(40)은 동일한 물질이거나 또는 서로 다른 물질일 수 있다.
제1 층간 절연층(30) 내에는 제3 콘택 플러그(34)가 위치한다. 제3 콘택 플러그(34)는 제1 층간 절연층(30)을 관통하여 제1 콘택 플러그(25)와 전기적으로 연결된다. 또한, 제1 층간 절연층(30) 상에 제3 콘택 플러그(34)와 전기적으로 연결되는 소스 라인(SL)이 위치한다. 이에 따라, 소스 영역(14)과 소스 라인(SL)은 제3 콘택 플러그(34)와 제1 콘택 플러그(25)에 의하여 전기적으로 연결된다. 제3 콘택 플러그(34)는 도전성을 가지는 물질을 포함할 수 있고, 예를 들어 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 또는 텅스텐 질화물(WN) 중의 적어도 어느 하나를 포함할 수 있다. 또한, 제3 콘택 플러그(34)는 상술한 물질들의 적층 구조를 포함할 수 있다. 소스 라인(SL)은 공통 소스 라인일 수 있다.
제1 층간 절연층(30)과 제2 층간 절연층(40) 내에는 제4 콘택 플러그(54)가 위치한다. 제4 콘택 플러그(54)는 제1 층간 절연층(30) 및 제2 층간 절연층(40)을 관통하여 제2 콘택 플러그(26)와 전기적으로 연결된다. 또한, 제2 층간 절연층(40) 상에 제4 콘택 플러그(54)와 전기적으로 연결되는 하부 전극(50)이 위치한다. 이에 따라, 드레인 영역(15)과 하부 전극(50)은 제4 콘택 플러그(54)와 제2 콘택 플러그(26)에 의하여 전기적으로 연결된다. 제4 콘택 플러그(54)는 도전성을 가지는 물질을 포함할 수 있고, 예를 들어 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 또는 텅스텐 질화물(WN) 중의 적어도 어느 하나를 포함할 수 있다. 또한, 제4 콘택 플러그(54)는 상술한 물질들의 적층 구조를 포함할 수 있다.
도 2에서는 제1 층간 절연층(30)과 제2 층간 절연층(40)이 구분되어 도시되어 있으나, 이는 예시적이고 이에 한정되는 것은 아니다. 즉, 제1 층간 절연층(30)과 제2 층간 절연층(40)이 하나의 층일 수 있고, 이러한 경우에는 소스 라인(SL)과 하부 전극(50)이 단차를 가지지 않도록 위치할 수 있다. 즉, 소스 라인(SL)과 하부 전극(50)이 동일한 층간 절연층 상에 위치할 수 있다.
하부 전극(50)은 통상적인 식각 방법, 다마신(damascene) 방법, 또는 듀얼 다마신(dual damascene)에 의하여 형성될 수 있다. 하부 전극(50)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta)과 같은 금속, 또는 티타늄 텅스텐(TiW), 티타늄 알루미늄(TiAl)과 같은 합금, 또는 탄소(C)를 포함할 수 있다. 또한, 하부 전극(50)은 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 니오비윰 질화물(NbN), 티타늄 실리콘 질화물(TiSiN), 티타늄 붕소 질화물(TiBN), 지르코늄 실리콘 질화물(ZrSiN), 텅스텐 실리콘 질화물(WSiN), 텅스텐 붕소 질화물(WBN), 지르코늄 알루미늄 질화물(ZrAlN), 몰리브덴 알루미늄 질화물(MoAlN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 알루미늄 질화물(TaAlN), 티타늄 산질화물(TiON), 티타늄 알루미늄 산질화물(TiAlON), 텅스텐 산질화물(WON), 탄탈륨 산질화물(TaON), 티타늄 탄질화물(TiCN), 또는 탄탈륨 탄질화물(TaCN)을 포함할 수 있다. 또한, 하부 전극(50)은 상술한 물질들의 적층 구조를 포함할 수 있다.
하부 전극(50) 상에 자기 메모리층(60)이 위치한다. 자기 메모리층(60)은 하부 전극(50)과 전기적으로 연결된다. 자기 메모리층(60)은 하부 자성층(62), 상부 자성층(64), 및 그 사이에 개재된 터널 장벽층(66)을 포함할 수 있다. 하부 자성층(62), 상부 자성층(64), 및 터널 장벽층(66)은 자기 터널 접합(magnetic tunnel junction, MTJ) 또는 스핀 밸브(spin valve)를 구성할 수 있다. 예를 들어, 터널 장벽층(66)이 절연성을 가지는 경우에는 자기 터널 접합을 구성할 수 있고, 터널 장벽층(66)이 도전성을 가지는 경우에는 스핀 밸브를 구성할 수 있다.
하부 자성층(62) 및 상부 자성층(64)은 수직 자화 방향을 각각 가질 수 있다. 즉, 상기 수직 자화 방향은 기판(10)의 표면에 대하여 수직일 수 있다. 상기 수직 자화 방향을 이용하는 자기 메모리층(60)의 메모리 방법에 대해서는 도 3 및 내지 도 6을 참조하여 하기에 설명하기로 한다. 그러나, 본 발명은 이에 한정하는 것은 아니고, 하부 자성층(62) 및 상부 자성층(64)이 수평 자화 방향을 각각 가지는 경우도 본 발명의 기술적 사상에 포함된다.
터널 장벽층(66)은 전자가 터널링되어 하부 자성층(62) 또는 상부 자성층(64)의 자화 방향을 변화시키는 기능을 수행한다. 따라서, 터널 장벽층(66)은 전자가 터널링될 수 있는 얇은 두께를 가질 수 있다. 터널 장벽층(66)은 절연성을 가질 수 있고, 예를 들어, 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 마그네슘 산화물, 마그네슘 질화물, 마그네슘 산질화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 칼슘 산화물, 니켈 산화물, 하프늄 산화물, 탄탈 산화물, 지르코늄 산화물, 및 망간 산화물 중 적어도 어느 하나를 포함할 수 있다. 또한, 터널 장벽층(66)은 도전성을 가질 수 있고, 예를 들어, 비자성 전이금속을 포함할 수 있고, 예를 들어 Cu, Au, Ta, Ag, CuPt, 및 CuMn 중 적어도 어느 하나를 포함할 수 있다.
자기 메모리층(60) 상에 응력 발생층(70)이 위치한다. 응력 발생층(70)은 자기 메모리층(60)의 터널 장벽층(66)에 응력을 전달할 수 있다. 본 실시예에서는 응력 발생층(70)은 자기 메모리층(60)과 상부 전극(80) 사이에 위치한다.
응력 발생층(70)은 하부 전극(50)과 상부 전극(80) 사이에 인가된 전압에 의하여 부피가 변화할 수 있고, 실제로는 응력 발생층(70)이 제3 층간 절연층(90)에 둘러싸여 있으므로 부피가 변화하지 못하며, 따라서 응력이 발생될 수 있다. 상기 발생된 응력은 인장 응력일 수 있다. 그러나, 상기 발생된 응력이 압축 응력인 경우도 본 발명의 기술적 사상에 포함된다. 상기 인장 응력은 터널 장벽층(66)에 전달되며, 결과적으로 원하지 않는 터널 장벽층(66) 내의 산소 공공의 발생을 저지할 수 있다. 응력 발생층(70)의 기능에 대하여는 도 7을 참조하여 하기에 상세하게 설명하기로 한다.
응력 발생층(70)은 발생된 상기 응력을 터널 장벽층(66)에 효과적으로 전달하기 위하여, 터널 장벽층(66)을 수직 방향으로 전체적으로 중첩하도록 위치할 수 있고, 또한 터널 장벽층(66)과 동일하거나 또는 더 큰 단면적을 가질 수 있다. 그러나, 이는 예시적이며 이에 한정하는 것은 아니다. 또한, 응력 발생층(70)은 비자성 특성을 가지거나 또는 자성 특성을 가질 수 있다. 응력 발생층(70)이 비자성 특성을 가지는 경우에는, 상부 자성층(64)의 자화 방향을 피닝하는 기능을 수행할 수 있다.
응력 발생층(70)은 압전 변형 특성을 가질 수 있고, 이에 따라 응력을 발생할 수 있다. 응력 발생층(70)은, 예를 들어 압전 변형 특성을 가지는 강유전 물질을 포함할 수 있다. 상기 강유전 물질은 비자성 특성을 가질 수 있다. 응력 발생층(70)은, 예를 들어 페로브스카이트계 물질을 포함할 수 있고, 예를 들어 PZT(Lead Zirconium Titanite), BTO(Barium titanyl oxalate), 석영, AlPO4, GaPO4, La3Ga5SiO14, SrTiO3, BiFeO3, Pb2KN55O15, PbTiO3, LiTaO3, NaxWO3), KNbO3, LiNbO3, Ba2NaNb5O5, ZnO, 및 AlN 중 적어도 어느 하나를 포함할 수 있다.
또한, 응력 발생층(70)은 자기 변형(magnetostriction) 특성을 가질 수 있고, 이에 따라 응력을 발생할 수 있다. 응력 발생층(70)은, 예를 들어, 거대 자기 변형 물질(giant magnetostriction material, GMM)을 포함할 수 있다. 상기 자기 변형 물질 및/또는 상기 거대 자기 변형 물질은 자성 특성을 가질 수 있다. 상기 거대 자기 변형 물질은 [AxBy]z 구조식을 가질 수 있고, "A"는 Gd, Tb, Sm, Dy, 및 Mo 중 적어도 어느 하나일 수 있고, "B"는 Fe, Co, 및 Ni 중 적어도 어느 하나일 수 있다. 예를 들어, 응력 발생층(70)은 TbFe2, DyFe2, SmFe2 등과 같은 이원계 합금이거나 또는 TbxDy1-xFe2-y 과 같은 삼원계 합금일 수 있다. 응력 발생층(70)이 자기 변형 물질을 포함하는 경우에는, 응력 발생층(70)은 전압 인가에 따라서 인장 응력을 발생할 수 있는 역 자기 변형(reverse magnetostriction) 물질을 포함할 수 있다.
또한, 응력 발생층(70)은 이종 물질을 다층으로 적층시킨 다층 초격자(multi layered superlattice) 구조 물질을 포함할 수 있고, 이에 따라 응력을 발생할 수 있다. 상기 다층 초격자 구조 물질은 자성 특성 또는 비자성 특성을 가질 수 있다.
응력 발생층(70) 상에 상부 전극(80)이 위치한다. 자기 메모리층(60)은 상부 전극(80)과 전기적으로 연결된다. 상부 전극(80)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta)과 같은 금속, 또는 티타늄 텅스텐(TiW), 티타늄 알루미늄(TiAl)과 같은 합금, 또는 탄소(C)를 포함할 수 있다. 또한, 상부 전극(80)은 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 니오비윰 질화물(NbN), 티타늄 실리콘 질화물(TiSiN), 티타늄 붕소 질화물(TiBN), 지르코늄 실리콘 질화물(ZrSiN), 텅스텐 실리콘 질화물(WSiN), 텅스텐 붕소 질화물(WBN), 지르코늄 알루미늄 질화물(ZrAlN), 몰리브덴 알루미늄 질화물(MoAlN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 알루미늄 질화물(TaAlN), 티타늄 산질화물(TiON), 티타늄 알루미늄 산질화물(TiAlON), 텅스텐 산질화물(WON), 탄탈륨 산질화물(TaON), 티타늄 탄질화물(TiCN), 또는 탄탈륨 탄질화물(TaCN)을 포함할 수 있다. 또한, 상부 전극(80)은 상술한 물질들의 적층 구조를 포함할 수 있다. 하부 전극(50)과 상부 전극(80)은 서로 동일한 물질로 형성되거나, 또는 서로 다른 물질로 형성될 수 있다.
상부 전극(80) 상에 제5 콘택 플러그(84)가 위치한다. 상부 전극(80)은 제5 콘택 플러그(84)와 전기적으로 연결된다. 제5 콘택 플러그(84)는, 예를 들어 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 또는 텅스텐 질화물(WN) 중의 적어도 어느 하나를 포함할 수 있고, 또는 이들의 적층 구조를 포함할 수 있다.
하부 전극(50), 자기 메모리층(60), 상부 전극(80), 및 제5 콘택 플러그(84)은 제3 층간 절연층(90)에 의하여 둘러싸일 수 있다. 제3 층간 절연층(90)은 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다.
제5 콘택 플러그(84) 상에 비트 라인(BL)이 위치하고, 제5 콘택 플러그(84)는 비트 라인(BL)과 전기적으로 연결된다.
상술한 바와 같은, 제1 내지 제5 콘택 플러그들(25, 26, 34, 54, 84), 제1 내지 제 3 층간 절연층들(30, 40, 90), 하부 전극(50), 상부 전극(80), 및 자기 메모리층(60) 등은 스퍼터링(sputtering), 화학 기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 또는 원자층 증착법(atomic layer deposition, ALD) 등을 이용하여 형성할 수 있다. 상기 구조물들은, 통상적인 포토리소그래피 방법, 식각 방법, 화학 기계적 연마(chemical mechanical polishing, CMP) 또는 건식 식각을 이용한 평탄화 공정을 수행하여 형성할 수 있다.
도 3 내지 도 6는 도 2의 자기 메모리층(60)의 자화 방향을 이용한 데이터 저장 방법을 설명하는 도면이다.
도 2의 워드 라인(WL)에 일정한 전압이 인가되면, 게이트 구조물(20)이 턴온되고, 자기 메모리층(60)을 통하여 소스 라인(SL)과 비트 라인(BL)이 전기적으로 연결된다. 자기 메모리층(60)에 흐르는 전류의 방향을 변화시키면, 자기 메모리층(60)에 포함된 하부 자성층(62) 및 상부 자성층(64) 중 적어도 어느 하나는 자기 저항값이 변화되며, 이에 따라 자기 메모리층(60)은 데이터 "0" 또는 "1"을 저장할 수 있다. 즉, 하부 자성층(62)의 자화 방향과 상부 자성층(64)의 자화 방향이 평행(parallel)하거나 또는 반평행(anti-parallel)하게 됨으로써, 데이터를 저장할 수 있다.
도 3 및 도 4에서는, 하부 자성층(62)이 자화 방향이 고정되는 고정층(pinned layer)이고 상부 자성층(64)이 자화 방향이 변화되는 자유층(free layer)인 경우를 고려하기로 한다. 또한, 하부 자성층(62)의 자화 방향은 상측으로 고정된 경우를 고려하기로 한다. 도시되지는 않았지만, 상기 고정층의 상측 또는 하측에는 상기 고정층의 자화 방향을 고정(pinning)하는 피닝층을 더 포함할 수 있고, 상기 피닝층은 반자성(antiferromagnetic) 물질을 포함할 수 있다.
도 2 및 도 3을 참조하면, 게이트 구조물(20)이 턴온되고, 소스 라인(SL)에서 비트 라인(BL)으로 전류가 흐르게 되면, 자화 방향은 자화 용이축을 따라서 상측을 향하는 경향을 가지게 된다. 이에 따라 하부 자성층(62)과 상부 자성층(64)은 상측을 향하는 평행한 자화 방향을 가지게 되고 낮은 저항 상태를 나타나게 된다. 이러한 낮은 저항 상태는 데이터 "0"을 저장할 수 있다.
도 2 및 도 4를 참조하면, 게이트 구조물(20)이 턴온되고, 비트 라인(BL)에서 소스 라인(SL)으로 전류가 흐르게 되면, 자화 방향은 자화 용이축에 반대로 하측을 향하는 경향을 가지게 된다. 상부 자성층(64)은 자유층이므로 자화 방향이 하측을 향하여 변화하지만, 하부 자성층(62)은 고정층이므로 자화 방향이 변화하지 않고 상측을 향하게 된다. 따라서, 하부 자성층(62)과 상부 자성층(64)은 반평행한 자화 방향을 가지게 되고, 높은 저항 상태를 나타나게 된다. 이러한 높은 저항 상태는 데이터 "1"을 저장할 수 있다.
반면, 하부 자성층(62)의 자화 방향이 하측으로 고정된 경우에는 상술한 바와는 반대로 데이터를 저장할 수 있다. 즉, 소스 라인(SL)에서 비트 라인(BL)으로 전류가 흐르게 되면, 데이터 "1"을 저장할 수 있고, 비트 라인(BL)에서 소스 라인(SL)으로 전류가 흐르게 되면, 데이터 "0"을 저장할 수 있다.
도 5 및 도 6에서는, 하부 자성층(62)이 자화 방향이 변화하는 자유층이고 상부 자성층(64)이 자화 방향이 고정되는 고정층인 경우를 고려하기로 한다. 또한, 상부 자성층(64)의 자화 방향은 하측으로 고정된 경우를 고려하기로 한다.
도 2 및 도 5를 참조하면, 게이트 구조물(20)이 턴온되고, 소스 라인(SL)에서 비트 라인(BL)으로 전류가 흐르게 되면, 자화 용이축을 따라서 자화 방향은 상측을 향하는 경향을 가지게 된다. 하부 자성층(62)은 자유층이므로 자화 방향이 상측을 향하여 변화하지만, 상부 자성층(64)은 고정층이므로 자화 방향이 변화하지 않고 하측을 향하게 된다. 따라서, 하부 자성층(62)과 상부 자성층(64)은 서로 역방향인 자화 방향을 가지게 되고, 높은 저항 상태를 나타나게 된다. 이러한 높은 저항 상태는 데이터 "1"을 저장할 수 있다.
도 2 및 도 6을 참조하면, 게이트 구조물(20)이 턴온되고, 비트 라인(BL)에서 소스 라인(SL)으로 전류가 흐르게 되면, 자화 용이축에 반대로 자화 방향은 하측을 향하는 경향을 가지게 된다. 이에 따라 하부 자성층(62)과 상부 자성층(64)은 하측을 향하는 평행한 자화 방향을 가지게 되고, 낮은 저항 상태를 나타나게 된다. 이러한 낮은 저항 상태는 데이터 "0"을 저장할 수 있다.
반면, 상부 자성층(64)의 자화 방향이 상측으로 고정된 경우에는 상술한 바와는 반대로 데이터를 저장할 수 있다. 즉, 소스 라인(SL)에서 비트 라인(BL)으로 전류가 흐르게 되면, 데이터 "0"을 저장할 수 있고, 비트 라인(BL)에서 소스 라인(SL)으로 전류가 흐르게 되면, 데이터 "1"을 저장할 수 있다.
도 3 내지 도 6에 도시된 바와 같이, 하부 자성층(62)과 상부 자성층(64)이 자화 방향에 따라 데이터를 저장하게 되면, 자기 메모리층(60)을 흐르는 전류값이 달라지게 된다. 이러한 전류값의 차이를 감지함으로써 상기 저장된 데이터를 독취할 수 있다.
도 3 내지 도 6에서는, 하부 자성층(62)과 상부 자성층(64)이 수직 자화 방향을 가지는 경우에 대하여 설명하였으나, 이는 예시적이며, 하부 자성층(62)과 상부 자성층(64)이 수평 자화 방향을 각각 가지는 경우도 본 발명의 기술적 사상에 포함된다.
도 7은 본 발명의 일부 실시예들에 응력 발생층(70)의 기능을 설명하는 도면들이다. 도면에서 일부 층들은 생략되어 있으며, 이는 점선으로 표시되어 있다. 좌측의 도면은 응력 발생층(70)이 없는 경우를 도시하고 있고, 우측의 도면은, 응력 발생층(70)이 있는 경우를 도시하고 있다.
도 7을 참조하면, 좌측의 도면에서, 하부 전극(50)과 상부 전극(80)에 터널 장벽층(66)의 항복 전압 이상의 전압이 인가되면, 터널 장벽층(66) 내의 산화물의 화학적 결합이 끊어지게 되고 이에 따라 산소 공공(67)이 발생할 수 있다. 산소 공공(67)은 터널 장벽층(66) 내에 항복 침투 경로(breakdown percolation path)를 형성하게 되고, 터널 장벽층(66)의 터널링 효과를 감소시켜, 결과적으로 자기 메모리 특성의 열화를 야기할 수 있다. 산소 공공(67) 들은 터널 장벽층(66) 내에 부피를 차지하게 되므로, 터널 장벽층(66)은 압축 응력이 유발된다.
반면, 우측의 도면에서, 하부 전극(50)과 상부 전극(80)에 의하여 응력 발생층(70)에 전압이 인가되고, 이에 따라 응력 발생층(70)은 응력을 발생한다. 응력 발생층(70)은 터널 장벽층(66)에서 유발되는 응력과는 반대 응력이 발생될 수 있다. 응력 발생층(70)에서 발생된 상기 응력은 터널 장벽층(66)에서 유발되는 응력을 감소시킬 수 있고, 예를 들어 인장 응력일 수 있다. 상기 인장 응력은 산소 공공(67)에 의하여 유발되는 압축 응력을 감소 또는 상쇄할 수 있고, 결과적으로 산소 공공(67)의 발생을 방지할 수 있다. 이에 따라, 자기 메모리 소자(1)의 항복 전압을 증가시킬 수 있고, 임계 스위칭 전류/전압을 증가시킬 수 있다. 또한, 자기 메모리 소자(1)의 신뢰성과 수명을 증가시킬 수 있다.
도 8 및 도 9는 본 발명의 일부 실시예들에 따른 도 1의 "II" 영역의 자기 메모리 소자(2, 3)를 도시하는 단면도들이다.
도 8을 참조하면, 자기 메모리 소자(2)는 하부 전극(50), 상부 전극(80), 하부 전극(50)과 상부 전극(80) 사이에 위치한 자기 메모리층(60), 및 자기 메모리층(60)에 응력을 전달하는 응력 발생층(72)을 포함할 수 있다. 응력 발생층(72)은 응력을 발생할 수 있고, 자기 메모리층(60)의 터널 장벽층(66)에 상기 응력을 전달할 수 있다. 본 실시예에서는 응력 발생층(72)은 자기 메모리층(60)과 하부 전극(50) 사이에 위치한다. 응력 발생층(72)은 발생된 상기 응력을 터널 장벽층(66)에 효과적으로 전달하기 위하여, 터널 장벽층(66)을 수직 방향으로 전체적으로 중첩하도록 위치할 수 있고, 또한 터널 장벽층(66)과 동일하거나 더 큰 단면적을 가질 수 있다. 그러나, 이는 예시적이며 이에 한정하는 것은 아니다. 응력 발생층(72)은 비자성 특성을 가지거나 또는 자성 특성을 가질 수 있다. 응력 발생층(72)이 비자성 특성을 가지는 경우에는, 하부 자성층(62)의 자화 방향을 피닝하는 기능을 수행할 수 있다.
도 9를 참조하면, 자기 메모리 소자(3)는 하부 전극(50), 상부 전극(80), 하부 전극(50)과 상부 전극(80) 사이에 위치한 자기 메모리층(60), 및 자기 메모리층(60)에 응력을 전달하는 복수의 응력 발생층들(70, 72)을 포함할 수 있다. 응력 발생층들(70, 72)은 자기 메모리층(60)의 양측에 위치할 수 있다. 응력 발생층들(70, 72)은 응력을 발생할 수 있고, 자기 메모리층(60)의 터널 장벽층(66)에 상기 응력을 전달할 수 있다. 본 실시예에서는 응력 발생층(70)은 자기 메모리층(60)과 하부 전극(50) 사이에 위치하고, 응력 발생층(72)은 자기 메모리층(60)과 상부 전극(80) 사이에 위치한다. 응력 발생층들(70, 72) 각각은 발생된 상기 응력을 터널 장벽층(66)에 효과적으로 전달하기 위하여, 터널 장벽층(66)을 수직 방향으로 전체적으로 중첩하도록 위치할 수 있고, 또한 터널 장벽층(66)과 동일하거나 더 큰 단면적을 가질 수 있다. 그러나, 이는 예시적이며 이에 한정하는 것은 아니다.
도 10 내지 도 12는 본 발명의 일부 실시예들에 따른 도 1의 "II" 영역의 자기 메모리 소자(4, 5, 6)를 도시하는 단면도들이다.
도 10을 참조하면, 자기 메모리 소자(4)는 하부 전극(50), 상부 전극(80), 하부 전극(50)과 상부 전극(80) 사이에 위치한 자기 메모리층(60)을 포함할 수 있다. 자기 메모리 소자(4)는 응력 발생형 상부 자성층(65)을 포함할 수 있다. 응력 발생형 상부 자성층(65)은 터널 장벽층(66)과 상부 전극(80) 사이에 위치할 수 있고, 하부 자성층(62) 및 터널 장벽층(66)과 함께 자기 메모리층(60)을 구성할 수 있다. 또한, 응력 발생형 상부 자성층(65)은 응력을 발생할 수 있고, 자기 메모리층(60)의 터널 장벽층(66)에 상기 응력을 전달하는 기능을 더 수행할 수 있다. 응력 발생형 상부 자성층(65)은 도 2의 상부 자성층(64)과 응력 발생층(70)의 일체형 구조체(one body structure)일 수 있다. 응력 발생형 상부 자성층(65)은, 예를 들어 자기 변형 물질을 포함할 수 있고, 거대 자기 변형 물질을 포함할 수 있다.
도 11을 참조하면, 자기 메모리 소자(5)는 하부 전극(50), 상부 전극(80), 하부 전극(50)과 상부 전극(80) 사이에 위치한 자기 메모리층(60)을 포함할 수 있다. 자기 메모리 소자(5)는 응력 발생형 하부 자성층(63)을 포함할 수 있다. 응력 발생형 하부 자성층(63)은 터널 장벽층(66)과 하부 전극(50) 사이에 위치할 수 있고, 상부 자성층(64) 및 터널 장벽층(66)과 함께 자기 메모리층(60)을 구성할 수 있다. 또한, 응력 발생형 하부 자성층(63)은 응력을 발생할 수 있고, 자기 메모리층(60)의 터널 장벽층(66)에 상기 응력을 전달하는 기능을 더 수행할 수 있다. 응력 발생형 하부 자성층(63)은 도 8의 하부 자성층(62)과 응력 발생층(72)의 일체형 구조체(one body structure)일 수 있다. 응력 발생형 하부 자성층(63)은, 예를 들어 자기 변형 물질을 포함할 수 있고, 거대 자기 변형 물질을 포함할 수 있다.
도 12를 참조하면, 자기 메모리 소자(6)는 하부 전극(50), 상부 전극(80), 하부 전극(50)과 상부 전극(80) 사이에 위치한 자기 메모리층(60)을 포함할 수 있다. 자기 메모리 소자(6)는 응력 발생형 상부 자성층(65) 및 응력 발생형 하부 자성층(63)을 포함할 수 있다. 응력 발생형 상부 자성층(65)은 터널 장벽층(66)과 상부 전극(80) 사이에 위치할 수 있고, 응력 발생형 하부 자성층(63)은 터널 장벽층(66)과 하부 전극(50) 사이에 위치할 수 있다. 응력 발생형 상부 자성층(65), 터널 장벽층(66), 및 응력 발생형 하부 자성층(63)은 자기 메모리층(60)을 구성할 수 있다. 또한, 응력 발생형 상부 자성층(65)과 응력 발생형 하부 자성층(63)은 응력을 발생할 수 있고, 자기 메모리층(60)의 터널 장벽층(66)에 상기 응력을 전달하는 기능을 더 수행할 수 있다. 응력 발생형 상부 자성층(65)과 응력 발생형 하부 자성층(63)은, 예를 들어 자기 변형 물질을 포함할 수 있고, 거대 자기 변형 물질을 포함할 수 있다.
도 13 내지 도 15는 본 발명의 일부 실시예들에 따른 도 1의 "II" 영역의 자기 메모리 소자(7, 8, 9)를 도시하는 단면도들이다.
도 13을 참조하면, 자기 메모리 소자(7)는 하부 전극(50), 상부 전극(80), 하부 전극(50)과 상부 전극(80) 사이에 위치한 자기 메모리층(60), 및 자기 메모리층(60)에 응력을 전달하는 응력 발생층(74)을 포함할 수 있다. 자기 메모리 소자(7)는 상부 전극(80)을 중심으로 자기 메모리층(60)의 반대에(opposite) 위치하는 상부 보조 전극(86)을 더 포함할 수 있다. 응력 발생층(74)은 상부 전극(80) 상에 위치할 수 있고, 상부 전극(80)과 상부 보조 전극(86) 사이에 개재될 수 있다. 응력 발생층(74)은 상부 전극(80)과 상부 보조 전극(86) 사이에 인가된 전압에 의하여 응력을 발생할 수 있고, 자기 메모리층(60)의 터널 장벽층(66)에 상기 응력을 전달할 수 있다. 응력 발생층(74)에 전압을 인가하기 위하여, 상부 보조 전극(86)과 상부 전극(80) 사이에 전위차를 발생시켜야 한다. 이에 따라 상부 보조 전극(86)은 하부 전극(50)과 전기적으로 연결될 수 있고, 또는 상부 전극(80)과의 전위차를 제공할 수 있는 별도의 전원 라인(미도시)에 연결될 수 있다.
도 14을 참조하면, 자기 메모리 소자(8)는 하부 전극(50), 상부 전극(80), 하부 전극(50)과 상부 전극(80) 사이에 위치한 자기 메모리층(60), 및 자기 메모리층(60)에 응력을 전달하는 응력 발생층(76)을 포함할 수 있다. 자기 메모리 소자(8)는 하부 전극(50)을 중심으로 자기 메모리층(60)의 반대에(opposite) 위치하는 하부 보조 전극(56)을 더 포함할 수 있다. 응력 발생층(76)은 하부 전극(50) 하측에 위치할 수 있고, 하부 전극(50)과 하부 보조 전극(56) 사이에 개재될 수 있다. 응력 발생층(76)은 하부 전극(50)과 하부 보조 전극(56) 사이에 인가된 전압에 의하여 응력을 발생할 수 있고, 자기 메모리층(60)의 터널 장벽층(66)에 상기 응력을 전달할 수 있다. 응력 발생층(76)에 전압을 인가하기 위하여, 하부 보조 전극(56)과 하부 전극(50) 사이에 전위차를 발생시켜야 한다. 이에 따라 하부 보조 전극(56)은 상부 전극(80)과 전기적으로 연결될 수 있고, 또는 하부 전극(50)과의 전위차를 제공할 수 있는 별도의 전원 라인(미도시)에 연결될 수 있다.
도 15를 참조하면, 자기 메모리 소자(9)는 하부 전극(50), 상부 전극(80), 하부 전극(50)과 상부 전극(80) 사이에 위치한 자기 메모리층(60), 및 자기 메모리층(60)에 응력을 전달하는 복수의 응력 발생층들(74, 76)을 포함할 수 있다. 자기 메모리 소자(9)는 상부 전극(80)을 중심으로 자기 메모리층(60)의 반대에(opposite) 위치한 상부 보조 전극(86) 및 하부 전극(50)을 중심으로 자기 메모리층(60)의 반대에(opposite) 위치하는 하부 보조 전극(56)을 더 포함할 수 있다. 응력 발생층(74)은 상부 전극(80) 상에 위치할 수 있고, 상부 전극(80)과 상부 보조 전극(86) 사이에 개재될 수 있다. 응력 발생층(76)은 하부 전극(50) 하측에 위치할 수 있고, 하부 전극(50)과 하부 보조 전극(56) 사이에 개재될 수 있다. 응력 발생층(74)은 상부 전극(80)과 상부 보조 전극(86) 사이에 인가된 전압에 의하여 응력을 발생할 수 있고, 자기 메모리층(60)의 터널 장벽층(66)에 상기 응력을 전달할 수 있다. 응력 발생층(76)은 하부 전극(50)과 하부 보조 전극(56) 사이에 인가된 전압에 의하여 응력을 발생할 수 있고, 자기 메모리층(60)의 터널 장벽층(66)에 상기 응력을 전달할 수 있다. 응력 발생층(74)에 전압을 인가하기 위하여, 상부 보조 전극(86)과 상부 전극(80) 사이에 전위차를 발생시켜야 한다. 이에 따라 상부 보조 전극(86)은 하부 전극(50)과 전기적으로 연결될 수 있고, 또는 상부 전극(80)과의 전위차를 제공할 수 있는 별도의 전원 라인(미도시)에 연결될 수 있다. 응력 발생층(76)에 전압을 인가하기 위하여, 하부 보조 전극(56)과 하부 전극(50) 사이에 전위차를 발생시켜야 한다. 이에 따라 하부 보조 전극(56)은 상부 전극(80)과 전기적으로 연결될 수 있고, 또는 하부 전극(50)과의 전위차를 제공할 수 있는 별도의 전원 라인(미도시)에 연결될 수 있다.
도 16은 본 발명의 일부 실시예에 따른 응력 발생층을 포함하는 DRAM 소자(100)를 도시하는 단면도이다.
도 16을 참조하면, DRAM 소자(100)는 캐패시터 요소(110) 및 트랜지스터 요소(120)를 포함한다. 캐패시터 요소(110)는 제1 전극(111), 제2 전극(112), 및 그 사이에 개재된 유전층(113)을 포함한다. 제1 전극(111)과 유전층(113) 사이에는 제1 응력 발생층(114)이 개재될 수 있다. 또한, 제2 전극(112)과 유전층(113) 사이에는 제2 응력 발생층(115)이 개재될 수 있다. 제1 전극(111)과 제2 전극(112)에 의하여 제1 응력 발생층(114)과 제2 응력 발생층(115)에 전압이 인가되면, 제1 응력 발생층(114)과 제2 응력 발생층(115)은 유전층(113)에 응력을 전달할 수 있다. 따라서, 상기 응력은, 제1 전극(111)과 제2 전극(112)에 의하여 유전층(113)에 인가된 전압에 의하여 야기되는 응력을 상쇄할 수 있고, 유전층(113)의 원하지 않는 변형을 방지할 수 있다. 이에 따라, DRAM 소자(100)의 신뢰성과 수명을 증가시킬 수 있다.
또한, 본 발명의 기술적 사상에 의한 응력 발생층은 전극들 사이에 개재된 유전체에 응력을 전달하도록 다양한 전자 소자에 적용될 수 있다.
도 17은 본 발명의 일 실시예에 따른 카드(5000)를 보여주는 개략도이다.
도 17을 참조하면, 카드(5000)는 제어기(5100)와 메모리(5200)를 포함할 수 있다. 제어기(5100)와 메모리(5200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(5100)에서 명령을 내리면, 메모리(5200)는 데이터를 전송할 수 있다. 메모리(5200)는 본 발명의 실시예들 중 어느 하나에 따른 상변화 메모리 장치를 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 상변화 메모리 소자들은 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응한 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(5200)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 카드(5000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 18은 본 발명의 일 실시예에 따른 시스템(6000)을 보여주는 개략도이다.
도 18을 참조하면, 시스템(6000)은 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)을 포함할 수 있다. 시스템(6000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(6100)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(6100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(6200)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(6200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(6200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(6300)는 제어기(6100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(6100)에서 처리된 데이터를 저장할 수 있다. 메모리(6300)는 본 발명의 실시예들 중 어느 하나에 따른 상변화 메모리 장치를 포함할 수 있다. 인터페이스(6400)는 상기 시스템(6000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)는 버스(6500)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 19는 본 발명의 실시예에 의해 제조된 반도체 소자가 응용될 수 있는 전자 장치(7000)를 보여주는 사시도이다.
도 19를 참조하면, 전자 시스템(도 17의 5000 및 도 18의 6000)이 모바일 폰에 적용된 전자 장치(7000)를 예시적으로 도시한다. 그밖에, 전자 시스템(도 17의 5000 및 도 18의 6000)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
1, 2, 3, 4, 5, 6, 7, 8, 9: 자기 메모리 소자,
SL: 소스 라인, WL: 워드 라인, BL: 비트 라인,
10: 기판, 11: 활성 영역, 12: 소자 분리막, 13: 불순물 영역,
14: 소스 영역, 15: 드레인 영역, 20: 게이트 구조물, 21: 게이트 절연층,
22: 게이트 전극층, 23: 캡핑층, 24: 스페이서, 25: 제1 콘택 플러그,
26: 제2 콘택 플러그, 30: 제1 층간 절연층, 34: 제3 콘택 플러그,
40: 제2 층간 절연층, 50: 하부 전극, 54: 제4 콘택 플러그,
56: 하부 보조 전극, 60: 자기 메모리층, 62: 하부 자성층,
63: 응력 발생형 하부 자성층, 64: 상부 자성층,
65: 응력 발생형 상부 자성층, 66: 터널 장벽층,
70, 72, 74, 76: 응력 발생층, 80: 상부 전극,
84: 제5 콘택 플러그, 86: 상부 보조 전극, 90: 제3 층간 절연층,

Claims (10)

  1. 복수의 자성층들 및 상기 복수의 자성층들 사이에 개재된 터널 장벽층을 포함하는 자기 메모리층; 및
    상기 터널 장벽층에 응력을 인가하는 응력 발생층;
    을 포함하는 자기 메모리 소자.
  2. 제 1 항에 있어서, 상기 자기 메모리층의 양측에 위치하는 복수의 전극들을 더 포함하고, 상기 응력 발생층은 상기 복수의 전극들에 의하여 인가되는 전압에 의해 응력이 발생하는 것을 특징으로 하는 자기 메모리 소자.
  3. 제 1 항에 있어서, 상기 응력 발생층에서 발생된 상기 응력은 인장 응력인 것을 특징으로 하는 자기 메모리 소자.
  4. 제 1 항에 있어서, 상기 응력 발생층은 압전 변형 특성을 가지는 것을 특징으로 하는 자기 메모리 소자.
  5. 제 1 항에 있어서, 상기 응력 발생층은 자기 변형(magnetostriction) 특성을 가지는 것을 특징으로 하는 자기 메모리 소자.
  6. 제 2 항에 있어서, 상기 응력 발생층은 상기 복수의 전극들 중 어느 하나와 상기 자기 메모리층 사이에 위치하는 것을 특징으로 하는 자기 메모리 소자.
  7. 제 1 항에 있어서, 상기 응력 발생층은 복수의 응력 발생층들을 포함하는 것을 특징으로 하는 자기 메모리 소자.
  8. 제 7 항에 있어서, 상기 복수의 응력 발생층들은 상기 자기 메모리층의 양측에 위치하는 것을 특징으로 하는 자기 메모리 소자.
  9. 제 1 항에 있어서, 상기 응력 발생층은 상기 복수의 자성층들 중 적어도 어느 하나와 일체형 구조체(one body structure)를 구성하는 것을 특징으로 하는 자기 메모리 소자.
  10. 복수의 자성층들 및 상기 복수의 자성층들 사이에 개재된 터널 장벽층을 포함하는 자기 메모리층; 및
    상기 터널 장벽층에 응력을 인가하고 거대 자기 변형 물질을 포함하는 는 응력 발생층;
    을 포함하고,
    상기 거대 자기 변형 물질은 [AxBy]z 구조식을 가지고,
    상기 구조식의 A는 Gd, Tb, Sm, Dy, 및 Mo 중 적어도 어느 하나이고,
    B는 Fe, Co, 및 Ni 중 적어도 어느 하나인 자기 메모리 소자.
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