KR20160018270A - 자기 메모리 소자 - Google Patents

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KR20160018270A
KR20160018270A KR1020140102624A KR20140102624A KR20160018270A KR 20160018270 A KR20160018270 A KR 20160018270A KR 1020140102624 A KR1020140102624 A KR 1020140102624A KR 20140102624 A KR20140102624 A KR 20140102624A KR 20160018270 A KR20160018270 A KR 20160018270A
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김성인
이재규
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삼성전자주식회사
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Abstract

자기 메모리 소자는 복수의 제1 소스/드레인 영역 및 복수의 제2 소스/드레인 영역을 포함하는 기판, 복수의 제1 소스/드레인 영역 상에 형성된 복수의 베리드 콘택들, 복수의 베리드 콘택들 상에 배열되며, 금속 실리사이드막을 각각 포함하는 복수의 콘택 패드들, 콘택 패드들과 연결되며, 콘택 패드 상에 배치된 복수의 메모리부들을 포함한다.

Description

자기 메모리 소자{Magnetic memory device}
본 발명의 기술적 사상은 자기 메모리 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자산업에서 중요한 요소로 각광받고 있다. 이에 부응하여 빠른 동작 속도, 비휘발성 및 낮은 동작 전압 등의 특성을 갖는 차세대 반도체 메모리 장치가 요구되고 있다. 이와 같은 차세대 반도체 메모리 장치로서 자기 메모리 장치가 주목을 받고 있으며, 자기 메모리 장치의 고집적화를 위한 패턴 미세화, 및 동작 속도 개선 등 신뢰성 향상을 위한 연구는 계속 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 고속 동작에 유리한 구조를 가지는 자기 메모리 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 자기 메모리 소자는 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하는 기판, 상기 제1 및 제2 소스/드레인 영역들 사이에 배치되어 제1 방향으로 연장되는 워드 라인 구조체, 상기 제1 소스/드레인 영역과 연결되며, 상기 제1 소오스/드레인 영역 상에 배치된 베리드 콘택, 상기 베리드 콘택과 연결되며, 상기 베리드 콘택 상에 배치된 콘택 패드, 및 상기 콘택 패드와 연결되며, 상기 콘택 패드 상에 배치된 메모리부를 포함할 수 있다. 상기 콘택 패드는 금속 실리사이드막을 포함할 수 있다.
일부 실시예들에서, 상기 금속 실리사이드막은 코발트 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드 및/또는 플레티늄 실리사이드 중 적어도 하나로 이루어질 수 있다.
일부 실시예들에서, 상기 제1 방향과 수직한 제2 방향에 따른 금속 실리사이드막의 폭은 상기 제2 방향에 따른 베리드 콘택의 폭보다 클 수 있다.
일부 실시예들에서, 상기 복수의 콘택 패드는 복수의 폴리실리콘 패드를 더 포함할 수 있다. 상기 복수의 금속 실리사이드막은 상기 복수의 폴리실리콘 패드보다 높은 레벨에 위치할 수 있다.
일부 실시예들에서, 상기 메모리부는 차례로 적층된 하부 전극, 자기터널접합 및 상부 전극을 포함할 수 있다. 상기 자기터널접합은 고정층, 터널 베리어, 및 자유층을 포함할 수 있다.
일부 실시예들에서, 베리드 콘택은 폴리실리콘을 포함할 수 있다.
일부 실시예들에서, 상기 콘택 패드는 폴리실리콘 패드와 상기 금속 실리사이드 막을 포함할 수 있다.
일부 실시예들에서, 상기 제1 방향과 수직한 제2 방향에 따른 상기 폴리실리콘 패드의 폭은 상기 제2 방향에 따른 상기 금속 실리사이드막의 폭과 실질적으로 동일할 수 있다,
일부 실시예들에서, 상기 콘택 패드는 상기 금속 실리사이드막과 금속 패드를 포함할 수 있다,
일부 실시예들에서, 상기 금속 실리사이드 막은 상기 베리드 콘택과 접촉하고, 상기 금속 패드는 상기 메모리부와 접촉하는 자기 메모리 소자.
일부 실시예들에서, 상기 제2 소오스/드레인 영역과 연결되며 상기 제1 방향으로 연장되는 소스 라인 구조체를 더 포함할 수 있다. 상기 소스 라인 구조체는 상기 제2 소오스/드레인 영역과 접촉하는 소스 라인 콘택, 상기 소스 라인 콘택 상에 배치된 금속 실리사이드막, 및 상기 금속 실리사이드 상에 배치된 소스 라인을 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 자기 메모리 소자는 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판, 상기 활성 영역 내에 배치된 제1 소스/드레인 영역 및 제2 소스/드레인 영역, 상기 제1 및 제2 소스/드레인 영역들 사이에 배치되어 제1 방향으로 연장되는 워드라인 구조체, 상기 제1 소스/드레인 영역과 연결되며, 상기 제1 소오스/드레인 영역 상에 배치되고, 폴리실리콘을 포함하는 베리드 콘택, 및 상기 베리드 콘택과 연결되며, 상기 베리드 콘택 상에 배치된 콘택 패드를 포함할 수 있다. 상기 베리드 콘택 패드는 차례로 적층된 폴리실리콘 패드와 제1 금속 실리사이드막을 포함할 수 있다, 또한, 자기 메모리 소자는 상기 콘택 패드와 연결되며, 상기 금속 실리사이드 상에 배치된 메모리부, 상기 제2 소스/드레인 영역과 연결되며, 상기 제2 소스/드레인 영역 상에 배치된 소스 라인 구조체, 및 상기 메모리부와 연결되며 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트 라인을 포함할 수 있다.
일부 실시예들에서, 상기 제2 방향에 따른 상기 폴리실리콘 패드의 폭은 상기 제2 방향에 따른 상기 제1 금속 실리사이드막의 폭과 실질적으로 동일할 수 있다.
일부 실시예들에서, 상기 소스 라인 구조체는 상기 제2 소스/드레인 영역과 접촉하는 소스 라인 콘택, 상기 소스 라인 콘택 상에 배치된 제2 금속 실리사이드막, 및 상기 제2 금속 실리사이드막 상에 배치된 소스 라인을 포함할 수 있다. 상기 제2 방향에 따른 제1 금속 실리사이드막의 폭은 상기 제2 방향에 따른 제2 금속 실리사이드막의 폭보다 클 수 있다.
일부 실시예들에서, 상기 메모리부는 차례로 작층된 하부 전극, 자기터널접합 및 상부 전극을 포함할 수 있다. 상기 자기터널접합은 고정층, 터널 베리어, 자유층을 포함할 수 있다.
일부 실시예들에서, 상기 콘택 패드의 측벽을 덮고 상기 메모리부 아래에 위치한 절연막을 더 포함할 수 있다. 상기 절연막은 상기 메모리부 아래에서 상기 메모리부와 중첩되는 영역과 상기 중첩되는 영역의 상면보다 낮은 상면을 갖고 상기 메모리부와 비 중첩된 영역을 가질 수 있다.
본 발명의 기술적 사상에 의한 자기 메모리 소자는 금속 실리사이드막을 포함하는 콘택 패드를 구비하여 자기터널접합이 고도로 미세화된 피쳐 사이즈를 가지는 경우에도, 메모리부와 콘택 패드 사이의 저항을 감소시켜 메모리부에 충분한 전류를 공급할 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 소자의 셀 어레이를 나타내는 회로도이다.
도 2a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 자기 메모리 소자의 개략적인 레이아웃을 나타낸 평면도이다.
도 2b는 도 2a의 B1 - B1' 선에 따른 단면도이다.
도 3 내지 5는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 자기 메모리 소자들을 도시한 단면도들로서, 각각 도 2a의 B1 - B1' 선에 따른 단면도들이다.
도 6a 및 도 6b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 자기 메모리 소자들의 개략적인 레이아웃을 나타낸 평면도들이다.
도 7a 내지 도 7s는 본 발명의 기술적 사상에 의한 일 실시예에 따른 자기 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 도 3에 도시된 자기 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9a 내지 도 9h는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 도 5에 도시된 자기 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 자기 메모리 소자를 포함하는 전자 시스템의 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 소자)의 셀 어레이를 나타내는 회로도이다.
도 1을 참조하면, 자기 메모리 소자의 셀 어레이는 매트릭스 형태로 배열된 복수의 단위 셀(U)을 포함할 수 있다. 상기 복수의 단위 셀(U)은 각각 엑세스부(C)와 메모리부(M)를 포함할 수 있다. 복수의 단위 셀(U)은 각각 워드 라인(WL) 및 비트 라인(BL)과 전기적으로 연결될 수 있다. 상호 평행하게 배열되는 복수의 워드 라인(WL)과 상호 평행하게 배열되는 복수의 비트 라인(BL)은 상호 교차하도록 2차원적으로 배열될 수 있다. 상기 엑세스부(C)가 트랜지스터로 이루어지고, 상기 엑세스부(C)의 소스 영역에는 소스 라인(SL)이 연결되어 있다.
상기 엑세스부(C)는 워드 라인(WL)의 전압에 따라 메모리부(M)로의 전류 공급을 제어할 수 있다. 일부 실시예들에서, 엑세스부(C)는 모스(MOS) 트랜지스터, 바이폴라(bipolar) 트랜지스터, 또는 다이오드(diode)일 수 있다.
상기 메모리부(M)은 자성 물질을 포함할 수 있다.상기 메모리부(M)는 자기 터널 접합 소자 (magnetic tunnel junction: MTJ)를 포함할 수 있다. 일부 실시예들에서, 메모리부(M)는 입력되는 전류에 의하여 자성체의 자화 방향이 가변되는 STT (spin transfer torque) 현상을 이용하여 메모리 기능을 수행할 수 있다.
도 2a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 자기 메모리 소자(100)의 개략적인 레이아웃을 나타낸 평면도이고, 도 2b는 도 2a의 B1 - B1' 선에 따른 단면도이다.
도 2a에 예시한 레이아웃은 도 1에 예시한 자기 메모리 소자의 셀 어레이 영역의 일부를 구성할 수 있다. 상기 자기 메모리 소자(100)는 예를 들면 6F2 또는 7F2 단위 셀 사이즈를 가지는 메모리 셀에 적용할 수 있다. 여기서, F는 최소 리소그래피 피쳐 사이즈 (minimum lithographic feature size)를 나타낸다.
도 2a 및 도 2b을 참조하면, 자기 메모리 소자(100)는 행들 및 열들을 따라 2차원적으로 배치된 단위 셀(U)들을 포함할 수 있다. 행들은 제1 방향(X축 방향)과 평행할 수 있으며, 열들은 제1 방향(X축 방향)에 수직한 제2 방향(Y축 방향)과 평행할 수 있다. 구체적으로 설명하면, 반도체 기판(101)에 형성된 소자분리막들(102)에 의해 라인 형태의 활성 영역들(103)이 정의될 수 있다. 활성 영역들(103)은 제2 방향(Y축 방향)을 따라 나란하게 배열될 수 있으며, 그 각각은 제1 방향(X축 방향)에 평행하게 연장될 수 있다. 활성 영역들(103)은 등 간격으로 배열될 수 있다. 소자분리막들(102)도 제2 방향(Y축 방향)을 따라 나란하게 배열될 수 있으며, 그 각각은 제1 방향(X축 방향)에 평행하게 연장될 수 있다.
기판(101)은 반도체 물질로 이루어질 수 있다. 예를 들면, 기판(101)은Si(silicon), Ge(germanium)과 같은 단일 반도체 물질, 또는 Sige(silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 화합물 반도체 물질을 포함할 수 있다. 일부 실시예들에서, 기판(101)은 SOI (silicon on insulator) 구조를 가질 수 있다. 일부 실시예들에서, 기판(101)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
워드 라인 구조체들(110)은 제1 방향(X축 방향)을 따라 나란히 배치되며, 그 각각은 제2 방향(Y축 방향)을 따라 연장될 수 있다. 워드 라인 구조체들(110) 각각은 워드 라인(111), 기판(101)과 워드 라인(111) 사이에 개재되는 게이트 유전막(113) 및 워드 라인(111) 상에 배치된 마스크 절연막(115)을 포함할 수 있다.
일부 실시예들에서, 워드 라인(111)은 기판(101)의 상면(101T)보다 낮은 레벨에 위치하여 기판(101) 내에 매립된 구조를 가질 수 있다. 다른 일부 실시예들에서, 워드 라인(111)은 워드 라인(111) 일부만이 기판(101) 내에 매립된 구조를 가질 수 있다. 또 다른 일부 실시예들에서, 워드 라인(111)은 기판(101)의 상면(101T) 위에 형성된 구조를 가질 수 있다.
워드 라인(111)은 예를 들면 도핑된 실리콘, 금속, 도전성 금속 나이트라이드, 및/또는 금속 실리사이드 중 적어도 하나의 물질을 포함할 수 있다.
게이트 유전막(113)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, ONO (oxide/nitride/oxide), 및/또는 고유전 물질 (high-k dielectric) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
마스크 절연막(115)은 예를 들면 실리콘 나이트라이드, 실리콘 옥사이드, 및 실리콘 옥시나이트라이드 중 적어도 하나의 물질을 포함할 수 있다.
활성 영역(103)은 복수의 제1 소스/드레인 영역들(105a) 및 복수의 제2 소스/드레인 영역들(105b)을 포함할 수 있다. 제1 소스/드레인 영역들(105a) 및 제2 소스/드레인 영역들(105b)은 활성 영역(103) 내에 제1 방향(X축 방향)을 따라 교대로 배치될 수 있다. 제1 소스/드레인 영역들(105a) 각각과 제2 소스/드레인 영역들(105b) 각각은 워드 라인 구조체(110)를 사이에 두고 서로 대향하여 활성 영역(103) 내에 배치될 수 있다. 제1 소스/드레인 영역들(105a) 및 제2 소스/드레인 영역들(105b)은 예를 들면, 이온 주입 공정을 통하여 형성될 수 있다. 활성 영역(103)에 배치된 하나의 워드 라인(110) 및 워드 라인(110)에 인접한 제1 및 제2 소스/드레인 영역들(105a, 105b)은 자기 메모리 소자(100)의 엑세스부(C)인 엑세스 트랜지스터를 이룰 수 있다,
기판(101) 상에 제1 층간 절연막(120I)이 배치될 수 있다. 제1 층간 절연막(120I)은 실리콘 옥사이드막, 실리콘 나이트라이드막, 또는 이들의 조합막으로 이루어질 수 있다. 제1 층간 절연막(120I)은 예를 들면 단차피복성(step coverage)이 우수한 TEOS(tetraethyl orthosilicate) 옥사이드막 또는 HDP(High Density Plasma) 옥사이드막일 수 있다. 본 실시예에서의 제1 층간 절연막(120I)은 단일 물질층으로 이루어진 것으로 도시되었지만, 제1 층간 절연막(120I)은 필요에 따라 복수의 층으로 구성될 수도 있다.
소스 라인 구조체들(120)은제2 소스/드레인 영역들(105b) 상에서 제2 방향으로 연장될 수 있다. 소스 라인 구조체들(120)은 제1 층간 절연막(20I) 내에 배치될 수 있다. 소스 라인 구조체들(120)은 제1 층간 절연막(120I)을 관통하여 제2 소스/드레인 영역들(105b)과 전기적으로 연결될 수 있다. 소스 라인 구조체들(120)은 워드 라인 구조체들(120) 사이에 배치될 수 있다. 소스 라인 구조체들(120) 각각은 소스 라인 콘택(121), 소스 금속 실리사이드막(123) 및 소스 라인(125)을 포함할 수 있다.
일부 실시예들에서, 도 2b에 도시된 바와 같이 소스 라인 구조체(120)의 소스 라인 콘택(121), 소스 금속 실리사이드막(123) 및 소스 라인(125)의 제1 방향(X축 방향)에 따른 폭은 실질적으로 상호 동일할 수 있다. 다른 일부 실시예들에서, 소스 라인 콘택(121), 소스 금속 실리사이드막(123) 및 소스 라인(125)의 제1 방향(X축 방향)에 따른 폭은 서로 상이할 수 있다. 또 다른 일부 실시예들에서, 소스 라인 구조체(120)는 도 4를 참조하여 후술할 베리드 콘택(330)과 같이 역 사다리꼴 구조를 가질 수도 있다.
소스 라인 콘택(121)은 제2 소스/드레인 영역(105b) 상에 형성되어, 소스 라인(125) 및 제2 소스/드레인 영역(105b)을 연결하는 역할을 수행할 수 있다. 일부 실시예들에서, 소스 라인 콘택(121)은 예를 들면 도핑된 실리콘, 금속, 도전성 금속 나이트라이드, 및 금속 실리사이드 중 적어도 하나의 물질을 포함할 수 있다.
소스 라인(125)은 워드 라인 구조체(110)와 평행하게 제2 방향(Y축 방향)으로 연장되며, 소스 라인 콘택(121)을 통해 제2 소스/드레인 영역(105b)에 연결될 수 있다.
소스 라인(125)은 금속 또는 도전성 금속 나이트라이드를 포함할 수 있으며, 단일층 또는 다층 구조를 가질 수 있다. 예를 들어, 소스 라인(125)은 티타늄, 티타늄 나이트라이드 및 텅스텐이 적층된 다층 구조를 가질 수 있다.
소스 라인 콘택(121)과 소스 라인(125) 사이에는 소스 금속 실리사이드막(123)이 형성될 수 있다. 소스 금속 실리사이드막(123)은 소스 라인 콘택(121)과 소스 라인(125) 사이의 접촉 저항을 감소시키는 역할을 수행할 수 있다.
소스 금속 실리사이드막(123)은 코발트 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드 및/또는 플레티늄 실리사이드 중 적어도 하나의 물질로 이루어질 수 있다.
일부 실시예들에서, 소스 금속 실리사이드막(123)은 생략될 수 있으며, 소스 라인(125)은 소스 라인 콘택(121)과 직접 접할 수도 있다.
제1 층간 절연막(120I) 상에 소스 라인(125)을 덮는 제2 층간 절연막(130I)이 형성될 수 있다. 제2 층간 절연막(130I)은 실리콘 옥사이드막, 실리콘 나이트라이드막, 또는 이들의 조합막으로 이루어질 수 있다.
베리드 콘택들(130)이 제1 소스/드레인 영역들(105a) 상에 형성될 수 있다. 베리드 콘택들(130) 각각은 제1 및 제2 층간 절연막들(120I, 130I)을 관통하여 제1 소스/드레인 영역(105a)과 연결될 수 있다.
일부 실시예들에서, 베리드 콘택들(130)은 도 2a에 도시된 바와 같이 제1 및 제2 방향(X, Y축 방향)을 따라 매트릭스 구조(matrix structure)로 배열될 수 있다. 한 쌍의 베리드 콘택들(130)은 하나의 소스 라인 구조체(120)를 중심으로 서로 대칭되게 배치될 수 있다. 자기터널접합(153)베리드 콘택(130)은 예를 들면 도핑된 폴리실리콘으로 이루어질 수 있다.
베리드 콘택(130)은 제1 방향(X축 방향)에 따른 상단의 폭 및 제1 방향(X축 방향)에 따른 하단 폭이 실질적으로 동일할 수 있다.
일부 실시예들에서, 제1 방향(X축 방향) 및 제2 방향(Y축 방향)이 이루는 평면의 수직방향인 제3 방향(Z축 방향)에 따른 베리드 콘택(130)의 높이(130L)는 제3 방향(Z축 방향)에 따른 소스 라인 콘택(121)의 높이(121L)보다 클 수 있다.
예를 들면, 소스 라인 콘택(121)의 높이는 대략 300 ~ 1000 Å이고, 베리드 콘택(130)의 높이는 대략 1500 ~ 2500 Å일 수 있다.
콘택 패드들(140)이 베리드 콘택들(130) 및 제2 층간 절연막(130I) 상에 배치될 수 있다. 콘택 패드들(140)은 베리드 콘택들(130)을 통해 제1 소스/드레인 영역들(105a)과 연결될 수 있다.
콘택 패드들(140)은 도 2a에 도시된 바와 같이 제1 및 제2 방향(X축, Y축 방향)을 따라 그들 중심을 잇는 선 상에 나란히 배열될 수 있다. 즉, 매트릭스 구조로 배열될 수 있다. 예를 들면, 한 쌍의 콘택 패드들(140)은 소스 라인 구조체(120)를 중심으로 서로 대칭되게 배치될 수 있다.
콘택 패드들(140)은 도 2a에 도시된 바와 같이 제1 방향(X축 방향)에 따른 폭이 제2 방향(Y축 방향)에 따른 폭보다 큰 구조를 가짐으로써, 콘택 패드들(140) 상에 형성되는 메모리부들(150)의 상호 이격 거리를 확보하는 역할을 수행할 수 있다.
콘택 패드들(140) 각각은 차례로 적층된 폴리실리콘 패드(141) 및 패드 금속 실리사이드막(143)을 포함할 수 있다.
폴리실리콘 패드(141)는 도핑된 폴리실리콘으로 이루어지고, 패드 금속 실리사이드막(143)은 폴리실리콘 패드(141) 상에 자기 정합적으로 형성될 수 있다. 예를 들면, 패드 금속 실리사이드막(143)은 도핑된 폴리실리콘으로 이루어진 폴리실리콘 패드(141)와 반응하여 실리사이드화된 금속물질을 포함할 수 있다. 패드 금속 실리사이드막들(143)은 폴리실리콘 패드들(141)과 메모리부들(150) 사이에 개재되어, 폴리실리콘 패드들(141)과 메모리부들(150) 사이의 접촉 저항을 감소시키는 역할을 수행한다.
패드 금속 실리사이드막(143) 각각의 제1 방향(X축 방향)에 따른 폭(143W)은 베리드 콘택들(130) 각각의 제1 방향(X축 방향)에 따른 폭(130W)보다 클 수 있다. 일부 실시예들에서, 패드 금속 실리사이드막들(143) 각각의 제1 방향(X축 방향)에 따른 폭(143W)과 폴리실리콘 패드들(141) 각각의 제1 방향(X축 방향)에 따른 폭(141W)은 실질적으로 동일할 수 있다. 다른 일부 실시예들에서, 패드 금속 실리사이드막들(143) 각각의 제1 방향(X축 방향)에 따른 폭(143W)은 소스 라인 구조체들(120)의 소스 금속 실리사이드막들(123) 각각의 제1 방향(X축 방향)에 따른 폭(123W)보다 클 수 있다.
일부 실시예들에서, 패드 금속 실리사이드막들(143)은 소스 라인들(125)보다 높은 레벨에 위치할 수 있다.
제3 층간 절연막(141I) 및 제4 층간 절연막(143I)은 콘택 패드(140)의 측벽을 덮도록 형성될 수 있다. 제3 층간 절연막(141I) 및 제4 층간 절연막(143I)은 실리콘 옥사이드막, 실리콘 나이트라이드막, 또는 이들의 조합막으로 이루어질 수 있다. 제4 층간 절연막(131I)의 상면은 패드 금속 실리사이드막(143)의 상면과 실질적으로 동일한 평면을 이룰 수 있다.
일부 실시예들에서, 제3 층간 절연막(141I)의 상면(141IT)은 폴리실리콘 패드(141)의 상면(141T)보다 높은 레벨에 위치할 수 있다. 일부 실시예들에서, 제3 층간 절연막(141I) 상에 제4 층간 절연막(143I)이 형성되지 않고, 제3 층간 절연막(141I)의 상면과 패드 금속 실리사이드막(143)의 상면은 실질적으로 동일한 평면을 이룰 수 있다.
본 실시예에서와 같이 콘택 패드들(140) 각각이 폴리실리콘 패드(141)를 포함함으로써 제3 층간 절연막(141I)의 형성과정에서 열적 부담(heat budget)을 완화시킬 수 있으며, 콘택 패드(140) 및 제3 층간 절연막(141I)의 형성 공정을 보다 용이하게 수행할 수 있다. 이에 대한 상세한 설명은 도 7j 내지 도 7k를 참조하여 후술하기로 한다.
메모리부들(150)이 콘택 패드들(140) 및 제4 층간 절연막(143I) 상에 배치될 수 있다. 메모리부들(150)은 각각 콘택 패드들(140)과 연결될 수 있다.메모리부들(150)은 제5 층간 절연막(150I)에 의해 상호 분리될 수 있다.
메모리부들(150)은 제1 방향(X축 방향)을 따라 그들의 중심을 잇는 선 상에 나란히 배열되나, 제2 방향(Y축 방향)을 따라 지그재그 형태로 배열될 수 있다. 메모리부들(150) 각각은 하부 전극(151), 자기터널접합(153) 및 상부 전극(155)을 포함할 수 있다.
하부 전극(151)은 자기터널접합(153)과 콘택 패드(140)를 연결하고, 상부 전극(155)은 자기터널접합(153)과 비트 라인(160)을 연결하는 역할을 수행할 수 있다.
일부 실시예들에서, 하부 전극들(151) 및 상부 전극들(155)은 금속 또는 금속 나이트라이드를 포함할 수 있다. 예를 들면, 하부 전극들(151)은 티타늄 나이트라이드로 이루어질 수 있다.
자기터널접합(153)은 각각 비트 라인(160) 및 콘택 패드(140) 사이에서 그 저항 상태에 따라 데이터를 저장할 수 있다. 자기터널접합(153)은 고정층(pinned layer, 153a), 자유층(free layer, 153c), 상기 고정층(153a)과 상기 자유층(153c) 사이에 개재된 터널 베리어층(153b)을 포함할 수 있다.
자기 터널 접합(153)의 고정층(153a)은 고정된 자화 방향을 갖도록 구성될 수 있다. 자유층(153c)은 고정층(153a)의 자화 방향에 평행 또는 반 평행하도록 변경 가능한 자화 방향을 가질 수 있다. 이에 따라 데이터 "0"과 "1"이 저장될 수 있다. 예를 들면, 자유층(153a)과 고정층(153a)의 자화 방향들이 서로 평행일 때, 자기 터널 접합(153)은 낮은 저항값을 가지며 데이터 '0'을 저장할 수 있다. 자유층(153b)과 고정층(153a)의 자화 방향들이 서로 반평행일 때, 자기터널접합(153)은 높은 저항값을 가지며, 데이터 '1'을 저장할 수 있다.
고정층(153a) 및 자유층(153c)은 예를 들면, 코발트(Co), 철(Fe) 및 니켈(Ni) 등과 같은 강자성 물질을 포함할 수 있다. 고정층(153a)은 고정층(153a) 내 강자성 물질의 자화방향을 고정시키는(pinning) 반강자성 물질을 더 포함할 수 있다. 터널 배리어(340)는 산화마그네슘, 산화티타늄, 산화알루미늄, 산화마그네슘아연 및/또는 산화마그네슘붕소 중 적어도 하나를 포함할 수 있다. 하부 전극(280) 및 상부 전극(380)은 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물)을 포함할 수 있다.
본 실시예에서의 패드 금속 실리사이드막(143)은 폴리실리콘 패드(141) 상에 자기 정합적으로 형성됨으로써, 제1 방향(X축 방향) 및 제2 방향(Y축 방향)이 이루는 평면에서의 패드 금속 실리사이드막(143)의 평면적이 증가하여 패드 금속 실리사이드막(143)의 계면 저항이 감소할 수 있다. 이에 따라 패드 금속 실리사이드막(143)을 통하여 자기터널접합(153)에 충분한 전류가 공급될 수 있게 된다.
메모리부들(150) 상에는 비트 라인들(160)이 배치될 수 있다. 비트 라인(160)의 하부에 도시된 구조체들(130, 140, 150)에 대한 용이한 설명을 위해, 도 2a에서는 비트 라인(160)을 도시하지 않기로 한다.
비트 라인(160)은 제1 방향(X축 방향)을 따라 연장되며, 도 2a에 도시되지 않았으나, 제2 방향(Y축 방향)을 따라 나란히 복수로 배치될 수 있다. 비트 라인(160)은 비트 라인 콘택들(162)을 통해 메모리부들(150)과 전기적으로 연결될 수 있다.
비트 라인(160)은 금속, 및/또는 도전성 금속 나이트라이드를 포함할 수 있다. 예를 들면, 비트 라인(160)은 알루미늄, 또는 구리와 같은 금속, 및/또는 탄탈륨 나이트라이드 또는 티타늄 나이트라이드를 포함할 수 있다.
도 3 내지 도 5는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 자기 메모리 소자들을 도시한 단면도들로서, 각각 도 2a의 B1 - B1' 선에 따른 단면도들이다. 도 3 내지 도 5에 있어서, 도 1 내지 도 2b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 3을 참조하면, 자기 메모리 소자(200)는 워드 라인 구조체들(110), 소스 라인 구조체들(120), 제1 및 제2 소스/드레인 영역들(105a, 105b), 베리드 콘택들(130), 콘택 패드들(140), 메모리부들(150), 비트 라인(160) 및 층간 절연막들(120I, 130I, 241I, 243I, 250I)을 포함할 수 있다. 자기 메모리 소자(200)의 구체적인 제조 방법은 도 8a 내지 도 8c를 참조하여 후술하기로 한다.
자기 메모리 소자(200)는 자기 메모리 소자(100)와 유사한 구조를 가지나, 제3 내지 제5 층간 절연막(241I, 243I, 250I)의 구조적 차이가 존재한다.
제3 층간 절연막(241I)은 제2 층간 절연막(130I) 상에서 콘택 패드들(140)의 측벽의 적어도 일부를 덮도록 형성될 수 있다. 제4 층간 절연막(243I)은 제3 층간 절연막(241I) 상에서 콘택 패드들(140)의 측벽의 적어도 일부를 덮도록 형성될 수 있다. 제3 층간 절연막(241I) 및 제4 층간 절연막(243I)은 실리콘 옥사이드막, 실리콘 나이트라이드막, 또는 이들의 조합막으로 이루어질 수 있다.
메모리부(150)를 형성하기 위한 식각 공정(도 8b 참조)에서, 패드 금속 실리사이드막(143)의 상면(143T)보다 낮은 레벨까지 식각 공정이 진행되는 오버 에칭(over etching) 공정이 수행될 수 있다.
상기 오버 에칭 공정을 통해, 제4 층간 절연막(243I)은 메모리부(150)와 수직으로 오버랩되는 영역에만 존재할 수 있다. 또한, 제3 층간 절연막(241I)의 상면(241IT)은 단차를 가질 수 있다. 예를 들면, 제 3층간 절연막(241I)은 상기 메모리부(150)와 중첩되는 영역과 상기 중첩되는 영역의 상면보다 낮은 상면을 갖고 상기 메모리부(150)와 비 중첩되는 영역을 가질 수 있다.
한편, 상기와 같이 오버 에칭 공정이 수행되는 경우, 패드금속 실리사이드막(143)은 식각 저지막으로서 기능하여 콘택 패드(140)의 변형을 방지하고, 메모리부(150)의 형성이 용이해질 수 있다.
도 4를 참조하면, 자기 메모리 소자(300)는 워드 라인 구조체들(110), 소스 라인 구조체들(120), 베리드 콘택들(330), 콘택 패드들(140), 메모리부들(150), 비트 라인(160) 및 층간 절연막들(320I, 330I, 141I, 143I, 150I)을 포함할 수 있다.
자기 메모리 소자(300)는 자기 메모리 소자(100)와 유사한 구조 및 제조 공정을 가지나, 베리드 콘택(330)의 구조적 차이가 존재한다.
예를 들면, 베리드 콘택(330)의 제1 방향(X축 방향)에 따른 상단 폭(330TW)은 제1 방향(X축 방향)에 따른 하단 폭(330BW)보다 클 수 있다. 일부 실시예들에서, 베리드 콘택(330)의 제1 방향(X축 방향)에 따른 폭은 제3 방향(Z축 방향)을 따라 기판(101)에서 멀어질수록 점차 증가하는 구조를 가질 수 있다. 즉, 베리드 콘택(330)은 경사진 측벽을 가질 수 있다.
도 5를 참조하면, 자기 메모리 소자(400)는 워드 라인 구조체들(110), 소스 라인 구조체들(120), 제1 및 제2 소스/드레인 영역들(105a, 105b), 베리드 콘택들(430), 콘택 패드들(440), 메모리부들(150), 비트 라인(160) 및 층간 절연막들(420I, 430I, 441I, 443I, 150I)을 포함할 수 있다. 자기 메모리 소자(400)의 구체적인 제조 방법은 도 9a 내지 도 9h를 참조하여 후술하기로 한다.
베리드 콘택(430)은 도 4를 참조하여 설명한 베리드 콘택(330)과 유사하게, 제1 방향(X축 방향)에 따른 상단 폭(430TW)이 제1 방향(X축 방향)에 따른 하단 폭(430BW)보다 큰 구조를 가진다. 베리드 콘택(430)은 예를 들면 도핑된 폴리실리콘으로 이루어질 수 있다.
베리드 콘택들(430) 상에 콘택 패드들(440)이 형성될 수 있다. 콘택 패드들(440) 각각은 베리드 금속 실리사이드막(443) 및 금속 패드(441)가 차례로 적층된 구조를 포함할 수 있다
콘택 패드들(440)은 베리드 콘택들(430)을 통해 제1 소스/드레인 영역(105a)에 연결되도록 형성될 수 있다.
금속 패드들(441)은 예를 들면 금속, 및/또는 도전성 금속 나이트라이드 물질을 포함할 수 있다.
베리드 금속 실리사이드막(443)은 도 2b를 참조하여 설명한 소스 금속 실리사이드막(123)과 동일한 물질을 포함할 수 있고,금속 패드(441)와 베리드 콘택(430) 사이에 개재되어 금속 패드(441)와 베리드 콘택(430) 사이의 접촉 저항을 감소시키는 역할을 수행할 수 있다.
본 실시예에서와 같이 베리드 콘택(430)은 제1 방향(X축 방향)에 따른 상단 폭(430TW)이 제1 방향(X축 방향)에 따른 하단 폭(430BW)보다 큰 구조를 가지고, 베리드 금속 실리사이드막(443)이 금속 패드(441) 및 베리드 콘택(430) 사이에 개재될 경우, 베리드 금속 실리사이드막(443)이 베리드 콘택(430)의 중간 영역에 위치하는 경우보다 베리드 금속 실리사이드막(443)의 면적이 증가하여 베리드 금속 실리사이드막(443)의 낮은 계면 저항을 확보할 수 있다.
도 6a 및 도 6b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 자기 메모리 소자들의 개략적인 레이아웃을 나타낸 평면도들이다. 도 6a 및 도 6b에 있어서, 도 1 내지 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 6a 및 도 6b를 참조하면, 자기 메모리 소자들(500, 600) 각각은 워드 라인 구조체들(110), 제1 및 제2 소스/드레인 영역들(105a, 105b), 소스 라인 구조체들(120), 베리드 콘택들(530, 630), 콘택 패드들(540, 640) 및 메모리부들(550, 650)을 포함할 수 있다.
베리드 콘택들(530, 630) 각각은 도 2b 내지 도 5를 참조하여 설명한 베리드 콘택들(130, 330, 430) 중 하나와 유사한 단면도상 구조를 가질 수 있다.
일부 실시예들에서, 콘택 패드들(540, 640) 각각은 도 2a 내지 도 2b를 참조하여 설명한 콘택 패드들(140)과 유사하게, 폴리실리콘 패드(141) 및 패드 금속 실리사이드막(143)을 포함할 수 있다. 다른 일부 실시예들에서, 콘택 패드들(540, 640) 각각은 도 5를 참조하여 설명한 콘택 패드들(440)과 유사하게, 금속 패드(441) 및 베리드 금속 실리사이드막(443)을 포함할 수 있다.
베리드 콘택들(530, 630), 메모리부들(550, 650) 및 콘택 패드들(540, 640) 각각은 상호 전기적으로 연결되는 범위 내에서, 다양한 배열 구조를 가질 수 있다.
예를 들면, 도 6a에 도시된 바와 같이 베리드 콘택들(530)은 제1 및 제2 방향(X축, Y축 방향)을 따라 그들 각각의 중심을 잇는 선 상에 나란히 배열될 수 있다. 메모리부들(550) 및 콘택 패드들(540)은 제1 방향(X축 방향)을 따라 그들의 중심을 잇는 선 상에 나란히 배열되나, 제2 방향(Y축 방향)을 따라 지그 재그 형태로 배열될 수 있다.
또 다른 예를 들면, 도 6b에 도시된 바와 같이 베리드 콘택들(630), 메모리부들(650) 및 콘택 패드들(640)의 각각은 제1 및 제2 방향(X축, Y축 방향)을 따라 그들 각각의 중심을 잇는 선 상에 나란히 배열될 수 있다.
도 7a 내지 도 7s는 본 발명의 기술적 사상에 의한 일 실시예에 따른 자기 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 내지 도 7s에 있어서, 도 1 내지 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 7a를 참조하면, 기판(101) 상에 활성 영역(103, 도 2a 참조)을 정의하는 소자분리막(102, 도 2a 참조), 활성 영역(103)에 위치하는 제1 및 제2 소스/드레인 영역들(105a, 105b), 및 워드 라인 구조체들(110)을 형성할 수 있다.
소자분리막(102)은 실리콘 옥사이드막, 실리콘 나이트라이드막, 또는 이들의 조합막으로 이루어질 수 있다. 일부 실시예들에서, 소자분리막(102)은 1 종류의 절연막으로 이루어지는 단일층, 또는 적어도 2 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수도 있다.
제1 및 제2 소스/드레인 영역들(105a, 105b) 및 워드 라인 구조체들(110)의 제조 공정을 간략히 설명하면 아래와 같다.
우선, 포토리소그래피 공정을 이용하여 기판(101)상에 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 기판(101)에 복수의 게이트 트렌치들(110T)을 형성할 수 있다.
게이트 트렌치들(110T)은 제1 방향(X축 방향)을 따라 상호 평행하게 배열되며, 제2 방향(Y축 방향)을 따라 연장되는 라인 형상을 가질 수 있다.
게이트 트렌치들(110T)이 형성된 기판(101)을 세정한 후, 게이트 트렌치들(110T) 각각의 내부에 게이트 유전막(113), 워드 라인(111) 및 마스크 절연막(115)을 차례로 형성할 수 있다. 게이트 유전막(113), 워드라인(111) 및 마스크 절연막(115)는 워드라인 구조체(110)를 이룰 수 있다.
워드 라인 구조체(110)의 양측에 인접한 기판(101)의 활성 영역(103)에 불순물 이온을 주입하여 제1 및 제2 소스/드레인 영역들(105a, 105b)을 형성할 수 있다. 일부 실시예들에서, 게이트 트렌치들(110T)을 형성하기 전에 제1 및 제2 소스/드레인 영역들(105a, 105b)을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다.
워드 라인(111)은 폴리실리콘, 티타늄(Ti), 티타늄 나이트라이드(TiN), 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN), 텅스텐(W), 텅스텐 나이트라이드(WN), 티타늄 실리콘 나이트라이드(TiSiN), 및/또는 텅스텐 실리콘 나이트라이드(WSiN) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 유전막(113)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, ONO (oxide/nitride/oxide), 또는 실리콘 옥사이드보다 고유전 물질 (high-k dielectric) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 게이트 유전막(113)은 약 10 내지 25의 유전 상수를 갖는 물질을 포함할 수 있다. 게이트 유전막(113)은 예를 들면, 하프늄 옥사이드(HfO), 하프늄 실리콘 옥사이드(HfSiO), 하프늄 옥시나이트라이드(HfON), 하프늄 실리콘 옥시나이트라이드(HfSiON), 란타늄 옥사이드(LaO), 란타늄 알루미늄 옥사이드(LaAlO), 지르코늄 옥사이드(ZrO), 지르코늄 실리콘 옥사이드(ZrSiO), 지르코늄 옥시나이트라이드(ZrON), 지르코늄 실리콘 옥시나이트라이드(ZrSiON), 탄탈륨 옥사이드(TaO), 티타늄 옥사이드(TiO), 바륨 스트론튬 티타늄 옥사이드(BaSrTiO), 바륨 티타늄 옥사이드(BaTiO), 스트론튬 티타늄 옥사이드(SrTiO), 이트륨 옥사이드(YO), 알루미늄 옥사이드(AlO), 및/또는 납 스칸듐 탄탈륨 옥사이드(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
마스크 절연막(115)은 예를 들면 실리콘 나이트라이드, 실리콘 옥사이드, 및 실리콘 옥시나이트라이드 중 적어도 하나의 물질로 이루어질 수 있다.
도 7b를 참조하면, 도 7a를 참조하여 설명한 제조 공정에 의해 완성된 구조물 상에 개구부(120G)가 형성된 제1 층간 절연막(120I)을 형성할 수 있다.
개구부(120G)는 제2 소스/드레인 영역(105b)의 상면을 노출시킬 수 있다. 일부 실시예들에서, 개구부(120G)는 제2 방향(Y축 방향)으로 연장되는 라인 형상일 수 있다. 이에 따라, 제2 소스/드레인 영역(105)의 상면과 더불어 소자분리막(102)의 상면도 드러날 수 있다. 제1 층간 절연막(120I)은 실리콘 옥사이드막, 실리콘 나이트라이드막, 또는 이들의 조합막으로 이루어질 수 있다.
도 7c를 참조하면, 개구부(120G)의 내부를 채우는 소스 라인 콘택층(121x)을 형성할 수 있다. 소스 라인 콘택층(121x)은 예를 들면 도핑된 폴리실리콘으로 이루어질 수 있다.
도 7d를 참조하면, 소스 라인 콘택층(121x)을 형성한 후, 소스 라인 콘택층(121x)을 에치백하여 소스 라인 콘택 패턴(121y)을 형성할 수 있다.이에 따라 개구부(120G)의 일부가 채워질 수 있다.
도 7e를 참조하면, 소스 라인 콘택 패턴(121y)이 형성된 개구부(120G)의 내부를 채우는 소스 라인층(125x)을 형성할 수 있다. 소스 라인층(125x)은 금속, 또는 도전성 금속 나이트라이드를 포함할 수 있으며, 단일층 또는 다층 구조를 가질 수 있다. 예를 들어, 소스 라인층(125x)은 티타늄(Ti), 티타늄 나이트라이드(TiN) 및 텅스텐(W)이 적층된 다층 구조를 가질 수 있다.
도 7f를 참조하면, 소스 라인층(125x)에 대하여 CMP(chemical mechanical polishing) 등의 연마 공정을 수행하여 제1 층간 절연막(120I)의 상면을 노출시키고, 소스 라인 패턴(125y)을 형성할 수 있다.도 7g를 참조하면, 소스 라인 콘택 패턴(121y) 및 소스 라인 패턴(125y)이 형성된 기판(101)에 제1 실리시데이션 공정을 수행하여 소스 라인 콘택(121), 소스 금속 실리사이드막(123) 및 소스 라인(125)을 포함하는 소스 라인 구조체(120)를 완성할 수 있다.
소스 금속 실리사이드막(123)은 상기 제1 실리시데이션 공정에서 소스 라인 패턴(125y)과 소스 라인 콘택 패턴(121y)이 반응하여 형성될 수 있다.
예를 들어, 소스 라인 패턴(125y)이 티타늄(Ti), 티타늄 나이트라이드(TiN) 및 텅스텐(W)이 차례로 적층된 구조이고 소스 라인 콘택 패턴(121y)이 폴리실리콘으로 이루어질 경우, 소스금속 실리사이드막(123)은 상기 티타늄과 상기 폴리실리콘이 반응하여 형성된 티타늄 실리사이드막일 수 있다.
상기 제1 실리시데이션 공정은 소스 라인 콘택 패턴(121y) 및 소스 라인 패턴(125y)이 형성된 기판(101)을 퍼니스(furnace)에서 열처리하는 공정에 의해 수행되거나, 급속 열처리 방식(rapid thermal process; RTP)에 의해 수행될 수 있다.
상기 제1 실리시데이션 공정은 적어도 한 번 이상의 열처리 공정을 포함할 수 있다. 예를 들어, 상기 제1 실리시데이션 공정은 대략 250 내지 550 ℃의 온도 하에서 수행되는 제1 열처리 공정을 수행한 후, 대략 600 내지 900 ℃의 온도 하에서 수행되는 제2 열처리 공정을 포함할 수 있다.
상기한 바와 같이 상기 제1 실리시데이션 공정이 두 번의 열처리 공정을 포함함으로써, 소스 금속 실리사이드막(123)이 낮은 저항을 가질 수 있게 된다.
도 7h를 참조하면, 소스 라인 구조체(120) 및 제1 층간 절연막(120I) 상에 복수의 콘택홀들(130H)들을 가지는 제2 층간 절연막(130I)을 형성할 수 있다.
제2 층간 절연막(130I)은 실리콘 옥사이드막, 실리콘 나이트라이드막, 또는 이들의 조합막으로 이루어질 수 있다. 일부 실시예들에서, 제2 층간 절연막(130I)은 제1 층간 절연막(120I)과 동일한 물질로 이루어질 수도 있다.
콘택홀들(130H)은 제1 층간 절연막(120I) 및 제2 층간 절연막(130I)에 대하여 식각 공정 등을 수행하여 형성될 수 있다. 콘택홀들(130H)은 제1 소스/드레인 영역들(105a)의 상면을 노출시킬 수 있다.
도 7i를 참조하면, 콘택홀(130H) 내부를 채우는 베리드 콘택들(130)을 형성할 수 있다. 베리드 콘택들(130) 각각은 제1 층간 절연막(120I) 및 제2 층간 절연막(130I)을 관통하여 제1 소스/드레인 영역들(105a) 각각과 연결될 수 있다. 베리드 콘택들(130)은 예를 들면 도핑된 폴리실리콘으로 이루어질 수 있다.
도 7j를 참조하면, 베리드 콘택(130) 및 제2 층간 절연막(130I) 상에 복수의 그루브들(141G)을 가지는 제3 층간 절연막(141I)을 형성할 수 있다.
제3 층간 절연막(141I)은 실리콘 옥사이드막, 실리콘 나이트라이드막, 또는 이들의 조합막으로 이루어질 수 있다. 일부 실시예들에서, 제3 층간 절연막(141I)은 제1 층간 절연막(120I) 또는 제2 층간 절연막(130I)과 동일한 물질로 이루어질 수도 있다.
그루브들(141G)은 제3 층간 절연막(141I)에 대하여 식각 공정 등을 수행하여 형성될 수 있다. 그루브들(141G)은 베리드 콘택들(130)의 상면 및 제2 층간 절연막(130I)의 상면의 일부를 노출시킬 수 있다.
도 7k를 참조하면, 그루브들(141G) 내부에 베리드 콘택들(130)과 연결되는 폴리실리콘 패드 패턴들(141x)을 형성할 수 있다. 폴리실리콘 패드 패턴들(141x) 각각은 제1 방향(X축 방향)에 따른 폭이 제2 방향(Y축 방향)에 따른 폭보다 큰 구조를 가질 수 있다.
폴리실리콘 패드 패턴들(141x) 각각은 도핑된 폴리실리콘으로 이루어질 수 있다.
이와 같이 폴리실리콘 패드 패턴들(141x) 각각이 도핑된 폴리실리콘으로 이루어질 경우, 제3 층간 절연막(141I)은 실리콘 옥사이드막으로 이루어질 수 있다. 이에 따라, 제3 층간 절연막(141I)을 저온 증착 공정에 의해 형성할 수 있어 제3 층간 절연막(141I)을 형성하는 동안 열적 부담이 완화될 수 수 있으며, 폴리실리콘 패드 패턴들(141x)을 다마신(damascene) 공정에 의해 형성할 수 있어 콘택 패드들(140) 및 제3 층간 절연막(141I)의 형성 공정을 보다 용이하게 수행할 수 있다.
도 7l을 참조하면, 폴리실리콘 패드 패턴들(141x) 및 제3 층간 절연막(141I) 상에 금속층(143x)을 형성할 수 있다.
금속층(143x)은 실리사이드화가 가능한 금속을 포함하는데, 예를 들면 금속층(143x)은 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 플레티늄(Pt), 및/또는 이들의 합금 중 적어도 하나를 포함할 수 있다.
금속층(143x)은 물리적 기상 증착(PVD)법, 화학적 기상 증착(CVD)법, 또는 원자층 적층(ALD) 공정에 의하여 형성될 수 있다. 상기 물리적 기상 증착법은 예를 들면 스퍼터링(sputtering) 공정일 수 있다.
도 7m을 참조하면, 패드 금속 실리사이드막들(143)을 형성할 수 있다.
패드 금속 실리사이드막들(143)은 금속층(143x)이 형성된 기판(101)에 제2 실리시데이션 공정을 수행하여 형성할 수 있다. 즉, 패드 금속 실리사이드막들(143)은 상기 제2 실리시데이션 공정에서 금속층(143x) 및 폴리실리콘 패드 패턴들(141x) 각각의 적어도 일부가 반응하여 형성될 수 있다.
예를 들어, 금속층(143x)이 코발트(Co)로 이루어질 경우, 패드금속 실리사이드막(143)은 상기 코발트(Co)와 폴리실리콘 패드 패턴들(141x) 각각의 적어도 일부가 반응하여 형성된 코발트 실리사이드막일 수 있다.
상기 제2 실리시데이션 공정은 금속층(143x)이 형성된 기판(101)을 퍼니스에서 열처리하는 공정에 의해 수행되거나, 급속 열처리 방식에 의해 수행될 수 있다.
상기 제2 실리시데이션 공정은 대략 250 내지 550 ℃의 온도 하에서 수행되는 제1 열처리 공정과, 대략 600 내지 900 ℃의 온도 하에서 수행되는 제2 열처리 공정을 포함할 수 있다.
도 7n을 참조하면, 실리사이드화 되지 않은 금속층(143x)을 제거한다. 상기 금속층(143x)은 습식 식각 공정에 의해 제거될 수 있다.
일부 실시예들에서, 실리사이드화 되지 않고 제3 층간 절연막(141I) 상에 잔류하는 금속층(143x)은 상기 제1 및 제2 열처리 공정을 수행한 후 제거될 수 있다. 다른 일부 실시예들에서, 금속층(143x)은 상기 제1 열처리 공정을 수행한 후 상기 제2 열처리 공정을 수행하기 이전에 제거될 수 있다.
실리사이드화 되지 않은 금속층(143x)의 제거로 콘택 패드들(140)이 형성될 수 있다. 콘택 패드들(140)의 각각은 차례로 적층된 폴리실리콘 패드(141)와 패드 금속 실리사이드막(143)을 포함할 수 있다.
패드 금속 실리사이드막(143)의 제1 방향 (X축 방향)에 따른 폭(143W)은 폴리실리콘 패드(141)의 제1 방향 (X축 방향)에 따른 폭(141W)과 실질적으로 동일할 수 있다.
복수의 콘택 패드들(140)은 도 2a에 도시된 바와 같이 제1 및 제2 방향(X축, Y축 방향)을 따라 그들 중심을 잇는 선 상에 나란히 배열될 수 있다. 즉, 매트릭스 구조로 배열될 수 있다. 일부 실시예에 따르면, 콘택 패드들(140)은 제1 방향(X축 방향)을 따라 그들의 중심을 잇는 선 상에 나란히 배열되나, 제2 방향(Y축 방향)을 따라 지그 재그 형태로 배열될 수 있다.
도 7o를 참조하면, 제3 층간 절연막(141I) 상에, 패드 금속 실리사이드막들(143)의 측벽을 덮도록 제4 층간 절연막(143I)을 형성할 수 있다.
제4 층간 절연막(143I)은 실리콘 옥사이드막, 실리콘 나이트라이드막, 또는 이들의 조합막으로 이루어질 수 있다.
일부 실시예들에서, 제4 층간 절연막(143I)은 제1 층간 절연막(120I), 제2 층간 절연막(130I) 및 제3 층간 절연막(141I) 중 적어도 하나와 동일한 물질로 이루어질 수도 있다.
제4 층간 절연막(143I)을 형성하는 공정은 예를 들면, 제3 층간 절연막(141I) 및 패드 금속 실리사이드막들(143)을 덮도록 절연층(미도시)을 형성하는 공정과, 패드 금속 실리사이드막들(143)의 상면이 노출되도록 상기 절연층을 연마하는 CMP 공정을 포함할 수 있다.
도 7p를 참조하면, 콘택 패드들(140) 및 제4 층간 절연막(143I) 상에 하부 전극층(151x), 자기터널접합층(153x) 및 상부 전극층(155x)을 순차적으로 적층할 수 있다. 하부 전극층(151x), 자기 터널 접합층(153x) 및 상부 전극층(155x)은 메모리부 구조층(150x)을 구성할 수 있다.
하부 전극층(151x) 및 상부 전극층(155x)은 금속 또는 금속 나이트라이드로 이루어진다. 예를 들면, 하부 전극층(151x) 및 상부 전극층(155x)은 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 금(Au), 티타늄(Ti), 탄탈륨 나이트라이드(TaN) 및 티타늄 나이트라이드(TiN) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 하부 전극층(151x) 및 상부 전극층(155x)은 CVD, PVD, ALD, 또는 반응성 PLD 공정에 의해 형성될 수 있다.
자기터널접합층(153x)은 고정 자성층(153ax), 자유 자성층(153cx), 고정 자성층(153ax)과 자유 자성층(153cx) 사이에 개재된 터널 베리어층(153bx)을 포함하는 다층 구조를 가질 수 있다.
고정 자성층(153ax) 및 자유 자성층(153cx)은 예를 들면 코발트(Co), 철(Fe)및/또는 니켈(Ni)과 같은 강자성(ferromagnetic) 물질을 포함할 수 있으며, 상기 터널 베리어층(153bx)은 예를 들면 산화마그네슘, 산화티타늄, 산화알루미늄, 산화마그네슘아연 및/또는 산화마그네슘붕소 중 적어도 하나를 포함할 수 있다.
일부 실시예들에서, 고정 자성층(153ax), 자유 자성층(153cx) 및 터널 베리어층(153bx)은 MBE (molecular beam epitaxy) 공정, MOCVD (metal organic CVD) 공정, DC 스퍼터링(DC sputtering) 공정, RF 스퍼터링 공정, 이온 빔(ion beam) 스퍼터링 공정, 마그네트론 스퍼터링 (magnetron sputtering) 공정, 또는 UHV (ultra-high vacuum) 스퍼터링 공정 등에 의해 형성될 수 있다.
도 7q를 참조하면, 상부 전극층(155x) 상에 복수의 도전성 마스크 패턴들(미도시)을 형성하고, 상기 도전성 마스크 패턴들을 식각 마스크로 이용하여 메모리부 구조층(150x)을 식각할 수 있다.
상기 도전성 마스크 패턴은 금속 또는 금속 나이트라이드로 이루어질 수 있다. 일부 실시예들에서, 상기 도전성 마스크 패턴은 루테늄(Ru), 텅스텐(W), 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 티타늄(Ti), 탄탈륨(Ta), 또는 금속성 유리 합금 중에서 선택되는 적어도 하나의 물질을 포함한다. 예를 들면, 상기 도전성 마스크 패턴은 Ru/TiN 또는TiN/W의 이중층 구조를 가질 수 있다.
메모리부 구조층(150x)은 플라즈마 식각 공정을 이용하여 패터닝할 수 있다. 일부 실시예들에서, 메모리부 구조층(150x)을 식각하기 위하여, RIE (reactive ion etching), IBE (ion beam etching), 또는 Ar 밀링 (milling) 공정을 이용할 수 있다. 메모리부 구조층(150x)의 식각을 위하여, SF6, NF3, SiF4, CF4, Cl2, CH3OH, CH4, CO, NH3, H2, N2, HBr, 또는 이들의 조합으로 이루어지는 제1 식각 가스를 사용할 수 있다. 일부 실시예들에서, 메모리부 구조층(150x)의 식각 시, 상기 제1 식각 가스에 더하여 Ne, Ar, Kr, 또는 Xe 중에서 선택되는 적어도 하나의 제1 첨가 가스 (additional gas)를 더 사용할 수 있다. 메모리부 구조층(150x)의 식각 공정은 상기 제1 식각 가스와는 다른 조성을 가지는 제2 식각 가스를 사용하는 식각 공정을 더 포함할 수 있다. 상기 제2 식각 가스는 SF6, NF3, SiF4, CF4, Cl2, CH3OH, CH4, CO, NH3, H2, N2, HBr, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제2 식각 가스를 사용하는 식각 공정 시, Ne, Ar, Kr, 또는 Xe 중에서 선택되는 적어도 하나의 제2 첨가 가스를 더 사용할 수 있다.
메모리부 구조층(150x)의 식각 공정은 ICP (Inductively Coupled Plasma) 소스, CCP (Capacitively Coupled Plasma) 소스, ECR (Electron Cyclotron Resonance) 플라즈마 소스, 헬리콘파 여기 플라즈마 (HWEP: Helicon-Wave Excited Plasma) 소스, 또는ACP (Adaptively Coupled Plasma) 소스로부터 형성된 플라즈마를 이용하여 행해질 수 있다.
메모리부 구조층(150x)의 식각 공정은 대략 -10 ∼ 65 ℃의 온도, 및 대략 2 ∼ 5 mTorr의 압력하에서 행해질 수 있다.
메모리부 구조층(150x)을 식각한 결과물로서, 콘택 패드(140) 상에복수의 메모리부들(150)이 형성될 수 있다. 메모리부들(150)의 각각은 하부 전극(151), 차례로 적층된 고정층(153a), 터널 베리어(153b), 및 자유층(153c)을 포함하는 자기터널접합(153), 및 상부 전극(155)으로 구성될 수 있다.
도 7r을 참조하면, 메모리부들(150)을 덮는 평탄화된 제5 층간 절연막(150I)을 형성하고, 메모리부들(150)의 상면이 노출되도록 제5층간 절연막(150I)의 일부 영역을 식각에 의해 제거하여 비트 라인 콘택홀들(162H)을 형성할 수 있다.. 그 후, 비트 라인 콘택홀들(162H)의 내부를 채우는 도전층을 형성한 후, 제5층간 절연막(150I)의 상면이 노출될 때까지 상기 도전층을 연마 또는 에치백하여, 비트 라인 콘택홀들(162H)을 채우는 비트 라인 콘택들(162)을 형성할 수 있다.
도 7s를 참조하면, 제5층간 절연막(150I) 및 비트 라인 콘택들(162) 위에 도전층을 형성하고, 상기 도전층을 패터닝하여, 비트 라인 콘택들(162)과 전기적으로 연결되는 라인 형상의 비트 라인(160)을 형성할 수 있다. 이에 따라 자기 메모리 소자(100)를 구현할 수 있다.
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 자기 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 8a 내지 도 8c에 있어서, 도 1 내지 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
본 실시예에서의 자기 메모리 소자(200)의 제조 방법은 도 7a 내지 도 7s를 참조하여 설명한 자기 메모리 소자(100)의 제조 방법과 유사하며, 다만 메모리부 구조층(150x)의 식각 공정에 차이가 존재한다.
도 8a를 참조하면, 도 7a 내지 도 7p를 참조하여 설명한 것과 유사한 공정에 의하여 기판(101), 워드 라인 구조체들(110), 제1 및 제2 소스/드레인 영역들(103a, 105b), 소스 라인 구조체(120), 베리드 콘택들(130), 콘택 패드들(140) 및 메모리부 구조층(150x)을 형성할 수 있다.
도 8b를 참조하면, 메모리부 구조층(150x)을 식각하여 메모리부들(150)을 형성할 수 있다.메모리부 구조층(150x)의 식각 공정은 도 7q를 참조하여 설명한 메모리부 구조층(150x)의 식각 공정과 유사한 공정에 의해 수행될 수 있다.
다만, 본 실시예에서는 메모리부 구조층(150x)의 식각 공정에서, 제3 층간 절연막(241I) 및 제4 층간 절연막(243I) 중 적어도 하나의 절연막이 그 상면으로부터 소정 두께만큼 식각될 수 있다. 즉, 패드 금속 실리사이드막들(143)의 상면(143T)보다 낮은 레벨까지 식각 공정이 진행되는 오버 에칭 공정이 수행될 수 있다.
상기 오버 에칭 공정을 통해, 일부 실시예들에서의 제4 층간 절연막(243I)은 메모리부들(150)와 수직으로 오버랩되는 영역에만 존재할 수 있다. 일부 실시예들에서, 제3 층간 절연막(241I)의 상면(241T)은 단차를 가질 수 있다. 예를 들면, 제 3층간 절연막(241I)은 메모리부(150)와 중첩되는 영역과 상기 중첩되는 영역의 상면보다 낮은 상면을 갖고 메모리부(150)와 비 중첩되는 영역을 가질 수 있다.
도 3을 참조하여 상술한 바와 같이, 상기 오버 에칭 공정이 수행되는 경우 패드 금속 실리사이드막(143)은 식각 저지막으로서 역할을 수행할 수 있어 콘택 패드(140)의 변형을 방지할 수 있으며, 이에 따라 메모리부들(150)를 형성하는 식각 공정이 용이해질 수 있다.
도 8c를 참조하면, 제5 층간 절연막(250I), 비트 라인 콘택들(162) 및 비트 라인(160)을 형성하여, 자기 메모리 소자(200)를 구현할 수 있다.
제5 층간 절연막(250I), 비트 라인 콘택들(162) 및 비트 라인(160)은 도 7r 및 도 7s를 참조하여 설명한 제5 층간 절연막(150I), 비트 라인 콘택들(162) 및 비트 라인(160)과 유사한 공정에 의해 형성될 수 있다.
도 9a 내지 도 9j는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 자기 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 9a 내지 도 9h에 있어서, 도 1 내지 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
본 실시예에서의 자기 메모리 소자(400)의 제조 방법은 도 7a 내지 도 7s를 참조하여 설명한 자기 메모리 소자(100)의 제조 방법과 유사하며, 다만 베리드 콘택들(430) 및 콘택 패드들(440)의 구조 및 형성 공정에 차이가 존재한다.
도 9a를 참조하면, 도 7a 내지 도 7i을 참조하여 설명한 것과 유사한 공정에 의하여 기판(101), 워드 라인 구조체(110), 제1 및 제2 소스/드레인 영역들(105a, 105b), 소스 라인 구조체(120), 베리드 콘택(430) 및 층간 절연막들(420I, 430I)을 형성할 수 있다.
베리드 콘택(430) 및 층간 절연막들(420I, 430I)은 각각 도 7a 내지 도 7i를 참조하여 설명한 베리드 콘택들(130) 및 층간 절연막들(120I, 130I)과 유사한 제조 공정에 의해 형성될 수 있다.
다만, 베리드 콘택(430)은 도 7i를 참조하여 설명한 베리드 콘택(130)과 상이하게, 제1 방향(X축 방향)에 따른 상단 폭(430TW)이 제1 방향(X축 방향)에 따른 하단 폭(430BW)보다 큰 구조를 가질 수 있다.
도 9b를 참조하면, 베리드 콘택들(430) 및 제2 층간 절연막(430I) 상에 금속층(443x)을 형성한다. 금속층(443x)은 도 7l을 참조하여 설명한 금속층(143x)과 유사하게, 실리사이드화 가능한 금속을 포함하며, 물리적 기상 증착법 또는 화학적 기상 증착법에 의하여 형성될 수 있다.
도 9c를 참조하면, 베리드 금속 실리사이드막(443)을 형성한다.
베리드 금속 실리사이드막(443)의 형성 공정은, 도 7m을 참조하여 설명한 패드 금속 실리사이드막(143)의 형성 공정과 유사한 공정에 의해 수행될 수 있다.
일부 실시예들에서, 베리드 금속 실리사이드막(443)의 제1 방향(X축 방향)에 따른 폭(443W)은 베리드 콘택(430)의 제1 방향(X축 방향)에 따른 상단 폭(430TW)과 실질적으로 동일할 수 있다.
이에 따라, 베리드 금속 실리사이드막(443)의 제1 방향(X축 방향) 및 제2 방향(Y축 방향)이 이루는 평면에서의 면적이 증가하여 패드 금속 실리사이드막(143) 각각의 낮은 계면 저항을 확보할 수 있다.
도 9d를 참조하면, 실리사이드화 되지 않은 금속층(443x)을 제거할 수 있다.
실리사이드화 되지 않은 금속층(443x)의 제거 공정은, 도 7n을 참조하여 설명한 실리사이드화 되지 않은 금속층(143x)의 제거 공정과 유사한 공정에 의해 수행될 수 있다.
도 9e를 참조하면, 제2 층간 절연막(430I) 상에, 베리드 금속 실리사이드막(443)의 측벽을 덮도록 제3 층간 절연막(443I)을 형성할 수 있다. 제3 층간 절연막(443I)은 실리콘 옥사이드막, 실리콘 나이트라이드막, 또는 이들의 조합막으로 이루어질 수 있다.
제3 층간 절연막(443I)을 형성하는 공정은 예를 들면, 제2 층간 절연막(430I) 및 베리드 금속 실리사이드막(443)을 덮도록 절연층(미도시)을 형성하는 공정과, 베리드 금속 실리사이드막(443)의 상면이 노출되도록 상기 절연층을 연마하는 CMP 공정을 포함할 수 있다.
도 9f를 참조하면, 베리드 금속 실리사이드막(443) 및 제3 층간 절연막(443I) 상에 금속 패드들(441)을 형성할 수 있다.
베리드 금속 실리사이드막(443) 및 제3 층간 절연막(443I) 상에 금속 층을 형성하고, 상기 금속층을 패터닝하여 금속 패드들(441)을 형성할 수 있다.
금속 패드(441)는 예를 들면 금속, 및/또는 도전성 금속 나이트라이드를 포함할 수 있다. 베리드 금속 실리사이드막(443)과 금속 패드(441)는 콘택 패드(440)을 구성할 수 있다.
도 9g를 참조하면, 제3 층간 절연막(443I) 상에서 금속 패드들(441)을 덮도록 제4 층간 절연막(441I)을 형성하고 평탄화할 수 있다.
제4 층간 절연막(441I)은 CMP 공정 등을 통해 평탄화될 수 있다. 이에 따라, 금속 패드들(441)의 상면들은 노출될 수 있다.
도 9h를 참조하면, 금속 패드들(441) 및 제4 층간 절연막(441I) 상에 메모리부들(150), 제5 층간 절연막(150I), 비트 라인 콘택들(162) 및 비트 라인(160)을 형성하여 자기 메모리 소자(400)를 구현할 수 있다.
도 10은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 자기 메모리 소자를 포함하는 정보 처리 시스템(800)의 블록도이다.
도 10을 참조하면, 정보 처리 시스템(800)은 버스(802)에 전기적으로 연결되는 불휘발성 메모리 시스템(810), 입출력 장치(820), 중앙 처리 장치(830), 및 RAM(840)을 구비한다.
불휘발성 메모리 시스템(810)은 메모리(812)와, 메모리 콘트롤러(814)를 포함할 수 있다. 불휘발성 메모리 시스템(810)에는 중앙 처리 장치(830)에 의해 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다.
불휘발성 메모리 시스템(810)은MRAM, PRAM, RRAM, FRAM 등의 불휘발성 메모리를 포함할 수 있다. 메모리(812) 및 RAM(840) 중 적어도 하나는 본 발명의 실시예들에 따른 자기 메모리 소자(100, 200, 300, 400, 500, 600)를 포함할 수 있다.
정보 처리 시스템(800)은 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰(wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player), 메모리 카드 (memory card), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100: 자기 메모리 소자
101: 기판
102: 소자분리막
103: 활성 영역
105a: 제1 소스/드레인 영역
105b: 제2 소스/드레인 영역
110: 워드 라인 구조체
111: 워드 라인
113: 게이트 유전막
115: 마스크 절연막
120: 소스 라인 구조체
121: 소스 라인 콘택
123: 소스 금속 실리사이드막
125: 소스 라인
130: 베리드 콘택
140: 콘택 패드
141: 폴리실리콘 패드
143: 패드 금속 실리사이드막
150: 메모리부
151: 하부 전극
153: 자기터널접합
155: 상부 전극
160: 비트 라인
162: 비트 라인 콘택
120I, 130I, 141I, 143I, 150I: 제1 내지 제5 층간 절연막

Claims (10)

  1. 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하는 기판;
    상기 제1 및 제2 소스/드레인 영역들 사이에 배치되어 제1 방향으로 연장되는 워드 라인 구조체;
    상기 제1 소스/드레인 영역과 연결되며, 상기 제1 소스/드레인 영역 상에 배치된 베리드 콘택;
    상기 베리드 콘택과 연결되며, 상기 베리드 콘택 상에 배치된 콘택 패드; 및
    상기 콘택 패드와 연결되며, 상기 콘택 패드 상에 배치된 메모리부를 포함하고,
    상기 콘택 패드는 금속 실리사이드막을 포함하는 자기 메모리 소자.
  2. 제1 항에 있어서,
    상기 금속 실리사이드막은 코발트 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드 및/또는 플레티늄 실리사이드 중 적어도 하나를 포함하는 자기 메모리 소자.
  3. 제1 항에 있어서,
    상기 제1 방향과 수직한 제2 방향에 따른 상기 금속 실리사이드막의 폭은 상기 제2 방향에 따른 상기 베리드 콘택의 폭보다 큰 자기 메모리 소자.
  4. 제1 항에 있어서,
    상기 메모리부는 차례로 적층된 하부 전극, 자기터널접합 및 상부 전극을 포함하고,
    상기 자기터널접합은 고정층, 터널 베리어, 및 자유층을 포함하는 자기 메모리 소자
  5. 제1 항에 있어서,
    상기 콘택 패드는 폴리실리콘 패드와 상기 금속 실리사이드막을 포함하는 자기 메모리 소자.
  6. 제5 항에 있어서,
    상기 폴리실리콘 패드는 상기 베리드 콘택과 접촉하고, 상기 금속 실리사이드막은 상기 메모리부와 접촉하는 자기 메모리 소자.
  7. 제6 항에 있어서,
    상기 제1 방향과 수직한 제2 방향에 따른 상기 폴리실리콘 패드의 폭은 상기 제2 방향에 따른 상기 금속 실리사이드막의 폭과 실질적으로 동일한 자기 메모리 소자.
  8. 제1 항에 있어서,
    상기 콘택 패드는 상기 금속 실리사이드막과 금속 패드를 포함하는 자기 메모리 소자.
  9. 제8 항에 있어서,
    상기 금속 실리사이드막은 상기 베리드 콘택과 접촉하고, 상기 금속 패드는 상기 메모리부와 접촉하는 자기 메모리 소자.
  10. 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판;
    상기 활성 영역 내에 배치된 제1 소스/드레인 영역 및 제2 소스/드레인 영역;
    상기 제1 및 제2 소스/드레인 영역들 사이에 배치되어 제1 방향으로 연장되는 워드 라인 구조체;
    상기 제1 소스/드레인 영역과 연결되며, 상기 제1 소스/드레인 영역 상에 배치되고, 폴리실리콘을 포함하는 베리드 콘택;
    상기 베리드 콘택과 연결되며, 상기 베리드 콘택 상에 배치된 콘택 패드, 상기 콘택 패드는 차례로 적층된 폴리실리콘 패드와 제1 금속 실리사이드막을 포함하고;
    상기 콘택 패드와 연결되며, 상기 금속 실리사이드막 상에 배치된 메모리부;
    상기 제2 소스/드레인 영역과 연결되며, 상기 제2 소스/드레인 영역 상에 배치된 소스 라인 구조체; 및
    상기 메모리부와 연결되며 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트 라인을 포함하는 자기 메모리 소자.
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