KR102074943B1 - 자기 메모리 소자 - Google Patents

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Abstract

자기 메모리 소자를 제공한다. 자기 메모리 소자는 복수의 활성 영역에 교차하는 방향을 따라 연장되는 복수의 워드 라인과, 기판의 상면보다 낮은 레벨에서 복수의 활성 영역 중에서 선택되는 복수의 제1 활성 영역에 연결되는 적어도 하나의 소스 라인과, 복수의 활성 영역 중에서 선택되는 복수의 제2 활성 영역에 연결되는 복수의 콘택 패드와, 복수의 콘택 패드를 통해 복수의 제2 활성 영역에 연결되고 육각 배열 구조로 배열된 복수의 베리드 콘택 플러그와, 복수의 제2 활성 영역에 연결되고 육각 배열 구조로 배열된 복수의 가변 저항 구조체를 포함한다.

Description

자기 메모리 소자 {Magnetic memory device}
본 발명의 기술적 사상은 자기 메모리 소자에 관한 것으로, 특히 셀 어레이 영역에 복수의 소스 라인이 구비된 자기 메모리 소자에 관한 것이다.
반도체 제품이 소형화, 고집적화 및 다기능화됨에 따라 작은 면적에서 고용량의 데이터 처리가 요구되고 있으며, 이에 따라 반도체 제품에 사용되는 메모리 소자의 동작 속도를 높이면서 고집적화를 위한 패턴 미세화가 가능한 소자에 대한 연구가 요구되고 있다. 최근, 고집적화된 소자의 패턴 미세화를 위하여는 새로운 노광 기술 또는 고가의 공정 기술 등이 요구되어, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 고집적화에 유리한 배치 구조를 가지는 미세 패턴들을 포함하는 자기 메모리 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 자기 메모리 소자는 제1 방향을 따라 상호 평행하게 연장되는 복수의 활성 영역이 정의된 기판과, 상기 복수의 활성 영역 위에서 상기 제1 방향에 교차하는 제2 방향을 따라 연장되는 복수의 워드 라인과, 상기 기판의 상면보다 낮은 레벨에서 상기 복수의 활성 영역 중에서 선택되는 복수의 제1 활성 영역에 연결되고 상기 제2 방향을 따라 연장되는 적어도 하나의 소스 라인과, 상기 복수의 활성 영역 중에서 선택되는 복수의 제2 활성 영역에 연결되는 복수의 콘택 패드와, 상기 복수의 콘택 패드를 통해 상기 복수의 제2 활성 영역에 연결되고 육각 배열 구조 (hexagonal array structure)로 배열된 복수의 베리드 콘택 플러그와, 상기 복수의 베리드 콘택 플러그 및 상기 복수의 콘택 패드를 통해 상기 복수의 제2 활성 영역에 연결되고 육각 배열 구조로 배열된 복수의 가변 저항 구조체를 포함한다.
상기 적어도 하나의 소스 라인은 상기 복수의 워드 라인이 위치되는 제1 레벨과, 상기 복수의 콘택 패드가 위치되는 제2 레벨과의 사이의 제3 레벨상에 연장될 수 있다.
상기 복수의 콘택 패드는 상기 기판의 상면에 접할 수 있다.
상기 복수의 가변 저항 구조체는 각각 상기 복수의 베리드 콘택 플러그 중 대응하는 하나의 베리드 콘택 플러그와 수직으로 오버랩되는 위치에 배치될 수 있다.
상기 복수의 베리드 콘택 플러그에서, 상기 복수의 콘택 패드들 중 상기 제1 방향을 따라 배치되는 일련의 콘택 패드들 상에 형성되는 일련의 베리드 콘택 플러그들은 상기 제1 방향을 따라 일직선상에서 배열되고, 상기 복수의 콘택 패드들 중 상기 제2 방향을 따라 배치되는 일련의 콘택 패드들 상에 형성되는 일련의 베리드 콘택 플러그들은 서로 어긋나게 지그재그 형으로 배열될 수 있다.
상기 복수의 베리드 콘택 플러그는 상기 제1 방향에서는 서로 이웃하는 베리드 콘택 플러그들이 일직선상에서 배열되고, 상기 제2 방향에서는 서로 이웃하는 베리드 콘택 플러그들이 지그재그 형으로 배열될 수 있다.
상기 복수의 워드 라인은 한 쌍의 워드 라인과 1 개의 고립 워드 라인이 교대로 반복적으로 배치되는 구조를 가지고, 상기 적어도 하나의 소스 라인은 상기 한 쌍의 워드 라인 사이에 위치되는 복수의 활성 영역에 연결될 수 있다.
상기 복수의 활성 영역 중 상기 복수의 제1 활성 영역의 상면은 상기 한 쌍의 워드 라인 사이에서 기판의 상면보다 낮은 제1 레벨상에 위치되고, 상기 복수의 활성 영역 중 상기 복수의 제2 활성 영역의 상면은 상기 고립 워드 라인을 사이에 두고 그 양측에서 제1 레벨보다 높은 제2 레벨상에 위치될 수 있다. 그리고, 상기 복수의 제1 활성 영역의 상면에 상기 적어도 하나의 소스 라인이 접해 있고, 상기 복수의 제2 활성 영역의 상면에 상기 복수의 콘택 패드가 접할 수 있다.
상기 적어도 하나의 소스 라인은 상호 평행한 복수의 소스 라인을 포함하고, 상기 복수의 소스 라인 중 적어도 일부는 상호 연결될 수 있다.
상기 복수의 소스 라인 중 적어도 일부를 상호 연결시키기 위하여 상기 복수의 소스 라인에 교차하도록 연장되는 메쉬 소스 라인을 더 포함할 수 있다.
상기 복수의 소스 라인 중 적어도 일부를 상호 연결시키기 위하여 상기 복수의 소스 라인에 교차하도록 연장되는 메쉬 소스 라인과, 상기 메쉬 소스 라인에 연결되어 있고 상기 복수의 소스 라인을 포위하도록 배치되어 있는 외부 소스 라인을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 자기 메모리 소자는 제1 방향을 따라 상호 평행하게 연장되는 복수의 활성 영역이 정의된 셀 어레이 영역과, 상기 셀 어레이 영역의 주위에서 상기 셀 어레이 영역을 포위하는 가드링 (guard ring) 활성 영역을 포함하는 기판과, 상기 셀 어레이 영역에서 상기 복수의 활성 영역에 교차하는 방향으로 상호 평행하게 연장되는 복수의 워드 라인과, 상기 셀 어레이 영역에서 상기 기판의 상면보다 낮은 레벨에 형성되고 상기 복수의 활성 영역 중에서 선택되는 복수의 제1 활성 영역에 접해 있는 복수의 소스 라인과, 상기 가드링 활성 영역에 의해 포위되는 상기 셀 어레이 영역에서 상기 복수의 소스 라인 중 적어도 일부에 연결되어 있는 외부 소스 라인과, 상기 복수의 활성 영역 중에서 선택되는 복수의 제2 활성 영역에 연결되고 육각 배열 구조 (hexagonal array structure)로 배열된 복수의 베리드 콘택 플러그와, 상기 복수의 베리드 콘택 플러그를 통해 상기 복수의 제2 활성 영역에 연결되고 육각 배열 구조로 배열된 복수의 가변 저항 구조체를 포함한다.
상기 복수의 소스 라인에 교차하도록 연장되고 상기 복수의 소스 라인 및 상기 외부 소스 라인에 각각 연결되어 있는 적어도 하나의 메쉬 소스 라인을 더 포함할 수 있다.
상기 외부 소스 라인은 상기 가드링 활성 영역의 길이 방향을 따라 연속적으로 연장되는 폐루프 (closed loop) 형상을 가질 수 있다.
상기 복수의 소스 라인은 일직선 상에서 서로 이격되어 배치된 제1 소스 라인 섹션 및 제2 소스 라인 섹션을 포함하고, 상기 외부 소스 라인은 서로 이격되어 배치된 제1 외부 소스 라인 섹션 및 제2 외부 소스 라인 섹션을 포함하고, 상기 제1 소스 라인 섹션은 제1 외부 소스 라인 섹션 및 제2 외부 소스 라인 섹션 중 제1 외부 소스 라인 섹션에만 연결되어 있고, 상기 제2 소스 라인 섹션은 제1 외부 소스 라인 섹션 및 제2 외부 소스 라인 섹션 중 제2 외부 소스 라인 섹션에만 연결될 수 있다.
본 발명의 기술적 사상에 의한 자기 메모리 소자는 셀 어레이 영역에 배치되는 복수의 소스 라인이 기판의 상면보다 낮은 레벨에 형성됨으로써, 복수의 베리드 콘택 플러그 위에 별도의 콘택 플러그 없이 육각 배열 구조로 배열되는 복수의 가변 저항 구조체를 구현할 수 있다. 따라서, 고집적화에 유리한 배치 구조를 가지는 복수의 가변 저항 구조체를 형성하는 데 있어서 소자의 신뢰성이 저하될 염려가 없다. 또한, 복수의 베리드 콘택 플러그의 높이를 낮추는 것이 가능하여, 복수의 베리드 콘택 플러그를 형성하기 위한 공정 마진을 용이하게 확보할 수 있으며, 복수의 소스 라인을 기판의 상면보다 낮은 레벨에 형성하더라도 소스 라인에서의 저항 감소 없이 신뢰성 있는 소자의 구현이 가능하다.
도 1은 본 발명의 일부 실시예들에 따른 자기 메모리 소자의 자기 메모리 어레이를 나타내는 개략도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 메모리 소자의 개략적인 레이아웃이다.
도 3은 도 2의 3A - 3A' 선 및 3B - 3B' 선 단면의 개략적인 구성을 보여주는 단면도이다.
도 4는 도 2 및 도 3에 예시한 가변 저항 구조체의 예시적인 구조를 설명하기 위한 단면도이다.
도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 메모리 소자의 주요 구성을 도시한 평면도이고, 도 5b는 도 5a의 5A - 5A' 선 및 5B - 5B' 선 단면의 구성 중 일부만을 도시한 단면도이다.
도 6a 및 도 6b는 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 메모리 소자의 일부 구성을 도시한 평면도이고, 도 6b는 도 6a의 6A - 6A' 선 및 6B - 6B' 선 단면의 구성들 중 일부 구성만을 보여주는 단면도이다.
도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 메모리 소자의 일부 구성을 도시한 평면도이고, 도 7b는 도 7a의 7A - 7A' 선 및 7B - 7B' 선 단면의 구성들 중 일부 구성만을 보여주는 단면도이다.
도 8a 및 도 8b 내지 도 19a 및 도 19b는 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 20a 내지 도 20d는 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 21은 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 메모리 소자를 포함하는 전자 시스템의 블록도이다.
도 22는 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 메모리 소자를 포함하는 정보 처리 시스템의 블록도이다.
도 23은 본 발명의 기술적 사상에 의한 자기 메모리 소자를 포함하는 메모리 카드이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일부 실시예들에 따른 자기 메모리 소자(10)의 자기 메모리 어레이를 나타내는 개략도이다.
도 1을 참조하면, 자기 메모리 소자(10)의 메모리 셀 어레이는 매트릭스 형태로 배열된 복수의 단위 셀(U)을 포함한다. 상기 복수의 단위 셀(U)은 각각 엑세스부(C)와 메모리부(M)를 포함한다. 복수의 단위 셀(U)은 각각 워드 라인(WL) 및 비트 라인(BL)과 전기적으로 연결된다. 상호 평행하게 배열되는 복수의 워드 라인(WL)과 상호 평행하게 배열되는 복수의 비트 라인(BL)은 상호 교차하도록 2차원적으로 배열될 수 있다. 상기 엑세스부(C)가 트랜지스터로 이루어지고, 상기 엑세스부(C)의 소스 영역에는 소스 라인(SL)이 연결되어 있다.
상기 엑세스부(C)는 워드 라인(WL)의 전압에 따라 메모리부(M)로의 전류 공급을 제어한다. 일부 실시예들에서, 엑세스부(C)는 모스(MOS) 트랜지스터, 바이폴라(bipolar) 트랜지스터, 또는 다이오드(diode)일 수 있다.
상기 메모리부(M)은 자성 물질을 포함할 수 있다. 일부 실시예들에서, 상기 메모리부(M)은 자기 터널 접합 소자 (magnetic tunnel junction: MTJ)를 포함할 수 있다. 일부 실시예들에서, 메모리부(M)은 입력되는 전류에 의하여 자성체의 자화 방향이 가변되는 STT (spin transfer torque) 현상을 이용하여 메모리 기능을 수행할 수 있다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 메모리 소자(100)의 개략적인 레이아웃이다. 도 2에 예시한 레이아웃은 도 1에 예시한 자기 메모리 소자(10)의 메모리 셀 어레이 영역의 일부를 구성할 수 있다. 상기 자기 메모리 소자(100)는 예를 들면 6F2 또는 7F2 단위 셀 사이즈를 가지는 메모리 셀에 적용 가능하다. 여기서, F는 최소 리소그래피 피쳐 사이즈 (minimum lithographic feature size)를 나타낸다.
도 3은 도 2의 3A - 3A' 선 및 3B - 3B' 선 단면의 개략적인 구성을 보여주는 단면도이다.
도 2 및 도 3을 참조하면, 자기 메모리 소자(100)는 소자분리막(102)이 형성된 기판(106)을 포함한다. 상기 소자분리막(102)에 의해 상기 기판(106)에 제1 방향 (도 2 및 도 3에서 X 축 방향)을 따라 상호 평행하게 연장되는 복수의 활성 영역(104)이 정의된다. 상기 소자분리막(102)은 기판(106)에 형성된 소자분리 트렌치(107) 내에 형성되어 있다.
상기 기판(106)은 반도체로 이루어질 수 있다. 일부 실시예들에서, 상기 기판(106)은 Si (silicon)을 포함한다. 다른 일부 실시예들에서, 상기 기판(106)은 Ge (germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(106)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 기판(106)은 BOX 층 (buried oxide layer)을 포함할 수 있다. 일부 실시예들에서, 상기 기판(106)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
복수의 워드 라인(110)이 상기 복수의 활성 영역(104) 위에서 상기 제1 방향에 교차하는 제2 방향 (도 2 및 도 3에서 Y 축 방향)을 따라 연장되어 있다. 상기 복수의 워드 라인(110)은 서로 이웃하는 한 쌍의 워드 라인(110A, 110B)과 1 개의 고립 워드 라인(110C)이 교대로 반복 배치되어 복수 쌍의 워드 라인(110A, 110B)과 복수의 고립 워드 라인(110C)을 포함하는 구조를 가진다.
일부 실시예들에서, 상기 복수의 워드 라인(110) 중 복수의 고립 워드 라인(110C)은 상호 전기적으로 연결될 수 있다. 예를 들면, 자기 메모리 소자(100)는 상기 복수의 고립 워드 라인(110C)을 상호 전기적으로 연결하기 위한 연결 도전 패턴(도시 생략)을 더 포함할 수 있다. 상기 연결 도전 패턴은 기판(106)상에서 상기 복수의 고립 워드 라인(110C)보다 더 높은 레벨에 형성될 수 있으며, 상기 복수의 고립 워드 라인(110C)과 상기 연결 도전 패턴을 상호 전기적으로 연결하기 위하여 이들 사이에 형성되는 복수의 콘택 플러그(도시 생략)를 더 포함할 수 있다. 일부 실시예들에서, 상기 연결 도전 패턴은 도 1에 예시한 자기 메모리 소자(10)의 메모리 셀 어레이가 형성되는 영역의 주위에 배치되는 주변 회로 영역(도시 생략) 상으로 연장될 수 있다.
상기 복수의 워드 라인(110)은 기판(106)의 상면(106T)보다 낮은 레벨의 상면을 가지도록 상기 기판(106) 내에 매립된 구조를 가진다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
상기 복수의 워드 라인(110)은 기판(106)에 형성된 게이트 트렌치(108) 내에 형성된다. 상기 게이트 트렌치(108) 내에는 기판(106)과 상기 복수의 워드 라인(110)과의 사이에 개재되는 게이트 유전막(109)이 형성되어 있다. 상기 게이트 트렌치(108) 내에서 상기 복수의 워드 라인(110) 위에는 매몰 절연막(112)이 채워져 있다.
일부 실시예들에서, 상기 워드 라인(110)은 도핑된 반도체, 금속, 도전성 금속 질화물, 및 금속-반도체 화합물 중 적어도 하나의 물질을 포함할 수 있다.
일부 실시예들에서, 상기 게이트 유전막(109)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다.
일부 실시예들에서, 상기 매몰 절연막(112)은 실리콘 질화막, 실리콘 산화막, 및 실리콘 산화질화물 중 적어도 하나의 물질을 포함할 수 있다.
상기 복수의 워드 라인(110) 위에는 복수의 소스 라인(120)이 상기 복수의 워드 라인(110)과 평행하게 연장되어 있다. 상기 복수의 소스 라인(120)은 각각 상기 한 쌍의 워드 라인(110A, 110B) 사이의 영역에서 상기 한 쌍의 워드 라인(110A, 110B)보다 높고 상기 기판(106)의 상면(106T)보다 낮은 레벨에 위치되어 있다.
상기 복수의 활성 영역(104)은 서로 다른 레벨의 상면을 가지는 복수의 제1 활성 영역(104A) 및 복수의 제2 활성 영역(104B)을 포함한다. 상기 복수의 제1 활성 영역(104A)의 상면은 상기 한 쌍의 워드 라인(110A, 110B) 사이의 영역에서 기판(106)의 상면(106T)보다 낮은 레벨상에 위치된다. 상기 복수의 제2 활성 영역(104B)의 상면은 상기 제1 활성 영역(104A)의 상면보다 높은 레벨, 예를 들면 기판(106)의 상면(106T)과 대략 동일한 레벨에 위치된다. 상기 복수의 제2 활성 영역(104B)은 상기 한 쌍의 워드 라인(110A, 110B)을 사이에 두고 그 양측에 위치된다. 즉, 상기 복수의 제2 활성 영역(104B)은 상기 고립 워드 라인(110C)을 사이에 두고 그 양측에 위치된다.
상기 복수의 소스 라인(120)은 기판(106)의 상면(106T)보다 낮은 레벨에서 상기 복수의 활성 영역(104) 중 제1 활성 영역(104A)에 연결되어 있다.
상기 복수의 소스 라인(120)과 제1 활성 영역(104A)과의 사이에는 금속 실리사이드막(122)이 형성되어 있다. 상기 금속 실리사이드막(122)은 상기 소스 라인(120)과 제1 활성 영역(104A)에 형성되는 소스/드레인 영역과의 사이의 접촉 저항을 감소시키는 역할을 할 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 금속 실리사이드막(122)은 생략될 수 있으며, 상기 복수의 소스 라인(120)과 제1 활성 영역(104A)이 직접 접할 수도 있다.
일부 실시예들에서, 상기 복수의 소스 라인(120)은 각각 콘택(CT1)을 통해 소스 연결 라인에 연결될 수 있다. 상기 소스 연결 라인을 통해 셀 어레이 영역의 주위에 배치되는 주변 회로 영역 상으로 연장될 수 있다. 상기 소스 연결 라인은 기판(106)의 상면(106T)보다 높은 레벨에 형성될 수 있다.
상기 복수의 소스 라인(120)은 상호 전기적으로 연결될 수 있다. 일부 실시예들에서, 상기 복수의 소스 라인(120)을 상호 전기적으로 연결하기 위하여 상기 복수의 소스 라인(120)의 적어도 일부에 일체로 연결되면서 상기 복수의 소스 라인(120)의 적어도 일부와 교차하도록 연장되는 메쉬(mesh) 소스 라인과, 상기 복수의 소스 라인(120)을 포위하도록 연장되는 외부 소스 라인 중 적어도 하나를 더 포함할 수 있다. 상기 메쉬 소스 라인 및 외부 소스 라인에 대한 보다 상세한 사항은 도 5a 내지 도 7b를 참조하여 후술한다.
상기 복수의 활성 영역(104)중 복수의 제2 활성 영역(104B)에는 기판(106) 상에 형성된 복수의 콘택 패드(130)가 연결되어 있다. 상기 복수의 콘택 패드(130)는 기판(106)상에 차례로 적층된 제1 절연막(132) 및 제2 절연막(134)을 관통하여 상기 제2 활성 영역(104B)에 연결되는 구조를 가질 수 있다. 상기 복수의 콘택 패드(130)와 상기 복수의 제2 활성 영역(104B)과의 사이에는 금속 실리사이드막(128)이 형성되어 있다. 상기 금속 실리사이드막(128)은 상기 복수의 콘택 패드(130)와 복수의 제2 활성 영역(104B)에 형성되는 소스/드레인 영역과의 사이의 접촉 저항을 감소시키는 역할을 할 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 금속 실리사이드막(128)은 생략될 수 있으며, 상기 복수의 콘택 패드(130)와 복수의 제2 활성 영역(104B)이 직접 접할 수도 있다.
상기 복수의 소스 라인(120)은 상기 복수의 워드 라인(110)이 위치되는 제1 레벨과, 상기 복수의 콘택 패드(130)가 위치되는 제2 레벨과의 사이의 제3 레벨상에 연장된다.
상기 복수의 콘택 패드(130) 위에는 상기 복수의 콘택 패드(130)을 통해 상기 복수의 제2 활성 영역(104B)에 연결되고 육각 배열 구조 (hexagonal array structure)로 배열된 복수의 베리드 콘택 플러그(140)가 형성되어 있다.
상기 복수의 베리드 콘택 플러그(140)는 상기 복수의 콘택 패드(130) 위에 형성된 제3 절연막(142)을 관통하여 상기 복수의 콘택 패드(130)의 상면까지 연장되어 있다.
상기 복수의 베리드 콘택 플러그(140)는 제1 방향 (X 축 방향)에서는 복수의 활성 영역(104)의 연장 방향을 따라 배치되는 일련의 콘택 패드(130)들 상에 형성되는 일련의 베리드 콘택 플러그(140)들이 활성 영역(104)의 연장 방향을 따라 일직선상에서 배열되고, 제2 방향 (Y 축 방향)에서는 소스 라인(120)의 연장 방향을 따라 배치되는 일련의 콘택 패드(130)들 상에 형성되는 일련의 베리드 콘택 플러그(140)들이 서로 어긋나게 지그재그 형으로 배열된다.
상기 복수의 베리드 콘택 플러그(140) 위에는 복수의 가변 저항 구조체(150)가 형성되어 있다. 상기 복수의 가변 저항 구조체(150)는 제4 절연막(152)에 의해 상호 분리되어 있다. 상기 복수의 가변 저항 구조체(150)는 상기 복수의 베리드 콘택 플러그(140) 및 상기 복수의 콘택 패드(130)를 통해 상기 복수의 제2 활성 영역(104B)에 연결될 수 있다.
상기 복수의 가변 저항 구조체(150)는 각각 상기 복수의 베리드 콘택 플러그(140) 중 대응하는 하나의 베리드 콘택 플러그(140)와 수직으로 오버랩되는 위치에 배치된다. 따라서, 상기 복수의 가변 저항 구조체(150)는 상기 복수의 베리드 콘택 플러그(140)와 유사하게, 제1 방향 (X 축 방향)에서는 활성 영역(104)의 연장 방향을 따라 배치되는 일련의 콘택 패드(130)들 상에 형성되는 일련의 가변 저항 구조체(150)들이 활성 영역(104)의 연장 방향을 따라 일직선상에 배열되고, 제2 방향 (Y 축 방향)에서는 소스 라인(120)의 연장 방향을 따라 배치되는 일련의 콘택 패드(130)들 상에 형성되는 일련의 베리드 콘택 플러그(140)들이 서로 어긋나게 지그재그 형으로 배열된다.
상기 복수의 가변 저항 구조체(150)의 위에는 복수의 비트 라인(160)이 형성되어 있다. 상기 복수의 비트 라인(160)은 제1 방향 (X 축 방향)으로 상호 평행하게 연장되며, 복수의 콘택 플러그(159)를 통해 복수의 가변 저항 구조체(150)와 전기적으로 연결될 수 있다. 상기 복수의 비트 라인(160)은 각각 가변 저항 구조체(150), 베리드 콘택 플러그(140) 및 콘택 패드(130)를 통해 제2 활성 영역(104B)에 형성되는 소스/드레인 영역에 전기적으로 연결될 수 있다.
일부 실시예들에서, 상기 복수의 비트 라인(160)은 금속, 도전성 금속 질화물, 금속-반도체 화합물, 및 도핑된 반도체 중 적어도 하나의 물질을 포함할 수 있다. 예를 들면, 상기 복수의 비트 라인(160)은 Ta, Ti, TaN, TiN, 또는 이들의 조합으로 이루어지는 배리어막과, 상기 배리어막 위에 형성된 금속막, 예를 들면 Cu 막으로 이루어질 수 있다.
상기 복수의 가변 저항 구조체(150)는 각각 비트 라인(160)과 베리드 콘택 플러그(140)와의 사이에서 그 저항 상태에 따라 데이터를 저장할 수 있다. 상기 복수의 가변 저항 구조체(150)는 각각 자기 터널 접합 (magnetic tunnel junction: MTJ) 구조를 포함할 수 있다.
도 4는 도 2 및 도 3에 예시한 가변 저항 구조체(150)의 예시적인 구조를 설명하기 위한 단면도이다.
도 4를 참조하면, 가변 저항 구조체(150)는 하부 전극(154)과 상부 전극(155)과의 사이에 차례로 적층된 제1 자화층(156), 터널 배리어층(157), 및 제2 자화층(158)을 포함할 수 있다. 상기 제1 자화층(156) 및 제2 자화층(158) 중 어느 하나는 고정층을 포함하고, 다른 하나는 자유층을 포함할 수 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 제1 자화층(156) 또는 제2 자화층(158)은 적어도 하나의 고정층과, 적어도 하나의 자유층을 포함할 수 있다. 또한, 도 4에는 1 개의 터널 배리어층(157)을 포함하는 구성이 예시되었으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니며, 상기 하부 전극(154)과 상부 전극(155)과의 사이에 복수의 터널 배리어층이 포함될 수 있다.
상기 고정층은 막 면에 대하여 수직 방향으로 자화 용이축 (magnetization easy axis)을 가지고 자화 방향이 고정되어 있다. 상기 자유층은 막 면에 대하여 수직 방향으로 자화 용이축을 가지고 자화 방향이 조건에 따라 가변적이다.
상기 가변 저항 구조체(150)의 자기 터널 접합의 저항값은 상기 제1 자화층(156) 및 제2 자화층(158) 각각의 자화 방향에 따라 달라질 수 있다. 예를 들면, 상기 제1 자화층(156) 및 제2 자화층(158)의 자화 방향이 서로 반평행 (antiparallel)일 때, 가변 저항 구조체(150)는 상대적으로 높은 저항 값을 가지며, 데이터 '1'을 저장할 수 있다. 상기 제1 자화층(156) 및 제2 자화층(158)의 자화 방향이 평행 (parallel)인 경우, 가변 저항 구조체(150)는 상대적으로 낮은 저항 값을 가지며, 데이터 '0'을 저장할 수 있다. 이와 같은 저항 값들의 차이를 이용하여 자기 메모리 소자(100)에서 데이터를 기입/판독할 수 있다.
일부 실시예들에서, 상기 가변 저항 구조체(150)는 수직 자화 방식의 MTJ (magnetic tunnel junction) 소자를 구현하는 데 사용될 수 있다. 일부 실시예들에서, 상기 가변 저항 구조체(150)의 자유층에서의 자화 방향은 스핀 전달 토크 (STT: spin transfer torque)에 의해 변할 수 있다.
다른 일부 실시예들에서, 상기 가변 저항 구조체(150)는 전류의 이동 방향과 자화 용이축(easy axis)이 실질적으로 수직한 수평 MTJ 구조를 포함할 수 있다.
상기 하부 전극(154) 및 상부 전극(155)은 반응성이 비교적 낮은 도전 물질을 포함할 수 있다. 일부 실시예들에서, 상기 하부 전극(154) 및 상부 전극(155)은 도전성 금속 질화물을 포함할 수 있다. 예를 들면, 상기 하부 전극(154) 및 상부 전극(155)은 각각 Ti, Ta, Ru, TiN, TaN, 또는 W 중에서 선택되는 적어도 하나의 물질로 이루어지는 단일층, 또는 복수의 물질을 포함하는 다중층 구조를 가질 수 있다.
상기 터널 배리어층(157)은 스핀 확산 길이 (spin diffusion distance)보다 얇은 두께를 가질 수 있다. 상기 터널 배리어층(157)은 비자성 물질을 포함할 수 있다. 일부 실시예들에서, 상기 터널 배리어층(157)은 Mg, Ti, Al, MgZn, 및 MgB 중에서 선택되는 어느 하나의 물질의 산화물로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 터널 배리어층(157)은 Ti 질화물 또는 V (vanadium) 질화물로 이루어질 수 있다.
일부 실시예들에서, 상기 제1 자화층(156) 및 제2 자화층(158) 중 적어도 하나는 각각 Fe, Co, Ni, Pd, 및 Pt 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 상기 제1 자화층(156) 및 제2 자화층(158) 중 적어도 하나는 Co-M1 합금 (여기서, M1은 Pt, Pd, 및 Ni 중에서 선택되는 적어도 하나의 금속), 또는 Fe-M2 합금 (여기서, M2는 Pt, Pd, 및 Ni 중에서 선택되는 적어도 하나의 금속)으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 자화층(156) 및 제2 자화층(158) 중 적어도 하나는 B, C, Cu, Ag, Au, Ru, Ta, 및 Cr 중에서 선택되는 적어도 하나의 물질을 더 포함할 수 있다.
일부 실시예들에서, 상기 제1 자화층(156) 및 제2 자화층(158) 중 적어도 하나는 PMA (perpendicular magnetic anisotropy) 물질을 포함할 수 있다. 일부 실시예들에서, 상기 제1 자화층(156) 및 제2 자화층(158) 중 적어도 하나는 SAF (synthetic anti-ferromagnet) 구조를 포함할 수 있다. 상기 SAF 구조는 강자성체 적층 구조 중에 Ru 중간층이 삽입된 구조이다. 예를 들면, 상기 SAF 구조는 CoFeB/Ta/(Co/Pt)m/Ru/(Co/Pd)n (여기서, m 및 n은 자연수)의 다층 구조를 가질 수 있다. 본 발명의 기술적 사상에 의한 자기 메모리 소자에서 채용 가능한 SAF 구조는 상기 예시된 바에 한정되는 것은 아니며, 다양하게 변형된 구조를 채용할 수 있다.
도 2 및 도 3에 예시한 자기 메모리 소자(100)에서 복수의 소스 라인(120)을 기판(106)의 상면(106T)보다 낮은 레벨에 형성함으로써, 복수의 베리드 콘택 플러그(140)의 높이를 낮추는 것이 가능하다. 따라서, 고밀도로 형성되는 복수의 베리드 콘택 플러그(140)를 형성하기 위한 공정 마진을 용이하게 확보할 수 있다.
또한, 고집적화된 자기 메모리 소자를 구현하는 데 있어서, 복수의 가변 저항 구조체(150)를 육각 배열 구조를 가지도록 설계함으로써 복수의 가변 저항 구조체(150)의 형성시 자성층들을 포함하는 복수의 적층 구조를 식각할 때, 식각 공정이 비교적 용이해질 수 있다. 이 때, 상기 복수의 소스 라인(120)이 기판(106)의 상면(106T)보다 높은 레벨에 형성되는 경우, 상기 복수의 가변 저항 구조체(150)를 육각 배열 구조로 하기 위하여 소스 라인의 설계에 따라 셀 사이즈의 감소가 수반되는 경우가 발생할 수 있어 제품의 경쟁력이 감소될 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 복수의 소스 라인(120)이 기판(106)의 상면(106T)보다 낮은 레벨에 형성됨으로써 소스 라인의 설계에 영향 받지 않고, 육각 배열 구조로 배열되는 복수의 가변 저항 구조체(150)를 용이하게 형성할 수 있다.
또한, 자기 메모리 소자(100)에서는 복수의 베리드 콘택 플러그(140) 및 복수의 가변 저항 구조체(150)가 육각 배열 구조를 가지고 서로 수직으로 오버랩되도록 배치되어 있으므로, 상기 복수의 가변 저항 구조체(150)를 육각 배열 구조로 하기 위하여 상기 복수의 베리드 콘택 플러그(140)과 복수의 가변 저항 구조체(150)와의 사이에 별도의 콘택 패드를 형성할 필요가 없다. 그리고, 상기 복수의 콘택 패드(130)는 복수의 베리드 콘택 플러그(140)의 하부에 위치되어, 복수의 가변 저항 구조체(150)와는 상호 이격되어 있다. 따라서, 복수의 가변 저항 구조체(150)의 형성을 위하여 복수의 적층 구조를 식각할 때, 하부에서 드러나는 콘택 패드를 구성하는 도전 물질이 식각되어 전기적 단락을 유발하는 등의 문제가 발생하지 않는다. 따라서, 복수의 가변 저항 구조체(150)의 형성 공정을 전기적 단락과 같은 문제를 유발하지 않고 효과적으로 수행할 수 있다.
도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 메모리 소자(200)를 설명하기 위한 도면들로서, 도 5a는 상기 자기 메모리 소자(200)의 주요 구성을 도시한 평면도이고, 도 5b는 도 5a의 5A - 5A' 선 및 5B - 5B' 선 단면의 구성 중 일부만을 도시한 단면도이다. 도 5a 및 도 5b에 있어서, 도 2 및 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 설명의 간략화를 위하여 이들의 상세한 설명은 생략한다.
도 5a 및 도 5b를 참조하면, 자기 메모리 소자(200)는 셀 어레이 영역(CA)과, 상기 셀 어레이 영역(CA) 주위에 있는 코아 영역 또는 주변 회로 영역 (이하, "주변 회로 영역"이라 함)(PC)과, 상기 셀 어레이 영역(CA)과 주변 회로 영역(PC)과의 사이에서 셀 어레이 영역(CA)을 포위하는 가드링 (guard ring) 활성 영역(GRA)을 포함한다.
도 5a에는 간략화를 위하여 셀 어레이 영역(CA)에 복수의 워드 라인(110), 복수의 소스 라인(120), 및 복수의 비트 라인(160) 만을 도시하였으나, 자기 메모리 소자(200)의 셀 어레이 영역(CA)은 도 2 및 도 3를 참조하여 자기 메모리 소자(100)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 도 5b에는 간략화를 위하여 기판(106) 내부의 일부 구성만을 도시하였다.
상기 가드링 활성 영역(GRA)은 셀 어레이 영역(CA)과 주변 회로 영역(PC)과의 경계 영역에 형성된 활성 영역이다. 상기 가드링 활성 영역(GRA)은 기판(106)에 정의된 복수의 활성 영역(104) (도 2 및 도 3 참조)과 동일 레벨에 형성될 수 있다.
복수의 소스 라인(120)은 자기 메모리 소자(100)의 셀 어레이 영역(CA) 내에서 복수의 비트 라인(160)에 교차하는 방향으로 연장되어 있다. 1 개의 셀 어레이 영역(CA) 내에서 Y 축 방향을 따르는 하나의 직선상에는 1 개의 소스 라인(120)이 배치된다.
상기 자기 메모리 소자(200)에서, 복수의 소스 라인(120)은 셀 어레이 영역(CA) 내에만 형성되어 있으며, 상기 가드링 활성 영역(GRA)까지 연장되지 않는다. 상기 가드링 활성 영역(GRA)에는 상기 복수의 소스 라인(120)과 동일 레벨에 형성되면서 상기 복수의 소스 라인(120)에 연결되는 도전층은 형성되지 않을 수 있다.
상기 복수의 소스 라인(120)은 콘택(CT1)을 통해 별도의 소스 연결 라인에 연결될 수 있으며, 상기 콘택(CT1) 및 소스 연결 라인을 통해 주변 회로 영역(PC)에 형성된 트랜지스터에 전기적으로 연결될 수 있다.
상기 소스 연결 라인은 상기 복수의 소스 라인(120)과 동일 평면상에 배치되지 않도록 상기 복수의 소스 라인(120)이 형성된 레벨과 다른 레벨에 형성될 수 있으며, 상기 콘택(CT1)은 기판(106) 상에서 Z 축 방향으로 연장되는 콘택 플러그에 의해 구현될 수 있다.
도 6a 및 도 6b는 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 메모리 소자(300)를 설명하기 위한 도면들로서, 도 6a는 상기 자기 메모리 소자(300)의 일부 구성을 도시한 평면도이고, 도 6b는 도 6a의 6A - 6A' 선 및 6B - 6B' 선 단면의 구성들 중 일부 구성만을 보여주는 단면도이다. 도 6a 및 도 6b에 있어서, 도 2 내지 도 5b에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 설명의 간략화를 위하여 이들의 상세한 설명은 생략한다.
도 6a 및 도 6b를 참조하면, 자기 메모리 소자(300)에서 셀 어레이 영역(CA)에는 복수의 소스 라인(120)에 교차하도록 연장되는 복수의 메쉬 소스 라인(320M)이 형성되어 있다. 가드링 활성 영역(GRA)으로 포위되는 셀 어레이 영역 내에서 소자분리막(120) 내에는 외부 소스 라인(320R)이 형성되어 있다. 상기 외부 소스 라인(320R)은 기판(106)의 상면(106T)보다 낮은 레벨에서 상기 가드링 활성 영역(GRA)의 길이 방향을 따라 연속적으로 연장되는 폐루프 (closed loop) 형상을 갖는다.
일부 실시예들에서, 상기 복수의 메쉬 소스 라인(320M) 및 외부 소스 라인(320R)은 상기 복수의 소스 라인(120)과 동일 평면상에 형성될 수 있다.
상기 복수의 소스 라인(120)은 각각 상기 복수의 메쉬 소스 라인(320M)과 상기 외부 소스 라인(320R)에 의해 상호 연결되어 있다. 복수의 메쉬 소스 라인(320M)은 복수의 소스 라인(120)과 외부 소스 라인(320R)과의 사이에서 이들을 상호 연결시키는 역할을 할 수 있다.
상기 자기 메모리 소자(300)에서, 복수의 소스 라인(120), 복수의 메쉬 소스 라인(320M) 및 외부 소스 라인(320R)은 셀 어레이 영역(CA) 내에만 형성되며, 상기 가드링 활성 영역(GRA)까지 연장되지 않는다. 상기 복수의 소스 라인(120)은 외부 소스 라인(320R)에 형성된 콘택(CT2)을 통해 별도의 소스 연결 라인(도시 생략)에 연결될 수 있으며, 콘택(CT2) 및 소스 연결 라인을 통해 주변 회로 영역(PC)에 형성된 트랜지스터(도시 생략)에 전기적으로 연결될 수 있다.
상기 소스 연결 라인은 상기 복수의 소스 라인(120)과 동일 평면상에 배치되지 않도록 상기 복수의 소스 라인(120)이 형성된 레벨과 다른 레벨에 형성될 수 있으며, 상기 콘택(CT2)은 기판(106) 상에서 Z 축 방향으로 연장되는 콘택 플러그에 의해 구현될 수 있다.
도 6a 및 도 6b에 예시한 바와 같이, 자기 메모리 소자(300)에서 복수의 소스 라인(120)에 연결되어 있는 복수의 메쉬 소스 라인(320M) 및 외부 소스 라인(320R)을 포함함으로써, 상기 복수의 소스 라인(120)이 각각 비교적 작은 두께로 형성되는 경우에도 소스 라인에서의 저항을 감소시킬 수 있다. 또한, 복수의 소스 라인(120)을 기판(106)의 상면(106T)보다 낮은 레벨에 형성함으로써, 복수의 베리드 콘택 플러그(140)의 높이를 낮추는 것이 가능하게 된다. 따라서, 고밀도로 형성되는 복수의 베리드 콘택 플러그(140)를 형성하는 데 있어서 공정 마진을 확보하기가 용이하다.
도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 메모리 소자(400)를 설명하기 위한 도면들로서, 도 7a는 상기 자기 메모리 소자(400)의 일부 구성을 도시한 평면도이고, 도 7b는 도 7a의 7A - 7A' 선 및 7B - 7B' 선 단면의 구성들 중 일부 구성만을 보여주는 단면도이다. 도 7a 및 도 7b에 있어서, 도 2 내지 도 6b에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 설명의 간략화를 위하여 이들의 상세한 설명은 생략한다.
도 7a 및 도 7b를 참조하면, 자기 메모리 소자(400)에서 셀 어레이 영역(CA)에 형성된 복수의 소스 라인(420)은 워드 라인(120)과 평행하게 연장된다. 단, 상기 복수의 소스 라인(420)은 각각 Y 축 방향을 따르는 일직선 상에서 서로 이격되어 배치된 제1 소스 라인 섹션(420A) 및 제2 소스 라인 섹션(420B)을 포함한다.
복수의 메쉬 소스 라인(420M)이 복수의 제1 소스 라인 섹션(420A) 및 복수의 제2 소스 라인 섹션(420B)에 각각 교차하도록 X 축 방향을 따라 연장되어 있다. 상기 복수의 메쉬 소스 라인(420M)은 복수의 제1 소스 라인 섹션(420A) 및 복수의 제2 소스 라인 섹션(420B)과 동일 평면상에 형성될 수 있다.
가드링 활성 영역(GRA)에 의해 포위되는 셀 어레이 영역(CA) 내에는 외부 소스 라인(420R)이 형성되어 있다. 상기 외부 소스 라인(420R)은 기판(106)의 상면보다 낮은 레벨에서 상기 가드링 활성 영역(GRA)의 길이 방향을 따라 연장되어 있다.
상기 외부 소스 라인(420R)은 서로 이격되어 배치된 제1 외부 소스 라인 섹션(420RA) 및 제2 외부 소스 라인 섹션(420RB)을 포함한다.
상기 복수의 제1 소스 라인 섹션(420A)은 복수의 메쉬 소스 라인(420M) 중에서 선택되는 일부의 메쉬 소스 라인(420M)을 통해 제1 외부 소스 라인 섹션(420RA) 및 제2 외부 소스 라인 섹션(420RB) 중 제1 외부 소스 라인 섹션(420RA)에만 연결되어 있다. 상기 복수의 제2 소스 라인 섹션(420B)은 복수의 메쉬 소스 라인(420M) 중에서 선택되는 다른 일부 메쉬 소스 라인(420M)을 통해 제1 외부 소스 라인 섹션(420RA) 및 제2 외부 소스 라인 섹션(420RB) 중 제2 외부 소스 라인 섹션(420RB)에만 연결되어 있다.
일부 실시예들에서, 복수의 메쉬 소스 라인(420M)은 각각 소정의 수의 비트 라인(160)을 한 단위로 하여 하나의 비트 라인 단위마다 1 개의 메쉬 소스 라인(420M)이 대응하도록 형성될 수 있다. 또한, 복수의 제1 소스 라인 섹션(420A)은 하나의 비트 라인 단위와 교차하여 연장되도록 형성될 수 있다. 이와 유사하게, 복수의 제2 소스 라인 섹션(420B)은 다른 하나의 비트 라인 단위와 교차하여 연장되도록 형성될 수 있다.
예를 들면, 하나의 비트 라인 단위는 8 개 또는 16 개의 비트 라인으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 7a에서, 상기 복수의 제1 소스 라인 섹션(420A)은 각각 하나의 메쉬 소스 라인(420M)과 하나의 제1 외부 소스 라인 섹션(420RA)에 의해 상호 연결되어 있고, 상기 복수의 제2 소스 라인 섹션(420B)은 각각 다른 하나의 메쉬 소스 라인(420M)과 다른 하나의 제2 외부 소스 라인 섹션(420RB)에 의해 상호 연결되어 있는 구성이 예시되어 있다. 그러나, 본 발명의 기술적 사상은 예시된 구성에 한정되는 것은 아니다.
일부 실시예들에서, 제1 외부 소스 라인 섹션(420RA), 제2 외부 소스 라인 섹션(420RB), 복수의 메쉬 소스 라인(420M), 복수의 제1 소스 라인 섹션(420A), 및 복수의 제2 소스 라인 섹션(420B)은 각각 동일 평면상에 형성될 수 있다.
상기 자기 메모리 소자(400)에서, 상기 복수의 제1 소스 라인 섹션(420A) 및 복수의 제2 소스 라인 섹션(420B)과, 상기 복수의 메쉬 소스 라인(420M)과, 상기 제1 외부 소스 라인 섹션(420RA) 및 제2 외부 소스 라인 섹션(420RB)은 셀 어레이 영역(CA) 내에만 형성되어 있으며, 상기 가드링 활성 영역(GRA)까지 연장되지 않는다. 상기 복수의 제1 소스 라인 섹션(420A)은 제1 외부 소스 라인 섹션(420RA)에 형성된 콘택(CT3)을 통해 별도의 소스 연결 라인(도시 생략)에 연결될 수 있으며, 콘택(CT3) 및 소스 연결 라인을 통해 주변 회로 영역(PC)에 형성된 트랜지스터(도시 생략)에 전기적으로 연결될 수 있다. 이와 유사하게, 상기 복수의 제2 소스 라인 섹션(420B)은 제2 외부 소스 라인 섹션(420RB)에 형성된 콘택(CT3)을 통해 별도의 소스 연결 라인(도시 생략)에 연결될 수 있으며, 콘택(CT3) 및 소스 연결 라인을 통해 주변 회로 영역(PC)에 형성된 트랜지스터(도시 생략)에 전기적으로 연결될 수 있다.
상기 소스 연결 라인은 상기 복수의 소스 라인(120)과 동일 평면상에 배치되지 않도록 상기 복수의 제1 소스 라인 섹션(420A) 및 복수의 제2 소스 라인 섹션(420B)이 형성된 레벨과 다른 레벨에 형성될 수 있으며, 상기 콘택(CT3)은 기판(106) 상에서 Z 축 방향으로 연장되는 콘택 플러그에 의해 구현될 수 있다.
도 7a 및 도 7b에 예시한 바와 같이, 자기 메모리 소자(400)에서 복수의 제1 소스 라인 섹션(420A) 및 복수의 제2 소스 라인 섹션(420B)에 연결되어 있는 복수의 메쉬 소스 라인(420M), 제1 외부 소스 라인 섹션(420RA), 및 제2 외부 소스 라인 섹션(420RB)을 포함함으로써, 상기 복수의 제1 소스 라인 섹션(420A) 및 복수의 제2 소스 라인 섹션(420B)이 각각 비교적 작은 두께로 형성되는 경우에도 소스 라인에서의 저항을 감소시킬 수 있다. 또한, 복수의 제1 소스 라인 섹션(420A) 및 복수의 제2 소스 라인 섹션(420B)을 기판(106)의 상면(106T)보다 낮은 레벨에 형성함으로써, 복수의 베리드 콘택 플러그(140)의 높이를 낮추는 것이 가능하게 된다. 따라서, 고밀도로 형성되는 복수의 베리드 콘택 플러그(140)를 형성하는 데 있어서, 공정 마진을 확보하기가 용이하다.
도 8a 및 도 8b 내지 도 19a 및 도 19b는 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 메모리 소자(500) (도 19a 및 도 19b 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 8a, 도 9a, ..., 및 도 19a에서는 자기 메모리 소자(500)의 셀 어레이 영역(CA) 및 주변 회로 영역(PA)과, 이들 사이의 가드링 활성 영역(GRA)에서의 주요 구성을 도시한다. 도 8b, 도 9b, ..., 및 도 19b는 각각 도 8a, 도 9a, ..., 및 도 19a의 A - A' 선, B - B' 선, 및 C - C' 선 단면도이다.
도 8a 내지 도 19b를 참조하여, 도 5a 및 도 5b에 예시한 자기 메모리 소자(200)와 유사하게 복수의 소스 라인(120)이 셀 어레이 영역(CA) 내에만 형성된 구성을 가지는 자기 메모리 소자(500)의 제조 방법에 대하여 설명한다. 도 8a 내지 도 19b에 있어서, 도 2 내지 도 5b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8a 및 도 8b를 참조하면, 기판(106)에 소자분리 트렌치(107)를 형성하고, 상기 소자분리 트렌치(107) 내에 소자분리막(102)을 형성한다. 상기 소자분리막(102)에 의해 기판(106)의 셀 어레이 영역(CA)에 복수의 활성 영역(104)이 정의되고, 상기 셀 어레이 영역(CA)의 주위에 가드링 활성 영역(GRA)이 정의된다.
상기 소자분리막(102)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 소자분리막(102)은 1 종류의 절연막으로 이루어지는 단일층, 또는 적어도 2 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수도 있다.
도 9a 및 도 9b를 참조하면, 포토리소그래피 공정을 이용하여 기판(106)상에 마스크 패턴(504)을 형성하고, 상기 마스크 패턴(504)을 식각 마스크로 이용하여 상기 기판(106)에 복수의 게이트 트렌치(108)를 형성한다.
일부 실시예들에서, 상기 마스크 패턴(504)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 복수의 게이트 트렌치(108)는 Y 축 방향을 따라 상호 평행하게 연장되며, 각각 복수의 활성 영역(104)을 가로지르는 라인 형상을 가질 수 있다. 일부 실시예들에서, 상기 복수의 게이트 트렌치(108)는 저면에 단차가 형성될 수 있다. 예를 들면, 상기 복수의 게이트 트렌치(108)는 Y 축 방향을 따라 연장됨에 따라 소자분리막(102) 및 활성 영역(104) 상에서 각각 서로 다른 레벨의 저면을 가지도록 형성됨으로써 상기 복수의 게이트 트렌치(108)의 저면에 단차가 형성될 수 있다. 이와 같이 저면에 단차가 형성된 복수의 게이트 트렌치(108)를 형성하기 위하여, 소자분리막(102) 및 기판(106)을 각각 별도의 식각 공정으로 식각하여, 소자분리막(102)의 식각 깊이와 기판(106)의 식각 깊이가 서로 다르게 되도록 할 수 있다.
상기 복수의 게이트 트렌치(108)가 형성된 결과물을 세정한 후, 상기 복수의 게이트 트렌치(108)의 내부에 복수의 게이트 유전막(109), 복수의 워드 라인(110), 및 복수의 매몰 절연막(112)을 차례로 형성한다.
일부 실시예들에서, 상기 복수의 워드 라인(110)을 형성한 후, 상기 워드 라인(110)의 양측에서 상기 기판(106)의 활성 영역(104)에 불순물 이온을 주입하여 복수의 활성 영역(104)의 상면에 각각 소스/드레인 영역을 형성할 수 있다. 다른 일부 실시예들에서, 상기 복수의 워드 라인(110)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다. 일부 실시예들에 있어서, 상기 복수의 활성 영역(104)의 상면에 각각 소스/드레인 영역을 형성하는 동안, 또는 그 전 또는 후에, 상기 가드링 활성 영역(GRA)에 불순물 이온을 주입할 수 있다.
상기 복수의 워드 라인(110) 각각의 상면(110T)은 기판(106)의 상면(106T)보다 낮은 레벨에 위치된다. 상기 복수의 워드 라인(110)의 저면은 요철 형상을 가지며, 복수의 활성 영역(116)에는 새들 핀 구조의 트랜지스터 (saddle FINFET)가 형성될 수 있다. 일부 실시예들에서, 상기 복수의 워드 라인(110)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 유전막(109)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 상기 게이트 유전막(109)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 상기 게이트 유전막(109)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 상기 게이트 유전막(109)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 이루어질 수 있다.
상기 매몰 절연막(112)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 10a 및 도 10b를 참조하면, 상기 매몰 절연막(112)이 형성된 결과물 상에 복수의 소스 라인(120) (도 12a 및 도 12b 참조)이 형성될 영역의 상면을 노출시키는 복수의 개구(512H)가 형성된 마스크 패턴(512)을 형성한다.
일부 실시예들에서, 상기 마스크 패턴(512)은 포토레지스트로 이루어질 수 있다.
도 11a 및 도 11b를 참조하면, 상기 마스크 패턴(512)을 식각 마스크로 이용하여 상기 복수의 개구(512H)를 통해 노출되는 활성 영역(104) 및 매몰 절연막(112)과 이들 사이에 개재된 게이트 유전막(109)을 식각하여, 상기 복수의 활성 영역(104) 중 일부인 제1 활성 영역(104A)의 상면을 노출시키는 복수의 소스 라인 홀(SLH)을 형성한다.
상기 복수의 소스 라인 홀(SLH)의 저면에서 노출되는 제1 활성 영역(104A)의 상면은 상기 복수의 워드 라인(110)의 상면(110T) 보다 더 높은 레벨에 위치된다. 상기 복수의 소스 라인 홀(SLH)과 그에 인접한 워드 라인(110)과의 사이에서 매몰 절연막(112)에 의해 충분한 절연 거리를 확보할 수 있도록 하기 위하여, 복수의 소스 라인 홀(SLH)의 저면이 그에 인접한 워드 라인(110)의 상면(110T)으로부터 충분한 절연 거리만큼 이격되도록 상기 복수의 소스 라인 홀(SLH)을 형성한다.
본 예에서는 상기 복수의 소스 라인 홀(SLH)의 측벽이 테이퍼진 형상을 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 복수의 소스 라인 홀(SLH)은 수직 측벽을 가지도록 형성될 수도 있다.
도 12a 및 도 12b를 참조하면, 상기 마스크 패턴(512)을 제거한 후, 상기 복수의 소스 라인 홀(SLH)을 통해 노출되는 복수의 제1 활성 영역(104A)의 상면에 각각 금속 실리사이드막(122)을 형성한다. 그 후, 상기 복수의 소스 라인 홀(SLH) 내에서 상기 금속 실리사이드막(122)에 연결되는 복수의 소스 라인(120)을 형성한다.
일부 실시예들에서, 상기 금속 실리사이드막(122)은 코발트 실리사이드 또는 티타늄 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 소스 라인(120)은 금속, 도전성 금속 질화물, 또는 금속-반도체 화합물을 포함할 수 있다. 예를 들면, 상기 복수의 소스 라인(120)은 TiN 또는 WN으로 이루어지는 배리어막과, W으로 이루어지는 금속막을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 복수의 소스 라인(120)이 형성되는 동안 상기 복수의 소스 라인(120) 주위에 남아 있는 매몰 절연막(112) 및 마스크 패턴(504)의 일부가 소모될 수 있으며, 이에 따라 상기 복수의 소스 라인(120)이 형성된 후 상기 매몰 절연막(112) 및 마스크 패턴(504)의 두께가 낮아질 수 있다.
상기 설명에서는 상기 마스크 패턴(512) (도 11a 및 도 11b 참조)을 제거한 후 상기 복수의 금속 실리사이드막(122) 및 복수의 소스 라인(120)을 형성하는 것으로 설명하였으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 마스크 패턴(512)은 상기 복수의 금속 실리사이드막(122) 및 복수의 소스 라인(120)이 형성된 후 제거될 수도 있다.
도 13a 및 도 13b를 참조하면, 상기 복수의 소스 라인(120)이 형성된 결과물상에 상기 복수의 소스 라인 홀(SLH) (도 12a 및 도 12b 참조)중 복수의 소스 라인(120) 위에 남아 있는 공간을 채우는 매립 절연막(522)을 형성한 후, 상기 매립 절연막(522) 위에 평탄화된 제2 절연막(134)을 형성한다.
일부 실시예들에서, 상기 매몰 절연막(112) 중 상기 기판(106)의 상면(106T) 위에 잔류하는 부분과, 상기 기판(106) 상에 남아 있는 마스크 패턴(504)과, 상기 매립 절연막(522) 중 적어도 일부는 도 3에 예시한 제1 절연막(132)에 대응할 수 있다.
상기 매립 절연막(522) 및 제2 절연막(134)은 각각 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 매립 절연막(522)은 질화막으로 이루어지고, 상기 제2 절연막(134)은 산화막으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 매립 절연막(522)은 상기 매몰 절연막(112)의 구성 물질과 동일한 물질로 이루어질 수 있다.
일부 실시예들에서, 상기 제2 절연막(134)은 주변 회로 영역(PC)에서 주변회로용 게이트 전극(도시 생략)을 형성한 후 상기 주변회로용 게이트 전극을 덮는 층간절연막과 동시에 형성될 수 있다.
도 14a 및 도 14b를 참조하면, 마스크 패턴(도시 생략)을 이용하여 상기 제2 절연막(134)을 일부 식각하고, 그 결과 노출되는 매립 절연막(522), 매몰 절연막(112), 및 마스크 패턴(504)을 구성하는 절연막들을 차례로 식각하여, 복수의 활성 영역(104) 중 제2 활성 영역(104B)의 상면을 노출시키는 복수의 콘택홀(134H)을 형성한다.
그 후, 상기 복수의 콘택홀(134H)을 통해 노출되는 복수의 제2 활성 영역(104B)의 상면에 각각 금속 실리사이드막(128)을 형성한다. 그 후, 복수의 콘택홀(134H) 내에서 상기 금속 실리사이드막(128)을 덮으면서 상기 복수의 콘택홀(134H)을 채우는 콘택 패드용 도전층을 형성한 후, 상기 콘택 패드용 도전층을 에치백하여, 상기 복수의 콘택홀(134H) 내에서 상기 금속 실리사이드막(128)을 통해 제2 활성 영역(104B)에 연결되는 복수의 콘택 패드(130)를 형성한다. 일부 실시예들에서, 상기 복수의 콘택 패드(130)에서의 저항을 낮추기 위하여 이온주입 공정을 통해 상기 복수의 콘택 패드(130)에 불순물을 주입하는 공정을 수행할 수 있다.
일부 실시예들에서, 복수의 금속 실리사이드막(128)은 코발트 실리사이드 또는 티타늄 실리사이드로 이루어지고, 상기 복수의 콘택 패드(130)는 도핑된 폴리실리콘으로 이루어질 수 있으나, 본 발명의 기술적 사상에 의하면 상기 복수의 금속 실리사이드막(128) 및 복수의 콘택 패드(130)의 구성 물질은 상기 예시된 바에 한정되는 것은 아니다.
상기 복수의 콘택 패드(130)의 높이(130H)는 상기 콘택 패드용 도전층이 에치백에 의해 제거되는 양 또는 깊이에 의해 제어될 수 있다. 상기 복수의 콘택 패드(130)의 높이(130H)를 크게 할수록 후속 공정에서 형성되는 베리드 콘택 플러그(140) (도 16a 및 도 16b 참조)를 형성하기 위한 콘택홀의 식각 깊이를 줄이고 베리드 콘택 플러그(140)의 높이를 줄일 수 있다. 따라서, 상기 콘택홀 형성을 위한 식각 공정 및 상기 베리드 콘택 플러그(140)를 형성하기 위한 퇴적 공정시 공정 마진을 확보하는 데 유리해질 수 있다.
도 15a 및 도 15b를 참조하면, 복수의 콘택 패드(130)가 형성된 결과물상에 제3 절연막(142)을 형성한다.
상기 제3 절연막(142)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 16a 및 도 16b를 참조하면, 상기 제3 절연막(142)을 일부 식각하여, 상기 복수의 콘택 패드(130)를 노출시키는 복수의 콘택홀(142H)을 형성한다.
그 후, 상기 복수의 콘택홀(142H) 내부를 채우는 복수의 베리드 콘택 플러그(140)를 형성한다. 상기 복수의 베리드 콘택 플러그(140)를 형성하기 위하여, 상기 복수의 콘택홀(142H) 내부를 채우는 도전층을 형성한 후, 에치백 또는 CMP (chemical mechanical polishing) 공정에 의해 상기 도전층 중 복수의 콘택홀(142H) 외부에 있는 부분을 제거하는 공정을 이용할 수 있다.
일부 실시예들에서, 상기 복수의 베리드 콘택 플러그(140)는 금속, 도전성 금속 질화물, 금속-반도체 화합물, 및 도핑된 폴리실리콘 중 적어도 하나의 물질로 이루어질 수 있다.
도 17a 및 도 17b를 참조하면, 상기 제3 절연막(142) 상에, 상기 복수의 베리드 콘택 플러그(140)에 각각 연결되는 복수의 가변 저항 구조체(150)를 형성한다.
일부 실시예들에서, 상기 복수의 가변 저항 구조체(150)는 도 4를 참조하여 설명한 구조를 가지도록 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 상기 복수의 가변 저항 구조체(150)를 덮는 제4 절연막(152)을 형성하고, 상기 제4 절연막(152)을 일부 제거하여 상기 복수의 가변 저항 구조체(150)의 전극, 예를 들면 도 4에 예시한 상부 전극(155)을 노출시키는 복수의 콘택홀(152H)을 형성한 후, 상기 복수의 콘택홀(152H)을 채우는 복수의 콘택 플러그(159)를 형성한다.
일부 실시예들에서, 상기 복수의 콘택 플러그(159)는 금속, 도전성 금속 질화물, 금속-반도체 화합물, 및 도핑된 폴리실리콘 중 적어도 하나의 물질로 이루어질 수 있다.
도 19a 및 도 19b를 참조하면, 상기 제4 절연막(152) 위에 복수의 비트 라인(160)을 형성하여 자기 메모리 소자(500)를 형성한다. 상기 복수의 비트 라인(160)은 상기 복수의 콘택 플러그(159)를 통해 상기 복수의 가변 저항 구조체(150)에 연결된다.
도 20a 내지 도 20d는 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 메모리 소자(600) (도 20d 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 20a 내지 도 20d를 참조하여, 도 6a 및 도 6b에 예시한 자기 메모리 소자(300) 또는 도 7a 및 도 7b에 예시한 자기 메모리 소자(400)에서 셀 어레이 영역(CA)에 복수의 소스 라인(120 또는 420)과, 외부 소스 라인(320R 또는 420R)이 형성된 구성과 유사하게, 복수의 소스 라인(120)에 연결되는 외부 소스 라인(620R)이 형성되어 있는 자기 메모리 소자(600) (도 20d 참조)의 제조 방법에 대하여 설명한다.
도 20a 내지 도 20d에는 각각 도 8a, 도 9a, ..., 및 도 19a의 A - A' 선, B - B' 선, 및 C - C' 선 단면 중 대응하는 부분들의 단면 구성을 도시하였다. 도 20a 내지 도 20d에 있어서, 도 2 내지 도 19b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 20a를 참조하면, 도 8a 내지 도 10b를 참조하여 설명한 바와 같은 일련의 공정들을 수행한다. 단, 본 예에서는 도 10a 및 도 10b에 예시한 마스크 패턴(512) 대신, 셀 어레이 영역(CA) 내에서 가드링 활성 영역(GRA)에 인접한 소자분리막(102) 상부에도 콘택홀(612H)이 형성되어 있는 마스크 패턴(612)을 형성한다.
상기 마스크 패턴(612)에 대한 보다 상세한 사항은 도 10a 및 도 10b를 참조하여 마스크 패턴(512)에 대하여 설명한 바와 대체로 동일하다.
도 20b를 참조하면, 도 11a 및 도 11b를 참조하여 설명한 바와 유사하게, 마스크 패턴(612)을 식각 마스크로 이용하여 상기 복수의 개구(612H) (도 20a 참조)를 통해 매몰 절연막(112), 마스크 패턴(504), 게이트 유전막(109), 활성 영역(104), 및 소자분리막(102)을 식각하여, 복수의 활성 영역(104) 중 일부인 제1 활성 영역(104A)을 노출시키는 복수의 소스 라인 홀(SLH)과, 소자분리막(102)을 노출시키는 외부 소스 라인 홀(HR)을 형성한다.
도 20c를 참조하면, 도 12a 및 도 12b를 참조하여 설명한 바와 유사하게, 셀 어레이 영역에서 복수의 소스 라인 홀(SLH)을 통해 노출되는 복수의 제1 활성 영역(104A)의 상면에 각각 금속 실리사이드막(122)을 형성한 후, 복수의 소스 라인 홀(SLH) 내에서 상기 금속 실리사이드막(122)에 연결되는 복수의 소스 라인(120)을 형성한다.
상기 복수의 소스 라인(120)을 형성하는 동안 소자분리막(102) 위에 외부 소스 라인(620R)이 동시에 형성될 수 있다.
도 20d를 참조하면, 도 13a 내지 도 19b를 참조하여 설명한 바와 같은 공정들을 수행하여 자기 메모리 소자(600)를 형성한다.
상술한 바와 같은 본 발명의 기술적 사상에 의한 일시예들에 따른 자기 메모리 소자는 다양한 형태들의 반도체 패키지로 구현될 수 있다. 예를 들면, 본 발명의 기술적 사상에 의한 일시예들에 따른 자기 메모리 소자는 PoP (Package on Package), BGAs (Ball grid arrays), CSPs (Chip scale packages), PLCC (Plastic Leaded Chip Carrier), PDIP (Plastic Dual In-Line Package), COB (Chip On Board), CERDIP (Ceramic Dual In-Line Package), MQFP (Metric Plastic Quad Flatpack Package), TQFP (Thin Quad Flat Package), SOIC (Small-Outline integrated circuit), SSOP (Shrink Small Outline Package), TSOP (Thin Small Outline Package), TQFP (Thin Quad Flat Pack), SIP (System In Package), MCP (Multi Chip Package), WFP (Wafer-level Fabricated Package), WSP (Wafer-Level Processed Stack Package) 등의 방식으로 패키징될 수 있다.
도 21은 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 메모리 소자를 포함하는 전자 시스템(700)의 블록도이다.
도 21을 참조하면, 전자 시스템(700)은 입력 장치(710), 출력 장치(720), 프로세서(730), 및 메모리 장치(740)를 구비한다. 일부 실시예들에서, 메모리 장치(740)는 불휘발성 메모리 셀을 포함하는 셀 어레이와, 읽기/쓰기 등의 동작을 위한 주변 회로를 포함할 수 있다. 다른 일부 실시예들에서, 상기 메모리 장치(740)는 불휘발성 메모리 장치 및 메모리 콘트롤러를 포함할 수 있다.
상기 메모리 장치(740)에 포함되는 메모리(742)는 도 2 내지 도 20d를 참조하여 설명한 본 발명의 실시예들에 따른 자기 메모리 소자(100, 200, 300, 400, 500) 중 적어도 하나를 포함할 수 있다.
상기 프로세서(730)는 인터페이스를 통해 입력 장치(710), 출력 장치(720), 및 메모리 장치(740)에 각각 연결되어 전체적인 동작을 제어할 수 있다.
도 22는 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 메모리 소자를 포함하는 정보 처리 시스템(800)의 블록도이다.
도 22를 참조하면, 정보 처리 시스템(800)은 버스(802)에 전기적으로 연결되는 불휘발성 메모리 시스템(810), 모뎀(820), 중앙 처리 장치(830), RAM(840), 및 유저 인터페이스(850)를 구비한다.
상기 불휘발성 메모리 시스템(810)은 메모리(812)와, 메모리 콘트롤러(814)를 포함할 수 있다. 불휘발성 메모리 시스템(810)에는 중앙 처리 장치(830)에 의해 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다.
상기 불휘발성 메모리 시스템(810)은 MRAM, PRAM, RRAM, FRAM 등의 불휘발성 메모리를 포함할 수 있다. 상기 메모리(812) 및 RAM(840) 중 적어도 하나는 도 2 내지 도 20d를 참조하여 설명한 본 발명의 실시예들에 따른 자기 메모리 소자(100, 200, 300, 400, 500) 중 적어도 하나를 포함할 수 있다.
상기 정보 처리 시스템(800)은 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player), 메모리 카드 (memory card), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 23은 본 발명의 기술적 사상에 의한 자기 메모리 소자를 포함하는 메모리 카드(900)이다.
메모리 카드(900)는 기억 장치(910) 및 메모리 제어기(920)를 포함한다.
기억 장치(910)는 데이터를 저장할 수 있다. 일부 실시예들에서, 상기 기억 장치(910)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 불휘발성 특성을 가질 수 있다. 기억 장치(910)는 도 2 내지 도 20d를 참조하여 설명한 본 발명의 실시예들에 따른 자기 메모리 소자(100, 200, 300, 400, 500) 중 적어도 하나를 포함할 수 있다.
메모리 제어기(920)는 호스트(930)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(910)에 저장된 데이터를 읽거나, 기억 장치(910)의 데이터를 저장할 수 있다. 메모리 제어기(920)는 도 2 내지 도 20d를 참조하여 설명한 본 발명의 실시예들에 따른 자기 메모리 소자(100, 200, 300, 400, 500) 중 적어도 하나를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 200, 300, 400, 500: 자기 메모리 소자, 110: 워드 라인, 120: 소스 라인, 150: 가변 저항 구조체, 160: 비트 라인, 320M: 메쉬 소스 라인, 320R: 외부 소스 라인.

Claims (10)

  1. 제1 방향을 따라 상호 평행하게 연장되는 복수의 활성 영역이 정의된 기판과,
    상기 복수의 활성 영역 위에서 상기 제1 방향에 교차하는 제2 방향을 따라 연장되는 복수의 워드 라인과,
    상기 기판의 상면보다 낮은 레벨에서 상기 복수의 활성 영역 중에서 선택되는 복수의 제1 활성 영역에 연결되고 상기 제2 방향을 따라 연장되는 적어도 하나의 소스 라인과,
    상기 복수의 활성 영역 중에서 선택되는 복수의 제2 활성 영역에 연결되는 복수의 콘택 패드와,
    상기 복수의 콘택 패드를 통해 상기 복수의 제2 활성 영역에 연결되고 육각 배열 구조 (hexagonal array structure)로 배열된 복수의 베리드 콘택 플러그와,
    상기 복수의 베리드 콘택 플러그 및 상기 복수의 콘택 패드를 통해 상기 복수의 제2 활성 영역에 연결되고 육각 배열 구조로 배열된 복수의 가변 저항 구조체를 포함하는 것을 특징으로 하는 자기 메모리 소자.
  2. 제1항에 있어서,
    상기 적어도 하나의 소스 라인은 상기 복수의 워드 라인이 위치되는 제1 레벨과, 상기 복수의 콘택 패드가 위치되는 제2 레벨과의 사이의 제3 레벨상에 연장되어 있는 것을 특징으로 하는 자기 메모리 소자.
  3. 제1항에 있어서,
    상기 복수의 콘택 패드는 상기 기판의 상면에 접해 있는 것을 특징으로 하는 자기 메모리 소자.
  4. 제1항에 있어서,
    상기 복수의 가변 저항 구조체는 각각 상기 복수의 베리드 콘택 플러그 중 대응하는 하나의 베리드 콘택 플러그와 수직으로 오버랩되는 위치에 배치되는 것을 특징으로 하는 자기 메모리 소자.
  5. 제1항에 있어서,
    상기 복수의 베리드 콘택 플러그에서, 상기 복수의 콘택 패드들 중 상기 제1 방향을 따라 배치되는 일련의 콘택 패드들 상에 형성되는 일련의 베리드 콘택 플러그들은 상기 제1 방향을 따라 일직선상에서 배열되고, 상기 복수의 콘택 패드들 중 상기 제2 방향을 따라 배치되는 일련의 콘택 패드들 상에 형성되는 일련의 베리드 콘택 플러그들은 서로 어긋나게 지그재그 형으로 배열되어 있는 것을 특징으로 하는 자기 메모리 소자.
  6. 제1항에 있어서,
    상기 복수의 워드 라인은 한 쌍의 워드 라인과 1 개의 고립 워드 라인이 교대로 반복적으로 배치되는 구조를 가지고,
    상기 복수의 활성 영역 중 상기 복수의 제1 활성 영역의 상면은 상기 한 쌍의 워드 라인 사이에서 기판의 상면보다 낮은 제1 레벨상에 위치되고,
    상기 복수의 활성 영역 중 상기 복수의 제2 활성 영역의 상면은 상기 고립 워드 라인을 사이에 두고 그 양측에서 제1 레벨보다 높은 제2 레벨상에 위치되는 것을 특징으로 하는 자기 메모리 소자.
  7. 제6항에 있어서,
    상기 복수의 제1 활성 영역의 상면에 상기 적어도 하나의 소스 라인이 접해 있고,
    상기 복수의 제2 활성 영역의 상면에 상기 복수의 콘택 패드가 접해 있는 것을 특징으로 하는 자기 메모리 소자.
  8. 제1항에 있어서,
    상기 적어도 하나의 소스 라인은 상호 평행한 복수의 소스 라인을 포함하고,
    상기 복수의 소스 라인 중 적어도 일부는 상호 연결되어 있는 것을 특징으로 하는 자기 메모리 소자.
  9. 제1 방향을 따라 상호 평행하게 연장되는 복수의 활성 영역이 정의된 셀 어레이 영역과, 상기 셀 어레이 영역의 주위에서 상기 셀 어레이 영역을 포위하는 가드링 (guard ring) 활성 영역을 포함하는 기판과,
    상기 셀 어레이 영역에서 상기 복수의 활성 영역에 교차하는 방향으로 상호 평행하게 연장되는 복수의 워드 라인과,
    상기 셀 어레이 영역에서 상기 기판의 상면보다 낮은 레벨에 형성되고 상기 복수의 활성 영역 중에서 선택되는 복수의 제1 활성 영역에 접해 있는 복수의 소스 라인과,
    상기 가드링 활성 영역에 의해 포위되는 상기 셀 어레이 영역에서 상기 복수의 소스 라인 중 적어도 일부에 연결되어 있는 외부 소스 라인과,
    상기 복수의 활성 영역 중에서 선택되는 복수의 제2 활성 영역에 연결되고 육각 배열 구조 (hexagonal array structure)로 배열된 복수의 베리드 콘택 플러그와,
    상기 복수의 베리드 콘택 플러그를 통해 상기 복수의 제2 활성 영역에 연결되고 육각 배열 구조로 배열된 복수의 가변 저항 구조체를 포함하는 것을 특징으로 하는 자기 메모리 소자.
  10. 제9항에 있어서,
    상기 외부 소스 라인은 상기 가드링 활성 영역의 길이 방향을 따라 연속적으로 연장되는 폐루프 (closed loop) 형상을 가지는 것을 특징으로 하는 자기 메모리 소자.
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