KR101218097B1 - 반도체 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 고집적화된 반도체 메모리 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판에 형성되어 활성영역을 정의하는 소자분리막; 상기 기판에 형성되어 상기 활성영역 일부를 활성필라로 정의하는 트렌치; 상기 트렌치 내부에 형성된 워드라인; 상기 트렌치 아래 기판에 형성되어 상기 워드라인과 교차하는 서브소스라인; 상기 기판상에 형성되어 상기 서브소스라인과 연결되고, 상기 워드라인과 교차하는 메인소스라인; 상기 활성필라 상에 형성된 가변저항패턴; 및 상기 가변저항패턴에 접하고, 상기 워드라인과 교차하는 비트라인을 포함하는 반도체 메모리 장치를 제공한다.
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 고집적화에 적합한 셀구조를 갖는 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
최근 디램(DRAM)과 플래쉬메모리(Flash memory)를 대체할 수 있는 차세대 메모리 장치로 ReRAM(Resistive Random Access Memory)과 같이 저항변화를 이용한 반도체 장치에 대한 연구가 활발하게 진행되고 있다. 저항변화를 이용한 반도체 메모리 장치는 스위칭소자와 가변저항소자로 구성되며, 이들은 연결하는 워드라인(Word Line), 비트라인(Bit Line) 및 소스라인(Source Line)을 구비한다.
종래기술에 따른 반도체 메모리 장치에서 스위칭소자로 소스 및 드레인영역이 동일 평면상에 위치하는 평면 트랜지스터(planar transistor)를 사용하는데, 이 경우 각각의 평면 트랜지스터에 비트라인 및 소스라인이 모두 연결되어야 하기 때문에 셀 크기를 6F2 이하로 줄일 수가 없다. 즉, 반도체 메모리 장치의 집적도를 증가시키는데 한계가 있기 때문에 메모리 제품에 대한 가격 경쟁력을 확보하기 어렵다.
또한, 소스라인이 워드라인과는 평행하고, 비트라인과는 교차하도록 배치되는 경우(소스라인//워드라인⊥비트라인), 어느 하나의 워드라인에 연결된 모든 셀들이 하나의 소스라인을 통해 신호가 전달되어야 하기 때문에 전압강하 및 배선 신뢰성에 문제가 발생하게 된다. 즉, 반도체 메모리 장치의 동작특성이 열화되는 문제점이 발생한다.
이를 해결하기 위해서는 소스라인과 비트라인이 평행하게 배치되고, 워드라인과 교차하도록 배치되는 구조(소스라인//비트라인⊥워드라인)가 바람직하나, 이 경우에는 셀 크기가 증가하고, 제한된 셀 구조내에 라인들을 배치하기 위하여 반도체 메모리 장치의 구조가 복잡해져서 상용화를 어렵게 한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 고집적화된 반도체 메모리 장치 및 그 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판에 형성되어 활성영역을 정의하는 소자분리막; 상기 기판에 형성되어 상기 활성영역 일부를 활성필라로 정의하는 트렌치; 상기 트렌치 내부에 형성된 워드라인; 상기 트렌치 아래 기판에 형성되어 상기 워드라인과 교차하는 서브소스라인; 상기 기판상에 형성되어 상기 서브소스라인과 연결되고, 상기 워드라인과 교차하는 메인소스라인; 상기 활성필라 상에 형성된 가변저항패턴; 및 상기 가변저항패턴에 접하고, 상기 워드라인과 교차하는 비트라인을 포함하는 반도체 메모리 장치를 제공한다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판에 활성필라를 정의하는 소자분리막 및 트렌치를 형성하는 단계; 상기 트렌치 아래 기판에 서브소스라인을 형성하는 단계; 상기 트렌치 내부에 상기 서브소스라인과 교차하는 워드라인을 형성하는 단계; 상기 기판상에 상기 서브소스라인과 연결되고, 상기 워드라인과 교차하는 메인소스라인을 형성하는 단계; 상기 활성필라 상에 가변저항패턴을 형성하는 단계; 및 상기 워드라인과 교차하고, 상기 가변저항패턴과 접하는 비트라인을 형성하는 단계를 포함하는 반도체 메모리 장치 제조방법을 제공한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 스위칭소자로 활성필라 및 활성필라 양측벽에 형성된 워드라인(또는 게이트전극)을 포함한 수직형 트랜지스터를 구비함으로써, 4F2 셀 크기를 갖는 반도체 메모리 장치를 구현할 수 있는 효과가 있다. 또한, 수직형 트랜지스터를 구비함으로써, 단채널효과에 기인한 반도체 메모리 장치의 동작특성 열화를 방지할 수 있으며, 반도체 메모리 장치의 구동속도를 증가시키고, 소비전력을 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 서브 및 메인소스라인이 비트라인과 평행하고, 워드라인과 교차하는 구조를 갖더라도, 워드라인이 기판에 매립되고 서브 및 메인소스라인을 구비함으로써, 반도체 메모리 장치의 구조를 단순화시킴과 동시에 제조공정에 대한 난이도를 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 기판에 형성된 서브소스라인과 기판상에 형성된 메인소스라인을 구비함으로써, 어느 하나의 워드라인에 연결된 모든 셀들이 하나의 소스라인을 통해 신호를 전달받음으로서 발생하는 전압강하 및 배선 신뢰성 저하에 기인한 반도체 메모리 장치의 동작특성 열화를 방지할 수 있는 효과가 있다.
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 반도체 메모리 장치를 도시한 도면.
도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 반도체 메모리 장치를 도시한 도면.
도 3 내지 도 9는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 제조방법을 도시한 도면.
도 10a 내지 도 10d는 본 발명의 반도체 메모리 장치에 적용할 수 있는 가변저항패턴을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 반도체 메모리 장치를 도시한 도면.
도 3 내지 도 9는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 제조방법을 도시한 도면.
도 10a 내지 도 10d는 본 발명의 반도체 메모리 장치에 적용할 수 있는 가변저항패턴을 도시한 단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
구체적으로, 후술할 본 발명은 6F2 이하의 셀 크기 구체적으로, 4F2 셀 크기를 갖는 고집적화된 반도체 메모리 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명은 스위칭소자로 채널이 상하로 형성되는 수직형 트랜지스터를 채용하고, 소스라인과 비트라인이 평행하게 배치되며, 워드라인과 교차하도록 배치되는 구조(소스라인//비트라인⊥워드라인)를 갖는 반도체 메모리 장치 및 그 제조방법을 제공한다.
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 반도체 메모리 장치를 도시한 도면으로, 도 1a는 평면도, 도 1b 내지 도 1d는 각각 도 1a에 도시된 A-A'절취선, B-B'절취선 및 C-C'절취선을 따라 도시한 단면도, 도 1e는 회로도이다.
도 1a 내지 도 1e에 도시된 바와 같이, 본 발명의 제1실시예에 따른 반도체 메모리 장치는 기판(11)에 형성되어 활성영역(13)을 정의하는 소자분리막(12), 기판(11)에 형성되어 활성필라(13B)를 정의하는 트렌치(14), 트렌치(14) 양측벽에 형성된 게이트전극(19), 게이트전극(19) 아래 기판(11)에 형성되어 게이트전극(19)과 교차하는 서브소스라인(16), 기판(11)상에 형성되어 게이트전극(19)과 교차하는 메인소스라인(21), 활성필라(13B) 상에 형성된 가변저항패턴(26) 및 가변저항패턴(26)에 접하고, 게이트전극(19)과 교차하는 비트라인(29)을 포함한다.
소자분리막(12)은 STI(Shallow Trench Isolation)공정을 통해 형성된 것일 수 있으며, 제1방향으로 연장된 라인타입의 활성영역(13)을 정의한다. 이때, 소자분리막(12)은 활성영역(13)의 일측 또는 타측 끝단에 연결된 활성탭(active tap, 13A)을 더 정의할 수 있다. 활성탭(13A)은 서브소스라인(16)과 메인소스라인(21)을 전기적으로 연결하는 제2불순물영역(17)이 형성될 공간을 제공하기 위한 것으로, 활성영역(13)으로부터 제2방향으로 돌출되어 메인소스라인(21)과 중첩되는 구조를 가질 수 있다.
트렌치(14)는 활성영역(13)과 소자분리막(12)을 동시에 가로지르고, 제2방향으로 연장된 라인패턴일 수 있다. 이때, 트렌치(14) 및 소자분리막(13)에 의하여 활성영역(13) 일부가 활성필라(13B)로 정의된다. 기판(11) 상부면을 기준으로 트렌치(14)의 깊이는 소자분리막(12)의 깊이보다 작은 것이 바람직하며, 트렌치(14)의 깊이에 따라 스위칭소자인 수직형 트랜지스터의 채널길이가 결정된다.
트렌치(14) 측벽에 형성된 게이트전극(19)은 제2방향으로 연장된 라인패턴일 수 있다. 이때, 트렌치(14) 표면상에는 게이트절연막(18)이 형성되어 있으며, 게이트전극(19)이 형성된 트렌치(14) 내부에는 실링막(20)이 매립되어 있다. 실링막(20)은 게이트전극(19)을 보호함과 동시에 인접한 게이트전극(19) 사이를 전기적으로 분리시키는 역할을 수행하는 것으로, 절연막을 포함한다.
활성필라(13B)의 표면에는 접합영역(junction region)으로 작용하는 제1불순물영역(15)이 형성되어 있으며, 게이트전극(19)은 제1불순물영역(15)과 일부 중첩되도록 게이트전극(19) 상부면이 기판(11) 상부면보다 낮은 것이 바람직하다. 이는 기판(11)상에 형성되는 구조물과 게이트전극(19) 사이를 보다 효과적으로 절연시킴과 동시에 접합영역으로 작용하는 제1불순물영역(15)과 게이트전극(19) 사이의 중첩면적을 최소화시켜 이들 사이에서 누설전류(leakage current)가 발생하는 것을 억제하기 위함이다. 게이트전극(19)은 실리콘막 또는 금속성막으로 이루어진 단일막, 또는 실리콘막과 금속성막이 적층된 적층막일 수 있다. 참고로, 금속성막은 금속막, 금속산화막, 금속질화막, 금속실리사이드막을 포함한다.
제1방향으로 활성필라(13B)를 양측벽에 형성된 두 개의 게이트전극(19)이 하나의 워드라인(WL)으로 작용한다. 따라서, 워드라인(WL)은 제2방향으로 연장된 라인패턴으로 동일선상에 배치된 각 활성필라(13B)의 양측벽을 감싸는 구조를 갖는다. 즉, 트렌치(14)의 일측 측벽에 형성된 게이트전극(19)과 타측 측벽에 형성된 게이트전극(19)은 서로 다른 워드라인(WL)으로 작용한다.
서브소스라인(16)은 기판(11)에 불순물을 이온주입하여 형성된 불순물영역을 포함하며, 활성필라(13B) 아래를 가로지르는 서브소스라인(16)은 접합영역으로도 작용한다. 서브소스라인(16)은 제1방향으로 연장된 라인형태를 갖는다. 따라서, 서브소스라인(16)은 게이트전극(19) 즉, 워드라인(WL)과 교차한다. 제2방향으로 인접한 서브소스라인(16) 사이는 소자분리막(12)에 의하여 절연된다. 서브소스라인(16)은 4F2 셀 크기를 갖는 반도체 메모리 장치를 제공함과 동시에 소스라인(서브소스라인 + 메인소스라인)의 전압강하 및 배선 신뢰성의 저하를 방지하는 역할을 수행한다. 이를 위해, 서브소스라인(16)은 메트(mat)별로 배치할 수 있다.
메인소스라인(21)은 금속성막을 포함하며, 서브소스라인(16)보다 낮은 저항을 갖도록 구성하여 소스라인의 전체 저항을 감소시키는 역할을 수행한다. 이를 통해, 소스라인의 전압강하 및 배선 신뢰성 저하를 보다 효과적으로 방지할 수 있다. 메인소스라인(21)은 서브소스라인(16)과 평행한 제1방향으로 연장된 라인패턴이며, 서브소스라인(16)보다 낮은 저항을 갖기 때문에 뱅크(bank)단위별로 배치할 수 있다. 즉, 메인소스라인(21)은 활성탭(13A)에 형성된 제1 및 제2불순물영역(15, 17)을 통해 다수의 서브소스라인(16)과 연결된 구조를 가질 수 있다. 메인소스라인(21)과 제1불순물영역(15) 사이에는 이들 사이의 콘택저항을 감소시키기 위한 오믹콘택층(미도시)이 삽입될 수 있다. 일례로, 오믹콘택층은 금속실리사이드막을 포함할 수 있다.
기판(11) 전면에는 메인소스라인(21)을 덮는 제1층간절연막(23)이 형성되어 있고, 가변저항패턴(26)은 제1층간절연막(23) 상에 형성되어 있다. 가변저항패턴(26)과 활성필라(13B) 구체적으로, 제1불순물영역(15)과 제1층간절연막(23)을 관통하는 콘택플러그(25)에 의하여 서로 연결된다. 제1불순물영역(15)과 콘택플러그(25) 사이 및 콘택플러그(25)와 가변저항패턴(26) 사이에는 이들 사이의 콘택저항을 감소시키기 위한 오믹콘택층(미도시)이 삽입될 수 있다. 일례로, 오믹콘택층은 금속실리사이드막을 포함할 수 있다.
가변저항패턴(26)은 외부에서 인가되는 바이어스에 의하여 적어도 두 저항상태 사이를 스위칭할 수 있는 패턴을 의미한다. 본 발명의 일실시예에 적용할 수 있는 가변저항패턴(26)에 대해서는 도 10a 내지 도 10d를 참조하여 자세히 설명하기로 한다.
제1층간절연막(23) 상에는 가변저항패턴(26) 사이를 매립하는 제2층간절연막(28)이 형성되어 있고, 제2층간절연막(28) 상에는 가변저항패턴(26)과 접하는 비트라인(29)이 형성되어 있다. 비트라인(29)은 금속성막을 포함하며, 제1방향으로 연장된 라인패턴일 수 있다. 그리고, 비트라인(29)과 가변저항패턴(26) 사이에는 이들 사이의 콘택저항을 감소시키기 위한 오믹콘택층(미도시)이 삽입될 수 있다. 일례로, 오믹콘택층은 금속실리사이드막을 포함할 수 있다.
상술한 구조를 갖는 본 발명의 반도체 메모리 장치는 활성필라(13B), 활성필라(13B) 양측벽에 형성된 게이트전극(19), 활성필라(13B) 표면에 형성된 제1불순물영역(15) 및 활성필라(13B) 아래 기판(11)에 형성된 서브소스라인(16)으로 이루어진 수직형 트랜지스터를 구비함으로써, 6F2 이하의 셀 크기 구체적으로, 4F2 셀 크기를 갖는 반도체 메모리 장치를 제공할 수 있다. 또한, 서브 및 메인소스라인(16, 21)이 비트라인(29)과 평행하고, 워드라인(WL)과 교차하는 구조를 갖더라도 워드라인(WL)이 기판(11)에 매립되고 서브 및 메인소스라인(16, 21)을 구비함으로써, 반도체 메모리 장치의 구조를 단순화시킴과 동시에 제조공정에 대한 난이도를 감소시킬 수 있다. 이를 통해, 본 발명은 반도체 메모리 장치의 집적도를 증가시킬 수 있으며, 생산원가를 감소시켜 가격경쟁력을 확보할 수 있다. 아울러, 수직형 트랜지스터를 구비함으로써, 단채널효과(Short Channel Effect)에 기인한 반도체 메모리 장치의 동작특성 열화를 방지할 수 있으며, 반도체 메모리 장치의 구동속도를 증가시키고, 소비전력을 감소시킬 수 있다.
또한, 본 발명의 반도체 메모리 장치는 기판(11)에 형성된 서브소스라인(16)과 기판(11)상에 형성된 메인소스라인(21)을 구비함으로써, 워드라인(WL) 및 비트라인(29)에 인가되는 신호(또는 전압)에 따른 읽기/쓰기 동작시 서브소스라인(16)을 통해 메인소스라인(21)으로 전류가 흐르기 때문에 읽기/쓰기 동작시 어느 하나의 워드라인(WL)에 연결된 모든 셀들이 하나의 소스라인을 통해 신호를 전달받음으로서 발생하는 전압강하 및 배선 신뢰성 저하를 방지할 수 있다. 또한, 서브 및 메인소스라인(16, 21)이 비트라인(29)과 평행하고, 워드라인(WL)과 교차하는 구조를 갖기 때문에 소스라인의 전압강하 및 배선 신뢰성 저하를 보다 효과적으로 방지할 수 있다.
도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 반도체 메모리 장치를 도시한 도면으로, 도 2a는 평면도, 도 2b 내지 도 2d는 각각 도 2a에 도시된 A-A'절취선, B-B'절취선 및 C-C'절취선을 따라 도시한 단면도이다. 본 발명의 제2실시예에서는 설명의 편의를 위하여 제1실시예와 동일한 도면부호를 사용하며, 동일한 구성에 대한 설명은 생략하기로 한다.
도 2a 내지 도 2e에 도시된 바와 같이, 본 발명의 제2실시예에 따른 반도체 메모리 장치는 기본적으로 본 발명의 제1실시예와 동일한 구성요소들을 포함하나, 워드라인(WL)의 형상이 본 발명의 제1실시예와 상이하다.
본 발명의 제2실시예에 따른 워드라인(WL)은 제1방향으로 활성필라(13B) 일측에 형성된 게이트전극(19)이 워드라인(WL)으로 작용한다. 따라서, 워드라인(WL)은 제2방향으로 연장된 라인패턴으로 동일선상에 배치된 각각의 활성필라(13B) 일 측벽에 접하는 구조를 갖는다. 이처럼, 활성필라(13B) 일측에 접하도록 워드라인(WL)을 형성하면, 워드라인(WL) 설계 및 형성공정에 대한 난이도를 감소시킬 수 있는 장점이 있다. 아울러, 본 발명의 제1실시예보다 반도체 메모리 장치의 구조를 단순화시킬 수 있기 때문에 집적도를 보다 용이하게 증가시킬 수 있으며, 생산원가를 더욱더 감소시켜 가격경쟁력을 확보할 수 있는 장점이 있다.
도 3 내지 도 9는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 제조방법을 도시한 도면으로, 각 도의 a는 평면도, 각 도의 b 내지 d는 각 도의 a에 도시된 A-A'절취선, B-B'절취선 및 C-C'절취선을 따라 도시한 단면도이다.
도 3a 내지 도 3d에 도시된 바와 같이, 기판(11)에 다수의 활성영역(13)을 정의하는 소자분리막(12)을 형성한다. 소자분리막(12)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다.
소자분리막(12)에 의하여 정의된 활성영역(13)은 제1방향으로 연장된 라인타입(Line type)으로 형성할 수 있다. 이때, 활성영역(13)은 소자분리막(12)에 의하여 정의되고, 활성영역(13)의 일측 또는 타측 끝단에 연결되는 활성탭(13A)을 포함한다. 활성탭(13A)은 제2방향으로 돌출되어 후속공정을 통해 형성될 메인소스라인과 중첩되는 구조를 가질 수 있으며, 인접한 활성영역(13)들과의 간격을 확보하기 위하여 지그재그 형태로 배치될 수 있다. 활성탭(13A)은 후속 공정을 통해 형성될 서브소스라인과 메인소스라인 사이를 전기적으로 연결하는 플러그가 형성될 공간을 제공하기 위한 것이다.
다음으로, 기판(11) 상에 하드마스크패턴(31)을 형성한 후에 하드마스크패턴(31)을 식각장벽으로 기판(11)을 식각하여 소자분리막(12)과 활성영역(13)을 동시에 가로지르는 트렌치(14)를 형성한다. 이때, 트렌치(14)가 형성됨에 따라 소자분리막(12)과 트렌치(14)에 의하여 활성영역(13) 일부가 기둥형태의 활성필라(13B)로 정의된다.
트렌치(14)는 제2방향으로 연장된 라인타입으로 형성할 수 있으며, 워드라인으로 작용하는 게이트전극이 형성될 공간을 제공한다. 따라서, 트렌치(14)의 깊이는 스위칭소자의 채널길이를 고려하여 조절할 수 있으며, 기판(11) 상부면을 기준으로 소자분리막(12)의 깊이보다 작게 형성한다.
도 4a 내지 도 4d에 도시된 바와 같이, 하드마스크패턴(31)을 이온주입장벽으로 트렌치(14) 아래 기판(11)에 불순물을 이온주입한 후에 열처리를 실시하여 제1방향으로 연장된 라인형태의 서브소스라인(16)을 형성한다. 이때, 활성필라(13B) 아래를 가로지르는 서브소스라인(16)은 수직형 트랜지스터의 접합영역으로도 작용한다.
기판(11) 전면에 불순물 이온주입을 실시하면 하드마스크패턴(31)에 의하여 트렌치(14) 아래 기판(11)에만 국부적으로 불순물이 주입되고(점선부분 참조), 열처리를 통해 주입된 불순물이 활성화됨과 동시에 확산되면서 제1방향으로 연장된 라인타입의 서브소스라인(16)이 형성된다. 이때, 제2방향으로는 소자분리막(12)이 불순물의 확산을 방지하여 제2방향으로 인접한 서브소스라인(16) 사이를 전기적으로 분리시킨다.
다음으로, 하드마스크패턴(31)을 제거한다.
도 5a 내지 도 5d에 도시된 바와 같이, 트렌치(14) 표면상에 게이트절연막(18)을 형성한다. 게이트절연막(18)은 산화막으로 형성할 수 있으며, 산화막으로는 실리콘산화막(SiO2)을 사용할 수 있다. 게이트절연막(18)으로 사용되는 실리콘산화막은 열산화법(Thermal oxidation)을 사용하여 형성할 수 있으며, 열산화법을 특성으로 인해 게이트절연막(18)은 소자분리막(12) 상에 형성되지 않는다.
다음으로, 트렌치(14) 양측벽에 게이트전극(19)을 형성한다. 이때, 게이트전극(19)은 실리콘막 또는 금속성막으로 이루어진 단일막 또는 실리콘막과 금속성막이 적층된 적층막으로 형성할 수 있다. 참고로, 금속성막은 금속막, 금속산화막, 금속질화막, 금속실리사이드막을 포함한다.
게이트전극(19)은 워드라인으로 작용하며, 제2방향으로 연장된 라인타입으로 형성할 수 있다. 따라서, 게이트전극(19)은 활성필라(13B)의 양측벽에 접하는 구조를 갖고, 활성필라(13B)의 양측벽에 접하는 두 개의 게이트전극(19)이 하나의 워드라인(WL)으로 작용한다. 후속 공정을 통해 형성될 구조물과 게이트전극(19) 사이의 안정적인 절연, 후속 공정에 대한 공정마진 확보 및 제1불순물영역(15)과의 간섭에 기인한 누설전류 발생을 억제하기 위하여 게이트전극(19)의 상부면은 기판(11) 상부면 보다 낮게 형성하는 것이 바람직하다.
상술한 구조를 갖는 게이트전극(19)은 트렌치(14)를 매립하도록 기판(11) 전면에 게이트도전막을 형성한 후에 기판(11) 표면이 노출될때까지 평탄화공정을 실시하고, 게이트도전막 일부를 리세스식각한 다음, 게이트도전막이 트렌치(14) 측벽에 잔류하도록 게이트도전막을 선택적으로 식각하는 일련의 공정과정을 통해 형성할 수 있다.
다음으로, 트렌치(14)를 매립하는 실링막(Sealing layer, 20)을 형성한다. 실링막(20)은 게이트전극(19)을 보호하는 역할을 수행함과 동시에 인접한 게이트전극(19) 사이를 전기적으로 분리시키는 역할을 수행하는 것으로, 절연막으로 형성할 수 있다. 구체적으로, 실링막(20)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막으로 형성할 수 있다. 실링막(20)은 트렌치(14)를 매립하도록 기판(11) 전면에 절연막을 증착한 다음, 기판(11) 표면에 노출될때까지 평탄화공정을 실시하는 일련의 공정과정을 통해 형성할 수 있다.
다음으로, 노출된 활성필라(13B) 표면 및 활성탭(13A) 표면에 불순물을 이온주입하여 제1불순물영역(15)을 형성한다. 이때, 활성필라(13B)의 표면에 형성된 제1불순물영역(15)은 수직형 트랜지스터의 접합영역으로 작용한다. 구체적으로, 서브소스라인(16)이 수직형 트랜지스터의 소스로 작용할 경우에 제1불순물영역(15)은 수직형 트랜지스터의 드레인으로 작용한다.
다음으로, 활성탭(13A)에 불순물을 이온주입하여 활성탭(13A) 표면에 형성된 1불순물영역(15)과 서브소스라인(16) 사이를 연결하는 제2불순물영역(17)을 형성한다. 제2불순물영역(17)은 후속 공정을 통해 형성될 메인소스라인과 서브소스라인(16) 사이를 전기적으로 연결하는 플러그로 작용한다. 제2불순물영역(17)은 제1불순물영역(15) 및 서브소스라인(16)과 동일한 불순물을 이온주입하여 형성할 수 있다.
한편, 활성탭(13A)에 형성되어 서브소스라인(16)과 후속 공정을 통해 형성될 메인소스라인을 연결하는 플러그로 작용하는 제2불순물영역(17)은 제1불순물영역(15) 형성공정과 동시에 진행할 수도 있다.
도 6a 내지 도 6d에 도시된 바와 같이, 기판(11) 상에 제1방향으로 연장된 라인타입의 메인소스라인(21)을 형성한다. 이때, 메인소스라인(21)은 소스라인 전체의 저항을 감소시키기 위하여 불순물영역으로 이루어진 서브소스라인(16)보다 낮은 저항을 갖도록 형성하는 것이 바람직하다. 따라서, 메인소스라인(21)은 금속성막으로 형성할 수 있으며, 활성탭(13A)에 형성된 제1불순물영역(15)과 연결되도록 형성한다. 여기서, 제1불순물영역(15)과 메인소스라인(21) 사이의 콘택저항을 감소시키기 위하여 메인소스라인(21)과 제1불순물영역(15) 사이에 오믹콘택층(미도시)을 형성할 수도 있다. 일례로, 오믹콘택층은 금속실리사이드막으로 형성할 수 있다.
메인소스라인(21)은 기판(11) 내에 형성된 서브소스라인(16)보다 낮은 저항을 갖도록 형성하기 용이하다. 따라서, 서브소스라인(16)은 메트(mat)별로 형성하고, 메인소스라인(21)은 뱅크(Bank)별로 형성할 수 있다. 즉, 메인소스라인(21)은 제2불순물영역(17)을 통해 다수의 서브소스라인(16)과 연결된 구조를 갖도록 형성할 수 있다. 이는, 상대적으로 저항이 큰 서브소스라인(16)을 메트별로 배치하여 서브소스라인(16)의 저항이 증가하는 것을 방지하고, 상대적으로 낮은 저항을 갖는 메인소스라인(21)을 뱅크별로 배치하여 다수의 서브소스라인(16)과 연결함으로써, 전체 소스라인의 저항을 감소시켜 전압강하 및 배선 신뢰성의 저하에 기인한 반도체 메모리 장치의 동작특성 열화를 방지하기 위함이다.
다음으로, 메인소스라인(21) 양측벽에 제1스페이서(22)를 형성한다. 제1스페이서(22)는 메인소스라인(21)을 보호하는 역할을 수행함과 동시에 후속 공정을 통해 형성될 플러그와 메인소스라인(21) 사이를 절연시키는 역할을 수행한다. 제1스페이서(22)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
도 7a 내지 도 7d에 도시된 바와 같이, 기판(11) 전면에 메인소스라인(21)을 덮는 제1층간절연막(23)을 형성한다. 제1층간절연막(23)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있으며, 실링막(20)과 식각선택비를 갖는 물질로 형성하는 것이 바람직하다.
다음으로, 제1층간절연막(23)을 선택적으로 식각하여 제1불순물영역(15)을 노출시키는 콘택홀(24)을 형성한 다음, 콘택홀(24)을 매립하는 콘택플러그(25)를 형성한다. 여기서, 제1불순물영역(15)과 콘택플러그(25) 사이의 콘택저항을 감소시키기 위하여 이들 사이에 오믹콘택층(미도시)을 형성할 수도 있다. 일례로, 오믹콘택층은 금속실리사이드막으로 형성할 수 있다.
도 8a 내지 도 8d에 도시된 바와 같이, 제1층간절연막(23) 상에 콘택플러그(25)와 접하는 가변저항패턴(26)을 형성한다. 가변저항패턴(26)은 외부에서 인가되는 바이어스에 의하여 적어도 두 저항상태 사이를 스위칭할 수 있는 패턴을 의미한다. 본 발명에 적용가능한 가변저항패턴(26)에 대해서는 도 10a 내지 도 10d에서 자세히 설명하기로 한다.
한편, 가변저항패턴(26)을 형성하기 이전에 콘택플러그(25)와 가변저항패턴(26) 사이의 콘택저항을 감소시키기 위하여 콘택플러그(25) 상에 오믹콘택층(미도시)을 형성할 수도 있다. 일례로, 오믹콘택층은 금속실리사이드막으로 형성할 수 있다.
다음으로, 가변저항패턴(26) 측벽에 제2스페이서(27)를 형성한다. 제2스페이서(27)는 후속 공정간 가변저항패턴(26)을 보호하는 역할을 수행하는 것으로, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막으로 형성할 수 있다.
도 9a 내지 도 9d에 도시된 바와 같이, 제1층간절연막(23) 상에 가변저항패턴(26)을 덮는 제2층간절연막(28)을 형성한다. 제2층간절연막(28)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있으며, 제1층간절연막(23)과 동일한 물질로 형성할 수 있다.
다음으로, 가변저항패턴(26)이 노출될때까지 평탄화공정을 실시하여 제2층간절연막(28)이 가변저항패턴(26) 사이를 매립하는 구조를 갖도록 형성한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
다음으로, 제2층간절연막(28) 상에 제1방향으로 연장되고, 동일 선상에 위치하는 다수의 가변저항패턴(26)과 접하는 비트라인(29)을 형성한다. 이때, 비트라인(29)은 금속성막으로 향성할 수 있다. 비트라인(29)과 가변저항패턴(26) 사이의 콘택저항을 감소시키기 위하여 이들 사이에 오믹콘택층(미도시)을 형성할 수도 있다.
다음으로, 비트라인(29) 양측벽에 제3스페이서(30)를 형성한다. 제3스페이서(30)는 비트라인(29)을 보호하는 역할을 수행하며, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막으로 형성할 수 있다.
상술한 구조를 갖는 본 발명의 반도체 메모리 장치는 활성필라(13B), 활성필라(13B) 양측벽에 형성된 게이트전극(19), 활성필라(13B) 표면에 형성된 제1불순물영역(15) 및 활성필라(13B) 아래 기판(11)에 형성된 서브소스라인(16)으로 이루어진 수직형 트랜지스터를 구비함으로써, 6F2 이하의 셀 크기 구체적으로, 4F2 셀 크기를 갖는 반도체 메모리 장치를 제공할 수 있다. 또한, 서브 및 메인소스라인(16, 21)이 비트라인(29)과 평행하고, 워드라인(WL)과 교차하는 구조를 갖더라도 워드라인(WL)이 기판(11)에 매립되고 서브 및 메인소스라인(16, 21)을 구비함으로써, 반도체 메모리 장치의 구조를 단순화시킴과 동시에 제조공정에 대한 난이도를 감소시킬 수 있다. 이를 통해, 본 발명은 반도체 메모리 장치의 집적도를 증가시킬 수 있으며, 생산원가를 감소시켜 가격경쟁력을 확보할 수 있다. 아울러, 수직형 트랜지스터를 구비함으로써, 단채널효과(Short Channel Effect)에 기인한 반도체 메모리 장치의 동작특성 열화를 방지할 수 있으며, 반도체 메모리 장치의 구동속도를 증가시키고, 소비전력을 감소시킬 수 있다.
또한, 본 발명은 기판(11)에 형성된 서브소스라인(16)과 기판(11)상에 형성된 메인소스라인(21)을 구비함으로써, 어느 하나의 워드라인(WL)에 연결된 모든 셀들이 하나의 소스라인을 통해 신호를 전달받음으로서 발생하는 전압강하 및 배선 신뢰성 저하를 방지할 수 있다. 또한, 서브 및 메인소스라인(16, 21)이 비트라인(29)과 평행하고, 워드라인(WL)과 교차하는 구조를 갖기 때문에 소스라인의 전압강하 및 배선 신뢰성 저하를 보다 효과적으로 방지할 수 있다.
도 10a 내지 도 10d는 본 발명의 반도체 메모리 장치에 적용할 수 있는 가변저항패턴을 도시한 단면도이다.
도 10a에 도시된 바와 같이, 가변저항패턴은 제1전극(61), 상변화물질층(62) 및 제2전극(63)이 순차적으로 적층된 구조를 가질 수 있다.
상변화물질층(62)은 외부자극 예컨대, 전류 또는 전압에 의해 막내 결정상태가 비정질상태(Amorphous state, 고저항) 또는 결정질상태(crystal state, 저저항)로 변화하면서 저항값이 변화한다. 이때, 상변화물질층(62)이 비정질상태 또는 결정상태로 변화는 정도에 따라 다수의 저항값을 가질 수도 있다. 또한, 제1전극(61), 상변화물질층(62) 및 제2전극(63)이 적층된 구조체 다수를 직렬로 연결하여 다수의 저항값을 갖도록 형성할 수도 있다.
상변화물질층(62)은 칼코겐화합물(chalcogen compound)로 형성할 수 있다. 상변화물질층(62)에 사용가능한 칼코겐화합물은 게르마늄-안티몬-텔루늄(Ge-Sb-Te), 비소-안티몬-텔루늄(As-Sb-Te), 주석-안티몬-텔루늄(Sn-Sb-Te), 주석-인듐-안티몬-텔루늄(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루늄(As-Ge-Sb-Te), 탄탈륨(Ta), 니오브(Nb) 내지 바나듐(V) 등과 같은 5A족 원소-안티몬-텔루늄(5A족 원소-Sb-Te), 텅스텐(W), 몰리브덴(Mo) 내지 크롬(Cr) 등과 같은 6A족 원소-안티몬-텔루늄(6A족 원소-Sb-Te), 5A족 원소-안티몬-셀렌(5A족 원소-Sb-Se), 또는 6A족 원소-안티몬-셀렌(6A족 원소-Sb-Se) 등을 포함한다. 통상적으로, 상변화물질층(302)으로 게르마늄-안티몬-텔루늄(Ge-Sb-Te)이 소정 비율로 혼합된 'GST'가 많이 사용된다.
도 10b에 도시된 바와 같이, 가변저항패턴은 제1전극(71), 가변저항층(72) 및 제2전극(73)이 순차적으로 적층된 구조를 가질 수 있다.
가변저항층(72)으로는 페로브스카이트(Perovskite) 계열의 물질 또는 전이금속산화물(Transition Metal Oxide, TMO)을 포함하는 이원산화물을 사용할 수 있다. 구체적으로, 페로브스카이트 계열의 물질로는 STO(SrTiO), PCMO(PrCaMnO) 등을 사용할 수 있고, 이원산화물로는 니켈(Ni)산화물, 티타늄(Ti)산화물, 하프늄(Hf)산화물, 지르코늄(Zr)산화물, 텅스텐(W)산화물, 코발트(Co)산화물등을 사용할 수 있다.
여기서, 전이금속산화물로 가변저항층(72)을 형성한 경우에 가변저항층(72)은 막내 다수의 산소공공(oxygen vacancy)을 포함하고, 외부자극 예컨대, 전류 또는 전압에 의해 가변저항층(72)내 산소공공의 재배열에 따른 도전성 필라멘트의 생성여부에 따라 층내 저항값이 변화한다. 이때, 도전성 필라멘트의 생성정도에 따라 다수의 저항값을 가질 수도 있다. 또한, 제1전극(71), 가변저항층(72) 및 제2전극(73)이 적층된 구조체 다수를 직렬로 연결하여 다수의 저항값을 갖도록 형성할 수도 있다.
도 10c에 도시된 바와 같이, 가변저항패턴은 제1전극(81), 자기터널접합층(86) 및 제2전극(87)이 순차적으로 적층된 구조를 가질 수 있다.
자기터널접합층(86)은 피닝막(pinning layer, 82), 핀드막(pinned layer, 83), 터널절연막(tunnel insulator, 84) 및 자유막(free layer, 85)이 적층된 적층막일 수 있다. 이때, 자기터널접합층(86)은 외부자극 예컨대, 자기장(magnetic field) 또는 스핀전달토크(Spin Transfer Torque, STT)에 의해 자유막(85)의 자화방향에 따라 저항값이 변화한다. 이때, 자기터널접합층(86)에서 자유막(85)의 자화방향의 변화정도에 따라 다수의 저항값을 가질 수도 있다. 또한, 제1전극(81), 자기터널접합층(86) 및 제2전극(87)이 적층된 구조체 다수를 직렬로 연결하여 다수의 저항값을 갖도록 형성할 수도 있다.
피닝막(82)은 핀드막(83)의 자화방향을 고정시키는 역할을 수행하는 것으로, 반강자성(antiferromagnetic)을 갖는 물질로 형성할 수 있다. 반강자성을 갖는 물질로는 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2 또는 NiO를 사용할 수 있다.
핀드막(83) 및 자유막(85)은 강자성(ferromagnetic)을 갖는 물질을 사용하여 형성할 수 있다. 강자성을 갖는 물질로는 Fe, Co, Ni, Gd, Dy, NiFe, CoFe, MnAs, MnBi, MnSb,CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 또는 Y3Fe5O12 를 사용할 수 있다.
터널절연막(84)은 핀드막(83)과 자유막(85) 사이의 터널링장벽(tunneling barrier)으로 작용하며, 마그네슘산화막(MgO), 알루미늄산화막(Al2O3), 실리콘질화막(Si3N4), 실리콘질화산화막(SiON), 실리콘산화막(SiO2), 하프늄산화막(HfO2) 또는 지르코늄산화막(ZrO2)으로 형성할 수 있다. 이외에도 터널절연막(84)은 절연특성을 갖는 물질은 모두 사용할 수 있다.
도 10d에 도시된 바와 같이, 가변저항패턴은 제1전극(91), 강유전체층(92) 및 제2전극(93)이 순차적으로 적층된 구조를 가질 수 있다.
강유전체층(92)은 자발분극을 가지고 있으며, 외부자극에 의해 분극반전을 일으켜 막내 저항값을 변화시킨다. 이때, 강유전체층(92)의 자발분극이 변화하는 정도에 따라 다수의 저항값을 가질 수도 있다. 또한, 제1전극(91), 강유전체층(92) 및 제2전극(93)이 적층된 구조체 다수를 직렬로 연결하여 다수의 저항값을 갖도록 형성할 수도 있다. 강유전체층(92)으로는 SBT(SrBiTa), BLT(BiLaTi)등을 사용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11 : 기판 12 : 소자분리막
13 : 활성영역 13A : 활성탭
13B : 활성필라 14 : 트렌치
15 : 제1불순물영역 16 : 서브소스라인
17 : 제2불순물영역 18 : 게이트절연막
19 : 게이트전극 20 : 실링막
21 : 메인소스라인 22 : 제1스페이서
23 : 제1층간절연막 24 : 콘택홀
25 : 콘택플러그 26 : 가변저항패턴
27 : 제2스페이서 28 : 제2층간절연막
29 : 비트라인 30 : 제3층간절연막
31 : 하드마스크패턴 WL : 워드라인
13 : 활성영역 13A : 활성탭
13B : 활성필라 14 : 트렌치
15 : 제1불순물영역 16 : 서브소스라인
17 : 제2불순물영역 18 : 게이트절연막
19 : 게이트전극 20 : 실링막
21 : 메인소스라인 22 : 제1스페이서
23 : 제1층간절연막 24 : 콘택홀
25 : 콘택플러그 26 : 가변저항패턴
27 : 제2스페이서 28 : 제2층간절연막
29 : 비트라인 30 : 제3층간절연막
31 : 하드마스크패턴 WL : 워드라인
Claims (28)
- 기판에 형성되어 활성영역을 정의하는 소자분리막;
상기 기판에 형성되어 상기 활성영역 일부를 활성필라로 정의하는 트렌치;
상기 트렌치 내부에 형성된 워드라인;
상기 트렌치 아래 기판에 형성되어 상기 워드라인과 교차하는 서브소스라인;
상기 기판상에 형성되어 상기 서브소스라인과 연결되고, 상기 워드라인과 교차하는 메인소스라인;
상기 활성필라 상에 형성된 가변저항패턴; 및
상기 가변저항패턴에 접하고, 상기 워드라인과 교차하는 비트라인
을 포함하는 반도체 메모리 장치.
- 제1항에 있어서,
상기 활성영역의 일측 또는 타측 끝단에 접하는 활성탭; 및
상기 활성탭에 형성되어 상기 서브소스라인과 상기 메인소스라인을 전기적으로 연결하는 불순물영역
을 더 포함하는 반도체 메모리 장치.
- 제2항에 있어서,
상기 활성탭은 상기 활성영역과 교차하는 방향으로 돌출되어 상기 메인소스라인과 중첩되는 반도체 메모리 장치.
- 제1항에 있어서,
상기 트렌치와 상기 워드라인 사이에 삽입된 게이트절연막; 및
상기 트렌치를 갭필하는 실링막
을 더 포함하는 반도체 메모리 장치.
- 제4항에 있어서,
상기 트렌치 양측벽에 접하도록 형성된 게이트전극을 더 포함하고,
상기 워드라인은 상기 활성필라 양측벽에 접하는 상기 게이트전극을 포함하는 반도체 메모리 장치.
- 제4항에 있어서,
상기 워드라인은 상기 트렌치 일측벽에 접하는 게이트전극을 포함하는 반도체 메모리 장치. - 제5항 또는 제6항에 있어서,
상기 게이트전극 상부면은 상기 기판 상부면보다 낮은 반도체 메모리 장치.
- 제1항에 있어서,
상기 활성필라 표면에 형성된 불순물영역; 및
상기 불순물영역 상에 형성된 오믹콘택층
을 더 포함하는 반도체 메모리 장치.
- 제1항에 있어서,
상기 트렌치는 상기 활성영역과 상기 소자분리막을 동시에 가로지르는 라인패턴인 반도체 메모리 장치.
- 제1항에 있어서,
상기 서브소스라인은 상기 트렌치 아래 기판에 형성된 불순물영역을 포함하는 반도체 메모리 장치.
- 제1항에 있어서,
상기 워드라인이 연장된 방향으로 상기 서브소스라인과 인접한 서브소스라인은 상기 소자분리막에 의하여 분리된 반도체 메모리 장치.
- 제1항에 있어서,
상기 메인소스라인은 금속성막을 포함하는 반도체 메모리 장치.
- 제1항에 있어서,
상기 서브소스라인은 메트별로 배치되고, 상기 메인소스라인은 뱅크별로 배치되는 반도체 메모리 장치.
- 제1항에 있어서,
상기 가변저항패턴은 상변화물질층, 가변저항층, 자기터널접합층 및 강유전체층으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 메모리 장치.
- 기판에 활성필라를 정의하는 소자분리막 및 트렌치를 형성하는 단계;
상기 트렌치 아래 기판에 서브소스라인을 형성하는 단계;
상기 트렌치 내부에 상기 서브소스라인과 교차하는 워드라인을 형성하는 단계;
상기 기판상에 상기 서브소스라인과 연결되고, 상기 워드라인과 교차하는 메인소스라인을 형성하는 단계;
상기 활성필라 상에 가변저항패턴을 형성하는 단계; 및
상기 워드라인과 교차하고, 상기 가변저항패턴과 접하는 비트라인을 형성하는 단계
를 포함하는 반도체 메모리 장치 제조방법.
- 제15항에 있어서,
상기 활성필라를 정의하는 단계는,
상기 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계; 및
상기 기판을 선택적으로 식각하여 상기 활성영역과 상기 소자분리막을 동시에 가로지르는 트렌치를 형성하는 단계
를 포함하는 반도체 메모리 장치 제조방법.
- 제16항에 있어서,
상기 소자분리막을 형성하는 단계에서,
상기 활성영역의 일측 또는 타측 끝단에 연결된 활성탭을 정의하는 반도체 메모리 장치 제조방법.
- 제17항에 있어서,
상기 활성탭은 상기 활성영역과 교차하는 방향으로 돌출되어 상기 메인소스라인과 중첩되도록 형성하는 반도체 메모리 장치 제조방법.
- 제15항에 있어서,
상기 서브소스라인을 형성하는 단계는,
상기 트렌치 아래 기판에 불순물을 이온주입하는 단계; 및
열처리를 실시하여 상기 기판에 주입된 불순물 확산시키는 단계
를 포함하는 반도체 메모리 장치 제조방법.
- 제15항에 있어서,
상기 서브소스라인을 형성하는 단계는,
상기 워드라인이 연장된 방향으로 상기 서브소스라인과 인접한 서브소스라인이 상기 소자분리막에 의하여 분리되도록 형성하는 반도체 메모치 장치 제조방법.
- 제15항에 있어서,
상기 워드라인을 형성하는 단계는,
상기 트렌치를 매립하는 게이트도전막을 형성하는 단계;
상기 게이트도전막을 일부 리세스하는 단계;
상기 게이트도전막을 선택적으로 식각하여 게이트전극을 형성하는 단계; 및
상기 트렌치를 매립하는 실링막을 형성하는 단계
를 포함하는 반도체 메모리 장치 제조방법.
- 제21항에 있어서,
상기 게이트전극을 형성하는 단계는,
상기 게이트전극이 상기 트렌치 양측벽에 접하도록 형성하는 반도체 메모리 장치 제조방법.
- 제21항에 있어서,
상기 게이트전극을 형성하는 단계는,
상기 게이트전극이 상기 트렌치 일측벽에 접하도록 형성하는 반도체 메모리 장치 제조방법.
- 제18항에 있어서,
상기 워드라인을 형성한 이후에,
상기 활성필라 표면에 제1불순물영역을 형성하는 단계; 및
상기 활성탭에 상기 서브소스라인과 상기 메인소스라인을 연결하는 제2불순물영역을 형성하는 단계
를 더 포함하는 반도체 메모리 장치 제조방법.
- 제15항에 있어서,
상기 서브소스라인은 메트별로 형성하고, 상기 메인소스라인은 뱅크별로 형성하는 반도체 메모리 장치 제조방법.
- 제15항에 있어서,
상기 메인소스라인은 금속성막으로 형성하는 반도체 메모리 장치 제조방법.
- 제15항에 있어서,
상기 가변저항패턴을 형성하는 단계는,
상기 기판 전면에 층간절연막을 형성하는 단계;
상기 층간절연막을 관통하여 상기 활성필라에 접하는 콘택플러그를 형성하는 단계; 및
상기 층간절연막 상에 상기 콘택플러그에 접하는 가변저항패턴을 형성하는 단계
를 포함하는 반도체 메모리 장치 제조방법.
- 제27항에 있어서,
상기 가변저항패턴은 상변화물질층, 가변저항층, 자기터널접합층 및 강유전체층으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 메모리 장치 제조방법.
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