KR20130131709A - 고집적 가변 저항 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

고집적 가변 저항 메모리 장치 및 그 제조방법에 관한 것으로, 본 실시예의 고집적 가변 저항 메모리는 실질적으로 동일한 선폭의 라인 및 스페이스 영역이 제 1 방향 및 상기 제 1 방향과 수직인 제 2 방향으로 각각 교대로 한정되어 있는 반도체 기판, 상기 반도체 기판 상부에 형성되고, 상기 제 1 방향의 상기 라인 및 스페이스 영역 각각에 배치되는 복수의 워드 라인, 상기 복수의 워드 라인 상부에 형성되고, 상기 제 2 방향의 상기 라인 영역에 각각 배치되는 복수의 비트 라인, 상기 복수의 워드 라인 및 복수의 비트 라인의 교차점 각각에 형성되는 복수의 메모리 셀, 및 상기 복수의 워드 라인 사이에 각각 위치되어, 인접하는 워드 라인간을 절연시키는 라인간 절연막을 포함한다.

Description

고집적 가변 저항 메모리 장치 및 그 제조방법{High Density Variable Resistive Memory Device And Method of Manufacturing The Same}
본 발명은 고집적 가변 저항 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 고집적 상변화 메모리 장치 및 그 제조방법에 관한 것이다.
저항성 메모리 장치 중 하나인 상변화 메모리 장치는 온도에 따라 저항이 변화되는 상변화 물질을 포함한다. 상변화 물질로는 대표적으로 게르마늄(Ge), 안티몬(Sb) 및 텔루륨(Te)을 포함하는 칼코게나이드(chalcogenide) 물질이 있으며, 이러한 상변화 물질은 온도에 따라, 비정질 상태 및 결정질 상태로 변화되어, 리셋(reset) 또는 논리 "1" 및 셋(set) 또는 논리 "0"을 정의한다.
상변화 메모리 장치는 디램(DRAM)과 마찬가지로 워드 라인 및 비트 라인에 의해 한정되는 복수의 메모리 셀은 상변화 물질로 구성된 가변 저항 및 가변 저항을 선택적으로 구동시키기 위한 스위칭 소자로 구성될 수 있다.
메모리 셀은 도 1에 도시된 바와 같이, 워드 라인(WL1,WL2) 및 비트 라인(BL1,BL2)의 교차점에 위치되며, 워드 라인 피치 및 비트 라인 피치를 고려하여, 하나의 메모리 셀은 최소 4F2 면적을 갖도록 설계된다.
하지만, 고집적화의 요구에 따라, 보다 좁은 면적을 갖는 상변화 메모리 셀이 요구된다.
본 발명은 메모리 셀 밀도를 개선할 수 있는 고집적 가변 저항 메모리 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 고집적 가변 저항 메모리 장치는, 실질적으로 동일한 선폭의 라인 및 스페이스 영역이 제 1 방향 및 상기 제 1 방향과 수직인 제 2 방향으로 각각 교대로 한정되어 있는 반도체 기판, 상기 반도체 기판 상부에 형성되고, 상기 제 1 방향의 상기 라인 및 스페이스 영역 각각에 배치되는 복수의 워드 라인, 상기 복수의 워드 라인 상부에 형성되고, 상기 제 2 방향의 상기 라인 영역에 각각 배치되는 복수의 비트 라인, 상기 복수의 워드 라인 및 복수의 비트 라인의 교차점 각각에 형성되는 복수의 메모리 셀, 및 상기 복수의 워드 라인 사이에 각각 위치되어, 인접하는 워드 라인간을 절연시키는 라인간 절연막을 포함한다.
또한, 본 발명의 다른 실시예에 따른 고집적 가변 저항 메모리 장치는, 실질적으로 동일한 선폭의 라인 및 스페이스 영역이 제 1 방향 및 상기 제 1 방향과 수직인 제 2 방향으로 각각 교대로 한정되어 있고 상기 제 1 방향의 라인 영역에 해당하는 부분에 형성되는 접합 영역을 포함하는 반도체 기판, 상기 반도체 기판 상부에 형성되고, 상기 제 1 방향의 스페이스 영역에 위치하는 제 1 워드 라인, 상기 반도체 기판 상부에 형성되고 상기 제 1 방향의 라인 영역에 위치하는 제 2 워드 라인, 상기 제 1 워드 라인의 측부 및 바닥부를 감싸도록 형성되는 라인간 절연막, 상기 제 1 및 제 2 워드 라인 상부에 이들과 교차하도록 상기 제 2 방향의 상기 라인 영역에 각각 배치되는 복수의 비트 라인, 및 상기 복수의 워드 라인 및 복수의 비트 라인의 교차점 각각에 형성되는 복수의 저항 메모리 셀을 포함한다.
또한, 본 발명의 또 다른 실시예에 따른 고집적 가변 저항 메모리 장치의 제조방법은, 실질적으로 동일한 선폭의 라인 및 스페이스 영역이 제 1 방향 및 상기 제 1 방향과 수직인 제 2 방향으로 각각 교대로 한정되어 있는 반도체 기판을 제공하는 단계, 상기 반도체 기판 상부에 베이스 절연막을 형성하는 단계, 상기 베이스 절연막 상부에 층간 절연막을 순차적으로 적층하는 단계, 상기 제 1 방향의 스페이스 영역에 해당하는 층간 절연막을 식각하여, 제 1 워드 라인 영역을 한정하는 단계, 상기 제 1 워드 라인 영역의 측벽 및 바닥부에 라인간 절연막을 형성하는 단계, 상기 제 1 워드 라인 영역에 제 1 워드 라인 및 상기 제 1 워드 라인과 연결되는 스위칭 소자를 형성하는 단계, 잔류하는 상기 층간 절연막을 선택적으로 제거하여 제 2 워드 라인 영역을 한정하는 단계, 상기 제 2 워드 라인 영역에 제 2 워드 라인 및 상기 제 2 워드 라인과 연결되는 스위칭 소자를 형성하는 단계, 및 상기 제 1 및 제 2 워드 라인 영역의 상기 스위칭 소자 상부에 가변 저항 메모리 셀을 각각 형성하는 단계를 포함한다.
본 발명에 따르면, 워드 라인을 라인 및 스페이스 영역 각각에 배치시키면서, 박막의 절연막으로 절연시킨다. 이에 따라, 워드 라인의 수 및 메모리 셀 영역의 수를 2배 만큼 증대시킬 수 있게 된다. 이에 따라, 고집적 메모리 장치를 제작할 수 있다.
도 1은 일반적인 상변화 메모리 장치의 개략적인 레이아웃도이다.
도 2는 본 발명의 실시예에 따른 상변화 메모리 장치의 개략적인 레이아웃도이다.
도 3 내지 도 8은 도 2의 a-a'선을 따라 절단한 단면도이다.
도 9 내지 도 11은 도 2의 b-b'선을 따라 절단한 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 워드 라인의 배치를 보여주는 레이아웃도이다.
도 13은 도 12의 X1-X1'선을 따라 절단한 단면도이다.
도 14는 도 12의 X2-X2'선을 따라 절단한 단면도이다.
이하, 첨부한 도면을 참고하여, 본 발명의 바람직한 실시예를 설명하도록 한다.
발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 2를 참조하면, 반도체 메모리 장치(100)는 제 1 방향 및 제 2 방향으로 r각각 교대로 배열되는 라인 영역 및 스페이스 영역이 한정된 반도체 기판(도시되지 않음)을 포함한다. 여기서, 제 1 방향은 제 2 방향에 대해 수직을 이루는 방향일 수 있으며, 상기 라인 및 스페이스 영역은 각각 1F의 선폭을 가질 수 있다.
상기 반도체 기판(도시되지 않음) 상에 형성된 복수의 워드 라인(WL1-WL4) 및 복수의 비트 라인(BL1,BL2)을 포함한다.
상기 워드 라인(WL1-WL4)은 상기 제 1 방향의 라인 및 스페이스 영역 각각에상호간에 절연을 이루며 연속적으로 배치될 수 있다. 인접하는 워드 라인(WL1-WL4) 사이의 절연을 위해, 워드 라인(WL1-WL4) 사이에 라인간 절연막(125)이 위치될 수 있다. 라인간 절연막(125)은 워드 라인(WL1-WL2)들이 실질적인 1F 선폭을 가질 수 있도록, 최소한의 두께로 절연막(125)이 개재될 수 있다. 예를 들어, 라인간 절연막(125)은 상기 라인 및 스페이스 영역의 선폭(1F)의 1/10 내지 1/100에 해당하는 두께를 가질 수 있다.
복수의 비트 라인(BL1,BL2)은 상기 복수의 워드 라인(WL1-WL4)과 교차되도록 상기 제 2 방향의 라인 영역에 배치될 수 있고, 복수의 비트 라인(BL1,BL2) 사이에 제 2 방향의 스페이스 영역이 존재한다. 즉, 제 1 선폭(1F)을 갖는 비트 라인(BL1,BL2)은 상기 제 1 선폭(1F)과 같은 선폭의 스페이스(s) 만큼 이격될 수 있다.
복수의 워드 라인(WL1-WL4) 및 상기 복수의 비트 라인(BL1,BL2)의 교차점에 메모리 셀(mc)이 각각 배치된다.
본 실시예에 따르면, 워드 라인 스페이스 영역에, 워드 라인이 추가로 설치됨에 따라, 워드 라인의 수를 2배 만큼 증대시킬 수 있다. 이에 따라, 단위 메모리 셀 역시 2배 만큼 증대시킬 수 있어, 단위 메모리 셀(mc)의 면적을 2F2로 감소시킬 수 있다.
도 3 내지 도 11은 본 발명의 실시예에 따른 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도이다. 도 3 내지 도 8은 도 2의 a-a'선을 따라 절단한 단면도이고, 도 9 내지도 11은 도 2의 b-b'선을 따라 절단한 단면도이다.
도 3을 참조하면, 반도체 기판(110) 상부에 베이스 절연막(115)을 형성한다. 베이스 절연막(115) 상부에 제 1 층간 절연막(120)을 형성하고, 제 1 층간 절연막(120)의 소정 부분을 식각하여, 제 1 워드 라인 영역(A1)을 형성한다. 제 1 워드 라인 영역(A1)은 예를 들어, 짝수번째(WL2.WL4) 혹은 홀수번째(WL1,WL3)) 워드 라인들이 형성될 영역일 수 있다. 제 1 워드 라인 영역(A1)이 한정된 제 1 층간 절연막(120) 표면 및 상기 베이스 절연막(115) 표면을 따라 라인간 절연막(125)을 피복한다. 라인간 절연막(125)은 이후 워드 라인 사이에서 절연막의 기능을 할 수 있는 최소한의 두께로 형성할 수 있다. 또한, 라인간 절연막(125)은 제 1 층간 절연막(120)에 대해 식각 선택비를 갖는 물질이 이용될 수 있다. 예를 들어, 본 실시예에서, 제 1 층간 절연막(120)은 실리콘 산화막으로 형성될 수 있고, 라인간 절연막(125)은 실리콘 질화막으로 형성될 수 있다.
도 4를 참조하면, 제 1 워드 라인 영역(A1)의 바닥부에 도전막을 형성하여, 제 1 워드 라인(130a)을 형성한다. 본 실시예에서 제 1 워드 라인(130a)은 짝수번째(도 2의 WL2,WL4) 혹은 홀수번째(도 2의 WL1,WL3)의 워드 라인들을 의미할 수 있다. 상기 제 1 워드 라인(130a)은 도전층을 증착하는 단계 및 도전층을 과도 에치백하는 단계로 형성되어, 상기 제 1 워드 라인 영역(A1)의 바닥부에 위치될 수 있다. 제 1 워드 라인(130a) 상부의 제 1 워드 라인 영역(A1)에 스위칭 소자로서, 다이오드 물질층(135)을 매립한다. 다이오드 물질층(135)은 반도체 물질층, 예를 들어, 폴리실리콘막일 수 있다. 다이오드 물질층(135)은 상기 제 1 워드 라인 영역(A1) 공간이 충분히 충진될 수 있도록 반도체층을 증착하는 단계, 및 상기 제 1 층간 절연막(120)이 노출되도록 상기 반도체층 및 라인간 절연막(125)을 평탄화하는 단계로 형성될 수 있다.
다음, 도 5에 도시된 바와 같이, 제 1 층간 절연막(120)을 선택적으로 제거하여, 제 2 워드 라인 영역(A2)을 한정한다. 제 2 워드 라인 영역(A2)은 홀수번째(WL1,WL3) 혹은 짝수번째(WL2,WL4) 워드 라인이 형성될 영역이다.
도 6을 참조하면, 제 2 워드 라인 영역(A2)의 바닥부에 제 2 워드 라인(130b)을 형성하고, 제 2 워드 라인(130b) 상부의 제 2 워드 라인 영역(A2)에 제 1 워드 라인 영역(A1)과 같이 다이오드 물질층(135)을 형성한다. 제 2 워드 라인(130b)은 제 1 워드 라인(130a)과 동일 물질 및 동일 방식으로 형성될 수 있으며, 다이오드 물질층(135) 역시 제 1 워드 라인 영역(A1)에 형성되는 다이오드 물질층(135)과 동일한 물질 및 방식으로 형성될 수 있다. 이때, 다이오드 물질층(135)은 도 9에 도시된 것과 같이, 제 1 워드 라인(130a)과 평행하는 라인 형태를 가질 수 있다.
도 7 및 도 10을 참조하면, 라인 형태로 연장되는 상기 다이오드 물질층(135)을 패턴 형태로 패터닝한다. 상기 패턴 형태를 갖는 다이오드 물질층(135) 사이를 절연시키기 위해, 제 2 층간 절연막(137)을 형성한다. 상기 다이오드 물질층(135)을 소정 두께만큼 리세스하여, 상기 제 1 및 제 2 워드 라인 영역(A1,A2)에 저항 변화 공간을 한정한다. 이어서, 상기 다이오드 물질층(135)에 소정의 처리를 실시하여, 다이오드(137)를 형성한다. 상기 소정의 처리는 불순물 이온 주입일 수 있다.
상기 다이오드(137) 상부 표면에 가열 전극(140)을 형성한다. 다음, 상변화 공간 측벽에 절연 스페이서(145)를 공지의 방식으로 형성한다. 절연 스페이서(145)는 이후 형성될 상변화 물질간의 열 전달을 방지하기 위해 제공될 수 있다. 절연 스페이서(145)로 둘러싸여진 상변화 공간에 가변저항 물질막(150)을 매립한다. 가변 저항 물질막(150)은 상변화 메모리층, 저항 메모리층, 자성층, 자화반전층 및 폴리머층 중 선택되는 하나일 수 있다.
도 8 및 도 10을 참조하면, 상기 가변 저항 물질막(150) 상부에 상기 워드 라인(130a,130b)과 교차하는 방향으로 비트 라인(155)을 공지의 방식으로 형성한다.
이상에서 자세히 설명한 바와 같이, 워드 라인을 라인 및 스페이스 영역 각각에 배치시키면서, 박막의 절연막으로 절연시킨다. 이에 따라, 워드 라인의 수 및 메모리 셀 영역의 수를 2배 만큼 증대시킬 수 있게 된다. 이에 따라, 고집적 메모리 장치를 제작할 수 있다.
도 12 내지 도 14는 본 발명의 다른 실시예를 설명하기 위한 도면들로서, 도 12는 본 발명의 다른 실시예에 따른 워드 라인의 배치를 보여주는 레이아웃도이고, 도 13은 도 12의 X1-X1'선을 따라 절단한 단면도이고, 도 14는 도 12의 X2-X2'선을 따라 절단한 단면도이다.
먼저, 도 12에 도시된 바와 같이, 라인간 절연막(125)에 의해 절연된 제 1 및 제 2 워드 라인(130a,130b)은 실질적인 스페이스 없이 평행하게 연장된다. 이때, 제 1 워드 라인(130a)은 제 2 워드 라인(130b)보다 주변 영역(Peri)쪽으로 소정 길이만큼 더 연장될 수 있으며, 제 2 워드 라인(130b)은 라인간 절연막(125)에 의해 둘러싸여질 수 있다.
또한, 제 1 및 제 2 워드 라인(130a,130b)은 외부로 부터 워드 라인 전압을 인가받아야 한다. 이에 따라, 종래의 워드 라인들은 반도체 기판(100)내에 형성되는 접합 영역(도시되지 않음)과 베이스 절연막(115)내에 위치하는 하부 콘택부를 통해 외부 전원 터미널과 연결되는 것이 일반적이었다.
하지만, 본 실시예에서는 워드 라인들(130a,130b)이 스페이스 영역에도 형성되기 때문에, 모두 접합 영역과 연결될 수 없다.
이에 따라, 본 실시예에서는, 도 13에 도시된 바와 같이, 접합 영역(112)은 종래와 같이, 제 1 방향의 라인 영역에 대응되는 반도체 기판(110)에 1 피치 간격으로 형성되고, 라인간 절연막(125)에 의해 둘러싸여진 제 2 워드 라인(130b)이 베이스 절연막(115)내에 형성되는 제 1 콘택부(117)를 통해 상기 접합 영역(112)에 선택적으로 연결될 수 있다.
이때, 제 1 콘택부(117)는 정확히 제 2 워드 라인(130b)과 콘택되도록 얼라인될 필요는 없다. 제 2 워드 라인(130b)과 인접하는 상기 제 1 워드 라인(130a)이 라인간 절연막(125)에 의해 둘러싸여 있으므로, 제 1 콘택부(117)가 도 13에 도시된 바와 같이, 제 1 및 제 2 워드 라인(130a,130b) 사이에 위치되어도, 전기적인 문제는 발생되지 않는다.
또한, 도 14에 도시된 바와 같이, 제 1 워드 라인(130a)은 주변 영역(peri)으로 연장된 부분에서 외부 전원 터미널과 연결되는 제 2 콘택부(170)가 위치될 수 있다. 제 2 콘택부(170)는 제 1 워드 라인(130a) 상부에 위치될 수 있다.
이에 따라, 제 1 및 제 2 워드 라인(130a,130b)이 실질적인 스페이스 없이 배치되더라도, 외부 전원 터미널과 용이하게 연결가능하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야 한다.
100: 반도체 기판 115 : 라인간 절연막
117 : 제 1 콘택부 130a,130b: 워드 라인
150 : 상변화 절연막 155 : 비트 라인

Claims (23)

  1. 실질적으로 동일한 선폭의 라인 및 스페이스 영역이 제 1 방향 및 상기 제 1 방향과 수직인 제 2 방향으로 각각 교대로 한정되어 있는 반도체 기판;
    상기 반도체 기판 상부에 형성되고, 상기 제 1 방향의 상기 라인 및 스페이스 영역 각각에 배치되는 복수의 워드 라인;
    상기 복수의 워드 라인 상부에 형성되고, 상기 제 2 방향의 상기 라인 영역에 각각 배치되는 복수의 비트 라인;
    상기 복수의 워드 라인 및 복수의 비트 라인의 교차점 각각에 형성되는 복수의 메모리 셀; 및
    상기 복수의 워드 라인 사이에 각각 위치되어, 인접하는 워드 라인간을 절연시키는 라인간 절연막을 포함하는 가변 저항 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수의 워드 라인은,
    상기 라인 영역에 위치되는 제 1 워드 라인; 및
    상기 스페이스 영역에 위치되는 제 2 워드 라인을 포함하는 가변 저항 메모리 장치.
  3. 제 2 항에 있어서,
    상기 라인간 절연막은 상기 제 1 및 제 2 워드 라인 사이 및 상기 제 1 워드 라인과 상기 반도체 기판 사이에 위치하는 가변 저항 메모리.
  4. 제 3 항에 있어서,
    상기 반도체 기판은 상기 제 1 방향의 상기 라인 영역에 대응되는 부분에 형성되는 접합 영역을 더 포함하는 가변 저항 메모리 장치.
  5. 제 4 항에 있어서,
    상기 반도체 기판과 상기 라인간 절연막 사이, 및 상기 반도체 기판과 상기 제 2 워드 라인 사이에 위치되는 베이스 절연막을 더 포함하는 가변 저항 메모리 장치.
  6. 제 5 항에 있어서,
    상기 베이스 절연막은 상기 제 2 워드 라인과 상기 접합 영역을 연결하는 콘택부를 더 포함하는 가변 저항 메모리 장치.
  7. 제 2 항에 있어서,
    상기 제 1 워드 라인은 상기 제 2 워드 라인 보다 주변 영역쪽으로 더 길게 연장되는 연장부를 포함하고,
    상기 제 1 워드 라인의 연장부 상부에 외부 전원 터미널과 연장하기 위한 콘택부가 더 형성되는 가변 저항 메모리 장치.
  8. 제 1 항에 있어서,
    상기 라인간 절연막의 두께는 상기 라인 및 스페이스 영역에 해당하는 선폭의 1/10 내지 1/100에 해당하는 가변 저항 메모리 장치.
  9. 제 1 항에 있어서,
    상기 복수의 메모리 셀은 상기 워드 라인 및 상기 라인간 절연막으로 구획된 공간내에 각각 형성되는 가변 저항 메모리 장치.
  10. 제 9 항에 있어서,
    상기 복수의 메모리 셀은
    상기 제 1 및 제 2 워드 라인 상부에 각각 형성되는 스위칭 소자;
    상기 스위칭 소자 상부에 형성되는 가열 전극; 및
    상기 제 1 전극 상부에 형성되는 가변 저항층을 포함하는 가변 저항 메모리 장치.
  11. 제 10 항에 있어서,
    상기 가변 저항층은 상변화 메모리층, 저항 메모리층, 자성층, 자화 반전 소자층 및 폴리머층 중 선택되는 하나인 가변 저항 메모리 장치.
  12. 제 10 항에 있어서,
    상기 가변 저항층의 측벽에 절연 스페이서를 더 포함하는 가변 저항 메모리 장치.
  13. 실질적으로 동일한 선폭의 라인 및 스페이스 영역이 제 1 방향 및 상기 제 1 방향과 수직인 제 2 방향으로 각각 교대로 한정되어 있고, 상기 제 1 방향의 라인 영역에 해당하는 부분에 형성되는 접합 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상부에 형성되고, 상기 제 1 방향의 스페이스 영역에 위치하는 제 1 워드 라인;
    상기 반도체 기판 상부에 형성되고, 상기 제 1 방향의 라인 영역에 위치하는 제 2 워드 라인;
    상기 제 1 워드 라인의 측부 및 바닥부를 감싸도록 형성되는 라인간 절연막;
    상기 제 1 및 제 2 워드 라인 상부에 이들과 교차하도록 상기 제 2 방향의 상기 라인 영역에 각각 배치되는 복수의 비트 라인; 및
    상기 복수의 워드 라인 및 복수의 비트 라인의 교차점 각각에 형성되는 복수의 저항 메모리 셀을 포함하는 가변 저항 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 워드 라인 상부에 위치되며 외부 전원 터미널과 상기 제 1 워드 라인을 전기적으로 연결되는 상부 콘택부; 및
    상기 제 2 워드 라인 하부에 위치되며 상기 제 2 워드 라인과 상기 접합 영역간을 전기적으로 연결하는 하부 콘택부를 더 포함하는 가변 저항 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 1 워드 라인은 상기 제 2 워드 라인보다 주변 영역으로 더 연장된 연장부를 포함하고,
    상기 상부 콘택부는 상기 제 1 워드 라인의 연장부상에 위치하는 가변 저항 메모리 장치.
  16. 실질적으로 동일한 선폭의 라인 및 스페이스 영역이 제 1 방향 및 상기 제 1 방향과 수직인 제 2 방향으로 각각 교대로 한정되어 있는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상부에 베이스 절연막을 형성하는 단계;
    상기 베이스 절연막 상부에 층간 절연막을 순차적으로 적층하는 단계;
    상기 제 1 방향의 스페이스 영역에 해당하는 층간 절연막을 식각하여, 제 1 워드 라인 영역을 한정하는 단계:
    상기 제 1 워드 라인 영역의 측벽 및 바닥부에 라인간 절연막을 형성하는 단계;
    상기 제 1 워드 라인 영역에 제 1 워드 라인 및 상기 제 1 워드 라인과 연결되는 스위칭 소자를 형성하는 단계;
    잔류하는 상기 층간 절연막을 선택적으로 제거하여, 제 2 워드 라인 영역을 한정하는 단계;
    상기 제 2 워드 라인 영역에 제 2 워드 라인 및 상기 제 2 워드 라인과 연결되는 스위칭 소자를 형성하는 단계; 및
    상기 제 1 및 제 2 워드 라인 영역의 상기 스위칭 소자 상부에 가변 저항 메모리 셀을 각각 형성하는 단계를 포함하는 가변 저항 메모리 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 라인간 절연막을 형성하는 단계는,
    상기 제 1 워드 라인 영역 표면 및 상기 층간 절연막 상면을 따라, 라인간 절연막을 피복하는 단계; 및
    상기 라인간 절연막을 평탄화하여, 상기 제 1 워드 라인 영역 표면에 잔류시키는 단계를 포함하는 가변 저항 메모리 장치의 제조방법.
  18. 제 16 항에 있어서,
    상기 제 1 워드 라인 및 상기 제 1 워드 라인과 콘택되는 스위칭 소자를 형성하는 단계는,
    상기 제 1 워드 라인 영역의 바닥부에 제 1 워드 라인을 형성하는 단계; 및
    상기 제 1 워드 라인 영역의 상기 제 1 워드 라인 상부에 반도체층으로 된 스위칭 소자를 매립시키는 단계를 포함하는 가변 저항 메모리 장치의 제조방법.
  19. 제 16 항에 있어서,
    상기 제 2 워드 라인 및 상기 제 2 워드 라인 콘택되는 스위칭 소자를 형성하는 단계는,
    상기 제 2 워드 라인 영역의 바닥부에 제 2 워드 라인을 형성하는 단계; 및
    상기 제 2 워드 라인 영역의 상기 제 2 워드 라인 상부에 반도체층으로 된 스위칭 소자를 매립시키는 단계를 포함하는 가변 저항 메모리 장치의 제조방법.
  20. 제 16 항에 있어서,
    상기 가변 저항 메모리 셀을 형성하는 단계는,
    상기 스위칭 소자를 일정 두께만큼 리세스하여, 저항 변화 공간을 한정하는 단계;
    상기 저항 변화 공간의 측벽에 절연 스페이서를 형성하는 단계; 및
    상기 절연 스페이서로 둘러싸여진 상기 저항 변화 공간내에 저항 물질층을 매립하는 단계를 포함하는 가변 저항 메모리 장치의 제조방법.
  21. 제 16 항에 있어서,
    상기 가변 저항 메모리 셀 상부에 비트 라인을 형성하는 단계를 더 포함하는 가변 저항 메모리 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 비트 라인을 형성하는 단계 이후에,
    상기 제 2 워드 라인과 외부 전원 터미널을 연결하는 단계를 더 포함하는 가변 저항 메모리 장치의 제조방법.
  23. 제 16 항에 있어서,
    상기 베이스 절연막을 형성하는 단계와, 상기 층간 절연막을 형성하는 단계 사이에, 상기 베이스 절연막 내부에 상기 제 1 워드 라인과 상기 접합 영역을 전기적으로 연결하는 콘택부를 형성하는 단계를 더 포함하는 가변 저항 메모리 장치의 제조방법.
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