CN113644087A - 相变存储器及其制造方法 - Google Patents
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Abstract
本发明提供了一种相变存储器及其制造方法，包括交替堆叠的字线层和第一介质层的叠层结构具有多个贯穿孔和沿第一方向延伸的多条字线缝隙，字线缝隙将叠层结构分割为多个字线区并在每个字线区中定义出层叠的多条字线，每个字线区中均分布有贯穿孔，由此，通过在贯通孔的字线层处制作环形凹槽并填充选通层，覆盖相变材料层并填充导电柱，以及在叠层结构顶面上形成沿第二方向延伸并电性连接导电柱的位线之后，能在每个字线区与每条位线的交叉点处形成多层相变存储单元，最终能够提高相变存储器的位密度和集成度，并因能够减少位线数量而提高阵列的操作效率，且能在不增加制造成本和集成度的前提下，扩展三维堆叠能力。
Description
技术领域
本发明涉及相变存储器技术领域，特别涉及一种相变存储器及其制造方法。
背景技术
相变存储器(phase change memory，简称PCM)作为一种新兴的非易失性存储器件，其因具有高速度、高寿命、低成本、、低功耗等优点，被受到广泛关注。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维相变存储器件越来越难以满足要求，在这种情况下，三维(3D)PCM应运而生。在现有的3D PCM中，请参考图1，位线BL和字线WL彼此垂直地形成，垂直方柱形的相变存储单元Cell在位线BL和字线WL的交叉点处自对准地形成，且在垂直于衬底的方向上可以堆叠设置多个相变存储单元Cell，以提高3DPCM的位密度和集成度。
然而，如何在提高相变存储器的位密度和集成度的同时，降低相变存储器的制造成本和工艺难度并保证相变存储器的质量，已成为本领域技术人员亟待解决的问题之一。
发明内容
本发明的一目的在于提供一种相变存储器，能够提高相变存储器的位密度和集成度。
本发明的另一目的在于提供一种相变存储器的制造方法，能够在提高相变存储器的位密度和集成度的同时，降低相变存储器的制造成本和工艺难度并保证相变存储器的质量。
为解决上述技术问题，本发明提供一种相变存储器，其包括：
叠层结构，包括交替堆叠的字线层和第一介质层，所述叠层结构中具有多个贯穿孔和沿第一方向延伸的多条字线缝隙，所述字线缝隙将所述叠层结构分割为多个字线区并在每个字线区中定义出层叠的多条字线，每个字线区中均分布有所述贯穿孔，且各个所述贯穿孔侧壁上的部分数量或者全部数量的字线层相对第一介质层内凹而形成相应的环形凹槽；
选通层，填充于所述环形凹槽中；
相变材料层，至少覆盖于所述贯穿孔的侧壁上；
导电柱，填充于所述贯穿孔中并被所述相变材料层围绕；
沿第二方向延伸的位线，每条所述位线与多个所述导电柱电性连接。
可选地，所述相变材料层还覆盖在所述贯通孔的底面上，和/或，所述相变材料层还覆盖在所述贯通孔外围的所述叠层结构的顶面上。
可选地，所述的相变存储器还包括：
第一阻挡层，至少设置在所述环形凹槽的表面上，以夹设在所述选通层和所述字线层之间；
第二阻挡层，至少覆盖在所述选通层的表面上，以夹设在所述相变材料层和所述选通层之间；
第三阻挡层，至少覆盖在所述贯通孔侧壁上的所述相变材料层的表面上，以夹设在所述相变材料层和所述导电柱之间。
可选地，所述的相变存储器还包括多个位线接触，各个位线接触与各个所述导电柱一一对应且形成在对应的导电柱的顶面上，每条所述位线通过多个所述位线接触与相应的所述导电柱电性连接。
可选地，所述的相变存储器还包括第三介质层，所述第三介质层形成于所述叠层结构和所述导电柱的上方，并具有暴露出各个导电柱的顶面的接触孔，各个所述位线接触一一对应地填充于相应的所述接触孔中。
可选地，所述相变存储器还包括填充于所述字线缝隙中的第二介质层，或者，所述第三介质层将所述字线缝隙封闭为气隙。
基于同一发明构思，本发明一种相变存储器的制造方法，其包括以下步骤：
提供一衬底，在所述衬底上交替堆叠字线层和第一介质层，以形成叠层结构；
形成多个贯穿孔，各个贯穿孔从叠层结构的顶面向下贯穿至所述叠层结构的部分厚度或者全部厚度；
刻蚀所述贯穿孔侧壁上的部分数量或全部数量的字线层，以在所述贯穿孔侧壁上形成相应的环形凹槽；
填充选通层于所述环形凹槽中；
形成相变材料层，所述相变材料层至少覆盖在所述贯穿孔的侧壁上；
填充导电材料于所述贯穿孔中，以形成导电柱；
刻蚀所述叠层结构以形成沿第一方向延伸的多个字线缝隙，进而定义出多个字线区，每个字线区中的各字线层用于形成层叠的多条字线；
形成沿与第一方向相交的第二方向延伸的位线，且每条所述位线与多个所述导电柱电性连接。
可选地，形成相变材料层的步骤包括：沉积相变材料层于所述贯通孔的内表面以及所述叠层结构的顶面上；刻蚀去除所述贯通孔的底面以及所述叠层结构的顶面上的相变材料层。
可选地，所述的相变存储器的制造方法还包括：
填充选通层于所述环形凹槽中之前，先形成第一阻挡层，所述第一阻挡层至少覆盖在所述环形凹槽表面上；
在填充选通层于所述环形凹槽中之后且在形成相变材料层之前，先形成第二阻挡层，所述第二阻挡层至少覆盖在所述贯穿孔中的选通层的表面上；
在形成所述相变材料层之后且在填充导电材料于所述贯穿孔中之前，先形成第三阻挡层，所述第三阻挡层至少覆盖在所述贯通孔的侧壁上的所述相变材料层的表面上。
可选地，当在所述衬底上交替堆叠字线层和第一介质层，以形成叠层结构的步骤中，采用导电的字线材料形成所述字线层时，在形成字线缝隙后，各个字线区中的各层字线层直接形成为层叠的字线；或者，当在所述衬底上交替堆叠字线层和第一介质层，以形成叠层结构的步骤中，采用非导电材料形成所述字线层时，在形成字线缝隙之后且在形成位线之前，所述制造方法还包括：先沿各个所述字线缝隙去除各字线区中的所述字线层，以在所述字线缝隙的侧壁上形成字线沟槽，然后填充导电的字线材料于各个所述字线沟槽中，以在各字线区中形成层叠的字线。
可选地，形成沿与第一方向相交的第二方向延伸的位线的步骤包括：
在所述叠层结构和导电柱的上方覆盖第三介质层；
刻蚀所述第三介质层，以形成暴露出相应的导电柱的顶面的接触孔；
在所述接触孔中形成位线接触；
在所述第三介质层和所述位线接触上覆盖位线材料层，并刻蚀所述位线材料层，以形成沿第二方向延伸的位线。
可选地，在形成所述字线缝隙之后且在覆盖所述第三介质层之前，在所述字线缝隙中填充第二介质层；或者，在覆盖所述第三介质层后，所述第三介质层将所述字线缝隙封闭为气隙。
与现有技术相比，本发明的技术方案至少具有以下有益效果之一：
1、包括交替堆叠的字线层和第一介质层的叠层结构具有多个贯穿孔和沿第一方向延伸的多条字线缝隙，字线缝隙将叠层结构分割为多个字线区并在每个字线区中定义出层叠的多条字线，每个字线区中均分布有贯穿孔，由此，通过在贯通孔的字线层处制作环形凹槽并填充选通层，覆盖相变材料层并填充导电柱，以及在叠层结构顶面上形成沿第二方向延伸并电性连接导电柱的位线之后，能在每个字线区与每条位线的交叉点处形成多层相变存储单元，最终能够提高相变存储器的位密度和集成度。
2、能够使得多层相变存储单元共享同一位线，能够减少位线数量，进而提高阵列的操作效率。
3、在不增加制造成本和集成度的前提下，能够扩展三维堆叠能力。
4、由于字线由叠层结构定义而成，位线被多层相变存储单元共享，因此，能够抑制制造过程中出现的诸如字线弯曲、位线弯曲、对准重叠误差等问题，在提高相变存储器的位密度和集成度的同时，降低相变存储器的制造成本和工艺难度并保证相变存储器的质量。
附图说明
图1是一种已知的相变存储器的结构示意图。
图2是本发明一实施例的相变存储器的俯视结构示意图。
图3是图2中虚线框处的结构的剖面结构示意图。
图4是本发明一实施例的相变存储器操作时选中相应的相变存储单元时的示意图。
图5是本发明一实施例的相变存储器的制造方法流程图。
图6至图18是本发明一实施例的相变存储器的制造方法中的器件俯视结构示意图或者器件剖面结构示意图。
图19是本发明另一实施例的相变存储器的制造方法中的器件剖面结构示意图。
图20是本发明另一实施例的相变存储器的俯视结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
要注意的是，在本说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的参考仅指示所描述的实施例可以包括特定的特征、结构或特性。此外，这样的短语未必是指相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，结合明确或未明确描述的其它实施例实现这样的特征、结构或特性处于相关领域技术人员的知识范围之内。
一般而言，应当至少部分地根据上下文的使用来理解术语。例如，至少部分地基于上下文，如本文中使用的术语“一个或多个”可以用以在单数的意义上描述任何特征、结构或特性，或者可以用以在复数的意义上描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，还可以将术语“一”、“一个”或“该”再次理解为传达单数用法或者传达复数用法。
应当容易地理解，应当按照最广泛的方式解释本公开中的“在……上”、“在……上方”和“在……之上”的含义，使得“在……上”不仅意指直接地在某物上，而且包括在某物上且其间具有中间特征或层的含义，以及“在……上方”或者“在……之上”不仅意指在某物上方或之上的含义，而且包括在某物上方或之上且其间没有中间特征或层的含义(即，直接地在某物上)。
此外，文中为了便于描述可以采用空间相对术语，诸如“表面上”、“上方”等，以描述一个元件或特征与其它元件或特征的如图所示的关系。空间相对术语旨在包含除了附图所描绘的取向之外的处于使用或操作中的器件的不同取向。设备可以具有其它取向(旋转90度或者处于其它取向上)，以及同样地，本文中使用的空间相对描述词可以是相应地解释的。
如文中使用的术语“层”指代包括具有厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层或上覆结构的范围小的范围。此外，层可以是均匀或者非均匀的连续结构的区域，其具有小于该连续结构的厚度的厚度。例如，层可以位于所述连续结构的顶表面与底表面之间的任何成对水平面之间，或者位于所述顶表面和底表面处。层可以水平地延伸、垂直地延伸和/或沿孔(槽)表面延伸。衬底可以是层，可以在其内包括一个或多个层，和/或可以具有位于其上、其上方和/或其下方的一个或多个层。层可以是单层膜，也可以是多层膜。
如本文所用的术语“水平”将被理解为被定义成平行于衬底的平面或表面的平面，而考虑衬底的取向。术语“垂直”将指代垂直于如先前定义的“水平”的方向。诸如“在……上方”、“在……下方”、“底部”、“顶部”、“侧”(例如，侧壁)、“较高”、“较低”、“上部”、“在……之上”和“在……之下”的术语是相对于该水平平面定义的。术语“在……上”允许元件之间存在直接接触或者存在居间元件。
如本文所用，术语“第一”、“第二”和其它序数词将被理解为仅提供区分，而不施加任何特定的空间或时间顺序。
如本文所用，术语“和/或”的含义是二选一或者二者兼具。
请参考图2和图3，本发明一实施例提供一种相变存储器，其包括叠层结构、选通层OTS、相变材料层PCM、导电柱以及多条位线BL。
叠层结构包括交替堆叠的字线层WL和第一介质层IDL1，叠层结构具有多个贯通孔via以及沿第一方向Y延伸的多条字线缝隙T1，字线缝隙T1将叠层结构分割为多个字线区，如图2中的WLi-3、WLi-2、WLi-1、WLi…所示。所有字线缝隙T1的深度可以相同，也可以不完全相同。字线缝隙T1可以从叠层结构的顶层的顶面沿Z方向向下贯穿至叠层结构的底层的底面，也可以从叠层结构的顶层的顶面沿Z方向向下贯穿至叠层结构部分数量的字线层的底面，其中Z方向垂直于第一方向Y和第二方向X。且不管何种情况，在字线缝隙T1深度内的各字线区中的各字线层WL会分别形成一条相应的字线，例如图3中，两条相应的字线缝隙T1从叠层结构的顶面贯穿了m层字线层，并定义出了字线区WLi，因此中字线区WLi的m层字线层形成了自下而上依次层叠的m条字线WLi_0、WLi_1、…、WLi_m。
此外，值得注意的是，本实施例中，各个字线缝隙T1沿Z向的截面为矩形，沿X-Y所在平面的横截面为直线型线条，但是本发明的技术方案并不仅仅限定于此，在本发明的其他实施例中，允许字线缝隙T1沿Z向的截面为U形、V形、上宽下窄的梯形等，也允许字线缝隙T1沿沿X-Y所在平面的横截面为曲线型线条。
本实施例中，每个字线区中均分布有相应数量的贯通孔via。可选地，叠层结构的所有的贯通孔via以第一方向Y为行，以与与第一方向Y垂直的第二方向X为列，排布成阵列，贯通孔via用于制造相变存储器的存储阵列。由于每个贯通孔via贯穿多层字线层WL且位于字线区和位线的交叉点处，因此每个交叉点处可以制造多层存储单元。
贯穿孔via沿Z方向的深度可以与字线缝隙T1相同，也可以深于字线缝隙T1，还可以浅于字线缝隙T1。叠层结构中的所有贯穿孔via的深度可以相同，也可以不完全相同。其中，当一个字线区中的贯穿孔via的深度小于用于定义该字线区的字线缝隙T1的深度，且该贯穿孔via贯穿的字线层的数量少于字线缝隙T1贯穿的字线层的数量时，贯穿孔via在该字线区中未贯穿的字线层会作为虚拟字线(dummy WL)，这是因为贯穿孔via以下的相邻字线层之间没有形成相变存储单元。
本实施例中，字线层WL和第一介质层IDL1的材料可以是本领域技术人员所熟知的任意合适的材料。作为示例，字线层WL为导电材料，可以包括掺杂半导体材料(例如P型或N型掺杂的多晶硅)、金属(例如W、Ni、Co、Ta、Ti、Mo、Al、Cu、Pt、Ir、La、Ni与Ru等)、金属硅化物、金属氮化物(例如TaN、TiN、TiAIN、TaAIN等)等中的任意一种或者其中的两种以上的组合。作为示例，第一介质层IDL1可以包括氧化硅、氮化硅、氮氧化硅、低k介质、高k介质等中的一种或者多种组合。
请参考图3，各个贯穿孔via侧壁上的部分数量或者全部数量的字线层WL均相对第一介质层IDL内凹而形成相应的环形凹槽(未图示，可见图8中的102所示)，选通层OTS填充于各个环形凹槽中。选通层OTS的材料可以是本领域技术人员所熟知的任意合适的材料，其可以包括O(氧)、S(硫)、Se(硒)、Te(碲)、Ge(锗)、Sb(锑)、Si(硅)或As(砷)中的至少一种元素，例如包括硫系化合物材料，该硫系化合物材料可以是Ge-Se基材料、Ge-Te基材料等等。优选地，各个贯穿孔via沿Z方向贯穿叠层结构的所有字线层WL，各个贯穿孔via侧壁上的各个字线层WL均相对第一介质层IDL内凹而形成环形凹槽，由此实现最大存储密度且形成的每个相变存储单元均具有选通层OTS。
相变材料层PCM覆盖于各个贯穿孔via的侧壁上，以围绕贯穿孔via中形成的导电柱。相变材料层PCM可以是本领域技术人员所熟知的任意合适的相变材料。作为示例，相变材料层PCM可以包括Ge-Sb-Te基相变材料(又称为GST)、Ge-Te基相变材料、Ge-Sb基相变材料、Si-Sb-Te基相变材料、Sb-Te基相变材料、Sb基相变材料等中的至少一种，可以是两种相变材料的组合、三种相变材料的组合或者更多种相变材料的组合。其中，Ge-Sb-Te基相变材料由Ge、Sb、Te三元素组成，其可以包括但不限于Ge3Sb4Te8、Ge2Sb2Te5、Ge2Sb2Te4、GeSb2Te4等，Ge-Te基相变材料由Ge和Te两元素组成，Ge-Sb基相变材料由Ge和Sb两元素组成，Si-Sb-Te基相变材料由Si-、Sb、Te三元素组成，可以包括但不限于:Si11Sb57Te32、Si18Sb52Te30、Si24Sb48Te28等。因此，基于相变材料层PCM所含的相变材料可以是单一的，也可以是多种相变材料组合而成的情况，本发明对于相变材料层PCM的层数不做具体限制，可以是单层，也可以是为多层，例如2层、3层、4层、5层、6层甚至更多层，相邻两层相变材料的结晶温度和阈值电压可以不同，当结晶温度和阈值电压不同的相变材料所对应的发生相变的脉冲电压或者脉冲电流也不同，这样，在特定大小的脉冲电压或者脉冲电流下，可能使相变材料层PCM的全部层的相变材料均位于低阻态，也可能使相变材料层PCM的全部层的相变材料均位于高阻态，也可能使其中部分层的相变材料位于低阻态，而另外部分层相变材料位于高阻态，由此，相变存储器的低阻态对应相变材料层PCM中的全部或部分相变材料结晶，相变存储器的高阻态对应相变材料层PCM的非晶态。
在本发明的其他实施例中，相变材料层PCM不仅覆盖各个贯穿孔via的侧壁，还可以覆盖在各个贯穿孔via的底面上以及覆盖在各个贯穿孔via外围的叠层结构的顶层的顶面上。
各个贯穿孔via中均填充有导电柱，该导电柱被其所在的贯通孔via中的相变材料层PCM围绕。导电柱的材料可以是本领域技术人员所熟知的任意合适的导电材料，例如可以包括金属(例如W、Ni等)、金属硅化物、掺杂半导体材料(例如P型或N型掺杂的多晶硅)等中的一种或两者以上组合。
各条位线BL(如图2中BLn-1、BLn、BLn+1所示)沿第二方向X延伸，相邻位线BL之间有位线缝隙T2，每条位线BL均与多个导电柱电性连接。位线BL的材料可以是本领域技术人员所熟知的任意合适的导电材料，例如可以包括金属(例如W、Ni、Cu、Al等)、金属硅化物、掺杂半导体材料(例如P型或N型掺杂的多晶硅)等中的一种或两者以上组合。
本实施例的相变存储器还包括第一阻挡层(可参考图10中的103所示)、第二阻挡层(可参考图10中的105所示)和第三阻挡层(可参考图10中的107所示)。第一阻挡层至少覆盖在贯通孔via侧壁上的环形凹槽的表面上，以夹设在选通层OTS和字线层WL之间，实现选通层OTS和字线层WL之间的隔离；第二阻挡层至少覆盖在贯通孔的侧壁上，以至少夹设在相变材料层PCM和选通层OTS之间，实现选通层OTS和相变材料层PCM之间的隔离；第三阻挡层至少覆盖在贯通孔的侧壁上的相变材料层PCM的表面上，以至少夹设在相变材料层PCM和导电柱之间，实现相变材料层PCM和导电柱之间的隔离。
第一阻挡层、第二阻挡层和第三阻挡层可以为本领域技术人员所熟知用于实现材料之间的扩散阻挡的任意合适的阻挡材料，第一阻挡层、第二阻挡层和第三阻挡层的材料可以是相同，也可以是不同的。作为示例，第一阻挡层、第二阻挡层和第三阻挡层的材料均为TiN或者TaN，以简化工艺。
可选地，本实施例的相变存储器还包括在各个导电柱的顶面上形成的位线接触(可参考图18中的112所示)，位线接触与导电柱一一对应设置，每条位线BL通过多个位线接触与相应的导电柱电性连接。
可选地，本实施例的相变存储器还包括第二介质层(可参考图18中的110所示)和第三介质层(可参考图18中的111所示)。其中，第二介质层填充于各个字线缝隙T1中，以实现相邻字线之间的绝缘隔离。第三介质层形成于叠层结构和第二介质层的上方，并具有暴露出各个导电柱的顶面的接触孔，各个位线接触填充于相应的接触孔中。第二介质层和第三介质层的材料可以是本领域技术人员所熟知的任意合适的材料，例如第二介质层可以包括氧化硅、氮化硅、氮氧化硅、正硅酸乙酯(TEOS)、多孔材料等等中的一种或多种组合，第三介质层可以包括氧化硅、氮化硅、氮氧化硅、低k介质(介电常数k小于3)、正硅酸乙酯(TEOS)等等中的一种或多种组合。
需要说明的是，在本发明的其他实施例中，可以省略第二介质层的填充，以使得字线缝隙被第三介质层封闭为气隙(如图19中的109所示)，进而利用这些气隙减小毗邻单元之间的热串扰，以有利于器件尺寸的进一步缩小。
请参考图3和图4，本实施例中，在每一条位线BL与每一个字线区的交叉点处均会形成多层堆叠的相变存储单元Cell，相变存储单元Cell也可以称为存储节点，顶层的相变存储单元Cell位于字线和顶层字线层之间，顶层相变存储单元Cell以下的相变存储单元Cell位于相邻两层字线层之间，大大提高了相变存储器的位密度和集成度。
对于本发明的相变存储器来说，通过选通相应的位线和选通相应的字线来在指定的相变存储单元上施加相应宽度和高度的脉冲(例如光脉冲、电脉冲等)来进行相应的操作，且其操作过程包括Reset(重置)过程和Set(设置)过程，其中，当施加一个长且中等强度的脉冲信号使指定的相变存储单元Cell中的相变材料层PCM的温度升到熔融温度Tm之下、结晶温度Tx之上后，并保持一段时间促使晶核生长，从而实现非晶态到晶态的转换，即实现指定的相变存储单元Cell中的相变材料层PCM由高阻态(“0”态)转变为低阻态(“1”态)的过程称为Set过程(又称为写操作过程)；当加一个短且强的脉冲信号使指定的相变存储单元Cell中的相变材料层PCM温度升高到熔融温度Tm以上后，再经过快速冷却(cooling down)，从而实现指定的相变存储单元Cell中的相变材料层PCM从晶态到非晶态的转换，即实现相变材料层PCM由低阻态(“0”态)转变为高阻态(“1”态)的过程称为Reset过程(又称为擦操作过程)，Reset过程和Set过程是互相可逆的过程。
例如需要操作图4中的存储节点a时，可以通过选通相应的位线Selected BL以及相应的字线WL0_2来向存储节点a施加操作电流(Reset电流或者Set电流)，以使得存储节点a的相变材料层进行阻态变化，继而达到操作存储节点a的目的，此时与该存储节点a共享同一位线的其他存储节点b不会被选中，与该存储节点a共享同一字线的其他存储节点c也不会被选中，与该存储节点a不共享同一位线和同一字线的其他存储节点d也不会被选中。
显然，本实施例的相变存储器的结构，能够减少用于选通位线的选择器的设置数量，最终提高了相变存储器的存储阵列的操作效率。此外，由于字线由叠层结构定义而成，位线可以被多层存储单元共享，因此，能在不增加制造成本和集成度的前提下，扩展三维堆叠能力。
另外应当注意的是，本实施例中，叠层结构中的所有贯通孔via，以第一方向Y为行方向，以第二方向X为列方向排列成阵列，且第一方向Y和第二方向X正交，且相邻两行的贯通孔via是对齐的，相邻两列的贯通孔via也是对齐的，每个字线区的宽度只设置了沿第一方向Y排列的一行贯穿孔via，但是本发明的技术方案并不仅仅限定于此，在本发明的其他实施例中，本领域技术人员可以根据需要对贯通孔via的排布布局进行调整，请参考图20，相邻的BLn+1和BLn上的贯通孔via是相互错位排布的，由此，使得第一方向Y和第二方向X相交，但不正交。
基于同一发明构思，请参考图5，本发明一实施例还提供一种本发明的相变存储器的制造方法，其包括以下步骤：
S1，提供一衬底，在所述衬底上交替堆叠字线层和第一介质层，以形成叠层结构；
S2，形成多个贯穿孔，各个贯穿孔从叠层结构的顶面向下贯穿至所述叠层结构的部分厚度或者全部厚度；
S3，刻蚀所述贯穿孔侧壁上的部分数量或全部数量的字线层，以在所述贯穿孔侧壁上形成相应的环形凹槽；
S4，填充选通层于所述环形凹槽中；
S5，形成相变材料层，所述相变材料层至少覆盖在所述贯穿孔的侧壁上；
S6，填充导电材料于所述贯穿孔中，以形成导电柱；
S7，刻蚀所述叠层结构以形成沿第一方向延伸的多个字线缝隙，进而定义出多个字线区，每个字线区中的各字线层用于形成层叠的多条字线；
S8，形成沿与第一方向相交的第二方向延伸的位线，且每条所述位线与多个所述导电柱电性连接。
请参考图6和图7，图7是沿图6中的XX’线的器件剖面结构示意图。在步骤S1中，提供衬底100，并通过气相沉积工艺等在在衬底100上交替沉积字线层101a和第一介质层101b，以形成叠层结构101。其中，衬底100可以是本领域技术人员所熟知的任意合适的衬底材料，例如硅、锗等，其可以是经过一系列集成电路制造工序处理过的衬底，也可以是裸衬底，其中当叠层结构101的最底层为字线层101a时，衬底100至少表层为氧化硅或氮化硅等介质层。字线层101a和第一介质层101b的材料可以参考上文中所述，在此不再赘述。
请继续参考图6和图7，在步骤S2中，可以通过常规的光刻和孔刻蚀的相关工艺，刻蚀叠层结构101至暴露出衬底100的表面，以贯穿叠层结构101的多个贯穿孔102。贯穿孔102的横截面形状可以是圆形、椭圆形、方形等等任意合适的形状，其纵向截面形状可以是矩形、上宽下窄的梯形等等任意合适的形状。
在本发明的其他实施例中，在步骤S2中，形成的贯穿孔102的深度也可以不暴露出衬底100的表面，仅仅贯穿至叠层结构101部分数量的字线层101a的底面。
请参考图8，在步骤S3中，可以通过湿法刻蚀、气相刻蚀等合适的刻蚀工艺，刻蚀各个贯穿孔102的内侧壁上的各层字线层101a，使得贯穿孔102的内侧壁上所有的字线层101a相对第一介质层101b内凹，以在各个贯穿孔102的侧壁上形成相应的环形凹槽102a，进而使得形成的各个相变存储单元均具有选通层。其中，环形凹槽102a的深度可以取决后续所需形成的选通层的关键尺寸。
在本发明的其他实施例中，在步骤S3中，也可以通过其他合适的工艺，仅仅使得各个贯穿孔102顶部内侧壁上的要求数量的字线层101a被暴露出来，进而刻蚀这些被暴露出的字线层101a，形成要求数量的环形凹槽102a。
请参考图9，在步骤S4中，首先，通过化学气相沉积或者原子层沉积等等合适的成膜工艺，在贯穿孔102的内表面、环形凹槽102a的表面和叠层结构101的顶面上依次覆盖第一阻挡层103和选通层104，且选通层104能够将环形凹槽102a填满；然后，采用合适的刻蚀工艺(例如侧墙刻蚀工艺等)去除多余的第一阻挡层103和选通层104，使得剩余的第一阻挡层102和选通层104仅仅位于环形凹槽102a内。其中，第一阻挡层103和选通层104的材料可以参考上文中所述，在此不再赘述。
应当注意的是，在本发明的其他实施例中，也可以使得第一阻挡层103不仅覆盖在环形凹槽102a的表面上，还覆盖在贯穿孔102的内表面上以及贯通孔102外围的叠层结构101的顶面上。
请参考图10，在步骤S5中，通过化学气相沉积或者原子层沉积等等合适的成膜工艺，在贯通孔102的内表面以及贯通孔102外围的叠层结构101的顶面上，依次沉积第二阻挡层105、相变材料层106以及第三阻挡层107。第二阻挡层105、相变材料层106以及第三阻挡层107的材料可以参考上文所述，在此不再赘述。
本实施例中，第二阻挡层105、相变材料层106以及第三阻挡层107不仅位于贯通孔102的侧壁和底面上，还位于贯通孔102外围的叠层结构101的顶面上，但是本发明的技术方案并仅仅限定于此，在本发明的其他实施例中，还可以在沉积相变材料层106之后，对相变材料层106进行刻蚀，以去除贯通孔102底面上和叠层结构101的顶面上的多余部分，使得剩余的相变材料层106仅仅位于贯通孔102侧壁上。
请参考图10至图13，图13是沿图12中的XX’的器件剖面结构示意图。在步骤S6中，通过溅射、蒸镀或化学气相沉积等合适的工艺，沉积导电材料于叠层结构101的顶面上，且沉积的导电材料填满各个贯通孔102a；然后通过化学机械平坦化(CMP)对沉积的导电材料的顶面进行平坦化，直至暴露出叠层结构101的顶层的顶面，形成填充在各个贯通孔102a中的导电柱108。导电柱108的材料可以参考上文所述，在此不再赘述。
在本发明的其他实施例中，通过化学机械平坦化(CMP)对沉积的导电材料的顶面进行平坦化时，也可以停止在贯通孔102a外围的叠层结构101的顶层上方的第二阻挡层105、相变材料层106和第三阻挡层107中的任一层的顶面上。
请参考图14和图15，在步骤S7中，刻蚀叠层结构101至暴露出衬底100的表面，以形成多条字线缝隙109，相邻字线缝隙109之间为一个字线区WL，每个字线区WL中的各个字线层101a用于分别形成一条相应的字线WL。
应当注意的是，在本发明的其他实施例中，字线缝隙109的深度也可以在Z方向上不贯穿叠层结构101，仅仅贯穿至部分层的字线层101a。贯穿孔102a的深度可以与字线缝隙109的深度相同，也可以不同。其中，当在叠层结构101中，贯穿孔102a的深度小于字线缝隙109的深度时，贯穿孔102a底面以下的一些字线层为虚拟字线(dummy word line)。
作为另一种示例，字线层101a的材料是导电的(例如包括掺杂的多晶硅、金属、金属硅化物等)，在形成字线缝隙109后，各个字线区中的字线缝隙109的深度内的各层字线层101a均形成一条相应的字线。
作为另一示例，当步骤S1中沉积的字线层101a的材料为非导电的时，所述制造方法还包括：在形成字线缝隙109之后，先沿各个字线缝隙109的侧壁去除相应的字线层101a，以在所述字线缝隙109的侧壁上形成字线沟槽(未图示)，然后填充导电的字线材料于各个字线沟槽中，以形成字线WL。
可选地，请参考图16，在形成字线缝隙109之后，通过高深宽比气相沉积等合适的填充工艺，并通过化学机械平坦化(CMP)工艺去除叠层结构101顶面上的多余填充材料，以形成填满字线缝隙109的第二介质层110，实现字线之间的隔离。第二介质层110的材料如上文中所述，在此不再赘述。
请参考图17至图18，在步骤S8中，形成多条沿第二方向X延伸的位线BL。具体过程包：首先，在叠层结构101、第二介质层110和导电柱108的上方覆盖第三介质层111进行顶面平坦化；然后对第三介质层111进行接触孔刻蚀，以形成暴露出相应的导电柱108的顶面的接触孔(未图示)；之后，通过沉积等工艺，在所述接触孔中填充导电材料并通过CMP工艺去除多余的导电材料，以形成位线接触112；接着，在所述第三介质层111和所述位线接触112上覆盖位线材料层，并通过光刻和刻蚀工艺刻蚀位线材料层，以形成多条沿第二方向X延伸的位线BL。
在本发明其他实施例中，当字线缝隙109较细且第三介质层111的材料和成膜工艺选取合适的情况下，也可以省略第二介质层110的填充，请参考图19，在形成所述字线缝隙109之后，直接在叠层结构101和字线缝隙109、导电柱108等结构上方覆盖第三介质层111，第三介质层111将各个字线缝隙109封闭为气隙，由此利用气隙来改善相邻存储单元之间的热串扰。
此外，本发明的位线BL以及位线接触112的形成方法也不仅仅限定于上述举例。当位线接触112和位线BL均为金属材料时，一种方法可以采用金属剥离(lift-off)工艺来形成位线接触112和/或位线BL，即先通过光刻胶涂覆、曝光、显影等光刻工艺形成图案化的光刻胶层，然后在图案化的光刻胶层上溅射或蒸镀金属材料，之后在去除图案化的光刻胶层的同时，将图案化的光刻胶层上多余的金属材料一同去除，被保留下来的金属材料作为位线接触112或位线BL；另一种方法可以采用双镶嵌工艺来一道制作位线接触112和位线BL，具体的双镶嵌工艺可以参考大马士革双镶嵌工艺，在此不再详述。
本发明的相变存储器的制造方法，一条位线与一个字线区中的各层字线交叉，在一条位线与一个字线区的一个交叉点就可以形成多层相变存储单元，因此，能提高相变存储器的位密度和集成度，且能够在不增加制造成本和集成度的前提下，扩展三维堆叠能力。此外，由于字线由字线缝隙划分叠层结构而成，位线被多层相变存储单元共享，因此，位线数量被大大减少，多层字线无需进行对准堆叠，因此能够抑制制造过程中出现的诸如字线弯曲、位线弯曲、对准重叠误差等问题，降低相变存储器的制造成本和工艺难度并保证相变存储器的质量。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明技术方案的范围。
Claims (12)
1.一种相变存储器，其特征在于，包括：
叠层结构，包括交替堆叠的字线层和第一介质层，所述叠层结构中具有多个贯穿孔和沿第一方向延伸的多条字线缝隙，所述字线缝隙将所述叠层结构分割为多个字线区并在每个字线区中定义出层叠的多条字线，每个字线区中均分布有所述贯穿孔，且各个所述贯穿孔侧壁上的部分数量或者全部数量的字线层相对第一介质层内凹而形成相应的环形凹槽；
选通层，填充于所述环形凹槽中；
相变材料层，至少覆盖于所述贯穿孔的侧壁上；
导电柱，填充于所述贯穿孔中并被所述相变材料层围绕；
沿第二方向延伸的位线，每条所述位线与多个所述导电柱电性连接。
2.如权利要求1所述的相变存储器，其特征在于，所述相变材料层还覆盖在所述贯通孔的底面上，和/或，所述相变材料层还覆盖在所述贯通孔外围的所述叠层结构的顶面上。
3.如权利要求1所述的相变存储器，其特征在于，还包括：
第一阻挡层，至少设置在所述环形凹槽的表面上，以夹设在所述选通层和所述字线层之间；
第二阻挡层，至少覆盖在所述选通层的表面上，以夹设在所述相变材料层和所述选通层之间；
第三阻挡层，至少覆盖在所述贯通孔侧壁上的所述相变材料层的表面上，以夹设在所述相变材料层和所述导电柱之间。
4.如权利要求1所述的相变存储器，其特征在于，还包括多个位线接触，各个位线接触与各个所述导电柱一一对应且形成在对应的导电柱的顶面上，每条所述位线通过多个所述位线接触与相应的所述导电柱电性连接。
5.如权利要求4所述的相变存储器，其特征在于，还包括第三介质层，所述第三介质层形成于所述叠层结构和所述导电柱的上方，并具有暴露出各个导电柱的顶面的接触孔，各个所述位线接触一一对应地填充于相应的所述接触孔中。
6.如权利要求5所述的相变存储器，其特征在于，所述相变存储器还包括填充于所述字线缝隙中的第二介质层，或者，所述第三介质层将所述字线缝隙封闭为气隙。
7.一种相变存储器的制造方法，其特征在于，包括以下步骤：
提供一衬底，在所述衬底上交替堆叠字线层和第一介质层，以形成叠层结构；
形成多个贯穿孔，各个贯穿孔从叠层结构的顶面向下贯穿至所述叠层结构的部分厚度或者全部厚度；
刻蚀所述贯穿孔侧壁上的部分数量或全部数量的字线层，以在所述贯穿孔侧壁上形成相应的环形凹槽；
填充选通层于所述环形凹槽中；
形成相变材料层，所述相变材料层至少覆盖在所述贯穿孔的侧壁上；
填充导电材料于所述贯穿孔中，以形成导电柱；
刻蚀所述叠层结构以形成沿第一方向延伸的多个字线缝隙，进而定义出多个字线区，每个字线区中的各字线层用于形成层叠的多条字线；
形成沿与第一方向相交的第二方向延伸的位线，且每条所述位线与多个所述导电柱电性连接。
8.如权利要求7所述的相变存储器的制造方法，其特征在于，形成相变材料层的步骤包括：沉积相变材料层于所述贯通孔的内表面以及所述叠层结构的顶面上；刻蚀去除所述贯通孔的底面以及所述叠层结构的顶面上的相变材料层。
9.如权利要求7所述的相变存储器的制造方法，其特征在于，还包括：
填充选通层于所述环形凹槽中之前，先形成第一阻挡层，所述第一阻挡层至少覆盖在所述环形凹槽表面上；
在填充选通层于所述环形凹槽中之后且在形成相变材料层之前，先形成第二阻挡层，所述第二阻挡层至少覆盖在所述贯穿孔中的选通层的表面上；
在形成所述相变材料层之后且在填充导电材料于所述贯穿孔中之前，先形成第三阻挡层，所述第三阻挡层至少覆盖在所述贯通孔的侧壁上的所述相变材料层的表面上。
10.如权利要求7所述的相变存储器的制造方法，其特征在于，当在所述衬底上交替堆叠字线层和第一介质层，以形成叠层结构的步骤中，采用导电的字线材料形成所述字线层时，在形成字线缝隙后，各个字线区中的各层字线层直接形成为层叠的字线；或者，当在所述衬底上交替堆叠字线层和第一介质层，以形成叠层结构的步骤中，采用非导电材料形成所述字线层时，在形成字线缝隙之后且在形成位线之前，所述制造方法还包括：先沿各个所述字线缝隙去除各字线区中的所述字线层，以在所述字线缝隙的侧壁上形成字线沟槽，然后填充导电的字线材料于各个所述字线沟槽中，以在各字线区中形成层叠的字线。
11.如权利要求7所述的相变存储器的制造方法，其特征在于，形成沿与第一方向相交的第二方向延伸的位线的步骤包括：
在所述叠层结构和导电柱的上方覆盖第三介质层；
刻蚀所述第三介质层，以形成暴露出相应的导电柱的顶面的接触孔；
在所述接触孔中形成位线接触；
在所述第三介质层和所述位线接触上覆盖位线材料层，并刻蚀所述位线材料层，以形成沿第二方向延伸的位线。
12.如权利要求11所述的相变存储器的制造方法，其特征在于，在形成所述字线缝隙之后且在覆盖所述第三介质层之前，在所述字线缝隙中填充第二介质层；或者，在覆盖所述第三介质层后，所述第三介质层将所述字线缝隙封闭为气隙。
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