CN108155203A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN108155203A
CN108155203A CN201711276605.3A CN201711276605A CN108155203A CN 108155203 A CN108155203 A CN 108155203A CN 201711276605 A CN201711276605 A CN 201711276605A CN 108155203 A CN108155203 A CN 108155203A
Authority
CN
China
Prior art keywords
layer
variable resistance
electrode
selection
semiconductor devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711276605.3A
Other languages
English (en)
Other versions
CN108155203B (zh
Inventor
朴钟撤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN108155203A publication Critical patent/CN108155203A/zh
Application granted granted Critical
Publication of CN108155203B publication Critical patent/CN108155203B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/861—Thermal details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供一种半导体器件。该半导体器件包括单元结构的堆叠结构、电极结构和加热电极。每个单元结构包括顺序地堆叠的盖层、选择层、缓冲层、可变电阻层和上电极层。电极结构在穿过堆叠结构的开口中，与缓冲层、可变电阻层和上电极层电隔离并且电连接到选择层。加热电极在可变电阻层与选择层之间并且操作为传递热到可变电阻层。

Description

半导体器件
技术领域
这里描述的一个或更多个实施方式涉及半导体器件。
背景技术
正在不断地尝试提高存储器件的集成度。一种尝试涉及开发具有垂直堆叠布置的存储单元的可变电阻存储器件。
发明内容
根据一个或更多个实施方式，半导体器件包括：堆叠结构，包含堆叠在基板上的多个单元结构；所述多个单元结构的每个包括顺序地堆叠的盖层、选择层、缓冲层、可变电阻层和上电极层；电极结构，在穿过堆叠结构的开口中，电极结构与缓冲层、可变电阻层和上电极层电隔离并且电连接到选择层；以及加热电极，在可变电阻层与选择层之间，加热电极用于传递热到可变电阻层。
根据一个或更多个其它实施方式，半导体器件包括：堆叠结构，包括堆叠在基板上的多个单元结构，所述多个单元结构的每个包括堆叠的绝缘图案和下电极层；选择图案，在穿过堆叠结构的开口的侧壁上；电极结构，在选择图案上并且填充开口；以及可变电阻层，在下电极层与选择图案之间，可变电阻层直接接触选择图案。
根据一个或更多个其它实施方式，半导体器件包括：电极结构；以及在堆叠中的多个单元结构，其中所述多个单元结构的每个对应于存储单元并且包括选择层、可变电阻层、加热层和电极层，电极结构电连接到选择层并且与可变电阻层、加热层和电极层电隔离，加热层用于传递热到可变电阻层。
附图说明
通过参考附图详细描述示范实施方式，特征对于本领域技术人员将变得明显，在附图中：
图1和2示出可变电阻存储器件的一实施方式；
图3示出可变电阻存储器件的平面图；
图4至11示出用于制造可变电阻存储器件的方法的一实施方式的阶段；
图12和13示出可变电阻存储器件的另一实施方式；
图14至19示出用于制造可变电阻存储器件的方法的另一实施方式的阶段；
图20和21示出可变电阻存储器件的另一实施方式；
图22示出可变电阻存储器件的另一实施方式；
图23和24示出用于制造可变电阻存储器件的方法的另一实施方式的阶段；
图25示出可变电阻存储器件的另一实施方式；
图26和27示出用于制造可变电阻存储器件的方法的另一实施方式的阶段；
图28示出可变电阻存储器件的另一实施方式；
图29和30示出用于制造可变电阻存储器件的方法的另一实施方式的阶段；
图31示出可变电阻存储器件的另一实施方式；以及
图32示出用于制造可变电阻存储器件的方法的另一实施方式的阶段。
具体实施方式
图1和2是示出可变电阻存储器件的一实施方式的截面图。图3示出根据一示例实施方式的可变电阻存储器件的平面图。
参考图1，可变电阻存储器件可以包括在基板100上的堆叠的单元结构10a、20a和30a。单元结构10a、20a和30a的每个可以包括顺序地堆叠的盖层102a、第一缓冲层104a、选择层106a、第二缓冲层108a、可变电阻层110a和上电极层112a。单元结构10a、20a和30a可以在第一方向上堆叠，该第一方向可以基本上垂直于基板100的顶表面。堆叠单元结构10a、20a和30a的数目可以在不同实施方式中改变。上盖层202a可以在最上面的单元结构30a上。
盖层102a可以包括例如硅氮化物。
第一缓冲层104a可以包括关于第二缓冲层108a的绝缘材料具有预定的高选择性的绝缘材料。此外，第一和第二缓冲层104a和108a的每个可以包括关于盖层102a具有预定的高选择性的材料。例如，第一缓冲层104a可以包括硅氧化物，第二缓冲层108a可以包括多晶硅、SiC、SiOC或者其它材料。
选择层106a可以包括双向阈值开关(OTS)材料。OTS材料可以根据在非晶态的温度而具有可变电阻。因此，包括OTS材料的选择层106a可以用作开关元件。在一示例实施方式中，OTS材料可以包括锗(Ge)、硅(Si)、砷(As)和/或碲(Te)。此外，OTS材料可以还包括硒(Se)和/或硫(S)。
OTS材料可以包括例如AsTeGeSiIn、GeTe、SnTe、GeSe、SnSe、AsTeGeSiSbS、AsTeGeSiInP、AsTeGeSi、As2Te3Ge、As2Se3Ge、As25(Te90Ge10)75、Te40As35Si18Ge6.75In0.25、Te28As34.5Ge15.5S22、Te39As36Si17Ge7P、As10Te21S2Ge15Se50Sb2、Si5Te34As28Ge11S21Se1、AsTeGeSiSeNS、AsTeGeSiP、AsSe、AsGeSe、AsTeGeSe、ZnTe、GeTePb、GeSeTe、AlAsTe、SeAsGeC、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe、GeAsBiSe、GexSe1-x等等。
在示例实施方式中，可变电阻层110a可以包括具有例如通过焦耳加热从非晶态变为晶态的相的硫族化物基材料。例如，可变电阻层110a可以具有根据相变的可变电阻。因此，可变电阻存储器可以用作相变随机存取存储(PRAM)器件。在一示例中，选择层106a也可以包括硫族化物基材料。
硫族化物基材料可以包括例如包含预定比率的锗(Ge)、锑(Sb)和/或碲(Te)的GST材料。在一些示例实施方式中，可变电阻层110a可以具有包括包含GeTe-SbTe的堆叠结构的超晶格结构。在一个实施方式中，可变电阻层可以包括In-Sb-Te(IST)材料或者Bi-Sb-Te(BST)材料。
在一些示例实施方式中，可变电阻层110a可以包括具有通过磁场或者自旋转移矩(STT)而改变的电阻的材料。可变电阻层110a可以包括铁磁材料，例如，铁(Fe)、镍(Ni)、钴(Co)、镝(Dy)、钆(Gd)等等。因此，可变电阻存储器件可以用作磁性随机存取存储(MRAM)器件。
在一些示例实施方式中，可变电阻层110a可以包括钙钛矿材料，例如STO(SrTiO3)、BTO(BaTiO3)、PCMO(Pr1-XCaXMnO3)等等，或者包括过渡金属氧化物，例如锆氧化物(ZrOx)、铝氧化物(AlOx)、铪氧化物(HfOx)等等。因此，可变电阻存储器件可以用作电阻式随机存取存储(MRAM)器件。
上电极层112a可以包括金属氮化物或者金属硅氮化物。在示例实施方式中，上电极层112a可以包括例如钛氮化物(TiNx)、钛硅氮化物(TiSiNx)、钨氮化物(WNx)、钨硅氮化物(WSiNx)、钽氮化物(TaNx)、钽硅氮化物(TaSiNx)、锆氮化物(ZrNx)、锆硅氮化物(ZrSiNx)、钛铝氮化物等等。
上盖层202a以及单元结构10a、20a和30a可以包括暴露基板100的上表面的开口150。多个开口150可以以规则的或者预定的间隔彼此间隔开。
第二凹陷可以在开口150与第一缓冲层104a的邻近开口150的侧壁之间。第一导电图案158a可以在第一缓冲层104a的所述侧壁上，并且可以填充第二凹陷。第一导电图案158a的上表面可以接触选择层106a的底部。第一导电图案158a可以围绕开口150并且包括具有氧化物的导电材料(例如，钨)。
第一凹陷可以在开口150与第二缓冲层108a的邻近开口150的侧壁之间。加热电极(或者加热层)154a可以在第二缓冲层108a的所述侧壁上并且可以填充第一凹陷。加热电极154a可以在选择层106a与可变电阻层110a之间。加热电极154a可以围绕开口150并且可以传递焦耳热至可变电阻层110a。因此，加热电极154a可以具有大于第一导电图案158a的电阻的电阻。
此外，加热电极154a的氧化物可以是绝缘体。例如，加热电极154a可以包括金属氮化物，例如钛氮化物、钨氮化物、钽氮化物、锆氮化物等等，或者包括金属硅氮化物，例如钛硅氮化物、钨硅氮化物、钽硅氮化物、锆硅氮化物等等。加热电极154a可以包括碳，例如C、CN、TiCN、TaCN等等。
盖层102a、第一缓冲层104a、选择层106a、第二缓冲层108a、可变电阻层110a和上电极层112a可以被顺序地堆叠。这个堆叠结构、第一导电图案158a和加热电极154a可以对应于第一结构。
氧化物层160和160a可以形成在通过开口150暴露的盖层102a、第一导电图案158a、选择层106a、可变电阻层110a、加热电极154a和上电极层112a的侧壁上。第一氧化物层160可以在盖层102a、选择层106a、可变电阻层110a、上电极层112a和加热电极154a的侧壁上，并且第一氧化物层160可以是绝缘体。第二氧化物层160a可以在第一导电图案158a的侧壁上，并且第二氧化物层160a可以具有导电性。
接触插塞164可以在第一和第二氧化物层160和160a以及基板100上，并且可以填充开口150。接触插塞164可以包括金属，例如钨、铝、铜等等。
具有导电性的第二氧化物层160a可以在接触插塞164与第一导电图案158a之间，从而接触插塞164、第二氧化物层160a和第一导电图案158a可以彼此电连接。此外，第一导电图案158a的上表面可以接触选择层106a。因此，当电信号通过接触插塞164施加时，电信号可以经由第二氧化物层160a和第一导电图案158a被传送到选择层106a。第一导电图案158a可以具有围绕接触插塞164的环形形状。
然而，是绝缘体的第一氧化物层160可以形成在接触插塞164与盖层102a、选择层106a、可变电阻层110a、上电极层112a和加热电极154a的侧壁的每个之间。因此，接触插塞164与盖层102a、选择层106a、可变电阻层110a、上电极层112a和加热电极154a的每个可以彼此电隔离。
加热电极154a可以与接触插塞164电隔离并且可以具有围绕接触插塞164的环形形状。因此，邻近于接触插塞164的可变电阻层110a可以被加热电极154a选择性地加热。可变电阻层110a可以被局部地相变，从而可变电阻层110a的一部分的电阻可以改变。
在操作中，首先，在被选择的单元结构中的选择层106a与接触插塞164可以被选择。当电信号通过被选择的接触插塞164施加时，电流可以经由接触被选择的接触插塞164的单元结构中的第二氧化物层160a和/或第一导电图案158a流到选择层106a。因此，电流可以流动通过选择层106a上的加热电极154a，从而可变电阻层110a的接触加热电极154a的部分可以被加热。例如，邻近于开口150的可变电阻层110a的环形部分“A”可以被选择性地加热。在一个实施方式中，可变电阻层110a的接触加热电极154a的环形部分“A”的电阻可以是可变的。例如，可变电阻层110a的环形部分“A”可以被结晶以具有预定低电阻。因此，电流可以流动通过可变电阻层110a上的上电极层112a。
如上所述，存储单元可以形成在邻近于接触插塞164的单元结构10a、20a和30a的相应单元结构中。因此，可变电阻存储器件可以包括在垂直堆叠结构中的存储单元以实现高集成度。
图4至11示出用于制造可变电阻存储器件的方法的一实施方式的阶段，该可变电阻存储器件例如可以是图1至3中的可变电阻存储器件。
参考图4，初始盖层102、初始第一缓冲层104、初始选择层106、初始第二缓冲层108、初始可变电阻层110和初始上电极层112可以顺序地堆叠在基板100上以形成初始结构10。初始盖层102、初始第一缓冲层104、初始选择层106、初始第二缓冲层108、初始可变电阻层110和初始上电极层112可以被顺序地和重复地堆叠在初始结构10上以形成堆叠的初始结构10、20和30。初始上盖层202可以在最上面的初始结构30上。在图4中，示出了其中初始结构10、20和30顺序地堆叠在三个层级(level)的情况。在另一实施方式中，存储单元可以垂直地堆叠为不同数目的层级，例如，四个或更多个层级。
基板100可以是半导体基板，例如，硅基板、锗基板、硅锗基板、绝缘体上硅(SOI)基板、或者绝缘体上锗(GOI)基板。在一些示例实施方式中，基板100可以包括III-V族化合物，例如GaP、GaAs、GaSb等等。
初始盖层102可以包括例如硅氮化物。初始第一缓冲层104可以由关于初始第二缓冲层108的绝缘材料具有预定的高蚀刻选择性的绝缘材料形成。初始第一缓冲层104可以包括例如硅氧化物。初始第二缓冲层108可以包括例如多晶硅、SiC、SiOC或者其它材料。初始选择层106可以包括例如OTS材料。
初始可变电阻层110可以包括硫族化物基材料，例如GST材料、IST材料、BST材料等等。在一些示例实施方式中，初始可变电阻层110可以包括铁磁材料。在一些示例实施方式中，初始可变电阻层110可以包括钙钛矿材料或者过渡金属氧化物。初始上电极层112可以包括金属氮化物或者金属硅氮化物。
参考图5，初始上盖层202和堆叠的初始结构10、20和30可以被各向异性地蚀刻以形成穿过其的开口150。开口150可以暴露基板100的上表面。蚀刻工艺可以是例如干蚀刻工艺。
因此，初始盖层102、初始第一缓冲层104、初始选择层106、初始第二缓冲层108、初始可变电阻层110和初始上电极层112可以被转变为堆叠的单元结构10a、20a和30a。单元结构10a、20a和30a的每个可以包括顺序地堆叠的盖层102a、第一缓冲层104a、选择层106a、第二缓冲层108a、可变电阻层110a和上电极层112a。上盖层202a可以在最上面的单元结构30a上。
盖层102a、第一缓冲层104a、选择层106a、第二缓冲层108a、可变电阻层110a、上电极层112a和上盖层202a可以通过开口150的侧壁暴露。
参考图6，通过开口150的侧壁暴露的第二缓冲层108a可以被部分地且各向同性地蚀刻以形成第一凹陷152。蚀刻工艺可以包括例如湿蚀刻工艺或者各向同性干蚀刻工艺。
参考图7，加热电极层可以在上盖层202a上以及开口150的侧壁和底部上以填充第一凹陷152。加热电极层可以包括金属氮化物，例如钛氮化物(TiNx)、钨氮化物(WNx)、钽氮化物(TaNx)、锆氮化物(ZrNx)等等，或者包括金属硅氮化物，例如钛硅氮化物(TiSiNx)、钨硅氮化物(WSiNx)、钽硅氮化物(TaSiNx)、锆硅氮化物(ZrSiNx)等等。在一些示例实施方式中，加热电极层可以包括碳，例如C、CN、TiCN、TaCN或者其它材料。
加热电极层可以被蚀刻从而加热电极层可以仅保留在第一凹陷152中以形成加热电极154a。蚀刻工艺可以包括例如湿蚀刻工艺或者各向同性干蚀刻工艺。
参考图8，通过开口150的侧壁暴露的第一缓冲层104a可以被部分地且各向同性地蚀刻以形成第二凹陷156。蚀刻工艺可以包括例如湿蚀刻工艺或者各向同性干蚀刻工艺。
参考图9，第一导电层可以形成在上盖层202a上以及开口150的侧壁和底部上以填充第二凹陷156。第一导电层可以包括例如钨。
第一导电层可以被蚀刻从而第一导电层可以仅保留在第二凹陷156中以形成第一导电图案158a。蚀刻工艺可以包括例如湿蚀刻工艺或者各向同性干蚀刻工艺。
因此，盖层102a、第一导电图案158a、选择层106a、加热电极154a、可变电阻层110a、上电极层112a和上盖层202a可以通过开口150的侧壁暴露。
参考图10，通过开口150的侧壁暴露的盖层102a、第一导电图案158a、选择层106a、加热电极154a、可变电阻层110a、上电极层112a和上盖层202a可以被氧化以在开口150的侧壁上形成氧化物层160和160a。氧化工艺可以包括例如等离子体氧化工艺或者热氧化工艺。
在氧化工艺中，可以是绝缘体的第一氧化物层160可以形成在盖层102a、选择层106a、可变电阻层110a、加热电极154a、上电极层112a和上盖层202a的侧壁上，并且具有导电性的第二氧化物层160a可以形成在第一导电图案158a的侧壁上。在氧化工艺中，氧化物层可以形成在基板100上。因此，在氧化工艺之后，基板100上的氧化物层可以被选择性地去除。
参考图11，导电层可以形成在第一和第二氧化物层160和160a、基板100和上盖层202a上以填充开口150。导电层可以被平坦化直到上盖层202a的上表面可以被暴露。因此，接触插塞164可以形成在第一和第二氧化物层160和160a以及基板100上以填充开口150。
导电层可以包括金属，例如钨、铝、铜等等。导电层可以例如通过化学机械抛光(CMP)工艺或者回蚀刻工艺被平坦化。
图12和13示出可变电阻存储器件的另一实施方式的截面图。参考图12和13，可变电阻存储器件可以包括在基板100上的堆叠的单元结构11a、21a和31a。单元结构11a、21a和31a的每个可以包括顺序地堆叠的盖层102a、选择层106a、第二缓冲层108a、可变电阻层110a和上电极层112a。单元结构11a、21a和31a可以在第一方向上被重复地堆叠。上盖层202a可以形成在最上面的单元结构31a上。
盖层102a可以包括例如硅氮化物。
选择层106a可以包括OTS材料。
第二缓冲层108a可以包括关于盖层102a具有预定的高选择性的绝缘材料。例如，第二缓冲层108a可以包括硅氧化物。在一些示例实施方式中，第二缓冲层108a可以包括例如多晶硅、SiC、SiCN或者其它材料。
可变电阻层110a和上电极层112a可以包括分别与图1和3中的可变电阻层和上电极层的材料基本上相同的材料。
上盖层202a和堆叠的单元结构11a、21a和31a可以包括穿过其的开口150。开口150可以暴露基板100的上表面。多个开口150可以以规则的或者预定的间隔开彼此间隔开。
第一凹陷可以形成在开口150与第二缓冲层108a的邻近于开口150的侧壁之间。第二凹陷可以形成在开口150与可变电阻层110a的邻近于开口150的侧壁之间。第三凹陷可以形成在开口150与上电极层112a的邻近于开口150的侧壁之间。
第一凹陷可以具有在水平方向上的第一宽度。第二凹陷可以具有在水平方向上的小于第一宽度的第二宽度。因此，可变电阻层110a的下表面、第二缓冲层108a的侧壁和选择层106a的上表面可以通过第一凹陷暴露。第三凹陷可以具有在水平方向上的等于或小于第二宽度的第三宽度。
加热电极180a可以至少位于第一凹陷中并且可以共形地形成在通过第一凹陷暴露的可变电阻层110a的下表面、第二缓冲层108a的侧壁以及选择层106a的上表面上。例如，加热电极180a可以在选择层106a与可变电阻层110a之间。因此，选择层106a和可变电阻层110a可以通过加热电极180a彼此连接。然而，加热电极180a可以不接触上电极层112a。
加热电极180a可以包括与图1和3中的加热电极的材料基本上相同的材料。
绝缘图案184可以在加热电极180a上并且可以填充第一、第二和第三凹陷。绝缘图案184可以包括例如硅氧化物。例如，盖层102a、选择层106a和绝缘图案184可以通过开口150的侧壁暴露。
堆叠结构可以包括盖层102a、选择层106a、第二缓冲层108a、可变电阻层110a和上电极层112a。堆叠结构和加热电极180a可以形成第一结构。
接触插塞186可以形成在盖层102a、选择层106a、绝缘图案184和基板100上并且可以充分地填充开口150。接触插塞186可以包括金属，例如钨、铝、铜或者其它材料。
接触插塞186可以直接接触选择层106a的侧壁。然而，绝缘图案184可以形成在接触插塞186与加热电极180a、可变电阻层110a和上电极112a的侧壁的每个之间。因此，加热电极180a、可变电阻层110a和上电极112a的每个可以与接触插塞186电隔离。
加热电极180a可以与接触插塞186隔离，并且可以具有围绕接触插塞186的环形形状。例如，邻近于接触插塞186的可变电阻层110a可以通过加热电极180a被选择性地加热。可变电阻层110a可以被局部地相变，以便改变可变电阻层110a的一部分的电阻。
在操作中，首先，在选择的单元结构中的选择层106a与接触插塞186可以被选择。当电信号通过被选择的接触插塞186施加时，电流可以流到接触被选择的接触插塞186的选择的单元结构中的选择层106a。因此，电流可以流动通过选择层106a上的加热电极180a，以便加热可变电阻层110a的接触加热电极180a的部分。因此，电流可以流动通过可变电阻层110a上的上电极层112a。
如上所述，存储单元可以形成在邻近于接触插塞186的相应的单元结构处。因此，可变电阻存储器件可以具有垂直堆叠布置的存储单元以实现高集成度。
图14至19示出用于制造可变电阻存储器件(例如，图12至13中的可变电阻存储器件)的方法的另一实施方式的阶段。
参考图14，初始盖层102、初始选择层106、初始第二缓冲层108、初始可变电阻层110和初始上电极层112可以顺序地堆叠在基板100上以形成初始结构11。初始盖层102、初始选择层106、初始第二缓冲层108、初始可变电阻层110和初始上电极层112可以顺序地且重复地堆叠在初始结构11上以形成堆叠的初始结构11、21和31。初始上盖层202可以形成在最上面的初始结构31上。
初始盖层102、初始选择层106、初始第二缓冲层108、初始可变电阻层110、初始上电极层112和初始上盖层202可以包括例如分别与图4中的初始盖层、初始选择层、初始第二缓冲层、初始可变电阻层、初始上电极层和初始上盖层的材料基本上相同的材料。
参考图15，初始上盖层202和堆叠的初始结构11、21和31可以被各向异性地蚀刻以形成穿过其的开口150。开口150可以暴露基板100的上表面。蚀刻工艺可以包括例如干蚀刻工艺。
由开口150的侧壁暴露的初始第二缓冲层108和初始可变电阻层110可以被部分地且各向同性地蚀刻以形成第一凹陷170和第二凹陷172。第一凹陷170可以通过部分地蚀刻初始第二缓冲层108而形成。第二凹陷172可以通过部分地蚀刻初始可变电阻层110而形成。在示例实施方式中，初始第二缓冲层108在各向同性蚀刻工艺期间可以比初始可变电阻层110更快地被蚀刻。在一些示例实施方式中，第一凹陷170和第二凹陷172可以通过不同的各向同性蚀刻工艺形成。因此，第一凹陷170可以具有在水平方向上的第一宽度，第二凹陷172可以具有在水平方向上的小于第一宽度的第二宽度。初始第二缓冲层108和初始可变电阻层110的各向同性蚀刻工艺可以包括例如湿蚀刻工艺或者各向同性干蚀刻工艺。
因此，初始盖层102、初始选择层106、初始第二缓冲层108、初始可变电阻层110和初始上电极层112可以分别被转变为包括开口150以及第一和第二凹陷170和172的盖层102a、选择层106a、第二缓冲层108a、可变电阻层110a和上电极层112a。选择层106a的上表面、第二缓冲层108a的侧壁以及可变电阻层110a的底部可以通过第一凹陷170暴露。可变电阻层110a的侧壁以及上电极层112a的底部可以通过第二凹陷172暴露。
参考图16，加热电极层180可以形成在开口150和第一和第二凹陷170和172的侧壁上以及基板100和上盖层202a的上表面上。加热电极层180可以由例如与图7中示出的加热电极层的材料基本上相同的材料形成。
在示例实施方式中，加热电极层180可以共形地形成在第一和第二凹陷170和172的内壁上。在一些示例实施方式中，加热电极层180可以填充第一凹陷170。
绝缘层可以形成在加热电极层180上以填充第一和第二凹陷170和172。绝缘层包括例如硅氧化物，并且可以由例如CVD工艺或者ALD工艺形成。绝缘层可以被蚀刻以使得绝缘层可以仅保留在第一凹陷170和第二凹陷172中从而形成第一绝缘图案182。蚀刻工艺可以包括例如湿蚀刻工艺或者各向同性干蚀刻工艺。
参考图17，在开口150的侧壁上以及基板100的表面上的加热电极层180可以被蚀刻以形成加热电极180a。加热电极层180的蚀刻工艺可以包括例如湿蚀刻工艺或者各向同性干蚀刻工艺。同时，第一绝缘图案182可以被部分地蚀刻，例如从而去除形成在第一凹陷170中的第一绝缘图案182以及形成在第二凹陷172中的第一绝缘图案182的一部分，从而形成第一绝缘图案182a。
加热电极180a可以共形地形成在第一凹陷170中的第二缓冲层108a的侧壁、可变电阻层110a的底部以及选择层106a的上表面上。在示例实施方式中，加热电极180a也可以形成在可变电阻层110a的下侧壁上。
在蚀刻加热电极层180期间，由开口150暴露的上电极层112a可以被部分地蚀刻以形成第三凹陷174。在示例实施方式中，第三凹陷174可以具有在水平方向上的等于或小于第二宽度的第三宽度。
参考图18，绝缘层可以形成在开口150的侧壁以及基板100和上盖层202a的表面上以填充第一、第二和第三凹陷170、172和174。绝缘层可以被蚀刻以使得绝缘层仅保留在第一、第二和第三凹陷170、172和174中以形成第二绝缘图案。第二绝缘图案可以包括例如硅氧化物。
第一和第二绝缘图案可以被合并为一个绝缘图案184。绝缘层的蚀刻工艺可以包括例如湿蚀刻工艺或者各向同性干蚀刻工艺。
因此，盖层102a、选择层106a和绝缘图案184可以通过开口150的侧壁暴露。绝缘图案184可以覆盖加热电极180a、可变电阻层110a和上电极层112a的侧壁。
参考图19，导电层可以形成在盖层102a、选择层106a、绝缘图案184、基板100和上盖层202a上以充分地填充开口150。导电层可以被平坦化直到上盖层202a的上表面被暴露以形成填充开口150的接触插塞186。接触插塞186可以直接接触选择层106a并且可以与加热电极180a、可变电阻层110a和上电极层112a电隔离。
图20和21是示出可变电阻存储器件的另一实施方式的截面图。图22示出可变电阻存储器件的平面图的一实施方式。
参考图20和21，可变电阻存储器件可以包括在基板100上的堆叠的单元结构12a、22a和32a。单元结构12a、22a和32a的每个可以包括顺序地堆叠的盖层102a、下电极层130a、沟道层132a、缓冲层134a、可变电阻层110a和上电极层112a。单元结构12a、22a和32a可以在第一方向上堆叠。堆叠的单元结构的数目可以在不同的实施方式当中改变。
盖层102a可以包括例如硅氮化物。
下电极层130a可以包括例如金属氮化物或者金属硅氮化物。在示例实施方式中，下电极层130a可以包括例如钛氮化物(TiNx)、钛硅氮化物(TiSiNx)、钨氮化物(WNx)、钨硅氮化物(WSiNx)、钽氮化物(TaNx)、钽硅氮化物(TaSiNx)、锆氮化物(ZrNx)、锆硅氮化物(ZrSiNx)、钛铝氮化物等等。
沟道层132a可以包括例如多晶硅。
缓冲层134a可以包括关于盖层102a和沟道层132a的每个具有预定的高蚀刻选择性的绝缘材料。缓冲层134a可以包括例如硅氧化物、SiC、SiOC等等。
可变电阻层110a和上电极层112a可以包括分别与图1至3中示出的可变电阻层和上电极层的材料基本上相同的材料。
堆叠的单元结构12a、22a和32a可以包括穿过其的开口150。开口150可以暴露基板100的上表面。多个开口150可以以规则的或者预定的间隔间隔开。
第一凹陷可以形成在开口150与缓冲层134a的邻近于开口150的侧壁之间。加热电极250可以形成在缓冲层134a的侧壁上以填充第一凹陷。加热电极250可以在沟道层132a与可变电阻层110a之间，从而沟道层132a和可变电阻层110a可以通过加热电极250彼此连接。加热电极250可以包括与图1和3中的加热电极的材料基本上相同的材料。
栅绝缘层350可以形成在开口150的侧壁上。例如，栅绝缘层350可以接触由开口150暴露的盖层102a、下电极层130a、沟道层132a、加热电极250、可变电阻层110a和上电极层112a。在示例实施方式中，栅绝缘层350可以包括例如硅氧化物。在一些示例实施方式中，栅绝缘层350可以包括具有高于硅氧化物的介电常数的金属氧化物。
栅电极360可以形成在栅绝缘层350上以充分地填充开口150。栅电极360可以具有柱形状或者其它形状。栅电极360可以穿过沟道层132a形成，从而包括沟道层132a、栅绝缘层350和栅电极360的晶体管可以形成在每个层级处。栅电极360可以用作晶体管的公共栅极并且可以包括金属，例如钨、铝、铜或者其它材料。
可以进一步形成与下电极层130a电连接的第一导线以及与上电极层112a电连接的第二导线。因此，电信号可以被独立地施加到形成在每个层级处的下电极层130a和上电极层112a。
在示例实施方式中，多个下电极层130a的边缘部分可以具有阶梯形状。接触插塞362和导电图案可以形成在下电极层130a的边缘部分上。此外，多个上电极层112a的边缘部分可以具有阶梯形状。接触插塞362和导电图案可以形成在上电极层112a的边缘部分上。
在操作中，首先，电信号被施加到邻近被选择的单元结构中的栅电极360以导通对应于该被选择的单元结构的晶体管。当电信号被施加到被选择的单元结构中的下电极层130a时，电流可以通过已导通的晶体管流到加热电极250。因此，可变电阻层110a的一部分可以被加热电极250加热。电流可以流动通过可变电阻层110a上的上电极层112a。
因此，邻近于栅电极360形成在每个层级处的单元结构可以用作存储单元。因此，可以通过垂直堆叠布置的存储单元实现高集成的存储器件。
图23至24示出用于制造可变电阻存储器件的方法的一实施方式的阶段，该可变电阻存储器件例如可以是图20至22中示出的可变电阻存储器件。
参考图23，初始盖层102、初始下电极层130、初始沟道层132、初始缓冲层134、初始可变电阻层110和初始上电极层112可以被顺序地堆叠在基板100上以形成初始结构12。初始盖层102、初始下电极层130、初始沟道层132、初始缓冲层134、初始可变电阻层110和初始上电极层112可以被顺序地且重复地堆叠在初始结构12上以形成堆叠的初始结构12、22和32。初始上盖层202可以形成在最上面的初始结构32上。
初始盖层102、初始可变电阻层110和初始上电极层112可以包括分别与图4中示出的初始盖层、初始可变电阻层和初始上电极层的材料基本上相同的材料。初始下电极层130、初始缓冲层134和初始沟道层132可以包括分别与图20至22中的下电极层、缓冲层和沟道层的材料基本上相同的材料。
参考图24，初始上盖层202和堆叠的初始结构12、22和32可以被各向异性地蚀刻以形成穿过其的多个开口150。每个开口150可以暴露基板100的上表面。蚀刻工艺可以包括例如干蚀刻工艺。
由开口150的侧壁暴露的初始缓冲层134可以被部分地且各向同性地蚀刻以形成第一凹陷。蚀刻工艺可以包括例如湿蚀刻工艺或者各向同性干蚀刻工艺。
因此，包括顺序地堆叠的盖层102a、下电极层130a、沟道层132a、缓冲层134a、可变电阻层110a和上电极层112a的单元结构可以形成在基板100上。
加热电极层可以形成在开口150和第一凹陷的侧壁以及基板100和上盖层112a的上表面上。加热电极层可以包括与图7中示出的加热电极层的材料基本上相同的材料。加热电极层可以被蚀刻从而加热电极层仅保留在第一凹陷中以形成加热电极250。蚀刻工艺可以包括例如湿蚀刻工艺或者各向同性干蚀刻工艺。
再次参照图20至22，栅绝缘层350可以形成在开口150的侧壁以及上盖层202a的上表面上。栅电极层可以形成在栅绝缘层上以填充开口150。栅电极层可以被平坦化直到上盖层202a的上表面可以被暴露以形成栅电极360。平坦化工艺可以包括例如CMP工艺或回蚀刻工艺。
图25示出可变电阻存储器件的另一实施方式的截面图。参考图25，可变电阻存储器件可以包括在基板100上的单元结构13a。单元结构13a可以包括顺序地堆叠的盖层402a、下电极层404a、第一绝缘层408a和可变电阻层410a。多个单元结构13a、23a和33a可以在第一方向上堆叠。堆叠的单元结构13a、23a和33a的数目可以在不同实施方式中改变。上盖层202a可以形成在最上面的单元结构33a上。
盖层402a和可变电阻层410a可以包括例如分别与图1至3中示出的盖层和可变电阻层的材料基本上相同的材料。下电极层404a可以包括例如与图20至22中示出的下电极层的材料基本上相同的材料。
上盖层202a和单元结构13a、23a和33a可以包括穿过其的多个开口150。每个开口150可以暴露基板100的上表面。第一凹陷可以形成在开口150与第一绝缘层408a的邻近于开口150的侧壁之间。加热电极406a可以形成在第一凹陷中。加热电极406a可以与开口150间隔开并且可以围绕开口150。
第二凹陷可以形成在开口150与加热电极406a和下电极层404a的邻近于开口150的侧壁之间。绝缘图案420可以形成在第二凹陷中。绝缘图案420可以形成在加热电极406a和下电极层404a的侧壁上。第一绝缘层408a和绝缘图案420可以包括例如硅氧化物。
选择图案450可以形成在开口150的侧壁上并且可以具有圆筒形形状或者其它形状。选择图案450可以包括例如与图1至3中示出的下电极层的材料基本上相同的材料。
接触插塞452可以形成在选择图案450上以充分地填充开口150。接触插塞452可以用作上电极。
在操作中，首先，电信号可以被施加到被选择的单元结构中的下电极层404a。此外，电流可以经由下电极层404a流到加热电极406a。因此，可变电阻层410a的一部分可以被加热电极406a加热，从而电流可以流动通过可变电阻层410a。选择图案450可以被选择，从而电流可以流动通过选择图案450和接触插塞452。
图26和27是示出用于制造可变电阻存储器件的方法的另一实施方式的阶段的截面图，该可变电阻存储器件例如可以是图25中的可变电阻存储器件。
参考图26，初始盖层、初始下电极层、初始第一绝缘层和初始可变电阻层可以被顺序地堆叠在基板100上以形成初始结构。初始盖层、初始下电极层、初始第一绝缘层和初始可变电阻层可以被顺序地和重复地堆叠在初始结构上以形成堆叠的初始结构。初始上盖层可以形成在最上面的初始结构上。
初始上盖层和堆叠的初始结构可以被各向异性地蚀刻以形成穿过其的多个开口150。每个开口150可以暴露基板100的上表面。
由开口150的侧壁暴露的初始第一绝缘层和初始下电极层可以被部分地和各向同性地蚀刻以形成第一和第二凹陷190和192。第一凹陷190可以通过部分地蚀刻初始第一绝缘层而形成。第二凹陷192可以通过部分地蚀刻初始下电极层而形成。在示例实施方式中，在各向同性蚀刻工艺期间，初始第一绝缘层可以比初始下电极层被更快地蚀刻。在一些示例实施方式中，第一凹陷190和第二凹陷192可以通过不同的各向同性蚀刻工艺形成。
因此，第一凹陷190可以具有在水平方向上的第一宽度，第二凹陷192可以具有在水平方向上的小于第一宽度的第二宽度。初始第一绝缘层和初始下电极层的蚀刻工艺可以包括湿蚀刻工艺或者各向同性干蚀刻工艺。
因此，初始盖层、初始下电极层、初始第一绝缘层和初始可变电阻层可以被分别转变为具有穿过其的开口150以及第一和第二凹陷190和192的盖层、下电极层、第一绝缘层和可变电阻层。
参考图27，加热电极层可以形成在开口150和第一和第二凹陷190和192的侧壁上以及基板100和上盖层202a的上表面上。加热电极层可以由例如与图7中示出的加热电极层的材料基本上相同的材料形成。在示例实施方式中，加热电极层可以部分地填充第一凹陷190。加热电极层可以被蚀刻从而加热电极层可以仅保留在第一凹陷190中以形成加热电极406a。
绝缘层可以形成在开口150、第二凹陷192和加热电极406a的侧壁上以及基板100和上盖层202a的上表面上。绝缘层可以由例如硅氧化物形成。在示例实施方式中，绝缘层可以填充第二凹陷192。
绝缘层可以被蚀刻从而绝缘层可以保留在第二凹陷192中以形成绝缘图案420。绝缘图案420可以覆盖下电极层404a和加热电极406a的侧壁。
再次参照图25，选择层可以形成在开口150的侧壁上以及基板100和上盖层202a的上表面上。选择层可以被各向同性地蚀刻以在开口150的侧壁上形成选择图案450。接触插塞452可以形成在选择图案450上以充分地填充开口150。
图28是示出可变电阻存储器件的另一实施方式的截面图。参考图28，可变电阻存储器件可以包括在基板100上的单元结构14a。单元结构14a可以包括顺序地且交替地堆叠的多个绝缘层422a和多个下电极层424a。多个单元结构14a、24a和34a可以在第一方向上堆叠。上盖层202a可以形成在最上面的单元结构34a上。
绝缘层422a可以包括例如硅氧化物或者硅氮化物。
上盖层202a和单元结构14a、24a和34a可以包括多个开口150。每个开口150可以暴露基板100的上表面。第一凹陷可以形成在开口150与下电极层424a的邻近开口150的侧壁之间。加热电极426a和可变电阻图案428a可以在水平方向上堆叠以填充第一凹陷。因此，加热电极426a和可变电阻图案428a可以围绕开口150。加热电极426a可以接触下电极层424a，并且可变电阻图案428a可以通过开口150暴露。
选择图案450可以形成在开口150的侧壁上并且可以具有圆筒形形状或者其它形状。
接触插塞452可以形成在选择图案450上以充分地填充开口150。接触插塞452可以用作上电极。
在操作中，首先，电信号可以被施加到选择的单元结构中的下电极层424a用于操作。此外，电流可以经由下电极层424a流到加热电极426a。因此，可变电阻图案428a可以被加热电极426a加热，从而电流可以流动通过可变电阻图案428a。选择图案450可以被选择，从而电流可以流动通过选择图案450和接触插塞452。
图29和30是示出制造可变电阻存储器件的方法的另一实施方式的阶段的截面图，该可变电阻存储器件例如可以是图28中显示的可变电阻存储器件。
参考图29，初始绝缘层和初始下电极层可以被顺序地堆叠在基板100上以形成初始结构。初始绝缘层和初始下电极层可以被顺序地且重复地堆叠在初始结构上以形成堆叠的初始结构。初始上盖层可以形成在最上面的初始结构上。初始上盖层和堆叠的初始结构可以被各向异性地蚀刻以形成穿过其的开口150。开口150可以暴露基板100的上表面。由开口150的侧壁暴露的初始下电极层可以被部分地且各向同性地蚀刻以形成凹陷194。
因此，包括顺序地堆叠的绝缘层422a和下电极层424a的堆叠的单元结构可以形成在基板100上。
参考图30，加热电极层可以形成在开口150和凹陷194的侧壁上以及基板100和上盖层202a的上表面上。加热电极层可以由例如与图7中的加热电极层的材料基本上相同的材料形成。在示例实施方式中，加热电极层可以部分地填充凹陷194。
加热电极层可以被部分地蚀刻以形成加热电极426a。加热电极426a可以部分地填充凹陷194。
可变电阻层可以形成在开口150和加热电极426a的侧壁上以及基板100和上盖层202a的表面上。可变电阻层可以被蚀刻从而可变电阻层可以仅保留在凹陷194中以在加热电极426a上形成可变电阻图案428a。
再次参照图28，选择层可以形成在开口150的侧壁上以及基板100和上绝缘层203a的上表面上。选择层可以被各向同性地蚀刻以在开口150的侧壁上形成选择图案450。接触插塞452可以形成在选择图案450上以充分地填充开口150。
图31示出可以包括在基板100上的堆叠的单元结构15a、25a和35a的可变电阻存储器件的另一实施方式。单元结构15a可以包括顺序地堆叠的绝缘层422a、下电极层430和加热电极层432。多个单元结构15a、25a和35a可以在第一方向上堆叠。堆叠的单元结构15a、25a和35a的数目可以在不同实施方式中改变。
上绝缘层203a可以在最上面的单元结构上。绝缘层422a可以包括例如硅氧化物或者硅氮化物。上绝缘层203a和单元结构15a、25a和35a可以包括穿过其的开口150。开口150可以暴露基板100的上表面。
第一凹陷可以形成在开口150与下电极层430的邻近开口150的侧壁之间。第二凹陷可以形成在开口150与加热电极层432的邻近开口150的侧壁之间。
绝缘图案434可以形成在第一凹陷中并且可以接触下电极层430的侧壁。可变电阻图案436可以形成在绝缘图案434和加热电极层432的侧壁上以填充第二凹陷。因此，可变电阻图案436可以围绕开口150。可变电阻图案436可以由开口150暴露。
选择图案450可以形成在开口150的侧壁上并且可以具有圆筒形形状或者其它形状。接触插塞452可以形成在选择图案450上以充分地填充开口150。接触插塞452可以用作上电极。
可变电阻存储器件的这个实施方式的操作可以与参考图28说明的操作基本上相同。
图32是示出用于制造可变电阻存储器件的方法的另一实施方式的阶段的截面图，该可变电阻存储器件例如可以是图31中显示的可变电阻存储器件。
参考图32，初始绝缘层、初始下电极层和初始加热电极层可以顺序地堆叠在基板100上以形成初始结构。初始绝缘层、初始下电极层和初始加热电极层可以被顺序地且重复地堆叠在初始结构上以形成堆叠的初始结构。初始上绝缘层可以形成在最上面的初始结构上。初始上绝缘层和堆叠的初始结构可以被各向异性地蚀刻以形成穿过其的开口150。开口150可以暴露基板100的上表面。由开口150的侧壁暴露的初始下电极层和初始加热电极层可以被部分地且各向同性地蚀刻以分别形成第一凹陷和第二凹陷。
因此，包括顺序地堆叠的绝缘层422a、下电极层430和加热电极层432的堆叠的单元结构15a、25a和35a可以形成在基板100上。绝缘层可以形成在开口150和第一和第二凹陷的侧壁上以及基板100和上绝缘层203a的上表面上。绝缘层可以被部分地蚀刻以在下电极层430的侧壁上形成绝缘图案434从而部分地填充第一凹陷。
再次参照图31，可变电阻层可以形成在由开口150暴露的绝缘层422a、绝缘图案434和加热电极层432上以及基板100和上绝缘层203a的表面上以填充第二凹陷。可变电阻层可以被部分地蚀刻以在加热电极层432和绝缘图案434的侧壁上形成可变电阻图案436从而填充第二凹陷。
选择层可以形成在开口150的侧壁上以及基板100和上绝缘层203a的表面上。选择层可以被各向异性地蚀刻以在开口150的侧壁上形成选择图案450。接触插塞452可以形成在选择图案450上以充分地填充开口150。
根据上述实施方式中的一个或更多个，可变电阻存储器件可以包括垂直堆叠布置的存储单元以实现高集成度。
在此已经公开了示例实施方式，虽然采用了特定术语，但它们应该以一般的和描述的意义被理解而不是为了限制的目的。在一些情况下，对于提交本申请时本领域的普通技术人员将明显的是，结合特定实施方式描述的特征、特性和/或元件可以单独地使用，或者与结合其它实施方式描述的特征、特性和/或元件组合使用，除非另有陈述。因此，可以进行形式和细节的各种变化而不脱离如权利要求所阐明的实施方式的精神和范围。
于2016年12月6日提交的发明名称为“Semiconductor Devices(半导体器件)”的韩国专利申请第10-2016-0165222号通过引用被整体合并于此。

Claims (20)

1.一种半导体器件，包括：
堆叠结构，包括在基板上堆叠的多个单元结构，所述多个单元结构的每个包括顺序地堆叠的盖层、选择层、缓冲层、可变电阻层和上电极层；
电极结构，在穿过所述堆叠结构的开口中，所述电极结构与所述缓冲层、所述可变电阻层和所述上电极层电隔离并且电连接到所述选择层；以及
加热电极，在所述可变电阻层与所述选择层之间，所述加热电极用于传递热到所述可变电阻层。
2.如权利要求1所述的半导体器件，其中所述选择层和所述可变电阻层的每个包括硫族化物基材料。
3.如权利要求1所述的半导体器件，其中：
所述选择层包括双向阈值开关材料，以及
所述可变电阻层包括包含预定比率的锗(Ge)、锑(Sb)和/或碲(Te)的GST材料。
4.如权利要求1所述的半导体器件，其中所述加热电极直接接触所述可变电阻层的表面的一部分。
5.如权利要求1所述的半导体器件，其中：
所述加热电极在所述缓冲层的侧壁上，以及
所述加热电极在所述可变电阻层与所述选择层之间的凹陷中。
6.如权利要求1所述的半导体器件，还包括：
绝缘图案，在所述电极结构与由所述开口暴露的所述可变电阻层、所述上电极层和所述加热电极的每个之间。
7.如权利要求6所述的半导体器件，其中：
所述绝缘图案包括对应于所述可变电阻层、所述上电极层和所述加热电极的被氧化的表面的氧化物。
8.如权利要求1所述的半导体器件，还包括：
导电图案，将所述选择层电连接到所述电极结构。
9.如权利要求1所述的半导体器件，其中：
所述加热电极与所述电极结构间隔开，以及
所述加热电极具有围绕所述电极结构的环形形状。
10.如权利要求1所述的半导体器件，其中所述加热电极具有对应于所述缓冲层的侧壁、所述选择层的上表面以及所述可变电阻层的底部的共形形状。
11.如权利要求1所述的半导体器件，还包括：
在所述盖层上的下电极层，
其中所述选择层包括硅。
12.如权利要求11所述的半导体器件，还包括：
栅绝缘层，在所述电极结构与由所述开口暴露的所述下电极层、所述选择层、所述可变电阻层、所述上电极层和所述加热电极的每个之间。
13.一种半导体器件，包括：
堆叠结构，包括堆叠在基板上的多个单元结构，所述多个单元结构的每个包括堆叠的绝缘图案和下电极层；
选择图案，在穿过所述堆叠结构的开口的侧壁上；
电极结构，在所述选择图案上并且填充所述开口；以及
可变电阻层，在所述下电极层与所述选择图案之间，所述可变电阻层直接接触所述选择图案。
14.如权利要求13所述的半导体器件，其中所述选择图案具有圆筒形形状。
15.如权利要求14所述的半导体器件，还包括：
加热电极，在所述可变电阻层与所述下电极层之间，其中所述加热电极直接接触所述可变电阻层的一部分。
16.一种半导体器件，包括：
电极结构；以及
在堆叠中的多个单元结构，
其中所述多个单元结构的每个对应于存储单元并且包括选择层、可变电阻层、加热层和电极层，所述电极结构电连接到所述选择层并且与所述可变电阻层、所述加热层和所述电极层电隔离，所述加热层用于传递热到所述可变电阻层。
17.如权利要求16所述的半导体器件，其中：
所述堆叠包括穿过所述多个单元结构的开口，以及
所述电极结构在所述开口中。
18.如权利要求16所述的半导体器件，其中所述堆叠包括所述多个单元结构的四个或更多个层级的单元结构。
19.如权利要求16所述的半导体器件，其中所述选择层和所述可变电阻层的每个包括硫族化物基材料。
20.如权利要求16所述的半导体器件，其中：
所述选择层包括双向阈值开关材料，以及
所述可变电阻层包括包含预定比率的锗(Ge)、锑(Sb)和/或碲(Te)的GST材料。
CN201711276605.3A 2016-12-06 2017-12-06 半导体器件 Active CN108155203B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2016-0165222 2016-12-06
KR1020160165222A KR102551799B1 (ko) 2016-12-06 2016-12-06 반도체 소자

Publications (2)

Publication Number Publication Date
CN108155203A true CN108155203A (zh) 2018-06-12
CN108155203B CN108155203B (zh) 2023-04-28

Family

ID=62243740

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711276605.3A Active CN108155203B (zh) 2016-12-06 2017-12-06 半导体器件

Country Status (3)

Country Link
US (2) US10454028B2 (zh)
KR (1) KR102551799B1 (zh)
CN (1) CN108155203B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111048661A (zh) * 2018-10-11 2020-04-21 三星电子株式会社 可变电阻存储器装置
CN111969106A (zh) * 2020-08-17 2020-11-20 长江存储科技有限责任公司 一种相变存储器件及其制造方法
CN113644087A (zh) * 2021-08-10 2021-11-12 长江先进存储产业创新中心有限责任公司 相变存储器及其制造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10276555B2 (en) * 2016-10-01 2019-04-30 Samsung Electronics Co., Ltd. Method and system for providing a magnetic cell usable in spin transfer torque applications and including a switchable shunting layer
KR102123118B1 (ko) * 2018-05-14 2020-06-15 연세대학교 산학협력단 육각 구조를 갖는 전자 소자 및 전자 소자의 어드레싱 방법
US11380369B2 (en) 2018-11-30 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including memory cells and method for manufacturing thereof
KR102649489B1 (ko) * 2019-01-11 2024-03-21 삼성전자주식회사 가변 저항 메모리 소자
US11462686B2 (en) * 2020-06-22 2022-10-04 Nantero, Inc. Three-dimensional array architecture for resistive change element arrays and methods for making same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103247655A (zh) * 2012-02-13 2013-08-14 爱思开海力士有限公司 可变电阻存储器件及其制造和驱动方法
CN103490008A (zh) * 2012-06-07 2014-01-01 三星电子株式会社 三维电阻性随机存取存储器器件、其操作方法及其制造方法
KR20140111762A (ko) * 2013-03-12 2014-09-22 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 전자 장치

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101019986B1 (ko) * 2008-10-10 2011-03-09 주식회사 하이닉스반도체 성장 방식에 의해 형성되는 콘택 구조를 절연시키는 절연막을 포함하는 상변화 메모리 소자, 이를 포함하는 반도체 소자, 및 그들의 제조방법
US8461566B2 (en) 2009-11-02 2013-06-11 Micron Technology, Inc. Methods, structures and devices for increasing memory density
JP2011199215A (ja) * 2010-03-24 2011-10-06 Hitachi Ltd 半導体記憶装置
KR20120002832A (ko) * 2010-07-01 2012-01-09 삼성전자주식회사 반도체 메모리 소자 및 그의 형성방법
WO2012082654A2 (en) * 2010-12-14 2012-06-21 Sandisk 3D Llc Architecture for three dimesional non-volatile storage with vertical bit lines
JP2012244180A (ja) * 2011-05-24 2012-12-10 Macronix Internatl Co Ltd 多層接続構造及びその製造方法
KR101515673B1 (ko) 2011-06-13 2015-05-04 한양대학교 산학협력단 프린징 효과를 이용하는 3차원 플래시 메모리 및 이의 제조하는 방법
KR20130017347A (ko) * 2011-08-10 2013-02-20 삼성전자주식회사 반도체 소자
KR20130095499A (ko) * 2012-02-20 2013-08-28 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
KR101418051B1 (ko) * 2012-06-28 2014-07-10 인텔렉추얼디스커버리 주식회사 공통 선택소자를 갖는 수직형 저항 변화 메모리 소자 및 그 제조방법
KR101355623B1 (ko) * 2012-07-31 2014-01-27 인텔렉추얼디스커버리 주식회사 수평 전극 구조가 개선된 수직형 저항 변화 메모리 소자 및 그 제조방법
US20150162383A1 (en) 2012-06-28 2015-06-11 Intellectual Discovery Co., Ltd. Vertical resistive random access memory device, and method for manufacturing same
US8841649B2 (en) 2012-08-31 2014-09-23 Micron Technology, Inc. Three dimensional memory array architecture
KR102002802B1 (ko) 2012-09-05 2019-07-23 삼성전자주식회사 반도체 장치
KR20140068627A (ko) 2012-11-28 2014-06-09 삼성전자주식회사 가변저항막을 갖는 저항 메모리 소자 및 그 제조방법
US9064547B2 (en) * 2013-03-05 2015-06-23 Sandisk 3D Llc 3D non-volatile memory having low-current cells and methods
US9099637B2 (en) 2013-03-28 2015-08-04 Intellectual Discovery Co., Ltd. Phase change memory and method of fabricating the phase change memory
KR101511421B1 (ko) 2013-04-03 2015-04-10 한양대학교 산학협력단 다층 상변화 물질을 이용하는 3차원 메모리
KR20140127577A (ko) 2013-04-25 2014-11-04 에스케이하이닉스 주식회사 3차원 저항 가변 메모리 장치 및 그 제조방법
US9728584B2 (en) 2013-06-11 2017-08-08 Micron Technology, Inc. Three dimensional memory array with select device
KR102061694B1 (ko) 2013-10-14 2020-01-02 삼성전자주식회사 3차원 크로스 포인트 어레이를 갖는 반도체 메모리 소자
KR102075032B1 (ko) * 2013-11-07 2020-02-10 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR101536511B1 (ko) 2014-03-06 2015-07-14 한양대학교 산학협력단 3차원 적층 저항 메모리 소자 및 그 제조 방법
US11018149B2 (en) * 2014-03-27 2021-05-25 Intel Corporation Building stacked hollow channels for a three dimensional circuit device
US9768234B2 (en) * 2014-05-20 2017-09-19 Crossbar, Inc. Resistive memory architecture and devices
US9595531B2 (en) * 2014-07-11 2017-03-14 Intel Corporation Aluminum oxide landing layer for conductive channels for a three dimensional circuit device
US9437658B2 (en) * 2014-08-05 2016-09-06 Sandisk Technologies Llc Fully isolated selector for memory device
KR102255309B1 (ko) 2014-10-17 2021-05-25 삼성전자주식회사 3차원 구조의 인공 뉴런 반도체 소자 및 이를 이용한 인공 뉴런 반도체 시스템
US9356074B1 (en) * 2014-11-17 2016-05-31 Sandisk Technologies Inc. Memory array having divided apart bit lines and partially divided bit line selector switches
JP2016192443A (ja) * 2015-03-30 2016-11-10 株式会社東芝 記憶装置
US9450023B1 (en) * 2015-04-08 2016-09-20 Sandisk Technologies Llc Vertical bit line non-volatile memory with recessed word lines
KR20160131180A (ko) * 2015-05-06 2016-11-16 에스케이하이닉스 주식회사 전자 장치 및 그 동작방법
US10483324B2 (en) * 2015-11-24 2019-11-19 Fu-Chang Hsu 3D vertical memory array cell structures and processes
US9735202B1 (en) * 2016-02-16 2017-08-15 Sandisk Technologies Llc Implementation of VMCO area switching cell to VBL architecture
KR102539122B1 (ko) * 2016-02-17 2023-06-01 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
KR102483704B1 (ko) * 2016-03-30 2023-01-02 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
US9923140B2 (en) * 2016-04-20 2018-03-20 Sandisk Technologies Llc Low power barrier modulated cell for storage class memory
US10026487B2 (en) * 2016-06-03 2018-07-17 Sandisk Technologies Llc Non-volatile memory with customized control of injection type of disturb during program verify for improved program performance
KR20180003869A (ko) * 2016-07-01 2018-01-10 삼성전자주식회사 반도체 소자 제조 방법
US10120816B2 (en) * 2016-07-20 2018-11-06 Sandisk Technologies Llc Bad column management with data shuffle in pipeline
US10090318B2 (en) * 2016-08-05 2018-10-02 Micron Technology, Inc. Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure
KR102527669B1 (ko) * 2016-08-11 2023-05-02 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103247655A (zh) * 2012-02-13 2013-08-14 爱思开海力士有限公司 可变电阻存储器件及其制造和驱动方法
CN103490008A (zh) * 2012-06-07 2014-01-01 三星电子株式会社 三维电阻性随机存取存储器器件、其操作方法及其制造方法
KR20140111762A (ko) * 2013-03-12 2014-09-22 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 전자 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111048661A (zh) * 2018-10-11 2020-04-21 三星电子株式会社 可变电阻存储器装置
CN111969106A (zh) * 2020-08-17 2020-11-20 长江存储科技有限责任公司 一种相变存储器件及其制造方法
CN113644087A (zh) * 2021-08-10 2021-11-12 长江先进存储产业创新中心有限责任公司 相变存储器及其制造方法

Also Published As

Publication number Publication date
KR102551799B1 (ko) 2023-07-05
CN108155203B (zh) 2023-04-28
US20200052204A1 (en) 2020-02-13
US10825986B2 (en) 2020-11-03
US20180159030A1 (en) 2018-06-07
KR20180064842A (ko) 2018-06-15
US10454028B2 (en) 2019-10-22

Similar Documents

Publication Publication Date Title
CN108155203A (zh) 半导体器件
TWI726011B (zh) 半導體裝置及其製造方法
TWI765871B (zh) 可變阻值記憶體裝置
TWI735482B (zh) 可變電阻記憶體裝置及其製造方法
CN103811513B (zh) 半导体器件及其制造方法
US10276793B2 (en) Variable resistance memory devices and methods of manufacturing the same
US10468594B2 (en) Variable resistance memory devices
KR20170107163A (ko) 반도체 메모리 소자 및 이의 제조방법
TW201742281A (zh) 可變電阻記憶體裝置及半導體裝置
KR20150090472A (ko) 가변 저항 메모리 장치 및 그 제조 방법
KR20090011235A (ko) 상변화 기억 소자 및 그 형성 방법
US20190252464A1 (en) Semiconductor device having data storage pattern
US20120025162A1 (en) Phase change random access memory and method for fabricating the same
US11121179B2 (en) Variable resistance memory devices
US10916584B2 (en) Semiconductor device including a data storage pattern and a method of manufacturing the same
CN112310280A (zh) 可变电阻存储器装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant