CN103490008A - 三维电阻性随机存取存储器器件、其操作方法及其制造方法 - Google Patents

三维电阻性随机存取存储器器件、其操作方法及其制造方法 Download PDF

Info

Publication number
CN103490008A
CN103490008A CN201310226492.1A CN201310226492A CN103490008A CN 103490008 A CN103490008 A CN 103490008A CN 201310226492 A CN201310226492 A CN 201310226492A CN 103490008 A CN103490008 A CN 103490008A
Authority
CN
China
Prior art keywords
vertical
channel
grid
semiconductor device
variable resistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310226492.1A
Other languages
English (en)
Other versions
CN103490008B (zh
Inventor
申有哲
梁民圭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020120098463A external-priority patent/KR102010928B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN103490008A publication Critical patent/CN103490008A/zh
Application granted granted Critical
Publication of CN103490008B publication Critical patent/CN103490008B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H10N70/8265—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices on sidewalls of dielectric structures, e.g. mesa or cup type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Abstract

本发明涉及一种三维电阻性随机存取存储器器件、其操作方法及其制造方法。半导体器件包括在水平方向上延伸的衬底。在衬底上存在着在相对于衬底的水平延伸方向的垂直方向上延伸的有源柱。在衬底上存在沿着有源柱在垂直方向上延伸的可变电阻性图案，可变电阻性图案的电阻响应于其氧化或还原而改变。栅极存在于有源柱的侧壁处。

Description

三维电阻性随机存取存储器器件、其操作方法及其制造方法
相关申请的交叉引用
本美国非临时专利申请根据35U.S.C.§119条款要求于2012年9月5日提交的韩国专利申请No.10-2012-0098463的优先权，通过引用将该韩国专利申请全部内容并入本文。
技术领域
本文的公开涉及一种半导体器件，且更具体涉及一种三维电阻性随机存取存储器（3D RRAM）器件、其操作方法及其制造方法。
背景技术
已经提出三维集成电路（3D-IC）存储器技术以致力于增加半导体存储器器件的容量。在各种3D-IC存储器技术构造中，多个存储器单元以三维排列。虽然已经考虑采用精细图案技术或多级单元（MLC）技术来促进存储器器件的更高集成度，但是这种精细图案技术通常伴随着更高的制造成本，且MLC技术在增加单个存储器单元中可存储的数据位的数量方面存在一定局限。因此，作为用于实现增加的存储器容量的工艺设计技术的候选，3D-IC存储器技术方案已经变得具有吸引力。
近来，已经提出“冲孔-插塞”技术作为能大幅增加存储器容量的3D-IC存储器技术的示例。这种冲孔-插塞技术包括在衬底上顺序堆叠多个薄层并形成贯穿多个薄层的插塞。
发明内容
发明概念的各个实施例都针对三维电阻性随机存取存储器（3DRRAM）器件、其操作方法及其制造方法。
根据一些实施例，半导体器件包括：在水平方向上延伸的衬底；在衬底上在相对于衬底的水平延伸方向的垂直方向上延伸的有源柱；在衬底上沿着有源柱在垂直方向上延伸的可变电阻性图案，可变电阻性图案的电阻响应于其氧化或还原而改变；以及位于有源柱侧壁的栅极。
在一些实施例中，有源柱是包括侧壁和基底的杯形结构。
在一些实施例中，可变电阻性图案是包括侧壁和基底的杯形结构。
在一些实施例中，可变电阻性图案位于有源柱的侧壁的内部区域处并位于有源柱的基底上。
在一些实施例中，可变电阻性图案是中空结构，该中空结构包括位于有源柱的侧壁的内部区域处的侧壁。
在一些实施例中，有源柱是包括侧壁和基底的杯形结构，且其中有源柱的侧壁包括第一和第二有源层。
在一些实施例中，半导体器件还包括在有源柱和衬底之间的单晶材料的焊盘。
在一些实施例中，单晶材料的焊盘具有与有源柱的外侧壁对齐的外侧壁。
在一些实施例中，有源柱的底部接触衬底且其中电阻性图案的底部在垂直方向上与有源柱的底部间隔开。
在一些实施例中，电阻性图案在水平方向上具有小于20nm的厚度。
在一些实施例中，可变电阻性图案是具有侧壁的中空结构，且其中有源柱位于可变电阻性图案的侧壁的内部区域处。
在一些实施例中，半导体器件还包括：衬底上的多个层间介电层；多个栅极图案，每个栅极图案都位于邻近的下层间介电层和邻近的上层间介电层之间；其中有源柱和可变电阻性图案在垂直方向上延伸穿过多个层间介电层和多个栅极图案；其中：多个栅极图案的最上栅极图案包括上选择晶体管的上选择栅极；多个栅极图案的最下栅极图案包括下选择晶体管的下选择栅极；且上选择栅极和下选择栅极之间的多个栅极图案的剩余栅极图案包括半导体器件的单元串的存储器单元晶体管的控制栅极；且其中半导体器件包括半导体存储器器件。
在一些实施例中：连接在半导体器件的第一水平方向上排列的共享所述半导体存储器器件的同一层的存储器单元晶体管的控制栅极，以提供半导体存储器器件的字线；半导体器件的单元串的存储器单元晶体管通过垂直沟道串联耦合在一起；且连接在半导体器件的第二水平方向上排列的垂直沟道的上部，以提供半导体存储器器件的位线。
在一些实施例中：最上栅极图案包括第一和第二最上栅极图案，第一和第二最上栅极图案用于半导体存储器器件的第一和第二上选择晶体管的第一和第二上选择栅极；且最下栅极图案包括第一和第二最下栅极图案，第一和第二最下栅极图案用于半导体存储器器件的第一和第二下选择晶体管的第一和第二下选择栅极。
在一些实施例中：有源柱在水平方向上相邻于上选择晶体管的上选择栅极、下选择晶体管的下选择栅极以及存储器单元晶体管的控制栅极；且可变电阻性图案在水平方向上相邻于存储器单元晶体管的控制栅极且在水平方向上不相邻于上选择晶体管的上选择栅极和下选择晶体管的下选择栅极。
在一些实施例中，半导体器件还包括位于有源柱和衬底之间的单晶材料的焊盘。
在一些实施例中：有源柱在水平方向上相邻于上选择晶体管的上选择栅极、下选择晶体管的下选择栅极以及存储器单元晶体管的控制栅极；且可变电阻性图案在水平方向上相邻于存储器单元晶体管的控制栅极以及下选择晶体管的下选择栅极，且在水平方向上不相邻于上选择晶体管的上选择栅极。
在一些实施例中，可变电阻性图案是具有侧壁的中空结构，且其中有源柱位于可变电阻性图案的侧壁的内部区域处。
在一些实施例中，半导体器件还包括在有源柱和衬底之间的单晶材料的焊盘，其中：单晶材料的焊盘在水平方向上相邻于下选择晶体管的下选择栅极；有源柱在水平方向上相邻于存储器单元晶体管的控制栅极以及上选择晶体管的上选择栅极；且可变电阻性图案在水平方向上相邻于存储器单元晶体管的控制栅极，且在水平方向上不相邻于下选择晶体管的下选择栅极和上选择晶体管的上选择栅极。
在一些实施例中，半导体器件还包括在有源柱和衬底之间的单晶材料的焊盘，其中：单晶材料的焊盘在水平方向上相邻于下选择晶体管的下选择栅极；有源柱在水平方向上相邻于存储器单元晶体管的控制栅极以及上选择晶体管的上选择栅极；且可变电阻性图案在水平方向上相邻于存储器单元晶体管的控制栅极以及上选择晶体管的上选择栅极，且在水平方向上不相邻于下选择晶体管的下选择栅极。
在一些实施例中：有源柱在水平方向上相邻于下选择晶体管的下选择栅极、存储器单元晶体管的控制栅极以及上选择晶体管的上选择栅极；且可变电阻性图案在水平方向上相邻于存储器单元晶体管的控制栅极，且在水平方向上不相邻于下选择晶体管的下选择栅极和上选择晶体管的上选择栅极。
在一些实施例中：有源柱在水平方向上相邻于下选择晶体管的下选择栅极、存储器单元晶体管的控制栅极以及上选择晶体管的上选择栅极；且可变电阻性图案在水平方向上相邻于存储器单元晶体管的控制栅极以及上选择晶体管的上选择栅极，且在水平方向上不相邻于下选择晶体管的下选择栅极。
在一些实施例中：有源柱在水平方向上相邻于下选择晶体管的下选择栅极、存储器单元晶体管的控制栅极以及上选择晶体管的上选择栅极；且可变电阻性图案在水平方向上相邻于下选择晶体管的下选择栅极以及存储器单元晶体管的控制栅极，且在水平方向不相邻于上选择晶体管的上选择栅极。
根据一些实施例，半导体器件包括：在水平方向上延伸的半导体材料的衬底；衬底上的多个层间介电层；多个栅极图案，每个栅极图案都位于邻近的下层间介电层和邻近的上层间介电层之间；在衬底上并在垂直方向上延伸穿过多个层间介电层和多个栅极图案的半导体材料的垂直沟道；以及沿半导体材料的垂直沟道的可变电阻性材料的垂直沟道；其中可变电阻性材料的垂直沟道具有响应于其氧化和还原的可变电阻。
在一些实施例中，垂直沟道中的电流是双向的，在半导体器件的编程操作过程中的电流的第一方向，以及在半导体器件的擦除操作过程中相反于第一方向的电流的第二方向。
在一些实施例中：多个栅极图案的最上栅极图案包括上选择晶体管的上选择栅极；多个栅极图案的最下栅极图案包括下选择晶体管的下选择栅极；在上选择栅极和下选择栅极之间的多个栅极图案的剩余栅极图案包括半导体器件的单元串的存储器单元晶体管的控制栅极；连接在半导体器件的第一水平方向上排列的共享所述半导体存储器器件的同一层的存储器单元晶体管的控制栅极，以提供半导体器件的字线；半导体器件的单元串的存储器单元晶体管通过垂直沟道串联耦合在一起；连接在半导体器件的第二水平方向上排列的半导体材料的垂直沟道的上部，以提供半导体器件的位线；且半导体器件包括半导体存储器器件。
在一些实施例中，在衬底和半导体材料的垂直沟道的上部之间，沿着半导体材料的垂直沟道存在电流通路，且其中下选择晶体管和上选择晶体管控制电流通路的操作。
在一些实施例中，半导体材料的垂直沟道具有内侧壁和外侧壁。
在一些实施例中，可变电阻性材料的垂直沟道位于半导体材料的垂直沟道的内侧壁处。
在一些实施例中，可变电阻性材料的垂直沟道位于半导体材料的垂直沟道的外侧壁处。
在一些实施例中，半导体材料的垂直沟道是包括侧壁和基底的杯形结构。
在一些实施例中，可变电阻性材料的垂直沟道是包括侧壁和基底的杯形结构。
在一些实施例中，可变电阻性材料的垂直沟道位于半导体材料的垂直沟道的侧壁的内部区域处且位于半导体材料的垂直沟道的基底上。
在一些实施例中，可变电阻性材料的垂直沟道是中空结构，该中空结构包括位于半导体材料的垂直沟道的侧壁的内部区域处的侧壁。
在一些实施例中，半导体材料的垂直沟道是包括侧壁和基底的杯形结构，且其中半导体材料的垂直沟道的侧壁包括第一和第二有源层。
在一些实施例中，半导体器件还包括在半导体材料的垂直沟道和衬底之间的单晶材料的焊盘。
在一些实施例中，单晶材料的焊盘具有与半导体材料的垂直沟道的外侧壁对齐的外侧壁。
在一些实施例中，半导体材料的垂直沟道的底部接触衬底，且其中可变电阻性材料的垂直沟道的底部在垂直方向上与半导体材料的垂直沟道的底部间隔开。
在一些实施例中，可变电阻性材料的垂直沟道在水平方向上具有小于20nm的厚度。
在一些实施例中，可变电阻性材料的垂直沟道是具有侧壁的中空结构，且其中半导体材料的垂直沟道位于可变电阻性材料的垂直沟道的侧壁处的内部区域。
在一些实施例中：多个栅极图案的最上栅极图案包括上选择晶体管的上选择栅极；多个栅极图案的最下栅极图案包括下选择晶体管的下选择栅极；并且在上选择栅极和下选择栅极之间的多个栅极图案的剩余栅极图案包括半导体器件的单元串的存储器单元晶体管的控制栅极；且半导体器件包括半导体存储器器件。
在一些实施例中：连接在半导体器件的第一水平方向上排列的共享所述半导体存储器器件的同一层的存储器单元晶体管的控制栅极，以提供半导体器件的字线；半导体器件的单元串的存储器单元晶体管通过垂直沟道串联耦合在一起；且连接在半导体器件的第二水平方向上排列的半导体材料的垂直沟道的上部，以提供半导体存储器器件的位线。
在一些实施例中：最上栅极图案包括第一和第二最上栅极图案，第一和第二最上栅极图案用于半导体存储器器件的第一和第二上选择晶体管的第一和第二上选择栅极；且最下栅极图案包括第一和第二最下栅极图案，第一和第二最下栅极图案用于半导体存储器器件的第一和第二下选择晶体管的第一和第二下选择栅极。
在一些实施例中：半导体材料的垂直沟道在水平方向上相邻于上选择晶体管的上选择栅极、下选择晶体管的下选择栅极以及存储器单元晶体管的控制栅极；且可变电阻性材料的垂直沟道在水平方向上相邻于存储器单元晶体管的控制栅极，且在水平方向上不相邻于上选择晶体管的上选择栅极和下选择晶体管的下选择栅极。
在一些实施例中，半导体器件还包括在半导体材料的垂直沟道和衬底之间的单晶材料的焊盘。
在一些实施例中：半导体材料的垂直沟道在水平方向上相邻于上选择晶体管的上选择栅极、下选择晶体管的下选择栅极以及存储器单元晶体管的控制栅极；且可变电阻性材料的垂直沟道在水平方向上相邻于存储器单元晶体管的控制栅极以及下选择晶体管的下选择栅极，且在水平方向上不相邻于上选择晶体管的上选择栅极。
在一些实施例中，可变电阻性材料的垂直沟道是具有侧壁的中空结构，且其中半导体材料的垂直沟道位于可变电阻性材料的垂直沟道的侧壁的内部区域处。
在一些实施例中，半导体器件还包括在半导体材料的垂直沟道和衬底之间的单晶材料的焊盘，其中：单晶材料的焊盘在水平方向上相邻于下选择晶体管的下选择栅极；半导体材料的垂直沟道在水平方向上相邻于存储器单元晶体管的控制栅极以及上选择晶体管的上选择栅极；且可变电阻性材料的垂直沟道在水平方向上相邻于存储器单元晶体管的控制栅极，且在水平方向上不相邻于下选择晶体管的下选择栅极和上选择晶体管的上选择栅极。
在一些实施例中，半导体器件还包括：在半导体材料的垂直沟道和衬底之间的单晶材料的焊盘，其中：单晶材料的焊盘在水平方向上相邻于下选择晶体管的下选择栅极；半导体材料的垂直沟道在水平方向上相邻于存储器单元晶体管的控制栅极以及上选择晶体管的上选择栅极；且可变电阻性材料的垂直沟道在水平方向上相邻于存储器单元晶体管的控制栅极以及上选择晶体管的上选择栅极，且在水平方向上不相邻于下选择晶体管的下选择栅极。
在一些实施例中：半导体材料的垂直沟道在水平方向上相邻于下选择晶体管的下选择栅极、存储器单元晶体管的控制栅极以及上选择晶体管的上选择栅极；且可变电阻性材料的垂直沟道在水平方向上相邻于存储器单元晶体管的控制栅极，且在水平方向上不相邻于下选择晶体管的下选择栅极和上选择晶体管的上选择栅极。
在一些实施例中：半导体材料的垂直沟道在水平方向上相邻于下选择晶体管的下选择栅极、存储器单元晶体管的控制栅极以及上选择晶体管的上选择栅极；且可变电阻性材料的垂直沟道在水平方向上相邻于存储器单元晶体管的控制栅极以及上选择晶体管的上选择栅极，且在水平方向不相邻于下选择晶体管的下选择栅极。
在一些实施例中：半导体材料的垂直沟道在水平方向上相邻于下选择晶体管的下选择栅极、存储器单元晶体管的控制栅极以及上选择晶体管的上选择栅极；且可变电阻性材料的垂直沟道在水平方向上相邻于下选择晶体管的下选择栅极以及存储器单元晶体管的控制栅极，且在水平方向上不相邻于上选择晶体管的上选择栅极。
根据一些实施例，形成半导体器件的方法包括：在水平方向延伸的衬底上，提供在垂直方向上交替的层间介电层和牺牲层的堆叠；在层间介电层和牺牲层中形成开口；在开口中形成半导体材料的垂直沟道，半导体材料的垂直沟道在垂直方向上延伸；在开口中形成可变电阻性材料的垂直沟道，可变电阻性材料的垂直沟道在垂直方向上延伸，可变电阻性材料的垂直沟道具有响应于可变电阻性材料的氧化或还原的可变电阻；以及以导电图案替代牺牲层。
在一些实施例中，在开口中形成半导体材料的垂直沟道包括形成半导体材料的垂直沟道以具有在开口的侧壁处的侧壁。
在一些实施例中，在开口中形成可变电阻性材料的垂直沟道包括在半导体材料的垂直沟道的侧壁的内部区域处形成可变电阻性材料的垂直沟道。
在一些实施例中，在开口中形成可变电阻性材料的垂直沟道包括形成可变电阻性材料的垂直沟道以具有位于开口的侧壁处的侧壁。
在一些实施例中，在开口中形成半导体材料的垂直沟道包括在所述可变电阻性材料的垂直沟道的侧壁的内部区域处形成半导体材料的垂直沟道。
在一些实施例中，半导体材料的垂直沟道在水平方向上具有小于20nm的厚度。
在一些实施例中，在开口中形成半导体材料的垂直沟道包括在开口中形成接触衬底的半导体材料的垂直沟道。
在一些实施例中，该方法还包括，在开口中形成半导体材料的垂直沟道之前，在开口中在衬底上形成单晶材料的焊盘，以及在开口中在焊盘上形成半导体材料的垂直沟道。
根据一些实施例，提供一种控制半导体存储器器件的方法。该半导体存储器器件包括：在水平方向上延伸的半导体材料的衬底；衬底上的多个层间介电层；多个栅极图案，每个栅极图案都位于邻近的下层间介电层和邻近的上层间介电层之间；在衬底上并在垂直方向上延伸穿过多个层间介电层和多个栅极图案的半导体材料的垂直沟道，垂直沟道具有外侧壁和内侧壁；以及位于半导体材料的垂直沟道的内侧壁处的可变电阻性材料的垂直沟道。该方法包括：对多个存储器单元中选定的一个进行选择性编程；以及对多个存储器单元中选定的一个进行选择性擦除；其中对多个存储器单元中选定的一个进行选择性编程包括通过响应于可变电阻性材料的氧化和还原中的一种而改变可变电阻性材料的垂直沟道的电阻来进行编程，且其中对多个存储器单元中选定的一个进行选择性擦除包括通过响应于可变电阻性材料的氧化和还原中的另一种而改变可变电阻性材料的垂直沟道的电阻来进行擦除。
在一些实施例中，半导体材料的垂直沟道中的电流是双向的，在半导体器件的选择性编程过程中的电流的第一方向，以及在半导体器件的选择性擦除过程中的相反于第一方向的电流的第二方向。
在一些实施例中：多个栅极图案的最上栅极图案包括上选择晶体管的上选择栅极；多个栅极图案的最下栅极图案包括下选择晶体管的下选择栅极；在上选择栅极和下选择栅极之间的多个栅极图案的剩余栅极图案包括半导体器件的单元串的存储器单元晶体管的控制栅极；连接在半导体器件的第一水平方向上排列的共享所述半导体存储器器件的同一层的存储器单元晶体管的控制栅极，以提供半导体器件的字线；半导体器件的单元串的存储器单元晶体管通过半导体材料的垂直沟道串联耦合在一起；连接在半导体器件的第二水平方向上排列的半导体材料的垂直沟道的上部，以提供半导体器件的位线；且半导体器件包括半导体存储器器件。
在一些实施例中，存储器单元晶体管的页包括在同一控制栅极控制下的存储器单元晶体管，且其中选择性编程多个存储器单元中的至少一个包括小于存储器单元晶体管的页地进行择性编程。
在一些实施例中，存储器单元晶体管的页包括在同一控制栅极控制下的存储器单元晶体管，且其中选择性擦除多个存储器单元中的至少一个包括小于存储器单元晶体管的页地进行选择性擦除。
在一些实施例中，选择性编程包括：对衬底施加低电压；对多个存储器单元中选定的一个的半导体材料的垂直沟道所连接到的位线施加设定电压；对与多个存储器单元中未被选定的存储器单元相关联的字线施加激活电压；以及对与多个存储器单元中选定的一个相关联的字线施加去活电压。
在一些实施例中，选择性擦除包括：对衬底施加复位电压；对多个存储器单元中选定的一个的半导体材料的垂直沟道所连接到的位线施加低电压；对与多个存储器单元中未被选定的存储器单元相关联的字线施加激活电压；以及对与多个存储器单元中选定的一个相关联的字线施加去活电压。
在一些实施例中，选择性擦除包括：对衬底施加低电压；对多个存储器单元中选定的一个的半导体材料的垂直沟道所连接到的位线施加感测电压；对与多个存储器单元中未被选定的存储器单元相关联的字线施加激活电压；以及对与多个存储器单元中选定的一个相关联的字线施加去活电压。
根据一些实施例，一种存储器系统包括：产生命令和地址信号的存储器控制器；以及包括多个存储器器件的存储器模块，存储器模块接收命令和地址信号并响应地将数据存储到至少一个存储器器件和从至少一个存储器器件中调取数据。每个存储器器件都包括：在水平方向上延伸的衬底；在衬底上相对于衬底的水平延伸方向在垂直方向上延伸的有源柱；在衬底上沿有源柱在垂直方向上延伸的可变电阻性图案，可变电阻性图案的电阻响应于其氧化或还原而改变；以及位于有源柱的侧壁处的栅极。
根据一些实施例，电阻性RAM器件包括衬底、布置在衬底上具有中空结构的有源柱、接触有源柱的可变电阻性图案以及布置为相邻于有源柱的侧壁的栅极。可变电阻性图案的电阻通过其氧化或还原而改变。
在一些实施例中，电阻性RAM器件还可以包括填充有源柱的内部空间的掩埋绝缘图案。在这种情况下，可变电阻性图案可布置在有源柱和掩埋绝缘图案之间。
在一些实施例中，有源柱可具有约50纳米以下的厚度。
在一些实施例中，电阻性RAM器件还可以包括在有源柱和栅极之间的栅极绝缘层。在这种情况下，可变电阻性图案可布置在栅极绝缘层和有源柱之间。
在一些实施例中，可变电阻性图案可具有20纳米以下的厚度。
在一些实施例中，相邻于栅极的可变电阻性图案的电阻可以根据位于栅极两侧的有源柱中产生的第一和第二场效应源/漏区之间的电压差以及施加至相邻于栅极的可变电阻性图案的电场的方向而改变。
在一些实施例中，可变电阻性图案可包括过渡金属氧化物层。
在一些实施例中，可变电阻性图案可包括选自锆（Zr）、铪（Hf）、铝（Al）、镍（Ni）、铜（Cu）、钼（Mo）、钽（Ta）、钛（Ti）、钨（W）、铬（Cr）、锶（Sr）、镧（La）、锰（Mn）、钙（Ca）、镨（Pr）和硅（Si）构成的组中的至少一种元素的氧化物材料。
在一些实施例中，电阻性RAM器件还可以包括在衬底和有源柱之间的有源焊盘。
在一些实施例中，可变电阻性图案可包括具有可变电阻性质的开关层以及接触开关层以与开关层交换氧原子的氧交换层。
在一些实施例中，开关层和氧交换层中的至少一个可以包括具有非化学计量组分的过渡金属氧化物层。
在一些实施例中，可变电阻性图案还可以包括接触有源柱的隧道势垒层。
在一些实施例中，隧道势垒层可包括具有化学计量组分的过渡金属氧化物层。
在一些实施例中，开关层和氧交换层可包括同一过渡金属氧化物层，且隧道势垒层可包括不同于开关层和氧交换层的过渡金属氧化物层。
在一些实施例中，隧道势垒层可薄于开关层和氧交换层中的至少一个。
根据另外的实施例，电阻性RAM器件包括衬底、从衬底突出并具有中空结构的有源柱、相邻于有源柱的下侧壁的下选择栅极、相邻于有源柱的上侧壁的上选择栅极、布置在下选择栅极和上选择栅极之间相邻于有源柱的中部侧壁的多个单元栅极，以及接触有源柱相邻于多个单元栅极的可变电阻性图案。可变电阻性图案的电阻通过其氧化或还原而改变。
在一些实施例中，可变电阻性图案可延伸到相邻于下选择栅极和上选择栅极中的至少一个。
在一些实施例中，在多个单元栅极之间的第一距离可以小于在上选择栅极和最上单元栅极之间的第二距离以及在下选择栅极和最下单元栅极之间的第三距离中的至少一个。
在一些实施例中，下选择栅极和上选择栅极中的至少一个可包括多个子选择栅极。
在一些实施例中，电阻性RAM器件还可以包括布置在衬底和有源柱之间的有源焊盘。下选择栅极可相邻于有源焊盘的侧壁。
在一些实施例中，电阻性RAM器件还可以包括填充有源柱的内部空间的掩埋绝缘图案。在这种情况下，可变电阻性图案可布置在有源柱和掩埋绝缘图案之间。
在一些实施例中，有源柱可具有约50纳米以下的厚度。
在一些实施例中，电阻性RAM器件还可以包括在有源柱和单元栅极之间的栅极绝缘层。在这种情况下，可变电阻性图案可布置在栅极绝缘层和有源柱之间。
在一些实施例中，可变电阻性图案可具有20纳米以下的厚度。
在一些实施例中，相邻于从多个单元栅极中选定的一个的可变电阻性图案的电阻可以根据位于选定的单元栅极两侧的有源柱中产生的第一和第二场效应源/漏区之间的电压差以及施加至相邻于选定的栅极的可变电阻性图案的电场的方向而改变。
在一些实施例中，电阻性RAM器件还可以包括布置在衬底中的公共源线以及电连接至公共源线的至少一个虚位线。
在一些实施例中，电阻性RAM器件还可以包括在有源柱的基底部和可变电阻性图案的底面之间的第一空间中布置的至少一个下掩埋绝缘图案，以及在可变电阻性图案的顶面上的第二空间中布置的上掩埋绝缘图案。第一和第二空间可位于有源柱的内部空间中。
根据另外的实施例，在操作电阻性RAM器件的方法中，电阻性RAM器件包括衬底、从衬底突出的有源柱以及包括有源柱的单元串。单元串包括相邻于有源柱的下侧壁的下选择元件、相邻于有源柱的上侧壁的上选择元件，以及相邻于有源柱在下选择元件和上选择元件之间布置的多个存储器单元。每个存储器单元都包括单元晶体管和可变电阻性层，且可变电阻性层接触有源柱。该方法包括选择性编程多个存储器单元中的一个，以及擦除所编程的存储器单元。通过还原或氧化可变电阻性层以改变可变电阻性层的电阻来执行选择性编程或擦除多个存储器单元中的一个。
在一些实施例中，可通过在选定的存储器单元的单元晶体管的源和漏区之间产生电压差，以及通过改变施加至相邻于选定的存储器单元的可变电阻性图案的电场的方向，来执行选择性编程或擦除组成单元串的多个存储器单元中的一个。
在一些实施例中，选定的存储器单元的单元晶体管可在编程操作和擦除操作过程中截止。
在一些实施例中，编程操作可在选定的存储器单元的单元晶体管的源区和漏区之间的可变电阻性层中形成电流通路。
在一些实施例中，擦除操作可移除选定的存储器单元的单元晶体管的源区和漏区之间的可变电阻性层中形成的电流通路。
在一些实施例中，单元串可以是第一单元串，且电阻性RAM器件还可以包括多个附加单元串、电连接至单元串的有源柱的上部的多个位线、电连接至单元串的有源柱的下部的公共源线以及电连接至公共源线的虚位线对。附加单元串的每一个都可以具有与第一单元串相同的构造。多个位线可布置在虚位线对之间。同时对其施加编程电压或擦除电压的位线的数量可小于在虚位线对之间布置的位线的总数量。
在一些实施例中，选择性编程多个存储器单元中的一个包括在第一电流方向上迫使电流进入选定的存储器单元的可变电阻性层以降低可变电阻性层的电阻，且擦除所编程的存储器单元可包括在与第一电流方向相反的第二电流方向上迫使电流进入所编程的存储器单元的可变电阻性层以增大可变电阻性层的电阻。
根据其他实施例，制造电阻性RAM器件的方法包括：在衬底上交替堆叠层间绝缘层和牺牲层、图案化层间绝缘层和牺牲层以形成暴露衬底的有源孔、在有源孔中形成具有中空结构的有源柱以及接触有源柱的可变电阻性图案，以及以导电图案替代牺牲层。通过可变电阻性图案的氧化或还原改变可变电阻性图案的电阻。
在一些实施例中，形成有源柱和可变电阻性图案可包括在有源孔中共形地形成有源层，以部分填充有源孔，以及在有源孔中形成至少覆盖有源层的内侧壁的可变电阻性层。
在一些实施例中，形成有源柱和可变电阻性图案可包括形成覆盖有源孔的侧壁的可变电阻性层，以及在有源孔中的可变电阻性层的内侧壁上和通过有源孔暴露的衬底上形成有源层。
在一些实施例中，该方法还可以包括在形成有源柱之前形成填充有源孔的下部的有源焊盘。
附图说明
参考附图和伴随的详细说明将使发明概念变得更加明显。
图1是示出根据本发明概念的一些实施例的电阻性RAM器件的示意电路图。
图2是示出根据本发明概念的第一实施例的电阻性RAM器件的平面图。
图3是沿图2的I-I’线截取的截面图。
图4A、4B和4C是示出图3的“P1”部分的放大图。
图5A是示出根据本发明概念，对根据第一实施例的电阻性RAM器件进行编程时的图3的“P1”部分的放大图。
图5B是示出根据本发明概念，对根据第一实施例的电阻性RAM器件进行擦除时的图3的“P1”部分的放大图。
图6示出根据本发明概念的一些实施例的电阻性RAM器件中的电流。
图7是示出根据本发明概念的其他实施例的电阻性RAM器件的示意电路图。
图8至图15是示出根据本发明概念制造图3中所示的电阻性RAM器件的方法的截面图。
图16是示出根据本发明概念的第二实施例的电阻性RAM器件的截面图。
图17是示出根据本发明概念的第三实施例的电阻性RAM器件的截面图。
图18、19和20是示出根据本发明概念制造图17中所示的电阻性RAM器件的方法的截面图。
图21是示出根据本发明概念的第四实施例的电阻性RAM器件的截面图。
图22、23和24是示出根据本发明概念制造图21中所示的电阻性RAM器件的方法的截面图。
图25是示出根据本发明概念的第五实施例的电阻性RAM器件的截面图。
图26是示出根据本发明概念制造图25中所示的电阻性RAM器件的方法的截面图。
图27是示出根据本发明概念的第六实施例的电阻性RAM器件的截面图。
图28、29、30和31是示出根据本发明概念制造图27中所示的电阻性RAM器件的方法的截面图。
图32是示出根据本发明概念的第七实施例的电阻性RAM器件的截面图。
图33是示出根据本发明概念的第八实施例的电阻性RAM器件的截面图。
图34和35是示出根据本发明概念制造图33中所示的电阻性RAM器件的方法的截面图。
图36是示出根据本发明概念的第九实施例的电阻性RAM器件的截面图。
图37是示出根据本发明概念的第十实施例的电阻性RAM器件的截面图。
图38是示出根据本发明概念的第十一实施例的电阻性RAM器件的截面图。
图39是示出根据本发明概念，对根据第十一实施例的电阻性RAM器件进行编程时的图38的“P2”部分的放大图。
图40是示出根据本发明概念，对根据第十一实施例的电阻性RAM器件进行擦除时的图38的“P2”部分的放大图。
图41、42、43、44和45是示出根据第十一实施例的一些变型实施例的电阻性RAM器件的截面图。
图46是示出包括根据本发明概念的一些实施例的电阻性RAM器件的存储器系统的示例的示意框图。
图47是示出包括根据本发明概念的一些实施例的电阻性RAM器件的存储卡的示例的示意框图。
图48是示出包括根据本发明概念的一些实施例的电阻性RAM器件的信息处理系统的示例的示意框图。
具体实施方式
现在将参考附图更全面说明发明概念的示例性实施例，在附图中示出了示例性实施例的示例。但是发明概念的示例性实施例可以以多种不同方式实施且不应被理解为限于本文所阐述的实施例，而是提供这些实施例以便使本公开内容全面和完整，并将示例性实施例的概念全面传达给本领域技术人员。在附图中，出于清楚的目的，放大了层和区域的厚度。附图中相同的附图标记表示相同的要素且因此将省略其说明。
本文所用术语仅用于说明特定实施例的目的且不旨在限制发明概念。如本文所用，单数术语“一”、“该”旨在也包括复数形式，除非上下文另外明示。还应理解的是，当本文中使用术语“包括”和/或“包含”时，规定存在所述的特征、整体、步骤、操作、元件和/或部件，但不排除存在或加入一个或更多的其他特征、整体、步骤、操作、元件、部件和/或其组合。类似地，还应理解的是，当诸如层、区域或衬底的元件被称为位于另一元件“上”时，其可直接位于其他元件上或可存在中间的元件。相反，术语“直接”是指不存在中间的元件。如本文所用，术语“和/或”包括一个或多个相关列出的条目的任意和全部的组合。
此外，具体实施方式中的实施例将以截面图和/或平面图作为发明概念的理想示例性图示进行说明。在附图中，出于清楚说明的考虑，可放大层和区域的尺寸。因此，示例性图示的形状可根据制造技术和/或容许误差而改变。因此，发明概念的实施例不限于示例性图示中所示的特定形状，而是可包括根据制造工艺可以创建的其他形状。例如，示出为矩形的蚀刻区可具有圆形或曲线特征。因此，附图中所示的区域实质上是示意性的，且它们的形状不旨在说明器件的区域的实际形状，且不旨在限制示例性实施例的范围。
以下将参考附图更全面说明示例性实施例。根据示例性实施例的非易失性存储器包括三维电阻性RAM器件。
<第一实施例>
图1是示出根据本发明概念的一些实施例的电阻性RAM器件的示意电路图，且图2是示出根据第一实施例的电阻性RAM器件的平面图。而且，图3是沿图2的I-I’线截取的截面图。
参考图1、2和3，根据示例性实施例的电阻性RAM器件包括公共源线CSL、位线BL1、BL2和BL3，以及布置在公共源线CSL和位线BL1、BL2和BL3之间的单元串CSTR。
在一些实施例中，公共源线CSL可布置在衬底1中或衬底1上。在各种实施例中，衬底1可包括半导体衬底或布置在半导体衬底上的外延层。公共源线CSL可包括布置在衬底1中的杂质区。公共源线CSL可具有与衬底1不同的导电类型。在一些实施例中，当衬底1掺杂P型杂质时，公共源线CSL可掺杂N型杂质。
有源柱32可在第一方向L1上从衬底1突出。例如，有源柱可在相对于衬底1的水平延伸方向的垂直方向上延伸。在一些实施例中，诸如结合本实施例所描述的，有源柱32可具有中空结构，例如具有侧壁和基底的杯形。在一些实施例中，有源柱32可接触衬底1。每个有源柱32都可以包括P型多晶硅材料或非掺杂多晶硅材料。在有源柱32具有中空结构的构造中，有源柱32的侧壁可形成得非常薄。例如，侧壁可形成为具有约50纳米以下的厚度。在有源柱32具有上述薄侧壁的这种布置中，电场可在电阻性RAM器件的操作过程中被有效和/或高效地施加至相邻于有源柱32的侧壁的可变电阻性层34。
漏区D可布置在有源柱32的相应的上部中。在一些实施例中，漏区D可具有与公共源线CSL相同的导电类型。
在一些实施例中，位线BL1、BL2和BL3可布置在有源柱32上并电连接至漏区D。位线BL1、BL2和BL3可在水平延伸方向，即在水平第二方向L2上延伸以定位为彼此平行，且可彼此间隔。
第一组单元串CSTR可并联连接到位线BL1，且第二组单元串CSTR可并联连接到位线BL2。此外，第三组单元串CSTR可并联连接到位线BL3。单元串CSTR可并联电连接到具有基本上相同电势的公共源线CSL的至少一个。
每个单元串CSTR都可配置为包括有源柱32中的一个。在一些实施例中，每个单元串CSTR都可包括：下选择晶体管LST，下选择晶体管LST的栅极可被连接至一个公共源线CSL；上选择晶体管UST，被连接至位线BL1、BL2和BL3中的一个；以及多个存储器单元MC，被布置在上选择晶体管UST和下选择晶体管LST之间。在每个单元串CSTR中，下选择晶体管LST、多个存储器单元MC以及上选择晶体管UST都可以沿电流通路串联电连接。在每个单元串CSTR中，有源柱32可提供下选择晶体管LST、多个存储器单元MC以及上选择晶体管UST的沟道区。
上选择晶体管UST的栅电极可延伸以提供上选择线USL1、USL2和USL3。上选择晶体管UST可位于距衬底1基本上相同的距离。上选择线USL1、USL2和USL3可在水平延伸方向，即第三方向L3上延伸，以便彼此平行。在一些实施例中，第一、第二和第三方向L1、L2和L3可彼此正交。
下选择晶体管LST的栅电极可延伸以提供下选择线LSL1、LSL2和LSL3。下选择晶体管LST可位于距衬底1基本上相同的距离。下选择线LSL1、LSL2和LSL3可在第三方向L3上延伸，以便彼此平行。
每个存储器单元MC都可以包括单元晶体管CT和可变电阻性层34。组成存储器单元MC的单元晶体管CT的栅极可延伸以提供字线WL1、WL2、WL3和WL4。每个单元晶体管CT都可以包括形成在有源柱32的两部分中的电场效应源区和电场效应漏区，它们位于字线WL1、WL2、WL3和WL4中对应的一个的两侧。位于相对于衬底1相同的垂直高度，或者换言之，位于器件的相同层的不同单元串CSTR的单元晶体管CT的栅极可彼此电连接以组成字线WL1、WL2、WL3和WL4中的一个。包括相同字线且由此连接的栅极在被施加电压时具有相同的电势。在一些实施例中，字线WL1、WL2、WL3和WL4通常可为线性形状且可在第三方向L3上延伸。在一些实施例中，字线WL1、WL2、WL3和WL4通常可为平面形状且在第二方向L2和第三方向L3二者上延伸。
在一些实施例中，所有下选择晶体管LST、上选择晶体管UST和单元晶体管CT中的一些可被配置为采用有源柱32作为沟道区的金属氧化物半导体场效应晶体管（MOSFET）。
在一些实施例中，可变电阻性层34可直接接触相应的有源柱32的内表面。由可变电阻性层34包围的内部空间或区域可包括掩埋绝缘图案36。在一些实施例中，掩埋绝缘图案36可包括氧化硅型材料。可变电阻性层34可被布置在掩埋绝缘图案36和有源柱32之间。但是，在其他将在本文中说明的实施例中，可变电阻性层34的其他位置也是可能的。在本实施例中，每个可变电阻性层34都具有覆盖有源柱32中的一个的内底面和内侧壁的杯形。但是，在其他将在本文中说明的实施例中，可变电阻性层34的其他形状也是可能的。
图4A、4B和4C是示出图3的部分“P1”的放大图。
参考图4A，在一些实施例中，可变电阻性层34可包括单一开关层。可变电阻性层34的电阻率可根据施加至可变电阻性层34的电场的方向和强度和/或施加在可变电阻性层34两端之间的电压差而改变。例如，可变电阻性层34的电阻可根据施加在包括了可变电阻性层34的单元晶体管CT的场效应源区和场效应漏区之间的电压差而改变。
在一些实施例中，可变电阻性层34可包括过渡金属氧化物层。可变电阻性层34可包括选自由锆（Zr）、铪（Hf）、铝（Al）、镍（Ni）、铜（Cu）、钼（Mo）、钽（Ta）、钛（Ti）、钨（W）、铬（Cr）、锶（Sr）、镧（La）、锰（Mn）、钙（Ca）、镨（Pr）和硅（Si）组成的组中的至少一种元素的氧化物材料。但是，可变电阻性层34可具有非化学计量组分。例如，当可变电阻性层34是过渡金属氧化物材料或氧化硅材料时，可变电阻性层34的氧含量可以约为其化学计量氧含量的0.8倍至0.9倍。
参考图4B，可变电阻性层34可选地还包括具有可变电阻性质的开关层34a以及与开关层34a交换氧原子的氧交换层34b。在一些实施例中，开关层34a可被布置在有源柱32和氧交换层34b之间。开关层34a可包括与参考图4A说明的可变电阻性层34相同的材料层。即，可根据施加在包括了开关层34a的单元晶体管CT的场效应源区和场效应漏区之间的电压差（或根据所施加的电场的方向和强度）而在开关层34a中产生或从该层中移除采取导电细丝形式的电流通路。因此，开关层34a的电阻可在导电细丝产生在开关层34a中时减小，且开关层34a的电阻可在导电细丝从开关层34a中移除时增大。氧交换层34b可被布置为接触开关层34a。当对包括了开关层34a的单元晶体管CT进行编程时（例如，当导电细丝产生或存在于开关层34a中时），开关层34a中的氧原子会移动或迁移进氧交换层34b以降低开关层34a的电阻。相反，当对包括了开关层34a的单元晶体管CT进行擦除时（例如，当导电细丝从开关层34a中移除或在开关层34a中不存在导电细丝时），氧交换层34b中的氧原子会移动或迁移进开关层34a以增大开关层34a的电阻。在一些实施例中，氧交换层34b还可以包括具有氧含量低于其化学计量氧含量的过渡金属氧化物层。但是，在其他实施例中，氧交换层34b的氧含量可大于开关层34a的氧含量。
参考图4C，可变电阻性层34可以可选地包括三层材料，该三层材料包括图4B中所示的开关层34a、图4B中所示的氧交换层34b且还包括接触有源柱32的隧道势垒层34c。在一些实施例中，隧道势垒层34c可被布置在有源柱32和开关层34a之间，且开关层34a可被布置在隧道势垒层34c和氧交换层34b之间。开关层34a可包括与参考图4B所述相同的材料层，且氧交换层34b可包括与参考图4B所述相同的材料层。隧道势垒层34c可包括氧材料层，该氧材料层包括不同于开关层34a中所包含的过渡金属的过渡金属。在一些实施例中，隧道势垒层34c在组成上可以比开关层34a和氧交换层34b更稳定。即，隧道势垒层34c中所包含的过渡金属和氧的组成可以具有其化学计量组分。隧道势垒层34c可用于防止开关层34a和氧交换层34b中的氧原子扩散和/或迁移进入与其邻近的有源柱32。此外，隧道势垒层34c可抑制在有源柱32和开关层34a（或氧交换层34b）之间的物理反应。因此，隧道势垒层34c可用作隧穿势垒层。在一些实施例中，隧道势垒层34c在水平方向上可薄于开关层34a和氧交换层34b中的至少一层。
在图4B和4C中所示的实施例的替换实施例中，开关层34a和氧交换层34b可相对彼此调换位置。此外，在其他实施例中，可变电阻性层34可包括交替或随机堆叠的多个开关层34a、多个氧交换层34b以及多个隧道势垒层34c。因此，在一些实施例中，可存在任意数目的开关层34a、氧交换层34b以及隧道势垒层34c。
再次参考图1、2和3，层间绝缘层11至17可被布置在位线BL1、BL2和BL3，上选择线USL1、USL2、USL3，字线WL1、WL2、WL3和WL4，下选择线LSL1、LSL2和LSL3以及衬底1之间。在一些实施例中，层间绝缘层11至17可包括氧化硅型材料中的一种或其他合适的绝缘性材料。
在本文中所述的各种实施例的一个中，栅绝缘层42可被布置在有源柱32和导电线USL1-USL3，WL1-WL4以及LSL1-LSL3之间。在一些实施例中，栅绝缘层42可包括氧化硅层，且用作栅绝缘层42的氧化硅层具有化学计量组分比。即，用作栅绝缘层42的氧化硅层的硅与氧的组分可以是1:2。栅绝缘层42可延伸进入线USL1-USL3、WL1-WL4和LSL1-LSL3与层间绝缘层11至17之间的水平取向的界面，如图中所示。
线USL1-USL3，WL1-WL4和LSL1-LSL3中的每一个都包括掺杂的多晶硅层和/或含金属层。含金属层可包括单一金属层、金属氮化物层和/或金属硅化物层。
上选择线USL1、USL2和USL3可通过在第三方向L3上或垂直方向上延伸的隔离绝缘图案46而彼此分隔，如图2和3中所示。隔离绝缘图案46还可在垂直方向上从衬底1延伸。因此，处于相同层的字线WL1可通过隔离绝缘图案46而彼此分隔，且处于相同层的字线WL2可通过隔离绝缘图案46而彼此分隔。类似地，处于相同层的字线WL3可通过隔离绝缘图案46而彼此分隔，且处于相同层的字线WL4可通过隔离绝缘图案46而彼此分隔。而且，下选择线LSL1、LSL2和LSL3可通过隔离绝缘图案46而彼此分隔。每个隔离绝缘图案46例如都可以包括氧化硅层、氮化硅层和/或氮氧化硅层，或其他合适的绝缘性材料层。在一些实施例中，隔离绝缘图案46可延伸接触衬底1。在字线WL1、WL2、WL3和WL4之间的垂直距离W2可以小于在上选择线USL1、USL2和USL3与最上字线WL4之间的垂直距离W1以及在下选择线LSL1、LSL2和LSL3与最下字线WL1之间的垂直距离W3中的至少一个。
现在将说明根据一些实施例的电阻性RAM器件的编程操作、擦除操作以及读取操作。
图5A是示出对根据第一实施例的电阻性RAM器件进行编程时的图3的部分“P1”的放大图，且图5B是示出对根据第一实施例的电阻性RAM器件进行擦除时的图3的部分“P1”的放大图。此外，图6示出根据一些实施例的电阻性RAM器件中的电流。
首先说明编程操作。
参考图1、3和5A，在存储器单元MC的存储器单元P1被选择进行编程的情况下，可以将接地电压或单元晶体管CT的次阈值电压施加至连接到所选存储器单元P1的栅电极的第三字线WL3以截止所选存储器单元P1的单元晶体管CT。此外，可以将电压值大于单元晶体管CT的阈值电压的高电压施加至未选择的字线，例如包括了所选存储器单元P1的单元串CSTR（或串块）中的第一、第二和第四字线WL1、WL2和WL4。此外，可以将电压值大于选择晶体管UST和LST的阈值电压的高电压施加至包括了所选存储器单元P1的串块（或单元串CSTR）中的第一上选择线USL1和第一下选择线LSL1。而且，可以将大于用于在所选存储器单元P1的可变电阻性层34中产生导电细丝的设定电压（或形成电压）的高电压施加至连接到包括了所选存储器单元P1的单元串CSTR的第二位线BL2。而且，可将公共源线CSL接地。接地电压可施加至属于未选择串块（未示出）的所有字线、上选择线、下选择线和位线。
在上述情况下，包括了所选存储器单元P1的单元串CSTR（或串块）中的未选择的存储器单元MC的上选择晶体管UST、下选择晶体管LST以及单元晶体管CT可在所选存储器单元P1的单元晶体管CT截止时导通。此外，由于边缘场效应的操作，场效应源/漏区SD1和SD2可以形成在线USL1、WL1、WL2、WL3、WL4和LSL1之间的有源柱32的部分中。因此，施加至第二位线BL2的超过设定电压（或形成电压）的高电压可以被传导至在连接到所选存储器单元P1的第三字线WL3和相邻于所选存储器单元P1的第四字线WL4之间的有源柱32的部分中形成的第一场效应源/漏区SD1，且施加至公共源线CSL的接地电压可以被传导至在连接到所选存储器单元P1的第三字线WL3和相邻于所选存储器单元P1的第二字线WL2之间的有源柱32的部分中形成的第二场效应源/漏区SD2（参见图5A）。因此，大于设定电压（或形成电压）的电压可以被施加在所选存储器单元P1的第一和第二场效应源/漏区SD1和SD2之间，且电流可以在第一电流方向上（例如从第二位线BL2朝向公共源线CSL的方向）流动。因此，可变电阻性层34中包含的过渡金属原子可以迁移进入在有源柱32和可变电阻性层34之间的界面，或者可变电阻性层34中包含的氧原子可以扩散出以减少可变电阻性层34的过渡金属氧化物材料。因此，诸如导电细丝PM的电路径可以形成在第一和第二场效应源/漏区SD1和SD2之间的可变电阻性层34中。导电细丝PM可以在相邻于有源柱32的侧面区域处形成可变电阻性层中，如图5A中所示。因此，包括了导电细丝PM的所选存储器单元MC可以被认为是具有逻辑数据“1”或“开启”状态的已编程单元。导电细丝PM可具有各种形状，且出于说明的容易和方便起见，图5A仅示出导电细丝PM的各种形状中的一种。
以下说明擦除操作。
参考图1、3和5B，在存储器单元MC的已编程存储器单元P1被选择擦除的情况下，接地电压或单元晶体管CT的次阈值电压可以被施加至连接到所选存储器单元P1的栅电极的第三字线WL3以截止所选存储器单元P1的单元晶体管CT。此外，电压值大于单元晶体管CT的阈值电压的高电压可以被施加至未选择的字线，例如包括了所选存储器单元P1的单元串CSTR（或串块）中的第一、第二和第四字线WL1、WL2和WL4。此外，电压值大于选择晶体管UST和LST的阈值电压的高电压可以被施加至包括了所选存储器单元P1的串块（或单元串CSTR）中的第一上选择线USL1和第一下选择线LSL1。而且，接地电压可以被施加至连接到包括了所选存储器单元P1的单元串CSTR的第二位线BL2，且其他位线可以被浮置，或者复位电压（或形成电压）可以被施加至其他位线。此外，大于所选存储器单元P1的可变电阻性层34的复位电压（或形成电压）的高电压可以被施加至公共源线CSL。接地电压可以被施加至属于未选择串块（未示出）的所有字线、上选择线、下选择线以及位线。
在上述偏置情况下，在包括了所选存储器单元P1的单元串CSTR（或串块）中的未选择存储器单元MC的上选择晶体管UST、下选择晶体管LST以及单元晶体管CT可在所选存储器单元P1的单元晶体管CT截止时导通。此外，由于存在边缘场效应，场效应源/漏区SD1和SD2可以形成在线USL1、WL1、WL2、WL3、WL4和LSL1之间的有源柱32的部分中。因此，施加至第二位线BL2的接地电压可以被传导至在连接到所选存储器单元P1的第三字线WL3和相邻于所选存储器单元P1的第四字线WL4之间的有源柱32的部分中形成的第一场效应源/漏区SD1，且施加至公共源线CSL的超过设定电压（或形成电压）的高电压可以被传导至在连接到所选存储器单元P1的第三字线WL3和相邻于所选存储器单元P1的第二字线WL2之间的有源柱32的部分中形成的第二场效应源/漏区SD2（参见图5B）。因此，大于设定电压（或形成电压）的电压可以被施加在所选存储器单元P1的第一和第二场效应源/漏区SD1和SD2之间，且电流可以在相反于第一电流方向的第二电流方向（例如从公共源线CSL朝向第二位线BL2的方向）上流动。因此，导电细丝PM中包含的过渡金属原子可以迁移进入可变电阻性层34中的其他位置，或者可变电阻性层34中包含的氧原子可以在朝向导电细丝PM的方向上迁移以氧化导电细丝PM。因此，可以移除导电细丝PM，如图5B中所示。从中移除了导电细丝PM的所选存储器单元MC可被认为是具有逻辑数据“0”或“关闭”状态的已擦除单元。
可按照存储器单元的页面执行上述编程操作和擦除操作，其中存储器单元的页面由处于同一控制栅极控制下的存储器单元晶体管表示。在一些实施例中，存储器单元的页面被确定为共享所述半导体存储器器件的同一字线的那些单元。在其他实施例中，可以对于少于存储器单元晶体管的页面执行编程和擦除操作。例如，存储器单元的页面可包括共享所述半导体存储器器件的同一层的所有存储器单元，在这种情况下，字线连接至被连接到同一字线的所有存储器单元。
对于编程和擦除操作来说，期望仅对单元串的一部分执行上述操作。这是因为在这些操作执行过程中，所选串将吸引电流，且过量的电流将经过公共源线。这继而可以人为地升高公共源线上的电压。通过一次对串的子集进行编程，可减轻或消除这种现象的影响。
现在将说明读取操作（或验证操作）。
参考图1、3和6，如果选择读取存储器单元MC的存储器单元P1，则可以将接地电压或单元晶体管CT的次阈值电压施加至连接到所选存储器单元P1的栅电极的第三字线WL3以截止所选存储器单元P1的单元晶体管CT。此外，可以将电压值大于单元晶体管CT的阈值电压的高电压施加至未选择的字线，例如在包括了所选存储器单元P1的单元串CSTR（或串块）中的第一、第二和第四字线WL1、WL2和WL4。此外，可以将大于选择晶体管UST和LST的阈值电压的高电压施加至在包括了所选存储器单元P1的串块（或单元串CSTR）中的第一上选择线USL1和第一下选择线LSL1。而且，可以将感测电压施加至连接到包括了所选存储器单元P1的单元串CSTR的第二位线BL2，且将其他位线浮置或接地。而且，可将公共源线CSL接地。接地电压可施加至属于未选择的串块（未示出）的所有字线、上选择线、下选择线和位线。
在上述偏置情况下，没有电流流过所选存储器单元P1的单元晶体管CT。但是在所选存储器单元P1是已编程单元的情况下，电流可以流过在所选存储器单元P1的可变电阻性层34中形成的导电细丝PM，如图5A和6的箭头CF所示。流过所选存储器单元P1的导电细丝PM的电流可由连接到第二位线BL2的感测放大器感测。因此，所选存储器单元P1可被认为是具有逻辑数据“1”的已编程单元。相反，当所选存储器单元P1是参考图5B所述的擦除单元时，没有电流流过所选存储器单元P1，因为所选存储器单元P1中没有任何导电细丝。在这种情况下，所选存储器单元P1可被认为是具有逻辑数据“0”的已擦除单元。
如上所述，所选存储器单元P1的单元晶体管CT在所有编程/擦除/读取操作过程中总是截止。
图7是示出根据其他实施例的电阻性RAM器件的示意电路图。
参考图7，根据本实施例的电阻性RAM器件可以包括直接连接至公共源线CSL的虚位线DBL。N个位线BL1、BL2…和BLn可被布置在虚位线DBL之间的每个块中。虚位线DBL可防止或抑制公共源线CSL的电压电平在编程/擦除操作过程中波动到规定范围之外。当执行编程操作或擦除操作时，编程电压（例如设定电压或形成电压）或擦除电压（例如负设定电压或负形成电压）可同时施加至在每个块中布置的n个位线BL1、BL2…和BLn中的m个位线BL1、BL2…BLm。即，在编程操作（或擦除操作）过程中同时对其施加编程电压（或擦除电压）的位线数目可以小于在每个块中布置的位线的总数目。如果编程操作（或擦除操作）过程中同时对其施加编程电压（或擦除电压）的位线数目增加，则流过公共源线CSL的电流量也可能在编程操作（或擦除操作）过程中增大。在这种情况下，公共源线CSL的电压电平可能严重波动，这继而导致编程错误（或擦除错误）。但是，根据本实施例，同时对其施加编程电压（或擦除电压）的位线数目可以小于在每个块中布置的位线的总数目，如上所述。这可以降低编程错误或擦除错误发生的概率。
根据实施例的电阻性RAM器件可以包括连接至最上单元晶体管CT的上选择晶体管UST和连接至最下单元晶体管的下选择晶体管LST。如果选择晶体管UST和LST截止，则可最小化流过单元晶体管CT的不期望存在的单元泄漏电流。
根据实施例的电阻性RAM器件采用可变电阻性层34作为数据存储元件。鉴于采用电荷捕获层的非易失性存储器器件可能需要约20伏特的高编程电压以将电荷注入电荷捕获层，这种数据存储元件的形式与基于电荷捕获层的数据存储元件不同且更具优势。但是，为了对根据实施例的电阻性RAM器件进行编程或擦除，可将相对低的电压施加至字线和选择线以导通单元晶体管和选择晶体管，且可将约5伏特的相对低的形成电压施加至位线或公共源线。即，可利用专用的相对低的电压对根据实施例的电阻性RAM器件进行编程或擦除。因此，根据本文所述实施例的电阻性RAM器件无需包括高电压晶体管的高压电路。因此，可在不形成高压区的情况下实现根据实施例的电阻性RAM器件的单元阵列区。此外，因为利用相对低的电压操作根据实施例的电阻性RAM器件，因此可减小在字线WL1、WL2、WL3和WL4之间的间隔或距离。因此，也可降低根据实施例的三维电阻性RAM器件的高度。
图8至15是示出根据本发明概念的实施例，制造图3中所示的电阻性RAM器件的方法的截面图。
参考图8，在衬底1上交替或重复堆叠多个层间绝缘层11-17以及多个牺牲层21-26。在一些实施例中，层间绝缘层11-17可由氧化硅型材料或其他合适的绝缘性材料形成。牺牲层21-26可由相对于层间绝缘层11-17具有蚀刻选择性的材料形成。例如，牺牲层21-26可由氮化硅层或其他适用于牺牲层的材料形成。
参考图9，可以图案化层间绝缘层11-17和牺牲层21-26以形成暴露衬底1的有源孔30。
参考图10，有源层32和可变电阻性层34可顺序并共形地形成在包括了有源孔30的衬底上。在各种实施例中，有源层32可由非掺杂多晶硅层或具有与衬底1相同导电类型的掺杂多晶硅层形成。可变电阻性层34可由选自由锆（Zr）、铪（Hf）、铝（Al）、镍（Ni）、铜（Cu）、钼（Mo）、钽（Ta）、钛（Ti）、钨（W）和硅（Si）组成的组中的至少一种的氧化物材料形成。在其他实施例中，可变电阻性层34可包括另一合适的可变电阻性材料。可以利用有源层32和可变电阻性层34来部分地填充每个有源孔30。掩埋绝缘层36可形成在可变电阻性层34上以填充有源孔30。掩埋绝缘层36可由氧化硅型材料形成。
参考图11，可平坦化掩埋绝缘层36、可变电阻性层34以及有源层32以暴露第七层间绝缘层17的顶面。因此，可在每个有源孔30中形成有源柱32、可变电阻性图案34以及掩埋绝缘图案36。
参考图12，对有源孔30之间的层间绝缘层11-17以及牺牲层21-26图案化以形成暴露衬底1的沟槽38。沟槽38可形成为在图2中所示的第三方向L3上延伸。随后可以将杂质离子注入到通过沟槽38暴露的衬底1中，由此在衬底1中形成公共源线CSL。
参考图13，可以选择性移除牺牲层21-26以暴露层间绝缘层11-17的顶面和底面以及有源柱32的侧壁。
参考图14，栅绝缘层42可共形地形成在所得结构上移除了牺牲层21-26的位置。栅绝缘层42可至少形成在有源柱32的侧壁以及暴露的衬底1上。栅绝缘层42可由氧化硅层形成。在各种实施例中，可利用沉积工艺或热氧化工艺形成栅绝缘层42。导电层44可形成在栅绝缘层42上以填充沟槽38和层间绝缘层11-17之间的空间。导电层44可形成为至少包括掺杂多晶硅层、金属层、金属氮化物层和金属硅化物层中的一个。
参考图15，可以选择性移除在沟槽38中形成的导电层44和栅绝缘层42，以形成下选择线LSL1-LSL3、字线WL1-WL4以及上选择线USL1-USL3，且隔离绝缘图案46可以形成在相应的空沟槽38中。因此，下选择线LSL1-LSL3、字线WL1-WL4以及上选择线USL1-USL3可以彼此分隔并隔离。
再次参考图3，可以利用离子注入工艺在有源柱32的相应的上部中形成漏区D。导电层可形成在包括漏区D的衬底上，且可以图案化导电层以形成在图2中所示的第二方向L2上延伸的位线BL1-BL3。
根据上述实施例，可变电阻性层34形成为接触有源柱32。因此，可更容易制造根据本实施例的电阻性RAM器件。
<第二实施例>
图16是示出根据本发明概念的第二实施例的电阻性RAM器件的截面图。
参考图16，本实施例与图3中所示的前一实施例的不同之处在于可变电阻性图案34的形状。即，根据本实施例的电阻性RAM器件可以包括仅覆盖有源柱32的内侧壁而没有覆盖有源柱的底面的间隔体形状可变电阻性图案34。以此方式，所得的可变电阻性图案34通常是柱形的，而不是图15的实施例中所示的杯形。
通过形成如图10中所示的有源层32和可变电阻性层34、通过各向异性蚀刻可变电阻性层34以形成间隔体形状可变电阻性图案34以及通过在相应的有源孔30中形成掩埋绝缘图案36，可以制造根据本实施例的电阻性RAM器件。
<第三实施例>
图17是示出根据本发明概念的第三实施例的电阻性RAM器件的截面图。
参考图17，根据本实施例的电阻性RAM器件可以包括有源柱32和栅绝缘层42。每个有源柱32都可以包括第一有源层32a和第二有源层32b，且栅绝缘层42可以包括第一栅绝缘层42a和第二栅绝缘层42b。第一栅绝缘层42a可以覆盖有源孔30的侧壁并可以具有间隔体形状。此外，第一栅绝缘层42a可具有L形截面。第一栅绝缘层42a还可以覆盖有源孔30中的层间绝缘层11-17的侧壁。第二栅绝缘层42b可以在水平方向上延伸以在层间绝缘层11-17和线LSL1-LSL2、WL1-WL4以及USL1-USL3之间垂直定位。第一有源层32a可以具有侧壁间隔体形状并可以覆盖第一栅绝缘层42a与第二栅绝缘层42b相对的内侧壁。第二有源层32b可以覆盖第一有源层32a与第一栅绝缘层42a相对的内侧壁并可以延伸到通过有源孔30暴露的衬底1上。在一些实施例中，第一有源层32a和第二有源层32b可由相同材料层形成。第一栅绝缘层42a和第二栅绝缘层42b可由相同材料层形成。
本实施例的其他元件可以具有与第一实施例中所述相同或相似的构造。
图18、19和20是示出根据本发明概念的制造如图17中所示的电阻性RAM器件的方法的截面图。
参考图18，如图9中所示，可以图案化层间绝缘层11-17和牺牲层21-26以形成暴露衬底1的有源孔30。第一栅绝缘层42a和第一有源层32a可顺序并共形地形成在包括有源孔30的衬底上。第一栅绝缘层42a可由氧化硅层形成。第一有源层32a可由掺杂多晶硅层或非掺杂多晶硅层形成。
参考图19，可以各向异性蚀刻第一有源层32a和第一栅绝缘层42a以在每个有源孔30中形成间隔体形状的第一有源层32a和间隔体形状的第一栅绝缘层42a。第二有源层32b、可变电阻性层34以及掩埋绝缘层36可形成在包括了间隔体形状的第一有源层32a和间隔体形状的第一栅绝缘层42a的衬底上。在一些实施例中，可共形地形成第二有源层32b和可变电阻性层34，且掩埋绝缘层36可形成为填充有源孔30。
参考图20，可以平坦化掩埋绝缘层36、可变电阻性层34以及第二有源层32b以暴露最上层间绝缘层（例如第七层间绝缘层17）的顶面，由此在每个有源孔30中形成杯形的第二有源层32b、杯形的可变电阻性层34以及掩埋绝缘图案36。
随后，如参考图17所述，可以图案化层间绝缘层11-17和牺牲层21-26以形成暴露衬底1的沟槽38，并可以移除牺牲层21-26。随后，第二栅绝缘层42b可以共形地形成在移除了牺牲层21-26的衬底上。随后，可以对包括了第二栅绝缘层42b的衬底应用与第一实施例中所述相同或相似的工艺。
<第四实施例>
图21是示出根据本发明概念的第四实施例的电阻性RAM器件的截面图。
参考图21，根据本实施例的电阻性RAM器件可以包括在有源柱32和衬底1之间布置的有源焊盘9。在一些实施例中，有源焊盘9可由与有源柱32相同的材料的形成。在各种实施例中，有源焊盘9的宽度可以大于有源柱32的宽度。相邻于有源焊盘9和有源柱32之间的界面的第二层间绝缘层12可以是包括第一子层间绝缘层12a和第二子层间绝缘层12b的双层材料。有源焊盘9的顶面可以与第一子层间绝缘层12a的顶面共面。下选择线LSL1-LSL3可布置为相邻于有源焊盘9的侧壁。每个可变电阻性层34的外侧壁可以由字线WL1-WL4和上选择线USL1-USL3中的一个围绕。本实施例的其他元件可以具有与第一实施例中所述相同或相似的构造。
图22、23和24是示出制造图21中所示的电阻性RAM器件的方法的截面图。
参考图22，可以在衬底1上顺序形成第一层间绝缘层11、第一牺牲层21以及第一子层间绝缘层12a。可以图案化第一子层间绝缘层12a、第一牺牲层21以及第一层间绝缘层11以形成暴露衬底1的下有源孔7。随后可以在相应的下有源孔7中形成有源焊盘9。可通过在第一子层间绝缘层12a上沉积多晶硅层以填充下有源孔7且通过平坦化多晶硅层来形成有源焊盘9。在一些实施例中，多晶硅层或有源焊盘9可以经历热退火处理以形成单晶硅层或单晶有源焊盘。
参考图23，可以在包括了有源焊盘9的衬底上形成第二子层间绝缘层12b，且可以在第二子层间绝缘层12b上交替形成第二至第六牺牲层22-26以及第三至第七层间绝缘层13-17。可以图案化第三至第七层间绝缘层13-17、第二至第六牺牲层22-26以及第二子层间绝缘层12b以形成暴露相应的有源焊盘9的有源孔30。在形成有源孔30的过程中，有源焊盘9可作为蚀刻停止层。
参考图24，可以利用与第一实施例中所述相同的工艺在每个有源孔30中形成有源柱32、可变电阻性图案34以及掩埋绝缘图案36。随后，可以对包括了有源柱32、可变电阻性图案34以及掩埋绝缘图案36的焊盘应用与第一实施例中所述相同或相似的工艺。
在根据本实施例制造的电阻性RAM器件中，有源焊盘9可以用于改善有源柱32和衬底1之间的电流（例如图21的公共源线CSL）。本文中会更全面说明这种效果。
如图18中所示，当通过蚀刻层间绝缘层11-17和牺牲层21-26形成有源孔30时，衬底1可能被过度蚀刻以完全打开深有源孔30。因此在有源孔30下方的衬底1可能凹陷。即，有源孔30的底面可能位于衬底1的初始顶面之下的位置。在这种情况下，如果第一栅绝缘层42a如第三实施例中所述形成在有源孔30中（参见图17和18），则有源孔30中的第一栅绝缘层42a的下部可能形成为从衬底1的初始顶面向下突出。第一栅绝缘层42a的这些突出物可能干扰在有源孔30中形成的有源柱32和衬底1中形成的公共源线CSL之间的电流。因此，在形成有源孔30和栅绝缘层42之前在衬底1上形成有源焊盘9的情况下，栅绝缘层不会干扰有源柱32和公共源线CSL之间的电流。
<第五实施例>
图25是示出根据本发明概念的第五实施例的电阻性RAM器件的截面图。
参考图25，根据本实施例的电阻性RAM器件可以包括在有源柱32和衬底1之间布置的有源焊盘9，且有源焊盘9和有源柱32可布置在暴露衬底1的有源孔30中。在每个有源孔30中，有源焊盘9的侧壁可以与有源柱32的外侧壁垂直对齐。下选择线LSL1-LSL3可以围绕有源焊盘9的侧壁。字线WL1-WL4和上选择线USL1-USL3可以围绕有源柱32的外侧壁，且可变电阻性图案34可以布置在相应的有源柱32中。本实施例的其他元件可以具有与第一实施例中所述或本文所述的一些其他实施例中相同或相似的构造。
图26是示出制造图25中所示的电阻性RAM器件的方法的截面图。
参考图26，如图9中所示，可以图案化层间绝缘层11-17和牺牲层21-26以形成暴露衬底1的有源孔30。可以利用选择外延生长（SEG）工艺在暴露的衬底1上生长半导体外延层，由此在相应的有源孔30中形成有源焊盘9。随后可以利用与第一实施例中所述相同或相似的方式在有源孔30中形成有源柱和可变电阻性图案。后续工艺可以与第一实施例中所述工艺相同或相似。
<第六实施例>
图27是示出根据本发明概念的第六实施例的电阻性RAM器件的截面图。
参考图27，根据本实施例的电阻性RAM器件可以包括在每个有源孔30中布置的有源柱32和可变电阻性图案34。可变电阻性图案34可布置在有源柱32中以便具有杯形，且可变电阻性图案34也可具有杯形。此外，根据本实施例的电阻性RAM器件可以包括在有源柱32的基部和可变电阻性图案34的底面之间布置的下掩埋绝缘图案8。可变电阻性图案34的底面可以位于下选择线LSL1-LSL3和第一字线WL1之间的高度。下掩埋绝缘图案8可由诸如氧化硅层、氮化硅层或氮氧化硅层或其他合适的绝缘材料层的绝缘材料形成。本实施例的其他元件可以具有与第一实施例中所述相同或相似的构造。以此方式，在本实施例，下选择晶体管不包括可变电阻性层图案34。
图28、29、30和31是示出制造图27中所示的电阻性RAM器件的方法的截面图。
参考图28，如图9中所示，可以图案化层间绝缘层11-17和牺牲层21-26以形成暴露衬底1的有源孔30。有源层32可共形地形成在包括了有源孔30的衬底上。下掩埋绝缘层8可以形成在有源层32上以填充有源孔30。
参考图29，可以回蚀下掩埋绝缘图案8以在有源孔30的相应的下部形成下掩埋绝缘层8。下掩埋绝缘图案8可形成为使下掩埋绝缘图案8的顶面位于下选择线LSL1-LSL3和第一字线WL1之间的高度。因此，可暴露位于比下掩埋绝缘图案8更高的高度的有源层32的部分。
参考图30，可变电阻性层34可共形地形成在暴露的有源层32和下掩埋绝缘图案8上，且掩埋绝缘层36可形成在可变电阻性层34上以填充有源孔30。
参考图31，可以平坦化掩埋绝缘层36、可变电阻性层34和有源层32以暴露最上层间绝缘层17的顶面。随后可以利用与第一实施例中所述相同或相似的方式执行后续工艺。
<第七实施例>
图32是示出根据本发明概念的第七实施例的电阻性RAM器件的截面图。
参考图32，根据本实施例的电阻性RAM器件可以包括垂直间隔并堆叠的第一下选择线LSL1对以及垂直间隔并堆叠的第二下选择线LSL2对。类似地，根据本实施例的电阻性RAM器件还可以包括垂直间隔并堆叠的第一上选择线USL1对以及垂直间隔并堆叠的第二上选择线USL2对。本实施例的其他元件可以具有与第一实施例中所述相同或相似的构造。
<第八实施例>
图33是示出根据本发明概念的第八实施例的电阻性RAM器件的截面图。
本实施例类似于参考图27说明的第六实施例。因此为了避免赘述，将主要说明本实施例和图27中所示的第六实施例之间的不同。
参考图33，可变电阻性图案34和掩埋绝缘图案36的顶面可以位于最上字线（例如第四字线WL4）和上选择线USL1-USL3之间的高度。此外，在位线BL1-BL3和掩埋绝缘图案36之间的有源孔30可由上掩埋绝缘图案48填充。以此方式，在本实施例中，下选择晶体管和上选择晶体管不包括可变电阻性层图案34。本实施例的其他元件可以具有与第六实施例中所述相同或相似的构造。
图34和35是示出制造图33中所示的电阻性RAM器件的方法的截面图。
参考图34，可以回蚀图30中所示的掩埋绝缘层36和可变电阻性层34并使其凹陷以在有源孔30中形成可变电阻性图案34和掩埋绝缘图案36。可变电阻性图案34和掩埋绝缘图案36可形成为使可变电阻性图案34和掩埋绝缘图案36的顶面可以位于最上字线（例如第四字线WL4）和上选择线USL1-USL3之间的高度。有源层32可以在掩埋绝缘层36和可变电阻性层34被回蚀并凹陷时用作蚀刻停止层。因此，即使在掩埋绝缘层36和可变电阻性层34被回蚀并凹陷之后，最上层间绝缘层（例如第七层间绝缘层17）可以仍被有源层32覆盖。
参考图35，上掩埋绝缘层48可以沉积在有源层32上以填充掩埋绝缘图案36上的有源孔30。可以平坦化上掩埋绝缘层48和有源层32以暴露最上层间绝缘层17的顶面并在相应的有源孔30中形成上掩埋绝缘图案48。随后可以利用与第一实施例中所述相同或相似的方式执行后续工艺。
<第九实施例>
图36是示出根据本发明概念的第九实施例的电阻性RAM器件的截面图。
参考图36，根据本实施例的电阻性RAM器件可以包括在有源柱32和衬底1之间布置的有源焊盘9，且有源焊盘9和有源柱32可布置在暴露衬底1的有源孔30中。可变电阻性图案34可以覆盖有源柱32的内侧壁并具有间隔体形状。可变电阻性图案34的顶面可以位于上选择线USL1-USL3和最上字线WL4之间的高度，且可变电阻性图案34的底面可以位于下选择线LSL1-LSL3和最下字线WL1之间的高度。由可变电阻性图案34围绕的有源孔30可以被掩埋绝缘图案36填充，且位线BL1-BL3和掩埋绝缘图案36之间的有源孔30可以被上掩埋绝缘图案48填充。本实施例的其他元件可以具有与第五和第八实施例中所述相同或相似的构造。此外，可以利用与第五和第八实施例中所述相同或相似的方式形成本发明的其他元件。
<第十实施例>
图37是示出根据本发明概念的第十实施例的电阻性RAM器件的截面图。
参考图37，根据本实施例的电阻性RAM器件可以包括在每个有源孔30中布置的可变电阻性图案34和掩埋绝缘图案36，且每个有源孔30中的可变电阻性图案34和掩埋绝缘图案36可以由字线WL1-WL4以及下选择线LSL1-LSL3中的一个围绕。即，可变电阻性图案34和掩埋绝缘图案36的顶面可以位于上选择线USL1-USL3和最上字线（例如第四字线WL4）之间的高度。掩埋绝缘图案36和可变电阻性图案34上的有源孔30可以由上掩埋绝缘图案48填充。本实施例的其他元件可以具有与第一实施例中所述相同或相似的构造。以此方式，在本实施例中，上选择晶体管不包括可变电阻性层图案34。此外，可以利用与第一实施例中所述相同或相似的方式形成本实施例的其他元件。
<第十一实施例>
图38是示出根据本发明概念，根据第十一实施例的电阻性RAM器件的截面图。图39是示出对根据第十一实施例的电阻性RAM器件进行编程时，图38的部分“P2”的放大图，且图40是示出对根据第十一实施例的电阻性RAM器件进行擦除时，图38的部分“P2”的放大图。
参考图38，根据本实施例的电阻性RAM器件可以包括覆盖有源孔30的相应的侧壁的间隔体形状的可变电阻性图案34，以及覆盖可变电阻性图案34的相应的内侧壁的杯形有源柱32。此外，栅绝缘层42可以覆盖每个可变电阻性图案34的部分外侧壁。即，可变电阻性图案34可以布置在栅绝缘层42和有源柱32之间。在本实施例中，可变电阻性图案34的每个侧壁可非常薄，例如具有约20纳米以下的厚度。如果可变电阻性图案34如上所述具有薄侧壁，则在电阻性RAM器件的操作过程中可将电场有效和/或高效地施加到相邻于可变电阻性图案34的有源柱32。本实施例的其他元件可具有与第一实施例中所述相同或相似的构造。
可以与第一实施例中所述类似的方式对图38中所示的电阻性RAM器件进行编程、擦除和读取。当对根据本实施例的电阻性RAM器件进行编程时，如图39中所示，导电细丝PM可以形成在可变电阻性图案34中。此外，当对根据本实施例的电阻性RAM器件进行擦除时，如图40中所示，可以移除形成在可变电阻性图案34中的导电细丝PM。当选择图39中所示的已编程存储器单元以读出其中存储的数据时，即使所选存储器单元的单元晶体管截止，单元电流也可以流过导电细丝PM，如图39的箭头“CF”所示。
为了制造图38中所示的电阻性RAM器件，以与例如结合图9的实施例在本文中所述的相同的方式形成有源孔30，且可变电阻性图案34可形成在有源孔30的侧壁上。在它们不覆盖孔的底部的意义上，可变电阻性图案34可形成为具有间隔体形状。因此，位于有源孔30下方的衬底1的部分可在形成可变电阻性图案34之后暴露。随后可以在相应的有源孔30中形成具有杯形的有源柱32并由可变电阻性图案34围绕。可以利用与第一实施例中所述相同或相似的方式形成本实施例的其他元件。
图41、42、43、44和45是示出根据第十一实施例的其他变型实施例的电阻性RAM器件的截面图。
参考图41，根据本变型实施例的电阻性RAM器件可以包括在有源柱32和衬底1之间布置的有源焊盘9，且有源焊盘9和有源柱32可以布置在暴露衬底1的有源孔30中。可变电阻性图案34可以布置在有源柱32和有源孔30的侧壁之间。可变电阻性图案34可延伸以覆盖围绕字线WL1-WL4的栅绝缘层42。可变电阻性图案34的顶面可以位于最上字线（例如第四字线WL4）和上选择线USL1-USL3之间的高度，且可变电阻性图案34的底面可以位于最下字线（例如第一字线WL1）和下选择线LSL1-LSL3之间的高度。本变型实施例的其他元件可具有与图38中所示相同或相似的构造。
参考图42，根据本变型实施例的电阻性RAM器件可以类似于图41中所示的电阻性RAM器件。但是根据本实施例的电阻性RAM器件可以不包括图41中所示的电阻性RAM器件的有源焊盘9。因此，有源柱32可以在垂直方向上延伸以接触衬底1。本变型实施例的其他元件可以具有与图41中所示相同或相似的构造。
参考图43，根据本变型实施例的电阻性RAM器件可以类似于图42中所示的电阻性RAM器件。但是，本变型实施例的可变电阻性图案34可向上延伸进入上选择线USL1-USL3与有源柱32之间的界面。本变型实施例的其他元件可以具有与图42中所示相同或相似的构造。
参考图44，根据本变型实施例的电阻性RAM器件可以类似于图43中所示的电阻性RAM器件。但是，根据本变型实施例的电阻性RAM器件可以包括在可变电阻性图案34和衬底1之间布置的有源焊盘9。本变型实施例的其他元件可以具有与图43中所示相同或相似的构造。
参考图45，根据本变型实施例的电阻性RAM器件可以类似于图38中所示的电阻性RAM器件。但是，本变型实施例的可变电阻性图案34可以不延伸为覆盖上选择线USL1-USL3的侧壁。即，可变电阻性图案34的顶面可以位于最上字线（例如第四字线WL4）和上选择线USL1-USL3之间的高度。本变型实施例的其他元件可以具有与图38中所示相同或相似的构造。
图41、42、43、44和45中所示的电阻性RAM器件可以与第一至第十一实施例中所述相同或相似的方式制造。
图46是示出包括了根据一些实施例的电阻性RAM器件的存储器系统的示例的示意性框图。
参考图46，存储器系统1100可应用于个人数字助理（PDA）、便携计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器或存储卡中。存储器系统1100还可以应用于通过无线接收或传输信息数据的其他电子产品中。
存储器系统1100可以包括控制器1110、输入/输出（I/O）单元1120、存储器器件1130、接口单元1140以及数据总线1150。控制器1110、I/O单元1120、存储器器件1130以及接口单元1140中的至少两个可以通过数据总线1150彼此通信。即，数据总线1150可以对应于电信号传输的路径。
控制器1110可以包括微处理器、数字信号处理器（DSP）、微控制器等中的至少一个。存储器器件1130可以存储由控制器1110执行的命令。I/O单元1120可以从外部装置接收数据或信号，或可以将数据或信号传输给外部装置。I/O单元1120可以包括小键盘、键盘或显示单元。
存储器器件1130可以包括至少一个根据上述示例性实施例的电阻性RAM器件。存储器器件1130还可以包括不同于上述实施例中说明的电阻性RAM器件的另一类型的半导体存储器器件。例如，存储器器件1130还可以包括另一类型的非易失性存储器器件或易失性存储器器件。
接口单元1140可以将电数据传输至通信网络或可以从通信网络接收电数据。
图47是示出包括了根据实施例的电阻性RAM器件的存储卡的示例的示意性框图。
参考图47，存储卡1200可以包括具有至少一个根据上述示例性实施例的电阻性RAM器件的存储器器件1210。存储卡1200可用作存储大容量数据的数据存储介质。存储卡1200还可以包括控制主机和存储器器件1210之间的数据通信的存储器控制器1220。
存储器控制器1220可以包括静态随机存取存储器（SRAM）器件1221、中央处理单元（CPU）1222、主机接口单元1223、错误检查和纠正（ECC）块1224以及存储器接口单元1225。SRAM器件1221可以用作CPU1222的操作存储器。主机接口单元1223可被配置为包括存储卡1200和主机之间的数据通信协议。ECC块1224可以检测并纠正从存储器器件1210读出的数据的错误。存储器接口单元1225可以将存储器控制器1220连接至存储器器件1210。中央处理单元（CPU）1222可以控制用于存储器控制器1220的数据通信的总体操作。即使未在附图中示出，存储卡1200还可以包括存储与主机交互的代码数据的只读存储器（ROM）器件。
图48是示出包括了根据实施例的电阻性RAM器件的信息处理系统的示例的框图。
参考图48，信息处理系统1300可以是移动系统、台式计算机等。信息处理系统1300可以包括具有至少一个根据上述示例性实施例的电阻性RAM器件的存储器单元1310。信息处理系统1300还可以包括调制解调器（MODEM）1320、中央处理单元（CPU）1330、随机存取存储器（RAM）器件1340以及用户接口单元1350。存储器单元1310、MODEM1320、CPU1330、RAM器件1340以及用户接口单元1350中的至少两个可以通过数据总线1360彼此通信。存储器单元1310可以具有与图47中所示的存储卡1200基本上相同的构造。即，存储器单元1310可以包括存储器器件1311以及控制存储器器件1311的整体操作的存储控制器1312。
存储器单元1310可以存储由CPU1330处理的数据或从外部系统传输的数据。存储器单元1310可被配置为包括固态盘（SSD）。在这种情况下，组成信息处理系统1300的存储器单元1310可以稳定并可靠地存储大容量数据。如果存储器单元1310的可靠性提高，则信息处理系统1300可节省检查和纠正数据所需要的资源。因此，信息处理系统1300可提供快速数据通信。即使附图中未示出，信息处理系统1300还可以包括相机图像处理器、应用芯片组和/或输入/输出单元。
可利用各种封装技术密封根据上述示例性实施例的三维电阻性RAM器件。例如，可利用封装上封装（PoP）技术、球栅阵列（BGA）技术、芯片级封装（CSP）技术、带引线的塑料芯片载体（PLCC）技术、塑料双列直插封装（PDIP）技术、华夫盘包装管芯技术、晶圆形式管芯技术、板上芯片（COB）技术、陶瓷双列直插封装（CERDIP）技术、塑料四方扁平封装（PQFP）技术、薄四方扁平封装（TQFP）技术、小外形封装（SOIC）技术、窄间距小外形封装（SSOP）技术、薄小外形封装（TSOP）技术、系统级封装（SIP）技术、多芯片封装（MCP）技术、晶圆级制造封装（WFP）技术以及晶圆级加工堆叠封装（WSP）技术密封根据上述示例性实施例的电阻性RAM器件。
根据上述实施例，选择晶体管可串联电连接到包括了可变电阻性图案的存储器单元。因此，如果选择晶体管截止，则可最小化流过单元晶体管的不期望的单元泄漏电流。
此外，替代电荷捕获层的过渡金属氧化物层可用作用于数据存储元件的可变电阻性层。因此，与采用电荷捕获层作为数据存储元件的非易失性存储器器件相比，可降低编程电压、擦除电压以及读取电压。
而且，多个虚位线可以并联电连接到公共源线，且n个位线可以布置在虚位线之间的每个串块中。在这种设计构造中，在编程模式或擦除模式过程中，可同时将编程电压或擦除电压施加至在一个串块中布置的n个位线中的m个位线（数目“m”小于数目“n”）。因此，可降低编程错误或擦除错误发生的概率，这是因为即使在执行编程操作或擦除操作时，公共源线也保持稳定的电压电平。
此外，可变电阻性层可形成为接触用作单元晶体管的沟道层的有源柱。因此，可以更容易地制造包括可变电阻性层的电阻性RAM器件。
虽然已经参考示例性实施例说明了发明概念，但是对于本领域技术人员显而易见的是在不脱离发明概念的精神和范围的情况下可进行各种改变和改进。因此，应当理解上述实施例不是限制性的而是说明性的。因此，发明概念的范围由随附权利要求及其等价物的最广义可允许解释确定，且不应由上文束缚或限定。

Claims (69)

1.一种半导体器件，包括：
在水平方向上延伸的衬底；
在所述衬底上在相对于所述衬底的水平延伸方向的垂直方向上延伸的有源柱；
在所述衬底上的可变电阻性图案，该可变电阻性图案沿着所述有源柱在所述垂直方向上延伸，所述可变电阻性图案的电阻响应于其氧化或还原而改变；以及
位于所述有源柱的侧壁处的栅极。
2.根据权利要求1所述的半导体器件，其中所述有源柱是包括侧壁和基底的杯形结构。
3.根据权利要求2所述的半导体器件，其中所述可变电阻性图案是包括侧壁和基底的杯形结构。
4.根据权利要求3所述的半导体器件，其中所述可变电阻性图案位于所述有源柱的所述侧壁的内部区域处并位于所述有源柱的所述基底上。
5.根据权利要求2所述的半导体器件，其中所述可变电阻性图案是中空结构，所述中空结构包括位于所述有源柱的所述侧壁的内部区域处的侧壁。
6.根据权利要求1所述的半导体器件，其中所述有源柱是包括侧壁和基底的杯形结构，且其中所述有源柱的所述侧壁包括第一和第二有源层。
7.根据权利要求1所述的半导体器件，还包括在所述有源柱和所述衬底之间的单晶材料的焊盘。
8.根据权利要求7所述的半导体器件，其中所述单晶材料的焊盘具有与所述有源柱的外侧壁对齐的外侧壁。
9.根据权利要求1所述的半导体器件，其中所述有源柱的底部接触所述衬底，且其中所述电阻性图案的底部在所述垂直方向上与所述有源柱的底部间隔开。
10.根据权利要求1所述的半导体器件，其中所述电阻性图案在所述水平方向上具有小于20nm的厚度。
11.根据权利要求1所述的半导体器件，其中所述可变电阻性图案是具有侧壁的中空结构，且其中所述有源柱位于所述可变电阻性图案的所述侧壁的内部区域处。
12.根据权利要求1所述的半导体器件，还包括：
在所述衬底上的多个层间介电层；
多个栅极图案，每个栅极图案都位于邻近的下层间介电层和邻近的上层间介电层之间；
其中所述有源柱和所述可变电阻性图案在所述垂直方向上延伸穿过所述多个层间介电层和所述多个栅极图案；
其中：
所述多个栅极图案的最上栅极图案包括上选择晶体管的上选择栅极；
所述多个栅极图案的最下栅极图案包括下选择晶体管的下选择栅极；并且
在所述上选择栅极和所述下选择栅极之间的所述多个栅极图案的剩余栅极图案包括所述半导体器件的单元串的存储器单元晶体管的控制栅极；并且
其中所述半导体器件包括半导体存储器器件。
13.根据权利要求12所述的半导体器件，其中：
连接在所述半导体器件的第一水平方向上排列的共享所述半导体存储器器件的同一层的存储器单元晶体管的控制栅极，以提供所述半导体存储器器件的字线；
所述半导体器件的单元串的存储器单元晶体管通过垂直沟道串联耦合在一起；并且
连接在所述半导体器件的第二水平方向上排列的垂直沟道的上部，以提供所述半导体存储器器件的位线。
14.根据权利要求12所述的半导体器件，其中：
所述最上栅极图案包括第一和第二最上栅极图案，所述第一和第二最上栅极图案用于所述半导体存储器器件的第一和第二上选择晶体管的第一和第二上选择栅极；并且
所述最下栅极图案包括第一和第二最下栅极图案，所述第一和第二最下栅极图案用于所述半导体存储器器件的第一和第二下选择晶体管的第一和第二下选择栅极。
15.根据权利要求12所述的半导体器件，其中：
所述有源柱在所述水平方向上相邻于所述上选择晶体管的所述上选择栅极、所述下选择晶体管的所述下选择栅极以及所述存储器单元晶体管的所述控制栅极；并且
所述可变电阻性图案在所述水平方向上相邻于所述存储器单元晶体管的所述控制栅极，且在所述水平方向上不相邻于所述上选择晶体管的所述上选择栅极和所述下选择晶体管的所述下选择栅极。
16.根据权利要求15所述的半导体器件，还包括位于所述有源柱和所述衬底之间的单晶材料的焊盘。
17.根据权利要求12所述的半导体器件，其中：
所述有源柱在所述水平方向上相邻于所述上选择晶体管的所述上选择栅极、所述下选择晶体管的所述下选择栅极以及所述存储器单元晶体管的所述控制栅极；并且
所述可变电阻性图案在所述水平方向上相邻于所述存储器单元晶体管的所述控制栅极以及所述下选择晶体管的所述下选择栅极，且在所述水平方向上不相邻于所述上选择晶体管的所述上选择栅极。
18.根据权利要求12所述的半导体器件，其中所述可变电阻性图案是具有侧壁的中空结构，且其中所述有源柱位于所述可变电阻性图案的所述侧壁的内部区域处。
19.根据权利要求18所述的半导体器件，还包括在所述有源柱和所述衬底之间的单晶材料的焊盘，其中：
所述单晶材料的焊盘在所述水平方向上相邻于所述下选择晶体管的所述下选择栅极；
所述有源柱在所述水平方向上相邻于所述存储器单元晶体管的所述控制栅极以及所述上选择晶体管的所述上选择栅极；并且
所述可变电阻性图案在所述水平方向上相邻于所述存储器单元晶体管的所述控制栅极，且在所述水平方向上不相邻于所述下选择晶体管的所述下选择栅极和所述上选择晶体管的所述上选择栅极。
20.根据权利要求18所述的半导体器件，还包括在所述有源柱和所述衬底之间的单晶材料的焊盘，其中：
所述单晶材料的焊盘在所述水平方向上相邻于所述下选择晶体管的所述下选择栅极；
所述有源柱在所述水平方向上相邻于所述存储器单元晶体管的所述控制栅极以及所述上选择晶体管的所述上选择栅极；并且
所述可变电阻性图案在所述水平方向上相邻于所述存储器单元晶体管的所述控制栅极以及所述上选择晶体管的所述上选择栅极，且在所述水平方向上不相邻于所述下选择晶体管的所述下选择栅极。
21.根据权利要求18所述的半导体器件，其中：
所述有源柱在所述水平方向上相邻于所述下选择晶体管的所述下选择栅极、所述存储器单元晶体管的所述控制栅极以及所述上选择晶体管的所述上选择栅极；并且
所述可变电阻性图案在所述水平方向上相邻于所述存储器单元晶体管的所述控制栅极，且在所述水平方向上不相邻于所述下选择晶体管的所述下选择栅极和所述上选择晶体管的所述上选择栅极。
22.根据权利要求18所述的半导体器件，其中：
所述有源柱在所述水平方向上相邻于所述下选择晶体管的所述下选择栅极、所述存储器单元晶体管的所述控制栅极以及所述上选择晶体管的所述上选择栅极；并且
所述可变电阻性图案在所述水平方向上相邻于所述存储器单元晶体管的所述控制栅极以及所述上选择晶体管的所述上选择栅极，且在所述水平方向上不相邻于所述下选择晶体管的所述下选择栅极。
23.根据权利要求18所述的半导体器件，其中：
所述有源柱在所述水平方向上相邻于所述下选择晶体管的所述下选择栅极、所述存储器单元晶体管的所述控制栅极以及所述上选择晶体管的所述上选择栅极；并且
所述可变电阻性图案在所述水平方向上相邻于所述下选择晶体管的所述下选择栅极以及所述存储器单元晶体管的所述控制栅极，且在所述水平方向不相邻于所述上选择晶体管的所述上选择栅极。
24.一种半导体器件，包括：
在水平方向上延伸的半导体材料的衬底；
在所述衬底上的多个层间介电层；
多个栅极图案，每个栅极图案都在邻近的下层间介电层和邻近的上层间介电层之间；
在所述衬底上并在垂直方向上延伸穿过所述多个层间介电层和所述多个栅极图案的半导体材料的垂直沟道；以及
沿所述半导体材料的垂直沟道的可变电阻性材料的垂直沟道；其中所述可变电阻性材料的垂直沟道具有响应于其氧化和还原的可变电阻。
25.根据权利要求24所述的半导体器件，其中在所述垂直沟道中的电流是双向的，在所述半导体器件的编程操作过程中的电流的第一方向，以及在所述半导体器件的擦除操作过程中相反于所述第一方向的电流的第二方向。
26.根据权利要求24所述的半导体器件，其中：
所述多个栅极图案的最上栅极图案包括上选择晶体管的上选择栅极；
所述多个栅极图案的最下栅极图案包括下选择晶体管的下选择栅极；
在所述上选择栅极和所述下选择栅极之间的所述多个栅极图案的剩余栅极图案包括所述半导体器件的单元串的存储器单元晶体管的控制栅极；
连接在所述半导体器件的第一水平方向上排列的共享所述半导体存储器器件的同一层的存储器单元晶体管的控制栅极，以提供所述半导体器件的字线；
所述半导体器件的单元串的存储器单元晶体管通过所述垂直沟道串联耦合在一起；
连接在所述半导体器件的第二水平方向上排列的半导体材料的垂直沟道的上部，以提供所述半导体器件的位线；并且
所述半导体器件包括半导体存储器器件。
27.根据权利要求26所述的半导体器件，其中在所述衬底和所述半导体材料的垂直沟道的上部之间沿所述半导体材料的垂直沟道存在电流通路，且其中所述下选择晶体管和所述上选择晶体管控制所述电流通路的操作。
28.根据权利要求24所述的半导体器件，其中所述半导体材料的垂直沟道具有内侧壁和外侧壁。
29.根据权利要求28所述的半导体器件，其中所述可变电阻性材料的垂直沟道位于所述半导体材料的垂直沟道的所述内侧壁处。
30.根据权利要求28所述的半导体器件，其中所述可变电阻性材料的垂直沟道位于所述半导体材料的垂直沟道的所述外侧壁处。
31.根据权利要求24所述的半导体器件，其中所述半导体材料的垂直沟道是包括侧壁和基底的杯形结构。
32.根据权利要求31所述的半导体器件，其中所述可变电阻性材料的垂直沟道是包括侧壁和基底的杯形结构。
33.根据权利要求32所述的半导体器件，其中所述可变电阻性材料的垂直沟道位于所述半导体材料的垂直沟道的所述侧壁的内部区域处和所述半导体材料的垂直沟道的所述基底上。
34.根据权利要求31所述的半导体器件，其中所述可变电阻性材料的垂直沟道是中空结构，所述中空结构包括位于所述半导体材料的垂直沟道的侧壁的内部区域处的侧壁。
35.根据权利要求24所述的半导体器件，其中所述半导体材料的垂直沟道是包括侧壁和基底的杯形结构，且其中所述半导体材料的垂直沟道的所述侧壁包括第一和第二有源层。
36.根据权利要求24所述的半导体器件，还包括在所述半导体材料的垂直沟道和所述衬底之间的单晶材料的焊盘。
37.根据权利要求36所述的半导体器件，其中所述单晶材料的焊盘具有与所述半导体材料的垂直沟道的外侧壁对齐的外侧壁。
38.根据权利要求24所述的半导体器件，其中所述半导体材料的垂直沟道的底部接触所述衬底，且其中所述可变电阻性材料的垂直沟道的底部在所述垂直方向上与所述半导体材料的垂直沟道的所述底部间隔开。
39.根据权利要求24所述的半导体器件，其中所述可变电阻性材料的垂直沟道在所述水平方向上具有小于20nm的厚度。
40.根据权利要求39所述的半导体器件，其中所述可变电阻性材料的垂直沟道是具有侧壁的中空结构，且其中所述半导体材料的垂直沟道位于所述可变电阻性材料的垂直沟道的所述侧壁的内部区域处。
41.根据权利要求24所述的半导体器件，其中：
所述多个栅极图案的最上栅极图案包括上选择晶体管的上选择栅极；
所述多个栅极图案的最下栅极图案包括下选择晶体管的下选择栅极；并且
在所述上选择栅极和所述下选择栅极之间的所述多个栅极图案的剩余栅极图案包括所述半导体器件的单元串的存储器单元晶体管的控制栅极；并且
其中所述半导体器件包括半导体存储器器件。
42.根据权利要求41所述的半导体器件，其中：
连接在所述半导体器件的第一水平方向上排列的共享所述半导体存储器器件的同一层的存储器单元晶体管的控制栅极，以提供所述半导体存储器器件的字线；
所述半导体器件的单元串的存储器单元晶体管通过所述垂直沟道串联耦合在一起；并且
连接在所述半导体器件的第二水平方向上排列的半导体材料的垂直沟道的上部，以提供所述半导体存储器器件的位线。
43.根据权利要求41所述的半导体器件，其中：
所述最上栅极图案包括第一和第二最上栅极图案，所述第一和第二最上栅极图案用于所述半导体存储器器件的第一和第二上选择晶体管的第一和第二上选择栅极；并且
所述最下栅极图案包括第一和第二最下栅极图案，所述第一和第二最下栅极图案用于所述半导体存储器器件的第一和第二下选择晶体管的第一和第二下选择栅极。
44.根据权利要求41所述的半导体器件，其中：
所述半导体材料的垂直沟道在所述水平方向上相邻于所述上选择晶体管的所述上选择栅极、所述下选择晶体管的所述下选择栅极以及所述存储器单元晶体管的所述控制栅极；并且
所述可变电阻性材料的垂直沟道在所述水平方向上相邻于所述存储器单元晶体管的所述控制栅极，且在所述水平方向上不相邻于所述上选择晶体管的所述上选择栅极和所述下选择晶体管的所述下选择栅极。
45.根据权利要求44所述的半导体器件，还包括在所述半导体材料的垂直沟道和所述衬底之间的单晶材料的焊盘。
46.根据权利要求41所述的半导体器件，其中：
所述半导体材料的垂直沟道在所述水平方向上相邻于所述上选择晶体管的所述上选择栅极、所述下选择晶体管的所述下选择栅极以及所述存储器单元晶体管的所述控制栅极；并且
所述可变电阻性材料的垂直沟道在所述水平方向上相邻于所述存储器单元晶体管的所述控制栅极以及所述下选择晶体管的所述下选择栅极，且在所述水平方向上不相邻于所述上选择晶体管的所述上选择栅极。
47.根据权利要求41所述的半导体器件，其中所述可变电阻性材料的垂直沟道是具有侧壁的中空结构，且其中所述半导体材料的垂直沟道位于所述可变电阻性材料的垂直沟道的所述侧壁的内部区域处。
48.根据权利要求47所述的半导体器件，还包括在所述半导体材料的垂直沟道和所述衬底之间的单晶材料的焊盘，
其中：
所述单晶材料的焊盘在所述水平方向上相邻于所述下选择晶体管的所述下选择栅极；
所述半导体材料的垂直沟道在所述水平方向上相邻于所述存储器单元晶体管的所述控制栅极以及所述上选择晶体管的所述上选择栅极；并且
所述可变电阻性材料的垂直沟道在所述水平方向上相邻于所述存储器单元晶体管的所述控制栅极，且在所述水平方向上不相邻于所述下选择晶体管的所述下选择栅极和所述上选择晶体管的所述上选择栅极。
49.根据权利要求47所述的半导体器件，还包括在所述半导体材料的垂直沟道和所述衬底之间的单晶材料的焊盘，
其中：
所述单晶材料的焊盘在所述水平方向上相邻于所述下选择晶体管的所述下选择栅极；
所述半导体材料的垂直沟道在所述水平方向上相邻于所述存储器单元晶体管的所述控制栅极以及所述上选择晶体管的所述上选择栅极；并且
所述可变电阻性材料的垂直沟道在所述水平方向上相邻于所述存储器单元晶体管的所述控制栅极以及所述上选择晶体管的所述上选择栅极，且在所述水平方向上不相邻于所述下选择晶体管的所述下选择栅极。
50.根据权利要求47所述的半导体器件，其中：
所述半导体材料的垂直沟道在所述水平方向上相邻于所述下选择晶体管的所述下选择栅极、所述存储器单元晶体管的所述控制栅极以及所述上选择晶体管的所述上选择栅极；并且
所述可变电阻性材料的垂直沟道在所述水平方向上相邻于所述存储器单元晶体管的控制栅极，且在所述水平方向上不相邻于所述下选择晶体管的所述下选择栅极和所述上选择晶体管的所述上选择栅极。
51.根据权利要求47所述的半导体器件，其中：
所述半导体材料的垂直沟道在所述水平方向上相邻于所述下选择晶体管的所述下选择栅极、所述存储器单元晶体管的所述控制栅极以及所述上选择晶体管的所述上选择栅极；并且
所述可变电阻性材料的垂直沟道在所述水平方向上相邻于所述存储器单元晶体管的所述控制栅极以及所述上选择晶体管的所述上选择栅极，且在所述水平方向不相邻于所述下选择晶体管的所述下选择栅极。
52.根据权利要求47所述的半导体器件，其中：
所述半导体材料的垂直沟道在所述水平方向上相邻于所述下选择晶体管的所述下选择栅极、所述存储器单元晶体管的所述控制栅极以及所述上选择晶体管的所述上选择栅极；并且
所述可变电阻性材料的垂直沟道在所述水平方向上相邻于所述下选择晶体管的所述下选择栅极以及所述存储器单元晶体管的所述控制栅极，且在所述水平方向上不相邻于所述上选择晶体管的所述上选择栅极。
53.一种形成半导体器件的方法，包括：
在水平方向延伸的衬底上提供在垂直方向上交替的层间介电层和牺牲层的堆叠；
在所述层间介电层和所述牺牲层中形成开口；
在所述开口中形成半导体材料的垂直沟道，所述半导体材料的垂直沟道在所述垂直方向上延伸；
在所述开口中形成可变电阻性材料的垂直沟道，所述可变电阻性材料的垂直沟道在所述垂直方向上延伸，所述可变电阻性材料的垂直沟道具有响应于其氧化或还原而可变的电阻；以及
以导电图案替代所述牺牲层。
54.根据权利要求53所述的方法，其中在所述开口中形成所述半导体材料的垂直沟道包括形成所述半导体材料的垂直沟道以具有位于所述开口的侧壁处的侧壁。
55.根据权利要求54所述的方法，其中在所述开口中形成所述可变电阻性材料的垂直沟道包括在所述半导体材料的垂直沟道的所述侧壁的内部区域处形成所述可变电阻性材料的垂直沟道。
56.根据权利要求53所述的方法，其中在所述开口中形成所述可变电阻性材料的垂直沟道包括形成所述可变电阻性材料的垂直沟道以具有位于所述开口的侧壁处的侧壁。
57.根据权利要求56所述的方法，其中在所述开口中形成所述半导体材料的垂直沟道包括在所述可变电阻性材料的垂直沟道的侧壁的内部区域处形成所述半导体材料的垂直沟道。
58.根据权利要求56所述的方法，其中所述半导体材料的垂直沟道在所述水平方向上具有小于20nm的厚度。
59.根据权利要求53所述的方法，其中在所述开口中形成所述半导体材料的垂直沟道包括在所述开口中形成接触所述衬底的所述半导体材料的垂直沟道。
60.根据权利要求53所述的方法，还包括，在所述开口中形成所述半导体材料的垂直沟道之前，在所述开口中在所述衬底上形成单晶材料的焊盘，并且在所述开口中在所述焊盘上形成所述半导体材料的垂直沟道。
61.一种控制半导体存储器器件的方法，所述半导体存储器器件包括：
在水平方向上延伸的半导体材料的衬底；
在所述衬底上的多个层间介电层；
多个栅极图案，每个栅极图案都在邻近的下层间介电层和邻近的上层间介电层之间；
在所述衬底上并在垂直方向上延伸穿过所述多个层间介电层和所述多个栅极图案的半导体材料的垂直沟道，所述垂直沟道具有外侧壁和内侧壁；以及
位于所述半导体材料的垂直沟道的所述内侧壁处的可变电阻性材料的垂直沟道；
所述方法包括：
对所述多个存储器单元中选定的一个进行选择性编程；以及
对所述多个存储器单元中已编程的选定的一个进行选择性擦除；
其中对所述多个存储器单元中选定的一个进行选择性编程包括通过响应于所述可变电阻性材料的氧化和还原中的一种而改变所述可变电阻性材料的垂直沟道的电阻来进行编程，并且
其中对所述多个存储器单元中选定的一个进行选择性擦除包括通过响应于所述可变电阻性材料的氧化和还原中的另一种而改变所述可变电阻性材料的垂直沟道的电阻来进行擦除。
62.根据权利要求61所述的方法，其中所述半导体材料的垂直沟道中的电流是双向的，在半导体器件的选择性编程过程中的电流的第一方向，以及在所述半导体器件的选择性擦除过程中的相反于所述第一方向的电流的第二方向。
63.根据权利要求62所述的方法，其中：
所述多个栅极图案的最上栅极图案包括上选择晶体管的上选择栅极；
所述多个栅极图案的最下栅极图案包括下选择晶体管的下选择栅极；
在所述上选择栅极和所述下选择栅极之间的所述多个栅极图案的剩余栅极图案包括所述半导体器件的单元串的存储器单元晶体管的控制栅极；
连接在所述半导体器件的第一水平方向上排列的共享所述半导体存储器器件的同一层的存储器单元晶体管的控制栅极，以提供所述半导体器件的字线；
所述半导体器件的单元串的存储器单元晶体管通过所述半导体材料的垂直沟道串联耦合在一起；
连接在所述半导体器件的第二水平方向上排列的所述半导体材料的垂直沟道的上部，以提供所述半导体器件的位线；并且
所述半导体器件包括半导体存储器器件。
64.根据权利要求63所述的方法，其中所述存储器单元晶体管的页包括在同一控制栅极控制下的存储器单元晶体管，且其中选择性编程所述多个存储器单元中的至少一个包括小于所述存储器单元晶体管的页地进行选择性编程。
65.根据权利要求63所述的方法，其中所述存储器单元晶体管的页包括在同一控制栅极控制下的存储器单元晶体管，且其中选择性擦除所述多个存储器单元中的至少一个包括小于所述存储器单元晶体管的页地进行选择性擦除。
66.根据权利要求63所述的方法，其中所述选择性编程包括：
对所述衬底施加低电压；
对所述多个存储器单元中所选定的一个的所述半导体材料的垂直沟道所连接到的所述位线施加设定电压；
对与所述多个存储器单元中未被选定的存储器单元相关联的字线施加激活电压；以及
对与所述多个存储器单元中所选定的一个相关联的字线施加去活电压。
67.根据权利要求63所述的方法，其中所述选择性擦除包括：
对所述衬底施加复位电压；
对所述多个存储器单元中所选定的一个的所述半导体材料的垂直沟道所连接到的所述位线施加低电压；
对与所述多个存储器单元中未被选定的存储器单元相关联的字线施加激活电压；以及
对与所述多个存储器单元中所选定的一个相关联的字线施加去活电压。
68.根据权利要求63所述的方法，其中所述选择性擦除包括：
对所述衬底施加低电压；
对所述多个存储器单元中所选定的一个的所述半导体材料的垂直沟道所连接到的所述位线施加感测电压；
对与所述多个存储器单元中未被选定的存储器单元相关联的字线施加激活电压；以及
对与所述多个存储器单元中所选定的一个相关联的字线施加去活电压。
69.一种存储器系统，包括：
产生命令和地址信号的存储器控制器；以及
包括多个存储器器件的存储器模块，所述存储器模块接收所述命令和地址信号并响应地将数据存储至至少一个存储器器件和从至少一个存储器器件调取数据，
其中每一个存储器器件都包括：
在水平方向上延伸的衬底；
在所述衬底上在相对于衬底的水平延伸方向的垂直方向上延伸的有源柱；
在所述衬底上沿所述有源柱在所述垂直方向上延伸的可变电阻性图案，所述可变电阻性图案的电阻响应于其氧化或还原而改变；以及
位于所述有源柱的侧壁处的栅极。
CN201310226492.1A 2012-06-07 2013-06-07 三维电阻性随机存取存储器器件、其操作方法及其制造方法 Active CN103490008B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20120061129 2012-06-07
KR10-2012-0061129 2012-06-07
KR10-2012-0098463 2012-09-05
KR1020120098463A KR102010928B1 (ko) 2012-06-07 2012-09-05 저항 변화 메모리 장치, 그 동작 방법 및 제조 방법

Publications (2)

Publication Number Publication Date
CN103490008A true CN103490008A (zh) 2014-01-01
CN103490008B CN103490008B (zh) 2017-08-11

Family

ID=49714539

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310226492.1A Active CN103490008B (zh) 2012-06-07 2013-06-07 三维电阻性随机存取存储器器件、其操作方法及其制造方法

Country Status (2)

Country Link
US (1) US9093369B2 (zh)
CN (1) CN103490008B (zh)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105304638A (zh) * 2015-11-16 2016-02-03 上海新储集成电路有限公司 一种三维相变存储器结构及制造方法
CN106205681A (zh) * 2015-04-29 2016-12-07 复旦大学 用于三维竖直堆叠阻变存储器抑制IR drop电压降和读写干扰的架构和操作算法
CN106373963A (zh) * 2015-07-22 2017-02-01 爱思开海力士有限公司 具有高集成度的半导体器件
CN107527919A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN107564915A (zh) * 2017-08-31 2018-01-09 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN108155203A (zh) * 2016-12-06 2018-06-12 三星电子株式会社 半导体器件
CN110021609A (zh) * 2017-12-29 2019-07-16 美光科技公司 具有共享柱结构的多栅极串驱动器
US10797067B2 (en) 2017-08-31 2020-10-06 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and fabricating method thereof
CN113078183A (zh) * 2020-01-06 2021-07-06 华邦电子股份有限公司 可变电阻式存储装置及其制造方法
CN113223578A (zh) * 2019-10-23 2021-08-06 长江存储科技有限责任公司 用于读取三维闪存的方法
WO2021181188A1 (en) * 2020-03-11 2021-09-16 International Business Machines Corporation Resistive random access memory integrated with stacked vertical transistors
CN116569262A (zh) * 2020-12-09 2023-08-08 美光科技公司 用于存储器阵列的支柱的电压均衡
WO2023221925A1 (en) * 2022-05-19 2023-11-23 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming the same
US11985821B2 (en) 2015-07-22 2024-05-14 SK Hynix Inc. Semiconductor device with high integration

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101929246B1 (ko) * 2012-09-14 2018-12-14 삼성전자주식회사 가변 저항 메모리 장치 및 그 형성 방법
US9136277B2 (en) 2012-10-16 2015-09-15 Macronix International Co., Ltd. Three dimensional stacked semiconductor structure and method for manufacturing the same
US9230987B2 (en) 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
JP2014216647A (ja) 2013-04-29 2014-11-17 エーエスエムアイピー ホールディング ビー．ブイ． 金属ドープされた抵抗切り替え層を有する抵抗変化型メモリを製造する方法
US8956939B2 (en) * 2013-04-29 2015-02-17 Asm Ip Holding B.V. Method of making a resistive random access memory device
US9472757B2 (en) 2013-07-19 2016-10-18 Asm Ip Holding B.V. Method of making a resistive random access memory device
US9520562B2 (en) 2013-07-19 2016-12-13 Asm Ip Holding B.V. Method of making a resistive random access memory
US9293348B2 (en) * 2013-12-30 2016-03-22 Macronix International Co., Ltd. Semiconductor structure including stacked structure and method for forming the same
CN104752610B (zh) * 2013-12-30 2017-09-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20160006866A (ko) * 2014-07-09 2016-01-20 삼성전자주식회사 반도체 장치 및 그 제조방법
US9484356B2 (en) 2014-09-02 2016-11-01 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
TWI550852B (zh) * 2015-04-28 2016-09-21 旺宏電子股份有限公司 半導體結構及其製造方法
US9728255B2 (en) * 2015-10-13 2017-08-08 Western Digital Technologies, Inc. Planar variable resistance memory
US9659958B2 (en) * 2015-10-13 2017-05-23 Samsung Elctronics Co., Ltd. Three-dimensional semiconductor memory device
KR102492296B1 (ko) * 2015-10-13 2023-01-27 삼성전자주식회사 3차원 반도체 메모리 장치
TWI553926B (zh) * 2015-10-29 2016-10-11 華邦電子股份有限公司 電阻式記憶體及其製造方法
US9859338B2 (en) 2016-03-21 2018-01-02 Winbond Electronics Corp. Three-dimensional resistive memory
US9786681B1 (en) * 2016-04-01 2017-10-10 Sandisk Technologies Llc Multilevel memory stack structure employing stacks of a support pedestal structure and a support pillar structure
US10720578B2 (en) * 2016-04-29 2020-07-21 The Institute of Microelectronics of Chinese Academy of Sciences Self-gating resistive storage device having resistance transition layer in vertical trench in stacked structure of insulating dielectric layers and electrodes
WO2018009156A1 (en) * 2016-07-02 2018-01-11 Intel Corporation Rram devices and their methods of fabrication
US9728266B1 (en) * 2016-07-08 2017-08-08 Micron Technology, Inc. Memory device including multiple select gates and different bias conditions
US9865311B1 (en) 2016-07-08 2018-01-09 Micron Technology, Inc. Memory device including current generator plate
US9647112B1 (en) * 2016-09-22 2017-05-09 International Business Machines Corporation Fabrication of strained vertical P-type field effect transistors by bottom condensation
US10037800B2 (en) * 2016-09-28 2018-07-31 International Business Machines Corporation Resistive memory apparatus using variable-resistance channels with high- and low-resistance regions
JP6669628B2 (ja) * 2016-10-20 2020-03-18 トヨタ自動車株式会社 スイッチング素子
KR101985590B1 (ko) * 2017-07-28 2019-06-03 한양대학교 산학협력단 집적도를 개선시킨 3차원 플래시 메모리 및 그 제조 방법
KR20190013347A (ko) * 2017-08-01 2019-02-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102465936B1 (ko) 2017-11-30 2022-11-10 삼성전자주식회사 수직형 메모리 장치
US11018151B2 (en) 2018-09-26 2021-05-25 Sandisk Technologies Llc Three-dimensional flat NAND memory device including wavy word lines and method of making the same
US10985171B2 (en) 2018-09-26 2021-04-20 Sandisk Technologies Llc Three-dimensional flat NAND memory device including wavy word lines and method of making the same
KR20200056877A (ko) 2018-11-15 2020-05-25 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
US10818324B2 (en) 2018-12-18 2020-10-27 Micron Technology, Inc. Memory array decoding and interconnects
US10700090B1 (en) 2019-02-18 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having curved memory elements and methods of making the same
US10700078B1 (en) 2019-02-18 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having curved memory elements and methods of making the same
KR20200134818A (ko) * 2019-05-23 2020-12-02 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20200142173A (ko) 2019-06-12 2020-12-22 삼성전자주식회사 반도체 소자 및 반도체 소자의 동작 방법
CN110176458A (zh) * 2019-06-18 2019-08-27 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
KR20210014497A (ko) * 2019-07-30 2021-02-09 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR20210015102A (ko) * 2019-07-31 2021-02-10 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR20210029870A (ko) 2019-09-06 2021-03-17 삼성전자주식회사 정보 저장 구조물을 포함하는 반도체 소자
KR102657759B1 (ko) * 2019-09-06 2024-04-17 에스케이하이닉스 주식회사 저항 변화 메모리층을 구비하는 비휘발성 메모리 장치
KR20210058568A (ko) 2019-11-14 2021-05-24 삼성전자주식회사 비트라인 전압을 제어하는 저항성 메모리 장치
KR102288253B1 (ko) * 2019-11-19 2021-08-09 포항공과대학교 산학협력단 초박막 하이브리드 메모리 소자 및 이를 포함하는 수직형 3차원 적층구조 메모리 어레이
KR20210083934A (ko) 2019-12-27 2021-07-07 삼성전자주식회사 가변 저항 메모리 소자
KR20210083933A (ko) 2019-12-27 2021-07-07 삼성전자주식회사 가변 저항 메모리 소자
JP6908738B1 (ja) * 2020-01-06 2021-07-28 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型記憶装置
KR20210091583A (ko) 2020-01-14 2021-07-22 삼성전자주식회사 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치
JP2021118200A (ja) * 2020-01-22 2021-08-10 キオクシア株式会社 半導体記憶装置
KR20210107304A (ko) 2020-02-24 2021-09-01 삼성전자주식회사 수직형 가변 저항 메모리 장치 및 수직형 가변 저항 메모리 장치의 동작 방법
KR20220011005A (ko) * 2020-07-20 2022-01-27 삼성전자주식회사 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치
EP3961735A1 (en) * 2020-08-13 2022-03-02 Samsung Electronics Co., Ltd. Variable resistance memory device
KR20220031835A (ko) 2020-09-04 2022-03-14 삼성전자주식회사 메모리 소자 및 그 제조방법
KR20220143247A (ko) 2021-04-16 2022-10-25 삼성전자주식회사 에지 절연층을 갖는 반도체 소자
KR20220144731A (ko) * 2021-04-20 2022-10-27 에스케이하이닉스 주식회사 탄소 나노 구조물을 포함하는 저항 변화층을 구비하는 반도체 장치
JP2023044545A (ja) * 2021-09-17 2023-03-30 キオクシア株式会社 情報処理装置及びメモリシステム
KR20240041044A (ko) * 2022-09-22 2024-03-29 삼성전자주식회사 가변 저항 패턴을 포함하는 반도체 장치 및 이를 포함하는 전자 시스템

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009158529A (ja) * 2007-12-25 2009-07-16 Toshiba Corp 不揮発性半導体記憶装置
CN101651144A (zh) * 2008-06-11 2010-02-17 三星电子株式会社 包括竖直立柱的存储器件及制造和操作该存储器件的方法
CN101794789A (zh) * 2009-02-02 2010-08-04 三星电子株式会社 三维存储器器件
WO2011056281A1 (en) * 2009-11-06 2011-05-12 Rambus Inc. Three-dimensional memory array stacking structure
CN102332453A (zh) * 2010-07-13 2012-01-25 三星电子株式会社 半导体器件及其制造方法
CN102386189A (zh) * 2010-08-27 2012-03-21 海力士半导体有限公司 半导体器件及其制造方法
CN102468282A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 三维半导体器件及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008251059A (ja) 2007-03-29 2008-10-16 Toshiba Corp 不揮発性半導体記憶装置およびそのデータ消去方法
KR101583717B1 (ko) 2009-01-13 2016-01-11 삼성전자주식회사 저항 메모리 장치의 제조방법
KR20110032252A (ko) 2009-09-22 2011-03-30 삼성전자주식회사 수직 어레이 트랜지스터를 갖는 저항성 메모리 소자
KR20110064551A (ko) 2009-12-08 2011-06-15 서울대학교산학협력단 산화물 반도체 채널을 갖는 수직형 낸드 플래시 메모리 소자
US8508997B2 (en) 2009-12-23 2013-08-13 Intel Corporation Multi-cell vertical memory nodes
KR20110093309A (ko) 2010-02-12 2011-08-18 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP2011199215A (ja) 2010-03-24 2011-10-06 Hitachi Ltd 半導体記憶装置
KR20110121938A (ko) 2010-05-03 2011-11-09 주식회사 하이닉스반도체 수직 채널형 비휘발성 메모리 장치 제조방법
KR101736982B1 (ko) 2010-08-03 2017-05-17 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자
KR101762823B1 (ko) 2010-10-29 2017-07-31 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 제조 방법
WO2012077174A1 (ja) * 2010-12-06 2012-06-14 株式会社日立製作所 不揮発性記憶装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009158529A (ja) * 2007-12-25 2009-07-16 Toshiba Corp 不揮発性半導体記憶装置
CN101651144A (zh) * 2008-06-11 2010-02-17 三星电子株式会社 包括竖直立柱的存储器件及制造和操作该存储器件的方法
CN101794789A (zh) * 2009-02-02 2010-08-04 三星电子株式会社 三维存储器器件
WO2011056281A1 (en) * 2009-11-06 2011-05-12 Rambus Inc. Three-dimensional memory array stacking structure
CN102332453A (zh) * 2010-07-13 2012-01-25 三星电子株式会社 半导体器件及其制造方法
CN102386189A (zh) * 2010-08-27 2012-03-21 海力士半导体有限公司 半导体器件及其制造方法
CN102468282A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 三维半导体器件及其制造方法

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106205681A (zh) * 2015-04-29 2016-12-07 复旦大学 用于三维竖直堆叠阻变存储器抑制IR drop电压降和读写干扰的架构和操作算法
CN106373963B (zh) * 2015-07-22 2020-10-30 爱思开海力士有限公司 具有高集成度的半导体器件
CN106373963A (zh) * 2015-07-22 2017-02-01 爱思开海力士有限公司 具有高集成度的半导体器件
US11985821B2 (en) 2015-07-22 2024-05-14 SK Hynix Inc. Semiconductor device with high integration
US11521982B2 (en) 2015-07-22 2022-12-06 SK Hynix Inc. Three-dimensional semiconductor device having deposition inhibiting patterns
CN105304638A (zh) * 2015-11-16 2016-02-03 上海新储集成电路有限公司 一种三维相变存储器结构及制造方法
CN108155203B (zh) * 2016-12-06 2023-04-28 三星电子株式会社 半导体器件
CN108155203A (zh) * 2016-12-06 2018-06-12 三星电子株式会社 半导体器件
CN107564915B (zh) * 2017-08-31 2018-11-16 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN107564915A (zh) * 2017-08-31 2018-01-09 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN111653574A (zh) * 2017-08-31 2020-09-11 长江存储科技有限责任公司 三维存储器件及其制造方法
US10797067B2 (en) 2017-08-31 2020-10-06 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and fabricating method thereof
CN110088904A (zh) * 2017-08-31 2019-08-02 长江存储科技有限责任公司 三维存储器件及其制造方法
CN111653574B (zh) * 2017-08-31 2021-03-12 长江存储科技有限责任公司 三维存储器件及其制造方法
CN107527919A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
US10720442B2 (en) 2017-08-31 2020-07-21 Yangtze Memory Technologies Co., Ltd. Tunneling field effect transistor 3D NAND data cell structure and method for forming the same
US11437400B2 (en) 2017-08-31 2022-09-06 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and fabricating method thereof
CN110021609A (zh) * 2017-12-29 2019-07-16 美光科技公司 具有共享柱结构的多栅极串驱动器
US11600342B2 (en) 2019-10-23 2023-03-07 Yangtze Memory Technologies Co., Ltd. Method for reading three-dimensional flash memory
CN113223578A (zh) * 2019-10-23 2021-08-06 长江存储科技有限责任公司 用于读取三维闪存的方法
CN113078183B (zh) * 2020-01-06 2023-10-27 华邦电子股份有限公司 可变电阻式存储装置及其制造方法
CN113078183A (zh) * 2020-01-06 2021-07-06 华邦电子股份有限公司 可变电阻式存储装置及其制造方法
US11164907B2 (en) 2020-03-11 2021-11-02 International Business Machines Corporation Resistive random access memory integrated with stacked vertical transistors
WO2021181188A1 (en) * 2020-03-11 2021-09-16 International Business Machines Corporation Resistive random access memory integrated with stacked vertical transistors
CN116569262A (zh) * 2020-12-09 2023-08-08 美光科技公司 用于存储器阵列的支柱的电压均衡
WO2023221925A1 (en) * 2022-05-19 2023-11-23 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming the same

Also Published As

Publication number Publication date
US20130328005A1 (en) 2013-12-12
US9093369B2 (en) 2015-07-28
CN103490008B (zh) 2017-08-11

Similar Documents

Publication Publication Date Title
CN103490008A (zh) 三维电阻性随机存取存储器器件、其操作方法及其制造方法
US8637920B2 (en) Semiconductor memory devices having selection transistors with nonuniform threshold voltage characteristics
US10229929B2 (en) Semiconductor memory devices including protrusion pads
KR101616089B1 (ko) 3차원 반도체 메모리 소자
KR101760658B1 (ko) 비휘발성 메모리 장치
KR101487966B1 (ko) 3차원 반도체 메모리 장치
CN102263065B (zh) 非易失性存储器件及制造方法与包括其的存储模块和系统
US8482055B2 (en) Non-volatile memory device and method for fabricating the same
CN107017264A (zh) 存储器件
CN103137645A (zh) 具有三维布置的阻性存储器单元的半导体存储器件
CN105047668A (zh) 半导体存储器装置及其制造方法
KR20160000047A (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR20160049619A (ko) 3차원 반도체 메모리 장치
CN104425509A (zh) 半导体器件及其制造方法
US9082653B2 (en) Semiconductor devices and methods of fabricating the same
CN103247632A (zh) 半导体器件及其制造方法
KR20110003764A (ko) 메탈 소스 라인을 갖는 수직 구조의 비휘발성 메모리 소자의 제조방법
KR102010928B1 (ko) 저항 변화 메모리 장치, 그 동작 방법 및 제조 방법
CN101794789A (zh) 三维存储器器件
JP2009505380A (ja) 不連続な記憶要素群を含んだ電子デバイス
CN111326521B (zh) 三维半导体存储器件
KR20220066953A (ko) 메모리 셀의 스트링을 포함하는 메모리 어레이를 형성하는 데 사용되는 메모리 어레이 및 방법
CN112687698A (zh) 存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
CN101165875A (zh) 半导体器件及其形成方法
CN1828900B (zh) 含具有垂直栅电极的晶体管的半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant