JP2021118200A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2021118200A
JP2021118200A JP2020008477A JP2020008477A JP2021118200A JP 2021118200 A JP2021118200 A JP 2021118200A JP 2020008477 A JP2020008477 A JP 2020008477A JP 2020008477 A JP2020008477 A JP 2020008477A JP 2021118200 A JP2021118200 A JP 2021118200A
Authority
JP
Japan
Prior art keywords
point
semiconductor layer
additive
concentration
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020008477A
Other languages
English (en)
Inventor
正和 後藤
Masakazu Goto
正和 後藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2020008477A priority Critical patent/JP2021118200A/ja
Priority to TW109117921A priority patent/TWI744921B/zh
Priority to CN202010566702.1A priority patent/CN113161358B/zh
Priority to US17/019,684 priority patent/US11538907B2/en
Publication of JP2021118200A publication Critical patent/JP2021118200A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】好適なＯＮ／ＯＦＦ特性を有する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、第１方向に並ぶ複数の第１導電層と、第２方向において複数の第１導電層と対向し、添加物を含有する第１半導体層と、を備える。第１半導体層は、１００ｎｍ以上の大きさの結晶粒を含む。第２方向に延伸する仮想的な直線に沿って第１半導体層における添加物の濃度を測定した場合に、添加物の濃度が最大値となる点を第１の点、これよりも第１導電層に近い領域で濃度が最小値となる点を第２の点、これよりも第１導電層から遠い領域で濃度が最小値となる点を第３の点とすると、第２の点から第１半導体層の第１導電層側の端部までの距離はその反対側の端部までの距離よりも小さく、第３の点から第１半導体層の第１導電層側の端部までの距離はその反対側の端部までの距離よりも大きい。【選択図】図６

Description

本実施形態は、半導体記憶装置に関する。
基板と、基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、第１方向と交差する第２方向において複数の第１導電層と対向し、添加物を含有する第１半導体層と、第１導電層及び第１半導体層の交差部に設けられたメモリセルと、を備える半導体記憶装置が知られている。
特開２０１７−１５７２６０号公報
好適なＯＮ／ＯＦＦ特性を有する半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、第１方向と交差する第２方向において複数の第１導電層と対向し、添加物を含有する第１半導体層と、第１導電層及び第１半導体層の交差部に設けられたメモリセルと、を備える。第１半導体層は、１００ｎｍ以上の大きさの結晶粒を含む。第２方向に延伸する仮想的な直線に沿って第１半導体層における添加物の濃度を測定した場合に、添加物の濃度が最大値となる仮想的な直線上の点を第１の点とし、第１の点よりも第１導電層に近い領域において添加物の濃度が最小値となる仮想的な直線上の点を第２の点とし、第１の点よりも第１導電層から遠い領域において添加物の濃度が最小値となる仮想的な直線上の点を第３の点とすると、第２の点から第１半導体層の第１導電層側の端部までの距離は、第２の点から第１半導体層の第１導電層の反対側の端部までの距離よりも小さく、第３の点から第１半導体層の第１導電層側の端部までの距離は、第３の点から第１半導体層の第１導電層の反対側の端部までの距離よりも大きい。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、第１方向と交差する第２方向において複数の第１導電層と対向し、添加物を含有する第１半導体層と、第１導電層及び第１半導体層の交差部に設けられたメモリセルと、を備える。第１半導体層は、１００ｎｍ以上の大きさの結晶粒を含む。第２方向に延伸する仮想的な直線に沿って第１半導体層における添加物の濃度を測定した場合に、添加物の濃度が最小値となる仮想的な直線上の点を第１の点とし、第１の点よりも第１導電層から遠い領域において添加物の濃度が最大値となる仮想的な直線上の点を第２の点とすると、第２の点から第１半導体層の第１導電層側の端部までの距離は、第２の点から第１半導体層の第１導電層の反対側の端部までの距離よりも大きい。
第１実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。 同半導体記憶装置の構成を示す模式的な平面図である。 図２のＡで示した部分の拡大図である。 図３に示す構造をＢ−Ｂ´線で切断して矢印の方向に見た断面図である。 図４のＣで示した部分の拡大図である。 図５に示す仮想的な直線Ｌ１に沿って添加物の濃度を測定した際に取得される添加物の濃度分布を示す模式的なグラフである。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 第２実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。 図２０のＣで示した部分の拡大図である。 図２１に示す仮想的な直線Ｌ２に沿って添加物の濃度を測定した際に取得される添加物の濃度分布を示す模式的なグラフである。 第２実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ等の、コントロールダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
以下、図面を参照して、実施形態に係る半導体記憶装置について説明する。
［第１実施形態］
［構成］
図１は、第１実施形態に係る半導体記憶装置の構成を示す模式的な等価回路図である。
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＡと、メモリセルアレイＭＡを制御する周辺回路ＰＣと、を備える。
メモリセルアレイＭＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ及びソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）等と呼ぶ事がある。
メモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタ（メモリトランジスタ）である。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース選択線ＳＧＳは、複数のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。
周辺回路ＰＣは、動作電圧を生成する動作電圧生成回路と、アドレスデータをデコードするアドレスデコーダと、アドレスデコーダの出力信号に応じてメモリセルアレイＭＡに動作電圧を転送する電圧転送回路と、ビット線ＢＬの電流又は電圧を検出するセンスアンプと、これらを制御するシーケンサと、を備える。
図２は、本実施形態に係る半導体記憶装置の模式的な平面図である。図２に示す通り、本実施形態に係る半導体記憶装置は、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイＭＡが設けられる。メモリセルアレイＭＡは、Ｙ方向に並ぶ複数のメモリブロックＭＢを備える。メモリブロックＭＢは、Ｙ方向に並ぶ２つのフィンガー構造ＦＳを備える。フィンガー構造ＦＳは、Ｙ方向に並ぶ２つのストリングユニットＳＵを備える。
図３は、図２のＡで示した部分の模式的な拡大図である。図３に示す通り、Ｙ方向に並ぶ２つのフィンガー構造ＦＳの間には、Ｘ方向に延伸するブロック構造間絶縁層ＳＴが設けられる。フィンガー構造ＦＳは、Ｘ方向に延伸する導電層１１０と、Ｘ方向及びＹ方向に所定のパターンで並ぶ複数の半導体層１２０と、を備える。また、Ｙ方向に並ぶ２つのストリングユニットＳＵの間には、Ｘ方向に延伸するサブブロック間絶縁層ＳＨＥが設けられる。また、図３には、Ｘ方向に並びＹ方向に延伸する複数のビット線ＢＬを図示している。これら複数のビット線ＢＬは、それぞれ、各ストリングユニットＳＵに含まれる１の半導体層１２０に接続されている。
図４は、図３に示す構造をＢ−Ｂ´線で切断し、矢印の方向に見た模式的な断面図である。図５は、図４のＣで示した部分の模式的な拡大図である。
図４に示す通り、ストリングユニットＳＵは、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、メモリセルＭＣ等のゲート電極及びワード線ＷＬ等として機能する。導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１０の下方には、導電層１１１が設けられている。導電層１１１は、ソース選択トランジスタＳＴＳのゲート電極及びソース選択線ＳＧＳとして機能する。導電層１１１は、例えば、リン（Ｐ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１１の下方には、導電層１１２が設けられている。導電層１１２は、ソース線ＳＬとして機能する。導電層１１２は、例えば、タングステンシリサイド（ＷＳｉ）等の金属を含む導電層１１３と、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン等の導電層１１４と、を含んでいても良い。また、導電層１１２及び導電層１１１の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
半導体層１２０は、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われている。
また、半導体層１２０は、例えば、１００ｎｍ以上の大きさの結晶粒を含む。尚、ここで言う結晶粒の大きさは、電子顕微鏡等によって観察された断面において結晶粒の幅を複数の方向から測定した場合の最大の幅を意味する事とする。例えば、図示の例では、半導体層１２０に、Ｚ方向における大きさＷ１が１００ｎｍ以上である結晶粒が含まれている。
半導体層１２０の下端部及び上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２６，１２７が設けられている。また、不純物領域１２６，１２７の間には、リン（Ｐ）等のＮ型の不純物を含まない領域１２８が設けられている。不純物領域１２６は、導電層１１４に接続され、導電層１１１と対向している。不純物領域１２７は、コンタクトＣＨを介してビット線ＢＬ（図３）に接続されている。領域１２８は、導電層１１１及びＺ方向に並ぶ全ての導電層１１０に対向している。
ゲート絶縁膜１３０は、半導体層１２０の外周面及び下端を覆う略有底円筒状の形状を有する。ただし、ゲート絶縁膜１３０は、半導体層１２０及び導電層１１４の接続部分には設けられていない。
ゲート絶縁膜１３０は、例えば図５に示す通り、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図５には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
次に、図５及び図６を参照して、半導体層１２０に含まれる添加物の濃度について説明する。
尚、ここで言う添加物は、炭素（Ｃ）、酸素（Ｏ）、窒素（Ｎ）又はホウ素（Ｂ）のいずれかである。
また、図６は、図５に示す様な断面に仮想的な直線Ｌ１を設定し、この仮想的な直線Ｌ１に沿って添加物の濃度を測定した際に取得される添加物の濃度分布を示す模式的なグラフである。仮想的な直線Ｌ１は、例えば、絶縁層１２５の一部とゲート絶縁膜１３０の一部とを結ぶ直線である。直線Ｌ１は、Ｚ方向と交差する方向、例えばＸ方向又はＹ方向等に延伸する。濃度分布は、例えば、図５に示す様な断面に対して直線Ｌ１に沿って電子ビーム等を照射し、電子ビームに沿って半導体層１２０の一部を破壊し、破壊された部分の組成を分析することによって測定可能である。
図６には、仮想的な直線Ｌ１上に設けられた複数の点ｐ１１〜点ｐ１６を例示している。
点ｐ１１は、添加物の濃度が最大値となる点を示している。図示の例において、点ｐ１１から半導体層１２０のゲート絶縁膜１３０側の端部までの距離ｄ１１は、点ｐ１１から半導体層１２０の絶縁層１２５側の端部までの距離ｄ１２よりも大きい。
点ｐ１２は、点ｐ１１よりもゲート絶縁膜１３０に近い領域において添加物の濃度が最小値となる点を示している。図示の例において、添加物の濃度は、点ｐ１１から点ｐ１２にかけて単調に減少している。また、図示の例において、点ｐ１２から半導体層１２０のゲート絶縁膜１３０側の端部までの距離ｄ１３は、点ｐ１２から半導体層１２０の絶縁層１２５側の端部までの距離ｄ１４よりも小さい。
点ｐ１３は、点ｐ１１よりも絶縁層１２５に近い領域において添加物の濃度が最小値となる点を示している。図示の例において、添加物の濃度は、点ｐ１３から点ｐ１１にかけて短調に増大している。また、図示の例において、点ｐ１３から半導体層１２０のゲート絶縁膜１３０側の端部までの距離ｄ１５は、点ｐ１３から半導体層１２０の絶縁層１２５側の端部までの距離よりも小さい。例えば、図示の例では、点ｐ１３が半導体層１２０の絶縁層１２５側の端部に位置している。
点ｐ１４は、点ｐ１１と点ｐ１２との間の点のうち、添加物の濃度が、点ｐ１１における濃度と点ｐ１２における濃度との中間値となる点を示している。尚、点ｐ１１と点ｐ１２との間に、添加物の濃度が、点ｐ１１における濃度と点ｐ１２における濃度との中間値となる点が複数存在する場合には、例えば、この様な複数の点のうち、点ｐ１１に最も近い点を点ｐ１４として特定しても良い。
点ｐ１５は、点ｐ１１と点ｐ１３との間の点のうち、添加物の濃度が、点ｐ１１における濃度と点ｐ１３における濃度との中間値となる点を示している。尚、点ｐ１１と点ｐ１３との間に、添加物の濃度が、点ｐ１１における濃度と点ｐ１３における濃度との中間値となる点が複数存在する場合には、例えば、この様な複数の点のうち、点ｐ１１に最も近い点を点ｐ１５として特定しても良い。
点ｐ１６は、点ｐ１２よりもゲート絶縁膜１３０に近い領域において添加物の濃度が最大値となる点を示している。図示の例において、添加物の濃度は、点ｐ１２から点ｐ１６にかけて単調に増大している。また、図示の例では、点ｐ１６が半導体層１２０のゲート絶縁膜１３０側の端部に位置している。
また、図示の例では、半導体層１２０を、絶縁層１２５側からゲート絶縁膜１３０側にかけて、領域１２１、領域１２２、領域１２３及び領域１２４の４つの領域に分けて示している。領域１２１は、半導体層１２０の絶縁層１２５側の端部から点ｐ１５までの領域である。領域１２２は、点ｐ１５から点ｐ１４までの領域である。領域１２３は、点ｐ１４から点ｐ１２までの領域である。領域１２４は、点ｐ１２から半導体層１２０のゲート絶縁膜１３０側の端部までの領域である。
図示の例において、領域１２２における添加物の濃度の平均値は、領域１２１，１２３，１２４における添加物の濃度の平均値よりも大きい。尚、各領域における添加物の濃度の平均値は、例えば、直線Ｌ１に沿って取得された添加物の濃度分布に基づいて算出される。
［製造方法］
次に、図７〜図１９を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。図７〜図１９は、同製造方法について説明するための模式的な断面図である。
同製造方法においては、例えば図７に示す様に、絶縁層１０１上に、導電層１１３、シリコン等の半導体層１１４Ａ、酸化シリコン等の犠牲層１１４Ｂ、シリコン等の犠牲層１１４Ｃ、酸化シリコン等の犠牲層１１４Ｄ、シリコン等の半導体層１１４Ｅ、絶縁層１０１及び導電層１１１を形成する。また、複数の絶縁層１０１及び複数の犠牲層１１０Ａを交互に形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。
次に、例えば図８に示す様に、複数の絶縁層１０１及び複数の犠牲層１１０Ａ、導電層１１１、半導体層１１４Ｅ、犠牲層１１４Ｄ、犠牲層１１４Ｃ及び犠牲層１１４Ｂを貫通してＺ方向に延伸する開口ＭＨを形成する。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行われる。
次に、例えば図９に示す様に、開口ＭＨの内部、及び、複数の絶縁層１０１のうち最上層に位置するもの（以下、「最上層に位置する絶縁層１０１」と呼ぶ。）の上面に、ゲート絶縁膜１３０、シリコン等の半導体層１２３Ａ，１２２Ａ，１２１Ａ及び絶縁層１２５を形成する。半導体層１２２Ａは、上述した添加物を含む。半導体層１２３Ａ，１２１Ａは、上述した添加物を含んでいても良いし、含んでいなくても良い。半導体層１２３Ａ，１２１Ａに上述した添加物が含まれる場合、半導体層１２３Ａ，１２１Ａに含まれる添加物の濃度は、半導体層１２２Ａに含まれる添加物の濃度よりも低い。この工程は、例えば、ＣＶＤ等の方法によって行われる。尚、ゲート絶縁膜１３０が形成されてから半導体層１２３Ａが形成されるまでの間に、ゲート絶縁膜１３０の表面に、上述した添加物のいずれかを含ませても良い。
次に、例えば図１０に示す様に、ゲート絶縁膜１３０、シリコン等の半導体層１２３Ａ，１２２Ａ，１２１Ａ及び絶縁層１２５のうち、最上層に位置する絶縁層１０１の上面に設けられた部分を除去する。この工程は、例えば、ＲＩＥによるエッチバック等の方法によって行われる。
次に、例えば図１１に示す様に、熱処理等の方法によって半導体層１２３Ａ，１２２Ａ，１２１Ａの結晶構造を改質する。これにより、半導体層１２０の領域１２８が形成される。
次に、例えば図１２に示す様に、半導体層１２０及び絶縁層１２５の一部を除去する。この工程は、例えば、半導体層１２０及び絶縁層１２５の上端が、最上層に位置する絶縁層１０１の上面及び下面の間に位置する様に行われる。この工程は、例えば、ＲＩＥ等の方法によって行われる。
次に、例えば図１３に示す様に、半導体層１２０及び絶縁層１２５の上端、並びに、最上層に位置する絶縁層１０１の上面に、リン等の不純物を含むシリコン等の半導体層１２７Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、例えば図１４に示す様に、半導体層１２７Ａのうち、最上層に位置する絶縁層１０１の上面に設けられた部分を除去する。これにより、半導体層１２０の不純物領域１２７が形成される。この工程は、例えば、ＲＩＥ等の方法によって行われる。
次に、例えば図１５に示す様に、半導体層１２０及び最上層に位置する絶縁層１０１の上面に、酸化シリコン等の絶縁層１０１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、例えば図１５に示す様に、複数の絶縁層１０１及び複数の犠牲層１１０Ａ、導電層１１１、半導体層１１４Ｅ及び犠牲層１１４Ｄを貫通してＸ方向及びＺ方向に延伸する開口ＳＴＡを形成する。この工程は、例えば、ＲＩＥ等の方法によって行われる。
次に、例えば図１５に示す様に、開口ＳＴＡのＹ方向の側面に、窒化シリコン等の保護膜ＳＴＢを形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、例えば図１６に示す様に、犠牲層１１４Ｃを除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図１６に示す様に、犠牲層１１４Ｂ及び犠牲層１１４Ｄを除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図１７に示す様に、導電層１１４を形成する。例えば、エピタキシャル成長等の方法によって、半導体層１１４Ａの上面及び半導体層１１４Ｅの下面に、リン等の不純物を含むシリコンを形成する。
次に、例えば図１８に示す様に、保護膜ＳＴＢを除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図１９に示す様に、導電層１１０を形成する。例えば、ウェットエッチング等の方法によって犠牲層１１０Ａを除去し、ＣＶＤ等の方法によってタングステン等を形成する。
その後、ＣＶＤ等の方法によって開口ＳＴＡの内部にブロック構造間絶縁層ＳＴ（図１３）を形成し、ＲＩＥ及びＣＶＤ等の方法によってサブブロック間絶縁層ＳＨＥ（図１３）を形成し、ＲＩＥ及びＣＶＤ等の方法によってコンタクトＣＨ（図１３）を形成する。これにより、図４等を参照して説明した構造が形成される。
［効果］
本実施形態においては、例えば図９を参照して説明した様に、開口ＭＨの内部に、ゲート絶縁膜１３０、シリコン等の半導体層１２３Ａ，１２２Ａ，１２１Ａ及び絶縁層１２５を形成する。また、半導体層１２２Ａは、添加物として、炭素（Ｃ）、酸素（Ｏ）、窒素（Ｎ）又はホウ素（Ｂ）を含む。
また、本実施形態においては、例えば図１１を参照して説明した様に、熱処理等の方法によって半導体層１２３Ａ，１２２Ａ，１２１Ａの結晶構造を改質する。
発明者らの鋭意検討の結果、この様な方法によって、半導体層１２０に含まれる結晶粒の大きさを大きくできることがわかった。例えば、この様な方法によれば、図４を参照して説明した様に、半導体層１２０に含まれる結晶粒の大きさＷ１を、１００ｎｍ以上とすることが可能であることがわかった。これにより、メモリセルＭＣがＯＮ状態である場合の、結晶粒界に起因する電気抵抗値を低減可能である。また、メモリセルＭＣがＯＦＦ状態である場合の、結晶粒界に起因するＯＦＦリーク電流を低減可能である。
［第２実施形態］
［構成］
次に、図２０〜図２２を参照して、第２実施形態に係る半導体記憶装置の構成について説明する。
図２０は、本実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。図２１は、図２０のＣで示した部分の模式的な拡大図である。
本実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。しかしながら、本実施形態に係る半導体記憶装置の半導体層１２０´及び絶縁層１２５´は、第１実施形態に係る半導体層１２０及び絶縁層１２５と一部の構成が異なる。
図２２は、図２１に示す様な断面に仮想的な直線Ｌ２を設定し、この仮想的な直線Ｌ２に沿って添加物の濃度を測定した際に取得される添加物の濃度分布を示す模式的なグラフである。仮想的な直線Ｌ２は、例えば、絶縁層１２５´の一部とゲート絶縁膜１３０の一部とを結ぶ直線である。直線Ｌ２は、Ｚ方向と交差する方向、例えばＸ方向又はＹ方向等に延伸する。濃度分布は、例えば、図２１に示す様な断面に対して直線Ｌ２に沿って電子ビーム等を照射し、電子ビームに沿って半導体層１２０´の一部を破壊し、破壊された部分の組成を分析することによって測定可能である。
図２２には、仮想的な直線Ｌ２上に設けられた複数の点ｐ２１〜ｐ２４を例示している。
点ｐ２１は、添加物の濃度が最小値となる点を示している。図示の例において、点ｐ２１から半導体層１２０´のゲート絶縁膜１３０側の端部までの距離ｄ２１は、点ｐ２１から半導体層１２０´の絶縁層１２５´側の端部までの距離ｄ２２よりも小さい。
点ｐ２２は、点ｐ２１よりも絶縁層１２５に近い領域において添加物の濃度が最大値となる点を示している。図示の例において、添加物の濃度は、点ｐ２１から点ｐ２２にかけて単調に増大している。また、図示の例において、点ｐ２２から半導体層１２０´のゲート絶縁膜１３０側の端部までの距離ｄ２３は、点ｐ２２から半導体層１２０´の絶縁層１２５´側の端部までの距離よりも大きい。例えば、図示の例では、点ｐ２２が半導体層１２０´の絶縁層１２５´側の端部に位置している。
点ｐ２３は、点ｐ２１と点ｐ２２との間の点のうち、添加物の濃度が、点ｐ２１における濃度と点ｐ２２における濃度との中間値となる点を示している。尚、点ｐ２１と点ｐ２２との間に、添加物の濃度が、点ｐ２１における濃度と点ｐ２２における濃度との中間値となる点が複数存在する場合には、例えば、この様な複数の点のうち、点ｐ２２に最も近い点を点ｐ２３として特定しても良い。
点ｐ２４は、点ｐ２１よりもゲート絶縁膜１３０に近い領域において添加物の濃度が最大値となる点を示している。図示の例において、添加物の濃度は、点ｐ２１から点ｐ２４にかけて単調に増大している。また、図示の例では、点ｐ２４が半導体層１２０´のゲート絶縁膜１３０側の端部に位置している。
また、図示の例では、半導体層１２０´を、絶縁層１２５´側からゲート絶縁膜１３０側にかけて、領域１２２´、領域１２３´及び領域１２４´の３つの領域に分けて示している。領域１２２´は、半導体層１２０´の絶縁層１２５´側の端部から点ｐ２３までの領域である。領域１２３´は、点ｐ２３から点ｐ２１までの領域である。領域１２４´は、点ｐ２１から半導体層１２０´のゲート絶縁膜１３０側の端部までの領域である。
図示の例において、領域１２２´における添加物の濃度の平均値は、領域１２３´，１２４´における添加物の濃度の平均値よりも大きい。尚、各領域における添加物の濃度の平均値は、例えば、直線Ｌ２に沿って取得された添加物の濃度分布に基づいて算出される。
［製造方法］
次に、図２３〜図２８を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。図２３〜図２８は、同製造方法について説明するための模式的な断面図である。
同製造方法においては、例えば、第１実施形態に係る半導体記憶装置の製造方法のうち、図７〜図１２を参照して説明した工程を行う。
次に、例えば図２３に示す様に、半導体層１２０及び絶縁層１２５の上端、並びに、最上層に位置する絶縁層１０１の上面に、シリコン等の半導体層１２７Ｂを形成する。半導体層１２７Ｂは、開口ＭＨが埋め込まれない程度に薄く形成される。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、例えば図２３に示す様に、半導体層１２７Ｂの最上層に位置する絶縁層１０１を覆う部分に、カバー膜１２７Ｃを形成する。この工程は、例えば、結晶成長等の方法によって行われる。
次に、例えば図２４に示す様に、半導体層１２７Ｂの絶縁層１２５の上端を覆う部分を除去する。この工程は、例えば、ＲＩＥ等の方法によって行われる。
次に、例えば図２５に示す様に、絶縁層１２５を除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図２６に示す様に、半導体層１２０及び半導体層１２７Ｂの一部を除去し、これらの構成を薄膜化する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図２６に示す様に、半導体層１２７Ｂを結晶化する。これにより、半導体層１２０´が形成される。
次に、例えば図２７に示す様に、開口ＭＨの内部に絶縁層１２５´を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、例えば図２７に示す様に、絶縁層１２５´の上面、半導体層１２０´の内周面及び半導体層１２０´の上面に、リン等の不純物を含むシリコン等の半導体層１２７Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、例えば図２８に示す様に、半導体層１２０´及び半導体層１２７Ａのうち、最上層に位置する絶縁層１０１の上面に設けられた部分を除去する。これにより、半導体層１２０´の不純物領域１２７が形成される。この工程は、例えば、ＲＩＥ等の方法によって行われる。
次に、例えば、第１実施形態に係る半導体記憶装置の製造方法のうち、図１５を参照して説明した工程以降の工程を行う。
［効果］
例えば図１１を参照して説明した様な、半導体層１２３Ａ，１２２Ａ，１２１Ａの結晶構造を改質する工程では、半導体層１２３Ａ，１２２Ａ，１２１Ａの膜厚が大きい方が望ましい。
一方、半導体記憶装置の読出動作等におけるＯＦＦリーク電流を低減させるためには、半導体層１２０，１２０´の膜厚は小さい方が望ましい。
そこで、本実施形態においては、半導体層１２３Ａ，１２２Ａ，１２１Ａの膜厚が比較的大きい状態で結晶構造の改質を行い、その後、例えば図２６を参照して説明した様に、半導体層１２０を薄膜化している。これにより、半導体層の結晶構造を好適に改質し、且つ、ＯＦＦリーク電流の少ない半導体層１２０´を製造可能である。
［その他の実施形態］
以上、実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示であり、上述した構成や方法等は適宜調整可能である。
例えば、図９を参照して説明した工程では、シリコン等の半導体層１２３Ａ，１２２Ａ，１２１Ａを順に形成していた。しかしながら、例えば、これらの半導体膜は、ＣＶＤ等の方法によって一括して形成しても良い。この様な工程は、例えば、ＣＶＤ等による半導体膜の形成に際して、添加物を含むガスの流量を操作することによって行っても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣ…メモリセル、ＷＬ…ワード線、ＳＴＤ…ドレイン選択トランジスタ、ＳＧＤ…ドレイン選択線、ＳＴＳ…ソース選択トランジスタ、ＳＧＳ…ソース選択線。

Claims (8)

  1. 基板と、
    前記基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
    前記第１方向に延伸し、前記第１方向と交差する第２方向において前記複数の第１導電層と対向し、添加物を含有する第１半導体層と、
    前記第１導電層及び前記第１半導体層の交差部に設けられたメモリセルと
    を備え、
    前記第１半導体層は、１００ｎｍ以上の大きさの結晶粒を含み、
    前記第２方向に延伸する仮想的な直線に沿って前記第１半導体層における前記添加物の濃度を測定した場合に、
    前記添加物の濃度が最大値となる前記仮想的な直線上の点を第１の点とし、
    前記第１の点よりも前記第１導電層に近い領域において前記添加物の濃度が最小値となる前記仮想的な直線上の点を第２の点とし、
    前記第１の点よりも前記第１導電層から遠い領域において前記添加物の濃度が最小値となる前記仮想的な直線上の点を第３の点とすると、
    前記第２の点から前記第１半導体層の前記第１導電層側の端部までの距離は、前記第２の点から前記第１半導体層の前記第１導電層の反対側の端部までの距離よりも小さく、
    前記第３の点から前記第１半導体層の前記第１導電層側の端部までの距離は、前記第３の点から前記第１半導体層の前記第１導電層の反対側の端部までの距離よりも大きい
    半導体記憶装置。
  2. 前記第１の点から前記第１半導体層の前記第１導電層側の端部までの距離は、前記第１の点から前記第１半導体層の前記第１導電層の反対側の端部までの距離よりも大きい
    請求項１記載の半導体記憶装置。
  3. 前記第１の点と前記第２の点の間に位置し、且つ、前記添加物の濃度が前記第１の点に対応する最大値と前記第２の点に対応する最小値との中間値となる前記仮想的な直線上の点を第４の点とし、
    前記第１の点と前記第３の点の間に位置し、且つ、前記添加物の濃度が前記第１の点に対応する最大値と前記第３の点に対応する最小値との中間値となる前記仮想的な直線上の点を第５の点とし、
    前記第１半導体層の前記第４の点よりも前記第１導電層に近い領域を第１領域とし、
    前記第１半導体層の前記第４の点から前記第５の点までの領域を第２領域とし、
    前記第１半導体層の前記第５の点よりも前記第１導電層から遠い領域を第３領域とすると、
    前記第２領域における前記添加物の濃度の平均値は、前記第１領域における前記添加物の濃度の平均値よりも大きく、
    前記第２領域における前記添加物の濃度の平均値は、前記第３領域における前記添加物の濃度の平均値よりも大きい
    請求項１又は２記載の半導体記憶装置。
  4. 前記第３の点は、前記第１半導体層の前記第１導電層と反対側の端部に位置する
    請求項１〜３のいずれか１項記載の半導体記憶装置。
  5. 基板と、
    前記基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
    前記第１方向に延伸し、前記第１方向と交差する第２方向において前記複数の第１導電層と対向し、添加物を含有する第１半導体層と、
    前記第１導電層及び前記第１半導体層の交差部に設けられたメモリセルと
    を備え、
    前記第１半導体層は、１００ｎｍ以上の大きさの結晶粒を含み、
    前記第２方向に延伸する仮想的な直線に沿って前記第１半導体層における前記添加物の濃度を測定した場合に、
    前記添加物の濃度が最小値となる前記仮想的な直線上の点を第１の点とし、
    前記第１の点よりも前記第１導電層から遠い領域において前記添加物の濃度が最大値となる前記仮想的な直線上の点を第２の点とすると、
    前記第２の点から前記第１半導体層の前記第１導電層側の端部までの距離は、前記第２の点から前記第１半導体層の前記第１導電層の反対側の端部までの距離よりも大きい
    半導体記憶装置。
  6. 前記第１の点と前記第２の点の間に位置し、且つ、前記添加物の濃度が前記第１の点に対応する最大値と前記第２の点に対応する最小値との中間値となる前記仮想的な直線上の点を第３の点とし、
    前記第１半導体層の前記第３の点から前記第１の点までの領域を第１領域とし、
    前記第１半導体層の前記第３の点よりも前記第１導電層から遠い領域を第２領域とすると、
    前記第２領域における前記添加物の濃度の平均値は、前記第１領域における前記添加物の濃度の平均値よりも大きい
    請求項５記載の半導体記憶装置。
  7. 前記第２の点は、前記第１半導体層の前記第１導電層と反対側の端部に位置する
    請求項５又は６記載の半導体記憶装置。
  8. 前記添加物は、炭素（Ｃ）、酸素（Ｏ）、窒素（Ｎ）又はホウ素（Ｂ）である
    請求項１〜７のいずれか１項記載の半導体記憶装置。
JP2020008477A 2020-01-22 2020-01-22 半導体記憶装置 Pending JP2021118200A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2020008477A JP2021118200A (ja) 2020-01-22 2020-01-22 半導体記憶装置
TW109117921A TWI744921B (zh) 2020-01-22 2020-05-28 半導體記憶裝置
CN202010566702.1A CN113161358B (zh) 2020-01-22 2020-06-19 半导体存储装置
US17/019,684 US11538907B2 (en) 2020-01-22 2020-09-14 Semiconductor memory device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020008477A JP2021118200A (ja) 2020-01-22 2020-01-22 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2021118200A true JP2021118200A (ja) 2021-08-10

Family

ID=76857345

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020008477A Pending JP2021118200A (ja) 2020-01-22 2020-01-22 半導体記憶装置

Country Status (4)

Country Link
US (1) US11538907B2 (ja)
JP (1) JP2021118200A (ja)
CN (1) CN113161358B (ja)
TW (1) TWI744921B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023045293A (ja) * 2021-09-21 2023-04-03 キオクシア株式会社 半導体記憶装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005223234A (ja) * 2004-02-09 2005-08-18 Renesas Technology Corp 半導体記憶装置およびその製造方法
JP2009170511A (ja) * 2008-01-11 2009-07-30 Toshiba Corp 半導体素子及び半導体装置
JP2011060991A (ja) * 2009-09-10 2011-03-24 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
WO2011105310A1 (en) * 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5639828B2 (ja) * 2010-09-27 2014-12-10 株式会社日立製作所 半導体記憶装置およびその製造方法
KR101733571B1 (ko) * 2010-11-08 2017-05-11 삼성전자주식회사 3차원 반도체 장치
JP2013197269A (ja) * 2012-03-19 2013-09-30 Toshiba Corp 不揮発性半導体記憶装置
US9093369B2 (en) * 2012-06-07 2015-07-28 Samsung Electronics Co., Ltd. Three-dimensional resistive random access memory devices, methods of operating the same, and methods of fabricating the same
US9761599B2 (en) 2015-08-17 2017-09-12 Micron Technology, Inc. Integrated structures containing vertically-stacked memory cells
JP6581019B2 (ja) 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置
US10446681B2 (en) * 2017-07-10 2019-10-15 Micron Technology, Inc. NAND memory arrays, and devices comprising semiconductor channel material and nitrogen
CN112262475B (zh) * 2018-06-19 2024-01-23 铠侠股份有限公司 存储装置

Also Published As

Publication number Publication date
TWI744921B (zh) 2021-11-01
TW202129918A (zh) 2021-08-01
CN113161358A (zh) 2021-07-23
CN113161358B (zh) 2024-05-31
US11538907B2 (en) 2022-12-27
US20210226013A1 (en) 2021-07-22

Similar Documents

Publication Publication Date Title
US10192883B2 (en) Vertical memory device
US9449986B1 (en) 3-dimensional memory device having peripheral circuit devices having source/drain contacts with different spacings
CN104637883B (zh) 非易失性存储装置的制造方法
TWI545817B (zh) 記憶體裝置
US8436414B2 (en) Non-volatile semiconductor stacked memory device having two semiconductor pillars in a through hole and method for manufacturing same
US20210288074A1 (en) Semiconductor memory
TW201434137A (zh) 半導體裝置及其製造方法
JP2020038930A (ja) 半導体メモリ装置及び半導体メモリ装置の製造方法
JP2019169591A (ja) 半導体記憶装置
US20200083247A1 (en) Semiconductor memory device
US11765899B2 (en) Semiconductor storage device
JP2009004638A (ja) 半導体記憶装置およびその製造方法
US9691786B1 (en) Semiconductor memory device
US10347650B1 (en) Semiconductor memory device
JP2021118200A (ja) 半導体記憶装置
US9455269B1 (en) Semiconductor memory device
US11251193B2 (en) Semiconductor memory device
JP2021136244A (ja) 半導体記憶装置
US20220302023A1 (en) Semiconductor device and manufacturing method thereof
US11647628B2 (en) Semiconductor memory device
KR102686101B1 (ko) 3차원 반도체 메모리 장치 및 이의 제조 방법
US20230088700A1 (en) Semiconductor device and semiconductor device manufacturing method
US20220285440A1 (en) Semiconductor storage device
US11869838B2 (en) Semiconductor storage device
US20230075852A1 (en) Semiconductor storage device and manufacturing method thereof