TWI545817B - 記憶體裝置 - Google Patents
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Description
本申請案基於並主張於2013年3月19日提出申請之先前美國臨時專利申請案61/803154之優先權之權益；該美國臨時專利申請案之全部內容以引用方式併入本文中。
本文中所闡述之實施例大體而言係關於一種記憶體裝置。
作為用於替代浮動閘極NAND快閃記憶體之一高容量非揮發性記憶體裝置，已開發一種具有配置於交叉點上之兩端子記憶體胞之電阻式隨機存取記憶體裝置。在此類型之記憶體裝置中，交叉點結構經堆疊以增加整合度。
本發明之實施例達成一種能夠抑制製造成本之增加之記憶體裝置。
根據一實施例，一種記憶體裝置包含：一基板；兩個或兩個以上電阻改變記憶體胞，其堆疊於該基板上；兩個或兩個以上電晶體，其堆疊於該基板上；及兩個或兩個以上佈線，其堆疊於該基板上。該等記憶體胞中之一者與該等電晶體中之一者經由該等佈線中之一者而彼此連接。
1‧‧‧記憶體裝置
2‧‧‧記憶體裝置
3‧‧‧記憶體裝置
4‧‧‧記憶體裝置
5‧‧‧記憶體裝置
6‧‧‧記憶體裝置
10‧‧‧矽基板/單晶矽基板
11‧‧‧記憶體胞陣列區
12‧‧‧周邊電路區
13‧‧‧帶形字線電晶體區/字線電晶體區
14‧‧‧帶形位元線電晶體區/位元線電晶體區
15‧‧‧層間絕緣膜
15a‧‧‧層間絕緣膜
15b‧‧‧層間絕緣膜
15c‧‧‧層間絕緣膜
21‧‧‧字線
21a‧‧‧經分割部分
21b‧‧‧端部分
22‧‧‧位元線
22a‧‧‧經分割部分
22b‧‧‧端部分
23a‧‧‧柱/柱狀柱
23b‧‧‧柱
24‧‧‧電阻改變記憶體胞/記憶體胞
25‧‧‧字線驅動器電晶體/2×2字線驅動器電晶體
26‧‧‧位元線驅動器電晶體
31‧‧‧氧化矽層
32‧‧‧多晶矽層
33‧‧‧氧化矽層
34‧‧‧離子源金屬電極
35‧‧‧化學機械拋光止擋件電極
41‧‧‧閘極線
42‧‧‧多晶矽層/未經摻雜多晶矽層
43‧‧‧氧化矽層
44‧‧‧多晶矽電極
45‧‧‧化學機械拋光止擋件電極
46‧‧‧經堆疊體/帶形經堆疊體
51‧‧‧閘極線
52‧‧‧多晶矽層/未經摻雜多晶矽層
53‧‧‧氧化矽層
54‧‧‧多晶矽電極
55‧‧‧化學機械拋光止擋件電極
56‧‧‧經堆疊體
61‧‧‧氧化矽層
62‧‧‧多晶矽層
63‧‧‧氧化矽層
64‧‧‧離子源金屬電極
65‧‧‧化學機械拋光止擋件電極
71‧‧‧源極/汲極層
78‧‧‧虛設佈線
80‧‧‧觸點
A-A'‧‧‧線
B-B'‧‧‧線
C-C'‧‧‧線
WL0至WL16‧‧‧字線
圖1係圖解說明根據一第一實施例之一記憶體裝置之一平面圖；圖2係沿著圖1中所展示之線A-A'截取之一剖面圖；圖3係沿著圖1中所展示之線B-B'截取之一剖面圖；圖4係沿著圖1中所展示之線C-C'截取之一剖面圖；圖5A係圖解說明用於製造根據第一實施例之記憶體裝置之一方法之一平面圖，圖5B係沿著圖5A中所展示之線A-A'截取之一剖面圖；圖6A係圖解說明用於製造根據第一實施例之記憶體裝置之方法之一平面圖，圖6B係沿著圖6A中所展示之線A-A'截取之一剖面圖；圖7A係圖解說明用於製造根據第一實施例之記憶體裝置之方法之一平面圖，圖7B係沿著圖7A中所展示之線A-A'截取之一剖面圖；圖8A係圖解說明用於製造根據第一實施例之記憶體裝置之方法之一平面圖，圖8B係沿著圖8A中所展示之線A-A'截取之一剖面圖；圖9A係圖解說明用於製造根據第一實施例之記憶體裝置之方法之一平面圖，圖9B係沿著圖9A中所展示之線A-A'截取之一剖面圖；圖10A係圖解說明用於製造根據第一實施例之記憶體裝置之方法之一平面圖，圖10B係沿著圖10A中所展示之線A-A'截取之一剖面圖；圖11A係圖解說明用於製造根據第一實施例之一記憶體裝置之一方法之一平面圖，圖11B係沿著圖11A中所展示之線C-C'截取之一剖面圖；圖12A係圖解說明用於製造根據第一實施例之記憶體裝置之方法之一平面圖，圖12B係沿著圖12A中所展示之線C-C'截取之一剖面圖；圖13係圖解說明根據一第二實施例之一記憶體裝置之一平面圖；
圖14係沿著圖13中所展示之線A-A'截取之一剖面圖；圖15A係圖解說明用於製造根據第二實施例之記憶體裝置之一方法之一平面圖，圖15B係沿著圖15A中所展示之線A-A'截取之一剖面圖；圖16A係圖解說明用於製造根據第二實施例之記憶體裝置之方法之一平面圖，圖16B係沿著圖16A中所展示之線A-A'截取之一剖面圖；圖17係圖解說明根據一第三實施例之一記憶體裝置之一平面圖；圖18係沿著圖17中所展示之線A-A'截取之一剖面圖；圖19A係圖解說明用於製造根據第三實施例之記憶體裝置之一方法之一平面圖，圖19B係沿著圖19A中所展示之線A-A'截取之一剖面圖；圖20A係圖解說明用於製造根據第三實施例之記憶體裝置之方法之一平面圖，圖20B係沿著圖20A中所展示之線A-A'截取之一剖面圖；圖21係圖解說明根據一第四實施例之一記憶體裝置之一平面圖；圖22係沿著圖21中所展示之線A-A'截取之一剖面圖；圖23A係圖解說明用於製造根據第四實施例之記憶體裝置之一方法之一平面圖，圖23B係沿著圖23A中所展示之線A-A'截取之一剖面圖；圖24係圖解說明根據一第五實施例之一記憶體裝置之一平面圖；圖25係圖解說明根據第五實施例之一變化形式之一記憶體裝置中之字線電晶體區之一平面圖；
圖26係圖解說明根據一第六實施例之一記憶體裝置之一平面圖；且圖27係圖解說明根據第六實施例之一變化形式之一記憶體裝置中之字線電晶體區之一平面圖。
現在將參考圖式闡述本發明之實施例。
首先，闡述一第一實施例。
根據該實施例之記憶體裝置係一電阻式隨機存取記憶體裝置。
圖1係圖解說明根據該實施例之記憶體裝置之一平面圖。
圖2係沿著圖1中所展示之線A-A'截取之一剖面圖。
圖3係沿著圖1中所展示之線B-B'截取之一剖面圖。
圖4係沿著圖1中所展示之線C-C'截取之一剖面圖。
為便於圖解說明，在圖1中，未展示絕緣部分，且僅展示導電部分。
如圖1至圖4中所展示，根據該實施例之記憶體裝置1包含一矽基板10。在矽基板10之上部表面上，界定一記憶體胞陣列區11，且環繞其界定一周邊電路區12。在圖1中，記憶體胞陣列區11之外側係周邊電路區12。記憶體胞陣列區11與周邊電路區12之間的邊界由一雙點虛線指示。在周邊電路區12中之記憶體胞陣列區11之鄰域中，在如自記憶體胞陣列區11觀看之位於平行於矽基板10之上部表面之一個方向(在下文中稱作「字線方向」)中之一位置處，沿著記憶體胞陣列區11之外邊緣界定一帶形字線電晶體區13。此外，在周邊電路區12中之記憶體胞陣列區11之鄰域中，在如自記憶體胞陣列區11觀看之位於正交於字線方向之方向(在下文中稱作「位元線方向」)中之一位置處，沿著記憶體胞陣列區11之外邊緣界定一帶形位元線電晶體區14。
在矽基板10上，字線佈線層及位元線佈線層沿著垂直於矽基板10之上部表面之方向(在下文中稱作「垂直方向」)交替地堆疊。字線佈線層由複數個字線21製成。位元線佈線層由複數個位元線22製成。字線21沿字線方向延伸。位元線22沿位元線方向延伸。每一字線21與每一位元線22彼此偏斜。然而，如自上文來看，每一字線21與每一位元線22在記憶體胞陣列區11中相交。在字線電晶體區13中，沿位元線方向延伸之一閘極線41提供於位元線佈線層中。在位元線電晶體區14中，沿字線方向延伸之一閘極線51提供於除最下部層之外的字線佈線層中。字線21、位元線22、閘極線41及閘極線51各自包含具有相同組成及相同厚度之一金屬層。在圖2至圖4中，展示兩個字線佈線層及兩個位元線佈線層。然而，記憶體裝置1之經堆疊層之數目不限於此，而是可堆疊更多佈線層。
在記憶體胞陣列區11中，在字線21與位元線22之間的部分當中，在其中一字線21緊接在其下方放置且一位元線22緊接在其上方放置之部分中，提供一柱23a。此外，在其中一位元線22緊接在其下方放置且一字線21緊接在其上方放置之部分中，提供一柱23b。柱23a及23b各自連接於字線21與位元線22之間，且經塑形為(例如)沿垂直方向延伸之一柱狀物。
在柱23a中，自其下方之字線21朝向其上方之位元線22，一個氧化矽層31、一多晶矽層32、一個氧化矽層33、一離子源金屬電極34及一CMP(化學機械拋光)止擋件電極35按此次序堆疊。
在柱23b中，自其下方之位元線22朝向其上方之字線21，一離子源金屬電極34、一個氧化矽層31、一多晶矽層32、一個氧化矽層33及一CMP止擋件電極35按此次序堆疊。多晶矽層32由(例如)其中晶體結構係一多晶結構之未經摻雜矽形成。離子源金屬電極34由(例如)銀(Ag)形成。
柱23a及23b分別沿著字線方向及位元線方向配置成一矩陣。柱23a及23b各自構成一電阻改變記憶體胞24。
如圖2中所展示，字線21沿字線方向自記憶體胞陣列區11延伸，且在字線電晶體區13中被分割。在字線21上，橫跨字線21之經分割部分21a，一多晶矽層42、一個氧化矽層43及一CMP止擋件電極45按此次序堆疊以形成一經堆疊體46。在多晶矽層42之下部表面上沿字線方向之兩個端部分分別與夾持字線21之經分割部分21a之一對端部分21b接觸。CMP止擋件電極45之上部表面通常連接至閘極線41。換言之，如自多晶矽層42觀看，閘極線41放置於與字線21接觸之表面之相對側上。在字線21之與多晶矽層42接觸之部分中，分割字線方向中心部分。
多晶矽層42之厚度等於多晶矽層32之厚度。氧化矽層43之厚度等於氧化矽層33之厚度。閘極線41之厚度等於位元線22之厚度。如稍後詳細闡述，同時形成此等膜。此使得其膜特性大體上相同。除膜厚度之外，製成為相同之膜特性亦包含(例如)組成及密度。
CMP止擋件電極45之組成及密度等於CMP止擋件電極35之組成及密度。然而，CMP止擋件電極45比CMP止擋件電極35厚。
字線21之與多晶矽層42接觸之部分充當一源極/汲極層。多晶矽層42充當一通道。氧化矽層43充當一閘極絕緣膜。CMP止擋件電極45充當一閘極電極。因此，組態一字線驅動器電晶體25。閘極線41充當閘極電極之一提取佈線。因此，形成於柱23a中之記憶體胞24形成於與字線驅動器電晶體25相同之字線21上。
如圖4中所展示，位元線22沿位元線方向自記憶體胞陣列區11延伸且在位元線電晶體區14中被分割。在位元線22上，橫跨位元線22之經分割部分22a，一多晶矽層52、一個氧化矽層53及一CMP止擋件電極55按此次序堆疊以形成一經堆疊體56。在多晶矽層52之下部表面上
沿位元線方向之兩個端部分分別與夾持位元線22之經分割部分22a之一對端部分22b接觸。CMP止擋件電極55之上部表面通常連接至閘極線51。換言之，如自多晶矽層52觀看，閘極線51放置於與位元線22接觸之表面之相對側上。在位元線22之與多晶矽層52接觸之部分中，分割位元線方向中心部分。
多晶矽層52之厚度等於多晶矽層32之厚度。氧化矽層53之厚度等於氧化矽層33之厚度。閘極線51之厚度等於字線21之厚度。如稍後詳細闡述，同時形成此等膜。此使得其膜特性大體上相同。除膜厚度之外，製成為相同之膜特性亦包含(例如)組成及密度。
CMP止擋件電極55之組成及密度等於CMP止擋件電極35之組成及密度。然而，CMP止擋件電極55比CMP止擋件電極35厚。
位元線22之與多晶矽層52接觸之部分充當一源極/汲極層。多晶矽層52充當一通道。氧化矽層53充當一閘極絕緣膜。CMP止擋件電極55充當一閘極電極。因此，組態一位元線驅動器電晶體26。閘極線51充當閘極電極之一提取佈線。因此，形成於柱23b中之記憶體胞24形成於與位元線驅動器電晶體26相同之位元線22上。在下文中，字線驅動器電晶體25及位元線驅動器電晶體26亦共同地稱作「驅動器電晶體」。
此外，在矽基板10上，提供由(例如)氧化矽製成之一層間絕緣膜15。層間絕緣膜15覆蓋前述部件，亦即，字線21、位元線22、記憶體胞24、字線驅動器電晶體25及位元線驅動器電晶體26。
因此，對於包含柱23a以及垂直地毗鄰之位元線22及字線21之每一層，字線驅動器電晶體25放置於字線電晶體區13中。放置於每一字線電晶體區13中之字線驅動器電晶體25沿著沿位元線方向及垂直方向擴展之平面配置成一矩陣。
同樣地，對於包含柱23b以及垂直地毗鄰之字線21及位元線22之
每一層，位元線驅動器電晶體26放置於位元線電晶體區14中。放置於每一位元線電晶體區14中之位元線驅動器電晶體26沿著沿字線方向及垂直方向擴展之平面配置成一矩陣。
在下文中，圖解說明每一層之材料。
如上文所闡述，在該實施例中，記憶體胞24之電阻改變膜由一經堆疊膜製成，其中一個氧化矽層31、一多晶矽層32及一個氧化矽層33按此次序堆疊。然而，電阻改變膜不限於此。電阻改變膜可經組態為(例如)由一個氧化矽層、氮氧化矽層、多晶矽層、非晶矽層、鍺層、矽鍺層及化合物半導體層中之一個層製成之一單層膜或其中堆疊有複數個此等層之一經堆疊膜。
在該實施例中，字線驅動器電晶體25及位元線驅動器電晶體26之通道部件經組態為多晶矽層42及52。然而，通道部件不限於此。通道部件可經組態為(例如)一結晶矽層、非晶矽層、鍺層、矽鍺層或化合物半導體層。結晶矽層係(例如)藉由沈積技術而形成之一結晶矽層，且可係一單晶矽層或多晶矽層。此外，可用雜質摻雜通道部件以控制驅動器電晶體之臨限電壓。
此外，在該實施例中，驅動器電晶體之閘極絕緣膜經組態為一個氧化矽層。然而，閘極絕緣膜不限於此。閘極絕緣膜可經組態為(例如)由一個氧化矽層、氮氧化矽層及高介電絕緣層中之一個層製成之一單層膜或其中堆疊有複數個此等層之一經堆疊膜。
除銀(Ag)之外，離子源金屬電極34之材料亦可基於選自由金(Au)、鈦(Ti)、鎳(Ni)、鈷(Co)、鋁(Al)、鐵(Fe)、鉻(Cr)、銅(Cu)、鉿(Hf)、鉑(Pt)、釕(Ru)、鋯(Zr)及銥(Ir)組成之群組之一種金屬，或此等金屬中之兩者或兩者以上之一合金，或其氮化物、碳化物或硫化物材料。
字線21、位元線22、閘極線41及51以及CMP止擋件電極35、45
及55可經組態為(例如)由鎢(W)、鉬(Mo)或氮化鈦(TiN)製成之一單層或其一經堆疊膜。CMP止擋件電極35兼用作記憶體胞24之一提取電極。CMP止擋件電極45及55分別構成字線驅動器電晶體25及位元線驅動器電晶體26之閘極電極。因此，可使其功函數最佳化以控制驅動器電晶體之臨限電壓。
因此，在該實施例中，構成記憶體胞24之電阻改變膜之部分之多晶矽層32之材料經製成與構成字線驅動器電晶體25之通道部件之多晶矽層42及構成位元線驅動器電晶體26之通道部件之多晶矽層52之材料相同。構成記憶體胞24之電阻改變膜之部分之氧化矽層33之材料經製成與構成字線驅動器電晶體25之閘極絕緣膜之氧化矽層43及構成位元線驅動器電晶體26之閘極絕緣膜之氧化矽層53之材料相同。構成記憶體胞24之提取電極之CMP止擋件電極35之材料經製成與構成字線驅動器電晶體25之閘極電極之CMP止擋件電極45及構成位元線驅動器電晶體26之閘極電極之CMP止擋件電極55之材料相同。
接下來，圖解說明每一部分之尺寸。
柱23a及23b之直徑為(例如)約5nm至100nm。構成電阻改變膜之每一層之厚度為(例如)約1nm至50nm。驅動器電晶體之閘極長度為(例如)約50nm至1μm。閘極絕緣膜之厚度為(例如)約1nm至10nm。通道部件之厚度為(例如)約3nm至50nm。
接下來，闡述根據該實施例之記憶體裝置1之操作。
對於一記憶體胞24，施加其中位元線22為正及字線21為負之一正向電壓。因此，離子源金屬電極34中所含有之金屬原子(例如，銀原子)之部分變成陽離子並遷移至由氧化矽層33、多晶矽層32及氧化矽層31製成之電阻改變膜中。然後，此等陽離子與自字線21供應之電子組合，並沈澱為金屬原子。因此，一細絲(未展示)形成於電阻改變膜中，且電阻改變膜變成低電阻狀態(接通狀態)。另一方面，藉由施
加其中位元線22為負及字線21為正之一反向電壓，構成細絲之金屬原子之至少部分變成陽離子並返回至離子源金屬電極34。因此，分割細絲，且電阻改變膜變成高電阻狀態(關斷狀態)。
此處，藉由字線驅動器電晶體25來控制將一電位施加至字線21之時序。更具體而言，藉由將一正電位施加至閘極線41，在氧化矽層43附近之多晶矽層42之部分中收集電子。因此，一電流在多晶矽層42中流動。因此，接通字線驅動器電晶體25，且使字線21導電。同樣地，藉由位元線驅動器電晶體26來控制將一電位施加至位元線22之時序。更具體而言，藉由將一正電位施加至閘極線51，在氧化矽層53附近之多晶矽層52之部分中收集電子。因此，一電流在多晶矽層52中流動。因此，接通位元線驅動器電晶體26，且使位元線22導電。
接下來，闡述用於製造根據該實施例之記憶體裝置1之一方法。
圖5A至圖12B圖解說明用於製造根據該實施例之一記憶體裝置之方法。
首先，如圖5A及圖5B中所展示，製備一矽基板10。在矽基板10之上部表面上，界定一記憶體胞陣列區11及一周邊電路區12。在周邊電路區12中，在記憶體胞陣列區11之沿字線方向之一側上界定一字線電晶體區13，且在沿位元線方向之一側上界定一位元線電晶體區14。
在矽基板10上沈積一層間絕緣膜15a。在層間絕緣膜15a之一上部部分中形成沿字線方向延伸之複數個字線21。在位於字線電晶體區13中之每一字線21之部分中，形成一個經分割部分21a。此處，圖5B中所展示之層間絕緣膜15a係圖2至圖4中所展示之層間絕緣膜15之部分。在下文中，同樣地，層間絕緣膜15之部分表示為層間絕緣膜15a至15c。
接下來，如圖6A及圖6B中所展示，在層間絕緣膜15a及字線21之整個表面上，沈積一個氧化矽層61。然後，將氧化矽層61圖案化並僅
留於記憶體胞陣列區11中。
接下來，如圖7A及圖7B中所展示，在整個表面上沈積多晶矽以形成一多晶矽層62。此處，替代沈積多晶矽，可沈積非晶矽且然後藉由高溫熱處理使非晶矽結晶以形成一多晶矽層。可藉由(例如)低壓CVD(化學汽相沈積)技術或電漿CVD技術來沈積多晶矽或非晶矽。
接下來，在整個表面上沈積一個氧化矽層63及一離子源金屬電極64。接下來，圖案化離子源金屬電極64。因此，將離子源金屬電極64自周邊電路區12移除並留於記憶體胞陣列區11中。接下來，圖案化氧化矽層63及多晶矽層62。因此，將氧化矽層63及多晶矽層62自周邊電路區12而非字線電晶體區13移除並留於記憶體胞陣列區11及字線電晶體區13中。
接下來，如圖8A及圖8B中所展示，在整個表面上沈積一CMP止擋件電極65。
接下來，如圖9A及圖9B中所展示，共同地圖案化CMP止擋件電極65、離子源金屬電極64、氧化矽層63及多晶矽層62。因此，在記憶體胞陣列區11中，CMP止擋件電極65構成一CMP止擋件電極35，離子源金屬電極64構成一離子源金屬電極34，氧化矽層63構成一個氧化矽層33，多晶矽層62構成一多晶矽層32，且氧化矽層61構成一個氧化矽層31。因此，形成複數個柱23a。柱23a緊接在字線21上方放置，且沿著字線方向及位元線方向配置成一矩陣。在周邊電路區12之每一字線電晶體區13中，CMP止擋件電極65構成一CMP止擋件電極45，氧化矽層63構成一個氧化矽層43，且多晶矽層62構成一多晶矽層42。因此，形成複數個經堆疊體46。經堆疊體46沿著位元線方向配置成一線。每一經堆疊體46經塑形為一大體上矩形固體且其縱向方向係字線方向。
接下來，如圖10A及圖10B中所展示，沈積一絕緣材料。使用CMP止擋件電極35及45作為一止擋件來執行CMP以平坦化上部表面。
因此，一層間絕緣膜15b經形成並嵌入柱23a與經堆疊體46當中。在層間絕緣膜15b之上部表面上，曝露CMP止擋件電極35及45。
接下來，在層間絕緣膜15b上形成一層間絕緣膜15c。在層間絕緣膜15c中共同地形成複數個位元線22及一閘極線41。此時，位元線22經形成以便沿位元線方向延伸、通過記憶體胞陣列區11及位元線電晶體區14及與柱23a之CMP止擋件電極35接觸。在位元線電晶體區14中形成一經分割部分22a。閘極線41經形成以便沿位元線方向延伸、通過字線電晶體區13及與CMP止擋件電極45接觸。
因此，在記憶體胞陣列區11中，針對配置成一矩陣之柱23a中之每一者形成一記憶體胞24。在字線電晶體區13中，針對沿著位元線方向配置成一線之經堆疊體46中之每一者形成一字線驅動器電晶體25。
接下來，如圖11A及圖11B中所展示，在整個表面上沈積一離子源金屬電極64及一個氧化矽層61。將離子源金屬電極64及氧化矽層61圖案化並僅留於記憶體胞陣列區11中。
接下來，如圖12A及圖12B中所展示，在整個表面上沈積一多晶矽層62、一個氧化矽層63及一CMP止擋件電極65。接下來，共同地圖案化CMP止擋件電極65、氧化矽層63、多晶矽層62、氧化矽層61及離子源金屬電極64。因此，在記憶體胞陣列區11中，CMP止擋件電極65構成一CMP止擋件電極35，氧化矽層63構成一個氧化矽層33，多晶矽層62構成一多晶矽層32，氧化矽層61構成一個氧化矽層31，且離子源金屬電極64構成一離子源金屬電極34。因此，形成複數個柱23b。柱23b緊接在位元線22上方放置，且沿著字線方向及位元線方向配置成一矩陣。在周邊電路區12之每一位元線電晶體區14中，CMP止擋件電極65構成一CMP止擋件電極55，氧化矽層63構成一個氧化矽層53，且多晶矽層62構成一多晶矽層52。因此，形成複數個經堆疊體56。經堆疊體56沿著字線方向配置成一線。每一經堆疊體56經塑形為一大體上
矩形固體，且其縱向方向係位元線方向。
接下來，如圖1至圖5B中所展示，沈積一絕緣材料。使用CMP止擋件電極35及55作為一止擋件來執行CMP以平坦化上部表面。因此，將一層間絕緣層15嵌入柱23b及形成於位元線電晶體區14中之經堆疊體當中。接下來，進一步沈積一層間絕緣膜15。在層間絕緣膜15內側形成字線21及沿字線方向延伸之一閘極線51。因此，在記憶體胞陣列區11中，針對柱23b中之每一者形成一記憶體胞24。在位元線電晶體區14中，針對經堆疊體56中之每一者形成一位元線驅動器電晶體26。
隨後，同樣地，重複形成柱23a及字線驅動器電晶體25及形成柱23b及位元線驅動器電晶體26。因此，製造記憶體裝置1。
接下來，闡述該實施例之效應。
在該實施例中，在周邊電路區12中，字線驅動器電晶體25及位元線驅動器電晶體26之通道區並非形成於矽基板10中而是形成於多晶矽層42及52中。因此，可針對包含柱23a之每一層形成一字線驅動器電晶體25，且可針對包含柱23b之每一層形成一位元線驅動器電晶體26。因此，在記憶體胞陣列區11中，可與向上堆疊記憶體胞24協調地向上堆疊字線驅動器電晶體25及位元線驅動器電晶體26。因此，即使增加記憶體胞24之經堆疊層之數目，亦不存在字線電晶體區13及位元線電晶體區14之面積之增加，且亦不存在晶片上之由周邊電路區12佔據之面積之增加。因此，藉由堆疊記憶體胞24，可作為一整體在記憶體裝置1中增加記憶體胞之整合度。
在該實施例中，在如圖9A及圖9B中所展示之步驟中，藉由圖案化CMP止擋件電極65來同時形成CMP止擋件電極35及45。藉由圖案化氧化矽層63來同時形成氧化矽層33及43。藉由圖案化多晶矽層62來同時形成多晶矽層32及42。在圖10A及圖10B中所展示之步驟中，同時形成位元線22及閘極線41。
此外，在圖12A及圖12B中所展示之步驟中，藉由圖案化CMP止擋件電極65來同時形成CMP止擋件電極35及55。藉由圖案化氧化矽層63來同時形成氧化矽層33及53。藉由圖案化多晶矽層62來同時形成多晶矽層32及52。然後，同時形成字線21及閘極線51。
因此，根據該實施例，可藉由共同步驟來形成每一層級中的記憶體胞24之電阻改變膜及提取電極之部分、驅動器電晶體之通道部件以及閘極絕緣膜及閘極電極之部分。因此，即使向上堆疊驅動器電晶體，步驟之數目之增加亦較小。因此，可抑制製造成本之增加。
接下來，闡述一第二實施例。
圖13係圖解說明根據該實施例之一記憶體裝置之一平面圖。
圖14係沿著圖13中所展示之線A-A'截取之一剖面圖。
如圖13及圖14中所展示，根據該實施例之記憶體裝置2與根據上述第一實施例之記憶體裝置1(參考圖1至圖5B)在以下幾點上不同。閘極線41及51之寬度比多晶矽層42及52之長度窄。未提供CMP止擋件電極35、45及55。用雜質摻雜夾持緊接在閘極線41下方之區之多晶矽層42之兩個端部分及夾持緊接在閘極線51下方之區之多晶矽層52之兩個端部分以形成一源極/汲極層71。因此，在該實施例中，驅動器電晶體之源極、汲極及通道皆由相同半導體層製成。
源極/汲極層71中所摻雜之雜質在其中字線驅動器電晶體25及位元線驅動器電晶體26經組態為n通道電晶體之情形中為(例如)砷(As)，且在其中字線驅動器電晶體25及位元線驅動器電晶體26經組態為p通道電晶體之情形中為(例如)硼(B)或二氟化硼(BF2)。源極/汲極層71中之雜質濃度為(例如)約1×1019cm-3至1×1021cm-3。
接下來，闡述用於製造根據該實施例之記憶體裝置2之一方法。
圖15A至圖16B圖解說明用於製造根據該實施例之一記憶體裝置
之方法。
首先，執行自圖5A及圖5B中所展示之步驟至圖7A至圖7B中所展示之步驟之程序。接下來，如圖15A及圖15B中所展示，共同地圖案化離子源金屬電極64、氧化矽層63、多晶矽層62及氧化矽層61。因此，在記憶體胞陣列區11中，形成由一個氧化矽層31、一多晶矽層32、一個氧化矽層33及一離子源金屬電極34製成之一柱狀柱23a。在字線電晶體區13中，形成由一多晶矽層42及一個氧化矽層43製成之一帶形經堆疊體46。
接下來，如圖16A及圖16B中所展示，沈積一導電材料且然後將其圖案化。因此，在記憶體胞陣列區11中形成位元線22，且在字線電晶體區13中形成一閘極線41。此時，閘極線41之寬度經製成為比由多晶矽層42及氧化矽層43製成之經堆疊體46之縱向長度窄以曝露經堆疊體之兩個側部分。
接下來，藉由使用閘極線41作為一遮罩，將雜質離子植入至多晶矽層42中。因此，在多晶矽層42之兩個側部分中形成一對源極/汲極層71。
接下來，如圖13及圖14中所展示，在整個表面上沈積一絕緣材料。對上部表面執行CMP以曝露位元線22及閘極線41。因此，一層間絕緣膜15嵌入包含多晶矽層42、氧化矽層43及閘極線41之經堆疊體與包含柱23a及位元線22之經堆疊體當中。後續程序類似於上述第一實施例之程序。此外，藉由一類似程序，亦將雜質離子植入至多晶矽層52之兩個側部分中以形成源極/汲極層71。
接下來，闡述該實施例之效應。
根據該實施例，在多晶矽層42及52中形成源極/汲極層71。在上述第一實施例中，字線21及位元線22在多晶矽層42及52中未形成雜質擴散層之情況下與未經摻雜多晶矽層42及52直接接觸。因此，與此情
形相比，該實施例可減小驅動器電晶體之源極-汲極寄生電阻，並增加電流驅動能力。另一方面，根據上述第一實施例，可以較少數目個步驟形成字線驅動器電晶體25及位元線驅動器電晶體26。
除前述內容之外的該實施例之組態、操作、製造方法及效應類似於上述第一實施例之彼等組態、操作、製造方法及效應。
在該實施例中所圖解說明之實例中，源極/汲極層71由一雜質擴散層形成。然而，源極/汲極層不限於此。源極/汲極層可由諸如金屬或金屬矽化物之一導體形成。
接下來，闡述一第三實施例。
圖17係圖解說明根據該實施例之一記憶體裝置之一平面圖。
圖18係沿著圖17中所展示之線A-A'截取之一剖面圖。
如圖17及圖18中所展示，根據該實施例之記憶體裝置3與根據上述第一實施例之記憶體裝置1(參見圖1至圖5B)之不同之處在於：構成驅動器電晶體之閘極絕緣膜之氧化矽層43及53之厚度不同於構成記憶體胞24之電阻改變膜之部分之氧化矽層33之厚度。舉例而言，氧化矽層43及53厚於氧化矽層33。此處，在圖17及圖18中，未展示位元線驅動器電晶體26之氧化矽層53。然而，氧化矽層53之厚度等於(例如)氧化矽層43之厚度。在一實例中，氧化矽層43及53之厚度為3nm至20nm，且氧化矽層33之厚度為1nm至10nm。
接下來，闡述用於製造根據該實施例之記憶體裝置3之一方法。
圖19A至圖20B圖解說明用於製造根據該實施例之一記憶體裝置之方法。
首先，執行圖5A及圖5B中以及圖6A及圖6B中所展示之步驟。
接下來，如圖19A及圖19B中所展示，在整個表面上沈積一多晶矽層62及一個氧化矽層43。接下來，將氧化矽層43圖案化並僅留於字
線電晶體區13中。
接下來，如圖20A及20B中所展示，在整個表面上沈積一個氧化矽層63及一離子源金屬電極64。此時，氧化矽層63經形成比氧化矽層43薄。接下來，將離子源金屬電極64及氧化矽層63圖案化並僅留於記憶體胞陣列區11中。後續程序類似於上述第一實施例之程序。此外，同樣地，亦形成氧化矽層53。
接下來，闡述該實施例之效應。
根據該實施例，字線驅動器電晶體25及位元線驅動器電晶體26之閘極絕緣膜之厚度以及記憶體胞24之氧化矽層33之厚度可經組態以便使每一元件之特性最佳化。舉例而言，對於驅動器電晶體，可使閘極氧化物膜變厚以增加閘極崩潰電壓。對於記憶體胞，可使閘極氧化物膜變薄以減小設定電壓。
除前述內容之外的該實施例之組態、操作、製造方法及效應類似於上述第一實施例之彼等組態、操作、製造方法及效應。此外，在該實施例中，如在上述第二實施例中，可在多晶矽層42及52中形成摻雜有雜質之一源極/汲極層71。此可減小源極-汲極寄生電阻。
接下來，闡述一第四實施例。
圖21係圖解說明根據該實施例之一記憶體裝置之一平面圖。
圖22係沿著圖21中所展示之線A-A'截取之一剖面圖。
如圖21及圖22中所展示，根據該實施例之記憶體裝置4與根據上述第一實施例之記憶體裝置1(參見圖1至圖5B)在以下幾點上不同。在字線驅動器電晶體25中之氧化矽層43與CMP止擋件電極45之間提供一多晶矽電極44。在位元線驅動器電晶體26中之氧化矽層53與CMP止擋件電極55之間提供一多晶矽電極54。因此，在此等驅動器電晶體中，閘極電極之下部部分由多晶矽形成。
多晶矽電極44及54之厚度為(例如)約3nm至50nm。若驅動器電晶體係一n通道電晶體，則用諸如磷(P)或砷(As)之施體雜質摻雜多晶矽電極44及54。若驅動器電晶體係一p通道電晶體，則用諸如硼(B)或二氟化硼(BF2)之受體雜質摻雜多晶矽電極44及54。雜質之濃度為(例如)約1×1019cm-3至1×1021cm-3。
接下來，闡述用於製造根據該實施例之記憶體裝置4之一方法。
圖23A及圖23B圖解說明用於製造根據該實施例之一記憶體裝置之方法。
首先，執行自圖5A及圖5B中所展示之步驟至圖7A至圖7B中所展示之步驟之程序。
接下來，如圖23A及圖23B中所展示，在整個表面上沈積摻雜有雜質之多晶矽以形成一多晶矽電極44。接下來，將多晶矽電極44圖案化並僅留於字線電晶體區13中。
後續程序類似於上述第一實施例之程序。更具體而言，如圖8A及圖8B中所展示，在整個表面上沈積一CMP止擋件電極65。然後，如圖9A及圖9B中所展示，共同地執行圖案化以形成柱23a及諸如此類。同樣地，亦形成位元線驅動器電晶體26之多晶矽電極54。
接下來，闡述該實施例之效應。
根據該實施例，字線驅動器電晶體25及位元線驅動器電晶體26之閘極電極之下部部分由含有雜質之多晶矽形成。因此，與其中閘極電極完全由金屬形成之情形相比，可降低驅動器電晶體之臨限電壓。此可改良驅動器電晶體之電流驅動能力。
除前述內容之外的該實施例之組態、操作、製造方法及效應類似於上述第一實施例之彼等組態、操作、製造方法及效應。此外，在該實施例中，如在上述第二實施例中，可在多晶矽層42及52中形成摻雜有雜質之一源極/汲極層71。此可減小源極-汲極寄生電阻。
接下來，闡述一第五實施例。
圖24係圖解說明根據該實施例之一記憶體裝置之一平面圖。
如圖24中所展示，根據該實施例之記憶體裝置5與根據上述第一實施例之記憶體裝置1(參見圖1至圖5B)之不同之處在於：驅動器電晶體之閘極寬度較寬，且替代地，在多個階段中水平地配置驅動器電晶體。
具體而言，在字線電晶體區13中，夾持字線21之經分割部分21a之一對端部分21b係彎曲的、沿位元線方向延伸且彼此相對。緊接在夾持經分割部分21a之該對端部分21b上方，提供一多晶矽層42。因此，字線驅動器電晶體25之閘極寬度大於字線21之寬度。
在上述第一實施例中，字線驅動器電晶體25沿著位元線方向配置成一線。然而，在該實施例中，一對字線電晶體區13放置於夾持記憶體胞陣列區11之位置處。在每一字線電晶體區13中，字線驅動器電晶體25配置成複數個列。在該等列之間，沿字線驅動器電晶體25之位元線方向之位置彼此移位。針對每一列，提供沿位元線方向延伸之一閘極線41。
同樣地，在位元線電晶體區14中，夾持位元線22之經分割部分22a之一對端部分22b係彎曲的、沿字線方向延伸且彼此相對。緊接在夾持經分割部分22a之該對端部分22b上方，提供一多晶矽層52。因此，位元線驅動器電晶體26之閘極寬度大於位元線22之寬度。
替代地，在夾持記憶體胞陣列區11之位置處放置一對位元線電晶體區14。在每一位元線電晶體區14中，位元線驅動器電晶體26配置成複數個列。在該等列之間，沿位元線驅動器電晶體26之字線方向之位置彼此移位。每一列沿字線方向延伸。針對每一列，提供沿字線方向延伸之一閘極線51。
根據該實施例，驅動器電晶體之閘極寬度不受字線及位元線之寬度限制。因此，可自由地設計閘極寬度以便使電晶體之特性最佳化。此處，在圖24中，在每一字線電晶體區13中，展示兩列字線驅動器電晶體25。然而，列之數目視需要來判定。相同情況亦適用於位元線驅動器電晶體26之列數目。
在該實施例中，如在上述第一實施例中，字線驅動器電晶體及位元線驅動器電晶體之通道部件由多晶矽形成。因此，擔憂驅動電流小於具有形成於單晶矽基板10中之通道之電晶體(在下文中稱作「單晶電晶體」)之驅動電流。然而，假定多晶矽中之載子移動率為單晶矽中之載子移動率之1/4倍。一短通道電晶體中之驅動電流通常與移動率之平方根成比例。因此，具有由多晶矽形成之通道之電晶體(在下文中稱作「多晶電晶體」)之驅動電流為單晶電晶體之驅動電流之1/2倍。因此，若將多晶電晶體之閘極寬度設定為單晶電晶體之閘極寬度之兩倍，則多晶電晶體可達成與單晶電晶體相同之驅動電流。在該實施例中，可自由地設計驅動器電晶體之閘極寬度。因此，為補償多晶矽通道之效能降級，可將閘極寬度設計為較寬。
如上文所闡述，若驅動器電晶體經組態為一多晶電晶體，則閘極寬度經製成為比在一單晶電晶體之情形中大兩倍。因此，驅動器電晶體之佔用面積亦經製成為約兩倍。然而，如第一實施例中所闡述，藉由將驅動器電晶體組態為一多晶電晶體，在堆疊記憶體胞之情況下，亦可堆疊驅動器電晶體。因此，即使增加記憶體胞之經堆疊層之數目，亦不存在驅動器電晶體之佔用面積之增加。
舉例而言，假設將記憶體胞之經堆疊層之數目設定為2。在其中驅動器電晶體經組態為一單晶電晶體之情形中，所有驅動器電晶體皆需要配置於一平面中。因此，驅動器電晶體之佔用面積經製成為在其中經堆疊層之數目為1之情形中之佔用面積之兩倍。另一方面，在其
中驅動器電晶體經組態為一多晶電晶體之情形中，每一電晶體之面積經製成為兩倍。然而，該等電晶體可以兩個層級來堆疊。因此，整個驅動器電晶體之佔用面積等於在其中經堆疊層之數目為1之情形中之佔用面積。因此，在其中將經堆疊層之數目設定為2之情形中，就整個驅動器電晶體之佔用面積而言，多晶電晶體與單晶電晶體幾乎相當。
然而，假設將記憶體胞之經堆疊層之數目設定為8。在其中驅動器電晶體經組態為一單晶電晶體之情形中，總佔用面積為在其中經堆疊層之數目為2之情形中之佔用面積之四倍。另一方面，在其中驅動器電晶體經組態為一多晶電晶體之情形中，總佔用面積等於在其中經堆疊層之數目為2之情形中之佔用面積。因此，在其中將經堆疊層之數目設定為8之情形中，在其中驅動器電晶體經組態為一多晶電晶體之情形中之總佔用面積為在其中驅動器電晶體經組態為一單晶電晶體之情形中之總佔用面積之1/4。因此，隨著記憶體胞之經堆疊層之數目之增加，多晶電晶體經製成為較有利的，且可縮小整個記憶體裝置之大小。
除前述內容之外的該實施例之組態、操作、製造方法及效應類似於上述第一實施例之彼等組態、操作、製造方法及效應。
接下來，闡述第五實施例之一變化形式。
圖25係圖解說明根據此變化形式之一記憶體裝置中之字線電晶體區之一平面圖。
在圖25中，為區分個別字線21，用符號「WL0」至「WL16」來標記字線21。
如圖25中所展示，在此變化形式中，四個毗鄰字線21構成一個群組，且毗鄰群組被交替地提取至在相對側上之字線電晶體區13。在
每一群組中，沿字線驅動器電晶體25之字線方向之位置彼此移位。在沿字線方向之位置上等同之字線驅動器電晶體25共用同一閘極線41。每一字線電晶體區13中所提供之閘極線41之數目等於構成一個群組之字線之數目。每一字線21中之端部分21b之寬度比另一部分之寬度寬。此外，如自字線驅動器電晶體25觀看之記憶體胞陣列區11之相對側上之每一字線21之尖端部分連接至一觸點80。觸點80可共同地連接垂直地配置之複數個層之字線21。
因此，自記憶體胞陣列區11提取之每一字線21在經分割部分21a中使字線驅動器電晶體25居中，且在連接至觸點80之區中終止。在每一字線21之延伸線上，超出連接至觸點80之區，提供一虛設佈線78。虛設佈線78與字線21絕緣，且不充當一電流路徑。然而，虛設佈線78經提供以促進微影。
具體而言，四個字線WL0至WL3構成一個群組且被提取至一個字線電晶體區13。此外，四個字線WL8至WL11亦構成一個群組且被提取至相同字線電晶體區13。相比而言，字線WL4至WL7(未展示)及字線WL12至WL15(未展示)各自構成一群組且被提取至另一字線電晶體區13(未展示)。連接至字線WL3之字線驅動器電晶體25與連接至字線WL11之字線驅動器電晶體25在沿字線方向之位置上等同，且其閘極電極皆連接至同一閘極線41。同一閘極線41沿位元線方向延伸。連接至字線WL2之字線驅動器電晶體25與連接至字線WL10之字線驅動器電晶體25在沿字線方向之位置上等同，且其閘極電極皆連接至同一另一閘極線41。在每一字線電晶體區13中，提供四個閘極線。
舉例而言，在其中字線之數目為32之情形中，16個字線被提取至在一側上之字線電晶體區13。在此情形中，字線驅動器電晶體25配置成一4×4矩陣。此處，在圖25中，展示僅2×2字線驅動器電晶體25。在其中字線之數目為64之情形中，32個字線被提取至在一側上之
字線電晶體區13，且字線驅動器電晶體25配置成一8×4矩陣。
在其中構成一個群組之字線之數目為n之情形中，字線驅動器電晶體25之閘極寬度較佳設定為小於或等於(字線之配置節距)×n。此外，自微影之對準來看，經堆疊體46之寬度較佳經製成為比字線21之端部分21b之寬度窄。
相同情況亦適用於位元線22及位元線驅動器電晶體26在位元線電晶體區14中之配置。
除前述內容之外的此變化形式之組態、操作、製造方法及效應類似於上述第五實施例之彼等組態、操作、製造方法及效應。
在此變化形式中所圖解說明之實例中，一個群組由四個字線構成。然而，群組不限於此。群組可由(例如)2個或8個字線構成。
接下來，闡述一第六實施例。
圖26係圖解說明根據該實施例之一記憶體裝置之一平面圖。
在圖26中，省略字線驅動器電晶體25，且展示僅位元線驅動器電晶體26。
如圖26中所展示，根據該實施例之記憶體裝置6與根據上述第五實施例之記憶體裝置5(參見圖25)之不同之處在於：字線21及位元線22並非彎曲的，但夾持經分割部分之端部分彼此移位且相對。
因此，字線驅動器電晶體25經放置為閘極長度方向係位元線方向且閘極寬度方向係字線方向。位元線驅動器電晶體26經放置為閘極長度方向係字線方向且閘極寬度方向係位元線方向。閘極線41及51經塑形為梳狀，且梳齒部分緊接在多晶矽層42及52上方放置。
藉由此一組態，沿位元線驅動器電晶體26之位元線方向之長度因反映閘極寬度而製成為較長。然而，沿字線方向之長度取決於閘極長度且未製成為如此長。因此，在其中沿位元線驅動器電晶體26之字
線方向之長度小於或等於位元線22之配置節距之兩倍之情形中，可在夾持記憶體胞陣列區11之兩個位置處界定位元線電晶體區14以使得每隔一個位元線22被提取至一個位元線電晶體區14。然後，在每一位元線電晶體區14中，位元線驅動器電晶體26可沿著字線方向配置成一線。因此，簡化佈線之佈局，且可整個地縮小周邊電路區12之大小。
該實施例亦可達成類似於上述第五實施例之效應之一效應。除前述內容之外的該實施例之組態、操作、製造方法及效應類似於上述第一實施例之彼等組態、操作、製造方法及效應。
此外，在上述第一至第四實施例中，如在該實施例中，一對字線電晶體區13及一對位元線電晶體區14可經放置以便夾持記憶體胞陣列區11。在此情形中，驅動器電晶體可交替地放置於記憶體胞陣列區11之兩側上。然後，稍微增加周邊電路區12之面積。然而，可對驅動器電晶體之配置間距提供一限度。
接下來，闡述第六實施例之一變化形式。
圖27係圖解說明根據此變化形式之一記憶體裝置中之字線電晶體區之一平面圖。
在圖27中，為區分個別字線21，用符號「WL0」至「WL16」來標記字線21。
如圖27中所展示，在此變化形式中，如在上文所闡述之第五實施例之變化形式(參見圖25)中，四個毗鄰字線21構成一個群組，且毗鄰群組被交替地提取至在相對側上之字線電晶體區13。在每一群組中，沿字線驅動器電晶體25之字線方向之位置彼此移位。在沿字線方向之位置上等同之字線驅動器電晶體25共用同一閘極線41。然而，閘極線41經塑形為一梳狀。每一字線電晶體區13中所提供之閘極線41之數目等於構成一個群組之字線之數目。每一字線21中之端部分21b之
寬度比另一部分之寬度寬。
字線驅動器電晶體25之配置類似於上文所闡述之第五實施例之變化形式(參見圖25)之配置。更具體而言，在其中字線之數目為32之情形中，16個字線被提取至在一側上之字線電晶體區13。在此情形中，字線驅動器電晶體25配置成一4×4矩陣。在其中字線之數目為64之情形中，32個字線被提取至在一側上之字線電晶體區13，且字線驅動器電晶體25配置成一8×4矩陣。
自微影之對準來看，經堆疊體46之寬度較佳經製成為比字線21之端部分21b之寬度窄。
相同情況亦適用於位元線22及位元線驅動器電晶體26在位元線電晶體區14中之配置。
除前述內容之外的此變化形式之組態、操作、製造方法及效應類似於上述第六實施例之彼等組態、操作、製造方法及效應。
在此變化形式中所圖解說明之實例中，一個群組由四個字線構成。然而，群組不限於此。群組可由(例如)2個或8個字線構成。
上文所闡述之實施例可達成其中易於增加整合度之一記憶體裝置。
儘管已闡述本發明之某些實施例，但此等實施例已僅以實例方式呈現且並非意欲限制本發明之範疇。實際上，本文中所闡述之新穎實施例可以多種其他形式來體現；此外，可在不背離本發明之精神之情況下對本文中所闡述之實施例之形式做出各種省略、替代及改變。隨附申請專利範圍及其等效物意欲涵蓋將屬於本發明之範疇及精神內之此等形式或修改。另外，可相互組合上文所闡述之實施例。
舉例而言，在上述實施例中，闡述塑形為一柱之記憶體胞。然而，本發明不限於此。構成一記憶體胞之經堆疊層可完全形成於字線佈線層與位元線佈線層之間。
在上述實施例中，堆疊僅字線驅動器電晶體及位元線驅動器電晶體。然而，亦可堆疊其他周邊電路之電晶體。
1‧‧‧記憶體裝置
10‧‧‧矽基板/單晶矽基板
11‧‧‧記憶體胞陣列區
12‧‧‧周邊電路區
13‧‧‧帶形字線電晶體區/字線電晶體區
14‧‧‧帶形位元線電晶體區/位元線電晶體區
21‧‧‧字線
21a‧‧‧經分割部分
22‧‧‧位元線
23b‧‧‧柱
25‧‧‧字線驅動器電晶體/2×2字線驅動器電晶體
26‧‧‧位元線驅動器電晶體
41‧‧‧閘極線
46‧‧‧經堆疊體/帶形經堆疊體
51‧‧‧閘極線
56‧‧‧經堆疊體
A-A'‧‧‧線
B-B'‧‧‧線
C-C'‧‧‧線
Claims (20)
- 一種記憶體裝置，其包括：一基板；兩個或兩個以上電阻改變記憶體胞，其堆疊於該基板上；兩個或兩個以上電晶體，其堆疊於該基板上；及兩個或兩個以上佈線，其堆疊於該基板上，該等記憶體胞中之一者與該等電晶體中之一者經由該等佈線中之一者而彼此連接。
- 如請求項1之裝置，其中該等記憶體胞中之一者包含一第一矽層，該等電晶體中之一者包含一第二矽層，且該第一矽層之厚度等於該第二矽層之厚度。
- 如請求項1之裝置，其中該等記憶體胞中之一者包含一第一氧化矽層，該等電晶體中之一者之一閘極絕緣膜包含一第二氧化矽層，且該第一氧化矽層之厚度等於該第二氧化矽層之厚度。
- 如請求項1之裝置，其中該等記憶體胞中之一者包含一第一氮氧化矽層，該等電晶體中之一者之一閘極絕緣膜包含一第二氮氧化矽層，且該第一氮氧化矽層之厚度等於該第二氮氧化矽層之厚度。
- 如請求項1之裝置，其中該等佈線中之一者包含一第一金屬層，該等電晶體中之一者之一閘極電極包含一第二金屬層，且 該第一金屬層之厚度等於該第二金屬層之厚度。
- 如請求項1之裝置，其中該等記憶體胞中之一者之一電阻改變膜包含一第一絕緣層，且該第一絕緣層之厚度比該等電晶體中之一者之一閘極絕緣膜之厚度薄。
- 如請求項1之裝置，其中該等電晶體中之一者之一閘極電極包含一多晶矽層。
- 如請求項1之裝置，其進一步包括：複數個其他電阻改變記憶體胞，其設置於與該等記憶體胞中之一者相同之一層中，其中該一個記憶體胞及該等其他記憶體胞在該相同層中配置成一矩陣。
- 如請求項8之裝置，其中該等電晶體中之該一者選擇是否將一電壓施加至該等記憶體胞中之該一者。
- 如請求項1之裝置，其中該等佈線中之一者之寬度比該等電晶體中之一者之閘極寬度窄。
- 一種記憶體裝置，其包括：一字線佈線層，其包含具有形成於其中之一經分割部分之沿一第一方向延伸之複數個字線；一位元線佈線層，其包含具有形成於其中之一經分割部分之沿與該第一方向交叉之一第二方向延伸之複數個位元線；一記憶體胞，其連接於該等字線中之每一者與該等位元線中之每一者之間；一第一半導體層，其跨越該等字線中之每一者之該經分割部分而設置； 一第一閘極，其設置於該第一半導體層上；一第一絕緣層，其設置於該第一半導體層與該第一閘極之間；一第二半導體層，其跨越該等位元線中之每一者之該經分割部分而設置；一第二閘極，其係自該第二半導體層來看，為設置於該第二半導體層上；及一第二絕緣層，其設置於該第二半導體層與該第二閘極之間，該字線佈線層與該位元線佈線層交替地堆疊。
- 如請求項11之裝置，其中該第一閘極之材料與該等位元線之材料相同，且該第二閘極之材料與該等字線之材料相同。
- 如請求項11之裝置，其中該記憶體胞包含：一矽層；及一氧化矽層，該第一半導體層及該第二半導體層係矽層，且該第一絕緣層及該第二絕緣層係氧化矽層。
- 如請求項11之裝置，其中該第一閘極之閘極長度方向係該第一方向，且該第二閘極之閘極長度方向係該第二方向。
- 如請求項11之裝置，其中該第一閘極之閘極寬度方向係該第一方向，且該第二閘極之閘極寬度方向係該第二方向。
- 如請求項11之裝置，其中在該字線中，夾持該經分割部分之端部分之寬度比與該記憶體胞接觸之一部分之寬度寬。
- 如請求項11之裝置，其中在該字線中，夾持該經分割部分之端 部分之寬度幾乎等於與該記憶體胞接觸之一部分之寬度。
- 如請求項11之裝置，其中該第一閘極、該第一絕緣層及該第一半導體層構成一第一電晶體，且該等第一電晶體配置成如一矩陣。
- 如請求項11之裝置，其中該第一閘極、該第一絕緣層及該第一半導體層構成一第一電晶體，且包含該第一電晶體之一第一電晶體區經放置以便夾持包含該記憶體胞之一記憶體胞陣列。
- 如請求項11之裝置，其中該第一閘極、該第一絕緣層及該第一半導體層構成一第一電晶體，且該等第一電晶體沿該第二方向配置成一線。
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| JP6466148B2 (ja) | 2014-11-19 | 2019-02-06 | 東芝メモリ株式会社 | 半導体記憶装置 |
| US10483462B1 (en) * | 2015-06-17 | 2019-11-19 | Crossbar, Inc. | Formation of structurally robust nanoscale Ag-based conductive structure |
| US9921763B1 (en) * | 2015-06-25 | 2018-03-20 | Crossbar, Inc. | Multi-bank non-volatile memory apparatus with high-speed bus |
| US10222989B1 (en) | 2015-06-25 | 2019-03-05 | Crossbar, Inc. | Multiple-bank memory device with status feedback for subsets of memory banks |
| US10141034B1 (en) | 2015-06-25 | 2018-11-27 | Crossbar, Inc. | Memory apparatus with non-volatile two-terminal memory and expanded, high-speed bus |
| JP6433860B2 (ja) | 2015-08-06 | 2018-12-05 | 東芝メモリ株式会社 | 記憶装置 |
| US9553132B1 (en) | 2015-09-09 | 2017-01-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2017174860A (ja) | 2016-03-18 | 2017-09-28 | 東芝メモリ株式会社 | 半導体記憶装置及びその製造方法 |
| JP2018157006A (ja) | 2017-03-16 | 2018-10-04 | 東芝メモリ株式会社 | 半導体記憶装置 |
| WO2018174874A1 (en) * | 2017-03-22 | 2018-09-27 | Intel Corporation | Embedded memory employing self-aligned top-gated thin film transistors |
| US10818324B2 (en) | 2018-12-18 | 2020-10-27 | Micron Technology, Inc. | Memory array decoding and interconnects |
| JP2021139714A (ja) | 2020-03-04 | 2021-09-16 | キオクシア株式会社 | 走査型プローブ顕微鏡用プローブの製造方法およびプローブ |
| US11211120B2 (en) | 2020-03-17 | 2021-12-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bit line and word line connection for memory array |
| US20220190035A1 (en) * | 2020-12-10 | 2022-06-16 | Intel Corporation | Deck select transistor for three-dimensional cross point memory |
Family Cites Families (8)
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| JP5627166B2 (ja) * | 2007-05-09 | 2014-11-19 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置の製造方法 |
| JP4792007B2 (ja) * | 2007-06-12 | 2011-10-12 | 株式会社東芝 | 情報記録再生装置 |
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| KR101001304B1 (ko) * | 2008-07-08 | 2010-12-14 | 서울대학교산학협력단 | 저항변화기록소자, 상전이기록소자, 저항변화 랜덤 액세스메모리와 그 정보판독방법 및 상전이 랜덤 액세스 메모리와그 정보판독방법 |
| JP4607256B2 (ja) * | 2008-12-18 | 2011-01-05 | パナソニック株式会社 | 不揮発性記憶装置及びその書き込み方法 |
| JP2011029576A (ja) * | 2009-06-23 | 2011-02-10 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
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